JP4784940B2

JP4784940B2 - 単層ポリシリコン不揮発性メモリーセルの動作方法

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Publication number: JP4784940B2
Application number: JP2007012774A
Authority: JP
Inventors: 陳信銘; 沈士傑; 徐清祥
Original assignee: eMemory Technology Inc
Current assignee: eMemory Technology Inc
Priority date: 2006-04-20
Filing date: 2007-01-23
Publication date: 2011-10-05
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Description

この発明は不揮発性記憶装置（ＮＶＭ）の動作方法に関し、特に単層ポリシリコン（single-poly）・単一トランジスター（１−Ｔ）のＯＴＰ（１回書き込み）メモリーセルの書き込み及び読み出し方法に関する。

不揮発性メモリーはデータを保存するために幅広く利用される電子保存媒体
であり、電力供給が断たれても保存データが消えないことを特徴としている。広義では、ＨＤＤ（ハードディスクドライブ）、ＥＰＲＯＭ（消去可能書き込み可能ロム）、ＥＥＰＲＯＭ（電気的消去可能書き込み可能ロム）ないしフラッシュメモリーはいずれも不揮発性メモリーに属する。というのも、そのいずれも電力が供給されない状況でデータを保存できるからである。

また、書き込みの回数によって、不揮発性メモリーをＭＴＰ（複数回書き込み可能メモリー）とＯＴＰ（一回書き込み可能メモリー）に分けることができる。

そのうちＭＴＰは複数回書き込み可能であり、例えばＥＥＰＲＯＭ、フラッシュメモリーがある。複数回書き込みを可能にするため、書き込み、消去、読み出しを実行する回路を設けなければならない。それに対し、一回の書き込みのみ必要とするＯＴＰは、消去回路が不要で、書き込み回路と読み出し回路だけで十分である。そのため、ＯＴＰを制御する回路はＭＴＰのそれより簡単で、その製作プロセスと製作コストもより簡単かつ低廉である。

ただし、ＯＴＰの実用性を向上させるため、ＥＰＲＯＭの消去方法に類似した方法（例えば紫外線照射）で、ＯＴＰの保存データを消去することが可能である。それだけでなく、簡単な回路設計を利用し、ＯＴＰの複数回書き込みを可能にする種々の方法が提案されている。

ＭＴＰとＯＴＰは類似したスタック構造を有する。メモリーは構造によって、二層ポリシリコン不揮発性メモリーと単層ポリシリコン不揮発性メモリーに分けることができる。二層ポリシリコン不揮発性メモリーは、電荷を保存するフローティングゲートと、絶縁膜（例えば、シリコン酸化膜／窒化シリコン膜／シリコン酸化膜からなるＯＮＯ複合絶縁膜）と、データアクセスを制御するコントロールゲートを含み、その動作はコンデンサーに類似している。つまり、誘導電荷をフローティングゲートに保存してメモリーセルの閾値電圧（Ｖ_ｔｈ）を変更することで、０と１のデータを保存する。

しかし、高度化されたロジックプロセスでは、二層ポリシリコン不揮発性メモリーを設けることは製作コストを大幅に引き上げるのみならず、ロジック素子のサーマルバジェットを引き上げ、電気的特性に与える熱の影響を大きくしてしまう。したがって、素子の特性を改めて調整することが必要となるので、開発の遅速化が深刻である。そのため、高度化されたロジックプロセスでは、次世代の組み込み不揮発性メモリーとして注目されているのは、単層ポリシリコン不揮発性メモリーである。

ＣＭＯＳ製作プロセスに適合する単層ポリシリコン不揮発性メモリーは組み込みメモリー、例えばミクスドモード回路やマイクロコントローラーの中の組み込み不揮発性メモリーとして利用されることが多い。

単層ポリシリコン不揮発性メモリーに関する従来の技術については、アメリカ合衆国特許第5,761,126号「Single Poly EPROM Cell that
Utilizes a Reduced Programming Voltage to Program the Cell」、アメリカ合衆国特許第6,930,002号「Method for Programming
Single-Poly EPROM at Low Operation Voltages」、及びアメリカ合衆国特許第6,025,625号「Single-Poly EEPROM Cell Structure
Operations and Array Architecture」を参照することができる。

しかし、従来の単層ポリシリコン不揮発性メモリーはいくつか欠点がある。まず、所要のチップ面積が大きいのが従来のポリシリコン不揮発性メモリーセルの欠点といわれている。実際、９０ナノメートル及びそれ以下の高度化された半導体ロジックプロセスで、単層ポリシリコン書き込み可能メモリーをいかに小型化するかは未だに解決されていない問題である。

高度化されたロジックプロセスの微細化が進む中で、動作電圧とゲート酸化膜の厚さもそれにつれて小さくなる。例えば、９０ナノメートルのプロセスでは、最も厚い酸化膜は５０Å〜６０Åしかない。これは、フローティングゲート技術で、複数回書き込み可能な単層ポリシリコン不揮発性メモリーの製作を難しくする。なぜなら、トンネル酸化膜が薄くなると、長期電荷保持力が弱くなるからである。しかしそれにもかかわらず、酸化膜を厚くすることは、現行のロジックプロセスに相容れない。

また、従来の単層ポリシリコン不揮発性メモリーが比較的高い電圧で動作しなければならないことも問題である。例えば、トンネル酸化膜の間に十分な電場強度を形成し、データ書き込みを可能にするため、少なくとも８Ｖ〜１０Ｖの結合ウェル電圧を印加しなければならない。これらの動作電圧はＶｃｃ供給電圧（例えば、入力／出力回路に供給する３．３ＶのＶｃｃ供給電圧）より高い。高度化されたプロセスにおいて、高電圧は厚さ数十Åしかない薄いゲート酸化膜の信頼性を大きく低下させる。しかも、それを生成するためには、高電圧素子と関連回路を増設しなければならない。

その他の従来の技術については、アメリカ合衆国特許第6,822,888号「Semiconductor Memory Cell and Memory
Array Using a Breakdown Phenomena in an Ultra-Thin Dielectric」（発明者 Peng氏）と、Bernard Aronson氏及びKilopass社の論文「A Novel Embedded OTP NVM using
Standard Foundry CMOS Logic Technology」IEEE
Non-Volatile Semiconductor Memory Workshop, 2006、24〜26頁を参照することができる。

上記アメリカ特許第6,822,888号に掲げられるメモリー構造は、データアクセスを行うため１．５個のトランジスター（例えば、キャパシタをトランジスタ０．５個分とする）を必要とする（すなわち１．５−Ｔ）。このような構造は操作が不便であり、大きなチップ面積を必要とする。
アメリカ合衆国特許第5,761,126号アメリカ合衆国特許第6,930,002号アメリカ合衆国特許第6,025,625号アメリカ合衆国特許第6,822,888号 Bernard Aronson氏及びKilopass社の論文「A Novel Embedded OTP NVM using Standard Foundry CMOS LogicTechnology」IEEE Non-Volatile Semiconductor MemoryWorkshop, 2006、24〜26頁

この発明は前述の問題を解決するため、単層ポリシリコン・単一トランジスターのＯＴＰメモリーセルの書き込み及び読み出し方法を提供することを課題とする。

この発明は単層ポリシリコン・単一トランジスター不揮発性メモリーセルの読み出し方法を提供する。該単層ポリシリコン・単一トランジスター不揮発性メモリーセルは、基板のＰ型ウェルに設けられる導電ゲートと、導電ゲートとＰ型ウェルの間に設けられるゲート誘電層と、Ｎ型ドレインドープ領域と、Ｎ型ソースドープ領域とを含む。該Ｎ型ドレインドープ領域とＮ型ソースドープ領域の間にはＮ型チャンネルが形成されている。該方法は、Ｐ型ウェルをＰ型ウェル電圧Ｖ_Ｂに電気的に接続し、Ｎ型ソースドープ領域とＰ型ウェルを接続するか、またはＮ型ソースドープ領域の電圧Ｖ_ＳをＰ型ウェル電圧Ｖ_Ｂより大きくさせ、Ｎ型ドレインドープ領域を、Ｐ型ウェル電圧Ｖ_ＢとＮ型ソースドープ領域の電圧Ｖ_Ｓに対しては正であるドレイン電圧Ｖ_Ｄに電気的に接続し、導電ゲートを、Ｐ型ウェル電圧Ｖ_Ｂに対しては正であるゲート電圧Ｖ_Ｇに電気的に接続し、Ｎ型チャンネルを強反転させるステップからなる。もし、単層ポリシリコン・単一トランジスター不揮発性メモリーセルが書き込まれていなければ、Ｎ型チャンネルは完全にオンにされ、単層ポリシリコン・単一トランジスター不揮発性メモリーセルが書き込まれていると、ゲート誘電層は破壊されており、Ｎ型チャンネルを強反転させるステップにおいてゲート電圧Ｖ_Ｇはゲート誘電層のリーク経路を通して放電し、次第にＰ型ウェル電圧Ｖ_Ｂと一致するようになる。ゲート電圧Ｖ_ＧとＰ型ウェル電圧Ｖ_Ｂの差が閾値電圧Ｖ_ｔｈ以下になると、Ｎ型チャンネルはオフにされる。

この発明は更に下記のような単層ポリシリコン・単一トランジスター不揮発性メモリーセルの読み出し方法を提供する。該単層ポリシリコン・単一トランジスター不揮発性メモリーセルはディプリーションモードの素子であり、基板のＰ型ウェルに設けられる導電ゲートと、導電ゲートとＰ型ウェルの間に設けられるゲート誘電層と、Ｎ型ドレインドープ領域と、Ｎ型ソースドープ領域とを含む。該Ｎ型ドレインドープ領域とＮ型ソースドープ領域の間にはＮ型チャンネルが形成されている。該方法は、ゲートを導電ゲート電圧Ｖ_Ｇに電気的に接続し、Ｎ型ソースドープ領域を、導電ゲート電圧Ｖ_Ｇに対しては正であるソース電圧Ｖ_Ｓに電気的に接続し、Ｎ型ドレインドープ領域を、導電ゲート電圧Ｖ_Ｇとソース電圧Ｖ_Ｓに対しては正であるドレイン電圧Ｖ_Ｄに電気的に接続し、Ｐ型ウェルを導電ゲート電圧Ｖ_Ｇに対しては正であるＰ型ウェル電圧Ｖ_Ｂに電気的に接続するステップからなる。単層ポリシリコン・単一トランジスター不揮発性メモリーセルが書き込まれていなければ、Ｎ型チャンネルはオフにされ、単層ポリシリコン・単一トランジスター不揮発性メモリーセルが書き込まれていると、ゲート誘電層は破壊されており、よってゲート電圧Ｖ_Ｇはゲート誘電層のリーク経路を通して充電し、次第にＰ型ウェル電圧Ｖ_Ｂと一致するようになる。ゲート電圧Ｖ_ＧとＰ型ウェル電圧Ｖ_Ｂが非常に近くなると、Ｎ型チャンネルはオンにされる。

この発明は前記アメリカ特許第6,822,888号と異なるメモリー構造及び動作方法を提供する。両者は下記の点で異なる。（１）前記特許はＳＴＩ（シャロー・トレンチ・アイソレーション）構造で分離されるフローティングソースを利用し、本発明は電圧に接続されるソースを利用する。（２）前記特許では、ゲートからＰ型ウェルとドレインへのリーク電流を読み出している。ゲートが破壊される前には電流は流れず、ゲート破壊後、小さな電流がゲートからＰ型ウェルとドレインへ流れるようになる。それと比べて、本発明はゲート破壊後、ゲートとＰ型ウェルの電位が一致するようになることを利用するので、破壊前の強反転によるターンオン電流は、破壊後にターンオフ電流となって流れることはない。したがって、オン／オフ間電流余裕は大きくなり、回路設計は簡素化され、不揮発性メモリー素子の信頼性は向上する。

かかる装置及び方法の特徴を詳述するために、具体的な実施例を挙げ、図を参照して以下に説明する。

この発明は単層ポリシリコン・単一トランジスター（１−Ｔ）の不揮発性メモリーセルの構造及び動作方法を提供する。本発明による単層ポリシリコン不揮発性メモリー構造は、現行の９０ナノメートル及びそれ以下の半導体ロジックプロセスに適し、次世代素子の小型化に大きく役立つ。

図１を参照する。図１はこの発明による単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０の断面図である。図１に示すように、チップのメモリーアレイ領域１０２内に設けられる単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０は、基板のＰ型ウェル１０に設けられる導電ゲート１８と、導電ゲート１８とＰ型ウェル１０の間に設けられるゲート誘電層１６と、Ｎ型ドレインドープ領域１２と、Ｎ型ソースドープ領域１４とを含む。Ｎ型ドレインドープ領域１２とＮ型ソースドープ領域１４との間にはＮ型チャンネル３０が形成されている。

上記基板は、半導体基板、ＳＯＩ（シリコン・オン・インシュレーター）基板または薄膜トランジスター（ＴＦＴ）基板を含む。

説明を簡素化するため、ここではＮＭＯＳトランジスターを用いて単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０を説明する。

本発明の好ましい実施例によれば、ゲート誘電層１６は、基板のＰ型ウェル１０に熱酸化プロセスで直接に生成された二酸化シリコン層である。もっとも本発明はそれに限らず、その他好適な誘電材料、例えばＯＮＯ（酸化物―窒化物−酸化物）誘電層や、その他のシリコン酸化膜を利用することも可能である。ここで導電ゲート１８はドープポリシリコンからなるが、本発明はそれに限らない。なお、接触抵抗を低くするため、導電ゲート１８、ドレインドープ領域１２及びソースドープ領域１４の上に更に金属シリコン層（非表示）を設けることも可能である。

同じチップの論理回路領域１０４の中には、単層ポリシリコントランジスター素子４０が設けられている。単層ポリシリコントランジスター素子４０は、基板のＰ型ウェル１０に設けられる導電ゲート２８と、導電ゲート２８とＰ型ウェル１０の間に設けられるゲート誘電層２６と、ドレインドープ領域２２と、ソースドープ領域２４とを含む。そのうちドレインドープ領域２２とソースドープ領域２４はＮ型ドープ領域またはＰ型ドープ領域である。

単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０と単層ポリシリコントランジスター素子４０は、ＳＴＩ（シャロー・トレンチ・アイソレーション）構造（非表示）で電気的に分離されている。もっとも本発明の素子分離法はＳＴＩに限らない。

単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０のゲート誘電層１６の厚さは、単層ポリシリコントランジスター素子４０のゲート誘電層２６の厚さとほぼ一致している。両者は、同一のゲート酸化プロセスで同時に作られる。

図１に示すように、単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０は、同じチップの論理回路領域１０４に設けられる単層ポリシリコントランジスター素子４０と同様な構造を有する。これは本発明の主な特徴である。換言すれば、本発明は、チップ上の単層ポリシリコントランジスター素子４０の一部をＯＴＰメモリーとして利用するものとみなしてよい。

このような構造は、不揮発性メモリーと次世代の論理プロセスの統合に大きく役立つ。しかし、これまで上記構造は提案されていなかった。なぜならば、上記構造は以下に示すような独特な方法で動作しなければならないからである。

次に図２から図６を利用し、本発明による単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０の書き込み及び読み出し方法について説明する。

図２を参照する。図２はこの発明による単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０の書き込み方法を示す説明図である。図２を参照すれば、単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０は、導電ゲート１８と、導電ゲート１８とＰ型ウェル１０の間に設けられるゲート誘電層１６と、Ｎ型ドレインドープ領域１２と、Ｎ型ソースドープ領域１４とを含む。Ｎ型ドレインドープ領域１２とＮ型ソースドープ領域１４との間にはＮ型チャンネル３０が形成されている。

本発明の好ましい実施例によれば、書き込み時はＮ型ドレインドープ領域１２、Ｎ型ソースドープ領域１４及び基板のＰ型ウェル１０を接地にし（Ｖ_Ｄ＝Ｖ_Ｓ＝Ｖ_Ｂ＝０Ｖ）、更に導電ゲート１８を正のゲート電圧Ｖ_Ｇ（例えばＶ_Ｇ＝６Ｖ）に電気的に接続し、単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０のゲート誘電層１６に大量のゲート電流を流してこれを破壊する。特に完全絶縁破壊状態（ＨＢＤ）にすることが望ましい。

書き込みにより絶縁破壊された後、ゲート誘電層１６は抵抗器として機能する。ゲート誘電層１６の絶縁破壊の原理は未だに解明されていないが、ゲート誘電層１６内のトラップ欠陥に関係すると思われる。ゲート誘電層１６が完全絶縁破壊状態になると、その中にはゲート誘電層全体を貫通するシリコンフィラメントが生じる。

図３と図４を参照する。図３は書き込み前の単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０を読み出す方法（ＮＭＯＳを例にする）を示す説明図であり、図４は異なるゲート電圧のもとで、読み出し時のドレイン電流Ｉ_Ｄとドレイン電圧Ｖ_Ｄ間の関係図である。

図３に示すように、単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０のＮ型チャンネル３０初期電圧は、イオン注入プロセスで調整されている（例えば初期電圧Ｖ_ｔｈ＝０．８〜１Ｖに調整する）。この初期電圧の調整は論理回路領域１０４内のトランジスター素子と同時に行われる。読み出し時は、Ｎ型ドレーンドープ領域１２を正電圧に電気的に接続し（例えばＶ_Ｄ＝３Ｖ）、Ｎ型ソースドープ領域１４と基板のＰ型ウェル１０を接地にし（Ｖ_Ｓ＝Ｖ_Ｂ＝０Ｖ）、更に導電ゲート１８を正のゲート電圧に電気的に接続する（例えばＶ_Ｇ＝３Ｖ）。

上記動作条件のもとで、ＮＭＯＳ単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０のＮ型チャンネル３０は図４に示すように完全にオンにされ、そのドレイン電流Ｉ_Ｄは約６００μＡ／μｍに達する。

図５と図６を参照する。図５はこの発明の実施例１による書き込み後の単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０を読み出す方法（ＮＭＯＳを例にする）を示す説明図であり、図６は異なるゲート電圧のもとで、読み出し時のドレイン電流Ｉ_Ｄとドレイン電圧Ｖ_Ｄ間の関係図である。

図５に示すように、単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０のＮ型チャンネル３０の初期電圧はイオン注入プロセスで調整されている（例えば初期電圧Ｖ_ｔｈ＝０．８〜１Ｖに調整する）。同じく、この初期電圧の調整は論理回路領域１０４内のトランジスター素子と同時に行われる。読み出し時は、前記と同じくＮ型ドレーンドープ領域１２を正電圧に電気的に接続し（例えばＶ_Ｄ＝３Ｖ）、Ｎ型ソースドープ領域１４と基板のＰ型ウェル１０を接地にし（Ｖ_Ｓ＝Ｖ_Ｂ＝０Ｖ）、更に導電ゲート１８を正のゲート電圧に電気的に接続する（例えばＶ_Ｇ＝３Ｖ）。

ゲート誘電層１６は大量のゲート電流によって破壊され、完全絶縁破壊状態になっているため、前記動作条件のもとでは、ＮＭＯＳ単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０のゲート１８と基板のＰ型ウェル１０間が導通しており、ゲート電圧はゲート誘電層のリーク経路を通して放電し、次第にＰ型ウェル電圧Ｖ_Ｂと一致するようになる。ゲート電圧Ｖ_ＧとＰ型ウェル電圧Ｖ_Ｂの差が閾値電圧Ｖ_ｔｈより低くなると、Ｎ型チャンネル３０は図６に示すように完全にオフにされ、そのドレイン電流Ｉ_Ｄは約１ｐＡ／μｍにとどまる。

したがって、前記読み出し方法は、従来のオン／オフ間電流余裕（６０μＡ／μｍ以下）を１０倍以上（最大６００μＡ／μｍまで）にする。そうなると、回路設計は簡素化され、不揮発性メモリー素子の信頼性（特に電荷保持能力）は向上する。

図７を参照する。図７はこの発明の実施例２による書き込み後の単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０を読み出す方法（ＮＭＯＳを例にする）を示す説明図である。図７に示す単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０のＮ型チャンネル３０は、イオン注入プロセスで初期電圧を調整されていない。したがって、その初期電圧Ｖ_ｔｈは０Ｖまたはそれ以下である（ディプリーションモードＮＭＯＳ）。言い換えれば、イオン注入プロセスで論理回路領域１０４内のトランジスター素子の初期電圧を調整するときは、メモリーとされる一部のトランジスターをイオン注入を受けないように遮蔽するか、または逆ドープを施しＮＭＯＳ素子をエンハンスメントモードではなくディプリーションモードで動作する構造とすることが必要である。

上記素子の読み出し時は、Ｎ型ドレーンドープ領域１２を正電圧に電気的に接続し（例えばＶ_Ｄ＝３Ｖ）、Ｎ型ソースドープ領域１４を正電圧に電気的に接続し（例えばＶ_Ｓ＝１．８Ｖ）、基板のＰ型ウェル１０を正電圧に電気的に接続し（例えばＶ_Ｂ＝１．８Ｖ）、更に導電ゲート１８を接地する（Ｖ_Ｇ＝０Ｖ）。単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０に書き込まれていない場合では、導電ゲート１８が基板のＰ型ウェル１０にかけるバイアス電圧は負である（Ｖ_Ｇ−Ｖ_Ｂ＝−１．８Ｖ）ため、Ｎ型チャンネル３０はオンにされず、そのドレイン電流Ｉ_Ｄは約１ｐＡ／μｍにとどまる。

上記実施例２によれば、ＮＭＯＳ単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０はすでに書き込まれており、すなわちゲート誘電層１６は大量のゲート電流によって破壊され、完全絶縁破壊状態になっているため、そのゲート電圧はゲート誘電層のリーク経路を通して充電し、次第にＰ型ウェル電圧Ｖ_Ｂと一致するようになる。ゲート電圧Ｖ_ＧとＰ型ウェル電圧Ｖ_Ｂの差が非常に近くなると、Ｎ型チャンネル３０は完全にオンにされる。上記動作条件のもとでは、ＮＭＯＳ単層ポリシリコン・１−Ｔの不揮発性メモリーセル２０のゲート１８と基板のＰ型ウェル１０間の経路が導通しているので、導電ゲート１８が基板のＰ型ウェル１０にかけるバイアス電圧は０Ｖに近づき、Ｎ型チャンネル３０はオンにされる。そうなると、ドレイン電流Ｉ_Ｄは数百μＡ／μｍに達する。

以上はこの発明に好ましい実施例であって、この発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、この発明の精神の下においてなされ、この発明に対して均等の効果を有するものは、いずれもこの発明の特許請求の範囲に属するものとする。

この発明は従来の技術をもとに工夫したものであり、実施可能である。

この発明による単層ポリシリコン・１−Ｔの不揮発性メモリーセルの断面図である。この発明による単層ポリシリコン・１−Ｔの不揮発性メモリーセルの書き込み方法を示す説明図である。書き込み前の単層ポリシリコン・１−Ｔの不揮発性メモリーセルを読み出す方法を示す説明図である。異なるゲート電圧のもとで、読み出し時のドレイン電流Ｉ_Ｄとドレイン電圧Ｖ_Ｄ間の関係図である。この発明の実施例１による書き込み後の単層ポリシリコン・１−Ｔの不揮発性メモリーセルを読み出す方法を示す説明図である。異なるゲート電圧のもとで、読み出し時のドレイン電流Ｉ_Ｄとドレイン電圧Ｖ_Ｄ間の関係図である。この発明の実施例２による書き込み後の単層ポリシリコン・１−Ｔの不揮発性メモリーセルを読み出す方法を示す説明図である。

符号の説明

１０Ｐ型ウェル
１２Ｎ型ドレインドープ領域
１４Ｎ型ソースドープ領域
１６、２６ゲート誘電層
１８、２８導電ゲート
２０単層ポリシリコン・１−Ｔの不揮発性メモリーセル
２２ドレインドープ領域
２４ソースドープ領域
３０Ｎ型チャンネル
４０単層ポリシリコントランジスター素子
１０２メモリーアレイ領域
１０４論理回路領域

Claims

単層ポリシリコン・単一トランジスター不揮発性メモリーセルの読み出し方法であって、該単層ポリシリコン・単一トランジスター不揮発性メモリーセルは、基板のＰ型ウェルに設けられる導電ゲートと、導電ゲートとＰ型ウェルの間に設けられるゲート誘電層と、Ｎ型ドレインドープ領域と、Ｎ型ソースドープ領域とを含み、該Ｎ型ドレインドープ領域とＮ型ソースドープ領域の間にはＮ型チャンネルが形成され、該方法は、
Ｐ型ウェルをＰ型ウェル電圧Ｖ_Ｂに電気的に接続し、
Ｎ型ソースドープ領域とＰ型ウェルを接続するか、またはＮ型ソースドープ領域の電圧Ｖ_ＳをＰ型ウェル電圧Ｖ_Ｂより大きくさせ、
Ｎ型ドレインドープ領域を、Ｐ型ウェル電圧Ｖ_ＢとＮ型ソースドープ領域の電圧Ｖ_Ｓに対しては正であるドレイン電圧Ｖ_Ｄに電気的に接続し、
導電ゲートを、Ｐ型ウェル電圧Ｖ_Ｂに対しては正であるゲート電圧Ｖ_Ｇに電気的に接続し、Ｎ型チャンネルを強反転させるステップからなり、
単層ポリシリコン・単一トランジスター不揮発性メモリーセルが書き込まれていなければ、Ｎ型チャンネルは完全にオンにされ、単層ポリシリコン・単一トランジスター不揮発性メモリーセルが書き込まれていると、ゲート誘電層は、ゲート誘電層全体を貫通するシリコンフィラメントが生じる程度に完全破壊されており、Ｎ型チャンネルを強反転させるステップにおいてゲート電圧Ｖ_Ｇはゲート誘電層のリーク経路を通して放電し、次第にＰ型ウェル電圧Ｖ_Ｂと一致するようになり、ゲート電圧Ｖ_ＧとＰ型ウェル電圧Ｖ_Ｂの差が閾値電圧Ｖ_ｔｈ以下になると、Ｎ型チャンネルはオフにされることを特徴とする読み出し方法。
前記単層ポリシリコン・単一トランジスター不揮発性メモリーセルのＮ型チャンネルは、イオン注入プロセスでその初期電圧を調整されていることを特徴とする請求項１記載の読み出し方法。
前記初期電圧はＶ_ｔｈ＝０．８〜１Ｖに調整されることを特徴とする請求項１記載の読み出し方法。
前記Ｎ型チャンネルが完全にオンにされる状態で読み出されるドレイン電流Ｉ_Ｄは６００μＡ／μｍであることを特徴とする請求項１記載の読み出し方法。
前記Ｎ型チャンネルがオフにされる状態で読み出されるドレイン電流Ｉ_Ｄは１ｐＡ／μｍであることを特徴とする請求項１記載の読み出し方法。
前記ドレイン電圧Ｖ_Ｄは３Ｖであり、前記ゲート電圧Ｖ_Ｇは３Ｖであることを特徴とする請求項１記載の読み出し方法。
前記基板は半導体基板、ＳＯＩ（シリコン・オン・インシュレーター）基板、または薄膜トランジスター（ＴＦＴ）基板であることを特徴とする請求項１記載の読み出し方法。
単層ポリシリコン・単一トランジスター不揮発性メモリーセルの読み出し方法であって、該単層ポリシリコン・単一トランジスター不揮発性メモリーセルはディプリーションモードの素子であり、基板のＰ型ウェルに設けられる導電ゲートと、導電ゲートとＰ型ウェルの間に設けられるゲート誘電層と、Ｎ型ドレインドープ領域と、Ｎ型ソースドープ領域とを含み、該Ｎ型ドレインドープ領域とＮ型ソースドープ領域の間にはＮ型チャンネルが形成され、該方法は、
ゲートを導電ゲート電圧Ｖ_Ｇに電気的に接続し、
Ｎ型ソースドープ領域を、導電ゲート電圧Ｖ_Ｇに対しては正であるソース電圧Ｖ_Ｓに電気的に接続し、
Ｎ型ドレインドープ領域を、導電ゲート電圧Ｖ_Ｇとソース電圧Ｖ_Ｓに対しては正であるドレイン電圧Ｖ_Ｄに電気的に接続し、
Ｐ型ウェルを導電ゲート電圧Ｖ_Ｇに対しては正であるＰ型ウェル電圧Ｖ_Ｂに電気的に接続するステップからなり、
単層ポリシリコン・単一トランジスター不揮発性メモリーセルが書き込まれていなければ、Ｎ型チャンネルはオフにされ、単層ポリシリコン・単一トランジスター不揮発性メモリーセルが書き込まれていると、ゲート誘電層は、ゲート誘電層全体を貫通するシリコンフィラメントが生じる程度に完全破壊されており、よってゲート電圧Ｖ_Ｇはゲート誘電層のリーク経路を通して充電し、次第にＰ型ウェル電圧Ｖ_Ｂと一致するようになり、ゲート電圧Ｖ_ＧとＰ型ウェル電圧Ｖ_Ｂが非常に近くなると、Ｎ型チャンネルはオンにされることを特徴とする読み出し方法。
前記単層ポリシリコン・単一トランジスター不揮発性メモリーセルのＮ型チャンネルは、イオン注入プロセスで初期電圧を調整されないか、または逆ドープでディプリーションモードとなっていることを特徴とする請求項８記載の読み出し方法。
前記単層ポリシリコン・単一トランジスター不揮発性メモリーセルの初期電圧はＶ_ｔｈ＝０Ｖまたはそれ以下であることを特徴とする請求項８記載の読み出し方法。
前記Ｎ型チャンネルがオンにされる状態で読み出されるドレイン電流Ｉ_Ｄは６００μＡ／μｍであることを特徴とする請求項８記載の読み出し方法。
前記Ｎ型チャンネルがオフにされる状態で読み出されるドレイン電流Ｉ_Ｄは１ｐＡ／μｍであることを特徴とする請求項８記載の読み出し方法。
前記ドレイン電圧Ｖ_Ｄは３Ｖであり、前記ソース電圧Ｖ_Ｓは１．８Ｖであり、前記Ｐ型ウェル電圧Ｖ_Ｂは１．８Ｖであることを特徴とする請求項８記載の読み出し方法。
前記基板は半導体基板、ＳＯＩ基板、またはＴＦＴ基板であることを特徴とする請求項８記載の読み出し方法。