JP3954368B2

JP3954368B2 - 消去型プログラマブルリードオンリーメモリ

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Publication number: JP3954368B2
Application number: JP2001359686A
Authority: JP
Inventors: 青松楊; 士傑沈; ▲清▲▼祥▲ 徐
Original assignee: eMemory Technology Inc
Current assignee: eMemory Technology Inc
Priority date: 2001-11-26
Filing date: 2001-11-26
Publication date: 2007-08-08
Anticipated expiration: 2021-11-26
Also published as: JP2003168747A

Description

【０００１】
【発明の属する技術分野】
本発明は、消去型プログラマブルリードオンリーメモリに関し、特に単一多結晶シリコン層を埋め込んだワンタイムプログラミング（ＯＴＰ）メモリに関する。
【０００２】
【従来の技術】
半導体製造工程の趨勢は、超集積度（ＵＬＳＩ）技術に向かって絶え間なく発展している。不揮発性記憶媒体製造の趨勢も、素子のサイズ縮小に向かって発展している。また、不揮発性記憶媒体については、高速アクセスと、低電力化を目指し、ポータブル・デバイス、ソリッドステートカメラ、ＰＣカードなどに応用されている。
【０００３】
不揮発性記憶媒体は、異なる形式を含む素子であって、例えばＥＡＲＯＭ（電気的書き換え可能メモリ electrically alterable read only memory）、ＥＥＰＲＯＭ（電気的消去型プログラマブル・ロムelectrically erasable programmable read only memory）を含み、異なる形式の素子は、それぞれ特定の進歩的な応用がなされている。これらは、より高い持久性と、高速化のニーズに向かって発展している。ＥＥＰＲＯＭは多層の多結晶シリコンの製造工程及び多層酸化ケイ素誘電層を必要とし、複数のフォトマスクの使用することによって製造工程の時間が長くなる。よって、目下研究の焦点はどのようにして異なる製造工程をまとめ、上述の記憶媒体の製造工程と相補性金属酸化膜半導体（complementarymetal-oxide semiconductor :CMOS）とを如何に整合して設計するかについても、ますます重視されてきている。
【０００４】
目下多くの研究はＥＰＲＯＭ、もしくはＥＥＰＲＯＭについて、単一の多結晶シリコン層製造工程を課題とし、コントロールゲートをケイ素材に埋設してイオンドーピングエリアを形成する方向に向かっている。かかる趨勢によって、単一の多結晶シリコン層製造工程と互換性を具えるＥＰＲＯＭ、もしくはワンタイムプログラミング・メモリ（one-time Programming：ＯＴＰ）が重要な役割を担うことになる。
【０００５】
米国特許第6,174,759号は、発明者がVerhaar等であって２００１年７月１６日に特許が与えられた。これは埋め込み式の記憶媒体にかかる製造方法を提供するものであって、発明の名称は”Method of manufacturing a semiconductor device”である。出願人はU.S. Philips corporation (New York, NY)であって、出願日は１９９９年５月３日である。該発明は、相補性金属酸化膜半導体(complementary metal-oxide semiconductor)の製造方法と整合した記憶媒体の製造方法を開示するものである。
【０００６】
また、Lucent Technologies, Inc.は、２０００年５月３１日に一種の単一多結晶シリコン層消去型プログラマブル記憶媒体を米国特許第6,191,980号として提示した。該記憶媒体は制御素子と、スイッチング素子と、消去素子とによって多結晶シリコンフローティングゲート電極を共用する。該特許による記憶媒体はデータの消去を安全に行うことができ、接触面のブレイクダウンが発生しない。
【０００７】
また、台湾のMosel Vitelic, Inc. (Hsinchu, TW)は、一種の多結晶シリコン層記憶媒体を１９９８年６月１７日米国に特許出願し、２０００年３月２８日に特許が与えられた。発明の名称は”single-poly flash memory cell for embedded application and related methods”であって、米国特許第６,044,018に開示される該記憶媒体は、多結晶シリコン層記憶媒体に係る製造方法であって、フローティングゲートに於いてNMOS（ｎ型金属酸化膜半導体）とPMOS（p型金属酸化膜半導体）とを電気的に接続するものである。
【０００８】
文献IEEE transaction on electron device, vol. 37, No.3, March 1990 p.675, には一種の多結晶シリコン層プログラマブルリードオンリーメモリ（PROM）が開示される。その構造上の特徴は、埋め込み式のリードオンリーメモリを基板内のドーピングエリアに植設してコントロールゲートとすることにある。他の特徴としてCMOS製造工程の整合の便宜を図る為に、メモリセルをトランジスタと、互いにカップリングするコンデンサとに分離させたことにある。該メモリセルの構造は、従来の２層の多結晶シリコンによる記憶媒体と異なる。更にCMOS製造工程との整合技術については、文献IEEE JOURNAL OF SOLID STATE CIRCUITS, Vol. 29, No. 3, 1994, p. 311を参考にすることができる。その構造は、NMOS及びPMOSを含んでなり、ゲート電極をフローティングゲートとするPMOSゲート電極下方の反転層（inversion layer）及びp+ドーピングエリアをコントロールゲートとする正電圧をp+ドーピングエリアに印加すると、フローティングゲートの電圧がＮＭＯＳとＰＭＯＳの静電容量率（capacitance ratio）によって決まる。ＮＭＯＳとＰＭＯＳの適宜な電圧を選択することによって、特定の操作モードを得ることができる。該文献によればＣＭＯＳ製造工程と整合させることができる。即ち、いわゆるＳＩＰＰＯＳ（single poly pure ＣＭＯＳ）構造である。
【０００９】
図１に従来の単一多結晶シリコン層による不揮発性記憶媒体のレイアウトを開示する。該記憶媒体は、フローティングゲートの下方にあって、基板に埋設されるｎ＋ドーピング領域を含む。このような構造は基板の面積をかなり浪費し、半導体技術発展の趨勢に背くものである、図２には他のレイアウトによる構造を開示する。図示による不揮発性記憶媒体はコンデンサとＰＭＯＳによって構成される。但し、この構造もまたコンデンサを製造する面積を必要とする。
【００１０】
【発明が解決しようとする課題】
本発明は、一種の不揮発性記憶媒体、もしくはワンタイム（ＯＴＰ）メモリであって、直列した２つの消去型プログラマブルリードオンリーメモリを含むＰＭＯＳ（p型金属酸化膜半導体ｐtype-metal-oxide semiconductor）トランジスタを具え、相補性金属酸化膜半導体（complementary metal-oxide semiconductor :CMOS）製造工程との整合に有利な構
造を具えることによって、レイアウト空間を節減できる揮発性記憶媒体、もしくはワンタイム（ＯＴＰ）メモリを提供することを課題とする。
【００１１】
【課題を解決するための手段】
そこで、本発明者は、従来の技術にみられる欠点に基づいて鋭意研究を重ね、コントロールゲートを具えない消去型プログラマブルリードオンリーメモリにおいて、そのレイアウトはイオン打ち込み領域と、第１、第２の導電領域とを含み、該イオン打ち込み領域はイオン落ち込み技術によって基板に形成される。該第１導電領域は該基板を覆い、かつ該イオン打ち込み領域と交差して第１交差積層領域を形成してセレクトトランジスタのゲート電極とし、かつセレクトゲート電圧（ＶＳＧ）に接続し、該第２導電領域は、該第１導電領域の一側面で、かつ該基板上に位置し、該イオン打ち込み領域と交差して第２交差積層領域を形成してフローティングゲートとする構造に着眼し、かかる見地に基づいて本発明の完成に至った。
【００１２】
即ち、本発明は、メモリセルにコントロールゲートを配置しないためレイアウト空間を広く取れることを特徴とし、半導体技術発展の趨勢に適い、かつＣＭＯＳ製造工程と整合することができる。
【００１３】
本発明の一実施例に係るコントロールゲートを設けない消去型プログラマブルリードオンリーメモリは、Ｎウェル内に形成された２つの直列した第１と第２のp型金属酸化膜半導体（ＰＭＯＳ）トランジスタを含んでいる。第１のｐ型金属酸化膜半導体トランジスタはセレクトトランジスタとし、かつゲート電極がワードラインに接続され、該ワードラインに接続されているゲート電極をセレクトゲート電圧（ＶＳＧ）にカップリングするとともに、第１ターミナル（ソース）をソースライン電圧（ＶＳＬ）に接続し、第２ターミナル（ドレイン）は該第２のｐ型金属酸化膜半導体トランジスタの第１ターミナルに接続し、該第２のｐ型金属酸化膜半導体トランジスタのゲート電極はフローティングゲートとし、該フローティングゲートにはチャンネルホットエレクトロン注入（CHI）によって熱電子が充電される。前記消去型プログラマブルリードオンリーメモリに”１”を書き込む場合、選択されたワードラインが接地（０電圧）であって、選択されないワードラインのバイアスを第１電圧とし、選択されたビットラインを０電圧とし、選択されないビットラインのバイアスを該第１電圧とし、ソースバイアスを該第１電圧とし、前記Ｎウェルを該第１電圧とする条件において、選択された該セレクトトランジスタをターンオン（turn on）として熱電子を該フローティングゲートに注入し、前記ビットラインは、前記第２のｐ型金属酸化膜半導体トランジスタの第２ターミナルに接続されている。
【００１４】
本発明に係る他の実施例に係るコントロールゲートを設けない消去型プログラマブルリードオンリーメモリは、Ｎウェル内に形成された２つの直列した第１と第２のp型金属酸化膜半導体（ＰＭＯＳ）トランジスタを含んでなり、該第１のｐ型金属酸化膜半導体トランジスタはセレクトトランジスタとし、かつゲート電極がワードラインに接続され、該ワードラインに接続されているゲート電極をセレクトゲート電圧（ＶＳＧ）にカップリングするとともに、第１ターミナル（ソース）をソースライン電圧（ＶＳＬ）に接続し、第２ターミナル（ドレイン）は該第２のｐ型金属酸化膜半導体トランジスタの第１ターミナルに接続し、該第２のｐ型金属酸化膜半導体トランジスタのゲート電極はフローティングゲートとし、該フローティングゲートにはチャンネルホットエレクトロン注入（CHI）によって熱電子が充電される。前記消去型プログラマブルリードオンリーメモリに”０”を書き込む場合、選択されたワードラインが接地（０電圧）であって、選択されないワードラインのバイアスを第２電圧とし、選択されたビットラインを該第２電圧とし、選択されないビットラインのバイアスを該第２電圧とし、ソースバイアスを該第２電圧とし、前記Ｎウェルを該第２電圧とする条件において、デバイスが閉鎖状態にあって熱電子を該フローティングゲートに注入できないようにし、前記ビットラインは、前記第２のｐ型金属酸化膜半導体トランジスタの第２ターミナルに接続されている。
【００１５】
【発明の実施の形態】
この発明は、消去型プログラマブルリードオンリーメモリを製造するための新規な方法と、その構造を提供するものであって、この発明による消去型プログラマブルリードオンリーメモリの主な特徴は、直列した２つのｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを含むことにある。該素子の特性はプログラミングモード時においてフローティングゲート上にバイアスを印可する必要がないことにある。よって、素子の構造及びレイアウトの構造においてコントロールゲートの配置を省くことができる。また、ｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタの特性を利用し、直列にすることによって自動的なプログラミングが実行できるリードオンリーメモリを得ることができる。いわゆる自動的とは、プログラミングモードにおいてコントロールゲートに特定のバイアスを印加する必要がないことを指す。また、本発明はｐ型金属酸化膜半導体（PMOS）トランジスタを使用し、相補性金属酸化膜半導体（CMOS）の製造工程との整合に有利である。かかる記憶媒体の構造と効果を詳述するために、具体的な実施例を挙げ、図示を参照して以下に説明する。
【００１６】
【実施例】
まず、図３にこの発明による消去型プログラマブルリードオンリーメモリトランジスタ素子の回路を開示する。この発明による消去型プログラマブルリードオンリーメモリは、直列に接続された二つｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタを含み、第1のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタをセレクトトランジスタとし、そのゲート電極はセレクトゲート電圧(VSG)に接続する。第1ターミナル（ソース）はソースライン電圧(VSL)に接続する。また、第2ターミナル（ドレイン）は第２のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタの第１ターミナルに接続する。
【００１７】
該第２のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタの第２ターミナルは、ビットライン電圧(VBL)に接続する。該第２のｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタのゲート電極は、フローティングゲートとする。ここで注意すべきは、本発明による消去型プログラマブルリードオンリーメモリは、コントロールゲートを具えないことである。これは周知の技術に比して設計上の大きな改良といえる。適宜なターミナルバイアスを利用してチャネル熱電子のキャリアをフローティングゲートに注入する。
【００１８】
図４にこの発明による消去型プログラマブルリードオンリーメモリセルのレイアウトを開示する。図示に依ればイオン打ち込み領域（２）を含む。（図示に於いて横方向に配置した領域）一般的なイオン打ち込み技術を利用して該イオン打ち込み領域を基板に形成する事ができるが、好ましい実施例はその構造に帯状構造を含むように形成する。第１導電領域（４）と第２導電領域（６）は、基板上にあって該基板を覆い、且つ該イオン打ち込み領域（２）と交差し、交差積層領域を形成し、それぞれセレクトトランジスタのゲート電極とフローティングゲートとする。セレクトトランジスタのゲート構造は、帯状構造を含み、且つセレクトゲート電圧(VSG)に接続する。この発明は、コントロールゲートを具えないレイアウト構成を特徴とする。よって空間を節減することができ、半導体技術の趨勢に適い、相補性金属酸化膜半導体（CMOS）の製造工程と整合させることができる。
【００１９】
ビットラインとセレクトラインとのコンタクトホールは、マイクロフォト及びエッチングの製造工程を利用してイオン打ち込み領域（２）に対して形成する。
【００２０】
第２導電領域（６）は、前記第１導電領域（４）の側面で且つ基板上に位置し、イオン打ち込み領域（２）と交差する積層領域を具え、上述のようにフローティングゲートとする。ここで注意すべき点は、周知の技術におけるコントロールゲートとフローティングゲートとをカップリングして操作の状態を制御しないことにある。この発明における操作のシステムはチャネルホットエレクトロン注入（CHE）によって複数のビットのプログラミングを完成させる。プログラミングモードにおいてデバイス素子のフローティングゲートは熱電子を充電させ、フローティングゲート電圧を０よりも小さい電圧にし、デバイスの素子の起動状態を保持させる(cell keep on)。消去モードにおいては紫外線照射方式で消去を行ってもよい。この場合フローティングゲートに電荷の保存がない。
【００２１】
図９及び図１０にこの発明に用いるｐ型金属酸化膜半導体（ＰＭＯＳ）素子の特性を開示する。図９は、ドレインの電流及び電圧特性説明図であって、図１０はゲート電極の電流及び電圧特性説明図である。図１０においてドレインバイアスがマイナス５、若しくは６ボルトの場合、ゲート電極電流ピーク時におけるPMOSゲート電圧が約マイナス１ボルトになる。この状態においてキャリアが、バイアスを自動的にフローティングゲートに注入する必要がなくなる。よってこの発明においては、コントロールゲートを配置する必要がない。いわゆる自動的とは、コントロールゲートに特定のバイアスを印加することなくプログラミングモードを実行できることを指す。フローティングゲート電圧の下降に伴って（マイナスに向かう）プログラミング状態が閉鎖される。この発明は、低電圧プログラミングを実行することができ、且つ高いIG/ID効率を具える。
【００２２】
この発明におけるプログラミングモードの”１”と”０”とを書き込む状態は、表１及び図５、図６を参考にすることができる。以下に述べる電圧及び状態は、実施例の説明であって、この発明の実施の範囲を限定するものではない。よって、記憶媒体技術に習熟した者は当然のことながら操作電圧を変更して類似する結果を得ることができる。
【００２３】
表１によれば、”１”を書き込む状態において、選択されたワードラインを接地（０電圧）とし、選択されないワードラインのバイアスを５ボルトとする。また、選択されたビットラインを０電圧とし、選択されないビットラインのバイアスを５ボルトとし、ソースバイアスを５ボルトとし、Nウェルバイアスを５ボルトとする。この条件に於いて選択されたセレクトトランジスタのPMOSが起動（turn on）し、熱電子が第２トランジスタのフローティングゲートに注入されて”１”を書き込んだ状態になる。
【００２４】
”０”を書き込む状態において、選択されたワードラインを接地（０電圧）とし、選択されないワードラインのバイアスを５ボルトとする。また、選択されたビットラインを５ボルトとし、選択されないビットラインのバイアスを５ボルトとし、ソースバイアスを５ボルトとし、Nウェルバイアスを５ボルトとする。この条件に於いて熱電子は素子が閉鎖された状態にあって、フローティングゲートに注入されなくなり、数字の”０”を定義しやすい状態になる。
【００２５】
読み取りモードにおいて、選択されたワードラインを接地（０電圧）とし、選択されないワードラインのバイアスを3.3ボルトとする。また、選択されたビットラインを2.3ボルトとし、選択されないビットラインのバイアスを3.3ボルトとし、ソースバイアスを3.3ボルトとし、Nウェルバイアスを3.3ボルトとする。仮にメモリセルがすでにプログラミングされていれば、フローティングゲートには既に電荷が充填していて、即ちVFG-VS<VTHP(PMOSしきい電圧)であって、メモリセルは開放状態を維持する。プログラミングされていないメモリセルのフローティングゲートには、電荷が保存されていなく、即ちVFG-VS＝0V＞VTHP(PMOSしきい電圧)であって、メモリセルは閉鎖状態を維持する。
【００２６】
【表１】

【００２７】
上述のようにこの発明によるメモリセルは、プログラミング状態に於いてコントロールゲートの操作を必要としないで、フローティングゲートが自動的に充電されて数値書き込み状態になる。よって本発明は新規な消去型プログラマブルリードオンリーメモリを提供するものであって、その特徴はコントロールゲートの作成を省き、レイアウト面積を節減することができ、且つCMOS製造工程と整合することができる。
【００２８】
図１１はこの発明による記憶媒体のアレイ説明図である。プログラミングモードにおいて”1”を書き込んだ状態にあるメモリセル（I）に於いてドレインバイアスはマイナス5か若しくは6ボルトになり、セレクトトランジスタのゲート電極は0ボルトになる。その他は、同一のビットライン上にあり、但し、プログラミングの動作を行わないメモリセル（cell(II) cell(III) cell(IV))である。そのトランジスタは閉鎖状態にあり、且つドレインからフローティングゲートに至る電場は、熱電子を注入／発生させるに足りない。この為一般の積層記憶素子に良く見られるドレインの干渉(drain disturbance)が発生しない。
次にフローティングゲートはワードラインによって電圧をカップリングさせない為、ゲート電極の干渉(gate disturbance)が発生しない。
【００２９】
以上は本発明の好ましい実施例を開示したものに過ぎず、この発明の特許請求の範囲を限定するものではない。よってこの発明に開示される精神を離れない範囲内でなされた均等の効果を有する変更、若しくは修正などは、いずれも特許請求の範囲に含まれるものとする。
【００３０】
【発明の効果】
本発明による不揮発性記憶媒体は、相補性金属酸化膜半導体（complementary metal-oxide semiconductor :CMOS）製造工程との整合に有利な構造を具え、かつレイアウト空間を節減することができる。
【図面の簡単な説明】
【図１】従来の技術によるレイアウトの説明図。
【図２】従来の技術によるレイアウトの説明図。
【図３】この発明による回路の説明図。
【図４】この発明によるレイアウト説明図。
【図５】この発明のプログラミングモードにおいて”１”を書き込んだ場合の断面の説明図。
【図６】この発明のプログラミングモードにおいて”０”を書き込んだ場合の断面説明図。
【図７】この発明における読み取りモードの断面説明図。
【図８】この発明における読み取りモードの断面説明図。
【図９】ドレインの電流、及び電圧特性の説明図。
【図１０】ゲート電極の電流及び電圧特性の説明図。
【図１１】この発明による記憶媒体に用いられるアレイの説明図。
【符号の説明】
２イオン打ち込み領域
４第１導電領域
６第２導電領域

Claims

コントロールゲートを設けない消去型プログラマブルリードオンリーメモリであって、Ｎウェル内に形成された２つの直列した第１と第２のp型金属酸化膜半導体（ＰＭＯＳ）トランジスタを含んでなり、該第１のｐ型金属酸化膜半導体トランジスタはセレクトトランジスタとし、かつゲート電極がワードラインに接続され、該ワードラインに接続されているゲート電極をセレクトゲート電圧（ＶＳＧ）にカップリングするとともに、第１ターミナル（ソース）をソースライン電圧（ＶＳＬ）に接続し、第２ターミナル（ドレイン）は該第２のｐ型金属酸化膜半導体トランジスタの第１ターミナルに接続し、該第２のｐ型金属酸化膜半導体トランジスタのゲート電極はフローティングゲートとし、該フローティングゲートにはチャンネルホットエレクトロン注入（CHI）によって熱電子が充電され、前記消去型プログラマブルリードオンリーメモリに”１”を書き込む場合、選択されたワードラインが接地（０電圧）であって、選択されないワードラインのバイアスを第１電圧とし、選択されたビットラインを０電圧とし、選択されないビットラインのバイアスを該第１電圧とし、ソースバイアスを該第１電圧とし、前記Ｎウェルを該第１電圧とする条件において、選択された該セレクトトランジスタをターンオン（turn on）として熱電子を該フローティングゲートに注入し、前記ビットラインは、前記第２のｐ型金属酸化膜半導体トランジスタの第２ターミナルに接続されていることを特徴とする消去型プログラマブルリードオンリーメモリ。
前記第１電圧が５ボルトであることを特徴とする請求項１に記載の消去型プログラマブルリードオンリーメモリ。
コントロールゲートを設けない消去型プログラマブルリードオンリーメモリであって、Ｎウェル内に形成された２つの直列した第１と第２のp型金属酸化膜半導体（ＰＭＯＳ）トランジスタを含んでなり、該第１のｐ型金属酸化膜半導体トランジスタはセレクトトランジスタとし、かつゲート電極がワードラインに接続され、該ワードラインに接続されているゲート電極をセレクトゲート電圧（ＶＳＧ）にカップリングするとともに、第１ターミナル（ソース）をソースライン電圧（ＶＳＬ）に接続し、第２ターミナル（ドレイン）は該第２のｐ型金属酸化膜半導体トランジスタの第１ターミナルに接続し、該第２のｐ型金属酸化膜半導体トランジスタのゲート電極はフローティングゲートとし、該フローティングゲートにはチャンネルホットエレクトロン注入（CHI）によって熱電子が充電され、前記消去型プログラマブルリードオンリーメモリに”０”を書き込む場合、選択されたワードラインが接地（０電圧）であって、選択されないワードラインのバイアスを第２電圧とし、選択されたビットラインを該第２電圧とし、選択されないビットラインのバイアスを該第２電圧とし、ソースバイアスを該第２電圧とし、前記Ｎウェルを該第２電圧とする条件において、デバイスが閉鎖状態にあって熱電子を該フローティングゲートに注入できないようにし、前記ビットラインは、前記第２のｐ型金属酸化膜半導体トランジスタの第２ターミナルに接続されていることを特徴とする消去型プログラマブルリードオンリーメモリ。
前記第２電圧が５ボルトであることを特徴とする請求項３に記載の消去型プログラマブルリードオンリーメモリ。
前記消去型プログラマブルリードオンリーメモリが読み取り状態の場合、選択されたワードラインが接地（０電圧）であって、選択されないワードラインのバイアスを第３電圧とし、選択されたビットラインを第４電圧とし、選択されないビットラインのバイアスを該第３電圧とし、ソースバイアスを該第３電圧とし、前記Ｎウェルを該第３電圧とする条件において、選択された該セレクトトランジスタをターンオン（turn on）として該フローティングゲートの数値を読みとるための状態とすることを特徴とする請求項１に記載の消去型プログラマブルリードオンリーメモリ。
前記第３電圧が３．３ボルトであることを特徴とする請求項５に記載の消去型プログラマブルリードオンリーメモリ。
前記第４電圧が２．３ボルトであることを特徴とする請求項５に記載の消去型プログラマブルリードオンリーメモリ。
コントロールゲートを設けない消去型プログラマブルリードオンリーメモリであって、Ｎウェル内に形成された２つの直列した第１と第２のp型金属酸化膜半導体（ＰＭＯＳ）トランジスタを含み、該第１のｐ型金属酸化膜半導体トランジスタはセレクトトランジスタとし、かつゲート電極をセレクトゲート電圧（ＶＳＧ）にカップリングするとともに、第１ターミナル（ソース）をソースライン電圧（ＶＳＬ）に接続し、第２ターミナル（ドレイン）は該第２のｐ型金属酸化膜半導体トランジスタの第１ターミナルに接続されており、前記２つのp型金属酸化膜半導体トランジスタは、第１の p 型金属酸化膜半導体トランジスタの第２のターミナルと第２の p 型金属酸化膜半導体トランジスタの第１のターミナルとからなるイオン注入領域を共有し、且つ第１の p 型金属酸化膜半導体トランジスタは第１導電領域を具え、第２の p 型金属酸化膜半導体トランジスタは第２導電領域を具えてなり、前記イオン注入領域はイオン打ち込み技術を利用して基板に形成され、該第１導電領域はイオン注入領域と第１の p 型金属酸化膜半導体トランジスタの第１ターミナル（ソース）との間の基板を覆うように形成され、且つ該イオン注入領域と第１ターミナル（ソース）との間の基板上においてイオン注入領域と第１ターミナル（ソース）の並ぶ方向と交差して第１交差積層領域を形成し、セレクトトランジスタのゲート電極としてワードラインに接続し且つセレクトゲート電圧(VSG)に接続し、該第２導電領域は、該第１導電領域の側面でイオン注入領域と第２の p 型金属酸化膜半導体トランジスタの第２ターミナル（ドレイン）との間の基板上に位置し、且つイオン注入領域と第２の p 型金属酸化膜半導体の第２ターミナル（ドレイン）との間の基板上においてイオン注入領域と第２の p 型金属酸化膜半導体の第２ターミナル（ドレイン）の並ぶ方向と交差して第２交差積層領域を形成してフローティングゲートとすることによって、メモリセルにコントロールゲートを配置することなく構成し、前記コントロールゲートを設けない消去型プログラマブルリードオンリーメモリに”１”を書き込む場合、選択されたワードラインが接地（０電圧）であって、選択されないワードラインのバイアスを第１電圧とし、選択されたビットラインを０電圧とし、選択されないビットラインのバイアスを該第１電圧とし、ソースバイアスを該第１電圧とし、前記Ｎウェルを該第１電圧とする条件において、選択された該セレクトトランジスタをターンオン（turn on）として熱電子を該フローティングゲートに注入し、前記ビットラインは、前記第２のｐ型金属酸化膜半導体トランジスタの第２ターミナルに接続されていることを特徴とする消去型プログラマブルリードオンリーメモリ。
コントロールゲートを設けない消去型プログラマブルリードオンリーメモリであって、Ｎウェル内に形成された２つの直列した第１と第２のp型金属酸化膜半導体（ＰＭＯＳ）トランジスタを含み、該第１のｐ型金属酸化膜半導体トランジスタはセレクトトランジスタとし、かつゲート電極をセレクトゲート電圧（ＶＳＧ）にカップリングするとともに、第１ターミナル（ソース）をソースライン電圧（ＶＳＬ）に接続し、第２ターミナル（ドレイン）は該第２のｐ型金属酸化膜半導体トランジスタの第１ターミナルに接続されており、前記２つのp型金属酸化膜半導体トランジスタは、第１の p 型金属酸化膜半導体トランジスタの第２のターミナルと第２の p 型金属酸化膜半導体トランジスタの第１のターミナルとからなるイオン注入領域を共有し、且つ第１の p 型金属酸化膜半導体トランジスタは第１導電領域を具え、第２の p 型金属酸化膜半導体トランジスタは第２導電領域を具えてなり、前記イオン注入領域はイオン打ち込み技術を利用して基板に形成され、該第１導電領域はイオン注入領域と第１の p 型金属酸化膜半導体トランジスタの第１ターミナル（ソース）との間の基板を覆うように形成され、且つ該イオン注入領域と第１ターミナル（ソース）との間の基板上においてイオン注入領域と第１ターミナル（ソース）の並ぶ方向と交差して第１交差積層領域を形成し、セレクトトランジスタのゲート電極としてワードラインに接続し且つセレクトゲート電圧(VSG)に接続し、該第２導電領域は、該第１導電領域の側面でイオン注入領域と第２の p 型金属酸化膜半導体トランジスタの第２ターミナル（ドレイン）との間の基板上に位置し、且つイオン注入領域と第２の p 型金属酸化膜半導体の第２ターミナル（ドレイン）との間の基板上においてイオン注入領域と第２の p 型金属酸化膜半導体の第２ターミナル（ドレイン）の並ぶ方向と交差して第２交差積層領域を形成してフローティングゲートとすることによって、メモリセルにコントロールゲートを配置することなく構成し、前記コントロールゲートを設けない消去型プログラマブルリードオンリーメモリに”０”を書き込む場合、選択されたワードラインが接地（０電圧）であって、選択されないワードラインのバイアスを第２電圧とし、選択されたビットラインを該第２電圧とし、選択されないビットラインのバイアスを該第２電圧とし、ソースバイアスを該第２電圧とし、前記Ｎウェルを該第２電圧とする条件において、デバイスが閉鎖状態にあって熱電子を該フローティングゲートに注入できないようにし、前記ビットラインは、前記第２のｐ型金属酸化膜半導体トランジスタの第２ターミナルに接続されていることを特徴とする消去型プログラマブルリードオンリーメモリ。
前記コントロールゲートを設けない消去型プログラマブルリードオンリーメモリが読み取り状態の場合、選択されたワードラインが接地（０電圧）であって、選択されないワードラインのバイアスを第３電圧とし、選択されたビットラインを第４電圧とし、選択されないビットラインのバイアスを該第３電圧とし、ソースバイアスを該第３電圧とし、前記Ｎウェルを該第３電圧とする条件において、選択された該セレクトトランジスタをターンオン（turn on）として該フローティングゲートの数値を読みとるための状態とすることを特徴とする請求項８に記載の消去型プログラマブルリードオンリーメモリ。