JP5417765B2 - 不揮発性半導体メモリセル及び不揮発性半導体メモリ装置 - Google Patents

不揮発性半導体メモリセル及び不揮発性半導体メモリ装置 Download PDF

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Description

本発明は、主に半導体メモリ装置に関し、特に、標準CMOS(Complementary Metal Oxide Semiconductor)プロセスで構成されるフローティングゲート型のメモリ素子、及び該メモリ素子を備える不揮発性半導体メモリ装置に関する。
フラッシュメモリやEEPROM(Electrically Erasable Programmable Read Only Memory)に代表される不揮発性半導体メモリ装置は、電源の供給を停止しても記憶する情報が消えないことから、多くの用途に用いられている。例えば、EEPROMの用途としては、携帯電話等が備えるデータの記憶装置や、ICカードなどがある。
また、いつでも用途に応じて書き換えができる便利さから、マイコン内のマスクROM(Read Only Memory)の置き換えとしてEEPROMやフラッシュメモリが使われている。更に、近年では、システムLSIや、論理ICの一部に不揮発性メモリを取込んだ、埋め込み型の所謂、ロジック混載メモリ(Embedded Memory)が必要になってきている。更に、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Kビット程度の小規模の不揮発性メモリも必要になってきている。
しかしながら、不揮発性メモリは2層ポリシリコンあるいは3層ポリシリコンを用いたセル構造が一般的で、製造工程は標準CMOSプロセス、すなわち、論理回路を構成するCMOSトランジスタに用いられるプロセスより複雑で製造工程も多く、不揮発性メモリと標準ロジックとを同一チップに埋め込もうとすると、製造工程数が多く、歩留まりも低下し、製品の価格(コスト)があがる問題が生じていた。
この問題を解決する1つの方法として、1層ポリシリコンを用いたフローティングゲート型EEPROMが提案されている(特許文献1)。この1層ポリシリコンEEPROMを用いると、従来の2層ポリシリコンプロセスより製造工程を削減できる。
しかしながら、上記の技術では、フローティングゲート型の不揮発性メモリでは、フローティングゲートから電子の抜けを防ぐために高品質な酸化膜が必要となる。その高品質な酸化膜の形成には、特殊なプロセスが必要となる。しかし、標準CMOSプロセスでは、酸化膜の信頼性はトランジスタを破壊しなければ十分であり、通常の品質で問題ないことから、不揮発性メモリの酸化膜としては品質が不十分である場合が多く、不揮発性メモリの信頼性が問題となる。更に、コントロールゲートとして使用されている2層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、更に不良の発生する確率が高く、信頼性が低下し問題となる。
図15は、メモリ素子の電荷保持(データリテンション)特性を示すグラフである。横軸方向は時間に対応し、縦軸方向は、メモリ素子の閾値電圧に対応する。実線は消去セルの閾値の変化を表しており、破線は書き込みセルの閾値の変化を表している。メモリ素子のフローティングゲート周囲の酸化膜に欠陥等があると、書き込みセル及び消去セルにおいて時間の経過と共に、フローティングゲート内に蓄えられた電荷が抜けてしまい、初期状態、すなわち、電子も正孔も注入されていない状態に漸近する。ここで、書き込みセルとは、フローティングゲートに電子が蓄積されている状態のメモリ素子であり、消去セルは、フローティングゲートに正孔が蓄積されている状態のメモリ素子である。なお、この電荷保持の不良は、酸化膜の欠陥によるものなので、電荷保持の良いセルと不良のセルとが、同一の不揮発性半導体メモリ装置に混在する。また、異なる不良の発生原因として、データの書き込み及び消去を繰返すうちに、膜質の劣化が進みフローティングゲート周囲の酸化膜が破壊されて不良となるケースもある。
このような信頼性の低下の問題を解決する技術が提案されている(特許文献2)。この技術は、図16に図示する、不揮発性半導体メモリセル9を用いることで信頼性の向上を図っている。図示するように、不揮発性半導体メモリセル9は、記憶する1ビットのデータに対して2つのメモリ素子Tr92、Tr93を並列に設けている。メモリ素子Tr92,Tr93のいずれか一方のフローティングゲートの電荷が抜けることで記憶された状態が正しく保たれない状態、すなわち、不良となっても、他方のメモリ素子が正しく動作すれば不揮発性半導体メモリセル9としては、正常に動作するという構成になっている。しかしながら、メモリ素子Tr92、Tr93を並列に配置するために、半導体基板上のレイアウト面積が大きくなり配置しにくいという問題がある。
特開平10−289959号公報 特許第2685966号公報
前述のように、従来の1層ポリシリコンを用いたEEPROMにおいては、標準CMOSプロセスにより製造するとフローティングゲートの電荷保持が、不揮発性半導体メモリセルに用いる酸化膜に比較して品質の低い酸化膜により阻害されるという問題がある。更に、前述の特許文献2のように複数のメモリ素子を並列に配置するためにレイアウト面積が大きくなり、配置しにくいという問題がある。
本発明は、かかる実情に鑑みてなされたものであり、本発明の目的は、標準CMOSプロセスを用いて製造できる1層ポリシリコンのセル構造の半導体メモリ素子を実現すると共に、効率的な配置により実装面積を小さくし、記憶保持の信頼性を向上させた不揮発性半導体メモリ装置を提供することにある。
(1)上記問題を解決するために、本発明は、半導体基板上に論理回路を形成するCMOSトランジスタと同様なプロセスで構成されるMOSトランジスタからなる不揮発性半導体メモリセルであって、ドレインを前記第1の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、フローティングゲート型の1層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第2の端子に接続された並列に設けられた複数のメモリ素子と、を有し、前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第1の端子に第1の電圧を印加し、前記第2の端子に第1の電圧より低い電圧を印加して行い、前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により前記セレクトトランジスタをオンにし、前記第1の端子に前記第1の電圧より高い電圧を印加し、前記第2の端子をオープンにするか、もしくは、前記セレクト信号により前記セレクトトランジスタをオフにし、前記第2の端子に前記第1の電圧より高い電圧を印加して行うことを特徴とする不揮発性半導体メモリセルである。
(2)また、本発明は、上記に記載の発明において、前記複数のメモリ素子に対してデータを書き込む場合、前記複数のメモリ素子のドレインとソースとの間に流れるチャネル電流と共に、高いエネルギーを有する電子であるホットエレクトロンを発生させ、発生したホットエレクトロンを前記メモリ素子のフローティングゲートに注入し、前記複数のメモリ素子に対してデータを消去する場合、前記複数のメモリ素子のドレイン又はソースと、前記半導体基板との間に流れるバンド・バンド間電流と共に、高いエネルギーを有する正孔であるホットホールを発生させ、発生したホットホールを前記メモリ素子のフローティングゲートに注入することを特徴とする不揮発性半導体メモリセルである。
(3)また、本発明は、上記に記載の発明において、前記複数のメモリ素子は、第1のメモリ素子と第2のメモリ素子とからなり、前記セレクトトランジスタのドレインを形成する第1のn型拡散層と、前記セレクトトランジスタのゲート電極を形成する第1のポリシリコンと、前記セレクトトランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、前記第1のメモリ素子のソース及び前記第2のメモリ素子のソースを形成する第3のn型拡散層と、前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、前記第2のメモリ素子のドレインを形成する第4のn型拡散層とが第1の方向に向かって順に直列に配置されるトランジスタ形成部と、前記第1のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第1のメタル配線と、前記第2のn型拡散層及び前記第4のn型拡散層それぞれとコンタクトを介して接続され、前記第1の方向と同じ方向に配置される第2のメタル配線と、前記第3のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第3のメタル配線を備えることを特徴とする不揮発性半導体メモリセルである。
(4)また、本発明は、上記に記載の発明において、前記複数のメモリ素子は、第1のメモリ素子、第2のメモリ素子及び第3のメモリ素子からなり、前記セレクトトランジスタのドレインを形成する第1のn型拡散層と、前記セレクトトランジスタのゲート電極を形成する第1のポリシリコンと、前記セレクトトランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、前記第1のメモリ素子のソース及び前記第2のメモリ素子のソースを形成する第3のn型拡散層と、前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、前記第2のメモリ素子のドレイン及び前記第3のメモリ素子のドレインを形成する第4のn型拡散層と、前記第3のメモリ素子のフローティングゲート電極を形成する第4のポリシリコンと、前記第3のメモリ素子のソースを形成する第5のn型拡散層とが第1の方向に向かって順に直列に配置されるトランジスタ形成部と、前記第1のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第1のメタル配線と、前記第2のn型拡散層及び前記第4のn型拡散層それぞれとコンタクトを介して接続され、前記第1の方向と同じ方向に配置される第2のメタル配線と、前記第3のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第3のメタル配線と、前記第5のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第4のメタル配線とを備えることを特徴とする不揮発性半導体メモリセルである。
(5)また、本発明は、半導体基板上に論理回路を形成するCMOSトランジスタと同様なプロセスで構成されるMOSトランジスタからなる複数の不揮発性半導体メモリセルを有する不揮発性半導体メモリ装置であって、前記複数の不揮発性半導体メモリセルは、ドレインを前記第1の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、フローティングゲート型の1層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第2の端子に接続された並列に設けられた複数のメモリ素子と、を有し、前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第1の端子に第1の電圧を印加し、前記第2の端子に前記第1の電圧より低い電圧を印加して行い、前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第1の端子に前記第1の電圧より高い電圧を印加し、前記第2の端子をオープンにして行い、前記複数のメモリ素子からデータを読み出す場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第2の端子に前記第1の電圧より低い電圧を印加して行い、前記不揮発性半導体メモリセルが行列状に配置されたメモリセルアレイと、前記複数の不揮発性半導体メモリセルの前記ドレイン端子が、列ごとに共通に接続された複数のドレイン線と、前記複数のドレイン線それぞれに接続された複数の列選択ゲートと、前記複数のドレイン線と前記複数の列選択ゲートを経由して接続されたデータ入出力線と、前記データ入出力線に読み出された前記不揮発性半導体メモリセルのデータを増幅して外部に出力するセンスアンプ回路と、前記複数の不揮発性半導体メモリセルが有する前記セレクトトランジスタのゲートが、行ごとに共通接続された複数のセレクトゲート線と、前記複数の不揮発性半導体メモリセルの前記ソース端子が、行ごとに共通に接続された複数のソース線と、外部から入力される記憶領域を選択するアドレス信号及び動作を示す命令信号に基づいて、前記列選択ゲートのオン及びオフを切り替え、前記複数のセレクトゲート線及び前記複数のソース線に電圧を印加する制御部とを備えることを特徴とする不揮発性半導体メモリ装置である。
(6)また、本発明は、上記に記載の発明において、前記不揮発性半導体メモリ装置は、 前記複数のソース線の全てに接続されたソースドライバを備え、前記複数の不揮発性半導体メモリセルの全てに対して一括して消去を行う場合、前記制御部が、前記複数の不揮発性半導体メモリセルの前記複数のセレクトゲート線の全てに前記セレクトトランジスタがオフになる電圧を印加し、前記ソースドライバが前記第1の電圧より低い電圧を印加することを特徴とする不揮発性半導体メモリ装置である。
(7)また、本発明は、上記に記載の発明において、前記不揮発性半導体メモリ装置は、前記複数の不揮発性半導体メモリセルを複数のブロックに行単位で分け、前記複数のブロックそれぞれのソース線が接続されるソースドライバを複数備え、複数の行の前記不揮発性半導体メモリセルに対して消去するブロック消去を行う場合、前記制御部が、前記複数の不揮発性半導体メモリセルの前記複数のセレクトゲート線の全てに前記セレクトトランジスタがオフになる電圧を印加し、前記複数のソースドライバが前記第1の電圧より低い電圧を印加することを特徴とする不揮発性半導体メモリ装置である。
(8)また、本発明は、半導体基板上に論理回路を形成するCMOSトランジスタと同様なプロセスで構成されるMOSトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、前記不揮発性半導体メモリセルは、ドレインを前記第1の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、フローティングゲート型の1層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第2の端子に接続された並列に設けられた第1のメモリ素子及び第2のメモリ素子と、を有し、前記セレクトトランジスタのドレインを形成する第1のn型拡散層と、前記セレクトトランジスタのゲート電極を形成する第1のポリシリコンと、前記セレクトトランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、前記第1のメモリ素子のソース及び前記第2のメモリ素子のソースを形成する第3のn型拡散層と、前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、前記第2のメモリ素子のドレインを形成する第4のn型拡散層とが第1の方向に向かって順に直列に配置されるトランジスタ形成部と、前記第1のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第1のメタル配線と、前記第2のn型拡散層及び前記第4のn型拡散層それぞれとコンタクトを介して接続され、前記第1の方向と同じ方向に配置される第2のメタル配線と、前記第3のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第3のメタル配線を備えると共に、前記複数の不揮発性半導体メモリセルの配置において、前記第1のn型拡散層及び前記第1のメタル配線を互いに共通にして、前記第1のメタル配線に対して前記第1の方向に対称に配置される2つの前記不揮発性メモリセルを配置の基本単位として、前記配置の基本単位をマトリックス状に並べて配置し、前記第1の方向と垂直な方向に隣接する不揮発性半導体メモリセルの前記第1のポリシリコン及び前記第3のメタル配線それぞれは、前記第1の方向と垂直な方向に直線状に接続されることを特徴とする不揮発性半導体メモリ装置である。
(9)また、本発明は、半導体基板上に論理回路を形成するCMOSトランジスタと同様なプロセスで構成されるMOSトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、前記不揮発性半導体メモリセルは、ドレインを前記第1の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、フローティングゲート型の1層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第2の端子に接続された並列に設けられた第1のメモリ素子、第2のメモリ素子及び第3のメモリ素子と、を有し、前記不揮発性半導体メモリセルは、構成部分のレイアウトとして、前記セレクトトランジスタのドレインを形成する第1のn型拡散層と、前記セレクトトランジスタのゲート電極を形成する第1のポリシリコンと、前記セレクトトランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、前記第1のメモリ素子のソース及び前記第2のメモリ素子のソースを形成する第3のn型拡散層と、前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、前記第2のメモリ素子のドレイン及び前記第3のメモリ素子のドレインを形成する第4のn型拡散層と、前記第3のメモリ素子のフローティングゲート電極を形成する第4のポリシリコンと、前記第3のメモリ素子のソースを形成する第5のn型拡散層とが第1の方向に向かって順に直列に配置されるトランジスタ形成部と、前記第1のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第1のメタル配線と、前記第2のn型拡散層及び前記第4のn型拡散層それぞれとコンタクトを介して接続され、前記第1の方向と同じ方向に配置される第2のメタル配線と、前記第3のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第3のメタル配線と、前記第5のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第4のメタル配線とを備えると共に、前記不揮発性半導体メモリセルの配置において、前記第1のn型拡散層及び前記第1のメタル配線を共用し、前記第1のメタル配線に対して前記第1の方向に対称に配置され、且つ、前記第5のn型拡散層及び前記第4のメタル配線を共用し、前記第4のメタル配線に対して前記第1の方向に対称に配置される複数の前記不揮発性半導体メモリセルを列とし、前記列を前記第1の方向に対して垂直な方向に平行に並べて前記不揮発性半導体メモリセルをマトリックス状に配置し、前記列は、それぞれ該列に含まれる前記不揮発性半導体メモリセルが備える前記第1のメタル配線と接続し、該列に沿って前記第1の方向に配置される第5のメタル配線を備え、前記第1の方向に対して垂直な方向に隣り合う前記不揮発性半導体メモリセルの前記第1のポリシリコン、前記第3のメタル配線及び前記第4のメタル配線は、それぞれ前記第1の方向に対して垂直な方向に直線状に接続されることを特徴とする不揮発性半導体メモリ装置である。
この発明によれば、標準CMOSプロセスを用いて、少ない配置面積でなお且つ記憶保持の信頼性を向上させた不揮発性半導体メモリセル及びそれを用いた不揮発性半導体メモリ装置が実現でき、ロジック混載メモリを容易に、また安価に実現できる。
以下、本発明の実施形態によるメモリ素子及び該メモリ素子を用いた不揮発性半導体メモリ装置を図面を参照して説明する。
(第1実施形態)
図1(a)は、第1実施形態におけるメモリ素子1を構成する1個のトランジスタの平面図を、(b)は断面図を、(c)は等価回路を示す。図1(a)〜(c)に示すメモリ素子1は、1層ポリシリコンのセル構造を用いて半導体基板SUB(電位Vsub)上に形成されたフローティングゲートFG、ドレインD及びソースSを含み構成される。このフローティングゲートFGは、電荷保持領域となるものであり電極は設けられず、半導体基板SUBに形成されたゲート絶縁層上にポリシリコンにより形成される。ドレインD及びソースSは、それぞれ半導体基板SUB上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
図2は、メモリ素子1のカップリング系の等価回路を示した概略図である。フローティングゲートFGにある電荷Qが入っているとすると、この系のトータルチャージがQということになるので、電荷Qは、次式(1)のように表される。
Figure 0005417765
なお、VFG、VD、VS、Vchは、それぞれフローティングゲートFGの電位、ドレインDの電位、ソースSの電位、チャネルCHの電位である。また、C(FB)は、フローティングゲートFGと半導体基板SUBとの間の静電容量であり、C(FD)は、フローティングゲートFGとドレインDとの間の静電容量であり、C(FS)は、フローティングゲートFGとソースSとの間の静電容量であり、C(FC)は、フローティングゲートFGとチャネルCHとの間の静電容量である。ここで、総静電容量をCTとすると、次式(2)のように表される。
Figure 0005417765
更に、VFGは次式(3)のように表される。
Figure 0005417765
ここで、Q/CT[V]は、フローティングゲートFGに電荷が注入されているときの電位を示す。ここで、VSub=0[V]とすると、
Figure 0005417765
ここで、各静電容量の比は、プロセスによっても多少異なるが、概略、C(FD):C(FS):C(FC)=0.1:0.1:0.8、程度となる。ここで、フローティングゲートFG内の電荷をQ・CT=−ΔVFGとすると、CT=1として、VFGは次式(5)のように表される。
Figure 0005417765
ここで、図1で示したメモリ素子1の消去について説明する。メモリ素子1を構成するトランジスタのチャネルCHの閾値は、0.5[V]とする。メモリ素子1に対する消去は、VD=8V、VS=open(オープン)の電位を印加して行う。ソースSがオープンなので、このトランジスタのチャネルCH部分には空乏層が広がり、フローティングゲートFGと半導体基板SUBとの間の静電容量は非常に小さくなるので無視できる。消去時のフローティングゲートFGの電位VFG(Erase)は、ΔVFG=0として、次のように表される。
Figure 0005417765
図3は、メモリ素子1を構成するトランジスタのドレイン電圧とドレイン電流との関係を、VFGの電位をパラメータとして模式的に表したグラフである。横軸方向は、ドレインDに印加するドレイン電圧VDであり、縦軸方向は、ドレインに流れるドレイン電流IDである。
ドレインDに電圧を印加すると、まず初めに、ドレイン近傍にて空乏層の電界集中が起こり、図3に示すように、いわゆる高エネルギーによるBand to Band(BtoB;バンド・バンド間)の電流が流れ、正孔と電子のペアが発生する。高エネルギーを有する正孔であるホットホールの一部がフローティングゲートFGに取込まれ、更にドレインDに印加する電圧を上げると、酸化膜が比較的厚い場合には、図示されるグラフのように、ファウラーノルトハイム(Fowler−Nordheim)のトンネル電流(以下、FN電流という)が流れる前にジャンクションブレークダウンが起こり、大電流が急激にドレインDから半導体基板SUBに流れる。このジャンクションブレークダウンが発生するブレークダウン電圧をVBDという。
なお、バンド・バンド間の電流の詳細は、「文献:『フラッシュメモリ技術ハンドブック』、編者:舛岡富士雄、発行所:株式会社サイエンスフォーラム、1993年8月15日第1版第1刷発行。第5章第2節 不揮発性メモリセルにおけるバンド間トンネル現象の解析、P206〜215」を参照。ここで、BtoB電流及びブレークダウン電流はある一定電界で発生するので、フローティングゲートFGの電位に依存する。図4に示すように、ゲートに印加するゲート電圧VGにVBDに依存し、VFGが低いとVDBも低くなり、VFGが高いとVBDも高くなる。
引き続き、消去動作を考察する。バンド・バンド間電流が発生する限界電位を5Vとすると、VD=8Vでは、フローティングゲートFGの電位VFGは3Vになるまで消去される。言い換えれば、ホットホールがフローティングゲートに注入される。
消去時は、ソースSをオープンとするため、VSはほぼ0V、チャネルもオフしているので、チャネル電位Vchもほぼ0Vとすると、初期状態では、ΔVFG=0Vなので、式(5)から式(6)が導き出される。初期のVFGは、0.8Vとなるので、消去後3Vとなると、消去時の変化量ΔVFG(Erase)は、+2.2Vとなる。
一方、メモリ素子1に対する書き込みは、VD=5V、VS=0Vの電位を印加して行う。このとき、書き込み前の初期状態は通常消去状態で、フローティングゲートFGに正孔が蓄積されている状態とすると、このトランジスタのチャネルはオン状態なので、チャネルは飽和領域で動作している。従って、チャネルCHとフローティングゲートFGとの実勢カップリング面積は通常約半分になっていると仮定すると、式(5)より書き込み時のフローティングゲートFGの電位VFG(Program)は、式(7)として導き出される。
Figure 0005417765
フローティングゲートFGの電位VFGが2.5Vとなり、チャネルがオンすると共に、高エネルギーを有する電子であるホットエレクトロンが発生し、チャネル電流が流れる。この際、一部のホットエレクトロンが、フローティングゲートFGに取込まれて書き込みが行われる。ここで、トランジスタの閾値が0.5Vなので、フローティングゲートFGの電位VFGが0.5Vになるとチャネル電流は流れなくなり書き込みが終了する。このとき、フローティングゲートFGの電位VFGが、2.5Vから0.5Vに変化するので、書き込み時の変化量ΔVFG(Program)は、−2.0Vとなる。
図3は、メモリ素子1の消去及び書き込み状態のトランジスタ特性を模式的に示した図である。横軸方向は、フローティングゲートFGの電位VFGであり、縦軸方向は、ドレインDに流れるドレイン電流Idであり、消去状態、中性状態及び書き込み状態の3つの状態において、フローティングゲートFGの電位VFGに取込まれている電荷を変化させた場合のドレイン電流を模式的に示した図である。
次に、メモリ素子1の読み出しの説明を行う。読み出しは、VD=1V、VS=0Vの電圧を印加して行う。このとき、フローティングゲートFGにΔVFGの電荷が取込まれているとすると、フローティングゲートFGの電位VFG(Read)は、次式(8)として導き出される。
Figure 0005417765
メモリ素子1に「0」が記憶されているときの読み出しの場合、書き込み時にフローティングゲートFGには、フローティングゲートFGの電位が初期状態に比べ電位が−ΔVFG(Program)=−2.0V変化する量の電子が蓄積されている。これにより、式(8)からフローティングゲートFGの電位VFG(”0”)は、次式(9−1)のように導き出される。一方、メモリ素子1に「1」が記憶されているときの読み出しは、消去時にフローティングゲートFGには、フローティングゲートFGの電位が初期状態に比べ電位がΔVFG(Erase)=+2.2V変化する量の正孔が蓄積されている。これにより、式(8)からフローティングゲートFGの電位VFG(”1”)は、次式(9−2)のように導き出される。
Figure 0005417765
図5は、メモリ素子1の動作をまとめた図である。なお、ドレインD及びソースSに印加する電位を逆にした場合においても、メモリ素子1は、動作することが可能である。
次に、図6を用いて、不揮発性半導体メモリセル2の構成を説明する。図6(a)は、不揮発性半導体メモリセル2の平面図であり、図6(b)は、図6(a)のA−A’に沿った断面図であり、図6(c)は、図6(a)及び(b)で構成される不揮発性半導体メモリセル2の等価回路を示した図である。
まず、図6(c)に図示するように、不揮発性半導体メモリセル2は、ドレイン端子D、ソース端子S、セレクトゲート端子SG、MOSトランジスタであるセレクトトランジスタTr21、及びフローティングゲート型の1層ポリシリコントランジスタであるメモリ素子Tr22を有している。なお、メモリ素子Tr22は、図1に示したメモリ素子1と同じ特性を有し、動作する。
セレクトトランジスタTr21のドレインはドレイン端子Dに接続され、セレクトトランジスタTr21のソースとメモリ素子Tr22のドレインとは接続され、メモリ素子Tr22のソースはソース端子Sに接続されている。セレクトゲート端子SGは、セレクト信号が入力され、セレクトトランジスタTr21のゲートに接続されている。
次に、図6(a)及び(b)を用いて、不揮発性半導体メモリセル2の構造を説明する。200はp型半導体基板であり、p型半導体基板上のトランジスタ形成部20には、n型拡散層201、ゲート領域部204、n型拡散層202、ゲート領域部205、n型拡散層203の順に直列に領域が形成される。
n型拡散層201(第1のn型拡散層)は、セレクトトランジスタTr21のドレインを形成する。n型拡散層202(第2のn型拡散層)は、セレクトトランジスタTr21のソース及びメモリ素子Tr22のドレインを形成する。n型拡散層203(第3のn型拡散層)は、メモリ素子Tr22のソースを形成する。
ゲート領域部204は、n型拡散層201、202の間の領域で、セレクトトランジスタTr21のチャネルが形成される領域である。ゲート領域部205は、n型拡散層202、203の間の領域で、メモリ素子Tr22のチャネルが形成される領域である。
ポリシリコン配線206(第1のポリシリコン)は、セレクトトランジスタTr21のゲート電極を形成する。ポリシリコン配線207は、メモリ素子Tr22のゲート電極を形成する。
メタル配線208(第1のメタル配線)は、n型拡散層201とドレイン端子Dとを接続する。メタル配線209(第2のメタル配線)は、n型拡散層203とソース端子Sとを接続する。コンタクト210は、n型拡散層201とメタル配線208とを接続する。コンタクト211は、n型拡散層203とメタル配線209とを接続する。
次に、図7を用いて不揮発性半導体メモリセル2の動作を説明する。
(消去の動作)
不揮発性半導体メモリセル2において、メモリ素子Tr22のフローティングゲートにホットホールを注入することで、フローティングゲートに蓄積された電子を放出させる消去動作は、以下のように行う。
セレクトゲート端子SGに10Vの電圧を印加し、ドレイン端子Dに8Vの電圧を印加し、ソース端子Sをオープン(開放状態)にする。このとき、セレクトトランジスタTr21はオン状態となり、メモリ素子Tr22のドレインは、セレクトトランジスタTr21を介して、8Vの電圧を印加される。
これにより、メモリ素子Tr22のドレイン近傍にて空乏層の電界集中が起こり、BtoBの電流が流れ、正孔と電子のペアが発生する。発生する高エネルギーを有する正孔であるホットホールの一部がフローティングゲートに取込まれ、フローティングゲートから電子が放出される。フローティングゲートに正孔が蓄積されるため、メモリ素子Tr22の閾値が下がる。
なお、ドレイン端子Dに印加する電圧がセレクトトランジスタTr21を介してメモリ素子Tr22のドレインに印加され、セレクトゲート端子に印加する電圧は、ドレイン端子Dに印加する電圧より高いほうが、メモリ素子Tr22のドレイン電圧を制御しやすいことになる。
(書き込みの動作)
メモリ素子Tr22のフローティングゲートにホットエレクトロンを注入することで、フローティングゲートに電子を注入する書き込み動作は、以下のようにして行う。セレクトゲート端子SGに7Vの電圧を印加し、ドレイン端子Dに5Vの電圧を印加し、ソース端子Sに0Vの電圧を印加する。書き込みを行うときは通常消去状態であるので、フローティングゲート内に正孔が蓄積され、メモリ素子Tr22はオン状態にある。
これにより、メモリ素子Tr22のドレインとソースとのチャネル電流と共にホットエレクトロンが発生し、一部のホットエレクトロンがフローティングゲートに注入される。フローティングゲートに電子が蓄積されるため、メモリ素子Tr22の閾値は、高くなる。
(読み出し動作)
セレクトゲート端子SGに3Vの電圧を印加し、ドレイン端子Dに1Vの電圧を印加し、ソース端子Sに0Vの電圧を印加して行う。
なお、読み出し時にゲートに印加される電圧(3V)に対して、メモリ素子Tr22の閾値電圧が高い状態(書き込み状態)場合をデータ”0”が記憶されているとし、メモリ素子Tr22の閾値電圧が低い状態(消去状態)の場合をデータ”1”が記憶されているとする。
(非選択動作)
メモリ素子Tr22に対して動作を行わないとき、セレクトゲート端子SGに0Vの電圧を印加する。これにより、セレクトトランジスタTr21がオフ状態になり、非選択の状態となる。
上述のように不揮発性半導体メモリセル2に対する書き込み、消去、読み出し及び非選択を行う。なお、それぞれの動作におけるフローティングゲートFGの電位及び電位の変化量は、図5に示した電位及び電位の変化量と同じである。
不揮発性半導体メモリセル2が備えるメモリ素子Tr22に1層ポリシリコンによるフローティングゲートFGを有する構成を用いたことにより、不揮発性半導体メモリセル2は、標準CMOSプロセス、すなわち、論理回路を形成するCMOSトランジスタに用いられるプロセスを用いて製造することが可能である。
(第2実施形態)
図8は、第2実施形態における不揮発性半導体メモリセル3の構成を示した概略図である。図8(a)は、不揮発性半導体メモリセル3の平面図であり、図8(b)は、図8(a)のB−B’に沿った断面図であり、図8(c)は、図8(a)及び(b)で構成される不揮発性半導体メモリセル3の等価回路を示した図である。
まず、図8(c)に図示するように、不揮発性半導体メモリセル3は、ドレイン端子D、ソース端子S、セレクトゲート端子SG、MOSトランジスタであるセレクトトランジスタTr31、及びフローティングゲート型の1層ポリシリコントランジスタであるメモリ素子Tr32、Tr33を有している。なお、メモリ素子Tr32、Tr33は、図1に示したメモリ素子1と同じ特性を有し、動作する。
セレクトトランジスタTr31は、ドレインがドレイン端子Dに接続され、ソースがメモリ素子Tr32、Tr33のドレインと接続されている。メモリ素子Tr32、Tr33は、ソースがソース端子Sに接続されている。すなわち、並列に接続されたメモリ素子Tr32、Tr33と、セレクトトランジスタTr31とは直列に接続されている。セレクトゲート端子SGは、セレクト信号が入力され、セレクトトランジスタTr31のゲートに接続されている。
次に、図8(a)及び(b)を用いて、不揮発性半導体メモリセル3の構造を説明する。p型半導体基板300上のトランジスタ形成部30には、n型拡散層301(第1のn型拡散層)、ゲート領域部305、n型拡散層302(第2のn型拡散層)、ゲート領域部306、n型拡散層303(第3のn型拡散層)、ゲート領域部307、n型拡散層304(第4のn型拡散層)の順に直列に配置され、直列方向に長尺状の領域が形成されている。
不揮発性半導体メモリセル3において、n型拡散層301は、セレクトトランジスタTr31のドレインを形成する。n型拡散層302は、セレクトトランジスタTr31のソース及びメモリ素子Tr32のドレインを形成する、n型拡散層303は、メモリ素子Tr32のソース及びメモリ素子Tr33のソースを形成する。n型拡散層304は、メモリ素子Tr33のドレインを形成する。
ゲート領域部(第1のゲート領域部)305は、n型拡散層301、302の間の領域であり、セレクトトランジスタTr31のチャネルが形成される領域である。ゲート領域部306(第2のゲート領域部)は、n型拡散層302、303の間の領域であり、メモリ素子Tr32のチャネルが形成される領域である。ゲート領域部307(第3のゲート領域部)は、n型拡散層303、304の間の領域であり、メモリ素子Tr33のチャネルが形成される領域である。
ポリシリコン308(第1のポリシリコン)は、セレクトトランジスタTr21のゲート電極を形成する。ポリシリコン309(第2のポリシリコン)は、メモリ素子Tr32のフローティングゲートFG2の電極を形成する。ポリシリコン310(第3のポリシリコン)は、メモリ素子Tr33のフローティングゲートFG3の電極を形成する。
メタル配線311(第1のメタル配線)は、コンタクト314を介してセレクトトランジスタTr31のドレインを形成するn型拡散層301とドレイン端子Dとを接続し、直列方向に垂直の方向に配置される。メタル配線312(第2のメタル配線)は、n型拡散層302とn型拡散層304とを、コンタクト315、316を介して接続し、直列方向に配置される。メタル配線313(第3のメタル配線)は、コンタクト317を介してn型拡散層303とソース端子Sとを接続し、直列方向に垂直の方向に配置される。
なお、メタル配線313は、半導体基板300表面から一定の距離を保って配置される。また、メタル配線311、312は、メタル配線313よりも半導体基板300の表面から離れた距離を保って配置される。
次に、図9は、不揮発性半導体メモリセル3の動作を示す図である。不揮発性半導体メモリセル3の動作を説明する。
(書き込みの動作)
不揮発性半導体メモリセル3において、メモリ素子Tr32、Tr33のフローティングゲートFG2、FG3にホットエレクトロンを注入することで、当該フローティングゲートに電子を蓄積する書き込み動作は、以下のようにして行う。セレクトゲート端子SGに7Vの電圧を印加し、ドレイン端子に5Vの電圧を印加し、ソース端子Sに0Vの電圧を印加する。書き込み動作を行うときは通常消去状態であるので、フローティングゲートFG2、FG3内に正孔が蓄積されているために閾値がシフトして、メモリ素子Tr32、Tr33はオン状態である。これにより、メモリ素子Tr32、Tr33それぞれのドレインとソースとの間に流れるチャネル電流と共に、ホットエレクトロンが発生し、一部のホットエレクトロンがフローティングゲートFG2、FG3に注入される。フローティングゲートFG2、FG3に電子が蓄積される。この結果、メモリ素子Tr32、Tr33の閾値は、高くなり、書き込みが行われた状態となる。
メモリ素子Tr32、Tr33それぞれのフローティングゲートFG2、FG3にホットホールを注入することで、フローティングゲートFG2、FG3に蓄積されている電子を放出させる消去動作は、以下に示す消去1及び消去2の2つの方法がある。
(消去1の動作)
まず、一方の消去1の動作は、セレクトゲート端子SGに10Vの電圧を印加し、ドレイン端子Dに8Vの電圧を印加し、ソース端子Sをオープンにして行う。消去動作を行うとき通常フローティングゲートFG2、FG3は、書き込み状態にあるので、フローティングゲートFG2、FG3内に電子が蓄積されているために閾値がシフトして、不揮発性メモリ素子Tr32、Tr33はオフ状態である。このとき、メモリ素子Tr32、Tr33のそれぞれのドレイン近傍にて空乏層の電界集中が起こり、BtoBの電流が流れると共に、正孔と電子のペアが発生する。発生する正孔のうち高エネルギーを有するホットホールの一部がフローティングゲートFG2、FG3に取込まれ、フローティングゲートFG2、FG3から電子が放出される。この結果、フローティングゲートFG2、FG3は、電子を放出する(正孔を取込む)ことによりメモリ素子Tr32、Tr33の閾値は下がり、消去状態となる。
(消去2の動作)
次に、消去2の動作は、セレクトゲート端子SGに0Vの電圧を印加し、ドレイン端子Dをオープンにし、ソース端子Sに8Vの電圧を印加して行う。消去動作を行うとき通常フローティングゲートFG2、FG3は、書き込み状態にあるので、メモリ素子Tr32、Tr33はオフ状態である。また、セレクトトランジスタTr31はオフ状態である。それぞれの端子に電圧を印加することにより、メモリ素子Tr32、Tr33のソース付近にて空乏層の電界集中が起こり、BtoBの電流が流れると共に、高エネルギーを有する正孔と電子のペアが発生する。発生する正孔の一部がフローティングゲートFG2、FG3に取込まれ、フローティングゲートFG2、FG3から電子が放出される。この結果、フローティングゲートFG2、FG3は、電子を放出する(正孔を取込む)ことにより、メモリ素子Tr32、Tr33の閾値は下がり、消去状態となる。
(読み出し動作)
続いて、読み出し動作について説明する。読み出し動作は、セレクトゲート端子SGに3Vの電圧を印加し、ドレイン端子Dに1Vの電圧を印加し、ソース端子Sに0Vの電圧を印加することで行う。
なお、読み出し時にゲートに印加される電圧(3V)に対して、メモリ素子Tr32、33の閾値電圧が高い状態(書き込み状態)場合をデータ”0”が記憶されているとし、メモリ素子Tr32、33の閾値電圧が低い状態(消去状態)の場合をデータ”1”が記憶されているとする。
上述のように不揮発性半導体メモリセル3に対する書き込み及び消去のデータを記憶させる動作と、データを読み出し動作を行う。
不揮発性半導体メモリセル3は、上述の書き込み、消去の動作を用いてメモリ素子Tr32、Tr33が有するポリシリコンで形成されたフローティングゲートFG2、FG3に電荷を蓄積させてデータを記憶する。また、不揮発性半導体メモリセル3は、2層又は3層ポリシリコンを用いたメモリ素子を用いた構成に比べ、用いるプロセスが複雑にならず、標準CMOSプロセスを用いて製造できる。これにより、従来の2層ポリシリコン又は3層ポリシリコンを用いた場合と比べ、製造工程を削減することができ、製造コストを削減することが可能となる。また、不揮発性半導体メモリセル3が並列に接続された2つのメモリ素子Tr32、Tr33を備える構成としている。これにより、1ビット当たり2つの素子を用いることで信頼性を高めることが可能となる。
(不揮発性半導体メモリ装置350の構成)
次に、図10は、不揮発性半導体メモリセル3を用いた不揮発性半導体メモリ装置350の構成を示した概略図である。不揮発性半導体メモリ装置350は、制御部351、センスアンプ回路352、図8に示した不揮発性半導体メモリセル3がm行n列(m,n≧2)のマトリックス状に配置された複数の不揮発性半導体メモリセルM11〜Mmnを備えている。
また、不揮発性半導体メモリ装置350は、ドレイン線D1〜Dn、ソース線S1〜Sm、セレクトゲート線SG1〜SGm、データ入出力線Data、列選択ゲートSW1〜SWn、列選択信号線C1〜Cnを備えている。
ドレイン線D1〜Dnそれぞれは、マトリックス状に配置された不揮発性半導体メモリセル3の列それぞれに対応して設けられ、それぞれの列を構成する不揮発性半導体メモリセル3のドレイン端子Dと共通接続される。
セレクトゲート線SG1〜SGmそれぞれは、マトリックス状に配置された不揮発性半導体メモリセル3の行それぞれに対応して設けられ、それぞれの行を構成する不揮発性半導体メモリセル3のセレクトゲート端子SGに共通接続される。
ソース線S1〜Snそれぞれは、マトリックス状に配置された不揮発性半導体メモリセル3の行それぞれに対応して設けられ、それぞれの行を構成する不揮発性半導体メモリセル3のソース端子Sに共通接続される。
列選択ゲートSW1〜SWnは、対応するドレイン線D1〜Dnに一端を接続され、他端をデータ入出力線Dataに接続され、ドレイン線D1〜Dnとデータ入出力線Dataとの接続及び切断を切替える。
不揮発性半導体メモリ装置350において、制御部351は、制御回路353、列デコーダ・ドライバ354、行デコーダ・ドライバ355−1〜355−mを有している。行デコーダ・ドライバ355−1〜355−mは、不揮発性半導体メモリセルM11〜Mmnの行ごとに備えられる。
制御回路353は、外部から入力される動作を示す命令信号に基づいて、列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mそれぞれに、動作に対応した電圧の印加を指示する制御信号を出力する。ここで、命令信号は、書き込み、消去1、消去2及び読み出しのいずれかの動作を示す信号である。また、制御回路353は、入力される命令信号に基づいてデータ入出力線Dataに電圧を印加するか、あるいは、データ入出力線Dataとの接続をオープンにするかの制御を行う。
また、列デコーダ・ドライバ354は、外部から入力される記憶領域を選択するアドレス信号と制御回路353から入力される制御信号とに基づいて、列選択信号線C1〜Cnに電圧を印加して列選択ゲートSW1〜SWnのオン及びオフの切り替えをする。列選択ゲートSW1〜SWnは、オンが選択されると、それぞれの列選択ゲートSW1〜SWnに接続されたドレイン線D1〜Dnとデータ入出力線Dataとを通電状態にする。また、列選択ゲートSW1〜SWnは、オフが選択されると、それぞれの列選択ゲートSW1〜SWnに接続されたドレイン線D1〜Dnとデータ入出力線Dataとを非通電状態にする。ここで、制御信号は、書き込み、消去1、消去2、及び読み出しのそれぞれの動作に対応し、列選択信号線C1〜Cn、セレクトゲート線SG1〜SGm、ソース線S1〜Snに印加する電圧を示す信号である。
また、行デコーダ・ドライバ355−1〜355−mは、外部から入力される記憶領域を選択するアドレス信号をデコードし、それぞれに接続されたセレクトゲート線及びソース線に電圧を印加するか否かを決定する。このとき、行デコーダ・ドライバ355−1〜355−mがそれぞれに接続されたセレクトゲート線及びソース線に印加する電圧は、制御回路353から入力される制御信号により定められる。ここで、行デコーダ・ドライバ355−1〜355−mがソース線S1〜Snに印加する電圧は、入力される制御信号が示す動作に対応する図9に示した書き込み、消去及び読み出しの動作に応じた電圧であり、セレクトゲート線SG1〜SGnに印加する電圧は、図9に示した書き込み、消去及び読み出しの動作に応じた電圧である。
センスアンプ回路352は、読み出し動作のとき、データ入出力線Dataに読み出された不揮発性半導体メモリセルM11〜Mmnのデータを検出し、検出したデータを増幅して外部に出力する。
次に、不揮発性半導体メモリ装置350の動作について説明する。ここでは、一例として、不揮発性半導体メモリセルM12に対しての書き込み、消去及び読み出しを説明する。
(不揮発性半導体メモリセルM12の書き込みの動作)
まず、制御回路353には、外部から書き込みを示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mには、外部からアドレス信号が入力される。
また、制御回路353は、入力された命令信号に基づいて、データ入出力線Dataに5Vの電圧を印加し、列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mに書き込みに対応した制御信号を出力する。また、列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて列選択信号線C2に7Vの電圧を印加する。また、行デコーダ・ドライバ355−1は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線SG1に7Vの電圧を印加し、ソース線S1に0Vの電圧を印加する。このとき、他の行デコーダ・ドライバ355−2〜355−mは、それぞれに接続されたセレクトゲート線及びソース線をオープン状態にする。
これにより、データ入出力線Dataは、列選択ゲートSW2を介して、ドレイン線D2に接続された不揮発性半導体メモリセルM12〜Mm2のドレイン端子Dと接続される。不揮発性半導体メモリセルM12〜Mm2それぞれのドレイン端子Dには、5Vの電圧が印加される。また、セレクトゲート線SG1に7Vの電圧が印加されたことにより、不揮発性半導体メモリセルM11〜M1nが有するセレクトトランジスタTr31がオン状態になる。そして、不揮発性半導体メモリセルM12が有するメモリ素子Tr32、Tr33は、ドレインに5Vの電圧が印加され、ソースに0Vの電圧が印加される。この結果、不揮発性半導体メモリセルM12が有するメモリ素子Tr32、Tr33は、それぞれのフローティングゲートFG2、FG3にホットエレクトロンが注入されて電荷を蓄積し、書き込み状態となる。
(不揮発性半導体メモリセルM12の消去1の動作)
まず、制御回路353には、外部の装置から消去1を示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mには、外部の装置からアドレス信号が入力される。
また、制御回路353は、入力された命令信号に基づいて、データ入出力線Dataに8Vの電圧を印加し、列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mに消去1に対応した制御信号を出力する。また、列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて列選択信号線C2に10Vの電圧を印加する。また、行デコーダ・ドライバ355−1は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線SG1に10Vの電圧を印加し、ソース線S1をオープン状態にする。このとき、他の行デコーダ・ドライバ355−2〜355−mは、それぞれに接続されたセレクトゲート線SG2〜SGm及びソース線S2〜Smをオープン状態にする。
これにより、データ入出力線Dataは、列選択ゲートSW2を介して、ドレイン線D2に接続された不揮発性半導体メモリセルM12〜Mm2のドレイン端子Dと接続される。そして、不揮発性半導体メモリセルM12〜Mm2それぞれのドレイン端子Dには、8Vの電圧が印加される。また、セレクトゲート線SG1に10Vの電圧が印加されたことにより、不揮発性半導体メモリセルM11〜M1nが有するセレクトトランジスタTr31がオン状態になる。そして、不揮発性半導体メモリセルM12が有するメモリ素子Tr32、Tr33は、ドレインに8Vの電圧が印加され、また、ソースがオープン状態になる。この結果、不揮発性半導体メモリセルM12が有するメモリ素子Tr32、Tr33は、それぞれのフローティングゲートFG2、FG3はホットホールが注入されて電荷を蓄積し、消去状態となる。
(不揮発性半導体メモリセルM12の消去2の動作)
まず、制御回路353には、外部から消去2を示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mには、外部からアドレス信号が入力される。また、制御回路353は、入力された命令信号に基づいて、データ入出力線Dataをオープン状態にし、列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mに消去2に対応した制御信号を出力する。
列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて、列選択信号C2に0Vの電圧を印加する。行デコーダ・ドライバ355−1は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線SG1に0Vの電圧を印加し、ソース線S1に8Vの電圧を印加する。このとき、他の行デコーダ・ドライバ355−2〜355−mは、それぞれに接続されたセレクトゲート線SG2〜SGm及びソース線S2〜Smに電圧の印加を行わず、当該セレクトゲート線及び当該ソース線をオープン状態にする。
これにより、全てのドレイン線D1〜Dnは、オープン状態となる。また、セレクトゲート線SG1に0Vの電圧が印加されているので、不揮発性半導体メモリセルM11〜M1nが有するセレクトトランジスタTr31がオフ状態となる。この結果、不揮発性半導体メモリセルM11〜M1nの有するメモリ素子Tr32、Tr33は、ドレインがオープン状態で、ソースに8Vの電圧が印加される。その結果、不揮発性半導体メモリセルM11〜M1nそれぞれのフローティングゲートFG2、FG3にはホットホールが注入されて電荷が蓄積され、消去状態となる。すなわち、不揮発性半導体メモリセルM11〜Mmnの行ごとの一括消去が行われる。
(不揮発性半導体メモリセルM12の読み出しの動作)
まず、制御回路353には、外部から読み出しを示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mには、外部からアドレス信号が入力される。また、制御回路353は、入力された命令信号に基づいて、データ入出力線Dataをオープン状態にし、列デコーダ・ドライバ354及び行デコーダ・ドライバ355−1〜355−mに読み出しに対応した制御信号を出力する。
列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて、列選択信号C2に3Vの電圧を印加する。行デコーダ・ドライバ355−1は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線SG1に3Vの電圧を印加し、ソース線S1に0Vの電圧を印加する。このとき、他の行デコーダ・ドライバ355−2〜255−mは、それぞれに接続されたセレクトゲート線SG2〜SGm及びソース線S2〜Smに電圧の印加を行わず、当該セレクトゲート線及び当該ソース線をオープン状態にする。
これにより、データ入出力線Dataは、列選択ゲートSW2を介して、ドレイン線D2に接続される。また、不揮発性半導体メモリセルM12のセレクトトランジスタTr31はオン状態となり、不揮発性半導体メモリセルM12のメモリ素子Tr32、Tr33のドレインは、データ入出力線Dataと接続される。
このとき、当該メモリ素子Tr32、Tr33が書き込み状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Tr32、Tr33がオフ状態であれば電流は流れない。また、当該メモリ素子Tr32、Tr33が消去状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Tr32、Tr33がオン状態であれば電流は流れる。
センスアンプ回路352は、データ入出力線Dataの電流を増幅及び検出をして、外部の装置にデータを出力する。
このように、不揮発性半導体メモリセル3を複数配置し、それぞれのセレクトゲート端子SG、ドレイン端子D及びソース端子Sを上述のように接続することで、多ビットを記憶し、ランダムにアクセスができる不揮発性半導体メモリ装置350を構成することが可能である。また、センスアンプ回路352、制御回路353、列デコーダ・ドライバ354、行デコーダ・ドライバ355−1〜355−mを不揮発性半導体メモリセルM11〜Mmnと同様に標準CMOSプロセスで設計することで、製造工程数を削減することができ製造コストを削減することが可能となる。また、1ビット当たり複数のメモリ素子を用いた信頼性の高い不揮発性半導体メモリ装置350を構成することが可能となる。
(第2実施形態のメモリセルアレイのレイアウト)
次に、図11は、不揮発性半導体メモリ装置350のメモリセルアレイ部分を示す概略図であり、不揮発性半導体メモリセル3が平行に行列状に配置された不揮発性半導体メモリセルM11〜Mmnのレイアウトを示している。
図示するように、メモリセルアレイ部分では、図8(a)で示した不揮発性半導体メモリセル3のレイアウトの配置が示されている。
不揮発性半導体メモリセルM11は、p型半導体基板表面上のトランジスタ形成部30aにおいて、図示していないが、図8(a)に示したように、n型拡散層とゲート領域部とが交互に順に配置され、それぞれが直列に方形状に形成されている。
不揮発性半導体メモリセルM11において、ポリシリコン308aは、セレクトゲート線SG1であって、セレクトトランジスタTr31のゲート電極である。ポリシリコン309aは、メモリ素子Tr32のフローティングゲート電極である。ポリシリコン310aは、不揮発性半導体メモリ素子Tr33のフローティングゲート電極である。
メタル配線311aは、n型拡散層301(図8(b))とコンタクト314aを介して接続するドレイン端子Dである。メタル配線312aは、n型拡散層302(図8(b))とn型拡散層304(図8(b))とを、コンタクト315a、316aを介して、接続する。メタル配線313aは、メモリ素子Tr32、Tr33のソースを形成するn型拡散層とコンタクト317aを介して接続されるソース端子Sである。
次に、不揮発性半導体メモリセルM21は、p型半導体基板表面上のトランジスタ形成部30bにおいて、図示していないが、図8(a)に示したn型拡散層とゲート領域部とが縦方向に交互に直列に配置され、方形状に形成されている。
不揮発性半導体メモリセルM21において、ポリシリコン308bは、セレクトゲート線SG2であって、セレクトトランジスタTr31のゲート電極である。ポリシリコン309bは、メモリ素子Tr32のフローティングゲート電極である。ポリシリコン310bは、不揮発性半導体メモリ素子Tr33のフローティングゲート電極である。
メタル配線311bは、n型拡散層301(図8(b))とコンタクト314bを介して接続するドレイン端子Dである。メタル配線312bは、n型拡散層302(図8(b))とn型拡散層304(図8(b))とを、コンタクト315b、316bを介して、接続する。メタル配線313bは、メモリ素子Tr32、Tr33のソースを形成するn型拡散層とコンタクト317bを介して接続されるソース端子Sである。
図示する配置において、不揮発半導体メモリセルM11のドレイン端子Dであるメタル配線311aと、不揮発半導体メモリセルM21のドレイン端子Dであるメタル配線311bとは、共用されている。また、不揮発半導体メモリセルM11、M21それぞれのコンタクト314a、314bは共用され、更に、不揮発半導体メモリセルM11、M21それぞれのセレクトトランジスタTr31のドレインを形成するn型拡散層も共用されている。
このように、上下方向に隣接する2つの不揮発性半導体メモリセル3は、セレクトトランジスタTr31のドレインとなるn型拡散層301、ドレイン端子Dとなるメタル配線311、及びコンタクト314を共用して、メタル配線311に対して上下対称に配置される。このように配置される2つの不揮発性半導体メモリセル3を配置の基本単位とする。
不揮発性半導体メモリ装置350の不揮発性半導体メモリセルM11〜Mmnは、配置の基本単位を上下方向及び左右方向に並べてマトリックス状に配置される。
ここで、不揮発性半導体メモリセルM11〜Mmnは、行ごとにそれぞれのソース端子Sを接続するメタル配線311を共通に接続するソース線S1、S2、S3、S4、…を左右方向に直線状に通している。また、不揮発性半導体メモリセルM11〜Mmnは、行ごとにそれぞれのポリシリコン308、すなわち、セレクトトランジスタTr31のゲート電極を共通に接続するセレクトゲート線SG1、SG2、SG3、SG4、…を左右方向に直線状に通している。また、不揮発性半導体メモリセルM11〜Mmnは、列ごとにそれぞれのドレイン端子Dを共通に接続するドレイン配線D1、D2、D3、D4、…を上下方向に直線状に通している。
上述のように、不揮発性半導体メモリ装置350のメモリセルアレイは、不揮発性半導体メモリセル3が有するセレクトトランジスタTr31のドレインを形成するn型拡散層301、コンタクト314、及びメタル配線311を互いに共通して上下対称の配置を基本単位とし、一部分を共用して配置されている。
これにより、不揮発性半導体メモリセルM11〜Mmnを配置する際、従来必要であった上下間のスペースを削減できると共に、n型拡散層301、コンタクト314及びメタル配線311の共用により不揮発性半導体メモリセルに要する面積を小さくすることが可能になる。また、メモリセルアレイの面積が削減され、不揮発性半導体メモリ装置350の面積が小さくなり、1枚の半導体ウェハから製造できる不揮発性半導体メモリ装置350の数を増やすことが可能となる。また、製造コストの削減も可能となる。
(第3実施形態)
図12は、第3実施形態の不揮発性半導体メモリ装置360の構成を示した概略図である。不揮発性半導体メモリ装置360は、第2実施形態の不揮発性半導体メモリ装置350に比べ、不揮発性半導体メモリセルM11〜Mmnのソース端子Sに接続されるソース線S1〜Smが共通接続され1つのソース線S0に共通化されている。
不揮発性半導体メモリ装置360において、不揮発性半導体メモリ装置350と異なる制御部361、制御回路363、行デコーダ・ドライバ365−1〜365−m、ソースドライバ366以外の構成については、同じ符号を付して説明を省略し、以下、異なる構成の制御回路363、行デコーダ・ドライバ365−1〜365−m、ソースドライバ366について説明する。
制御部361は、制御回路363、列デコーダ・ドライバ354、行デコーダ・ドライバ365−1〜365−m、及びソースドライバ366を有している。行デコーダ・ドライバ365−1〜365−mは、不揮発性半導体メモリセルM11〜Mmnの行ごとに備えられ、それぞれの行のセレクトゲート線SG1〜SGmと接続される。
制御回路363は、外部から入力される命令信号に基づいて、列デコーダ・ドライバ354、行デコーダ・ドライバ365−1〜365−m及びソースドライバ366それぞれに、動作に対応した電圧の印加を指示する制御信号を出力する。ここで、命令信号は、書き込み、消去1、消去2及び読み出しのいずれかの動作を示す信号である。また、制御回路363は、入力される命令信号に基づいてデータ入出力線Dataに電圧を印加するか、あるいは、データ入出力線Dataとの接続をオープンにするかの制御を行う。
また、列デコーダ・ドライバ354は、外部から入力される記憶領域を選択するアドレス信号と制御回路363から入力される制御信号とに基づいて、列選択信号線C1〜Cnに電圧を印加して列選択ゲートSW1〜SWnのオン及びオフの切り替えをする。列選択ゲートSW1〜SWnは、オンが選択されると、それぞれの列選択ゲートSW1〜SWnに接続されたドレイン線D1〜Dnとデータ入出力線Dataとを通電状態にする。また、列選択ゲートSW1〜SWnは、オフが選択されると、それぞれの列選択ゲートSW1〜SWnに接続されたドレイン線D1〜Dnとデータ入出力線Dataとを非通電状態にする。ここで、制御信号は、書き込み、消去1、消去2、及び読み出しのそれぞれの動作に対応し、列選択信号線C1〜Cn、セレクトゲート線SG1〜SGm、ソース線S1〜Smに印加する電圧を示す信号である。
また、行デコーダ・ドライバ365−1〜365−mは、外部から入力される記憶領域を選択するアドレス信号をデコードし、それぞれに接続されたセレクトゲート線に電圧を印加するか否かを決定する。このとき、行デコーダ・ドライバ365−1〜365−mが、それぞれに接続されたセレクトゲート線に印加する電圧は、制御回路363から入力される動作に対応した電圧の印加を指示する制御信号により定められる。ソースドライバ366は、制御回路363から入力される制御信号に基づいて、全ての不揮発性半導体メモリセルM11〜Mmnのソース端子に共通接続されたソース線に電圧を印加する。ここで、ソースドライバ366がソース線に印加する電圧は、図9に示した書き込み、消去及び読み出しの動作に応じた電圧である。また、行デコーダ・ドライバ365−1〜365−mがセレクトゲート線SG1〜SGnに印加する電圧は、図9に示した書き込み、消去及び読み出しに応じた電圧である。
次に、不揮発性半導体メモリ装置360の動作について説明する。ここでは、一例として、不揮発性半導体メモリセルM12に対しての書き込み、消去及び読み出しを説明する。
(不揮発性半導体メモリセルM12の書き込みの動作)
まず、制御回路363には、外部から書き込みを示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ365−1〜365−mには、外部からアドレス信号が入力される。
また、制御回路363は、入力された命令信号に基づいて、データ入出力線Dataに5Vの電圧を印加し、列デコーダ・ドライバ354、行デコーダ・ドライバ365−1〜365−m及びソースドライバ366に書き込みに対応した制御信号を出力する。また、列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて列選択信号線C2に7Vの電圧を印加する。また、行デコーダ・ドライバ365−1は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線SG1に7Vの電圧を印加する。このとき、他の行デコーダ・ドライバ365−2〜365−mは、それぞれに接続されたセレクトゲート線SG2〜SGmをオープン状態にする。
これにより、データ入出力線Dataは、列選択ゲートSW2を介して、ドレイン線D2に接続された不揮発性半導体メモリセルM12〜Mm2のドレイン端子Dと接続されて、それぞれのドレイン端子Dに5Vの電圧が印加されることになる。また、セレクトゲート線SG1に7Vの電圧が印加されているので、不揮発性半導体メモリセルM11〜M1nが有するセレクトトランジスタTr31がオン状態となる。この結果、不揮発性半導体メモリセルM12が有するメモリ素子Tr32、Tr33は、ドレインに5Vの電圧が印加され、また、ソースに0Vの電圧が印加されることで、それぞれのフローティングゲートFG2、FG3にはホットエレクトロンが注入されて電荷を蓄積し、書き込み状態となる。
(不揮発性半導体メモリセルM12の消去1の動作)
まず、制御回路363には、外部から消去1を示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ365−1〜365−mには、外部からアドレス信号が入力される。
また、制御回路363は、入力された命令信号に基づいて、データ入出力線Dataに8Vの電圧を印加し、列デコーダ・ドライバ354、行デコーダ・ドライバ365−1〜365−mに消去1に対応した制御信号を出力する。また、列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて列選択信号線C2に10Vの電圧を印加する。また、行デコーダ・ドライバ365−1は、入力されたアドレス信号及び制御信号に基づいてセレクトゲート線SG1に10Vの電圧を印加する。また、ソースドライバ366は、入力された制御信号に基づいてソース線をオープン状態にする。このとき、他の行デコーダ・ドライバ365−2〜365−mは、それぞれに接続されたセレクトゲート線SG2〜SGmをオープン状態にする。
これにより、データ入出力線Dataは、列選択ゲートSW2を介して、ドレイン線D2に接続された不揮発性半導体メモリセルM12〜Mm2のドレイン端子Dと接続されて、それぞれのドレイン端子Dに8Vの電圧が印加されることになる。また、セレクトゲート線SG1に10Vの電圧が印加されているので、不揮発性半導体メモリセルM11〜M1nが有するセレクトトランジスタTr31がオン状態となる。この結果、不揮発性半導体メモリセルM12が有するメモリ素子Tr32、Tr33は、ドレインに8Vの電圧が印加され、また、ソースがオープン状態になることで、それぞれのフローティングゲートFG2、FG3にはホットホールが注入されて電荷が蓄積し、消去状態となる。
(不揮発性半導体メモリセルM12の消去2の動作)
まず、制御回路363には、外部から消去2を示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ365−1〜365−mには、外部からアドレス信号が入力される。
また、制御回路363は、入力された命令信号に基づいて、データ入出力線Dataをオープン状態にし、列デコーダ・ドライバ354、行デコーダ・ドライバ365−1〜365−m、ソースドライバに消去2に対応した制御信号を出力する。また、列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて列選択信号線C2に0Vの電圧を印加する。また、行デコーダ・ドライバ365−1は、入力されたアドレス信号及び制御信号に基づいてセレクトゲート線SG1に0Vの電圧を印加する。また、ソースドライバ366は、入力された制御信号に基づいてソース線に8Vの電圧を印加する。このとき、他の行デコーダ・ドライバ365−2〜365−mは、それぞれに接続されたセレクトゲート線SG2〜SGmをオープン状態にする。
これにより、全てのドレイン線D1〜Dnは、オープン状態となる。また、セレクトゲート線SG1に0Vの電圧が印加されているので、不揮発性半導体メモリセルM11〜M1nが有するセレクトトランジスタTr31がオフ状態となる。この結果、不揮発性半導体メモリセルM11〜M1nの有するメモリ素子Tr32、Tr33は、ドレインがオープン状態で、ソースに8Vの電圧が印加される。その結果、不揮発性半導体メモリセルM11〜MmnそれぞれのフローティングゲートFG2、FG3にはホットホールが注入されて電荷が蓄積し、消去状態となる。すなわち、全ての不揮発性半導体メモリセルM11〜Mmnに対して一括消去が行われる。
(不揮発性半導体メモリセルM12の読み出しの動作)
まず、制御回路363には、外部から読み出しを示す命令信号が入力される。列デコーダ・ドライバ354及び行デコーダ・ドライバ365−1〜365−mには、外部からアドレス信号が入力される。
また、制御回路363は、入力された命令信号に基づいて、データ入出力線Dataをオープン状態にし、列デコーダ・ドライバ354、行デコーダ・ドライバ365−1〜365−m、ソースドライバ366に読み出しに対応した制御信号を出力する。また、列デコーダ・ドライバ354は、入力されたアドレス信号及び制御信号に基づいて列選択信号線C2に3Vの電圧を印加する。また、行デコーダ・ドライバ365−1は入力されたアドレス信号及び制御信号に基づいてセレクトゲート線SG1に3Vの電圧を印加する。また、ソースドライバ366は、入力された制御信号に基づいてソース線に0Vの電圧を印加する。このとき、他の行デコーダ・ドライバ365−2〜365−mは、それぞれに接続されたセレクトゲート線SG2〜SGmをオープン状態にする。
これにより、データ入出力線Dataは、列選択ゲートSW2を介して、ドレイン線D2に接続される。また、不揮発性半導体メモリセルM12のセレクトトランジスタTr31はオン状態となり、不揮発性半導体メモリセルM12のメモリ素子Tr32、Tr33のドレインは、データ入出力線Dataと接続される。
このとき、当該メモリ素子Tr32、Tr33が書き込み状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Tr32、Tr33がオフ状態であれば電流は流れない。また、当該メモリ素子Tr32、Tr33が消去状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Tr32、Tr33がオン状態であれば電流は流れる。
センスアンプ回路352は、データ入出力線Dataの電流を増幅及び検出をして、外部の装置にデータを出力する。
このように、複数の不揮発性半導体メモリセルM11〜Mmnを配置し、それぞれのセレクトゲート端子SG、ドレイン端子D及びソース端子Sを上述のように接続することで、多ビットを記憶し、ランダムにアクセスができる不揮発性半導体メモリ装置360を構成することが可能である。全ての不揮発性半導体メモリセルM11〜Mmnのソース端子を共通接続することで、全ての不揮発性半導体メモリセルM11〜Mmnに対して一括で消去を行うことが可能となる。また、センスアンプ回路352、制御回路363、列デコーダ・ドライバ354、行デコーダ・ドライバ365−1〜365−mを不揮発性半導体メモリセルM11〜Mmnと同様に標準CMOSプロセスで設計することで、製造工程数を減らして製造コストを削減することが可能となる。また、1ビット当たり複数のメモリ素子を用いた信頼性の高い不揮発性半導体メモリ装置360を構成することが可能となる。
なお、メモリセルアレイを行単位でいくつかのブロックに分け、それぞれのブロックごとにソースドライバ366を備える構成にしても良い。その場合、分けたブロックごとに消去を行うことが可能となる。
(第4実施形態)
図13は、第4実施形態の不揮発性半導体メモリセル4の構成を示す概略図である。図13(a)は不揮発性半導体メモリセル4の平面図であり、図13(b)は図13(a)のC−C’に沿った断面図であり、図13(c)は図13(a)及び(b)で構成される不揮発性半導体メモリセル4の等価回路を示した図である。
まず、図13(c)に図示されるように、不揮発性半導体メモリセル4は、ドレイン端子D、ソース端子S、セレクトゲート端子SG、MOSトランジスタであるセレクトトランジスタTr41、及びフローティングゲート型の1層ポリシリコントランジスタである不揮発性半導体メモリ素子Tr42、Tr43、Tr44を有している。なお、メモリ素子Tr42、Tr43、Tr44は、図1に示したメモリ素子1と同じ特性を有し、動作する。
セレクトトランジスタTr41は、ドレインがドレイン端子Dに接続され、ソースがメモリ素子Tr42、Tr43、Tr44のドレインに接続されている。メモリ素子Tr42、Tr43、Tr44は、ソースがソース端子Sに接続されている。すなわち、メモリ素子Tr42、Tr43、Tr44は、互いに並列に接続されている。また、不揮発性半導体メモリ素子Tr42、Tr43、Tr44は、セレクトトランジスタTr41と直列に接続されている。
次に、図13(a)及び(b)を用いて、不揮発性半導体メモリセル4の構造を説明する。p型半導体基板400の表面上のトランジスタ形成部40には、n型拡散層401(第1のn型拡散層)、ゲート領域部406、n型拡散層402(第2のn型拡散層)、ゲート領域部407、n型拡散層403(第3のn型拡散層)、ゲート領域部408、n型拡散層404(第4のn型拡散層)、ゲート領域部409、n型拡散層405(第5のn型拡散層)の順に領域が形成されている。
不揮発性半導体メモリセル4において、n型拡散層401は、セレクトトランジスタTr41のドレインを形成する。n型拡散層402は、セレクトトランジスタTr41のソース及びメモリ素子Tr42のドレインを形成する。n型拡散層403は、メモリ素子Tr42、Tr43のソースを形成する。n型拡散層404は、メモリ素子Tr42、Tr43のドレインを形成する。n型拡散層405は、メモリ素子Tr43のソースを形成する。
ゲート領域部406は、n型拡散層401、402の間の領域であり、セレクトトランジスタTr41のチャネルが形成される領域である。ゲート領域部407は、n型拡散層402、403の間の領域であり、メモリ素子Tr42のチャネルが形成される領域である。ゲート領域部408は、n型拡散層403、404の間の領域であり、メモリ素子Tr43のチャネルが形成される領域である。ゲート領域部409は、n型拡散層404、405の間の領域であり、メモリ素子Tr44のチャネルが形成される領域である。
ポリシリコン410(第1のポリシリコン)は、セレクトトランジスタTr41のゲート電極を形成する。ポリシリコン411(第2のポリシリコン)は、メモリ素子Tr42のフローティングゲート電極を形成する。ポリシリコン412(第3のポリシリコン)は、メモリ素子Tr43のフローティングゲート電極を形成する。ポリシリコン413(第4のポリシリコン)は、メモリ素子Tr44のフローティングゲート電極を形成する。
メタル配線414(第1のメタル配線)は、コンタクト418を介して、セレクトトランジスタTr41のドレインであるn型拡散層401と接続されたドレイン端子Dである。メタル配線415(第2のメタル配線)は、n型拡散層402とn型拡散層404とをコンタクト419、421を介して接続する。メタル配線416(第3のメタル配線)は、n型拡散層403にコンタクト420を介して接続されるソース端子Saである。メタル配線417(第4のメタル配線)は、n型拡散層405にコンタクト422を介して接続されるソース端子Sbである。
なお、メタル配線416、417は、p型半導体基板400の表面から一定の距離を保って配置される。メタル配線414、415は、メタル配線416、417よりもp型半導体基板400の表面から離れた距離を保って配置される。
また、ソース端子Sは、ソース端子Saであるメタル配線416及びソース端子Sbであるメタル配線417からなり、不揮発性半導体メモリセル4が用いられる際には、トランジスタ形成部40の外部でメタル配線416、417が互いに接続されて、ソース端子Sを構成することになる。
上述のように構成される不揮発性半導体メモリセル4は、1ビット当たり3つのメモリ素子Tr42、Tr43、Tr44を用いて構成される。このため、第2実施形態の図8に示した不揮発性半導体メモリセル3に比べ、メモリ素子の数を増やしたことで、製造不良、経年変化及び使用による劣化による故障に対して高い信頼性を得ることが可能となる。
(不揮発性半導体メモリセル4のレイアウト)
次に、図14は、不揮発性半導体メモリセル4を用いたメモリセルアレイの配置を示す概略図である。メモリセルアレイには、図13(a)で示した不揮発性半導体メモリセル4が複数平行に行列状に配置されている。
不揮発性半導体メモリセル4aにおいて、トランジスタ形成部40aには、図示していないが、図13(b)に示したように、p型半導体基板上にn型拡散層とゲート領域部とが交互に直列に配置され、直列方向に長尺状の領域を形成している。
ポリシリコン410aは、セレクトゲート線SGa1であって、セレクトトランジスタTr41のゲート電極である。ポリシリコン411aは、メモリ素子Tr42のフローティングゲート電極である。ポリシリコン412aは、メモリ素子Tr43のフローティングゲート電極である。ポリシリコン413aは、メモリ素子Tr44のフローティングゲート電極である。
メタル配線414aは、セレクトトランジスタTr41のドレインとコンタクト418aを介してドレイン端子Dと接続し、直列方向に垂直に配置される。メタル配線415aは、n型拡散層402(図13(b))とn型拡散層404(図13(b))とを、コンタクト419a、421aを介して接続し、直列方向に配置される。メタル配線416aは、n型拡散層403(図13(b))とソース線Sa1とをコンタクト420aを介して接続し、直列方向に垂直の方向に配置される。メタル配線417aは、n型拡散層405(図13(b))とソース線Sb1とをコンタクト422aを介して接続し、直列方向と垂直の方向に配置される。
次に、不揮発性半導体メモリセル4bにおいて、トランジスタ形成部40bには、図示されていないが、図13(b)に示したように、半導体基板上にn型拡散層とゲート領域部とが交互に直列に配置された方形状の領域を形成している。
ポリシリコン410bは、セレクトトランジスタTr41のゲートであり、セレクトゲート線SGa2である。ポリシリコン411bは、メモリ素子Tr42のフローティングゲートである。ポリシリコン412bは、メモリ素子Tr43のフローティングゲートである。ポリシリコン413bは、メモリ素子Tr44のフローティングゲートである。
メタル配線414bは、セレクトトランジスタTr41のドレインとコンタクト418bを介して接続されるドレイン端子Dである。メタル配線415bは、n型拡散層402(図13(b))とn型拡散層404(図13(b))とを、コンタクト419b、421aを介して接続する。メタル配線416bは、メモリ素子Tr42、Tr43のソースであるn型拡散層にコンタクト420bを介して接続されるソース線Sa2である。メタル配線417bは、メモリ素子Tr44のソースであるn型拡散層にコンタクト422bを介して接続されるソース線Sb2である。
次に、不揮発性半導体メモリセル4cにおいて、トランジスタ形成部40cには、図示されていないが、図13(b)に示したように、半導体基板上にn型拡散層とゲート領域部とが交互に直列に配置され方形状の領域を形成している。
ポリシリコン410cは、セレクトゲート線SGa3であって、セレクトトランジスタTr41のゲート電極である。ポリシリコン411cは、メモリ素子Tr42のフローティングゲート電極である。ポリシリコン412cは、メモリ素子Tr43のフローティングゲート電極である。ポリシリコン413cは、メモリ素子Tr44のフローティングゲート電極である。
メタル配線414cは、コンタクト418cを介してセレクトトランジスタTr41のドレインと接続されるドレイン端子Dである。メタル配線415cは、n型拡散層402(図13(b))とn型拡散層404(図13(b))とを、コンタクト419c、421cを介して接続する。メタル配線416cは、コンタクト420cを介してメモリ素子Tr42、Tr43のソースであるn型拡散層と接続されるソース線Sa3である。メタル配線417cは、コンタクト422cを介してメモリ素子Tr44のソースであるn型拡散層と接続されるソース線Sb3である。
図示する配置において、不揮発性半導体メモリセル4aのドレイン端子Dであるメタル配線414aと、不揮発性半導体メモリセル4bのドレイン端子であるメタル配線414bとは、共用されている。また、コンタクト418aとコンタクト418bは共用され、更に、不揮発性半導体メモリセル4a、4bそれぞれのセレクトトランジスタTr41のドレインであるn型拡散層も共用されている。
また、不揮発性半導体メモリセル4b、4cそれぞれのソース端子Sbとなるメタル配線417b、417cは共通化され、コンタクト422b、422cも共通化されている。更に、不揮発性半導体メモリセル4b、4cそれぞれのメモリ素子Tr44のソースを形成するn型拡散層も共用されている。
上下方向に隣接して配置される不揮発性半導体メモリセル4は、セレクトトランジスタTr41のドレインとなるn型拡散層401、ドレイン端子Dとなるメタル配線414及びコンタクト418を共用し、メタル配線414に対して上下対称に配置される。
更に、上下方向に隣接して配置される不揮発性半導体メモリセル4は、メモリ素子Tr44のソースとなるn型拡散層405、ソース端子Sbとなるメタル配線417及びコンタクト422を共用し、メタル配線417に対して上下対称に配置される。
このように、複数の不揮発性半導体メモリセル4をマトリックス状(行列状)に配置したメモリセルアレイは、図13(a)及び(b)に示した不揮発性半導体メモリセル4のレイアウトのn型拡散層401を互いに共用し、更に、n型拡散層405を互いに共用することで、上下方向に隣接する不揮発性半導体メモリセル4それぞれを上下方向に対称に配置して構成される。
また、上下方向に配置されたそれぞれの不揮発性半導体メモリセル4のドレイン端子Dとしてのメタル配線414a、414b、414cは、不揮発半導体メモリセル4に上下方向に沿って配置される共通のドレイン線Da1に接続される。同様に、他の列においても、ドレイン線Da2、Da3、Da4が設けられ、ドレイン端子Dとしてのメタル配線414が接続される。
更に、上述のように上下方向に配置された不揮発半導体メモリセル4の列を左右方向に平行に並べて配置し、それぞれのソース線Sa1、Sb1、Sa2、Sb2、Sa3、Sb3は、左右方向に直線状に接続される。同様に、セレクトゲート線SGa1、SGa2、SGa3は、左右方向に直線状に接続される。
このように、上下方向に隣接する不揮発性半導体メモリセル4それぞれの間で、共用する部分を設けることで、それぞれを隔てるための領域を設けずにメモリセルアレイを構成することができる。これにより、不揮発性半導体メモリセル4を配置する際の上下方向の領域を削減することが可能となる。また、図11に示した第2実施形態の配置では、2行目の配置と3行目の配置との間にそれぞれのn型拡散層を隔てるためのスペースを設けていた。一方、本実施形態の配置は、そのようなスペースを必要とせずに配置でき、更に配置面積を削減することが可能となる。
なお、第4実施形態で示したメモリセルアレイを第2実施形態及び第3実施形態で示した不揮発性半導体メモリ装置のメモリセルアレイとして用いてもよい。その場合、ソース端子Sa、Sbを共通に接続し、行ドライバ又はソースドライバに接続することになる。これにより、第2実施形態及び第3実施形態の不揮発性半導体メモリ装置に比べ、信頼性の高い不揮発性半導体メモリ装置を構成することが可能になる。
第1実施形態におけるメモリ素子の平面図、断面図及び等価回路を示した概略図である。 第1実施形態におけるメモリ素子のカップリング系の等価回路を示した概略図である。 第1実施形態におけるメモリ素子の特性を示すグラフである。 第1実施形態におけるメモリ素子の他の特性を示すグラフである。 第1実施形態におけるメモリ素子の動作を表す図である。 第1実施形態における不揮発性半導体メモリセルの平面図、断面図及び等価回路を示した概略図である。 第1実施形態における不揮発性半導体メモリセルの動作を表す表である。 第2実施形態における不揮発性半導体メモリセルの平面図、断面図及び等価回路を示した概略図である。 第2実施形態における不揮発性半導体メモリセルの動作を表す図である。 第2実施形態における不揮発性半導体メモリ装置の構成を示した概略図である。 第2実施形態におけるメモリセルアレイのメモリセルの配置構成を示した概略図である。 第3実施形態における不揮発性半導体メモリ装置の構成を示した概略図である。 第4実施形態における不揮発性半導体メモリセルの平面図、断面図及び等価回路を示した概略図である。 第4実施形態におけるメモリセルアレイのメモリセルの配置構成を示した概略図である。 従来例のメモリ素子の電化保持特性を示す概略図である。 従来例の不揮発性半導体メモリセルの構成を示す概略図である。
符号の説明
1…メモリ素子
2…不揮発性半導体メモリセル
Tr21…セレクトトランジスタ、Tr22…メモリ素子
20…トランジスタ形成部
200…p型半導体基板
201、202、203…n型拡散層
204、205…ゲート領域部
206、207…ポリシリコン
208、209…メタル配線
210、211…コンタクト
3…不揮発性半導体メモリセル
Tr31…セレクトトランジスタ
Tr32、Tr33…メモリ素子
30…トランジスタ形成部
300…p型半導体基板
301、302、303、304…n型拡散層
305、306、307…ゲート領域部
308、309、310…ポリシリコン
311、312、313…メタル配線
314、315、316、317…コンタクト
350…不揮発性半導体メモリ装置
351…制御部、352…センスアンプ回路、353…制御回路、354…列ドライバ
355−1…行ドライバ、355−m…行ドライバ
SG1、SG2、SGn…セレクトゲート線
S1、S2、Sn…ソース線
D1、D2、Dn…ドレイン線
C1、C2、Cn…列選択信号線
Data…データ入出力線、
M11、M12、M1n、Mm1、Mmn…不揮発性半導体メモリセル
SW1、SW2、SW3…列選択ゲート
361…制御部、365−1…行ドライバ、365−m…行ドライバ
366…列ドライバ
4…不揮発性半導体メモリセル
40…トランジスタ形成部
Tr41…セレクトトランジスタ
Tr42、Tr43、Tr44…メモリ素子
401、402、403、404、405…n型拡散層
406、407、408、409…ゲート領域部
410、411、412、413…ポリシリコン
414、415、416、417…メタル配線
418、419、420、421、422…コンタクト

Claims (5)

  1. 半導体基板上に論理回路を形成するCMOSトランジスタと同様なプロセスで構成されるMOSトランジスタからなる不揮発性半導体メモリセルであって、
    ドレインを第1の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
    フローティングゲート型の1層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第2の端子に接続された並列に設けられた複数のメモリ素子と、
    を有し、
    前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第1の端子に第1の電圧を印加し、前記第2の端子に第1の電圧より低い電圧を印加して行い、
    前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により前記セレクトトランジスタをオンにし、前記第1の端子に前記第1の電圧より高い電圧を印加し、前記第2の端子をオープンにするか、もしくは、前記セレクト信号により前記セレクトトランジスタをオフにし、前記第2の端子に前記第1の電圧より高い電圧を印加して行い、
    前記複数のメモリ素子は、第1のメモリ素子と第2のメモリ素子とからなり、
    前記セレクトトランジスタのドレインを形成する第1のn型拡散層と、
    前記セレクトトランジスタのゲート電極を形成する第1のポリシリコンと、
    前記セレクトトランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、
    前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、
    前記第1のメモリ素子のソース及び前記第2のメモリ素子のソースを形成する第3のn型拡散層と、
    前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、
    前記第2のメモリ素子のドレインを形成する第4のn型拡散層と
    が第1の方向に向かって順に直列に配置されるトランジスタ形成部と、
    前記第1のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第1のメタル配線と、
    前記第2のn型拡散層及び前記第4のn型拡散層それぞれとコンタクトを介して接続され、前記第1の方向と同じ方向に配置される第2のメタル配線と、
    前記第3のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第3のメタル配線と
    を備える
    ことを特徴とする不揮発性半導体メモリセル。
  2. 半導体基板上に論理回路を形成するCMOSトランジスタと同様なプロセスで構成されるMOSトランジスタからなる不揮発性半導体メモリセルであって、
    ドレインを第1の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
    フローティングゲート型の1層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第2の端子に接続された並列に設けられた複数のメモリ素子と、
    を有し、
    前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第1の端子に第1の電圧を印加し、前記第2の端子に第1の電圧より低い電圧を印加して行い、
    前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により前記セレクトトランジスタをオンにし、前記第1の端子に前記第1の電圧より高い電圧を印加し、前記第2の端子をオープンにするか、もしくは、前記セレクト信号により前記セレクトトランジスタをオフにし、前記第2の端子に前記第1の電圧より高い電圧を印加して行い、
    前記複数のメモリ素子は、第1のメモリ素子、第2のメモリ素子及び第3のメモリ素子からなり、
    前記セレクトトランジスタのドレインを形成する第1のn型拡散層と、
    前記セレクトトランジスタのゲート電極を形成する第1のポリシリコンと、
    前記セレクトトランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、
    前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、
    前記第1のメモリ素子のソース及び前記第2のメモリ素子のソースを形成する第3のn型拡散層と、
    前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、
    前記第2のメモリ素子のドレイン及び前記第3のメモリ素子のドレインを形成する第4のn型拡散層と、
    前記第3のメモリ素子のフローティングゲート電極を形成する第4のポリシリコンと、
    前記第3のメモリ素子のソースを形成する第5のn型拡散層と
    が第1の方向に向かって順に直列に配置されるトランジスタ形成部と、
    前記第1のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第1のメタル配線と、
    前記第2のn型拡散層及び前記第4のn型拡散層それぞれとコンタクトを介して接続され、前記第1の方向と同じ方向に配置される第2のメタル配線と、
    前記第3のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第3のメタル配線と、
    前記第5のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第4のメタル配線と
    を備える
    ことを特徴とする不揮発性半導体メモリセル。
  3. 前記複数のメモリ素子に対してデータを書き込む場合、前記複数のメモリ素子のドレインとソースとの間に流れるチャネル電流と共に、高いエネルギーを有する電子であるホットエレクトロンを発生させ、発生したホットエレクトロンを前記メモリ素子のフローティングゲートに注入し、
    前記複数のメモリ素子に対してデータを消去する場合、前記複数のメモリ素子のドレイン又はソースと、前記半導体基板との間に流れるバンド・バンド間電流と共に、高いエネルギーを有する正孔であるホットホールを発生させ、発生したホットホールを前記メモリ素子のフローティングゲートに注入する
    ことを特徴とする請求項1又は請求項2のいずれかに記載の不揮発性半導体メモリセル。
  4. 半導体基板上に論理回路を形成するCMOSトランジスタと同様なプロセスで構成されるMOSトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、
    前記不揮発性半導体メモリセルは、
    ドレインを第1の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
    フローティングゲート型の1層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第2の端子に接続された並列に設けられた第1のメモリ素子及び第2のメモリ素子と、
    を有し、
    前記セレクトトランジスタのドレインを形成する第1のn型拡散層と、
    前記セレクトトランジスタのゲート電極を形成する第1のポリシリコンと、
    前記セレクトトランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、
    前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、
    前記第1のメモリ素子のソース及び前記第2のメモリ素子のソースを形成する第3のn型拡散層と、
    前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、
    前記第2のメモリ素子のドレインを形成する第4のn型拡散層と
    が第1の方向に向かって順に直列に配置されるトランジスタ形成部と、
    前記第1のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第1のメタル配線と、
    前記第2のn型拡散層及び前記第4のn型拡散層それぞれとコンタクトを介して接続され、前記第1の方向と同じ方向に配置される第2のメタル配線と、
    前記第3のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第3のメタル配線
    を備えると共に、
    前記複数の不揮発性半導体メモリセルの配置において、
    前記第1のn型拡散層及び前記第1のメタル配線を互いに共通にして、前記第1のメタル配線に対して前記第1の方向に対称に配置される2つの前記不揮発性半導体メモリセルを配置の基本単位として、
    前記配置の基本単位をマトリックス状に並べて配置し、
    前記第1の方向と垂直な方向に隣接する不揮発性半導体メモリセルの前記第1のポリシリコン及び前記第3のメタル配線それぞれは、前記第1の方向と垂直な方向に直線状に接続される
    ことを特徴とする不揮発性半導体メモリ装置。
  5. 半導体基板上に論理回路を形成するCMOSトランジスタと同様なプロセスで構成されるMOSトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、
    前記不揮発性半導体メモリセルは、
    ドレインを第1の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
    フローティングゲート型の1層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第2の端子に接続された並列に設けられた第1のメモリ素子、第2のメモリ素子及び第3のメモリ素子と、
    を有し、
    前記不揮発性半導体メモリセルは、構成部分のレイアウトとして、
    前記セレクトトランジスタのドレインを形成する第1のn型拡散層と、
    前記セレクトトランジスタのゲート電極を形成する第1のポリシリコンと、
    前記セレクトトランジスタのソース及び前記第1のメモリ素子のドレインを形成する第2のn型拡散層と、
    前記第1のメモリ素子のフローティングゲート電極を形成する第2のポリシリコンと、
    前記第1のメモリ素子のソース及び前記第2のメモリ素子のソースを形成する第3のn型拡散層と、
    前記第2のメモリ素子のフローティングゲート電極を形成する第3のポリシリコンと、
    前記第2のメモリ素子のドレイン及び前記第3のメモリ素子のドレインを形成する第4のn型拡散層と、
    前記第3のメモリ素子のフローティングゲート電極を形成する第4のポリシリコンと、
    前記第3のメモリ素子のソースを形成する第5のn型拡散層と
    が第1の方向に向かって順に直列に配置されるトランジスタ形成部と、
    前記第1のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第1のメタル配線と、
    前記第2のn型拡散層及び前記第4のn型拡散層それぞれとコンタクトを介して接続され、前記第1の方向と同じ方向に配置される第2のメタル配線と、
    前記第3のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第3のメタル配線と、
    前記第5のn型拡散層にコンタクトを介して接続され、前記第1の方向に対して垂直方向に配置される第4のメタル配線と
    を備えると共に、
    前記不揮発性半導体メモリセルの配置において、
    前記第1のn型拡散層及び前記第1のメタル配線を共用し、前記第1のメタル配線に対して前記第1の方向に対称に配置され、且つ、前記第5のn型拡散層及び前記第4のメタル配線を共用し、前記第4のメタル配線に対して前記第1の方向に対称に配置される複数の前記不揮発性半導体メモリセルを列とし、
    前記列を前記第1の方向に対して垂直な方向に平行に並べて前記不揮発性半導体メモリセルをマトリックス状に配置し、
    前記列は、それぞれ該列に含まれる前記不揮発性半導体メモリセルが備える前記第1のメタル配線と接続し、該列に沿って前記第1の方向に配置される第5のメタル配線を備え、
    前記第1の方向に対して垂直な方向に隣り合う前記不揮発性半導体メモリセルの前記第1のポリシリコン、前記第3のメタル配線及び前記第4のメタル配線は、それぞれ前記第1の方向に対して垂直な方向に直線状に接続される
    ことを特徴とする不揮発性半導体メモリ装置。
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