WO2010007769A1 - 不揮発性半導体メモリ素子、不揮発性半導体メモリセルおよび不揮発性半導体メモリ装置 - Google Patents

不揮発性半導体メモリ素子、不揮発性半導体メモリセルおよび不揮発性半導体メモリ装置 Download PDF

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浅野正通
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凸版印刷株式会社
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate

Definitions

  • the present invention relates to a nonvolatile semiconductor memory element, a nonvolatile semiconductor memory cell, and a nonvolatile semiconductor memory device.
  • This application includes Japanese Patent Application No. 2008-182887 filed in Japan on July 14, 2008, Japanese Patent Application No. 2008-194563 filed in Japan on July 29, 2008, and August 19, 2008.
  • Non-volatile memories represented by EEPROM have been used for many purposes because information does not disappear even when the power is turned off.
  • EEPROM Electrically Erasable Programmable Read Only Memory
  • flash memory are used as a replacement for the mask ROM in the microcomputer because it can be rewritten at any time according to the application.
  • an embedded type so-called logic embedded memory embedded memory in which a nonvolatile memory is incorporated in a part of a system LSI or logic IC has become necessary.
  • a small-sized non-volatile memory of about several hundred bits to several K bits is also required as an adjustment switch that is incorporated in an analog circuit and performs tuning of a highly accurate analog circuit.
  • a non-volatile memory generally has a cell structure using two-layer polysilicon or three-layer polysilicon, and the manufacturing process is more complicated and requires more manufacturing processes than the standard CMOS logic process. Attempting to embed them at the same time has resulted in many manufacturing processes, lower yields, and higher product prices (costs).
  • Patent Document 2 As a technique for solving the reliability problem, the inventor made a proposal as in Patent Document 2 using a two-layer polysilicon type nonvolatile semiconductor memory.
  • the second-layer polysilicon used as the control gate is omitted, it is necessary to embed a control gate made of a diffusion layer under the floating gate, which is more complicated than the standard CMOS process used in logic turn into. Furthermore, if the diffusion layer embedded at a high concentration is oxidized, an oxide film of poor quality is formed, and the probability of occurrence of a defect is high, and reliability is also a problem.
  • the second-layer polysilicon used as the control gate is omitted, it is necessary to embed a control gate made of a diffusion layer under the floating gate. In other words, the manufacturing process is more complicated than the standard CMOS process used in logic. Furthermore, if the diffusion layer embedded at a high concentration is oxidized, an oxide film of poor quality is formed, and the probability of occurrence of a defect is high, and reliability is also a problem.
  • EPROM Error read only memory
  • OTP One Time Programmable ROM
  • an embedded type so-called logic embedded memory embedded memory in which a nonvolatile memory is incorporated in a part of a system LSI or logic IC has become necessary.
  • a small-sized non-volatile memory of about several hundred bits to several K bits is also required as an adjustment switch that is incorporated in an analog circuit and performs tuning of a highly accurate analog circuit.
  • a non-volatile memory generally has a cell structure using two-layer polysilicon or three-layer polysilicon, and the manufacturing process is more complicated and requires more manufacturing processes than the standard CMOS logic process. Attempting to embed them at the same time has resulted in many manufacturing processes, lower yields, and higher product prices (costs).
  • an EEPROM Electrically Erasable Programmable Read Only Memory
  • one-layer polysilicon EEPROM is used, the number of manufacturing steps can be reduced as compared with the conventional two-layer polysilicon process.
  • an OTP of an antifuse type standard CMOS process in which a high voltage is applied to the oxide film of the capacitor to cause the gate to be broken and stored has begun to appear.
  • the second-layer polysilicon used as the control gate is omitted, it is necessary to embed a control gate composed of a diffusion layer under the floating gate, which is a standard CMOS used in logic.
  • the manufacturing process is more complicated than the process.
  • the diffusion layer embedded at a high concentration is oxidized, an oxide film of poor quality is formed, and the probability of occurrence of a defect is high, and reliability is also a problem.
  • anti-fuse type OTP causes 100% gate breakdown, so once it is destroyed, it cannot be restored, so it cannot be tested at the time of shipment and cannot be guaranteed, so there is a problem in reliability.
  • the second-layer polysilicon used as the control gate is omitted, it is necessary to embed a control gate made of a diffusion layer under the floating gate.
  • the manufacturing process is more complicated than the standard CMOS process used in logic.
  • the diffusion layer embedded at a high concentration is oxidized, an oxide film of poor quality is formed, and the probability of occurrence of a defect is high, and reliability is also a problem.
  • the antifuse type OTP causes 100% gate destruction, it cannot be restored once it has been destroyed. Therefore, it cannot be tested at the time of shipment and cannot be guaranteed, so there is a problem in reliability.
  • a floating gate type non-volatile semiconductor memory requires a high-quality oxide film to prevent escape of electrons, and requires special technology.
  • the oxide film quality of the nonvolatile semiconductor memory is often not sufficient. That is, reliability becomes a problem.
  • the second-layer polysilicon used as the control gate is omitted, it is necessary to embed a control gate made of a diffusion layer under the floating gate.
  • 95A to 95D show structures of floating gate type nonvolatile semiconductor memory cells, and FIG. 96 shows charge retention (data retention) characteristics.
  • FIG. 95A is a plan view schematically showing the structure of a floating gate type nonvolatile semiconductor memory cell having a two-layer polysilicon structure
  • FIG. 95B is an equivalent circuit diagram
  • FIG. 95C is a cross section taken along line A30-A30 ′ in FIG. 95A
  • FIG. 95D is a cross-sectional view along D30-D30 ′ of FIG. 95A.
  • the nonvolatile semiconductor memory cell includes a MOS transistor (Metal Oxide Semiconductor transistor; hereinafter simply referred to as “transistor”) T301 and a floating gate type transistor T302 connected in series.
  • the transistor T301 is a switch for selecting a memory cell.
  • the drain of the transistor T301 is the drain D300 of the memory cell
  • the source of the transistor T302 is the source S300 of the memory cell
  • the gate of the transistor T301 is the select gate SG300
  • the capacitor has one end connected to the floating gate of the transistor T302. The end is the control gate CG300.
  • reference numeral 3001 denotes a p-type semiconductor substrate
  • reference numeral 3003 denotes a transistor that forms the transistor T301
  • reference numeral 3004 denotes a floating gate transistor that forms the transistor T302
  • reference numeral 3005 denotes an n of the transistor T301.
  • the reference numeral 3006 is an n-type diffusion layer serving as the source of the transistor T301 (or the drain of the transistor T302)
  • the reference numeral 3007 is an n-type diffusion layer serving as the source of the transistor T302.
  • reference numeral 3008 denotes a first polysilicon layer which becomes the gate of the transistor T301
  • reference numeral 3009 denotes a polysilicon layer which becomes the floating gate of the transistor T302
  • one end of the capacitor reference numeral 3010 denotes a contact connected to the diffusion layer 3005
  • reference numeral 3011 denotes diffusion.
  • Reference numeral 3019P denotes a second polysilicon wiring layer serving as a control gate wiring
  • reference numeral 3020 denotes an isolation insulating oxide film.
  • FIG. 96 is a diagram showing the charge retention (data retention) characteristic.
  • the vertical axis direction represents the threshold voltage Vth
  • the horizontal axis direction represents the logarithm (log) of time.
  • Patent Document 2 An equivalent circuit of the nonvolatile semiconductor memory cell proposed in Patent Document 2 is shown in FIG.
  • the transistor T311 is a memory cell selection switch.
  • a floating gate type nonvolatile memory requires a high-quality oxide film in order to prevent electrons from escaping from the floating gate.
  • a special process is required to form the high-quality oxide film.
  • the reliability of the oxide film is sufficient if the transistor is not destroyed, and there is no problem with the normal quality. Therefore, the quality of the oxide film of the nonvolatile memory is often insufficient. The reliability of the nonvolatile memory becomes a problem.
  • the second-layer polysilicon used as the control gate is omitted, it is necessary to embed a control gate made of a diffusion layer under the floating gate. When the diffusion layer embedded at a high concentration is oxidized, Therefore, there is a high probability that a defect will occur, and the reliability will be lowered and become a problem.
  • FIG. 98A to 98D are schematic views showing a nonvolatile semiconductor memory cell 5009 as a conventional example.
  • FIG. 98A shows an equivalent circuit of the nonvolatile semiconductor memory cell 5009
  • FIG. 98B is a schematic diagram showing a layout configuration of the nonvolatile semiconductor memory cell 5009
  • FIG. 98C follows A59-A59 ′ of FIG. 98B
  • FIG. 98D is a schematic diagram showing the cross-sectional structure along B59-B59 ′ of FIG. 98B. As shown in FIG.
  • the nonvolatile semiconductor memory cell 5009 includes a transistor Tr509, a drain terminal D500, a source terminal S500, a control gate terminal CG500, a floating gate FG500 connected to the control gate terminal CG500, and a control gate and a floating gate FG500.
  • Capacitor C500 FC500
  • a metal wire 5908 equivalent to the source terminal S500 and a drain of the transistor Tr509 are connected to the drain of the transistor Tr509 via a contact 5907a, and a metal wire 5909 equivalent to the drain terminal D500 and a channel of the transistor Tr509 are formed.
  • Gate region portion 5910, n + diffusion region 5902 in contact 5912A, metal wiring 5911 becomes a control gate connected via 5912B, made by preparative field oxide film 5913 of the nonvolatile semiconductor memory cell 5009.
  • FIG. 99 is a diagram showing the voltage relationship between the terminals in the write operation, erase operation, and read operation of the nonvolatile semiconductor memory cell 5009. As shown in the figure, there are two methods for writing, writing 5-1 and writing 5-2.
  • the write 5-1 operation is performed by applying a voltage of 7V to the control gate terminal CG500, applying a voltage of 5V to the drain terminal D500, and applying a voltage of 0V to the source terminal S500 and the semiconductor substrate 5900.
  • the coupling capacitor C500 FC500
  • FC500 causes the voltage of the floating gate FG500 to be about 4.2 V by setting the coupling ratio described later, and the channel of the transistor Tr509 is turned on.
  • the transistor Tr509 since 5 V is applied to the drain terminal D500, the transistor Tr509 operates in the saturation region and an excessive voltage is applied. Therefore, near the drain, hot electrons, which are electrons having high energy, are generated together with the channel current. appear.
  • Hot electrons are injected and accumulated in floating gate FG500.
  • the threshold voltage of the nonvolatile semiconductor memory cell 5009 changes to a voltage higher than the initial state.
  • a state in which the threshold voltage of the nonvolatile semiconductor memory cell 5009 is changed to a voltage higher than the initial state is referred to as a write state.
  • the operation of writing 5-2 is performed by applying a voltage of 12V to the control gate terminal CG500 and applying a voltage of 0V to the drain terminal D500, the source terminal S500, and the semiconductor substrate 5900.
  • a high electric field is applied between the p-type semiconductor substrate 5900 and the floating gate FG500, and electrons escape from the gate oxide film due to Fowler-Nordheim current (hereinafter referred to as FN current), and float from the channel. It is injected into the gate and accumulated.
  • the threshold voltage of the nonvolatile semiconductor memory cell 5009 becomes high, and the data is written (hereinafter referred to as a written state).
  • the erase 6-1 operation is performed by applying a voltage of 0 V to the control gate terminal CG500 and applying a voltage of 10 V to the drain terminal D500, the source terminal S500, and the p-type semiconductor substrate 5900.
  • a high electric field is applied between p-type semiconductor substrate 5900 and floating gate FG500, an FN current flows, and electrons are emitted from floating gate FG500 to the semiconductor substrate.
  • the threshold voltage of the nonvolatile semiconductor memory cell 5009 is lowered.
  • the threshold voltage of the nonvolatile semiconductor memory cell 5009 changes to a voltage lower than the initial state, and the data is erased (hereinafter referred to as erased state).
  • the erase 6-2 is performed by applying a voltage of 8V to the source terminal S500 and applying a voltage of 0V to the control gate terminal CG500, the drain terminal D500, and the p-type semiconductor substrate 5900.
  • a high electric field is applied in the vicinity of the source, an FN current and a hot hole are generated, and electrons are emitted from the floating gate FG500.
  • the threshold voltage of the memory element 5009 decreases and the memory element 5009 enters an erased state.
  • Reading is performed by applying a voltage of 3V to the control gate terminal CG500 and applying a voltage of 1V to the drain terminal D500. Note that data “0” is stored when the threshold voltage of the nonvolatile semiconductor memory cell 5009 is higher than the voltage (3 V) applied to the control gate terminal CG500 at the time of reading (write state). It is assumed that “1” is stored when the threshold voltage of the volatile semiconductor memory cell 5009 is low (erased state).
  • FIG. 100 is a graph schematically showing static characteristics when the nonvolatile semiconductor memory cell 5009 is in a write state.
  • the vertical axis direction represents the drain current Id
  • the horizontal axis direction represents the drain voltage Vd.
  • the static characteristic that is the relationship between the drain voltage Vd and the drain current Id is indicated by a solid line.
  • the load of the nonvolatile semiconductor memory cell 5009 is set like the NMOS load 1, and the illustrated operating point 1 is set as the voltage of the write operation.
  • the load is set as illustrated with the NMOS load 2
  • the voltage of the write operation becomes the voltage illustrated at the operating point 2.
  • writing is performed at the operating point 2 since the writing operation is performed in the area where the nonvolatile semiconductor memory cell 5009 is broken down, a large number of hot electrons are generated, so that the writing characteristics are improved.
  • a large number of hot holes are generated, which is not preferable in terms of reliability, and there is a problem that control becomes difficult because a large current flows. For this reason, it is preferable to use the point shown in the operation point 1 where writing can be performed without flowing a large current for the writing operation.
  • FIG. 101 is a graph schematically showing write characteristics for injecting hot electrons into the floating gate FG500.
  • the vertical axis direction represents the threshold voltage of the nonvolatile semiconductor memory cell 5009, and the horizontal axis direction represents the logarithm (log) of the write time.
  • VDh the case where the drain voltage is high
  • VDl the case where the drain voltage is low
  • a voltage indicated by VCG 500 is a read voltage applied to the control gate terminal CG500 of the nonvolatile semiconductor memory cell 5009 in the read operation.
  • the threshold voltage can be changed in a shorter time than when the drain voltage is low.
  • the operation of writing 5-2 is writing by the Fowler-Nordheim tunnel effect.
  • a voltage of 12 V is applied to the control gate terminal CG500, and a voltage of 0 V is applied to the drain terminal D500, the source terminal S500, and the semiconductor substrate 5900.
  • the potential of the floating gate FG500 is 7.2 V, and electrons are injected from the source, drain, or channel region into the floating gate FG500 and accumulated.
  • FIG. 102 is a graph schematically showing write characteristics by the Fowler-Nordheim tunnel effect.
  • the vertical axis direction represents the threshold voltage
  • the horizontal axis direction represents the logarithm (log) of the writing time.
  • the threshold voltage increases linearly with respect to the writing time (logt).
  • FIG. 103 is a graph schematically showing the characteristics of the erase 6-1.
  • the vertical axis direction represents the threshold voltage
  • the horizontal axis direction represents the logarithm (log) of the writing time.
  • the characteristics are opposite to the above-mentioned write characteristics.
  • the erase 6-1 operation is performed by applying a voltage of 0 V to the control gate terminal CG500 and applying a voltage of 10 V to the drain terminal D500, the source terminal S500, and the p-type semiconductor substrate. Note that when the voltage applied to the control gate in the read operation is VCG 500, a region having a higher threshold voltage than the VCG 500 is referred to as a write state, and a lower region is referred to as an erase state.
  • the vertical axis direction represents the drain current
  • the horizontal axis direction represents the drain voltage.
  • VBD500 As the erasing characteristics, the same characteristics as in FIG. 103 are obtained. When writing or erasing is performed, the number of electrons in the floating gate FG500 increases or decreases, and as a result, the threshold voltage changes.
  • FIG. 105 is a graph schematically showing an example of characteristics (Vg-Id characteristics) between the gate voltage and the drain current in the initial state, the written state, and the erased state.
  • the threshold voltage in the initial state is 0.5V, and when the write operation is performed, the threshold voltage increases and the threshold voltage changes to 5V. Further, when the erasing operation is performed, the threshold voltage decreases, and the threshold voltage changes to a negative value of -3V.
  • FIG. 106 is a diagram showing an equivalent circuit of a coupling system for the nonvolatile semiconductor memory cell 5009.
  • the potential applied to the control gate terminal CG500 is VCG500
  • the capacitance of the control gate terminal CG500 and the floating gate FG500 is C500 (FC500)
  • the potential applied to the source S500 is VS500
  • the potential between the source S500 and the floating gate FG500 is
  • the electrostatic capacity is C500 (FS500)
  • the potential applied to the semiconductor substrate SUB500 is Vsub500
  • the electrostatic capacity between the semiconductor substrate SUB500 and the floating gate FG500 is C500 (FB500)
  • the potential applied to the drain D500 is VD500
  • the capacitance between the drain D500 and the floating gate FG500 is C500 (FD500)
  • the potential applied to the floating gate is VFG500.
  • CT500 is expressed by the following equation (15).
  • equation (14) can be transformed into VFG500 and expressed as equation (16) below.
  • ⁇ 500 ⁇ 0.6 is set, and the capacitance of the floating gate FG500 or the like is determined to design a nonvolatile semiconductor memory cell.
  • Such a charge retention type non-volatile semiconductor memory cell has a problem that the stored data cannot be maintained due to the loss of charge from the floating gate and the stored data cannot be maintained.
  • the present invention has been made in view of such circumstances, and an object of the present invention is to realize a nonvolatile memory by a standard logic CMOS process and to increase the area of a capacitor (formed by a floating gate and a semiconductor substrate surface).
  • An object of the present invention is to provide a non-volatile semiconductor memory device and a non-volatile semiconductor memory device capable of minimizing the area by arranging the capacitor in a compact manner.
  • Another object of the present invention is to realize a nonvolatile memory by a standard logic CMOS process, and to provide an OTP and MTP (Multi Time Programmable ROM) using one-layer polysilicon, and a nonvolatile semiconductor memory element and nonvolatile memory It is to provide a conductive semiconductor memory device.
  • OTP and MTP Multi Time Programmable ROM
  • nonvolatile semiconductor memory element capable of minimizing the area by compactly arranging a capacitor having a large area (a capacitor formed on the surface of the floating gate and the semiconductor substrate), and A non-volatile semiconductor memory device is provided.
  • Another object of the present invention is to provide a nonvolatile semiconductor memory cell and a nonvolatile semiconductor memory device that can be manufactured by a one-layer polysilicon process capable of improving reliability while suppressing an increase in layout area.
  • a nonvolatile semiconductor memory element includes a first transistor having a MOS structure formed on a semiconductor substrate, a floating gate type, and the like.
  • a floating gate type single layer polysilicon non-volatile semiconductor memory device composed of a standard CMOS process, in the vicinity of the drain of the second transistor when charge is accumulated in the floating gate. Hot electrons are generated to inject charges into the floating gate, or a high voltage is applied to the floating gate, and charges are injected into the floating gate by Fowler-Nordheim tunneling current and accumulated in the floating gate.
  • the non-volatile semiconductor memory device is configured to apply a high voltage between the drain and the floating gate of the second transistor and to discharge charges accumulated in the floating gate by the tunnel current of the Fowler-Nordheim.
  • the first direction on the semiconductor substrate is expressed in the vertical direction and the second direction orthogonal to the first direction is expressed in the horizontal direction as the layout of the portion, the first transistor in the vertical direction
  • a second gate region forming a channel of the second transistor and a third n-type diffusion layer serving as a source are sequentially arranged.
  • a square-shaped transistor forming portion, and arranged on the left or right side of the transistor forming portion in parallel to the transistor forming portion and at a predetermined distance from the surface of the semiconductor substrate, and at the drain of the first transistor A first metal wiring connected by a contact, a rectangular polysilicon layer formed in the left-right direction so as to partially face the gate region of the first transistor, and serving as the gate of the first transistor;
  • a rectangular n-type well having a predetermined width and depth and formed in the left-right direction is disposed in the left-right direction so as to face the surface of the semiconductor substrate.
  • the region on the left end side faces the surface of the n-type well
  • the region on the right end side is the second gate of the second transistor.
  • a p-type diffusion layer that is formed and serves as a connection terminal to the control gate wiring, and is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate.
  • a control gate wiring connected to the p-type diffusion layer and a third n-type diffusion layer serving as the source of the second transistor are arranged in the left-right direction at a predetermined distance from the semiconductor substrate surface so as to face the control gate wiring.
  • a second metal wiring connected to the third n-type diffusion layer by a contact.
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • the floating gate type single-layer polysilicon nonvolatile semiconductor memory device when charges are accumulated in the floating gate, hot electrons are generated near the drain of the second transistor to inject the charge into the floating gate.
  • a high voltage is applied to the floating gate, a charge is injected into the floating gate by a Fowler-Nordheim tunnel current, and when the charge accumulated in the floating gate is erased, the drain and the flow of the second transistor flow.
  • Ting A high voltage is applied between the gates, and the charge accumulated in the floating gate is discharged by the Fowler-Nordheim tunnel current, and the nonvolatile semiconductor memory device has a layout of its constituent parts as the semiconductor substrate.
  • the upper first direction is expressed in the vertical direction and the second direction orthogonal to the first direction is expressed in the horizontal direction, the first n serving as the drain of the first transistor in the vertical direction.
  • a first diffusion region, a first gate region that forms a channel of the first transistor, a second n-type diffusion layer that is a source of the first transistor and also a drain of the second transistor, and a channel of the second transistor A rectangular transistor forming portion in which a second gate region portion to be formed and a third n-type diffusion layer to be a source are sequentially arranged;
  • a square-shaped depletion type channel implanter formed in the left-right direction with a predetermined width and depth is disposed in the left-right direction so as to face the semiconductor substrate surface.
  • the region is opposed to the surface of the channel implanter, and the region on the right end side is opposed to the second gate region portion of the second transistor.
  • a rectangular floating gate arranged to face the channel implanter, adjacent to the left side of the channel implanter, with a predetermined width and depth, and formed in the left-right direction, and serves as a connection terminal to the control gate wiring
  • the fourth n-type diffusion layer is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate, and is connected to the fourth n-type diffusion layer by a contact.
  • the control gate line is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the control gate line and the third n-type diffusion layer serving as the source of the second transistor. and a second metal wiring connected to the n-type diffusion layer by a contact.
  • the first high voltage is applied to the gate of the first transistor and the second voltage is applied to the drain when the electric charge is accumulated in the floating gate. And applying a third voltage to the control gate of the second transistor, applying a voltage of 0 V to the source, generating hot electrons near the drain of the second transistor, and injecting them into the floating gate;
  • a fourth voltage is applied to the gate of the first transistor, a fifth voltage is applied to the drain, and 0 V is applied to the control gate of the second transistor.
  • a sixth voltage smaller than the fourth voltage or the fifth voltage, with the source open Application, and by applying a high electric field between the drain and the floating gate of the second transistor, may be discharged to charge the drain from the floating gate.
  • the third voltage applied to the control gate of the second transistor is increased stepwise when the charge is accumulated in the floating gate. You may apply.
  • a nonvolatile semiconductor memory element includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • the floating gate type single-layer polysilicon nonvolatile semiconductor memory device when charges are accumulated in the floating gate, hot electrons are generated near the drain of the second transistor to inject the charge into the floating gate.
  • a high voltage is applied to the floating gate, a charge is injected into the floating gate by a Fowler-Nordheim tunnel current, and when the charge accumulated in the floating gate is erased, the drain and the flow of the second transistor flow.
  • the nonvolatile semiconductor memory element has a first layout on the semiconductor substrate as a layout of its constituent parts.
  • a second n-type diffusion layer that is a source of the first transistor and also a drain of the second transistor; and a second that forms a channel of the second transistor A rectangular transistor forming portion in which a gate region portion and a third n-type diffusion layer serving as a source are sequentially disposed; and a left side or a right side of the transistor forming portion
  • a first metal wiring that is arranged in parallel to the transistor forming portion and at a predetermined distance from the surface of the semiconductor substrate, and is connected to the drain of the first transistor by a contact; and
  • a square-shaped depletion type channel implant formed in the left and right direction, and disposed in the left and right direction so as to face the surface of the semiconductor substrate, and a region on the left end side on the surface of the channel implanter. Opposite and the right end side region is disposed in such a way as to face the second gate region of the second transistor.
  • a control gate line disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate, and connected to the fourth n-type diffusion layer by a contact;
  • the semiconductor substrate is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the third n-type diffusion layer serving as the source of the transistor, and is connected to the third n-type diffusion layer by a contact.
  • a second metal wiring that is lateral to the first metal wiring on the semiconductor substrate and that serves as a gate of the first transistor. In the upper position of the silicon layer, and a sub-contact for suppressing an increase in the voltage region of the semiconductor substrate forming the memory cell.
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • the floating gate type single-layer polysilicon nonvolatile semiconductor memory device when charges are accumulated in the floating gate, hot electrons are generated near the drain of the second transistor to inject the charge into the floating gate.
  • a high voltage is applied to the floating gate, a charge is injected into the floating gate by a Fowler-Nordheim tunneling current, and when the charge accumulated in the floating gate is erased, the drain and the second transistor flow.
  • the nonvolatile semiconductor memory element has a first layout on the semiconductor substrate as a layout of its constituent parts.
  • a second n-type diffusion layer that is a source of the first transistor and also a drain of the second transistor; and a second that forms a channel of the second transistor A rectangular transistor forming portion in which a gate region portion and a third n-type diffusion layer serving as a source are sequentially disposed; and a left side or a right side of the transistor forming portion
  • a first metal wiring that is arranged in parallel to the transistor forming portion and at a predetermined distance from the surface of the semiconductor substrate, and is connected to the drain of the first transistor by a contact; and
  • an n-type well formed in the left-right direction, and disposed in the left-right direction so as to face the surface of the semiconductor substrate, a region on the left end side thereof facing the surface of the n-type well, and a right end A rectangular floating gate disposed in such a manner that a region on the portion side faces the second gate region of the second transistor, and the front of the n-type well A p-type diffusion layer that is formed in the left-right direction with a predetermined width and depth and adjacent to the left side of the region facing the floating gate, and that faces the floating gate
  • a control gate line that is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate and is connected to the p-type diffusion layer by a contact
  • a third source that is a source of the second transistor a second metal wiring disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the n-type diffusion layer, and connected to the third n-type diffusion layer by
  • the first high voltage is applied to the gate of the first transistor and the second voltage is applied to the drain when the electric charge is accumulated in the floating gate.
  • a third voltage to the control gate of the second transistor, applying a voltage of 0 V to the source, generating hot electrons near the drain of the second transistor, and injecting them into the floating gate;
  • a fourth voltage is applied to the gate of the first transistor, a fifth voltage is applied to the drain, and 0 V is applied to the control gate of the second transistor.
  • a sixth voltage smaller than the fourth voltage or the fifth voltage, with the source open Application, and by applying a high electric field between the drain and the floating gate of the second transistor, may be discharged to charge the drain from the floating gate.
  • the third voltage applied to the control gate of the second transistor is increased stepwise when the charge is accumulated in the floating gate. You may apply.
  • the voltage applied to the third metal wiring may be set equal to or higher than the voltage of the control gate.
  • a nonvolatile semiconductor memory device is a floating gate type single-layer polysilicon nonvolatile memory device configured by a standard CMOS process on a semiconductor substrate, and is formed on the semiconductor substrate.
  • a floating gate having a shape and adjacent to the left side of the region of the n-type well facing the floating gate are formed with a predetermined width and depth in the horizontal direction and serve as a connection terminal to the control gate wiring.
  • a p-type diffusion layer is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate, and the p-type expansion layer is contacted.
  • a control gate line connected to the layer and a second n-type diffusion layer disposed in the left-right direction at a predetermined distance from the semiconductor substrate surface so as to face the second n-type diffusion layer And a second metal wiring connected to the layer by a contact.
  • a nonvolatile semiconductor memory device is a floating gate type single-layer polysilicon nonvolatile memory device configured by a standard CMOS process on a semiconductor substrate, and is formed on the semiconductor substrate.
  • the semiconductor substrate is disposed in the left-right direction so as to face the surface of the semiconductor substrate, and the region on the left end side faces the surface of the channel implanter, and the region on the right end side faces the gate region portion.
  • a third n-type diffusion adjacent to the left side of the channel implanter, having a predetermined width and depth, and forming a connection terminal to the control gate line And a third n-type diffusion layer disposed in a horizontal direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate.
  • a control gate line connected by a contact and a second n-type diffusion layer which is a source of the transistor, and is arranged in a lateral direction at a predetermined distance from the semiconductor substrate surface, and And a second metal wiring connected to the second n-type diffusion layer by a contact.
  • the nonvolatile semiconductor memory element is configured as an MTP, and when the charge accumulated in the floating gate is accumulated, A second voltage is applied to the drain, a voltage of 0 V is applied to the source, hot electrons are generated near the drain of the transistor, the hot electrons are injected into the floating gate, and At the time of erasing charges on the floating gate, as a first erasing unit, a voltage of 0 V is applied to the control gate of the transistor, a third voltage is applied to the drain, and the source is opened, or , Applying a fourth voltage lower than the third voltage, By applying a high electric field between the rotating gates, an emission part that discharges the charge of the floating gate by a Fowler-Nordheim tunnel current, and a second erase part that is performed after the execution of the first erase part, Applying 0V or a fifth voltage lower than the third voltage to the control gate of the transistor, applying the third voltage to the
  • the nonvolatile semiconductor memory element is configured as an OTP, and a first voltage is applied to the control gate of the transistor when electric charge is accumulated in the floating gate. , A second voltage is applied to the drain, a voltage of 0 V is applied to the source, hot electrons are generated near the drain of the transistor, and the hot electrons are injected into the floating gate. May be.
  • a nonvolatile semiconductor memory device is a floating gate type single-layer polysilicon nonvolatile memory device configured by a standard CMOS process on a semiconductor substrate, and is formed on the semiconductor substrate.
  • the transistor is disposed in parallel to the formation portion and at a predetermined distance from the surface of the semiconductor substrate.
  • the rectangular floating region is arranged in the left-right direction, with its left end region facing the surface of the n-type well and its right end region facing the gate region.
  • a layer is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate, and is in contact with the p-type diffusion layer by a contact.
  • a control gate wiring arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the second n-type diffusion layer, and in contact with the second n-type diffusion layer
  • a second metal wiring connected by the n-type well, and an n-type diffusion layer for applying a desired potential to the n-type well, on the surface of the n-type well, above the p-type diffusion layer, and
  • a fourth n-type diffusion layer formed with a predetermined width and depth at a predetermined position in a region on the left side of the first n-type diffusion layer; and parallel to the transistor formation portion and from the surface of the semiconductor substrate
  • a third metal wiring that is arranged at a predetermined distance and is connected to the fourth n-type diffusion layer by a contact.
  • the nonvolatile semiconductor memory element is configured as an OTP, and a first voltage is applied to the control gate of the transistor when electric charge is accumulated in the floating gate. , A second voltage is applied to the drain, a voltage of 0 V is applied to the source, hot electrons are generated near the drain of the transistor, and the hot electrons are injected into the floating gate. May be.
  • the nonvolatile semiconductor memory element is configured as an MTP, and the first charge is stored in the control gate of the transistor when the charge accumulated in the floating gate is accumulated.
  • a second voltage is applied to the drain, a voltage of 0 V is applied to the source, hot electrons are generated near the drain of the transistor, the hot electrons are injected into the floating gate, and
  • a voltage of 0 V is applied to the control gate of the transistor, a third voltage is applied to the drain, and the source is opened, or , Applying a fourth voltage lower than the third voltage,
  • an emission part for discharging the charge of the floating gate by a Fowler-Nordheim tunnel current, and a second erasing part performed after the execution of the first erasing part Applying 0V or a fifth voltage lower than
  • the voltage applied to the third metal wiring may be set equal to or higher than the voltage of the control gate.
  • a nonvolatile semiconductor memory cell includes a plurality of MOS transistors formed over a semiconductor substrate, a select gate for selecting the memory cell, and a memory content control A plurality of floating gate transistors controlled in common and connected in parallel to each other, and connected in series to the plurality of floating gate transistors A plurality of floating gate transistors connected to the select gate, wherein the plurality of floating gate transistors and the selection transistors are linearly arranged on the semiconductor substrate, Each drain of the transistor Those connected by a linear metal wire.
  • the plurality of capacitors formed between the control gate and the floating gates of the plurality of floating gate transistors have the same n-type well. May be used.
  • the plurality of capacitors formed between the control gate and the floating gates of the plurality of floating gate transistors have the same n-type diffusion. It may be formed using a layer.
  • a nonvolatile semiconductor memory cell is a nonvolatile semiconductor memory cell including a MOS transistor configured by a process similar to a CMOS transistor that forms a logic circuit on a semiconductor substrate, A select transistor having a drain connected to the first terminal and a select signal applied to the gate; and a floating gate type single-layer polysilicon transistor, the drain being connected to the source of the select transistor, and the source being the first A plurality of memory elements connected in parallel to each other, and when data is written to the plurality of memory elements, the select transistor is turned on by the select signal, and the first transistor is turned on. A first voltage is applied to the terminal of the second terminal, and the second terminal is lower than the first voltage.
  • the select transistor When erasing data for the plurality of memory elements by applying a pressure, the select transistor is turned on by the select signal, a voltage higher than the first voltage is applied to the first terminal, The second terminal is opened, or the select transistor is turned off by the select signal, and a voltage higher than the first voltage is applied to the second terminal.
  • the nonvolatile semiconductor memory cell has a high channel current flowing between the drain and the source of the plurality of memory elements when data is written to the plurality of memory elements.
  • the drains or sources of the plurality of memory elements A hot hole that is a hole having high energy may be generated together with a band-to-band current flowing between the semiconductor substrate and the semiconductor substrate, and the generated hot hole may be injected into the floating gate of the memory element.
  • the plurality of memory elements include a first memory element and a second memory element, and form a drain of the select transistor.
  • the plurality of memory elements include a first memory element, a second memory element, and a third memory element, and the drain of the select transistor
  • a first n-type diffusion layer that forms a gate electrode, a first polysilicon that forms a gate electrode of the select transistor, and a second n-type that forms a source of the select transistor and a drain of the first memory element.
  • the n-type diffusion layer is connected to the first n-type diffusion layer through a contact, and is perpendicular to the first direction.
  • the first metal wiring arranged in the direction is connected to each of the second n-type diffusion layer and the fourth n-type diffusion layer via contacts, and is arranged in the same direction as the first direction.
  • a nonvolatile semiconductor memory cell is a nonvolatile semiconductor memory cell including a MOS transistor formed over a semiconductor substrate, the first terminal being connected to the drain, and the gate being A first select transistor connected to a first select terminal; a first memory element having a drain connected to a source of the first select transistor; a control gate connected to a control gate terminal; and a drain connected to the first select transistor.
  • a source of the first memory element is connected, a second memory element in which the control gate terminal is connected to a control gate, a source of the second memory element is connected to a drain, and a second terminal is connected to the source.
  • a second select transistor having a gate connected to a second select terminal, the first select The n-type diffusion layer constituting the source of the transistor and the drain of the first memory element is shared, and the n-type diffusion layer constituting the source of the first memory element and the drain of the second memory element is The n-type diffusion layer that constitutes the source of the second memory element and the drain of the second select transistor is shared.
  • the first memory element and the second memory element are A floating gate type transistor formed of a single layer of polysilicon may be used.
  • the first memory element and the second memory element are A floating gate type transistor formed of two layers of polysilicon may be used.
  • the nonvolatile semiconductor memory cell when data is stored in the first memory element and the second memory element, the nonvolatile semiconductor memory cell applies the second terminal and the semiconductor substrate.
  • the potential is a reference potential
  • a first voltage is applied to the first terminal
  • a voltage equal to or higher than the first voltage is applied to the first select terminal and the second select terminal.
  • 1 selection transistor and the second selection transistor are turned on, a second voltage is applied to the control gate terminal, and a current flows between the drain and source of each of the first memory element and the second memory element.
  • To generate hot electrons and electrons are injected and accumulated in the floating gates of the first memory element and the second memory element, respectively.
  • a potential applied to the control gate terminal is set to When the reference potential is used, the first terminal, The fourth voltage is applied to the second terminal and the semiconductor substrate, the eighth voltage is applied to the first select terminal and the second select terminal, and the first select transistor and the second The selection transistor is turned on and a Fowler-Nordheim tunnel current is caused to flow from the semiconductor substrate to the floating gates of the first memory element and the second memory element, and electrons are emitted from the floating gate, or
  • a potential applied to the semiconductor substrate and the control gate terminal is a reference potential
  • a fifth voltage is applied to the first terminal and the second terminal, and the first select terminal and the second terminal are applied.
  • the eighth voltage is applied to the select terminal of the first and the first select transistor and the second select transistor are turned on.
  • a Fowler-Nordheim tunnel current is allowed to flow from the drain of the first memory element and the source of the second memory element to the respective floating gates to emit electrons from the floating gate, and the first memory element and the
  • a sixth voltage is applied to the first terminal;
  • a seventh voltage is applied to the first select terminal and the second select terminal, a read voltage is applied to the control gate terminal, and a current flows between the first terminal and the second terminal.
  • the stored data may be read depending on whether or not.
  • a nonvolatile semiconductor memory cell includes a first memory element and a second memory element which are MOS transistors formed over a semiconductor substrate, and a MOS transistor that selects the memory element.
  • a non-volatile semiconductor memory cell comprising a first selection transistor and a second selection transistor, wherein the first n-type diffusion layer forming the drain of the first selection transistor; A first polysilicon forming a gate electrode of the selection transistor; a second n-type diffusion layer forming a source of the first selection transistor and a drain of the first memory element; and the first memory element.
  • a second polysilicon for forming a floating gate electrode, a source of the first memory element, and a drain of the second memory element A third n-type diffusion layer that forms a floating gate electrode; a third polysilicon that forms a floating gate electrode of the second memory element; a source of the second memory element; and a drain of the second select transistor.
  • a transistor forming portion arranged in series in order, and a sixth transistor arranged in the series direction parallel to the transistor forming portion and at a position intersecting the second polysilicon and the third polysilicon.
  • the sixth diffusion layer may be an n-type diffusion layer having a well structure.
  • the sixth diffusion layer is an n + type diffusion layer laid on a p-type semiconductor substrate, or on a p-type semiconductor substrate. Alternatively, it may be an n-type diffusion layer formed by channel implantation when forming a depletion type transistor.
  • a nonvolatile semiconductor memory cell is a nonvolatile semiconductor memory cell including a MOS transistor formed over a semiconductor substrate, the first terminal being connected to the drain, and the gate being A first select transistor connected to a first select terminal; a first memory element having a drain connected to the source of the first select transistor and a control gate connected to the first control gate terminal; A source of the first memory element is connected to the drain, a second memory element having a control gate connected to the second control gate terminal, and a source of the second memory element is connected to the drain.
  • a second select transistor having a second terminal connected and a gate connected to a second select terminal,
  • the n-type diffusion layer constituting the source of the selection transistor and the drain of the first memory element is shared, and the n-type diffusion constituting the source of the first memory element and the drain of the second memory element.
  • the layers are shared, and the n-type diffusion layer constituting the source of the second memory element and the drain of the second select transistor is shared.
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • a non-volatile semiconductor memory device configured by arranging each memory cell, which is a floating gate type single-layer polysilicon non-volatile semiconductor memory element, in a matrix at intersections of word lines and data lines, The cell generates hot electrons in the vicinity of the drain of the second transistor to inject charges into the floating gate when a charge is accumulated in the floating gate, or applies a high voltage to the floating gate, Due to the Nordheim tunneling current When a charge is injected into the floating gate and the charge accumulated in the floating gate is erased, a high voltage is applied between the drain of the second transistor and the floating gate, and the Fowler-Nordheim tunnel current causes the floating gate to The nonvolatile semiconductor memory device is configured to discharge accumulated charges, and the nonvolatile memory device is
  • a source line to which sources are connected in common a row decoder for receiving an address signal to output a row selection signal for selecting the memory cell; and a first voltage for applying a signal output from the row decoder to the select gate
  • a first level shift circuit for converting the signal to the first signal and a signal output from the row decoder to the control gate.
  • a second level shift circuit that converts the signal to a second voltage signal to be applied; a column decoder that receives an address signal and outputs a column selection signal for selecting the memory cell in units of columns; and is output from the column decoder
  • a third level shift circuit for converting a column selection signal to a signal of a third voltage, and a select arranged for each memory cell block and for applying a gate voltage to a transistor in the selected memory cell block
  • a first transfer gate transistor that receives a column selection signal output from the third level shift circuit as a gate input and transfers an output signal of the first level shift circuit to a select gate; The column selection signal output from the level shift circuit is used as the gate input, and the output signal of the second level shift circuit is transferred to the control gate.
  • a select circuit having a second transfer gate transistor, a column select transistor for selecting a bit line of the memory cell in units of columns using a column select signal output from the third level shift circuit as a gate input, A data input / output line having the number of bits in the column unit connected to the bit line in the column unit selected by the column selection transistor via the column selection transistor, and an input signal of the write data having the number of bits in the column unit.
  • a data input conversion circuit for outputting a fourth voltage signal applied to the drain of the first transistor through the data input / output line, and reading to the data input / output line
  • a sense amplifier circuit that amplifies the data of the memory cell and outputs it to the outside.
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • a non-volatile semiconductor memory device configured by arranging each memory cell, which is a floating gate type single-layer polysilicon non-volatile semiconductor memory element, in a matrix at intersections of word lines and data lines, The cell generates hot electrons in the vicinity of the drain of the second transistor to inject charges into the floating gate when a charge is accumulated in the floating gate, or applies a high voltage to the floating gate, Due to the Nordheim tunneling current When a charge is injected into the floating gate and the charge accumulated in the floating gate is erased, a high voltage is applied between the drain of the second transistor and the floating gate, and the Fowler-Nordheim tunnel current causes the floating gate to The nonvolatile semiconductor memory device is configured to discharge accumulated charges, and the nonvolatile memory device is
  • a row decoder for outputting a row selection signal for selecting a memory cell; a first level shift circuit for converting a signal output from the row decoder into a signal of a first voltage applied to the select gate; and the row decoder
  • a second level shift circuit for converting a signal output from the first voltage signal to a second voltage signal applied to the control gate;
  • a select circuit having a transfer gate transistor for transferring the output signal of the second level shift circuit to a control gate, and a column selection signal output from the third level shift circuit as a gate input.
  • a column selection transistor for selecting a bit line of a memory cell having a unit number of bits, and the column selection transistor A data input / output line connected to the selected bit line of the column unit via the column selection transistor and an input signal of the write data of the bit number of the column unit, and writing data
  • a data input conversion circuit for outputting a fourth voltage signal applied to the drain of the first transistor through the data input / output line when performing data erasing, and a memory cell read out to the data input / output line.
  • a sense amplifier circuit that amplifies data and outputs the amplified data to the outside.
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • a non-volatile semiconductor memory device configured by arranging each memory cell, which is a floating gate type single-layer polysilicon non-volatile semiconductor memory element, in a matrix at intersections of word lines and data lines, The cell generates hot electrons in the vicinity of the drain of the second transistor to inject charges into the floating gate when a charge is accumulated in the floating gate, or applies a high voltage to the floating gate, Due to the Nordheim tunneling current When a charge is injected into the floating gate and the charge accumulated in the floating gate is erased, a high voltage is applied between the drain of the second transistor and the floating gate, and the Fowler-Nordheim tunnel current causes the floating gate to The nonvolatile semiconductor memory device is configured to discharge accumulated charges, and the nonvolatile memory device is
  • a row decoder for outputting a row selection signal for selecting a memory cell, a first level shift circuit for converting a signal output from the row decoder into a signal of a first voltage applied to the select gate, and an address signal Receiving a column decoder for outputting a column selection signal for selecting the memory cells in units of columns, and a selection output from the column decoder.
  • a third level shift circuit that converts a select signal into a third voltage; a second level shift circuit that converts a column select signal output from the column decoder into a second voltage signal; and the memory cell block And a select circuit for applying a gate voltage to the transistors in the selected memory cell block, wherein a column selection signal output from the second level shift circuit is used as a gate input,
  • a select circuit having a transfer gate transistor for transferring an output signal of the level shift circuit to the control gate, and a column selection signal output from the third level shift circuit as a gate input of the memory cell having the number of bits per column.
  • a column selection transistor for selecting a bit line, and a column selection bit line selected by the column selection transistor.
  • the data input / output line when the data input / output line connected through the transistor and the write data input signal of the number of bits per column are received and the data input / output is performed.
  • a data input conversion circuit for outputting a fourth voltage signal applied to the drain of the first transistor through the line, and a sense amplifier circuit for amplifying the data of the memory cell read to the data input / output line and outputting the data to the outside And comprising.
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • a non-volatile semiconductor memory device configured by arranging each memory cell, which is a floating gate type single-layer polysilicon non-volatile semiconductor memory element, in a matrix at intersections of word lines and data lines, The cell generates hot electrons in the vicinity of the drain of the second transistor to inject charges into the floating gate when a charge is accumulated in the floating gate, or applies a high voltage to the floating gate to Due to the Nordheim tunneling current
  • a charge is injected into the floating gate and the charge accumulated in the floating gate is erased, a high voltage is applied between the drain of the second transistor and the floating gate, and the Fowler-Nordheim tunnel current causes the floating gate to
  • the nonvolatile semiconductor memory device is configured to discharge accumulated charges, and the nonvolatile memory device is
  • a row decoder for outputting a row selection signal for selecting a memory cell, a first level shift circuit for converting a signal output from the row decoder into a signal of a first voltage applied to the select gate, and an address signal Receiving a column decoder for outputting a column selection signal for selecting the memory cells in units of columns, and a selection output from the column decoder.
  • a second level shift circuit that converts a select signal into a second voltage applied to the gate of the column select transistor, and a third level shift circuit that converts a column select signal output from the column decoder into a third voltage signal.
  • a level shift circuit and a select circuit arranged for each memory cell block and for applying a gate voltage to a transistor in the selected memory cell block, the signal output from the second level shift circuit And a column selection signal output from the third level shift circuit, and a select circuit having an inverter that outputs the output signal to the control gate.
  • a column selection transistor that selects a bit line of the memory cell in units of columns, and a column selection transistor.
  • a data input / output line having the number of bits in units of columns connected to the selected bit line in units of columns via the column selection transistor and an input signal of write data having the number of bits in units of columns are received.
  • a data input conversion circuit for outputting a fourth voltage signal applied to the drain of the first transistor through the data input / output line when writing and erasing data, and a memory cell read to the data input / output line A sense amplifier circuit that amplifies the data and outputs the data to the outside.
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • a non-volatile semiconductor memory device configured by arranging memory cells, which are floating gate type single-layer polysilicon non-volatile semiconductor memory elements, in a matrix, wherein the memory cell has a layout of its constituent parts as the semiconductor
  • the first direction on the substrate is expressed in the vertical direction and the second direction orthogonal to the first direction is expressed in the horizontal direction
  • the first direction serving as the drain of the first transistor in the vertical direction an n-type diffusion layer, a first gate region forming a channel of the first transistor, and a source of the first transistor
  • the second n-type diffusion layer serving as the drain of the second transistor, the second gate region forming the channel of the second transistor, and the third n-type diffusion layer serving as the source are sequentially arranged.
  • a rectangular transistor forming portion and a left side or a right side of the transistor forming portion are arranged in parallel to the transistor forming portion and at a predetermined distance from the surface of the semiconductor substrate, and contacted to the drain of the first transistor
  • the semiconductor substrate is disposed in the left-right direction so as to face the surface of the semiconductor substrate, the region on the left end side thereof faces the surface of the n-type well, and the region on the right end side is the second gate of the second transistor.
  • the second metal wiring is shared with each other.
  • a total of four memory cells with two nonvolatile semiconductor memory elements arranged symmetrically in the direction are used as the basic unit of arrangement, and the four memory cells serving as the basic unit of the arrangement are arranged in parallel in the left-right direction. Also, they are arranged in parallel in the vertical direction.
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • a non-volatile semiconductor memory device configured by arranging memory cells, which are floating gate type single-layer polysilicon non-volatile semiconductor memory elements, in a matrix, wherein the memory cell has a layout of its constituent parts as the semiconductor
  • the first direction on the substrate is expressed in the vertical direction and the second direction orthogonal to the first direction is expressed in the horizontal direction
  • the first direction serving as the drain of the first transistor in the vertical direction an n-type diffusion layer, a first gate region forming a channel of the first transistor, and a source of the first transistor
  • the second n-type diffusion layer serving as the drain of the second transistor, the second gate region forming the channel of the second transistor, and the third n-type diffusion layer serving as the source are sequentially arranged.
  • a rectangular transistor forming portion and a left side or a right side of the transistor forming portion are arranged in parallel to the transistor forming portion and at a predetermined distance from the surface of the semiconductor substrate, and contacted to the drain of the first transistor
  • a rectangular floating gate disposed so as to face the second gate region; adjacent to the left side of the channel implanter; formed in a lateral direction with a predetermined width and depth; and the control gate
  • a fourth n-type diffusion layer serving as a connection terminal to the wiring; and a fourth n-type diffusion layer disposed in the left-right direction at a predetermined distance from the semiconductor substrate surface so as to face the floating gate.
  • a control gate line connected to the diffusion layer by contact and a third n-type diffusion layer serving as a source of the second transistor are arranged in front of each other.
  • a second metal wiring that is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate, and is connected to the third n-type diffusion layer by a contact, and the arrangement of the memory cells.
  • a total of four memory cells which are two memory cells arranged symmetrically in the downward direction with the second metal wiring in common with each other, are used as the basic unit of the arrangement.
  • the memory cells are arranged in parallel in the left-right direction, and are also arranged in parallel in the vertical direction.
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • a non-volatile semiconductor memory device configured by arranging memory cells, which are floating gate type single-layer polysilicon non-volatile semiconductor memory elements, in a matrix, wherein the memory cell has a layout of its constituent parts as the semiconductor
  • the first direction on the substrate is expressed in the vertical direction and the second direction orthogonal to the first direction is expressed in the horizontal direction
  • the first direction serving as the drain of the first transistor in the vertical direction an n-type diffusion layer, a first gate region forming a channel of the first transistor, and a source of the first transistor
  • the second n-type diffusion layer serving as the drain of the second transistor, the second gate region forming the channel of the second transistor, and the third n-type diffusion layer serving as the source are sequentially arranged.
  • a rectangular transistor forming portion and a left side or a right side of the transistor forming portion are arranged in parallel to the transistor forming portion and at a predetermined distance from the surface of the semiconductor substrate, and contacted to the drain of the first transistor
  • a second depletion type channel implanter and a left and right side region of the channel implanter facing the surface of the semiconductor substrate, and a region on the left end side facing the surface of the first channel implanter, and A rectangular shape is arranged such that the central region is opposed to the second n-type diffusion layer serving as the drain of the second transistor, and the right end region is opposed to the surface of the second channel implanter.
  • a floating gate, a fifth n-type diffusion layer adjacent to the left side of the first channel implant, having a predetermined width and depth, formed in the left-right direction and serving as a control gate, and the second channel implant A sixth n-type diffusion layer that is adjacent to the right side and that has a predetermined width and depth and is formed in the left-right direction and serves as a control gate;
  • a control gate wiring that is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate and that is connected to a control gate for applying a potential to the floating gate, part of which faces the floating gate
  • a control gate line connected to the first and second n-type diffusion layers by contact and a third n-type diffusion layer serving as a source of the second transistor from the surface of the semiconductor substrate.
  • a second metal wiring that is arranged in the left-right direction at a predetermined distance and connected to the third n-type diffusion layer by a contact; and in the arrangement of each memory cell, the control gate
  • the memory cells are arranged in the left-right direction so that the fifth and sixth n-type diffusion layers are shared with each other
  • the memory cells arranged in the lateral direction, and the second metal interconnection to a common, arranging the memory cells symmetrically downwards.
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • a non-volatile semiconductor memory device configured by arranging memory cells, which are floating gate type single-layer polysilicon non-volatile semiconductor memory elements, in a matrix, wherein the memory cell has a layout of its constituent parts as the semiconductor
  • the first direction on the substrate is expressed in the vertical direction and the second direction orthogonal to the first direction is expressed in the horizontal direction
  • the first direction serving as the drain of the first transistor in the vertical direction an n-type diffusion layer, a first gate region forming a channel of the first transistor, and a source of the first transistor
  • the second n-type diffusion layer serving as the drain of the second transistor, the second gate region forming the channel of the second transistor, and the third n-type diffusion layer serving as the source are sequentially arranged.
  • a rectangular transistor forming portion and a left side or a right side of the transistor forming portion are arranged in parallel to the transistor forming portion and at a predetermined distance from the surface of the semiconductor substrate, and contacted to the drain of the first transistor
  • Sub-contacts for suppressing the rise of the memory cells, and in the arrangement of the memory cells, the memory cells are arranged in the left-right direction so as to share the fifth and sixth n-type diffusion layers serving as the control gates.
  • the memory cells are arranged symmetrically in the downward direction with the second metal wiring in common for the two memory cells arranged in the left-right direction.
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • a non-volatile semiconductor memory device configured by arranging each memory cell, which is a floating gate type single-layer polysilicon non-volatile semiconductor memory element, in a matrix at intersections of word lines and data lines, The cell generates hot electrons in the vicinity of the drain of the second transistor to inject charges into the floating gate when a charge is accumulated in the floating gate, or applies a high voltage to the floating gate, Due to the Nordheim tunneling current When a charge is injected into the floating gate and the charge accumulated in the floating gate is erased, a high voltage is applied between the drain of the second transistor and the floating gate, and the Fowler-Nordheim tunnel current causes the floating gate to The nonvolatile semiconductor memory device is configured to discharge accumulated charges, and the nonvolatile memory device is
  • a plurality of bit lines arranged so as to be constituted by cell blocks and connected in common in the row direction to the drains of the first transistors of the memory cells, and a select that is the gate of the first transistor of each memory cell A plurality of select gate wirings whose gates are commonly connected along the column direction, and The control gates that are the gates of the second transistors of the Mori cell are a plurality of control gate wirings commonly connected in the column direction, and source lines provided for each column selection range selected in the column unit in the column direction.
  • a second level shift circuit for converting to a second voltage, and column selection for selecting the memory cells in units of columns in response to an address signal A column decoder for outputting a signal, a third level shift circuit for converting a column selection signal output from the column decoder into a column selection signal of a third voltage, and a column output from the third level shift circuit
  • a column selection transistor that selects a bit line of the memory cell in units of columns using a selection signal as a gate input, and the column connected to the bit line in units of columns selected by the column selection transistor via the column selection transistor
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • a non-volatile semiconductor memory device configured by arranging each memory cell, which is a floating gate type single-layer polysilicon non-volatile semiconductor memory element, in a matrix at intersections of word lines and data lines, The cell generates hot electrons in the vicinity of the drain of the second transistor to inject charges into the floating gate when a charge is accumulated in the floating gate, or applies a high voltage to the floating gate to Due to the Nordheim tunneling current
  • a charge is injected into the floating gate and the charge accumulated in the floating gate is erased, a high voltage is applied between the drain of the second transistor and the floating gate, and the Fowler-Nordheim tunnel current causes the floating gate to
  • the memory cell is divided into a predetermined number of bits k
  • a third voltage signal output from the third level shift circuit is used as a gate input, a bit line of one memory cell is selected from each memory cell block, and a memory cell having a total of k bits is selected.
  • Comprising a data input conversion circuit for outputting, and a sense amplifier circuit for outputting to the outside amplifies data of the memory cell read to the data input and output lines.
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • Each of the memory cells which are floating gate type single-layer polysilicon nonvolatile semiconductor memory elements, is arranged in a matrix at intersections of word lines and data lines.
  • the memory cell is the nonvolatile semiconductor memory element according to (6), and includes a seventh n-type diffusion layer and a third metal wiring for applying a desired voltage to the n-type well.
  • the nonvolatile semiconductor memory device includes 1 byte in the column direction for each row.
  • a level shift circuit ; a second level shift circuit for converting a column selection signal output from the column decoder into a signal of a second voltage; and a memory cell block arranged and selected for each memory cell block
  • a select circuit for applying a gate voltage to the first transistor, the output signal of the first level shift circuit as a drain input, and the second level.
  • a transfer gate transistor that uses the voltage of the column selection signal output from the first shift circuit as a gate input and transfers a voltage corresponding to the output signal of the first level shift circuit or the voltage of the power column selection signal to the control gate.
  • a select circuit a column select transistor that selects a bit line of a memory cell having the number of bits per column by using a column select signal output from the third level shift circuit as a gate input; and the column select transistor selected by the column select transistor A data input / output line having the number of bits in the column unit connected to the bit line in the column unit via the column selection transistor, and writing and erasing data in response to an input signal of the write data having the number of bits in the column unit A fourth voltage applied to the drain of the first transistor through the data input / output line.
  • Comprising a data input conversion circuit for outputting the item, and a sense amplifier circuit for outputting to the outside amplifies data of the memory cell read to the data input and output lines.
  • a nonvolatile semiconductor memory device includes a first transistor having a MOS structure formed on a semiconductor substrate and a second transistor having a floating gate type, and is configured by a standard CMOS process.
  • a non-volatile semiconductor memory device configured by arranging memory cells, which are floating-gate type single-layer polysilicon non-volatile semiconductor memory elements, in a matrix, wherein each memory cell is described in (6) above.
  • Each non-volatile semiconductor memory element is composed of a non-volatile semiconductor memory element having a seventh n-type diffusion layer for applying a desired voltage to the n-type well and a third metal wiring, and each of the memory cells
  • the n-type well is shared by two memory cells arranged symmetrically on the left and right, and the left
  • four memory cells serving as the basic unit of the arrangement are arranged in parallel in the left-right direction and arranged in parallel in the vertical direction.
  • a nonvolatile semiconductor memory device includes a memory cell that is a floating gate type single-layer polysilicon nonvolatile memory element formed by a standard CMOS process on a semiconductor substrate.
  • a non-volatile semiconductor memory device having a memory cell array arranged in a matrix at intersections of lines and data lines, wherein the memory cell is an OTP that controls the transistor during charge accumulation in the floating gate.
  • a first voltage is applied to the gate, a second voltage is applied to the drain, a voltage of 0 V is applied to the source, hot electrons are generated near the drain of the transistor, and the hot electrons are applied to the floating gate.
  • the nonvolatile semiconductor memory is configured to be injected.
  • the re-device includes the memory cell array in the column direction in units of the column address n bits based on the number of input / output I / O bits of n bits (n ⁇ 1) and io bits (io ⁇ 1).
  • a plurality of memory cell blocks configured to be divided into the number of I / O bits are arranged, and a plurality of bit lines in which the drains of the transistors of each memory cell are commonly connected along the row direction are provided for each row.
  • a word line for commonly connecting the control gates of the transistors of the memory cells along the column direction; a source line for commonly connecting the sources of the transistors of the memory cells; and a row decoder provided for each row A row decoder that receives an address signal and generates a row selection signal for selecting the memory cell; and a row selection signal output from each of the row decoders.
  • a first level shift circuit for converting the first signal voltage to be applied to the word line, and a column decoder provided corresponding to the number of bits n in the column direction in the memory cell block, N column decoders for outputting a column selection signal for selecting one memory cell from the cell block, and a second level shift circuit for converting the column selection signal output from the column decoder into a signal of a second signal voltage N-bit unit column selection transistors provided for each of the memory cell blocks, with the second signal voltage output from the second level shift circuit as a gate input, and from each memory cell block
  • a column selection transistor that selects a bit line of one memory cell and selects a memory cell having the number of I / O bits, and a column selection transistor.
  • the I / O bit number data input / output line connected to the selected I / O bit number bit line via the column selection transistor, and the I / O bit number write data input signal
  • a write control circuit for outputting a third voltage signal to be applied to the drain of the transistor through the data input / output line when the data is written and erased, and the memory read to the data input / output line;
  • a sense amplifier circuit that amplifies the cell data and outputs the amplified data to the outside.
  • a nonvolatile semiconductor memory device includes a memory cell that is a floating gate type single-layer polysilicon nonvolatile memory element formed by a standard CMOS process on a semiconductor substrate.
  • a non-volatile semiconductor memory device having a memory cell array arranged in a matrix at intersections of lines and data lines, wherein the memory cell is an OTP that controls the transistor during charge accumulation in the floating gate.
  • a first voltage is applied to the gate, a second voltage is applied to the drain, a voltage of 0 V is applied to the source, hot electrons are generated near the drain of the transistor, and the hot electrons are applied to the floating gate.
  • the nonvolatile semiconductor memory is configured to be injected.
  • the memory device includes a plurality of memory cell blocks configured by dividing the memory cell array in the column direction in units of the number of input / output I / O bits of io bits (io ⁇ 1).
  • a first level shift circuit for converting a row selection signal output from each row decoder into a first signal voltage signal applied to the word line;
  • a column decoder for receiving a low signal and selecting the memory cell in the column direction in units of the number of I / O bits; and a selection signal output from the column decoder is converted into a second signal voltage.
  • a second level shift circuit for each of the memory cell blocks, and a column selection transistor for each I / O bit unit provided for each memory cell block, wherein the second signal voltage output from the second level shift circuit is gated.
  • a column selection transistor that inputs and selects a bit line of the memory cell having the number of I / O bits from the selected memory cell block, and the bit line having the number of I / O bits selected by the column selection transistor
  • a data input / output line having the number of I / O bits connected via a selection transistor and an input signal of the write data having the number of I / O bits are received.
  • a write control circuit for outputting a third voltage signal applied to the drain of the first transistor through the data input / output line when writing and erasing data, and a memory cell read out to the data input / output line
  • a sense amplifier circuit for amplifying the data and outputting the data to the outside.
  • a nonvolatile semiconductor memory device includes a memory cell that is a floating gate type single-layer polysilicon nonvolatile memory element formed by a standard CMOS process on a semiconductor substrate.
  • a non-volatile semiconductor memory device having a memory cell array arranged in a matrix at intersections of lines and data lines, wherein the memory cell is configured as an MTP, and when a charge is accumulated in the floating gate, a MOS transistor A hot electron is generated in the vicinity of the drain of the semiconductor, and a step of injecting the hot electron into the floating gate is performed.
  • a charge is injected into the floating gate by a Fowler-Nordheim tunnel current.
  • a nonvolatile semiconductor memory device includes a memory cell that is a floating gate type single-layer polysilicon nonvolatile memory element formed by a standard CMOS process on a semiconductor substrate.
  • a non-volatile semiconductor memory device having a memory cell array arranged in a matrix at intersections of lines and data lines, wherein the memory cell is configured as an MTP, and when a charge is accumulated in the floating gate, a MOS transistor Hot electrons are generated in the vicinity of the drain of each of the transistors, and the hot electrons are injected into the floating gate.
  • the nonvolatile semiconductor memory device is configured to generate hot electrons near the drain of the star and inject the hot electrons into the floating gate for a predetermined time.
  • the nonvolatile semiconductor memory device includes a column address n bits (n ⁇ 1) and io A plurality of memories configured by dividing the memory cell array into the number of I / O bits in the column address in units of n bits in the column direction based on the number of input / output I / O bits of bits (io ⁇ 1)
  • a plurality of bit lines in which a cell block is arranged and drains of the transistors of each memory cell are commonly connected in a row direction; and a word line provided for each row, the control gate of the transistor of the memory cell being A word line commonly connected along the column direction and a source line provided for each row, wherein the memory cell A source line that commonly connects the sources of the transistors along the column direction, a switching transistor that is provided for each source line and that selects whether the source line is grounded or opened to GND, and for each row
  • a row decoder provided for generating a row selection signal for selecting the memory cell in response to an address signal, selecting a voltage level of the row selection signal and
  • the row decoder uses the first or second write control signal of 2 bits as a control input, and the first or second write control signal.
  • the first signal voltage is output to the word line and the switching transistor is turned on.
  • a first erase mode for outputting 0V and a signal for turning off the switching transistor, and a signal for outputting 0V to the word line and turning on the switching transistor at the time of erasing data of the memory cell A second erasing mode for outputting.
  • a nonvolatile semiconductor memory device includes a memory cell that is a floating gate type single-layer polysilicon nonvolatile memory element formed by a standard CMOS process on a semiconductor substrate.
  • a non-volatile semiconductor memory device having a memory cell array arranged in a matrix at intersections of lines and data lines, wherein the memory cell is configured as an MTP, and when a charge is accumulated in the floating gate, a MOS transistor Hot electrons are generated in the vicinity of the drain of each of the transistors, and the hot electrons are injected into the floating gate.
  • the nonvolatile semiconductor memory device is configured to generate hot electrons near the drain of the star and inject the hot electrons into the floating gate for a predetermined time, and the non-volatile semiconductor memory device has an input / output I of io bit (io ⁇ 1).
  • a plurality of memory cell blocks configured by dividing the memory cell array in the column direction in units of / O bits are arranged, and a plurality of bits in which the drains of the transistors of the memory cells are commonly connected in the row direction
  • a word line provided for each row, the word line commonly connecting the control gates of the transistors of the memory cell along the column direction, and a source line provided for each row, A source line for commonly connecting the source of the transistor along the column direction, and for each of the source lines.
  • a column decoder that outputs a column selection signal that is selected in units of the number of I / O bits in a direction; a second level shift circuit that converts the column selection signal output from the column decoder into a second signal voltage;
  • a column selection transistor provided for each memory cell block in units of the number of I / O bits, which is output from the second level shift circuit.
  • the column selection transistor that selects the bit line of the memory cell having the number of I / O bits from the selected memory cell block, and the I selected by the column selection transistor.
  • a data input / output line connected to the bit line of the number of / O bits via the column selection transistor and an input signal of the write data of the number of I / O bits,
  • a write control circuit for outputting a fourth voltage signal applied to the drain of the transistor of the memory cell through the data input / output line when erasing data; and data of the memory cell read to the data input / output line
  • a sense amplifier circuit for amplifying and outputting to the outside.
  • the row decoder uses the first or second write control signal of 2 bits as a control input, and the first or second write control signal.
  • the first signal voltage is output to the word line and the switching transistor is turned on.
  • a second erasing mode for outputting.
  • a nonvolatile semiconductor memory device includes a memory cell that is a floating gate type single-layer polysilicon nonvolatile memory element formed by a standard CMOS process on a semiconductor substrate.
  • a non-volatile semiconductor memory device having a memory cell array arranged in a matrix at intersections of lines and data lines, wherein the memory cell is configured as an MTP, and when a charge is accumulated in the floating gate, a MOS transistor Hot electrons are generated in the vicinity of the drain of each of the transistors, and the hot electrons are injected into the floating gate.
  • the nonvolatile semiconductor memory device is configured to generate hot electrons near the drain of the star and inject the hot electrons into the floating gate for a predetermined time.
  • the nonvolatile semiconductor memory device includes a column address n bits (n ⁇ 1) and io A plurality of memories configured by dividing the memory cell array into the number of I / O bits in the column address in units of n bits in the column direction based on the number of input / output I / O bits of bits (io ⁇ 1)
  • a plurality of bit lines in which a cell block is arranged and drains of the transistors of each memory cell are commonly connected in a row direction; and a word line provided for each row, the control gate of the transistor of the memory cell being A word line commonly connected along the column direction, and a source line provided for each of two pairs of rows, the two A source line commonly connecting the sources of the transistors of the memory cells in the row along the column direction, and two switching transistors provided for each of the source lines, the signals from one of the pair of two row decoders
  • the first switch transistor that selects whether the source line is grounded or opened to GND, and whether the source line is grounded or opened to GND by a
  • a row decoder provided for each row, which receives an address signal, generates a row selection signal for selecting the memory cell, and selects a voltage level of the row selection signal. Are applied to the word line and are paired together, and the first switch transistor is turned on / off from one side.
  • n column decoders for outputting a column selection signal for selecting one memory cell from each of the memory cell blocks, and a column selection signal output from the column decoder for converting to a signal of a second signal voltage.
  • a sense amplifier circuit that amplifies the read data of the memory cell and outputs the amplified data to the outside.
  • the row decoder when the row decoder is a selected row decoder when writing data to the memory cell, the first signal voltage is applied to the word line. And outputs 0 V to the word line in the write mode for turning on the switching transistor corresponding to the row decoder and the selected row decoder at the time of erasing the data of the memory cell.
  • the switch transistor corresponding to the row decoder outputs a signal for turning off the switch transistor corresponding to the decoder, and outputs a predetermined voltage signal to the word line in the case of a non-selected row decoder.
  • the first erase mode for outputting a signal for turning off the memory cell and the selected row decoder at the time of data erasure of the memory cell
  • 0V is output to the word line
  • a signal for turning on the switching transistor corresponding to the row decoder is output
  • 0V is output to the word line in the case of a non-selected row decoder.
  • a second erase mode for outputting a signal for turning off the switching transistor corresponding to the row decoder.
  • a nonvolatile semiconductor memory device includes a memory cell that is a floating gate type single-layer polysilicon nonvolatile memory element formed by a standard CMOS process on a semiconductor substrate.
  • a non-volatile semiconductor memory device having a memory cell array arranged in a matrix at intersections of lines and data lines, wherein the memory cell is configured as an MTP, and when a charge is accumulated in the floating gate, a MOS transistor Hot electrons are generated in the vicinity of the drain of each of the transistors, and the hot electrons are injected into the floating gate.
  • the nonvolatile semiconductor memory device is configured to generate hot electrons near the drain of the star and inject the hot electrons into the floating gate for a predetermined time, and the non-volatile semiconductor memory device has an input / output I of io bit (io ⁇ 1).
  • a plurality of memory cell blocks configured by dividing the memory cell array in the column direction in units of the number of / O bits are arranged, and a plurality of bits in which the drains of the transistors of the memory cells are commonly connected in the row direction
  • Two switching transistors provided for each source line, for selecting a first switch for selecting whether the source line is grounded or opened to GND according to a signal from one of the paired two row decoders A transistor, a second switching transistor that selects whether the source line is grounded or opened to GND by a signal from the other of the pair of two row decoders, and a row decoder provided for each row.
  • the row selection signal for selecting the memory cell is generated in response to the address signal, the voltage level of the row selection signal is selected and applied to the word line, and the two are paired, and the first to the first
  • a column decoder for receiving an address signal, a column decoder for outputting a column selection signal for selecting the memory cells in the unit of the number of I / O bits in the column direction, and a selection signal output from the column decoder.
  • a second level shift circuit for converting to a second signal voltage; and a column selection transistor in units of the number of I / O bits provided for each memory cell block, which is output from the second level shift circuit.
  • a column selection transistor for selecting a bit line of a memory cell having the number of I / O bits from a selected memory cell block using the second signal voltage as a gate input, and the I / O bit selected by the column selection transistor
  • the number of I / O bit number data input / output lines connected to the number of bit lines via the column selection transistor, and the number of I / O bit number write data A write control circuit for outputting a fourth voltage signal to be applied to the drain of the first transistor through the data input / output line when data is written and erased by receiving an input signal of the data, and the data input / output
  • a sense amplifier circuit that amplifies the data of the memory cells read to the line and outputs the amplified data to the outside.
  • the row decoder when the row decoder is a selected row decoder when writing data to the memory cell, the first signal voltage is applied to the word line. And outputs 0 V to the word line in the write mode in which the switching transistor corresponding to the row decoder is turned on and the selected row decoder at the time of erasing the data of the memory cell.
  • the switch transistor corresponding to the row decoder outputs a signal for turning off the switch transistor corresponding to the decoder, and outputs a predetermined voltage signal to the word line in the case of a non-selected row decoder.
  • the first erase mode for outputting a signal for turning off the memory cell and the selected row decoder at the time of data erasure of the memory cell
  • 0V is output to the word line
  • a signal for turning on the switching transistor corresponding to the row decoder is output
  • 0V is output to the word line in the case of a non-selected row decoder.
  • a second erase mode for outputting a signal for turning off the switching transistor corresponding to the row decoder.
  • a nonvolatile semiconductor memory device includes a memory cell which is a floating gate type single layer polysilicon nonvolatile memory element formed by a standard CMOS process on a semiconductor substrate.
  • a non-volatile semiconductor memory device arranged in a matrix at intersections of lines and data lines, wherein the memory cell represents a first portion on the semiconductor substrate in a vertical direction as a layout of its constituent parts
  • a second direction orthogonal to the first direction is represented in the left-right direction
  • a second n-type diffusion layer serving as a source of the transistor are sequentially arranged, and the transistor
  • a rectangular floating gate disposed so that a region on the left end side thereof faces the surface of the n-type well and a region on the right end side faces the gate region portion, and the n-type well Adjacent to the left side of the area facing the floating gate, it is formed in the left-right direction with a predetermined width and depth and connected to the control gate wiring A p-type diffusion layer serving as a child, and a control gate disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate and connected to the p-type diffusion layer by a contact A wiring and a second n-type diffusion layer serving as a source of the transistor are opposed to each other at a predetermined distance from the surface of the semiconductor substrate so as to face the second n-type diffusion layer.
  • the four memory cells serving as the basic unit of the above configuration are arranged in parallel in the left-right direction and arranged in parallel in the vertical direction.
  • a nonvolatile semiconductor memory device includes a memory cell that is a floating gate type single-layer polysilicon nonvolatile memory element formed by a standard CMOS process on a semiconductor substrate.
  • a non-volatile semiconductor memory device arranged in a matrix at intersections of lines and data lines, wherein the memory cell represents a first portion on the semiconductor substrate in a vertical direction as a layout of its constituent parts
  • a second direction orthogonal to the first direction is represented in the left-right direction
  • a second n-type diffusion layer serving as a source of the transistor are sequentially arranged, and the transistor
  • a control gate line connected to the type diffusion layer by contact and a second n-type diffusion layer serving as the source of the transistor are arranged in the left-right direction at a predetermined distance from the semiconductor substrate surface so as to face And a second metal wiring connected to the second n-type diffusion layer through a contact, and a third n-type diffusion layer serving as a connection terminal of the control gate in the arrangement of the memory cells.
  • a total of four memory cells, two memory cells arranged symmetrically in the downward direction, with the same metal wiring of each other, the four memory cells serving as the basic unit of the above configuration are arranged in the horizontal direction. They are arranged in parallel and arranged in parallel in the vertical direction.
  • a nonvolatile semiconductor memory device includes a memory cell that is a floating gate type single-layer polysilicon nonvolatile memory element formed by a standard CMOS process on a semiconductor substrate.
  • a non-volatile semiconductor memory device arranged in a matrix at intersections of lines and data lines, wherein the memory cell represents a first portion on the semiconductor substrate in a vertical direction as a layout of its constituent parts
  • a second direction orthogonal to the first direction is represented in the left-right direction
  • a second n-type diffusion layer serving as a source of the transistor are sequentially arranged, and the transistor
  • the float is disposed with a square area expansion portion in the region of the left end facing the surface of the channel implanter.
  • a third n-type diffusion layer that is adjacent to the left side of the channel implanter, has a predetermined width and depth, is formed in the left-right direction, and serves as a connection terminal to the control gate wiring, and the floating gate
  • a control gate line disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the gate, and connected to the third n-type diffusion layer by a contact; a source of the transistor;
  • the second n-type diffusion layer is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the second n-type diffusion layer, and is connected to the second n-type diffusion layer by a contact.
  • a third n-type diffusion layer serving as a connection terminal of the control gate in the arrangement of the memory cells.
  • the second metal wiring is shared by the two memory cells symmetrically arranged on the left and right and the two memory cells arranged symmetrically on the left and right, and symmetrically in the downward direction.
  • a total of four memory cells of the two memory cells to be arranged, the four memory cells that are the basic unit of the above configuration are arranged in parallel in the left-right direction and in parallel in the vertical direction. Deploy.
  • a nonvolatile semiconductor memory device includes a memory cell that is a floating gate type single layer polysilicon nonvolatile memory element formed by a standard CMOS process on a semiconductor substrate.
  • a non-volatile semiconductor memory device arranged in a matrix at intersections of lines and data lines, wherein the memory cell represents a first portion on the semiconductor substrate in a vertical direction as a layout of its constituent parts
  • a second direction orthogonal to the first direction is represented in the left-right direction
  • a second n-type diffusion layer serving as a source of the transistor are sequentially arranged, and the transistor
  • the float is disposed with a square area expansion portion in the region of the left end facing the surface of the channel implanter.
  • a third n-type diffusion layer that is adjacent to the left side of the channel implanter, has a predetermined width and depth, is formed in the left-right direction, and serves as a connection terminal to the control gate wiring, and the floating gate
  • a control gate line disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the gate, and connected to the third n-type diffusion layer by a contact; a source of the transistor;
  • the second n-type diffusion layer is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the second n-type diffusion layer, and is connected to the second n-type diffusion layer by a contact.
  • a third n-type diffusion layer serving as a connection terminal of the control gate in the arrangement of the memory cells.
  • the two memory cells are arranged symmetrically in the left-right direction, and the memory cells are arranged symmetrically in the upward direction with respect to the two memory cells arranged symmetrically in the left-right direction.
  • a nonvolatile semiconductor memory device includes a memory cell that is a floating gate type single-layer polysilicon nonvolatile memory element formed by a standard CMOS process on a semiconductor substrate.
  • the nonvolatile semiconductor memory device includes a nonvolatile semiconductor memory element having a fourth n-type diffusion layer for applying a desired voltage to the n-type well and a third metal wiring, and the nonvolatile semiconductor memory device has a column address of n bits.
  • the memory cell array is arranged in the column direction.
  • a word line provided for each row, the word line for commonly connecting the control gates of the transistors of the memory cells along the column direction, and the source line for commonly connecting the sources of the transistors of the memory cells;
  • a row decoder provided for each row, the row decoder receiving an address signal and generating a row selection signal for selecting the memory cell, and a row selection signal output from each row decoder for applying to the word line Corresponding to the number n of bits in the column direction in the memory cell block.
  • N column decoders for outputting a column selection signal for selecting one memory cell from each of the memory cell blocks; and a column selection signal output from the column decoder for a second signal voltage.
  • a second level shift circuit for converting the signal into a second signal and an n-bit unit column select transistor provided for each of the memory cell blocks, the second signal output from the second level shift circuit A voltage is used as a gate input, a bit line of one memory cell is selected from each memory cell block, a memory cell having the number of I / O bits is selected, and the I / O selected by the column selection transistor is selected.
  • the I / O bit number data input / output line connected to the O bit number bit line via the column selection transistor, and the I / O bit number A write control circuit for outputting a third voltage signal to be applied to the drain of the transistor through the data input / output line when data is written and erased in response to an input signal of a plurality of write data; and the data A sense amplifier circuit that amplifies the data of the memory cell read to the input / output line and outputs the amplified data to the outside.
  • a nonvolatile semiconductor memory device includes a memory cell that is a floating gate type single-layer polysilicon nonvolatile memory element formed by a standard CMOS process on a semiconductor substrate.
  • a nonvolatile semiconductor memory device arranged in a matrix at intersections of lines and data lines, wherein each of the memory cells is the nonvolatile semiconductor memory element according to (14), wherein the n-type well
  • the two memory cells arranged symmetrically on the left and right and the two memory cells arranged symmetrically on the left and right are arranged in the left-right direction, with a total of four memory cells, ie, two memory cells arranged symmetrically in the downward direction with the common wiring in common. They are arranged in parallel and arranged in parallel in the vertical direction.
  • a nonvolatile semiconductor memory device includes a plurality of MOS transistors formed over a semiconductor substrate, a select gate for selecting the memory cell, and a memory content control
  • a non-volatile semiconductor memory device having a plurality of non-volatile semiconductor memory cells arranged in a lattice pattern, wherein each non-volatile semiconductor memory cell is controlled by the common control gate
  • a plurality of floating gate transistors connected in parallel to each other, a selection transistor connected in series with the plurality of floating gate transistors and connected to the select gate, and the plurality of floating gate transistors and A selection transistor on the semiconductor substrate;
  • the drains of the plurality of floating gate transistors are connected by straight metal wiring, and each of the control gate and the plurality of floating gate transistors is arranged in a line.
  • a plurality of capacitors formed between the floating gate and the floating gate are formed in the same n-type diffusion layer, and the n-type diffusion layer is shared by a plurality of nonvolatile semiconductor memory cells
  • a nonvolatile semiconductor memory device includes a plurality of MOS transistors formed over a semiconductor substrate, a select gate for selecting the memory cell, and a memory content control
  • a non-volatile semiconductor memory device having a plurality of non-volatile semiconductor memory cells arranged in a lattice pattern, wherein each non-volatile semiconductor memory cell is controlled by the common control gate
  • a plurality of floating gate transistors connected in parallel to each other, a selection transistor connected in series to the plurality of floating gate transistors and connected to the select gate, and the plurality of floating gate transistors and Select transistor on the semiconductor substrate A signal obtained by decoding an address signal for designating the nonvolatile semiconductor memory cell, wherein the drains of the plurality of floating gate transistors are connected by a straight metal wiring.
  • a decoder having an output unit for outputting a control signal generated based on the write signal of the nonvolatile semiconductor memory cell to the predetermined control gate.
  • the decoder may set the output voltage of the output unit to 0 V during data erasing and reading in accordance with the write signal.
  • a nonvolatile semiconductor memory device includes a plurality of nonvolatile semiconductor memory cells including MOS transistors configured by a process similar to a CMOS transistor that forms a logic circuit on a semiconductor substrate.
  • the plurality of nonvolatile semiconductor memory cells include a select transistor having a drain connected to the first terminal and a select signal applied to a gate, and a floating gate type one-layer polysilicon.
  • a plurality of memory elements provided in parallel, each having a drain connected to a source of the select transistor and a source connected to a second terminal, the data being provided to the plurality of memory elements. When the write signal is written, the select transistor is turned on by the select signal.
  • the drain terminals of the plurality of nonvolatile semiconductor memory cells are connected to a plurality of drain lines connected in common to each column and the plurality of drain lines, respectively.
  • a sense amplifier circuit that amplifies data and outputs to the outside, a plurality of select gate lines in which gates of the select transistors of the plurality of nonvolatile semiconductor memory cells are commonly connected for each row, and the plurality of nonvolatile
  • the source terminal of the semiconductor memory cell is based on a plurality of source lines commonly connected to each row, an address signal for selecting a storage area inputted from the outside, and an instruction signal indicating an operation, and the column selection gate A controller that switches on and off and applies a voltage to the plurality of select gate lines and the plurality of source lines.
  • a nonvolatile semiconductor memory device includes a source driver connected to all of the plurality of source lines, and collectively for all of the plurality of nonvolatile semiconductor memory cells.
  • the control unit applies a voltage at which the select transistor is turned off to all of the plurality of select gate lines of the plurality of nonvolatile semiconductor memory cells, and the source driver has a voltage higher than the first voltage. A low voltage may be applied.
  • the plurality of nonvolatile semiconductor memory cells are divided into a plurality of blocks in a row unit, and a source driver to which a source line of each of the plurality of blocks is connected And performing the block erase to erase the nonvolatile semiconductor memory cells in a plurality of rows, the control unit selects the select gate lines in all the plurality of select gate lines of the plurality of nonvolatile semiconductor memory cells.
  • a voltage for turning off the transistor may be applied, and the plurality of source drivers may apply a voltage lower than the first voltage.
  • a non-volatile semiconductor memory device includes a plurality of non-volatile semiconductor memory cells each including a MOS transistor configured by a process similar to a CMOS transistor that forms a logic circuit on a semiconductor substrate.
  • the nonvolatile semiconductor memory cell includes: a select transistor having a drain connected to the first terminal and a select signal applied to a gate; and a floating gate type single layer A first and a second memory element provided in parallel, each having a drain connected to a source of the select transistor and a source connected to a second terminal; A first n-type diffusion layer forming a drain of the select transistor; and the select transistor A first polysilicon for forming a gate electrode of the transistor, a second n-type diffusion layer for forming a source of the select transistor and a drain of the first memory element, and a floating gate electrode of the first memory element A second polysilicon for forming the first memory element, a third n-type diffusion layer for forming the source of the first memory element and the source of the second memory element, and a floating gate electrode of the second memory element.
  • Each of the diffusion layers is connected via a contact, and is connected to the second metal wiring disposed in the same direction as the first direction via the contact to the third n-type diffusion layer.
  • a third metal wiring arranged in a direction perpendicular to the direction, and in the arrangement of the plurality of nonvolatile semiconductor memory cells, the first n-type diffusion layer and the first metal wiring are connected to each other.
  • two non-volatile memory cells arranged symmetrically in the first direction with respect to the first metal wiring are used as basic units of arrangement, and the basic units of the arrangement are arranged in a matrix.
  • the first polysilicon and the third metal wiring of the nonvolatile semiconductor memory cells adjacent to each other in a direction perpendicular to the first direction are connected in a straight line in a direction perpendicular to the first direction.
  • a non-volatile semiconductor memory device includes a plurality of non-volatile semiconductor memory cells including MOS transistors configured by a process similar to a CMOS transistor that forms a logic circuit on a semiconductor substrate.
  • the nonvolatile semiconductor memory cell includes: a select transistor having a drain connected to the first terminal and a select signal applied to a gate; and a floating gate type single layer 1st memory element, 2nd memory element, and 3rd memory element which are polysilicon transistors, the drain is connected to the source of the select transistor, and the source is connected to the second terminal
  • the non-volatile semiconductor memory cell has a front part as a layout of its constituent parts.
  • N-type diffusion layer N-type diffusion layer, a third polysilicon forming a floating gate electrode of the second memory element, a fourth drain forming the drain of the second memory element and a drain of the third memory element an n-type diffusion layer, a fourth polysilicon forming a floating gate electrode of the third memory element, and a third memory element
  • a fifth n-type diffusion layer that forms a source in a first direction and is connected in series to the first n-type diffusion layer via a contact;
  • a first metal wiring disposed in a direction perpendicular to the first direction, and the second n-type diffusion layer and the fourth n-type diffusion layer are connected to each other through contacts, and the first direction
  • a fourth metal wiring connected to the fifth n-type diffusion layer via a contact and disposed in
  • Semiconductor memory cells are arranged in a matrix, and the columns are connected to the first metal wirings included in the nonvolatile semiconductor memory cells included in the columns, respectively, and are arranged in the first direction along the columns.
  • the first polysilicon, the third metal wiring, and the fourth metal of the nonvolatile semiconductor memory cell that are adjacent to each other in a direction perpendicular to the first direction. Wiring is before each Connected linearly in a direction perpendicular to the first direction.
  • a nonvolatile semiconductor memory device is a nonvolatile semiconductor memory device including a memory cell array in which a plurality of nonvolatile semiconductor memory cells including MOS transistors formed over a semiconductor substrate are arranged.
  • the nonvolatile semiconductor memory cell has a first terminal connected to the drain, a first select transistor connected to the gate of the first select terminal, and a source connected to the drain of the first select transistor.
  • a first memory element having a control gate terminal connected to the control gate; a drain having a source connected to the source of the first memory element; and a control gate having the control gate terminal connected to the second memory element.
  • the source of the second memory element is connected to the drain, and the second terminal is connected to the source.
  • a second select transistor having a gate connected to a second select terminal, and the plurality of nonvolatile semiconductor memory cells are arranged in a matrix, and the nonvolatile memory arranged in the matrix
  • a control gate line, a drain line, and a source line are provided for each column of the semiconductor memory cells, and each of the control gate lines has the control included in the nonvolatile semiconductor memory cell in the column in which the control gate line is provided.
  • All of the gate terminals are commonly connected, and each of the drain lines is commonly connected to all of the drain terminals of the nonvolatile semiconductor memory cells in the column in which the drain line is provided.
  • the nonvolatile semiconductor memory cell in the column provided with the source line.
  • a first select gate line and a second select gate line are provided for each row of the non-volatile semiconductor memory cells arranged in a matrix so that all the source terminals of the first select gate line are connected to each other; All of the first select gate terminals of the nonvolatile semiconductor memory cells in the row in which the first select gate line is provided are commonly connected to the gate line, and the second select gate line includes: All of the second select gate terminals of the nonvolatile semiconductor memory cells in the row provided with the second select gate line are commonly connected.
  • the nonvolatile semiconductor memory device when data is written to the selected nonvolatile semiconductor memory cell using the voltage applied to the semiconductor substrate as a reference voltage, the nonvolatile semiconductor memory device A fourth voltage is applied to the control gate line connected to the semiconductor memory cell, and a third voltage is applied to the first select gate line and the second select gate line connected to the nonvolatile semiconductor memory cell. Is applied, a voltage of 0 V is applied to the drain line and the source line connected to the nonvolatile semiconductor memory cell, the first selection transistor and the second selection transistor are turned on, and the first selection transistor is turned on.
  • Fowler-Nordheim tunnel current from the floating gate of the memory device and the second memory device to the semiconductor substrate When erasing data in the selected nonvolatile semiconductor memory cell, electrons are injected and stored in the floating gate, and a voltage of 0 V is applied to the control gate line connected to the nonvolatile semiconductor memory cell.
  • the drain line connected to the nonvolatile semiconductor memory cell by applying an eighth voltage to the first select gate line and the second select gate line connected to the nonvolatile semiconductor memory cell. And applying a fifth voltage to the source line to turn on the first selection transistor and the second selection transistor, respectively, from the drain of the first memory element and the source of the second memory element.
  • a Fowler-Nordheim tunnel current is passed to the floating gate of
  • a voltage of 0 V is applied to the control gate line connected to the nonvolatile semiconductor memory cell, and the nonvolatile semiconductor memory cell is connected to the nonvolatile semiconductor memory cell.
  • a sixth voltage is applied to the drain line, a voltage of 0 V is applied to the source line connected to the nonvolatile semiconductor memory cell, and the first select gate connected to the nonvolatile semiconductor memory cell.
  • the seventh voltage is applied to the line and the second select gate line, the stored data is detected depending on whether or not a current flows through the nonvolatile semiconductor memory cell, and the selected row is configured.
  • all the control gate lines for each of the columns have the fourth And the third voltage is applied to the first select gate line and the second select gate line connected to the selected row, the drain line connected to the column, and A voltage of 0 V is applied to the source line, and a Fowler-Nordheim tunnel is formed from the floating gate of each of the non-volatile semiconductor memory cells constituting the column to the semiconductor substrate from the floating gate of the second memory cell.
  • page erasing is performed in which current is passed, electrons are injected and accumulated in the floating gate, and the nonvolatile semiconductor memory cells constituting the selected row are simultaneously erased, the column is provided for each column.
  • a voltage of 0 V is applied to all the control gate lines, and all the drain lines provided for each column and all the above
  • the fifth voltage is applied to the source line
  • the eighth voltage is applied to the first select gate line and the second select gate line provided in the selected row, and the column is configured.
  • a high electric field is applied in the vicinity of the drain of the first memory element and the source of the second memory element included in each of the nonvolatile semiconductor memory cells to cause a Fowler-Nordheim tunnel current to flow through the floating gate of the memory element. Electrons may be emitted from the floating gate.
  • the first memory element and the second memory included in the nonvolatile semiconductor memory cell with respect to the selected nonvolatile semiconductor memory cell.
  • the sixth voltage is applied to the drain line connected to the nonvolatile semiconductor memory cell, and the nonvolatile The seventh voltage higher than the sixth voltage is applied to the first select gate line and the second select gate line connected to the nonvolatile semiconductor memory cell, and connected to the nonvolatile semiconductor memory cell.
  • a threshold voltage may be detected by applying a voltage to the control gate line and determining whether or not a current flows through the nonvolatile semiconductor memory cell.
  • a nonvolatile semiconductor memory device includes a first memory element and a second memory element that are MOS transistors formed over a semiconductor substrate, and a MOS transistor that selects the memory element.
  • a non-volatile semiconductor memory device having a memory cell array in which a plurality of non-volatile semiconductor memory cells each composed of a first select transistor and a second select transistor are arranged, wherein the non-volatile semiconductor memory cell A first n-type diffusion layer forming a drain of the selection transistor, a first polysilicon forming a gate electrode of the first selection transistor, a source of the first selection transistor, and the first memory A second n-type diffusion layer forming the drain of the device, and a floating gate current of the first memory device A second polysilicon that forms a source, a third n-type diffusion layer that forms a source of the first memory element and a drain of the second memory element, and a floating gate electrode of the second memory element.
  • a sixth diffusion layer disposed at a position intersecting with the second polysilicon and the third polysilicon, and the sixth diffusion layer via a contact A plurality of non-volatile semiconductor memory cells arranged in a matrix, and arranged as a plurality of non-volatile semiconductor memory cells.
  • Each of the non-volatile semiconductor memory cells shares the first n-type diffusion layer with one of the non-volatile semiconductor memory cells adjacent in the series direction, and further,
  • the n-type diffusion layer 5 is shared and the memory elements arranged in parallel in the series direction have the first metal wirings connected in a straight line, and the first n-type diffusion layer is connected via a contact.
  • the fifth n-type diffusion layer is commonly connected to the source line via a contact, and is connected in parallel to the series direction in the direction perpendicular to the series direction.
  • the first polysilicon and the fourth polysilicon of the nonvolatile semiconductor memory cells adjacent in the vertical direction are commonly connected.
  • a nonvolatile semiconductor memory device is a nonvolatile semiconductor memory device having a memory cell array in which a plurality of nonvolatile semiconductor memory cells including MOS transistors formed over a semiconductor substrate are arranged.
  • the plurality of nonvolatile semiconductor memory cells have a first terminal connected to the drain, a first selection transistor connected to the gate of the first selection terminal, and a source of the first selection transistor connected to the drain.
  • a first memory element having a control gate connected to a control gate terminal, a drain connected to a source of the first memory element, and a control gate connected to the control gate terminal.
  • a source of the second memory element is connected to the element and a drain; And a second select transistor having a gate connected to a second select terminal, and the memory cell array includes the nonvolatile semiconductor memory cells arranged in a matrix in a row direction and a column direction, A control gate line commonly connected to the control gate for each column of the nonvolatile semiconductor memory cells, a drain line commonly connected to the drain terminal for each column of the nonvolatile semiconductor memory cells, and the nonvolatile semiconductor memory A source line commonly connected to the source terminal for each column of cells; a first select gate line connected to the first select gate terminal for each row of the nonvolatile semiconductor memory cells; and the nonvolatile semiconductor A second select gate line connected to the second select gate terminal for each row of memory cells; A first switch provided between the drain line and the drain power supply line; a second switch provided between the source line and the source power supply line; the control gate line; and the first gate power supply line.
  • a third switch provided between the control gate line and the second gate power supply line, and the nonvolatile semiconductor memory cell included in the memory cell array.
  • An address signal to be selected and a command signal indicating any one of write, erase, and read operations are input.
  • the first switch, the second switch Switch, third switch, fourth switch, first gate power supply line, second gate power supply line, first select gate line, and second selector A control unit that applies a voltage to the gate line and performs an operation corresponding to the command signal on the nonvolatile semiconductor memory cell selected by the address signal.
  • a nonvolatile semiconductor memory device is a nonvolatile semiconductor memory device having a memory cell array using a plurality of nonvolatile semiconductor memory cells according to claim 32, wherein the memory cell array includes: A plurality of nonvolatile semiconductor memory cells arranged in a matrix in a row direction and a column direction, and a common connection to the first control gate terminal for each column of the nonvolatile semiconductor memory cells arranged in a matrix The control gate lines, the drain lines commonly connected to the drain terminals of the nonvolatile semiconductor memory cells, and the nonvolatile lines for the columns arranged in the matrix.
  • a source line commonly connected to the source terminal of the conductive semiconductor memory cell, and the matrix A first select gate line commonly connected to the first select gate terminal of the non-volatile semiconductor memory cell for each row arranged in a row, and the non-volatile semiconductor for each row arranged in the matrix form A first switch provided between the drain line and the drain power supply line, and a source line, the second select gate line commonly connected to the second select gate terminal of the memory cell A second switch provided between the control gate line and the source power supply line, a third switch provided between the control gate line and the first gate power supply line, the control gate line and the second gate.
  • a fourth switch provided between the power supply line, an address signal for selecting the nonvolatile semiconductor memory cell included in the memory cell array, and writing, erasing, and reading And a command signal indicating any one of these operations, and the first switch, the second switch, the third switch, and the fourth switch based on the input address signal and the command signal.
  • the nonvolatile circuit selected by the address signal by applying a voltage to the switch, the first gate power line, the second gate power line, the first select gate line, and the second select gate line A control unit that performs an operation corresponding to the command signal with respect to the semiconductor memory cell, and the nonvolatile semiconductor memory cells adjacent in the row direction share the control gate line with each other, and The first control gate terminal and the second control gate terminal of the conductive semiconductor memory cell are connected to the different control gate lines. It is.
  • the control unit selects the selected nonvolatile semiconductor memory A first voltage is applied to the first select gate line and the second select gate line connected to the cell, and a voltage of 0 V is applied to the drain line and the source line connected to the nonvolatile semiconductor memory cell. And selecting the first select gate line and the second select gate line connected to the non-volatile semiconductor memory cell sharing the control gate with the selected non-volatile semiconductor memory cell.
  • the first voltage is applied, the voltage applied to the neighboring select gate line is changed to 0 V after a predetermined time has elapsed, and the control gate line connected to the selected nonvolatile semiconductor memory cell is 4 is applied, a high electric field is applied to the vicinity of the drain of the first memory element and the source of the second memory element of the selected non-volatile semiconductor memory cell, and the first memory element and the A Fowler-Nordheim tunnel current is generated in the semiconductor substrate from the control gate of each of the second memory elements, and electrons are injected and stored in the floating gate of each of the memory elements, and the non-volatile semiconductor in the adjacent column A floating gate of each of the first memory element and the second memory element of the memory cell
  • the control unit applies the two control gate lines connected to
  • a voltage of 0 V is applied, an eighth voltage is applied to the first select gate line and the second select gate line connected to the selected nonvolatile semiconductor memory cell, and the selected nonvolatile memory
  • a fifth voltage is applied to the drain line and the source line connected to the semiconductor memory cell, and the vicinity of the drain of the first memory element of the selected nonvolatile semiconductor memory cell and the second memory element
  • a high electric field is applied in the vicinity of the source, and a fowler is connected from the drain of the first memory element and the source of the second memory element to each control gate.
  • a seventh voltage is applied to the select gate line and the second select gate line, a sixth voltage is applied to the drain line connected to the non-volatile semiconductor memory cell, and the non-volatile semiconductor memory cell is connected.
  • a voltage of 0 V is applied to the source line, the sixth voltage is applied to the control gate line connected to the nonvolatile semiconductor memory cell, and the nonvolatile semiconductor memory cell and the control gate line are shared.
  • the first select gate line and the second select gate line connected to the nonvolatile semiconductor memory cell 0 V is applied to the drain line and the source line, and the stored data is read depending on whether or not a current flows through the selected nonvolatile semiconductor memory cell, and the selected nonvolatile semiconductor memory cell is read.
  • the control unit When the verify operation is performed to determine whether threshold voltages of the first memory element and the second memory element of the nonvolatile semiconductor memory cell are changed to a threshold voltage of a preset write state or not, the control unit Applies the seventh voltage to the first select gate line and the second select gate line connected to the selected nonvolatile semiconductor memory cell, and applies the seventh voltage to the selected nonvolatile semiconductor memory cell.
  • the sixth voltage is applied to the connected drain line, and 0 V is applied to the source line connected to the selected nonvolatile semiconductor memory cell. Applying a voltage, the first memory device is higher than a voltage applied to one of the first memory device and the second memory device connected to the selected nonvolatile semiconductor memory cell when reading data.
  • a voltage for checking the threshold voltage is applied to the other memory element, and the first select gate and the second select gate connected to the selected nonvolatile semiconductor memory cell are turned on.
  • the one memory element may be turned on, and whether or not the other memory element is turned on may be detected by a flowing current.
  • a nonvolatile semiconductor memory device includes a first memory element and a second memory element that are MOS transistors formed over a semiconductor substrate, and a MOS transistor that selects the memory element.
  • a non-volatile semiconductor memory device having a memory cell array in which non-volatile semiconductor memory cells each composed of a first select transistor and a second select transistor are arranged, and forming a drain of the first select transistor 1 n-type diffusion layer, a first polysilicon forming a gate electrode of the first selection transistor, a second forming a source of the first selection transistor and a drain of the first memory element.
  • an n-type diffusion layer a second polysilicon forming a floating gate electrode of the first memory element; A third n-type diffusion layer forming a source of the first memory element and a drain of the second memory element; a third polysilicon forming a floating gate electrode of the second memory element; A fourth n-type diffusion layer forming a source of the second memory element and a drain of the second selection transistor; a fourth polysilicon forming a gate electrode of the second selection transistor; A transistor forming portion in which a fifth n-type diffusion layer forming a source of the selection transistor is sequentially arranged in a series direction; and in parallel with the transistor forming portion in the series direction and crossing the second polysilicon A sixth diffusion layer disposed at a position to be parallel to the transistor formation portion and on the opposite side of the transistor formation portion from the sixth n-type diffusion layer.
  • a plurality of non-volatile semiconductor memory cells as an arrangement of the memory cell array comprising: a metal wiring; and a second metal wiring arranged in the series direction connected to the seventh diffusion layer through a contact.
  • the nonvolatile semiconductor memory cells are respectively perpendicular to the nonvolatile semiconductor memory cells adjacent to the series direction and the direction perpendicular to the series direction.
  • the first n-type diffusion layer is shared with one of the adjacent non-volatile semiconductor memory cells arranged symmetrically, and the other non-volatile semiconductor memory cell adjacent to the fifth And the sixth diffusion layer and the seventh diffusion layer of the non-volatile semiconductor memory cells adjacent to each other in the series direction are connected to each other and the non-volatile semiconductor memory adjacent to the series direction.
  • the first metal wiring and the second metal wiring of the cell are connected, and the nonvolatile semiconductor memory cell includes the nonvolatile semiconductor memory cell adjacent to the vertical direction of the series direction and the sixth metal wiring.
  • the first diffusion layer, the first metal wiring, the seventh diffusion layer, and the second metal wiring are shared, and the first polysilicon and the fourth polysilicon are connected, and the non-volatile In the semiconductor memory cell, for each column, the first n-type diffusion layer is commonly connected to a drain line via a contact, and the fifth n-type diffusion layer is commonly connected to a source line via a contact.
  • a nonvolatile memory can be realized by a standard logic CMOS process, and a capacitor having a large area (a capacitor formed on the surface of the floating gate and the semiconductor substrate) is provided.
  • the area of the memory cell and the memory cell array can be minimized by arranging in a compact manner.
  • a nonvolatile memory can be realized by a standard logic CMOS process, and an OTP (One Time Programmable ROM) having a single-layer polysilicon structure and an MTP (MTP) Multi Time Programmable ROM) can be provided.
  • OTP One Time Programmable ROM
  • MTP Multi Time Programmable ROM
  • a capacitor having a large area (a capacitor formed by a floating gate and the surface of the semiconductor substrate) can be compactly arranged to minimize the area. For this reason, the area of the memory cell and the memory cell array can be minimized.
  • a nonvolatile semiconductor memory cell when a nonvolatile semiconductor memory cell is configured using a plurality of floating gate transistors connected in parallel, a layout suitable for a one-layer polysilicon process can be easily obtained. Therefore, for example, a highly reliable nonvolatile semiconductor memory cell and device can be realized by a standard logic CMOS process. For example, an effect that a logic embedded memory can be realized easily and inexpensively is obtained.
  • nonvolatile semiconductor memory cell and a nonvolatile semiconductor memory device using the nonvolatile semiconductor memory cell having a small arrangement area and improved memory retention reliability using a standard CMOS process, and a logic An embedded memory can be realized easily and inexpensively.
  • a nonvolatile semiconductor memory cell having a small arrangement area and improved memory retention reliability by arranging memory elements in series in a plane and in series with a select transistor, and A nonvolatile semiconductor memory device using the same can be realized.
  • FIG. 1 is a plan view of a nonvolatile semiconductor memory element according to a first embodiment of the present invention.
  • 1 is an equivalent circuit diagram of a nonvolatile semiconductor memory element according to a first embodiment of the present invention.
  • 1 is a cross-sectional view of the nonvolatile semiconductor memory element according to the first embodiment of the present invention taken along the line A10-A10 '.
  • 1 is a B10-B10 'cross-sectional view of a nonvolatile semiconductor memory element according to a first embodiment of the present invention.
  • 1 is a C10-C10 'cross-sectional view of a nonvolatile semiconductor memory element according to a first embodiment of the present invention.
  • FIG. 1B is an equivalent circuit diagram of the memory cell shown in FIG. 1A.
  • FIG. 1B is a table for explaining the operation of the memory cell shown in FIG. 1A. It is a figure which shows the characteristic of transistor T102 of the memory cell shown to FIG. 1A. It is a figure which shows the structure of transistor T102 of the memory cell shown to FIG. 1A.
  • FIG. 1B is a diagram showing characteristics of transistors T101 and T102 of the memory cell shown in FIG. 1A.
  • FIG. 1B is a diagram showing a configuration of transistors T101 and T102 of the memory cell shown in FIG. 1A. It is a figure which shows the equivalent circuit of the coupling type
  • FIG. 10B is a B10-B10 'cross sectional view showing a configuration of a nonvolatile semiconductor memory element according to a seventh embodiment of the present invention. It is a figure which shows the structure of the non-volatile semiconductor memory device which concerns on the 8th Embodiment of this invention.
  • FIG. 34 is an equivalent circuit diagram showing a configuration of a nonvolatile semiconductor memory element according to a fourteenth embodiment of the present invention.
  • FIG. 28A is a cross-sectional view taken along the line A10-A10 'showing the configuration of the nonvolatile semiconductor memory element according to the fourteenth embodiment of the present invention. It is a B10-B10 'sectional view showing a configuration of a nonvolatile semiconductor memory element according to a fourteenth embodiment of the present invention. It is a C10-C10 'sectional view showing the configuration of the nonvolatile semiconductor memory element according to the fourteenth embodiment of the invention.
  • FIG. 34 is an E10-E10 ′ sectional view showing the configuration of the nonvolatile semiconductor memory element in accordance with the fourteenth embodiment of the present invention.
  • FIG. 20 is a diagram for explaining the operation of the memory cell shown in FIGS. 20A to 20F. It is a figure which shows the structure of the non-volatile semiconductor memory device based on 15th Embodiment of this invention. It is a figure which shows the structure of the non-volatile semiconductor memory device which concerns on the 16th Embodiment of this invention.
  • FIG. 24 is a diagram showing an operation table of the memory cell array shown in FIG. 23.
  • FIG. 38 is a plan view of a nonvolatile semiconductor memory element in accordance with a seventeenth embodiment of the present invention.
  • FIG. 34 is an equivalent circuit diagram of a nonvolatile semiconductor memory element in accordance with a seventeenth embodiment of the present invention.
  • FIG. 34A is a cross-sectional view taken along the line A20-A20 'of the nonvolatile semiconductor memory device according to the seventeenth embodiment of the present invention.
  • FIG. 38 is a B20-B20 ′ cross-sectional configuration diagram of a nonvolatile semiconductor memory element in accordance with a seventeenth embodiment of the present invention.
  • FIG. 26 is a diagram for explaining an operation in the case of OTP of the memory cell shown in FIGS. 25A to 25D.
  • FIG. 26 is a diagram for explaining an operation in the case of MTP of the memory cell shown in FIGS. 25A to 25D.
  • FIG. 26 is an equivalent circuit diagram of the memory cell shown in FIGS. 25A to 25D.
  • FIG. 26 is a diagram showing characteristics of a transistor T201 of the memory cell shown in FIGS. 25A to 25D.
  • FIG. 26 is a configuration diagram of a transistor T201 of the memory cell shown in FIGS. 25A to 25D. It is a figure which shows the self-convergence characteristic of the threshold value by drain stress. It is a figure which shows the circuit structure which shows the characteristic of FIG. 28A. It is a figure which shows the equivalent circuit of the coupling type
  • FIG. 32 is a diagram showing a configuration of a row decoder shown in FIG. 31.
  • FIG. 32 is a diagram for explaining the row decoder shown in FIG. 31.
  • FIG. 32 shows the operation
  • FIG. 32 shows the structure of the non-volatile semiconductor memory device which concerns on the 20th Embodiment of this invention.
  • FIG. 36 is a diagram showing a configuration of a row decoder shown in FIG. 35.
  • FIG. 37 is a diagram showing an operation table of the row decoder shown in FIG. 36. It is a figure which shows the structure of the non-volatile semiconductor memory device based on the 22nd Embodiment of this invention.
  • FIG. 34 is a plan view showing a configuration of a nonvolatile semiconductor memory element in accordance with a twenty-third embodiment of the present invention.
  • FIG. 36 is a B20-B20 ′ sectional view showing the configuration of the nonvolatile semiconductor memory element according to the twenty-third embodiment of the present invention.
  • FIG. 24 It is a figure which shows the structure of the non-volatile semiconductor memory device based on 24th Embodiment of this invention. It is a figure which shows the structure of the non-volatile semiconductor memory device based on 25th Embodiment of this invention. It is a figure which shows the structure of the non-volatile semiconductor memory device based on 26th Embodiment of this invention. It is a figure which shows the structure of the non-volatile semiconductor memory device which concerns on the 27th Embodiment of this invention. It is a figure which shows the structure of the non-volatile semiconductor memory device which concerns on the 28th Embodiment of this invention.
  • FIG. 38 is a plan view showing a configuration of a nonvolatile semiconductor memory element according to a twenty-ninth embodiment of the present invention.
  • FIG. 38 is an equivalent circuit diagram showing a configuration of a nonvolatile semiconductor memory element according to a twenty-ninth embodiment of the present invention.
  • FIG. 36A is a cross-sectional view taken along the line A20-A20 'showing the configuration of the nonvolatile semiconductor memory element according to the twenty-ninth embodiment of the invention.
  • FIG. 38B is a B20-B20 'sectional view showing the configuration of the nonvolatile semiconductor memory element in accordance with the twenty-ninth embodiment of the present invention. [FIG.
  • FIG. 46 is a diagram for explaining an operation in the case of the OTP of the memory cell shown in FIGS. 45A to 45E.
  • FIG. 46 is a diagram for explaining an operation in the case of MTP of the memory cell shown in FIGS. 45A to 45E. It is a figure which shows the structure of the non-volatile semiconductor memory device which concerns on 30th Embodiment of this invention. It is a figure which shows the structure of the non-volatile semiconductor memory device based on 31st Embodiment of this invention.
  • FIG. 48 is a diagram showing an operation table in the case of OTP of the memory cell array shown in FIG. 47.
  • FIG. 48 is a diagram showing an operation table in the case of MTP in the memory cell array shown in FIG. 47.
  • FIG. FIG. 38 is a plan view of a nonvolatile semiconductor memory cell used in the thirty-second to thirty-sixth embodiments of the present invention.
  • FIG. 44 is an equivalent circuit diagram of the nonvolatile semiconductor memory cell used in the thirty-second to thirty-sixth embodiments of the present invention.
  • FIG. 38 is a cross-sectional view of the nonvolatile semiconductor memory cell taken along the line A30-A30 'used in the thirty-second to thirty-sixth embodiments of the present invention.
  • FIG. 44 is a B30-B30 'cross sectional view of a nonvolatile semiconductor memory cell used in the thirty-second to thirty-sixth embodiments of the present invention.
  • FIG. 34 is a C30-C30 'cross sectional view of a nonvolatile semiconductor memory cell used in the thirty-second to thirty-sixth embodiments of the present invention.
  • FIG. 50B is a diagram showing a list of operation states of the nonvolatile semiconductor memory cells having the basic structure shown in FIGS. 50A to 50E.
  • FIG. 50A is a diagram for explaining the characteristics of the nonvolatile semiconductor memory cell having the basic structure shown in FIGS. 50A to 50E.
  • FIG. 50B is a circuit diagram of the nonvolatile semiconductor memory cell having the basic structure shown in FIGS.
  • FIG. 50A is a diagram for explaining another characteristic of the nonvolatile semiconductor memory cell having the basic structure shown in FIGS. 50A to 50E.
  • FIG. 50B is a circuit diagram of the nonvolatile semiconductor memory cell having the basic structure shown in FIGS. 50A to 50E.
  • FIG. 50A is a diagram for explaining an equivalent circuit of a coupling system of the nonvolatile semiconductor memory cell having the basic structure shown in FIGS. 50A to 50E.
  • FIG. 50B is a circuit diagram of the nonvolatile semiconductor memory cell having the basic structure shown in FIGS. 50A to 50E.
  • FIG. 50A is a diagram showing a calculation formula for coupling of the nonvolatile semiconductor memory cell having the basic structure shown in FIGS. 50A to 50E.
  • FIG. 38 is an equivalent circuit diagram of the nonvolatile semiconductor memory cell in the thirty-second embodiment of the present invention.
  • FIG. 38 is a cross-sectional structure diagram of a nonvolatile semiconductor memory cell in a thirty-second embodiment of the present invention.
  • FIG. 56B is a B30-B30 ′ cross-sectional view of the nonvolatile semiconductor memory cell shown in FIGS. 56A to 56C.
  • FIG. 57 is a cross-sectional view of the nonvolatile semiconductor memory cell shown in FIGS. 56A to 56C, taken along the line C30-C30 '.
  • FIG. 56B is a B30-B30 ′ cross-sectional view of the nonvolatile semiconductor memory cell shown in FIGS. 56A to 56C, taken along the line C30-C30 '.
  • FIG. 57 is a cross-sectional view of the nonvolatile semiconductor memory cell taken along the line D30-D30 ′ shown in FIGS. 56A to 56C.
  • FIG. 57 is a schematic plan view showing an example (a thirty-third embodiment) in which the nonvolatile semiconductor memory cells shown in FIGS. 56A to 56C are arranged in an array.
  • FIG. 38 is a schematic plan structural view of a nonvolatile semiconductor memory cell in a thirty-fourth embodiment of the present invention.
  • FIG. 38 is an equivalent circuit diagram of a nonvolatile semiconductor memory cell in a thirty-fourth embodiment of the present invention.
  • FIG. 38 is a cross-sectional structure diagram of a nonvolatile semiconductor memory cell in a thirty-fourth embodiment of the present invention.
  • FIG. 57 is a schematic plan view showing an example (a thirty-fifth embodiment) in which the nonvolatile semiconductor memory cells shown in FIGS. 56A to 56C are arranged in an array.
  • FIG. 44 is a circuit diagram of a nonvolatile semiconductor memory device in a thirty-sixth embodiment of the present invention.
  • FIG. 62 is a diagram showing a list of operation states of the nonvolatile semiconductor memory device shown in FIG. 61.
  • FIG. 38 is a plan view of a memory element in a thirty-seventh embodiment.
  • FIG. 38 is a cross-sectional view of a memory element in a thirty-seventh embodiment.
  • FIG. 38 is an equivalent circuit diagram of a memory element in a thirty-seventh embodiment.
  • FIG. 38 is a schematic diagram showing an equivalent circuit of a coupling system for memory elements in a thirty-seventh embodiment.
  • 41 is a graph illustrating characteristics of a memory element in a thirty-seventh embodiment.
  • 38 is a graph showing another characteristic of the memory element in the thirty-seventh embodiment. It is a figure showing operation
  • FIG. 38 is a plan view of a nonvolatile semiconductor memory cell in a thirty-seventh embodiment.
  • FIG. 38 is a cross-sectional view of a nonvolatile semiconductor memory cell in a thirty-seventh embodiment.
  • FIG. 38 is an equivalent circuit diagram of a nonvolatile semiconductor memory cell in a thirty-seventh embodiment.
  • FIG. 41 is a table showing operations of nonvolatile semiconductor memory cells according to a thirty-seventh embodiment.
  • FIG. 44 is a plan view of a nonvolatile semiconductor memory cell in a thirty-eighth embodiment.
  • FIG. 44 is a cross-sectional view of a nonvolatile semiconductor memory cell in a thirty-eighth embodiment.
  • FIG. 38 is an equivalent circuit diagram of a nonvolatile semiconductor memory cell in a thirty-eighth embodiment.
  • FIG. 38 is a diagram illustrating operation of a nonvolatile semiconductor memory cell in a thirty-eighth embodiment.
  • FIG. 38 is a schematic diagram showing the configuration of a nonvolatile semiconductor memory device in a thirty-eighth embodiment.
  • FIG. 44 is a plan view of a nonvolatile semiconductor memory cell in a thirty-eighth embodiment.
  • FIG. 44 is a cross-sectional view of a nonvolatile semiconductor memory cell in a thirty-eighth embodiment.
  • FIG. 38
  • FIG. 38 is a schematic diagram showing an arrangement configuration of memory cells in a memory cell array according to a thirty-eighth embodiment. It is the schematic which showed the structure of the non-volatile semiconductor memory device in 39th Embodiment.
  • FIG. 38 is a plan view of a nonvolatile semiconductor memory cell in a forty embodiment.
  • FIG. 44 is a cross-sectional view of the nonvolatile semiconductor memory cell in the forty embodiment.
  • FIG. 38 is an equivalent circuit diagram of a nonvolatile semiconductor memory cell in a forty embodiment. It is the schematic which showed the arrangement configuration of the memory cell of the memory cell array in 40th Embodiment.
  • FIG. 44 is a schematic diagram showing a circuit configuration of a nonvolatile semiconductor memory cell according to a forty-first embodiment.
  • FIG. 44 is a schematic diagram showing a planar layout of the nonvolatile semiconductor memory cell in the forty-first embodiment.
  • FIG. 42 is a schematic diagram showing a cross-sectional structure taken along the line A51-A51 'of the nonvolatile semiconductor memory cell according to the forty-first embodiment.
  • FIG. 44 is a schematic diagram showing a cross-sectional structure taken along the line B51-B51 'of the nonvolatile semiconductor memory cell according to the forty-first embodiment.
  • FIG. 42 is a schematic diagram showing a cross-sectional structure of a nonvolatile semiconductor memory cell according to a forty-first embodiment, taken along C51-C51 '.
  • FIG. 44 is a diagram showing operating voltages for writing 5-1, writing 5-2, erasing 6-1, erasing 6-2, and reading of the nonvolatile semiconductor memory cell of the forty-first embodiment. It is a figure which shows the write-protection operating voltage with respect to the non-volatile semiconductor memory cell of 41st Embodiment. It is the schematic which shows the coupling of the electrostatic capacitance in the non-volatile semiconductor memory cell of 41st Embodiment. 42 is a circuit diagram illustrating a nonvolatile semiconductor memory cell according to a forty-first embodiment.
  • FIG. FIG. 44 is a plan view showing a layout of a nonvolatile semiconductor memory cell in a forty-second embodiment.
  • FIG. 44 is a cross-sectional view of the nonvolatile semiconductor memory cell according to the forty-second embodiment, taken along the line A52-A52 '.
  • FIG. 42 is a cross-sectional view of the nonvolatile semiconductor memory cell according to the forty-second embodiment, taken along the line B52-B52 '.
  • FIG. 44 is a cross-sectional view of the nonvolatile semiconductor memory cell according to the forty-second embodiment, taken along the line C52-C52 '. It is the schematic which shows the structure of the memory cell array of 43rd Embodiment.
  • FIG. 44 is a schematic diagram illustrating a layout of a memory cell array according to a forty-third embodiment.
  • FIG. 44 is a schematic diagram showing a configuration of a memory cell array according to a forty-fifth embodiment.
  • FIG. 44 is a schematic diagram illustrating a layout of a memory cell array according to a forty-fifth embodiment.
  • FIG. 38 is a plan view showing a layout of a nonvolatile semiconductor memory cell in a 46th embodiment.
  • FIG. 46 is a cross-sectional view of the nonvolatile semiconductor memory cell according to the 46th embodiment taken along the line A53-A53 '. It is the schematic which showed the layout of the memory cell array of 46th Embodiment. It is a plane schematic structure figure of the non-volatile semiconductor memory cell in background art of the present invention. It is an equivalent circuit diagram of the non-volatile semiconductor memory cell in the background art of this invention.
  • FIG. 46 is a cross-sectional view of the nonvolatile semiconductor memory cell according to the 46th embodiment taken along the line A53-A53 '. It is the schematic which showed the layout of the memory cell array of 46th Embodiment.
  • It is a plane schematic structure figure of the non-volatile semiconductor memory cell in background art of the present invention. It is an equivalent circuit diagram of the non-volatile semiconductor memory cell in the background art of this invention.
  • FIG. 96A is a cross-sectional view of the nonvolatile semiconductor memory cell in the background art of the present invention taken along the line A30-A30 'of FIG.
  • FIG. 96B is a cross-sectional view of the nonvolatile semiconductor memory cell taken along the line D30-D30 ′ of FIG. It is a figure for demonstrating the data retention characteristic of the non-volatile semiconductor memory cell in the background art of this invention.
  • It is an equivalent circuit diagram of the non-volatile semiconductor memory cell in the background art of this invention. It is a circuit diagram which shows the non-volatile semiconductor memory cell in a prior art example. It is a top view which shows the non-volatile semiconductor memory cell in a prior art example.
  • A59-A59 'sectional drawing which shows the non-volatile semiconductor memory cell in a prior art example.
  • B59-B59 'sectional drawing which shows the non-volatile semiconductor memory cell in a prior art example.
  • First Embodiment 1A to 1E are configuration diagrams of a nonvolatile semiconductor memory device according to the first embodiment of the present invention, showing an example of an EEPROM cell.
  • the “nonvolatile semiconductor memory element” may be simply referred to as “memory cell”.
  • FIG. 1A shows a plan view of the EEPROM cell.
  • 1B is an equivalent circuit diagram
  • FIG. 1C is a cross-sectional view along A10-A10 ′ in FIG. 1A
  • FIG. 1D is a cross-sectional view along B10-B10 ′
  • FIG. 1E is along C10-C10 ′. A cross-sectional view is shown.
  • the EEPROM cell includes a transistor T101 (first transistor), a transistor T102 (second transistor), and a capacitor C101, and includes a drain D100, a source S100, a select gate SG100, a control gate CG100, A floating gate FG100 is included.
  • C101 is a capacitor between the control gate CG100 and the floating gate FG100.
  • 1001 is a p-type semiconductor substrate
  • 1002 is an n-type well (n-well) formed on the p-type semiconductor substrate 1001
  • 1003 is a MOS constituting the first transistor T101.
  • 1004 is a floating gate type transistor (second gate region) constituting the second transistor T102
  • 1005 is an n-type drain diffusion layer of the transistor T101
  • 1006 is a source of the transistor T101.
  • n-type diffusion layer that also becomes the drain of the transistor T102
  • 1007 is an n-type diffusion layer that becomes the source of the transistor T102
  • 1008 is a polysilicon layer that becomes the gate of the transistor T101
  • 1009 is a polysilicon layer that becomes the floating gate of the transistor T102.
  • 1010 is a contact connecting the diffusion layer 1005 and the metal wiring 1012
  • 1011 is a contact connecting the diffusion layer 1007 and the metal wiring 1013
  • 1012 is a metal wiring for drawing out the drain D100 of the transistor T101
  • 1013 is the floating gate type transistor T102.
  • Metal wiring for extracting the source S100, 1014 are capacitors C101 and 1015 are p-type diffusion layers, and is the other end of the capacitor C101.
  • 1016 is a contact for connecting the p-type diffusion layer 1015 and the control gate wiring (metal wiring) 1019
  • 1017 is an n-type diffusion layer formed on the n-type well 1002
  • 1018 is an n-type diffusion layer 1017 and the control gate (metal wiring).
  • 1019 is a contact connecting to 1019
  • 1019 is a metal wiring which becomes a control gate wiring
  • 1020 is an insulating oxide film for isolation.
  • the memory cell is characterized by an n-type drain diffusion layer 1005 of the transistor T101, an n-type diffusion layer 1006 that is the source of the transistor T101 and also the drain of the T102, and an n-type diffusion that is the source of the transistor T102.
  • a transistor formation portion 1030 including the layer 1007 and the like is arranged in the vertical direction (vertical direction in the drawing). Further, the metal wiring 1012 of the drain of the memory cell, which becomes a bit line, is also arranged in the vertical direction.
  • a polysilicon layer 1008 serving as a select gate and a control gate wiring (metal wiring) 1019 are arranged in the horizontal direction (left and right in the drawing), and the capacitor C101 (1002, 1009, 1014, 1015) having a larger area is further provided. , 1016, etc.) are compactly arranged to minimize the memory cell area.
  • FIGS. 2A and 2B are diagrams for explaining the operation of the memory cell shown in FIGS. 1A to 1E. The operation will be described below with reference to FIGS. 2A and 2B.
  • the first method is a writing method by hot electron injection.
  • 8V is applied to the select gate SG100
  • 3 to 8V is applied to the control gate CG100
  • 5V is applied to the drain D100
  • 0V is applied to the source S100. Since a high voltage is applied to the drain and gate and the operation is performed in a saturation region described later, a high electric field is applied to the depletion layer in the vicinity of the drain, hot electrons are generated, and this is injected into the floating gate. Since electrons are injected, the threshold value of the transistor T102 is apparently increased.
  • the select gate SG100 is biased to 10V
  • the control gate CG100 is 0V
  • the drain D100 is 8V
  • the source S100 is open (open) or biased to about 2V.
  • FN current Fowler-Nordheim tunnel current
  • FIG. 3A is a diagram showing the characteristics of the transistor T102 of the memory cell shown in FIGS. 1A to 1E, and shows the VCG-ID characteristics as the characteristics of only the transistor T102.
  • FIG. 3B is a diagram showing a configuration of the transistor T102 of the memory cell shown in FIG. 1A.
  • the initial threshold is about 1V.
  • electrons are injected into the floating gate, so that the threshold value is apparently increased to 3V as shown in the figure. Further, when erased, the apparent threshold value is lowered to ⁇ 2V.
  • the write voltage is set to 3 to 8 V. Since the floating gate is positively charged as described later when the transistor T102 is over-erased, the control gate CG100 is set too high during writing. This is because, when the voltage is applied, the region enters the non-saturated region, so that hot electrons are hardly generated and the write characteristics are deteriorated.
  • the voltage of the control gate CG100 is set to a low value, and if written, the voltage of the control gate CG100 is gradually increased in accordance with the amount of writing.
  • a step-up writing method may be employed.
  • the first high voltage (for example, 8 V) is applied to the gate of the first transistor T101 when the charge is accumulated in the floating gate 1009. Then, a second voltage (for example, 5 V) is applied to the drain, a third voltage (3 to 8 V) is applied to the control gate CG100 of the second transistor T102, and a voltage of “0” V is applied to the source S100. As a result, hot electrons are generated near the drain of the second transistor T102 and injected into the floating gate 1009.
  • a second voltage for example, 5 V
  • a third voltage (3 to 8 V) is applied to the control gate CG100 of the second transistor T102
  • a voltage of “0” V is applied to the source S100.
  • a fourth voltage for example, 10V
  • a fifth voltage for example, 8V
  • the drain of the second transistor T102 By applying “0” V to the control gate CG100 of the second transistor T102 and opening the source S100, or applying a sixth voltage (for example, 2 V), the drain of the second transistor T102 and By applying a high electric field between the floating gates, charges are discharged from the floating gate to the drain.
  • FIG. 4A is a diagram illustrating characteristics of the transistors T101 and T102 of the memory cell illustrated in FIGS. 1A to 1E, and illustrates characteristics in which the transistors T101 and T102 are connected in series.
  • FIG. 4B shows a configuration of transistors T101 and T102 of the memory cell shown in FIG. 1A.
  • the writing method 1-2 is performed when writing is performed with the FN current.
  • 5V is applied to the select gate SG100, 15V to the control gate CG100, 0V to the drain D100, and open or 0V to the source S100, a high voltage is applied between the channel and the floating gate, and electron injection is performed.
  • FIG. 5A shows an equivalent circuit of the coupling system of this memory cell.
  • C100 (FD100) C100 (FS100)
  • the first transistor corresponds to the transistor T101
  • the second transistor corresponds to the transistor T102.
  • the first n-type diffusion layer serving as the drain of the first transistor is the n-type diffusion layer 1005, the second n-type diffusion layer is the n-type diffusion layer 1006, and the third n-type diffusion layer is the third n-type.
  • the diffusion layer corresponds to the n-type diffusion layer 1007, respectively.
  • the first gate region portion described above corresponds to a region between the first n-type diffusion layer 1005 and the second n-type diffusion layer 1006 in the MOS transistor 1003, and the second gate region portion described above.
  • the metal wiring 1012 corresponds to the first metal wiring
  • the polysilicon layer 1008 corresponds to the polysilicon layer
  • the metal wiring 1013 corresponds to the second metal wiring (second embodiment to second embodiment). The same applies to 12 embodiment
  • the first high voltage applied to the gate of the first transistor is the voltage “8” V of the select gate SG100 shown in the operation table of FIG. 2B.
  • the second voltage applied to the drain corresponds to the voltage “5” V of the drain D100
  • the third voltage applied to the control gate corresponds to the voltage “3 to 8 of the control gate CG100. “V corresponds.
  • the fourth voltage applied to the gate of the first transistor at the time of erasing the charge to the floating gate corresponds to the voltage “10” V of the select gate SG100, and is applied to the drain of the first transistor.
  • the fifth voltage applied corresponds to the voltage “8” V of the drain D100
  • the voltage applied to the source of the second transistor corresponds to the voltage “2” V of the source S100.
  • a transistor forming portion 1030 for forming the first transistor and the second transistor is arranged in a first direction (vertical direction in FIG. 1A) on the surface of the semiconductor substrate.
  • the transistor formation portion 1030 includes, in order from the top, a first n-type diffusion layer 1005 serving as the drain of the first transistor T101, and a first gate region portion (first diffusion layer forming the channel of the first transistor). 1005 and the second diffusion layer 1006), a second n-type diffusion layer 1006 that is the source of the first transistor T101 and also the drain of the second transistor, and a channel that forms the channel of the second transistor T102.
  • Two gate region portions (regions between the second diffusion layer 1005 and the third diffusion layer 1007) and a third n-type diffusion layer 1007 serving as a source are disposed.
  • the first metal wiring 1012 is arranged in the vertical direction.
  • the metal wiring 1012 is arranged in parallel with the transistor formation portion 1030 and spaced from the surface of the semiconductor substrate, and the metal wiring 1012 is connected to the drain of the first transistor (first n-type diffusion layer 1005) through a contact. Is done.
  • a polysilicon layer 1008 is formed in the left-right direction so as to face the first gate region of the first transistor T101.
  • a rectangular n-type well 1002 is formed in the left-right direction with a predetermined width and depth.
  • the rectangular floating gate 1009 is disposed in the left-right direction so as to face the surface of the semiconductor substrate, the region on the left end side thereof faces the surface of the n-type well 1002, and the region on the right end side is the second transistor.
  • the second gate region portion (a channel forming region intermediate between the second n-type diffusion layer 1006 and the third n-type diffusion layer 1007) is arranged to face the second gate region portion.
  • a p-type diffusion layer 1015 having a predetermined width and depth is formed in the left-right direction adjacent to the left side of the region facing the floating gate 1009 of the n-type well 1002.
  • the p-type diffusion layer 1015 and the control gate wiring 1019 are connected by a contact 1016.
  • the control gate line 1019 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate 1009, and is connected to the p-type diffusion layer 1015 through a contact 1016.
  • the second metal wiring 1013 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the third n-type diffusion layer 1007 serving as the source of the second transistor T102. Metal wiring 1013 is connected to third n-type diffusion layer 1007 through contact 1011.
  • the transistor forming portions for forming the first transistor T101 and the second transistor T102 are arranged in the vertical direction.
  • a metal wiring (bit line) connected to the drain of the first transistor is arranged on the left side of the transistor forming portion, and a metal wiring connected to the gate layer of the first transistor and the source of the second transistor.
  • An n-type well is disposed on the left side of the transistor formation portion, and the surface of the n-type well and the second gate region portion of the second transistor (between the second n-type diffusion layer and the third n-type diffusion layer).
  • a floating gate is arranged in the left-right direction so as to face the channel forming region), and a control gate wiring connected to a control gate for applying a potential to the floating gate is also arranged in the left-right direction.
  • a non-volatile memory can be realized by a standard logic CMOS process, and a capacitor with a large area (a capacitor formed on the surface of the floating gate and the semiconductor substrate) can be compactly arranged to minimize the area. .
  • the metal wiring 1012 is arranged on the left side of the transistor forming portion 1030. However, it can be arranged directly above or on the right side.
  • FIG. 6 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the second embodiment of the present invention.
  • the example shown in FIG. 6 is an example of an EEPROM in which a nonvolatile semiconductor memory element (memory cell) according to the present invention is incorporated in a matrix array (memory cell array).
  • FIG. 6 has an 8-bit configuration of IO-100 to IO-107, and memory cells M111-0 to M111-7,..., M1m1-0 to M1m1-7 are combined to form a memory cell array 1100- 1 is constructed. In this way, a total of 1100-n is configured in units of 8 bits.
  • An 8-bit unit memory cell (for example, M111-0 to M111-7) is called a memory cell block.
  • the select gate SG100, the control gate CG100, and the source S100 are connected in common, respectively, and the select gate wiring SG111, the control gate wiring CG111, and the source are respectively connected. Connected to line S101.
  • the memory cells M1m1-0 to M1m1-7 (8-bit unit memory cell block) are connected to the select gate line SG1m1, the control gate line CG1m1, the source line S101, and the memory cells M11n-0 to M11n- 7 is connected to the select gate line SG11n, the control gate line CG11n, and the source line S10n, and the memory cells M1mn-0 to M1mn-7 are connected to the select gate line SG1mn, the control gate line CG1mn, and the source line S10n, respectively.
  • the row decoders 1200-1 to 1200-m that selectively output based on the row address are set so as to select the select gate SG100 and the control gate CG100 of the memory cell.
  • a row decoder 1200-1 receives and selects a row address signal, a row decoder circuit 1201, an inverter 1202 that receives the output of the row decoder circuit 1201 and outputs an inverted signal, and outputs the NAND circuits 1204 and 1202 to the high voltage VP101.
  • the select circuit 1300-11 receives a selection signal from a column decoder described later, and transfers the output of the level shift circuit 1203 to the select gate SG100.
  • the select gate SG100 is connected to the GND.
  • the transistor 1302 is set to (0V)
  • the transistor 1303 that transfers the output of the level shift circuit 1205 to the control gate CG100
  • the transistor 1304 that sets the control gate CG100 to GND when the column decoder is not selected.
  • An output signal COL101 of the column decoder circuit is input to the transistors 1301 and 1303, and an inverted signal COLB101 of the column decoder output is input to the transistors 1302 and 1304.
  • column decoders 1400-1 to 1400-n selected by the column address are provided.
  • the column decoder 1400-1 outputs the output of the decoder circuit 1401, the inverter 1402, and the inverter 1402 that are selected and output by the column address to the high voltage VP103.
  • the level shift circuit 1403 for converting to The output of the level shift circuit 1403 is the aforementioned signal COL101, and the output of the inverter 1402 is the aforementioned signal COLB101.
  • bit lines BIT101-0 to BIT101-7 are respectively connected to column selection transistors C101-0 to C101-7 selected by an output signal COL101 of the column decoder circuit, and the other ends of the column selection transistors C101-0 to C101-7 are Are connected to the data input / output lines Data100 to Data107, respectively.
  • the data input / output lines Data100 to Data107 are connected to a data input conversion circuit 1500 that receives the write data input signals Din100 to Din107 and outputs a high voltage signal VP104 necessary for writing and erasing.
  • the data input / output lines Data100 to Data107 are connected to sense amplifiers 1600-0 to 1600-7, which amplify the read data and output to the outside, and output the output data Dout100 to Dout107. The same connection is made for the memory cell array 1100-n.
  • an 8-bit memory cell block of memory cells M111-0 to M111-7 is selected.
  • a write operation will be described.
  • the row decoder 1200-1 is selected by the row address.
  • the row decoder circuit 1201 is selected by the row address and outputs “1”.
  • the output of the inverter 1202 becomes “0”, and the level shift circuit 1203 outputs VP101 (for example, 8V).
  • the NAND circuit 1204 becomes “0”, and the level shift circuit 1205 outputs VP102 (for example, 5V).
  • the column decoder 1400-1 is selected by the column address, the decoder circuit 1401 outputs “1”, the inverter 1402 outputs “0”, and the level shift circuit 1403 outputs VP103 (for example, 10 V) as the COL101 signal.
  • the COLB 101 outputs “0” (0 V).
  • the select circuit 1300-11 the transistors 1301 and 1303 are turned on, the transistors 1302 and 1304 are turned off, the output VP101 (8 V) of the level shift circuit 1203 is supplied to the select gate wiring SG111, and the control gate wiring CG111 is supplied to the control gate wiring CG111.
  • the output VP102 (5V) of the level shift circuit 1205 is supplied.
  • the write input data Din100 to Din107 supply the write voltage VP104 (for example, 5V) to the data input / output lines Data100 to Data107 via the data input conversion circuit 1500.
  • the column decoder 1400-n is deselected, the output signal COL10n is “0” (0V), and the COLB10n is “1”, so that the select circuits 1300-1n to 1300-mn are deselected and the memory cell array 1100- n is in a non-selected state. Further, the row decoder 1200-m is also not selected, and the outputs of the level shift circuits 1203 and 1205 are “0” (0 V), so that M1m1-0 to M1m1-7 are not selected.
  • the transistor T102 if overerased at the time of erasing, the transistor T102 operates in a non-saturated region, so that there is a problem that writing is difficult at the initial stage.
  • the voltage (VP102) of the control gate CG100 is written several times such as 3V first, then 3.5V, 4.0V, etc., and the voltage of VP102 is stepped up each time. Therefore, it is always possible to operate in the saturation region, and as a result, high-speed writing can be achieved.
  • FIG. 7 is a diagram showing the configuration of the power supply voltage control circuit.
  • reference numeral 1701 denotes a power supply booster circuit, which includes an oscillator (oscillator), a charge pump, a voltage detection circuit, and the like (all not shown).
  • Internal boosting is performed using an external power supply VCC100 (for example, 3V) as a power supply, and an output VPP100 (for example, 10V) is output.
  • VCC100 for example, 3V
  • VPP100 for example, 10V
  • the voltage output circuit 1702 is composed of a voltage detection circuit and a regulator (both not shown), receives the high voltage VPP100, and supplies a voltage necessary for the memory cells of VP101, VP102, VP103, and VP104 as an output. To do.
  • FIGS. 8A to 8C are diagrams showing the voltage VP102 at the time of writing, the write signal Write, and the signal waveform of the control gate CG100.
  • the voltage VP102 is increased from 3V to 1V in steps of 4V, 5V, and 6V, and the write signal Write is repeatedly input.
  • the write voltage is stepped up and output to the control gate CG100 each time.
  • the output of the level shift circuit 1203 of the row decoder 1200-1 is VP101 (10V), the signal W100 is “0”, the NAND circuit 1204 is “1”, and the level shift circuit 1205 is “0” (0V )
  • VP102 (3 V) is output from the level shift circuit 1203 and the signal W100 is “0”, so the level shift circuit 1205 outputs “0” (0 V).
  • bit line precharge voltage 1V is applied to the data input / output lines Data100 to Data107 from the sense amplifiers 1600-0 to 1600-7 and the memory cell M111-0 is in the write state (off)
  • the high voltages VP101, VP102, VP103, and VP104 may be supplied from an internal power supply circuit (configured by a charge pump + voltage detection circuit + regulator or the like) (not shown) or from an external power supply. good.
  • the level shift circuit 1203 corresponds to the first level shift circuit
  • the level shift circuit 1205 corresponds to the second level shift circuit
  • the level shift circuit 1403 corresponds to the third level shift circuit.
  • the first transfer gate transistor corresponds to the transfer gate transistor 1301
  • the second transfer gate transistor corresponds to the transfer gate transistor 1303.
  • memory cells are column-selected in units of 1 byte in the column direction for each row (for example, memory cells M111-0 to M111-7).
  • the memory cell blocks are arranged.
  • the drains of the first transistors T101 of the memory cells M111-0 to M1mn-7 are commonly connected by bit lines BIT101-0 to BIT10n-7 along the row direction.
  • a select gate SG100 which is the gate of the first transistor T101 of the memory cell, is connected in common along the column direction by select gate wirings SG111 to SG11n, and is connected to the gate of the second transistor T102 of the memory cell.
  • a certain control gate CG100 is connected in common along the column direction by control gate wirings CG111 to CG11n.
  • source lines S101 to S10n are provided for each column selection range selected in units of 1 byte in the column direction, and the sources of the second transistors of the memory cells in all the rows in the column selection range are the source. Commonly connected by lines S101 to S10n.
  • the row decoders 1200-1 to 1200-m receive the address signal and output a row selection signal for selecting a memory cell.
  • the first level shift circuit 1203 converts the signal output from the row decoders 1200-1 to 1200-m into a signal of the first voltage VP101 applied to the select gate SG100.
  • the second level shift circuit 1205 converts the signal output from the row decoders 1200-1 to 1200-m into a signal of the second voltage VP102 applied to the control gate CG100.
  • the column decoders 1400-1 to 1400-n receive the address signal and output a column selection signal for selecting memory cells in units of 1 byte.
  • the third level shift circuit 1403 converts the column selection signal output from the column decoder into a signal of the third voltage VP103.
  • the select circuits 1300-11 to 1300-m1 use the column selection signal VP103 output from the third level shift circuit 1403 as a gate input, and transfer the output signal VP101 of the first level shift circuit 1203 to the select gate SG100.
  • the first transfer gate transistor 1301 and the column selection signal VP103 output from the third level shift circuit are used as gate inputs, and the second transfer gate that transfers the output signal VP102 of the second level shift circuit 1205 to the control gate CG100. And the transistor 1303.
  • the column selection transistors for example, the column selection transistors C101-0 to C101-7 select the bit line of the memory cell in units of 1 byte by using the column selection signal VP103 output from the third level shift circuit 1403 as a gate input.
  • 1-byte data input / output lines Data100 to Data107 are connected to the 1-byte bit lines BIT101-0 to BIT101-7 selected by the column selection transistors C101-0 to C101-7 via the column selection transistor.
  • the data input conversion circuit 1500 receives the input signals of the write data Din100 to Din107 in units of 1 byte and performs data writing and data erasing, through the data input / output lines Data100 to Data107 and the bit line, the first transistor.
  • a fourth voltage signal VP104 applied to the drain is output.
  • the sense amplifiers 1600-0 to 1600-7 amplify the memory cell data read to the data input / output lines Data100 to Data107 and output them to the outside.
  • the memory cells are selected so that the memory cells are column-selected in units of 1 byte (for example, M111-0 to M111-7) in the column direction.
  • a block is placed.
  • the drains of the first transistors of the memory cells are commonly connected by a bit line, and in each memory cell block, the select gate SG100 is commonly connected in the column direction, and the control gate CG100 is commonly connected in the column direction.
  • a signal applied to the select gate SG100 from the row selection signal output from the row decoder is converted to the first voltage VP101
  • a signal applied to the control gate CG100 from the row selection signal is converted to the second voltage VP102.
  • the first voltage VP101 is transferred to the select gate SG100 by the first transfer gate transistor, and the second voltage VP102 is controlled by the second transfer gate transistor. Transfer to CG100.
  • a 1-byte bit line selected by the column selection transistor is connected to a 1-byte data input / output line, and data is written to and read from the memory cell through the data input / output line.
  • a nonvolatile semiconductor memory device can be configured using the nonvolatile semiconductor memory element of the present invention. For this reason, a non-volatile memory can be realized by a standard logic CMOS process, and a capacitor having a large area (capacitor formed by a floating gate and a semiconductor substrate surface) can be compactly arranged to minimize the area. .
  • FIG. 9 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the third embodiment of the present invention, and an example of an EEPROM in which a memory cell array is configured using the nonvolatile semiconductor memory element (memory cell) of the present invention. It is.
  • the memory cell array shown in FIG. 9 differs from the memory cell array shown in FIG. 6 in the configuration in that the transfer gate transistor 1301 and the switch transistor 1302 in the select circuit 1300-11 shown in FIG.
  • the select gate line SG101 is formed by using the select gate lines SG111 to SG11n in common.
  • the other points are the same as the configuration of the nonvolatile semiconductor memory device shown in FIG. 6, and the same components are denoted by the same reference numerals, and redundant description is omitted.
  • this EEPROM performs writing and erasing in byte units (8 bits), basically, in order not to apply voltage stress to other than the selected memory cell, it is basically in units of 8 bits (memory cells M111-0 to M111-8). Etc.) in the circuit.
  • the select gate wiring SG101 becomes a high voltage, so that the select gate transistors T101 of the memory cells M11n-0 to M11n-7 In this case, voltage stress is applied, but the column decoder 1400-n is not selected, so that the column selection transistors C10n-0 to C10n-7 are turned off, so that a voltage is applied to the bit lines BIT10n-0 to BIT10n-7.
  • no voltage is applied to the drain of the transistor T102 serving as the memory section, and the control gate CG100 of the transistor T102 is not selected, so the voltage is 0 V, and no voltage stress is applied.
  • the number of elements of the select circuit 1300-11 can be reduced, the area on the memory cell arrangement can be reduced.
  • the level shift circuit 1203 corresponds to the first level shift circuit
  • the level shift circuit 1205 corresponds to the second level shift circuit
  • the level shift circuit 1403 corresponds to the third level shift circuit. To do.
  • the memory cells are arranged in units of 1 byte unit (for example, memory cells M111-0 to M111-7) in the column direction for each row.
  • the memory cell blocks are arranged so as to be selected.
  • the drains of the first transistors T101 of the memory cells M111-0 to M111mn-7 are commonly connected by bit lines BIT101-0 to BIT10n-7 along the row direction.
  • the select gate SG100 that is the gate of the first transistor T101 of the memory cell is connected in common along the column direction by the select gate wiring SG101. Further, for each memory cell block, a control gate CG100, which is the gate of the second transistor T102 of the memory cell, is commonly connected by control gate wirings CG111 to CG11n along the column direction.
  • source lines S101 to S10n are provided for each column selection range selected in units of 1 byte in the column direction, and the sources of the second transistors of the memory cells in all the rows in the column selection range are the source. Commonly connected by lines S101 to S10n.
  • the row decoders 1200-1 to 1200-m receive the address signal and output a row selection signal for selecting a memory cell.
  • the first level shift circuit 1203 converts the signal output from the row decoders 1200-1 to 1200-m into a signal of the first voltage VP101 applied to the select gate SG100.
  • the second level shift circuit 1205 converts the signal output from the row decoders 1200-1 to 1200-m into a signal of the second voltage VP102 applied to the control gate CG100.
  • the column decoders 1400-1 to 1400-n receive the address signal and output a column selection signal for selecting memory cells in units of 1 byte.
  • the third level shift circuit 1403 converts the column selection signal output from the column decoder into a signal of the third voltage VP103.
  • the select circuits 1300-11 to 1300-m1 transfer the output signal VP101 of the first level shift circuit 1203 as it is to the select gate SG100, and use the column selection signal VP103 output from the third level shift circuit as a gate input. And a transfer gate transistor 1303 for transferring the output signal VP102 of the second level shift circuit 1205 to the control gate CG100.
  • the column selection transistors for example, the column selection transistors C101-0 to C101-7 select the bit line of the memory cell in units of 1 byte by using the column selection signal VP103 output from the third level shift circuit 1403 as a gate input.
  • 1-byte data input / output lines Data100 to Data107 are connected to the 1-byte bit lines BIT101-0 to BIT101-7 selected by the column selection transistors C101-0 to C101-7 via the column selection transistor.
  • the data input conversion circuit 1500 receives the input signals of the write data Din100 to Din107 in units of 1 byte and performs data writing and data erasing, through the data input / output lines Data100 to Data107 and the bit line, the first transistor.
  • a fourth voltage signal VP104 applied to the drain is output.
  • the sense amplifiers 1600-0 to 1600-7 amplify the memory cell data read to the data input / output lines Data100 to Data107 and output them to the outside.
  • the row selection signal output from the row decoder is converted into the signal of the first voltage VP101 applied to the select gate SG100 to select the row.
  • the signal is converted into a signal of the second voltage VP102 applied to the control gate CG100.
  • the select gate signal the signal of the first voltage VP101 is transferred as it is to the select gate SG100 in the memory cell block of each row, but the control gate signal is transferred only to the selected memory cell block.
  • the second voltage VP102 is transferred to the control gate CG100 by the transfer gate transistor in the select circuit.
  • a nonvolatile semiconductor memory device can be configured using the nonvolatile semiconductor memory element of the present invention, the number of elements of the select circuit can be reduced, and the area on the memory cell arrangement can be further reduced.
  • FIG. 10 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the fourth embodiment of the present invention, and is a diagram showing a configuration of a memory cell array.
  • the memory cell array shown in FIG. 10 differs from the memory cell array shown in FIG. 6 in terms of configuration in that select circuits 1300-11 to 1300-1n that selectively apply voltages to control gates are changed and row decoders 1200-1 to 1200-1 are changed. 1200-m and column decoders 1400-1 to 1400-n are changed. That is, the row decoders 1200-1 to 1200-m are changed, the inverter 1202 and the NAND circuit 1205 shown in FIG. 6 are deleted, and the transistors 1301 and 1302 in the select circuits 1300-11 to 1300-1n are also changed. It has been deleted. Conversely, a NAND circuit 1404 and a level shift circuit 1405 are added to the column decoders 1400-1 to 1400-n.
  • the column decoders 1400-1 to 1400-n output column selection signals COL101a to COL10na converted by the level shift circuit 1405 into signals of the second voltage VP102 (for example, 4V).
  • the column selection signals COL101a to COL10na serve as gate input signals for the transfer gate transistors 1303 in the select circuits 1300-11 to 1300-1n.
  • column selection signals COL101aB to COL10naB (signals whose logic is inverted from the signals COL101a to COL10na) are output from the NAND circuits 1404 in the column decoders 1400-1 to 1400-n.
  • the column selection signals COL101aB to COL10naB serve as gate input signals for the switching transistors 1304 in the selection circuits 1300-11 to 1300-1n, and the column selection signals COL101aB to COL10naB turn on the switching transistors 1304 in the unselected rows. To do.
  • column selection signals COL101b to COL10nb converted from the column decoders 1400-1 to 1400-n to the third voltage VP103 (for example, 10V) by the level shift circuit 1403 are column selection transistors C101-0 to C101-7. ,..., C10n-0 to C10n-7 are input to the gates.
  • the column selection transistors C101-0 to C101-7,..., C10n-0 to C10n-7 are turned on / off by the column selection signals COL101b to COL10nb.
  • the power supply of the level shift circuit 1405 is VP102, and the power supply of the level shift circuit 1403 is VP103.
  • VCG100 3V.
  • VP102 5V
  • VCG100 4V
  • VP102 6V
  • VCG100 5V
  • a step-up voltage can be applied to the control gate CG111 during writing.
  • the level shift circuit 1203 is the first level shift circuit
  • the level shift circuit 1405 is the second level shift circuit
  • the level shift circuit 1403 is the third level shift circuit. Respectively.
  • the memory cells are arranged in units of 1 byte unit (for example, memory cells M111-0 to M111-7) in the column direction for each row.
  • the memory cell blocks are arranged so as to be selected.
  • the drains of the first transistors T101 of the memory cells M111-0 to M111mn-7 are commonly connected by bit lines BIT101-0 to BIT10n-7 along the row direction.
  • the select gate SG100 that is the gate of the first transistor T101 of the memory cell is connected in common along the column direction by the select gate wiring SG101. Further, for each memory cell block, a control gate CG100, which is the gate of the second transistor T102 of the memory cell, is commonly connected by control gate wirings CG111 to CG11n along the column direction.
  • source lines S101 to S10n are provided for each column selection range selected in units of 1 byte in the column direction, and the sources of the second transistors of the memory cells in all the rows in the column selection range are the source lines S101.
  • the row decoders 1200-1 to 1200-m receive the address signal and output a row selection signal for selecting a memory cell.
  • the first level shift circuit 1203 converts the signal output from the row decoders 1200-1 to 1200-m into a signal of the first voltage VP101 applied to the select gate SG100.
  • Column decoders 1400-1 to 1400-n receive an address signal and output a column selection signal for selecting a memory cell in units of 1 byte.
  • the second level shift circuit 1405 converts the column selection signal output from the column decoders 1400-1 to 1400-n into a signal of the second voltage VP102.
  • the third level shift circuit 1403 converts the column selection signal output from the column decoder into a signal of the third voltage VP103.
  • the select circuits 1300-11 to 1300-m1 transfer the output signal VP101 of the first level shift circuit 1203 to the select gate SG100 as it is, and input the column selection signal VP102 output from the second level shift circuit 1405 to the gate. Then, the difference signal (VP102 ⁇ Vth) between the output signal VP102 of the second level shift circuit 1405 and the threshold value Vth is transferred to the second transfer gate transistor to the control gate CG100.
  • the column selection transistors for example, the column selection transistors C101-0 to C101-7 select the bit line of the memory cell in units of 1 byte by using the column selection signal VP103 output from the third level shift circuit 1403 as a gate input.
  • 1-byte data input / output lines Data100 to Data107 are connected to the 1-byte bit lines BIT101-0 to BIT101-7 selected by the column selection transistors C101-0 to C101-7 via the column selection transistor.
  • the data input conversion circuit 1500 receives the input signals of the write data Din100 to Din107 in units of 1 byte and performs data writing and data erasing, through the data input / output lines Data100 to Data107 and the bit line, the first transistor.
  • a fourth voltage signal VP104 applied to the drain is output.
  • the sense amplifiers 1600-0 to 1600-7 amplify the memory cell data read to the data input / output lines Data100 to Data107 and output them to the outside.
  • a signal applied to the select gate SG100 from the row selection signal output from the row decoder is converted into the first voltage VP101, and the column decoder is converted.
  • the column selection signal output from is converted to the second voltage VP102.
  • the first voltage VP101 is transferred to the select gate SG100 as it is, and the second voltage VP102 and the second voltage VP102 are compared with the second voltage VP102 by the second transfer gate transistor having the column selection signal of the second voltage VP102 as a gate input.
  • the voltage (for example, VP102 ⁇ Vth) determined by the threshold value Vth of the second transfer gate transistor is transferred to the control gate CG100.
  • a nonvolatile semiconductor memory device can be configured using the nonvolatile semiconductor memory element of the present invention, the number of elements of the gate voltage selection circuit can be reduced, and the area on the memory cell arrangement can be further reduced. Also, by controlling the level of the second voltage VP102, a step-up voltage can be applied to the control gate at the time of writing.
  • FIG. 11 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the fifth embodiment of the present invention, and is a diagram showing a configuration of a memory cell array.
  • the nonvolatile semiconductor memory device (memory cell array) shown in FIG. 11 differs from the memory cell array of the fourth embodiment shown in FIG. 10 in that the configuration of the select circuits 1300-11 to 1300-1n is changed. is there.
  • the output (VP102: signal COL101a) of the level shift circuit 1405 is used as a power source, and the PMOS transistor 1310 and NMOS transistor 1311 are configured.
  • An inverter is provided, and its output is used as a signal of the control gate CG111.
  • an NMOS transistor 1312 having the output signal COL101aB of the level shift circuit 1403 as a gate input is provided.
  • Other configurations are the same as those of the memory cell array shown in FIG.
  • the voltage of CG 111 can be directly controlled by the voltage of VP102. That is, in order to step up the control gate CG111 to 3V, 4V, and 5V, the VP102 may be stepped up to 3V, 4V, and 5V.
  • the nonvolatile semiconductor memory device shown in the fifth embodiment is the same as the circuit shown in FIG. 10 except that the select circuit shown in FIG. 11 is used.
  • the memory cells are arranged in columns for each row.
  • the memory cells are arranged so as to be composed of 8-bit unit memory cell blocks that are column-selected in units of 1 byte in the direction (for example, memory cells M111-0 to M111-7).
  • the drains of the first transistors T101 of the memory cells M111-0 to M1mn-7 are commonly connected by bit lines BIT101-0 to BIT10n-7 along the row direction.
  • the select gate SG100 that is the gate of the first transistor T101 of the memory cell is connected in common along the column direction by the select gate wiring SG101. Further, for each memory cell block, a control gate CG100, which is the gate of the second transistor T102 of the memory cell, is commonly connected by control gate wirings CG111 to CG11n along the column direction.
  • source lines S101 to S10n are provided for each column selection range selected in units of 1 byte in the column direction, and the sources of the second transistors of the memory cells in all the rows in the column selection range are the source. Commonly connected by lines S101 to S10n.
  • the row decoders 1200-1 to 1200-m receive the address signal and output a row selection signal for selecting a memory cell.
  • the first level shift circuit 1203 converts the signal output from the row decoders 1200-1 to 1200-m into a signal of the first voltage VP101 applied to the select gate SG100.
  • Column decoders 1400-1 to 1400-n receive an address signal and output a column selection signal for selecting a memory cell in units of 1 byte.
  • the second level shift circuit 1405 converts the column selection signal output from the column decoders 1400-1 to 1400-n into a signal of the second voltage VP102.
  • the third level shift circuit 1403 converts the column selection signal output from the column decoder into a signal of the third voltage VP103.
  • the select circuits 1300-11 to 1300-m1 transfer the output signal VP101 of the first level shift circuit 1203 to the select gate SG100 as it is, and use the column selection signal VP102 output from the second level shift circuit 1405 as the power supply voltage.
  • the column selection signal VP102 output from the second level shift circuit 1405 is transferred to the control gate CG100.
  • the column selection transistors for example, the column selection transistors C101-0 to C101-7 select the bit line of the memory cell in units of 1 byte by using the column selection signal VP103 output from the third level shift circuit 1403 as a gate input.
  • 1-byte data input / output lines Data100 to Data107 are connected to the 1-byte bit lines BIT101-0 to BIT101-7 selected by the column selection transistors C101-0 to C101-7 via the column selection transistor.
  • the data input conversion circuit 1500 receives the input signals of the write data Din100 to Din107 in units of 1 byte and performs data writing and data erasing, through the data input / output lines Data100 to Data107 and the bit line, the first transistor.
  • a fourth voltage signal VP104 applied to the drain is output.
  • the sense amplifiers 1600-0 to 1600-7 amplify the memory cell data read to the data input / output lines Data100 to Data107 and output them to the outside.
  • the row selection signal output from the row decoder is converted to the first voltage VP101, and the first voltage VP101 is directly used for each memory.
  • the data is transferred to the select gate SG100 of the cell block.
  • a nonvolatile semiconductor memory device can be configured using the nonvolatile semiconductor memory element of the present invention, the number of elements of the select circuit can be reduced, and the area on the memory cell arrangement can be further reduced. Also, by controlling the level of the second voltage VP102, a step-up voltage can be applied to the control gate at the time of writing.
  • FIG. 12 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the sixth embodiment of the present invention, and shows a layout arrangement of memory cells.
  • FIG. 12 is a diagram showing an example of the arrangement of the memory cell units shown in FIGS. 1A to 1E in the memory cell array shown in FIG.
  • the control gate lines CG111, CG121, CG131... Are passed horizontally
  • the source line S101 is shared, and the select gate SG100 (polysilicon layer 1008) of the transistor T101 of each memory cell arranged on the upper side of the source line S101 is shared. Connected to select gate wiring (polysilicon wiring) SG111.
  • select gate wiring polysilicon wiring
  • a control gate line 1019 to which the control gate CG100 of the transistor T102 of each memory cell is connected is connected to a common control gate line (metal line) CG111.
  • the second metal wiring 1013 of the transistor T102 is connected to the common source line S101.
  • the select gate SG100 of the transistor T101 of each memory cell arranged below the common source line S101 is connected to a common select gate wiring (polysilicon wiring) SG121, and the control gate CG100 of the transistor T102 of each memory cell is common. Are connected to the control gate wiring (metal wiring) CG121.
  • the same layout is also applied to the memory cells arranged in the lower two stages.
  • the memory cells in the nonvolatile semiconductor memory device shown in FIG. 12 are the memory cells shown in FIGS. 1A to 1E, and the memory cells shown in FIGS. 1A to 1E are as follows.
  • the components are laid out. That is, referring to FIGS. 1A to 1E, transistor forming portion 1030 for forming first transistor T101 and second transistor T102 is arranged in a first direction on the semiconductor substrate surface (vertical direction in FIG. 1A). .
  • the transistor forming portion 1030 includes, in order from the top, a first n-type diffusion layer 1005 serving as a drain of the first transistor T101, and a first gate region portion (first diffusion forming the channel of the first transistor T101).
  • a second gate region portion (an intermediate region between the second diffusion layer 1005 and the third diffusion layer 1007) and a third n-type diffusion layer 1007 serving as a source are disposed.
  • the metal wiring 1012 is arranged in the vertical direction on the left side of the transistor forming portion 1030.
  • the metal wiring 1012 is arranged in parallel with the transistor formation portion 1030 and spaced from the surface of the semiconductor substrate, and the metal wiring 1012 is connected to the drain of the first transistor (first n-type diffusion layer 1005) through a contact. Is done.
  • a polysilicon layer 1008 is formed in the left-right direction so as to face the gate region portion of the first transistor.
  • a rectangular n-type well 1002 is formed in the left-right direction with a predetermined width and depth.
  • the rectangular floating gate 1009 is disposed in the left-right direction so as to face the surface of the semiconductor substrate, the region on the left end side thereof faces the surface of the n-type well 1002, and the region on the right end side is the second transistor.
  • the second gate region portion (a channel forming region intermediate between the second n-type diffusion layer 1006 and the third n-type diffusion layer 1007) is arranged to face the second gate region portion.
  • a p-type diffusion layer 1015 having a predetermined width and depth is formed in the left-right direction adjacent to the left side of the region facing the floating gate 1009 of the n-type well 1002.
  • the p-type diffusion layer 1015 and the control gate wiring 1019 are connected by a contact 1016.
  • the control gate line 1019 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate 1009, and is connected to the p-type diffusion layer 1015 through a contact 1016.
  • the second metal wiring 1013 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the third n-type diffusion layer 1007 serving as the source of the second transistor T102. Metal wiring 1013 is connected to third n-type diffusion layer 1007 through contact 1011.
  • the memory cells shown in FIGS. 1A to 1E are divided into two memory cells arranged symmetrically on the left and right sides with the n-type well 1002 in common.
  • the second metal wiring 1013 common source line S101
  • four memory cells that are the basic unit of this arrangement are arranged in parallel in the left-right direction and in parallel in the vertical direction.
  • the nonvolatile semiconductor memory device of the present invention shown in the sixth embodiment in the arrangement of each memory cell, the n-type wells of the memory cells shown in FIGS. A total of four memory cells, that is, two memory cells arranged symmetrically and two nonvolatile semiconductor memory elements arranged symmetrically in the downward direction with respect to the two memory cells arranged symmetrically on the left and right
  • four memory cells serving as the basic units are arranged in parallel in the left-right and up-down directions. Accordingly, the nonvolatile semiconductor memory element can be arranged in a compact manner according to the present invention, and the area of the nonvolatile semiconductor memory device can be minimized.
  • the metal wiring 1012 is arranged on the left side of the transistor formation portion 1030. The same is true if it is arranged directly above or on the right side. However, in this example, when the memory cell is arranged on the right side, the memory cell size may be slightly increased because the memory cell size is determined by the interval between the metal wirings 1012.
  • FIGS. 13A and 13B are diagrams showing a configuration of a nonvolatile semiconductor memory element according to the seventh embodiment of the present invention, and show a configuration of a memory cell.
  • FIG. 13A is a plan view
  • FIG. 13B is a cross-sectional view along B10-B10 ′.
  • the n-well is omitted and an NMOS capacitor is provided, and the p-type diffusion layer 1015 is changed to an n-type diffusion layer 1015 ′ (fourth n-type diffusion layer). is there.
  • the capacitor 1014 is an NMOS capacitor
  • a depletion type (D-type: Depletion-type) channel implanter 1021 is provided under the gate of the capacitor 1014 so that an inversion layer is always present, thereby efficiently coupling the capacitor 1014. Can be done.
  • D-type channel implantation is required for the standard CMOS process, but since the implantation process is added, the total number of processes can be increased slightly, and the process is not burdened with complexity.
  • the memory cells shown in FIGS. 13A and 13B are structurally different from the memory cells shown in FIGS. 1A to 1E because the n-well (n-type well) 2 shown in FIG. 1A is omitted and the p-type diffusion layer 1015 is omitted. Is replaced with an n-type diffusion layer 1015 ′, and instead, a depletion-type channel implanter 1021 shown in FIG. 13B is provided. That is, in the transistor formation portion 1030 shown in FIGS.
  • the first n-type diffusion layer 1005 serving as the drain of the first transistor T101, and the gate region portion 1003 (the first region forming the channel of the first transistor T101) Between the first diffusion layer 1005 and the second diffusion layer 1006), the second n-type diffusion layer 1006 that is the source of the first transistor T101 and the drain of the second transistor, and the channel of the second transistor T102.
  • the arrangement of the gate region portion 1004 to be formed (the intermediate region between the second diffusion layer 1005 and the third diffusion layer 1007) and the third n-type diffusion layer 1007 to be the source is the same, and the polysilicon layer
  • the area reduction effect can be further obtained by omitting the n-well from the memory cells of FIGS. 1A to 1E.
  • the first transistor corresponds to the transistor T101
  • the second transistor corresponds to the transistor T102.
  • the first n-type diffusion layer serving as the drain of the first transistor is the n-type diffusion layer 1005
  • the second n-type diffusion layer is the n-type diffusion layer 1006
  • the third n-type diffusion layer is the third n-type.
  • the diffusion layer corresponds to the n-type diffusion layer 1007
  • the above-described fourth n-type diffusion layer corresponds to the n-type diffusion layer 1015 ′.
  • the first metal wiring corresponds to the metal wiring 1012
  • the polysilicon layer corresponds to the polysilicon layer 1008, and the second metal wiring corresponds to the metal wiring 1013.
  • a transistor forming portion 1030 for forming the first transistor T101 and the second transistor T102 is arranged in a first direction (vertical direction in the drawing) on the surface of the semiconductor substrate.
  • the transistor formation portion 1030 includes, in order from the top, a first n-type diffusion layer 1005 that becomes the drain of the first transistor T101, and a gate region portion 1003 that forms the channel of the first transistor (the first diffusion layer 1005 and An intermediate region of the second diffusion layer 1006), a second n-type diffusion layer 1006 that is the source of the first transistor T101 and also the drain of the second transistor, and a gate region portion that forms a channel of the second transistor T102 1004 (an intermediate region between the second diffusion layer 1005 and the third diffusion layer 1007) and a third n-type diffusion layer 1007 serving as a source are disposed.
  • the metal wiring 1012 is arranged in the vertical direction on the left side of the transistor forming portion 1030.
  • the metal wiring 1012 is arranged in parallel with the transistor formation portion 1030 and spaced from the surface of the semiconductor substrate, and the metal wiring 1012 is formed by the drain of the first transistor (first n-type diffusion layer 1005) and the contact 1010. Connected. Further, a polysilicon layer 1008 is formed in the left-right direction so as to face the gate region portion of the first transistor.
  • a square-shaped depletion-type channel implant 1021 is formed on the left side of the transistor forming portion 1030 in the left-right direction with a predetermined width and depth.
  • the rectangular floating gate 1009 is arranged in the left-right direction so as to face the surface of the semiconductor substrate, the region on the left end side thereof faces the surface of the channel implanter 1021, and the region on the right end side is the second transistor. It is arranged so as to face the second gate region portion 1004 (a channel forming region intermediate between the second n-type diffusion layer 1006 and the third n-type diffusion layer 1007).
  • an n-type diffusion layer 1015 ′ is formed in the left-right direction adjacent to the channel implanter 1021, and the n-type diffusion layer 1015 ′ and the control gate wiring 1019 are connected by a contact 1016.
  • the control gate wiring 1019 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate 1009, and is connected to the n-type diffusion layer 1015 'by a contact 1016.
  • the second metal wiring 1013 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the third n-type diffusion layer 1007 serving as the source of the second transistor T102. Is connected to the third n-type diffusion layer 1007 by a contact 1011.
  • the transistor forming portion 1030 for forming the first transistor T101 and the second transistor T102 is arranged vertically (vertically).
  • the metal wiring (bit line) 1012 connected to the drain of the first transistor is disposed on the left side of the transistor formation portion 1030.
  • the gate layer (polysilicon layer 1008) of the first transistor and the metal wiring 1013 connected to the source of the second transistor T102 are arranged in the left-right direction (lateral direction).
  • a depletion type channel implanter 1021 is formed on the left side of the transistor formation portion.
  • the floating gate 1009 is arranged in the left-right direction so as to face the surface of the channel implanter 1021 and the second gate region (a channel formation region intermediate between the second n-type diffusion layer 1006 and the third n-type diffusion layer 1007).
  • the control gate wiring 1019 connected to the control gate terminal for applying a potential to the floating gate 1009 is also arranged in the left-right direction.
  • the area reduction effect can be obtained by omitting n-well.
  • the metal wiring 1012 is disposed on the left side of the transistor forming portion 1030, but may be disposed on the right side.
  • FIG. 14 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the eighth embodiment of the present invention, and shows a layout arrangement of memory cells.
  • the memory cell units shown in FIGS. 13A and 13B are arranged on the array.
  • the upper, lower, left, and right sides are symmetrically arranged in the drawing, and the area is reduced by omitting n-well.
  • a transistor forming portion 1030 for forming the first transistor T101 and the second transistor T102 is disposed.
  • the transistor formation portion 1030 includes, in order from the top, a first n-type diffusion layer 1005 serving as the drain of the first transistor T101, and a gate region portion (the first diffusion layer 1005 and the first diffusion layer forming the channel of the first transistor). 2 diffusion layer 1006), a second n-type diffusion layer 1006 that is the source of the first transistor T101 and also the drain of the second transistor, and a gate region part that forms the channel of the second transistor T102 ( An intermediate region between the second diffusion layer 1005 and the third diffusion layer 1007) and a third n-type diffusion layer 1007 serving as a source are disposed.
  • the first metal wiring 1012 is arranged in the vertical direction.
  • the metal wiring 1012 is arranged in parallel with the transistor formation portion 1030 and spaced from the surface of the semiconductor substrate, and the first metal wiring 1012 is connected to the drain of the first transistor (first n-type diffusion layer 1005). Connected by contact.
  • a polysilicon layer 1008 is formed in the left-right direction so as to face the gate region portion of the first transistor.
  • First metal interconnection 1012 is connected to bit line BIT102.
  • the polysilicon layer 1008 is connected to a common select gate line SG111.
  • a square-shaped depletion-type channel implanter (see channel implanter 1021 in FIG. 13B) is formed in the left-right direction on the left side of the transistor formation portion 1030.
  • the rectangular floating gate 1009 is arranged in the left-right direction so as to face the surface of the semiconductor substrate, the region on the left end side thereof faces the surface of the channel implanter, and the region on the right end side is the second transistor.
  • the second gate region portion (a channel forming region intermediate between the second n-type diffusion layer 1006 and the third n-type diffusion layer 1007) is disposed so as to oppose.
  • an n-type diffusion layer 1015 ' is formed in the left-right direction adjacent to the channel implanter, and the n-type diffusion layer 1015' and the control gate wiring 1019 are connected by a contact.
  • the control gate wiring 1019 is disposed in the left-right direction so as to face the floating gate 1009 and is connected to the n-type diffusion layer 1015 ′ by a contact 1016.
  • the second metal wiring 1013 is arranged in the left-right direction so as to face the third n-type diffusion layer 1007 that becomes the source of the second transistor T102, and the metal wiring 1013 is connected to the third n-type diffusion by the contact 1011. Connected to layer 1007.
  • the control gate line 1019 is connected to the common control gate line CG111, and the metal line 1013 is connected to the common source line S101.
  • the second metal wiring 1013 is provided to the two memory cells arranged symmetrically on the left and right so as to share the n-type diffusion layer 1015 ′ and the two memory cells arranged symmetrically on the left and right.
  • a total of four memory cells which are two memory cells arranged symmetrically in the downward direction in common with each other, are used as a basic unit of arrangement, and the four memory cells serving as the basic units are arranged in parallel in the horizontal and vertical directions. Place them side by side.
  • the nonvolatile semiconductor memory device according to the present invention can be arranged in a compact manner, and the area of the nonvolatile semiconductor memory device can be minimized.
  • the metal wiring 1012 is arranged on the left side of the transistor forming portion 1030. However, it is the same whether it is arranged right above or on the right side. However, in this example, when the memory cell is arranged on the right side, the memory cell size may be slightly increased because the memory cell size is determined by the interval between the metal wirings 1012.
  • FIG. 15 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the ninth embodiment of the present invention, and shows a layout arrangement of memory cells.
  • the floating gate and control gate capacitors are arranged on the left side of the transistors T101 and T102, whereas in the memory cell shown in FIG. It is divided and divided.
  • the first depletion type channel implanter 1021A is formed on the left side of the transistor forming portion 1030, and the second depletion type channel implanter 1021B is formed on the right side of the transistor forming portion. Further, a fifth n-type diffusion layer 1015A serving as a control gate is provided adjacent to the left side of the first channel implanter 1021A, and a sixth n-type serving as a control gate is disposed adjacent to the right side of the second channel implanter 1021B. A diffusion layer 1015B is provided. The regions at both ends of the floating gate 1009 are opposed to the surfaces of the first and second channel implanters 1021A and 1021B, and the central portion is the second gate region portion (second n-type) of the second transistor. The floating gate 1009 is arranged in the left-right direction so as to face the channel formation region between the diffusion layer 1006 and the third n-type diffusion layer 1007.
  • the memory cells are arranged in the left-right direction so that the fifth and sixth n-type diffusion layers 1015A and 1015B serving as the control gate CG100 are shared.
  • the n-type diffusion layers 1015A and 1015B are commonly connected to a control gate wiring CG111 by a control gate wiring 1019.
  • the memory cells are arranged symmetrically in the downward direction with the metal wiring 1013 in common with the memory cells arranged in the left-right direction.
  • the source line S101 is shared, and the select gate SG100 of the transistor T101 of each memory cell arranged on the upper side is a common select gate wiring (polysilicon wiring) SG111.
  • the control gate CG100 of the transistor T102 of each memory cell is connected to a common control gate wiring (metal wiring) CG111.
  • the select gate SG100 of the transistor T101 of each memory cell arranged on the lower side is connected to a common select gate wiring (polysilicon wiring) SG121, and the control gate CG100 of the transistor T102 of each memory cell is shared. It is connected to a gate wiring (metal wiring) CG121.
  • the transistor forming portion 1030 for forming the first transistor T101 and the second transistor T102 is arranged in the vertical direction in the drawing.
  • the first metal wiring 1012 connected to the drain of the first transistor T101 is disposed on the left side of the transistor formation portion.
  • the first metal wiring 1012 is connected to the common bit line BIT101.
  • the gate layer of the first transistor T101 and the second metal wiring 1013 connected to the source of the second transistor T102 are arranged in the left-right direction (lateral direction).
  • the polysilicon layer 1008 is connected to a common select gate line SG111.
  • Second metal interconnection 1013 is connected to common source line S101.
  • a first depletion type channel implanter 1021A is formed on the left side of the transistor forming portion 1030, and a second depletion type channel implanter 1021B is formed on the right side of the transistor forming portion 1030.
  • a fifth n-type diffusion layer 1015A serving as a connection terminal to the control gate wiring 1019 is provided adjacent to the left side of the first channel implanter 1021A, and the control gate wiring is adjacent to the right side of the second channel implanter 1021B.
  • a sixth n-type diffusion layer 1015B serving as a connection terminal to 1019 is provided.
  • the regions at both ends are opposed to the surfaces of the first and second channel implanters 1021A and 1021B, and the central portion is the second gate region portion (the second n-type diffusion layer 1006 and the second transistor).
  • the floating gate 1009 is arranged in the left-right direction so as to face the channel formation region in the middle of the third n-type diffusion layer 1007, and the control gate wiring 1019 is also arranged in the left-right direction.
  • the control gate line 1019 is connected to a common control gate line CG111.
  • the memory cells are arranged in the left-right direction so that the fifth and sixth n-type diffusion layers 1015A and 1015B serving as connection terminals to the control gate wiring 1019 are shared with each other.
  • the second metal wiring 1013 (source line S101) is shared by the memory cells arranged in the same manner, and the memory cells are arranged symmetrically downward.
  • the memory cell array can be arranged without increasing the area of the memory cell.
  • the metal wiring 1012 is arranged on the left side of the transistor formation portion 1030. However, it may be arranged right above or on the right side.
  • FIG. 16 is a diagram showing a configuration of a nonvolatile semiconductor memory element according to the tenth embodiment of the present invention, which is an example in which a sub contact is added.
  • the non-volatile semiconductor memory element shown in FIG. 16 differs from the non-volatile semiconductor memory element shown in FIGS. 13A and 13B in terms of the configuration in the non-volatile semiconductor memory element shown in FIGS. 13A and 13B and the subcontact shown in FIG. 1022 and 1023, a sub-contact wiring 1024, and a p-type diffusion layer region 1025 for taking a sub-contact are added, and the other configuration is the same as that of the nonvolatile semiconductor memory element shown in FIGS. 13A and 13B. .
  • symbol is attached
  • a current flows in the saturation region, so that a current flows in the substrate (substrate).
  • the substrate current in the saturation region is empirically about 20% of the maximum current flowing between the drain and the source.
  • the sub-contact can be taken without increasing the area of the memory cell, and the area effect is great.
  • the nonvolatile semiconductor memory element shown in FIGS. 13A and 13B is used, and the nonvolatile semiconductor memory element shown in FIGS. 13A and 13B is used.
  • a first semiconductor transistor having a MOS structure and a second transistor having a floating gate constitute a nonvolatile semiconductor memory element.
  • a transistor formation portion 1030 including a diffusion layer for forming the first transistor T101 and the second transistor T102 is arranged in the vertical direction (vertical direction) in the figure, and the left side of the transistor formation portion 1030
  • the first metal wiring 1012 connected to the drain of the first transistor is arranged in parallel (up and down direction) with the transistor formation portion 1030.
  • a rectangular polysilicon layer 1008 that becomes the gate of the first transistor T101 and a second metal wiring 1013 connected to the source of the second transistor T102 are arranged in the left-right direction (lateral direction).
  • the polysilicon layer 1008 is connected to a common select gate line SG111.
  • a square depletion type channel implanter (see a channel implanter 1021 shown in FIG. 13B) is formed on the left side of the transistor formation portion 1030. Then, a part of the surface is opposed to the surface of the channel implanter, and a part of the second gate region portion of the second transistor (the channel between the second n-type diffusion layer 1006 and the third n-type diffusion layer 1007 is provided).
  • a rectangular floating gate 1009 is disposed in the left-right direction so as to face the formation region. In order to apply a potential to the floating gate 1009, the control gate wiring 1019 is also arranged in the left-right direction.
  • Sub-contacts 1023 and 1024 and a p-type diffusion layer region 1025 are provided.
  • the metal wiring 1012 is arranged on the left side of the transistor formation portion 1030. However, it may be arranged right above or on the right side.
  • FIG. 17 is a diagram showing the configuration of the nonvolatile semiconductor memory device according to the eleventh embodiment of the present invention, which is an example in which sub-contacts are added to the layout of the memory cell shown in FIG. As shown in FIG. 17, the sub-contacts are efficiently arranged without increasing the area.
  • the transistor forming portion 1030 for forming the first transistor T101 and the second transistor T102 is arranged in the vertical direction (vertical direction) in the drawing.
  • the first metal wiring 1012 connected to the drain of the first transistor T101 is disposed on the left side of the transistor formation portion 1030.
  • the metal wiring 1012 is connected to the common bit line BIT101.
  • the gate layer (polysilicon layer 1008) of the first transistor T101 and the second metal wiring 1013 connected to the source of the second transistor T102 are arranged in the left-right direction (lateral direction).
  • the polysilicon layer 1008 is connected to a common select gate line SG111.
  • Second metal interconnection 1013 is connected to common source line S101.
  • a first depletion type channel implanter 1021A is formed on the left side of the transistor forming portion 1030, and a second depletion type channel implanter 1021B is formed on the right side of the transistor forming portion 1030.
  • a fifth n-type diffusion layer 1015A serving as a connection terminal to the control gate wiring 1019 is provided adjacent to the left side of the first channel implanter 1021A, and the control gate wiring is adjacent to the right side of the second channel implanter 1021B.
  • a sixth n-type diffusion layer 1015B serving as a connection terminal to 1019 is provided.
  • the regions at both ends are opposed to the surfaces of the first and second channel implanters 1021A and 1021B, and the central portion is the second gate region portion (the second n-type diffusion layer 1006 and the second transistor).
  • the floating gate 1009 is arranged in the left-right direction so as to face the channel formation region in the middle of the third n-type diffusion layer 1007, and the control gate wiring 1019 is also arranged in the left-right direction.
  • the control gate line 1019 is connected to the common control gate line CG111.
  • Sub-contacts 1022 and 1023 and p-type diffusion layer region 1025 are provided to suppress the above.
  • the memory cells are arranged in the horizontal direction in the drawing so that the fifth and sixth n-type diffusion layers 1015A and 1015B serving as connection terminals of the control gate are shared with each other.
  • the second metal wiring 1013 is shared by the memory cells arranged in the left-right direction, and the memory cells are arranged symmetrically in the downward direction in the figure.
  • the metal wiring 1012 is arranged on the left side of the transistor forming portion 1030, but the same is true if it is arranged on the right side. In this case, if the position of the sub-contact is moved to a vacant space on the right side, it can be arranged without increasing the area.
  • FIG. 18 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the twelfth embodiment of the present invention.
  • the example shown in FIG. 18 shows an example of an EEPROM in which the memory cell structure is simplified.
  • control gate CG100 is also shared and used as control gate wirings CG101 to CG10m.
  • the nonvolatile semiconductor memory device of the present invention shown in FIG. 18 has a configuration in which memory cells are selected in units of 1 byte in the column direction for each row, for example, memory cells M111-0 to M111-7.
  • the memory cell blocks are arranged in units of 8 bits.
  • the drains of the first transistors T101 of the memory cells M111-0 to M111-7 are commonly connected by bit lines BIT101-0 to BIT101-7 along the row direction.
  • the select gate SG100 that is the gate of the first transistor T101 of the memory cell is connected in common along the column direction by the select gate wiring SG101. Further, the control gate CG100, which is the gate of the second transistor T102 of the memory cell, is commonly connected by the control gate wiring CG101 along the column direction.
  • source lines S101 to S10n are provided for each column selection range selected in units of 1 byte in the column direction, and the sources of the second transistors of the memory cells in all the rows in the column selection range are the source. Commonly connected by lines S101 to S10n.
  • the row decoders 1200-1 to 1200-m receive the address signal and output a row selection signal for selecting a memory cell.
  • the first level shift circuit 1203 converts the row selection signal output from the row decoders 1200-1 to 1200-m into a signal of the first voltage VP101 applied to the select gate SG100.
  • the second level shift circuit 1205 converts the row selection signal output from the row decoders 1200-1 to 1200-m into a signal of the second voltage VP102 applied to the control gate CG100.
  • the column decoders 1400-1 to 1400-n receive the address signal and output a column selection signal for selecting memory cells in units of 1 byte.
  • the third level shift circuit 1403 converts the column selection signal output from the column decoders 1400-1 to 1400-n into a signal of the third voltage VP103.
  • the column selection transistors for example, the column selection transistors C101-0 to C101-7 have the column selection signal VP103 output from the third level shift circuit 1403 as a gate input and the bit lines BIT101-0 to BIT101-0 of the memory cell in 1-byte units. Select BIT101-7.
  • 1-byte data input / output lines Data100 to Data100a7 are connected to the 1-byte bit lines BIT101-0 to BIT101-7 selected by the column selection transistors C101-0 to C101-7 via the column selection transistors.
  • the data input conversion circuit 1500 receives the input signals of the write data Din100 to Din107 in units of 1 byte and performs data writing and data erasing, through the data input / output lines Data100 to Data107 and the bit line, the first transistor.
  • a fourth voltage signal VP104 applied to the drain is output.
  • the sense amplifiers 1600-0 to 1600-7 amplify the memory cell data read to the data input / output lines Data100 to Data107 and output them to the outside.
  • the signal applied to the select gate SG100 from the row selection signals output from the row decoders 1200-1 to 1200-m is the first voltage. It converts into VP101 and outputs it to select gate SG100 of each memory cell. Further, the row selection signal output from the row decoder is converted into the second voltage VP102 and output to the control gate CG100 of each memory cell. That is, both the select gate SG100 and the control gate CG100 are shared. A memory cell in the column direction is selected by a column selection transistor.
  • a nonvolatile semiconductor memory device can be configured using the nonvolatile semiconductor memory element of the present invention, the select circuit can be reduced, and the area on the memory cell arrangement can be further reduced.
  • the units of the memory cell array are collectively arranged for each byte.
  • the select gate SG100 and the control gate CG100 are set in common to each memory cell array. There is no need to group them in byte units.
  • the column decoders 1400-1 to 1400-n have n column addresses that are 1 to n, so that memory cells M111-0 to M11n-0 are used as the first memory cell block.
  • the second memory cell block may be an array including memory cells M111-1 to M11n-1 and the eighth memory cell block may be a memory cell group M111-7 to M11n-7. In this case, each 1-byte memory cell is divided into 8 memory cell blocks.
  • FIG. 19 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the thirteenth embodiment of the present invention, and is an example in which a memory cell block is configured in a unit of n bits in the column direction.
  • the data input signal has an 8-bit configuration of Din100 to Din107 (IO-100 to IO-107), and the memory cell array is divided into eight in units of n bits in the column direction and m bits in the row direction.
  • the memory cell blocks 1100-0 to 1100-7 are configured. That is, the memory cells are grouped in n-bit address units in the column direction, such as M111-0 to M11n-0,..., M111-7 to M11n-7, and memory cell blocks 1100-0 to 1100- Configure up to 7.
  • the select gate SG100 which is the gate of the first transistor of each memory cell, is connected in common along the column direction by select gate wirings SG101 to SG10m. Further, the control gate CG100, which is the gate of the second transistor of each memory cell, is commonly connected by control gate wirings CG101 to CG10m along the column direction. Further, the sources of the memory cells are commonly connected by a source line S101.
  • the row decoders 1200-1 to 1200-m receive the address signal and output a row selection signal for selecting a memory cell.
  • the first level shift circuit 1203 converts the row selection signal output from the row decoders 1200-1 to 1200-m into a signal of the first voltage VP101 applied to the select gate SG100.
  • the second level shift circuit 1205 converts the row selection signal output from the row decoders 1200-1 to 1200-m into a signal of the second voltage VP102 applied to the control gate CG100.
  • the column decoders 1400-1 to 1400-n are n column decoders provided corresponding to the number of bits n in the column direction in the memory cell block, and 1 from each of the memory cell blocks 1100-0 to 1100-7.
  • a column selection signal for selecting one memory cell is output.
  • the third level shift circuit 1403 converts the column selection signal output from the column decoder into a signal of the third signal voltage VP103 and outputs it.
  • column select transistors (C101-0 to C10n-0,..., C101-7 to C10n-7) in units of n bits corresponding to the eight memory cell blocks 1100-0 to 1100-7, respectively.
  • the column selection transistor has a column selection signal VP103 output from the third level shift circuit 1403 as a gate input, and each memory cell block 1100-0 to 1100-7 has a bit of one memory cell. A line is selected and a memory cell of a total of 8 bits is selected.
  • the memory cell selected by the column selection transistor is connected to the data input / output lines Data100 to Data107 via the column selection transistor.
  • the data input conversion circuit 1500 receives a write data input signal Din100 to Din107 in units of 1 byte and writes data to the drain of the first transistor of the memory cell through the data input / output lines Data100 to Data107. 4 signal VP104 is output. Further, the sense amplifiers 1600-0 to 1600-7 amplify the memory cell data read to the data input / output lines Data100 to Data107 and output the amplified data to the outside.
  • a memory cell block in the nonvolatile semiconductor memory device of the present invention, can be configured in a unit of n bits in the column direction.
  • the memory cell array may be changed according to the number of bits I / O data input / output (k ⁇ 1)
  • the cell array can be divided into arbitrary k pieces in the column direction.
  • FIGS. 20A to 20F are diagrams showing a configuration of a nonvolatile semiconductor memory device according to the fourteenth embodiment of the present invention, and showing an example of an EEPROM cell.
  • the non-volatile semiconductor memory element (memory cell) shown in FIGS. 20A to 20F differs from the non-volatile semiconductor memory element (memory cell cell) shown in FIGS. 1A to 1E in configuration in the n-type diffusion layer connected to the control gate CG119. 1017 and the contact 1018 are removed to separate the n-type well 1002, and an n-type diffusion layer 1026, a metal wiring 1028, and a contact 1027 for connecting the n-type diffusion layer 1026 and the metal wiring 1028 are newly provided.
  • the n-type diffusion layer 1026 and the metal wiring 1028 are configured to apply a desired voltage CGWell100 to the n-type well 1002.
  • the n-type diffusion layer 1026, the contact 1027, and the metal wiring 1028 can be arranged in a vacant space of the memory cell, and does not increase the area of the memory cell.
  • FIG. 20A shows a plan view of a memory cell (EEPROM cell) according to the fourteenth embodiment.
  • 20B is an equivalent circuit diagram
  • FIG. 20C is a cross-sectional view along A10-A10 ′ in FIG. 20A
  • FIG. 20D is a cross-sectional view along B10-B10 ′
  • FIG. 20E is along C10-C10 ′.
  • FIG. 20F shows a cross-sectional view along E10-E10 ′.
  • this memory cell includes a transistor T101, a transistor T102, and a capacitor C101, and has a drain D100, a source S100, a select gate SG100, a control gate CG100, and a floating gate FG100.
  • C101 is a capacitor between the control gate CG100 and the floating gate FG100.
  • 1001 is a p-type semiconductor substrate
  • 1002 is an n-well formed on 1
  • 1003 is a transistor constituting T101
  • 1004 is a transistor T102.
  • 1005 is an n-type diffusion layer serving as a drain of the transistor T101
  • 1006 is an n-type diffusion layer serving as a source of the transistor T101 and a drain of the transistor T102
  • 1007 is an n-type diffusion layer serving as a source of the transistor T102.
  • 1008 are polysilicon layers serving as the gates of the transistors T101
  • 1009 is a polysilicon layer serving as the floating gates of the transistors T102, which serve as one end of the capacitor C101.
  • 1010 is a contact for connecting the n-type diffusion layer 1005 and the metal wiring 1012
  • 1011 is a contact for connecting the diffusion layer 1007 and the metal wiring 1013
  • 1012 is a metal wiring for drawing out the drain D100 of the transistor T101
  • 1013 is a floating gate.
  • Metal wiring for drawing out the source S100 of the transistor T102, 1014 is a capacitor C101
  • 1015 is a p-type diffusion layer, and becomes the other end of the capacitor C101.
  • 1016 is a contact for connecting the p-type diffusion layer 1015 and a control gate wiring (metal wiring) 1019 for supplying a voltage to the control gate
  • 1026 is an n-type diffusion layer formed on the n-type well 1002, and 1027 is an n-type diffusion.
  • the feature of the drawing of this memory cell is that the metal wiring 1012 of the drain of the memory cell that becomes the bit line is arranged in the vertical direction, the polysilicon layer 1008 that becomes the select gate, and the control gate wiring 1019 are arranged in the horizontal direction, Further, the metal wiring 1028 for supplying a desired voltage to the n-type well 1002 is arranged in the vertical direction. As a result, the area of the memory cell is minimized.
  • FIG. 21 is a diagram for explaining the operation of the memory cell shown in FIGS. 20A to 20F. Hereinafter, the operation will be described with reference to FIG.
  • the first method is a writing method by hot electron injection.
  • 8V is applied to the select gate SG100
  • 3 to 8V is applied to the control gate CG100
  • 5V is applied to the drain D100
  • 0V is applied to S100. Since a high voltage is applied to the drain and gate and the operation is performed in the saturation region, a high electric field is applied to the depletion layer in the vicinity of the drain to generate hot electrons, which are injected into the floating gate. Since electrons are injected, the threshold value of the transistor T102 is apparently increased.
  • the select gate SG100 is biased to 10V
  • the control gate CG100 is biased to 0V
  • the drain D100 is biased to 8V
  • the source S100 is biased to open or about 2V.
  • a high electric field is applied between the drain D100 and the floating gate FG100, a Fowler-Nordheim tunneling current flows, electrons are emitted from the floating gate to the drain, and the threshold appears to decrease.
  • writing is performed using a Fowler-Nordheim tunnel current, and 8V is applied to the select gate SG100, 15V is applied to the control gate CG100, 0V is applied to the drain D100, and open or 2V is applied to the source S100. Then, electrons are injected into the floating gate and a write state is established.
  • the voltage CGWell100 applied to the n-type well 1002 by the contact 1027 and the metal wiring 1028 does not cause the p-type diffusion layer 1015 serving as the control gate to be positively biased.
  • the potential is always kept high.
  • VSG-Id characteristics characteristics of only the transistor T102 of the memory cell shown in FIG. 3A and the characteristics (VSG-Id characteristics) of the transistors T101 and T102 shown in FIG. 4A are the 14th characteristics shown in FIGS. 20A to 20F. The same applies to the memory cell according to the embodiment.
  • the first transistor corresponds to the transistor T101
  • the second transistor corresponds to the transistor T102.
  • the first n-type diffusion layer serving as the drain of the first transistor is the n-type diffusion layer 1005
  • the second n-type diffusion layer is the n-type diffusion layer 1006
  • the third n-type diffusion layer is the third n-type.
  • the diffusion layer corresponds to the n-type diffusion layer 1007
  • the aforementioned seventh n-type diffusion layer corresponds to the n-type diffusion layer 1026.
  • the first gate region portion described above corresponds to a region between the first n-type diffusion layer 1005 and the second n-type diffusion layer 1006 in the MOS transistor 1003, and the second gate region portion described above. Corresponds to a region between the second n-type diffusion layer 1006 and the third n-type diffusion layer 1007 in the floating gate transistor 1004.
  • the first metal wiring is the metal wiring 1012
  • the polysilicon layer is the polysilicon layer 1008
  • the second metal wiring is the metal wiring 1013
  • the third metal wiring is the metal wiring. 1028 corresponds to each.
  • the first high voltage applied to the gate of the first transistor is the voltage “8” V of the select gate SG100 shown in the operation table of FIG.
  • the second voltage applied to the drain corresponds to the voltage “5” V of the drain D100
  • the third voltage applied to the control gate corresponds to the voltage “3 to 8 of the control gate CG100. “V corresponds.
  • the fourth voltage applied to the gate of the first transistor at the time of erasing the charge to the floating gate corresponds to the voltage “10” V of the select gate SG100, and is applied to the drain of the first transistor.
  • the applied fifth voltage corresponds to the voltage “8” V of the drain D100
  • the sixth voltage applied to the source of the second transistor corresponds to the voltage “2” V of the source S100.
  • a transistor forming portion 1030 for forming the first transistor and the second transistor is arranged in a first direction (vertical direction in FIG. 20A) on the surface of the semiconductor substrate.
  • the transistor formation portion 1030 includes, in order from the top, a first n-type diffusion layer 1005 serving as the drain of the first transistor T101, and a first gate region portion (first diffusion layer forming the channel of the first transistor). 1005 and the second diffusion layer 1006), a second n-type diffusion layer 1006 that is the source of the first transistor T101 and also the drain of the second transistor, and a channel that forms the channel of the second transistor T102.
  • Two gate region portions (regions between the second diffusion layer 1005 and the third diffusion layer 1007) and a third n-type diffusion layer 1007 serving as a source are disposed.
  • the first metal wiring 1012 is arranged in the vertical direction.
  • the metal wiring 1012 is arranged in parallel with the transistor formation portion 1030 and spaced from the surface of the semiconductor substrate, and the metal wiring 1012 is formed by the drain of the first transistor (first n-type diffusion layer 1005) and the contact 1010. Connected.
  • a polysilicon layer 1008 is formed in the left-right direction so as to face the first gate region of the first transistor T101.
  • an n-type well 1002 is formed in the left-right direction with a predetermined width and depth.
  • the rectangular floating gate 1009 is disposed in the left-right direction so as to face the surface of the semiconductor substrate, the region on the left end side thereof faces the surface of the n-type well 1002, and the region on the right end side is the second transistor.
  • the second gate region portion (a channel forming region intermediate between the second n-type diffusion layer 1006 and the third n-type diffusion layer 1007) is arranged to face the second gate region portion.
  • a p-type diffusion layer 1015 having a predetermined width and depth is formed in the left-right direction adjacent to the left side of the region facing the floating gate 1009 of the n-type well 1002. Is done.
  • the p-type diffusion layer 1015 and the control gate wiring 1019 are connected by a contact 1016.
  • the control gate line 1019 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate 1009, and is connected to the p-type diffusion layer 1015 through a contact 1016.
  • the second metal wiring 1013 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the third n-type diffusion layer 1007 serving as the source of the second transistor T102. Metal wiring 1013 is connected to third n-type diffusion layer 1007 through contact 1011.
  • a seventh n-type diffusion layer 1026 having a predetermined width and depth is formed on the upper side of the p-type diffusion layer 1015 and on the left side of the first n-type diffusion layer 1005.
  • a third metal wiring 1028 is provided in parallel with the transistor formation portion 1030 and at a predetermined distance from the surface of the semiconductor substrate, and the metal wiring 1028 and the seventh n-type diffusion layer 1026 are connected by a contact 1027. Connecting.
  • the metal wiring 1028 and the n-type diffusion layer 1026 give a desired potential to the n-type well 1002.
  • a non-volatile memory can be realized by a standard logic CMOS process, and a capacitor with a large area (a capacitor formed on the surface of the floating gate and the semiconductor substrate) can be compactly arranged to minimize the area. .
  • FIG. 22 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the fifteenth embodiment of the present invention.
  • the example shown in FIG. 22 is an EEPROM circuit example in which the memory cells shown in FIGS. 20A to 20F are incorporated in a matrix array (memory cell array).
  • the memory cell array (memory cell block) has an 8-bit configuration of IO-100 to IO-107, and the memory cells M111-0 to M111-7,.
  • the memory cell array 1100-1 is configured by combining M1m1-7. In this way, the memory cell array 1100-n is configured in units of 8 bits.
  • the memory cells M111-0 to M111-7 are commonly connected to the select gate line SG101, the control gate line CG111, and the source line S101, respectively. Similarly, in the other memory cells, the memory cells M1m1-0 to M1m1-7 are connected to the select gate line SG10m, the control gate line CG1m1, and the source line S101.
  • the memory cells M11n-0 to M11n-7 are connected to the select gate line SG101, the control gate line CG11n, and the source line S10n, and the memory cells M1mn-0 to M1mn-7 are the select gate line SG10m, the control gate line CG1mn, and the source line S10n. Connected to each.
  • the source lines S101 to S10n are connected to the transistors 1101-0 to 1101-n, respectively, and the source lines S101 to S10n are opened by the gate input signal EB100 of the transistors 1101-0 to 1101-n. It is selected whether to set the ground potential (0 V).
  • the row decoders 1200-1 to 1200-m that output a memory cell selection signal based on the row address are set so as to select the select gate SG100 and the control gate CG100 of the memory cell.
  • the row decoders 1200-1 to 1200-m receive a row address signal and output a row selection signal, a row decoder circuit 1201, an inverter 1202 that receives the output of the row decoder circuit 1201 and outputs an inverted signal, and an inverter 1202
  • the level shift circuit 1203 converts the output into the high voltage VP101.
  • the output of the level shift circuit 1203 (voltage VP101 signal) is supplied to the select gate SG101 and simultaneously to the drain of the transistor 1303 of the select circuit 1300-11.
  • the select circuit 1300-11 receives a selection signal from a column decoder, which will be described later, and transfers the output signal of the level shift circuit 1203 to the control gate wiring CG111 of the memory cell (for example, the memory cell M111-0). , And a switching transistor 1304 that sets the control gate CG100 to GND when the column decoder is not selected.
  • An output signal COL101a of the column decoder circuit is input to the transfer gate transistor 1303, and an inverted signal COL101aB of the column decoder output is input to the switching transistor 1304.
  • column decoders 1400-1 to 1400-n selected by the column address are provided.
  • the column decoders 1400-1 to 1400-n each include a decoder circuit 1401, an inverter 1402, and an inverter 1402 that output a selection signal based on the column address.
  • a decoder circuit 1401 that receives the output of the decoder circuit 1401
  • a level shift circuit 1405 that receives the output of the NAND circuit 1404 and converts it to the high voltage VP102.
  • the output of the level shift circuit 1405 is the aforementioned signal COL101a
  • the output of the NAND circuit 1404 is the aforementioned COL101aB.
  • the output of the level shift circuit 1403 is a signal COL101b.
  • bit lines BIT101-0 to BIT101-7 are respectively connected to column selection transistors C101-0 to C101-7 selected by an output signal COL101b of the column decoder circuit, and the other ends of the column selection transistors C101-0 to C101-7 are Are connected to the data input / output lines Data100 to Data107, respectively.
  • the data input / output lines Data100 to Data107 are connected to a data input conversion circuit 1500 that receives a write data input signal Din100 to Din107 and outputs a high voltage signal VP104 necessary for writing and erasing.
  • data input / output lines Data100 to Data107 are connected to sense amplifiers 1600-0 to 1600-7 that amplify the read data and output it to the outside, and output the output data Dout100 to Dout107.
  • sense amplifiers 1600-0 to 1600-7 that amplify the read data and output it to the outside, and output the output data Dout100 to Dout107.
  • the same connection is performed for the memory cell array (memory cell block) 1100-n.
  • the row decoder 1200-1 is selected by the row address.
  • the row decoder circuit 1201 is selected by the row address and outputs “1”.
  • the output of the inverter 1202 becomes “0”, and the level shift circuit 1203 outputs a signal of the voltage VP101 (for example, 8V).
  • the column decoder 1400-1 is selected by the column address, the decoder circuit 1401 outputs “1”, the inverter 1402 outputs “0”, and the level shift circuit 1403 outputs VP103 (for example, 10 V) as the COL101b signal.
  • a write signal W100 is input to the NAND 1404.
  • the NAND circuit 1404 becomes “0”, and the level shift circuit 1405 outputs a signal of the voltage VP102 (for example, 5V).
  • the output signal COL101aB of the NAND circuit 1404 and the output signal COL101a of the level shift circuit 1405 are supplied to select circuits 1300-11 to 1300-1m.
  • the transistor 1303 receives the signal COL101a and turns on, and the transistor 1304 receives the signal COL101aB and turns off.
  • An output signal of the level shift circuit 1203, that is, a signal of the voltage VP101 (8V) is supplied to the select gate SG101, and a signal of the select gate SG101 is supplied to the control gate CG111 via the transistor 1303.
  • the write input data Din100 to Din107 supply the write voltage VP104 (for example, 5V) to the data input / output lines Data100 to Data107 via the data input conversion circuit 1500.
  • VP104 for example, 5V
  • Data100 5V
  • Data107 0V
  • column selection transistors C101-0 to C101 are obtained. Since ⁇ 7 is on, 5V is applied to the bit line BIT111-0, and 0V is applied to the BIT111-7. Therefore, “0” data is written in the memory cell M111-0, and the threshold value is increased. Further, M111-7 becomes “1” data (write prohibited), and the threshold value remains low.
  • the select circuits 1300-1n to 1300-mn are not selected, and the memory cell array 1100-n It becomes a non-selected state. Further, the row decoder 1200-n is also not selected, and the output of the level shift circuit 1203 is “0” (0 V), so that M1m1-0 to M1m1-7 are not selected.
  • the transistor T102 of the memory cell operates in a non-saturated region, so that there is a problem that writing is difficult at the initial stage.
  • the voltage (VP102) of the control gate CG100 is written several times such as 4V first, then 5V, 6.0V, etc., and the voltage VP102 is stepped up each time, A voltage of “VP102 ⁇ Vth (the threshold voltage of the transistor 1303)” is applied to the control gate of T102, and the operation can always be performed in the saturation region, and as a result, high-speed writing can be achieved.
  • the voltages VP101, VP102, VP103, and VP104 can be generated by, for example, the power supply voltage control circuit 1700 shown in FIG.
  • the power supply voltage control circuit 1700 has a power supply booster circuit 1701.
  • the power supply booster circuit 1701 is composed of an oscillator (oscillator), a charge pump, a voltage detection circuit, and the like (all not shown). Then, using the external power supply VCC100 (for example, 3V) as a power supply, internal boosting is performed, and various output voltages (for example, 10V) are output.
  • the power supply voltage control circuit 1700 can step up and output the voltage VP102 at the time of writing, as shown in FIG. 8A.
  • Output signal COL101a is 0V, and output signal COL101b of level shift circuit 1403 outputs VP103 (10V).
  • VP104 (8 V) is output to the data input / output lines Data100 to Data107 via the data input conversion circuit 1500. Further, the erase control signal EB100 becomes “0”, and the transistors 1101-1 to 1101-n are turned off. Therefore, the memory cells M111 to M11n are erased with 8V drain, 0V control gate, and open source.
  • the level shift circuit 1203 is used for the first level shift circuit, and the level is used for the second level shift circuit.
  • the shift circuit 1405 corresponds to the above-described third level shift circuit and the level shift circuit 1403, respectively.
  • the memory cells are column-selected in units of 1 byte (for example, memory cells M111-0 to M111-7) in the column direction for each row.
  • the memory cell blocks are arranged in units of 8 bits.
  • the drains of the first transistors T101 of the memory cells M111-0 to M1mn-7 are commonly connected by bit lines BIT101-0 to BIT10n-7 along the row direction.
  • the select gate SG100 which is the gate of the first transistor T101 of the memory cell, is commonly connected by select gate wirings SG101 to SG10m along the column direction.
  • the control gate CG100 which is the gate of the second transistor T102 of the memory cell, is commonly connected by control gate wirings CG111 to CG1mn along the column direction.
  • source lines S101 to S10n are provided for each column selection range selected in units of 1 byte in the column direction, and the sources of the second transistors of the memory cells in all the rows in the column selection range are the source lines S101. Are commonly connected by S10n.
  • the row decoders 1200-1 to 1200-m receive the address signal and output a row selection signal for selecting a memory cell.
  • the first level shift circuit 1203 converts the signal output from the row decoders 1200-1 to 1200-m into a signal of the first voltage VP101 applied to the select gate SG100.
  • Column decoders 1400-1 to 1400-n receive an address signal and output a column selection signal for selecting a memory cell in units of 1 byte.
  • the second level shift circuit 1405 converts the column selection signal output from the column decoders 1400-1 to 1400-n into a signal of the second voltage VP102.
  • the third level shift circuit 1403 converts the column selection signal output from the column decoder into a signal of the third voltage VP103.
  • the select circuits 1300-11 to 1300-mn transfer the output signal VP101 of the first level shift circuit 1203 to the select gate SG100 as it is, and also input the row selection signal VP101 output from the first level shift circuit 1203 to the drain. And a transfer gate transistor 1303 having the column selection signal VP102 output from the second level shift circuit 1405 as a gate input.
  • the transfer gate transistor 1303 the row selection signal VP101 output from the first level shift circuit 1203 or the output signal VP102 of the second level shift circuit 1405, the voltage of the threshold Vth of the transfer gate transistor 1303, Is transferred to the control gate lines CG111 to CG1mn.
  • the column selection transistors for example, the column selection transistors C101-0 to C101-7 select the bit line of the memory cell in units of 1 byte by using the column selection signal VP103 output from the third level shift circuit 1403 as a gate input.
  • 1-byte data input / output lines Data100 to Data107 are connected to the 1-byte bit lines BIT101-0 to BIT101-7 selected by the column selection transistors C101-0 to C101-7 via the column selection transistor.
  • the data input conversion circuit 1500 receives the input signals of the write data Din100 to Din107 in units of 1 byte and performs data writing and data erasing, through the data input / output lines Data100 to Data107 and the bit line, the first transistor.
  • a fourth voltage signal VP104 applied to the drain is output.
  • the sense amplifiers 1600-0 to 1600-7 amplify the memory cell data read to the data input / output lines Data100 to Data107 and output them to the outside.
  • the signal applied to the select gate SG100 from the row selection signal output from the row decoder is converted into the first voltage VP101, and the column decoder The column selection signal output from is converted to the second voltage VP102.
  • the first voltage VP101 is transferred as it is to the select gate SG100, and the second transfer gate transistor 1303 receives the column selection signal of the second voltage VP102 as a gate input.
  • the voltage (for example, VP102 ⁇ Vth) determined by the second voltage VP102 and the threshold value Vth of the second transfer gate transistor 1303 is transferred to the control gate CG100.
  • a nonvolatile semiconductor memory device can be configured using the nonvolatile semiconductor memory elements shown in FIGS. 20A to 20F. Can provide. Further, by controlling the level of the second voltage VP102, a step-up voltage can be applied to the control gate during data writing.
  • the nonvolatile semiconductor memory device EEPROM
  • the present invention is not limited to this.
  • a nonvolatile semiconductor memory device having another configuration can be realized.
  • the memory cell array is arranged in I / O bit units (for example, in the column direction). , 8 bits). Further, similarly to the thirteenth embodiment shown in FIG. 19, the memory cell array can be arranged in an n-bit address unit in the column direction.
  • FIG. 23 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the sixteenth embodiment of the present invention, and shows a layout arrangement of the memory cell array.
  • the layout of the memory cell array shown in FIG. 23 is obtained by arranging the memory cell units shown in FIGS. 20A to 20F in an array, and this memory cell unit is connected to the n-type well 1002 as described above.
  • the seventh n-type diffusion layer 1026, the contact 1027, and the third metal wiring 1028 can be arranged in the empty space of the memory cell, and the area of the memory cell is not increased. The area reduction effect by removing the n-type diffusion layer 1017 and the contact 1018 shown is large.
  • the metal wiring 1028 is passed vertically.
  • the memory cell units shown in FIGS. 20A to 20F are arranged symmetrically left and right with the metal wiring 1028 as the center, symmetrically arranged with the source line S101 as the center, and the n-type well 1002 is made common to each other. Therefore, the area is reduced.
  • the select gate SG100 (polysilicon layer 1008) of the transistor T101 is connected to the common select gate wiring SG111.
  • the control gate line 1019 to which the control gate CG109 of each memory cell (M111, M112) is connected is connected to a common control gate line (metal line) CG111.
  • the second metal wiring 1013 to which the source of the transistor T102 of each memory cell (M111, M112) is connected is connected to the common source line S101.
  • select gate SG100 polysilicon layer 1008 of the transistor T101 of each memory cell (M121, M122) arranged below the common source line S101 is connected to the common select gate wiring SG121, and
  • the control gate CG109 of the transistor T102 is connected to a common control gate wiring (metal wiring) CG121.
  • the n-type well 1002 is an n-type well shared by two columns of memory cells (for example, two columns of memory cells whose drains are connected to the bit line BIT101 and the bit line BIT102). 1002 is connected to the metal wiring 1028 by an n-type diffusion layer 1026 formed at a plurality of locations of the n-type well 1002 and contacts 1027.
  • the n-type well 1002 is shared, and two memory cells (for example, M111 and M112) are arranged symmetrically on the left and right, and symmetrically arranged on the left and right.
  • two memory cells for example, M111 and M112
  • a total of two memory cells for example, M111 and M112 that are arranged symmetrically downward with the second metal wiring 1013 (common source line S101) in common with each other.
  • Four memory cells M111, M112, M121, and M122 are set as basic units of arrangement. Then, the four memory cells as basic units are arranged in parallel in the left-right direction, and are also arranged in parallel in the vertical direction. Accordingly, the nonvolatile semiconductor memory device according to the present invention can be arranged in a compact manner, and the area of the nonvolatile semiconductor memory device can be minimized.
  • the metal wiring 1012 is arranged on the left side of the transistor forming portion 1030. The same is true if it is arranged directly above or on the right side. However, in this example, when the memory cell is arranged on the right side, the memory cell size may be slightly increased because the memory cell size is determined by the interval between the metal wirings 1012.
  • FIG. 24 is a diagram for explaining the operation of the nonvolatile semiconductor memory device shown in FIG. 23, and shows an operation table.
  • the bit line BIT101 is at 8V, but the bit line BIT103 is at 0V. Therefore, erasing is not performed in the memory cell connected to the bit line BIT103.
  • 0V is applied to the bit line BIT101 and 15V is applied to the CG101, so that an electric field of 15V is applied to the drain of the memory cell M111 and the control gate, that is, between the floating gate and the drain.
  • the memory configuration has been described in units of 1 byte (8-bit cells). However, this is a description for the sake of convenience, and the gist is exactly the same even if the memory cell array is configured in units of words (16-bit cells) or double words (32-bit cells) according to the required specifications.
  • a nonvolatile memory can be realized by a standard logic CMOS process, and a logic-embedded memory can be realized easily and inexpensively.
  • FIGS. 25A to 25D are configuration diagrams of a nonvolatile semiconductor memory element according to the seventeenth embodiment of the present invention.
  • the “nonvolatile semiconductor memory element” may be simply referred to as “memory cell”.
  • FIG. 25A shows a plan view of the memory cell.
  • 25B shows an equivalent circuit diagram
  • FIG. 25C shows a cross-sectional view along A20-A20 'of FIG. 25A
  • FIG. 25D shows a cross-sectional view along B20-B20'.
  • this memory cell includes a transistor T201 and a capacitor C201, and has a drain D200, a source S200, a control gate CG200, and a floating gate FG200.
  • C201 is a capacitor between the control gate CG200 and the floating gate FG200.
  • reference numeral 2001 denotes a p-type semiconductor substrate
  • reference numeral 2002 denotes an n-type well (hereinafter referred to as n-well) formed on the p-type semiconductor substrate 2001
  • reference numeral 2003 denotes a transistor formation portion
  • Reference numeral 2004 denotes a channel forming portion (gate region portion) of a floating gate type transistor constituting the transistor T201
  • reference numeral 2005 denotes an n-type diffusion layer of the transistor T201
  • reference numeral 2006 denotes an n-type diffusion layer serving as a source of the transistor T201
  • reference numeral 2009 denotes A polysilicon layer serving as a floating gate of the transistor T201 becomes one end of the capacitor C201.
  • Reference numeral 2010 is a contact connecting the diffusion layer 2005 and the metal wiring 2012
  • reference numeral 2011 is a contact connecting the diffusion layer 2006 and the metal wiring 2013
  • reference numeral 2012 is a metal wiring for drawing out the drain D200 of the transistor T201
  • reference numeral 2013 is the transistor T201.
  • the metal wiring for pulling out the source S200, reference numeral 2014 denotes a capacitor C201, and reference numeral 2015 denotes a p-type diffusion layer, which is the other end of the capacitor C201.
  • Reference numeral 2016 denotes a contact connecting the p-type diffusion layer 2015 and the control gate wiring 2019, reference numeral 2017 denotes an n-type diffusion layer formed on the n-type well 2002, and reference numeral 2018 denotes an n-type diffusion layer 2017 and the control gate wiring 2019.
  • a contact to be connected, reference numeral 2019 is a metal wiring serving as a control gate wiring, and 2020 is an insulating oxide film for separation.
  • this memory cell is characterized in that the transistor formation portion 2003 including the n-type diffusion layer 2005 of the transistor T201, the n-type diffusion layer 2006 serving as the source of the transistor T201, and the like is arranged in the vertical direction (vertical direction in the drawing). ).
  • the metal wiring 2012 that is the drain of the memory cell that becomes the bit line is also arranged in the vertical direction, and the metal wiring that becomes the control gate wiring 2019 is arranged in the horizontal direction (left and right in the drawing), and the area becomes larger.
  • the capacitor C201 (comprising 2002, 2009, 2014, 2015, 2016, etc.) is compactly arranged to minimize the area of the memory cell.
  • FIGS. 26A to 26C are diagrams for explaining the operation of the memory cell shown in FIGS. 25A to 25D. The operation will be described below with reference to FIGS. 26A to 26C.
  • FIG. 26A shows an operation table when operating as an OTP.
  • the case of operating as an OTP will be described with reference to FIG. 26A.
  • 6V is applied to the control gate CG200
  • 5V is applied to the drain D200
  • 0V is applied to the source S200. Since a high voltage is applied to the drain and gate and the operation is performed in a saturation region described later, a high electric field is applied to the depletion layer in the vicinity of the drain, hot electrons are generated, and this is injected into the floating gate. Since electrons are injected, the threshold value of the floating gate type transistor T201 is apparently increased.
  • the control gate CG200 may be 5V
  • the initial threshold is about 1V, so that the transistor T201 is turned on (logic “1”) when writing is not performed. Since the threshold voltage is apparently about 5 V when electrons are injected, the data is stored in the off state (logic “0”).
  • FIG. 26B shows an operation table when operating as MTP.
  • MTP Mobility Management Protocol
  • erasing it is performed in two steps of erasing 2-1 and erasing 2-2.
  • the control gate CG200 is biased to 0V
  • the drain D200 is 8V
  • the source S200 is open (open) or about 2V.
  • FN tunnel current Fowler-Nordheim tunnel current
  • control gate CG200 is set to 0 or 1V
  • drain D200 is set to 8V
  • source S200 is set to 0V.
  • the floating gate is positively charged. Therefore, when the source is set to 0 V, an on-current flows.
  • the drain is at a high voltage, weak hot electrons are generated and writing occurs. This is defined as weak writing (drain stress).
  • FIGS. 25A to 25D are diagrams showing the characteristics of the transistor T201 of the memory cell shown in FIGS. 25A to 25D, and show the VCG-ID characteristics.
  • FIG. 27A when writing is performed in the state of the initial value characteristic A-2, the write characteristic B-2 is obtained.
  • the over-erasure characteristic C-2 is obtained. Thereafter, by executing the step of erasing 2-2, it is possible to write back from the over-erasing characteristic C-2 to the state of the initial value characteristic A-2.
  • FIG. 28A shows the characteristics of weak writing.
  • FIG. 28B is a diagram showing a circuit configuration showing the characteristics of FIG. 28A.
  • the drain stress is applied on the horizontal axis and the threshold value is taken on the vertical axis, for example, when the gate voltage CG200 is set to 0 V, the drain stress is applied, which is very small but due to the high electric field near the drain. Hot electrons with high energy are generated, a part of which is taken into the floating gate and becomes weakly written, and finally converges to the initial state.
  • the gate voltage CG200 is set to 1V
  • the convergence threshold level converges to a value shifted by 1V in parallel. If this characteristic is used, even if there is a cell that has been overerased by erasing 2-1, it can be self-converged to an arbitrary positive threshold to some extent by erasing 2-2, and overerasing can be countered.
  • FIG. 29A shows an equivalent circuit of the coupling system of this cell.
  • C200 (FD200) C200 (FS200)
  • the n-type diffusion layer 2005 corresponds to the first n-type diffusion layer serving as the drain of the transistor
  • the n-type diffusion layer 2006 corresponds to the second n-type diffusion layer.
  • the gate region portion corresponds to a region between the first n-type diffusion layer 2005 and the second n-type diffusion layer 2006
  • the first metal wiring is the metal wiring 2012.
  • the metal wiring 2013 corresponds to the metal wiring 2013.
  • the first high voltage applied to the gate of the first transistor during charge accumulation (writing) in the floating gate corresponds to the voltage “6” V of the control gate CG200 shown in FIG. 26A.
  • the second voltage applied to the drain D200 corresponds to the voltage “5” V of the drain D200.
  • the third voltage applied to the drain D200 corresponds to the voltage “8” V of the drain D200 shown in FIG. 26B, and the fourth voltage applied to the source S200 described above.
  • the voltage corresponds to the voltage “2” V of the source S200.
  • the fifth voltage applied to the control gate CG200 corresponds to the voltage “1” V of the control gate CG200 shown in FIG. 26B.
  • a transistor formation portion 2003 for forming a transistor is arranged in a first direction (vertical direction on FIG. 25A) on the surface of the semiconductor substrate.
  • the transistor formation portion 2003 is arranged in order from the top with the drain of the transistor T201.
  • a mold diffusion layer 2006 is disposed.
  • the metal wiring 2012 is arranged in the vertical direction on the left side of the transistor formation portion 2003.
  • the metal wiring 2012 is arranged in parallel to the transistor formation portion 2003 at a predetermined distance from the surface of the semiconductor substrate, and the metal wiring 2012 is connected to the drain (first n-type diffusion layer 2005) of the transistor T201 through a contact 2010. Is done.
  • a rectangular n-type well 2002 is formed in the left-right direction with a predetermined width and depth.
  • the rectangular floating gate 2009 is arranged in the left-right direction so as to face the semiconductor substrate surface, the left end side region faces the surface of the n-type well 2002, and the right end side region is the transistor T201.
  • the gate region 2004 is disposed so as to face the gate region 2004 (a channel forming region intermediate between the first n-type diffusion layer 2005 and the second n-type diffusion layer 2006).
  • a p-type diffusion layer 2015 having a predetermined width and depth is formed in the left-right direction adjacent to the left side of the region facing the floating gate 2009 of the n-type well 2002.
  • the p-type diffusion layer 2015 and the control gate wiring 2019 are connected by a contact 2016.
  • the control gate wiring 2019 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate 2009, and is connected to the p-type diffusion layer 2015 by a contact 2016.
  • the second metal wiring 2013 is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the second n-type diffusion layer 2006 serving as the source of the transistor T201. 2013 is connected to the second n-type diffusion layer 2006 by a contact 2011.
  • a non-volatile memory can be realized by a standard logic CMOS process, and OTP or MTP can be realized.
  • a capacitor having a large area (a capacitor formed on the surface of the floating gate and the semiconductor substrate) can be compactly arranged to minimize the area.
  • the metal wiring 2012 is arranged on the left side of the transistor formation portion 2003, but it can be arranged directly above or on the right side.
  • FIG. 30 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the eighteenth embodiment of the present invention.
  • the example shown in FIG. 30 is an example in which the nonvolatile semiconductor memory element (memory cell) of the present invention is incorporated in a matrix array (memory cell array), and is an example in the case of OTP.
  • the memory array has an input / output I / O 8-bit configuration of IO-0 to IO-7.
  • the memory array has n bits in the column direction and m bits in the row direction.
  • the unit memory cell blocks 2100-0 to 2100-7 are configured. That is, the memory cells are composed of memory cell blocks 2100-0 to 2100-7 collectively in n-bit address units in the column direction, such as M211-0 to M21n-0 and M211-7 to M21n-7. . Note that the sources of the memory cells are all connected in common.
  • Each of the row decoders 2200-1 to 2200-m includes an address decoder 2201, an inverter 2202, and a level shift circuit 2203.
  • the level shift circuit 2203 converts the row selection signal output from the row decoders 2200-1 to 2200-n into the first signal voltage VP201.
  • the outputs of the level shift circuit 2203 are output signals to the word lines WL201 to WL20m, respectively.
  • the word lines WL201 to WL20m can be commonly connected in the row direction.
  • the word line WL201 is commonly connected to all the memory cells M211-0 to M21n-0 and M211-7 to M21n-7. The same applies to the word line WL20m.
  • the column decoders 2300-1 to 2300-n are each composed of an address decoder 2301, an inverter 2302, and a level shift circuit 2303.
  • the level shift circuit 2303 converts the column selection signal output from the column decoders 2300-1 to 2300-n into the second signal voltage VP202.
  • the outputs of the level shift circuit 2303 are signals COL201 to COL20n, which are input to the gates of the column selection transistors CG201-0 to CG201-7,..., CG20n-0 to CG20n-7, respectively.
  • the output of the column decoder 2300-1 is the gate input signal of the column selection transistors CG201-0 to CG201-7.
  • Bit lines BIT201-0 to BIT201-7 to which the drains of the memory cells are connected are connected to data input lines D200 to D207 via column selection transistors CG201-0 to CG201-7, respectively.
  • bit lines BIT20n-0 to BIT20n-7 are connected to data input lines D200 to D207 via column selection transistors CG20n-0 to CG20n-7, respectively.
  • the data input lines D200 to D207 receive the write input data Din200 to Din207, receive the data of the data conversion circuit 2400 that outputs the write data (for example, the write voltage 5V), and the memory cell data at the time of read, and send signals to the data input lines D200 to D207.
  • Sense amplifier circuits 2500-0 to 2500-7 for amplification output are connected.
  • the operation will be described.
  • the word line WL201 and the signal COL201 are selected, and 6V (first signal voltage VP201) and 8V (second signal voltage), respectively.
  • the voltage of VP202) is applied.
  • 5 V (third signal voltage VP203) is output from the data conversion circuit 2400 to the data input lines D200 to D207 corresponding to the write data Din200 to Din207.
  • bit lines BIT201-0, BIT201-2, BIT201-4, and BIT201-6 become 5V
  • bitlines BIT201-1, BIT201-3, BIT201-5, and BIT201-7 become 0V
  • the memory cell M211 ⁇ 0, M211-2, M211-4, and M211-6 are written, and the memory cells M211-1, M211-3, M211-5, and M211-7 are not written. In this way, arbitrary data can be written into an arbitrary memory cell.
  • the memory cell is configured as an OTP, and this memory cell is divided into eight in the column direction. Arranged so as to be composed of eight memory cell blocks having a width of n bits.
  • the drains of the transistors in each memory cell are connected in common by bit lines BIT201-0 to BIT20n-7 along the row direction, and the control gates of the transistors in the memory cells in each row are connected by word lines WL201 to WL20m provided for each row.
  • the CGs 200 are commonly connected along the column direction.
  • the sources of the transistors of the memory cells constituting the memory cell array are commonly connected by a source line S201, and the source line S201 is connected to GND (“0” V).
  • Row decoders 2200-1 to 2200-m provided for each row generate a row selection signal for selecting a memory cell in response to an address signal, and convert the row selection signal into a first signal voltage VP201 to generate a word. Apply to lines WL201 to WL20m.
  • the column decoders 2300-1 to 2300-n are n column decoders provided corresponding to the number of bits n in the column direction in the memory cell block, and a column selection signal for selecting one memory cell from each memory cell block. Is output.
  • the second level shift circuit 2303 converts the column selection signal output from the column decoder into a signal of the second signal voltage VP202 and outputs it.
  • Each memory cell block is provided with column select transistors (CG201-0 to CG20n-0,..., CG201-7 to CG20n-7) in units of n bits.
  • the column selection signal VP202 output from the level shift circuit is used as a gate input, a bit line of one memory cell is selected for each memory cell block, and a memory cell in units of 8 bits in total is selected.
  • the memory cell selected by the column selection transistor is connected to the data input / output lines D200 to D207 via the column selection transistor.
  • the data conversion circuit 2400 receives a write data input signal Din200 to Din207 in units of 1 byte and writes data to the transistor drain of the memory cell through the data input / output lines D200 to D207.
  • the signal voltage VP203 is output.
  • the sense amplifier circuits 2500-0 to 2500-7 amplify the memory cell data read to the data input / output lines D200 to D207 and output the amplified data.
  • an OTP can be configured using the nonvolatile semiconductor memory element of the present invention.
  • FIG. 31 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the nineteenth embodiment of the present invention.
  • the example shown in FIG. 27A is an example of MTP.
  • the non-volatile semiconductor memory device shown in FIG. 31 differs from the non-volatile semiconductor memory device shown in FIG. 30 in that the row decoders 2200-1 to 2200-m are improved. Further, in order to perform erasing in units of words, the sources of the memory cells are commonly connected for each row, and the source is shared for each row by the common sources S201 to S20m. Other structures are the same as those of the nonvolatile semiconductor memory device shown in FIG. For this reason, the same code
  • FIG. 32A is a diagram showing a configuration of the row decoders 2200-1 to 2200-m shown in FIG.
  • FIG. 32B is a diagram for explaining the row decoder shown in FIG. 31.
  • Control signals E201 and E202 for controlling the operation mode of row decoder 2200 are input to row decoder 2200 shown in FIG. 32A.
  • reference numeral 2221 is a NAND circuit selected upon receipt of the row address
  • reference numeral 2222 is an inverter that inverts the output of the NAND circuit 2221
  • reference numeral 2223 is an inverter that inverts the control signal E202
  • reference numerals 2224 and 2225 are provided. Is a transfer switch, 2226 is an inverter, 2227 is a level shift circuit, and 2228 is a NOR circuit.
  • FIG. 33 is a diagram showing an operation table for explaining the operation of the row decoder shown in FIG. 32A.
  • the column decoder 2300-1 shown in FIG. 31 is selected (that is, COL201 is selected) and the row decoder 2200-1 is selected will be described.
  • the memory cells M211-0 to M211-7 are selected.
  • the output of the NAND circuit 2221 is “0”
  • the output of the inverter 2222 is “1”
  • E202 is “0”
  • the output “0” of the inverter 2226 and the output of the level shift circuit 2227 that is, the signal of the word line WL201 becomes the first signal voltage VP201 (5 V).
  • the memory cell is written.
  • the word line WL20m is 0 V and the source S20m is open (open: open), so that writing does not occur.
  • the step of erase 2-1 (first erase mode) will be described.
  • the NAND circuit 2221 output is “0” and the control signal E202 is “1”, so that the transfer switch 2224 is turned off and the transfer switch 2225 is turned on, and the output of the inverter 2226 is “1”.
  • the output of the NAND circuit 2221 is “1”, so that the word line WL20m is 3V, for example, and the signal to the switching transistor SB20m of the source line S20m is 0V.
  • the source line S20m is also open.
  • the drain D200 is 8V, since the gate voltage applied to the word line WL20m is as high as 3V, the electric field between the drain and the gate is relaxed and erasure does not occur. As a result, only the selected line is erased.
  • the erase 2-2 step (second erase mode) will be described.
  • the output of the non-select decoder 2221 is inverted, the word line WL20m is, for example, 3V, the source SB20m is “0”, and the source S20m is open, and self-convergence does not occur.
  • the memory cell is configured as an MTP, the memory cell is divided into eight in the column direction, and n bits in the column direction.
  • the memory cells are arranged so as to be composed of eight memory cell blocks having a width.
  • drains of the transistors in each memory cell are connected in common by bit lines BIT201-0 to BIT20n-7 along the row direction, and the control gates of the transistors in the memory cells in each row are provided by word lines WL201 to WL20m provided for each row.
  • the CGs 200 are commonly connected along the column direction.
  • the source of the memory cell transistor in each row is commonly connected along the column direction by source lines S201 to S20m provided for each row.
  • Each of the source lines is provided with switching transistors SB201 to SB20m for selecting whether the source line is grounded or opened to GND (“0” V).
  • Row decoders 2200-1 to 2200-m provided for each row generate a row selection signal for selecting a memory cell in response to an address signal, and respond to write and erase modes (erase 2-1 and erase 2-2). Thus, the voltage level of the row selection signal is selected and applied to the word lines WL201 to WL20m, and a control signal for turning on / off the switching transistors SB201 to SB20m is output.
  • the column decoders 2300-1 to 2300-n are n column decoders provided corresponding to the number of bits n in the column direction in the memory cell block, and a column selection signal for selecting one memory cell from each memory cell block. Is output.
  • the second level shift circuit 2303 converts the column selection signal output from the column decoder into a signal of the second signal voltage VP202 and outputs it.
  • Each memory cell block is provided with column select transistors (CG201-0 to CG20n-0,..., CG201-7 to CG20n-7) in units of n bits.
  • the column selection signal (second signal voltage VP202) output from the level shift circuit is used as a gate input, and a bit line of one memory cell is selected for each memory cell block, and a memory cell in a unit of 8 bits is selected. To do.
  • the memory cell selected by the column selection transistor is connected to the data input / output lines D200 to D207 via the column selection transistor.
  • the data conversion circuit 2400 applies the write data input signals Din200 to Din207 in units of 1 byte and applies data to the drains of the transistors of the memory cell through the data input / output lines D200 to D207 when performing data writing and data erasing.
  • the third voltage signal VP203 is output.
  • the sense amplifier circuits 2500-0 to 2500-7 amplify the memory cell data read to the data input / output lines D200 to D207 and output the amplified data.
  • the MTP can be configured using the nonvolatile semiconductor memory element of the present invention.
  • FIG. 34 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the twentieth embodiment of the present invention, which is an example of MTP.
  • the memory cell block 2101-1 in which the memory cell array is divided in units of 8 bits in the column direction.
  • the memory cell block 2101-1 includes memory cells M211-0 to M211-7,..., M2m1-0 to M2m1-7, each having 8 bits in the column direction and m bits in the row direction.
  • the sources of the memory cells are commonly connected for each row, and the common source lines S201 to S20m are similarly shared. Is done.
  • the row decoder is the same as the row decoder 2200 shown in FIG. 32A.
  • the memory cells are configured as MTP, and the memory cells are column-selected in units of 1 byte in the column direction for each row.
  • the memory cell blocks are arranged in units of 8 bits.
  • drains of the transistors in each memory cell are connected in common by bit lines BIT201-0 to BIT20n-7 along the row direction, and the control gates of the transistors in the memory cells in each row are provided by word lines WL201 to WL20m provided for each row.
  • the CGs 200 are commonly connected along the column direction.
  • the source of the memory cell transistor in each row is commonly connected along the column direction by source lines S201 to S20m provided for each row.
  • Each of the source lines is provided with switching transistors 2209-1 to 2209-m for selecting whether the source line is grounded or opened to GND (“0” V).
  • Row decoders 2200-1 to 2200-m provided for each row generate a row selection signal for selecting a memory cell in response to an address signal, and set the voltage level of the row selection signal according to a write mode and an erase mode.
  • the selected signals are applied to the word lines WL201 to WL20m, and the control signals SB201 to SB20m for turning on / off the switching transistors 2209-1 to 2209-m are output.
  • the column decoders 2300-1 to 2300-n are column decoders provided for the memory cell blocks 2101-1 to 2101-n, and select one memory cell block in units of 8 bits in the column direction.
  • the second level shift circuit 2303 converts the column selection signal output from the column decoder into a signal of the second signal voltage VP202 and outputs it.
  • Each memory cell block is provided with a column selection transistor (CG201-0 to CG201-7,..., CG20n-0 to CG20n-7) in units of 8 bits.
  • the column selection signals COL201 to COL20n (second signal voltage VP202) output from the level shift circuit are used as gate inputs to select a bit line of one memory cell block and select a memory cell in 8-bit units.
  • the bit line of the memory cell block selected by this column selection transistor is connected to the data input / output lines D200 to D207 via the column selection transistor.
  • the data conversion circuit 2400 applies the write data input signals Din200 to Din207 in units of 1 byte and applies data to the drains of the transistors of the memory cell through the data input / output lines D200 to D207 when performing data writing and data erasing.
  • the third voltage signal VP203 is output.
  • the sense amplifier circuits 2500-0 to 2500-7 amplify the memory cell data read to the data input / output lines D200 to D207 and output the amplified data.
  • an MTP can be configured using the nonvolatile semiconductor memory device of the present invention, and the memory cell array is divided in the unit of 8 bits in the column direction, and data is written and read in units of 8 bits. be able to.
  • FIG. 35 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the twenty-first embodiment of the present invention.
  • the example shown in FIG. 35 is the nonvolatile semiconductor memory device shown in FIG. 34 in which the source lines are shared by two rows. In this way, there is no useless empty area on the layout.
  • FIG. 36 shows a circuit of the row decoder.
  • the row decoder 2200A shown in FIG. 36 adds a control signal E203B to the row decoder 2200 of FIG. 32A, changes the inverter 2226 shown in FIG. 32A to a NAND circuit 2226A, and inputs the control signal E203B.
  • FIG. 37 shows an operation table of the row decoder shown in FIG.
  • the operation table shown in FIG. 37 is different from the operation table shown in FIG. 33 in the step 2-2 for erasing unselected cells.
  • the area of interest is surrounded by a thick frame.
  • the unselected word line WL202 is 3V and the source S200 is open.
  • (1, 2) are common and become the signals SB201 and SB202 in the operation table, the signal SB202 is “0” and the transistor 2209-2 is turned off, but the signal SB201 is “1”, so the transistor 2209-1 is Turn on.
  • the memory cell connected to the word line WL202 is turned on.
  • the control signal E203B is provided and is set to be “0” at the time of erasing 2-2, the output of the NAND circuit 2206 becomes “1”, and the decoder output of 2201 is not selected.
  • the output signal to the word line WL202 of the level shift circuit 2207 becomes 0V, and the current of the non-selected memory cell does not flow.
  • the memory cell connected to the selected word line WL201 and the non-selected memory cell connected to the adjacent word line WL202 at the time of erasing 2-2 that is, the self-convergence operation
  • the self-convergence voltage, that is, the drain is 5 V
  • the gate is 0 V
  • the source is 0 V
  • self-convergence occurs in the erased cell. If the memory cell connected to the word line WL202 is self-converged once in the previous state, the second self-convergence operation occurs here, so that the self-convergence is performed twice.
  • the limit of self-convergence converges to the initial value, so there is no problem even if the self-convergence operation is excessively added.
  • the memory cells are configured as MTP, and the memory cells are column-selected in units of 1 byte in the column direction for each row.
  • the memory cell blocks are arranged in units of 8 bits.
  • drains of the transistors in each memory cell are connected in common by bit lines BIT201-0 to BIT20n-7 along the row direction, and the control gates of the transistors in the memory cells in each row are provided by word lines WL201 to WL20m provided for each row.
  • the CGs 200 are commonly connected along the column direction.
  • the source lines S200 (1,2) to S200 (m-1, m) provided every two rows connect the sources of the transistors of the memory cells in the two rows along the column direction.
  • the source line receives an on / off signal (for example, signal SB201) from one row, and receives a first or a first for selecting whether the source line is grounded or opened to GND (“0” V). Whether the source line is grounded or opened to GND (“0” V) in response to an on / off signal (eg, signal SB202) from the switching transistor (eg, switching transistor 2209-1) and the other row
  • a second switching transistor for example, a switching transistor 2209-2) for selecting is connected in common.
  • the row decoders 2200-1 to 2200-m provided for each row generate a row selection signal for selecting the memory cell in response to the address signal, and the row selection signal of the row selection signal is selected according to the write mode and the erase mode.
  • a voltage level is selected and applied to the word lines WL201 to WL20m.
  • the row decoders 2200-1 to 2200-m are paired in pairs, and one row decoder (eg, row decoder 2200-1) to the first switch transistor (eg, switch transistor 2209-m). 1)
  • the control signal for example, signal SB201
  • a control signal for example, signal SB202
  • a control signal for example, signal SB202 for turning on / off the second switching transistor (for example, 2209-2) is output from the other row decoder (for example, row decoder 2200-2).
  • the column decoders 2300-1 to 2300-n are column decoders provided for the memory cell blocks 2101-1 to 2101-n, and select one memory cell block in units of 8 bits in the column direction. To do.
  • the second level shift circuit 2303 converts the column selection signal output from the column decoder into a signal of the second signal voltage VP202 and outputs it.
  • Each memory cell block is provided with a column selection transistor (CG201-0 to CG201-7,..., CG20n-0 to CG20n-7) in units of 8 bits.
  • a column selection signal (second signal voltage VP202) output from the level shift circuit is used as a gate input to select a bit line of a memory cell of one memory cell block and select a memory cell in units of 8 bits.
  • the bit line of the memory cell block selected by this column selection transistor is connected to the data input / output lines D200 to D207 via the column selection transistor.
  • the data conversion circuit 2400 applies the write data input signals Din200 to Din207 in units of 1 byte and applies data to the drains of the transistors of the memory cell through the data input / output lines D200 to D207 when performing data writing and data erasing.
  • the third voltage signal VP203 is output.
  • the sense amplifier circuits 2500-0 to 2500-7 amplify the memory cell data read to the data input / output lines D200 to D207 and output the amplified data.
  • the nonvolatile semiconductor memory element of the present invention can be used to configure the MTP, and the source lines can be shared by two rows, thereby eliminating unnecessary empty areas on the layout.
  • a column decoder collective selection signal (not shown) is input to the column decoder 2300 and the column decoders 2300-1 to 2300-n are set to be simultaneously selected, memory cells connected to one word line, for example, All of M211-0 to M21n-7 (n ⁇ 8) can be written or erased simultaneously. As a result, so-called page-by-page writing and erasing can be performed.
  • the configuration of the memory array (memory cell block) is arranged in a unit of column address (n bits) in the examples shown in FIGS. 30 and 31, but in the examples shown in FIGS. / O
  • the number of bits is set in units (here, in bytes). Which method is adopted is determined in consideration of layout arrangement.
  • the input / output I / O unit is a byte unit (8 bits), but this is a word unit (16 bits) or a double word unit (32 bits), or Even if it is configured with more I / O bits, the gist and effect are the same.
  • FIG. 38 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the twenty-second embodiment of the present invention.
  • the example shown in FIG. 38 shows an example of the layout arrangement of the OTP memory cell shown in FIG. That is, the memory cells shown in FIGS. 25A to 25D are arranged in an array.
  • the nonvolatile semiconductor memory element (memory cell) of the present invention shown in FIGS. 25A to 25D is used as an OTP as a memory cell.
  • the memory cells arranged in this layout will be described by focusing on the memory cell of the portion A2000 surrounded by the broken line in FIG. 38 (memory cell selected by the word line WL201 and the bit line BIT202).
  • the transistor formation portion 2003 arranged in the vertical direction above includes a first n-type diffusion layer 2005 serving as a drain of the transistor and a gate region portion (first n-type diffusion layer 2005 and the first n-type diffusion layer forming a channel of the transistor). 2 n-type diffusion layer 2006) and a second n-type diffusion layer 2006 serving as a source of the transistor.
  • the first metal wiring 2012 is arranged in the vertical direction on the left side of the transistor formation portion 2003.
  • the metal wiring 2012 is arranged in parallel with the transistor formation portion 2003 at a predetermined distance from the surface of the semiconductor substrate, and the metal wiring 2012 is connected to the drain of the transistor (first n-type diffusion layer 2005) through a contact. .
  • the first metal wiring 2012 is connected to the bit line BIT202.
  • a rectangular n-type well 2002 is formed on the left side of the transistor formation portion 2003 in the left-right direction with a predetermined width and depth.
  • the rectangular floating gate 2009 is disposed in the left-right direction so as to face the semiconductor substrate surface, the left end side region faces the n-type well 2002 surface, and the right end side region is the gate region portion.
  • the first n-type diffusion layer 2005 and the second n-type diffusion layer 2006 are disposed so as to face each other.
  • a p-type diffusion layer 2015 having a predetermined width and depth is formed in the left-right direction adjacent to the left side of the region facing the floating gate 2009 of the n-type well 2002.
  • the p-type diffusion layer 2015 and the control gate wiring 2019 are connected by a contact.
  • the control gate wiring 2019 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate 2009, and is connected to the p-type diffusion layer 2015 by a contact.
  • the control gate line 2019 is connected to the common word line WL201.
  • the second metal wiring 2013 is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the second n-type diffusion layer 2006 serving as the source of the transistor T201. 2013 is connected to the second n-type diffusion layer 2006 by a contact. The second metal wiring 2013 is connected to the common source line S201.
  • a second n-type well 2002 is shared between two memory cells that are symmetrically arranged on the left and right, and two memory cells that are symmetrically arranged on the left and right.
  • Four memory cells serving as a basic unit of this configuration with a total of four memory cells including two memory cells arranged symmetrically in the downward direction with the metal wiring 2013 (source line S201) in common with each other are arranged side by side in parallel in the left-right direction, and are also arranged in parallel in the up-down direction.
  • the non-volatile semiconductor memory element of the present invention can be used to configure the OTP, and a useless empty area can be eliminated on the layout.
  • the metal wiring 2012 is arranged on the left side of the transistor formation portion 2003. It is the same even if it arrange
  • FIGS. 25A to 25D are views showing a configuration of a nonvolatile semiconductor memory device according to the twenty-third embodiment of the present invention.
  • the n-well is omitted, and an area reduction effect is further obtained.
  • FIG. 39A is a plan view
  • FIG. 39B is a cross-sectional view along B20-B20 '.
  • the memory cells shown in FIGS. 39A and 39B are structurally different from the memory cells shown in FIGS. 25A to 25D.
  • the n-well (n-type well) 2 shown in FIG. 25A is omitted, and FIG. A depletion-type channel implanter 2021 is provided, and the p-type diffusion layer 2015 is changed to an n-type diffusion layer 2015 ′. That is, in the transistor formation portion 2003 shown in FIGS. 25A to 25D, the first n-type diffusion layer 2005 serving as the drain of the transistor T201 and the gate region portion (the first diffusion layer 2005 and the first diffusion layer forming the channel of the transistor).
  • a depletion-type channel implanter 2021 is provided under the gate of the capacitor 2014 to efficiently perform coupling. Can be done. D-type channel implantation is required for the standard CMOS process, but since the implantation process is added, the total number of processes can be increased slightly, so that the process is not burdened.
  • the n-type diffusion layer 2005 is used as the first n-type diffusion layer serving as the drain of the transistor, and the n-type diffusion layer 2006 is used as the second n-type diffusion layer.
  • Each of the n-type diffusion layers corresponds to the n-type diffusion layer 2015 ′.
  • the first metal wiring corresponds to the metal wiring 2012, and the second metal wiring corresponds to the metal wiring 2013.
  • a transistor formation portion 2003 is arranged in a first direction (vertical direction in the drawing) on the surface of the semiconductor substrate.
  • the transistor formation portion 2003 is a first n that becomes the drain of the transistor T201 in order from the top.
  • Type diffusion layer 2005, a gate region part forming a channel of the transistor T201 (a region between the first diffusion layer 2005 and the second diffusion layer 2006), and a second n-type diffusion layer serving as a source of the transistor T201 2006 is arranged.
  • the metal wiring 2012 is arranged in the vertical direction on the left side of the transistor formation portion 2003.
  • the metal wiring 2012 is arranged in parallel with the transistor formation portion 2003 at a predetermined distance from the surface of the semiconductor substrate, and the metal wiring 2012 is connected to the drain of the transistor (first n-type diffusion layer 2005) through a contact. .
  • a square-shaped depletion-type channel implanter 2021 is formed on the left side of the transistor formation portion 2003 with a predetermined width and depth in the left-right direction.
  • the rectangular floating gate 2009 is disposed in the left-right direction so as to face the semiconductor substrate surface, the left end side region thereof faces the surface of the channel implanter 2021, and the right end side region thereof is a gate region portion (
  • the first n-type diffusion layer 2005 and the second n-type diffusion layer 2006 are arranged so as to face each other).
  • an n-type diffusion layer 2015 ' is formed in the left-right direction adjacent to the channel implanter 2021, and the n-type diffusion layer 2015' and the control gate wiring 2019 are connected by a contact.
  • the control gate wiring 2019 is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate 2009, and is connected to the n-type diffusion layer 2015 'by a contact 2016.
  • the second metal wiring 2013 is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the second n-type diffusion layer 2006 that is the source of the transistor T201. 2011 is connected to the second n-type diffusion layer 2006.
  • a non-volatile memory can be realized by a standard logic CMOS process, and OTP or MTP can be realized.
  • a capacitor having a large area (a capacitor formed on the surface of the floating gate and the semiconductor substrate) can be compactly arranged to minimize the area.
  • n-well can be omitted from the memory cells shown in FIGS. 25A to 25D, thereby further reducing the area.
  • the metal wiring 2012 is arranged on the left side of the transistor formation portion 20030.
  • the metal wiring 2012 can be arranged on the right side or can be arranged directly above.
  • FIG. 40 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the twenty-fourth embodiment of the present invention.
  • the nonvolatile semiconductor memory device shown in FIG. 40 has the nonvolatile semiconductor memory elements (memory cells) shown in FIGS. 39A and 39B arranged on an array.
  • the memory cells are arranged symmetrically in the vertical and horizontal directions, and the area is reduced by omitting the n-well.
  • the memory cell is selected by, for example, the memory cell (the word line WL201 and the bit line BIT202) of the portion A2000 surrounded by the broken line in FIG.
  • the description will focus on the memory cell).
  • a first n-type diffusion layer 2005 serving as the drain of the transistor and a gate region portion (where the transistor channel is formed)
  • the first metal wiring 2012 is disposed on the left side of the transistor formation portion 2003 in parallel with the transistor formation portion 2003 and at a predetermined distance from the surface of the semiconductor substrate.
  • the first metal wiring 2012 is connected to the bit line BIT202.
  • a depletion-type channel implanter (see channel implanter 2021 in FIG. 39B) (not shown) has a predetermined width and depth on the left side of the transistor formation portion 2003. Are formed in the left-right direction.
  • the floating gate 2009 is arranged in the left-right direction so as to face the surface of the semiconductor substrate, the left end side region faces the surface of the channel implanter, and the right end side region is a gate region of the transistor formation portion 2003. Is disposed so as to face the portion (a middle region between the first n-type diffusion layer 2005 and the second n-type diffusion layer 2006).
  • an n-type diffusion layer 2015 ' is provided adjacent to the channel implanter.
  • the control gate line 2019 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate 2009.
  • the control gate line 2019 is connected to the word line WL201.
  • the second metal wiring 2013 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the second n-type diffusion layer 2006.
  • the second metal wiring 2013 is The second n-type diffusion layer 2006 is connected by a contact.
  • the second metal wiring 2013 is connected to the source line S201.
  • two memory cells are arranged symmetrically so as to share the n-type diffusion layer 2015 ′ (the left memory cell in the figure), and the two memories arranged symmetrically on the left and right Two memory cells are arranged symmetrically in the vertical direction so as to share the source line S201 with respect to the cells (lower two memory cells in the figure), and these four memory cells are used as a basic unit.
  • the memory cell array is arranged in the left-right direction.
  • the memory cell arrays arranged in the left-right direction are also arranged in parallel in the up-down direction.
  • Such a configuration makes it possible to efficiently arrange the memory cells and reduce the arrangement area of the memory cell array in the layout in which the source lines are shared between the memory cells in two rows.
  • the metal wiring 2012 is arranged on the left side of the transistor formation portion 2003. It is the same even if it arrange
  • FIG. 41 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the twenty-fifth embodiment of the present invention.
  • the width of the capacitor portion is made wider than the width of the transistor channel portion to reduce useless space and further reduce the area.
  • the transistor formation portion 2003 arranged in the vertical direction above includes a first n-type diffusion layer 2005 serving as a drain of the transistor and a gate region portion (first n-type diffusion layer 2005 and the first n-type diffusion layer forming a channel of the transistor). 2 n-type diffusion layer 2006) and a second n-type diffusion layer 2006 serving as a source of the transistor.
  • the first metal wiring 2012 is disposed on the left side of the transistor formation portion 2003 in parallel with the transistor formation portion 2003 and at a predetermined distance from the surface of the semiconductor substrate.
  • the first metal wiring 2012 is connected to the bit line BIT202.
  • a depletion-type channel implanter (see channel implanter 2021 in FIG. 39B) (not shown) has a predetermined width and depth on the left side of the transistor formation portion 2003. Are formed in the left-right direction.
  • the floating gate 2009 is arranged in the left-right direction so as to face the surface of the semiconductor substrate, the left end side region faces the surface of the channel implanter, and the right end side region is a gate region of the transistor formation portion 2003. Is disposed so as to face the portion (a middle region between the first n-type diffusion layer 2005 and the second n-type diffusion layer 2006). Further, the floating gate 2009 includes a square area expansion portion 2009A in the left end region, and the area expansion portion 2009A is configured to increase the capacitance of the capacitor.
  • an n-type diffusion layer 2015 ' is provided adjacent to the channel implanter.
  • the control gate line 2019 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate 2009.
  • the control gate line 2019 is connected to the word line WL201.
  • the second metal wiring 2013 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the second n-type diffusion layer 2006.
  • the second metal wiring 2013 is The second n-type diffusion layer 2006 is connected by a contact.
  • the second metal wiring 2013 is connected to the source line S201.
  • two memory cells are arranged symmetrically so as to share the n-type diffusion layer 2015 ′ (the left memory cell in the figure), and the two memories arranged symmetrically on the left and right Two memory cells are arranged symmetrically in the vertical direction so that the source line S201 is shared with the cells (the two lower memory cells in the figure), and these four memory cells are basically configured.
  • it is arranged as a memory cell array in the left-right direction.
  • the memory cell arrays arranged in the left-right direction are also arranged in parallel in the up-down direction.
  • Such a configuration makes it possible to efficiently arrange the memory cells and reduce the arrangement area of the memory cell array in the layout in which the source lines are shared between the memory cells in two rows.
  • the metal wiring 2012 is arranged on the left side of the transistor formation portion 2003. It is the same even if it arrange
  • FIG. 42 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the twenty-sixth embodiment of the present invention.
  • 31 is a layout arrangement example corresponding to the circuit configuration of the nonvolatile semiconductor memory device shown in FIG. 31 and the circuit configuration of the nonvolatile semiconductor memory device shown in FIG. 34.
  • the source line S201 is arranged corresponding to the word line WL201.
  • source lines S202, S203, S204 are arranged corresponding to the word lines WL202, WL202, WL204. That is, the layout is when the source lines are independent for each word line.
  • the memory cells arranged in this layout will be described by focusing on the memory cell of the portion A2000 surrounded by the broken line in FIG. 42 (memory cell selected by the word line WL203 and the bit line BIT202).
  • the transistor formation portion 2003 arranged in the vertical direction includes a first n-type diffusion layer 2005 serving as a drain of the transistor, and a gate region portion (first n-type diffusion layer 2005 and second formation region) forming a channel of the transistor.
  • An intermediate region between the n-type diffusion layer 2006) and a second n-type diffusion layer 2006 serving as a source of the transistor are disposed.
  • the first metal wiring 2012 is disposed on the left side of the transistor formation portion 2003 in parallel with the transistor formation portion 2003 and at a predetermined distance from the surface of the semiconductor substrate.
  • the first metal wiring 2012 is connected to the bit line BIT202.
  • a depletion-type channel implanter (see channel implanter 2021 in FIG. 39B) (not shown) has a predetermined width and depth on the left side of the transistor formation portion 2003. Are formed in the left-right direction.
  • Floating gate 2009 is disposed in the left-right direction so as to face the semiconductor substrate surface, the left end region is opposed to the surface of the channel implanter, and the right end region is the gate region portion of transistor formation portion 2003 ( The first n-type diffusion layer 2005 and the second n-type diffusion layer 2006 are disposed so as to face each other. Further, the floating gate 2009 includes a square area expansion portion 2009A in the left end region, and the area expansion portion 2009A is configured to increase the capacitance of the capacitor.
  • an n-type diffusion layer 2015 ' is provided adjacent to the channel implanter.
  • the control gate line 2019 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate 2009.
  • the control gate line 2019 is connected to the word line WL203.
  • the second metal wiring 2013 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the second n-type diffusion layer 2006.
  • the second metal wiring 2013 is The second n-type diffusion layer 2006 is connected by a contact.
  • two memory cells are arranged symmetrically so as to share the n-type diffusion layer 2015 ′ (the left memory cell in the figure), and the two memories arranged symmetrically on the left and right Two memory cells are arranged symmetrically in the vertical direction with respect to the cells (the upper memory cell in the figure), and these four memory cells are arranged as a memory cell array in the left-right direction. Then, the memory cell arrays arranged in the left-right direction are arranged in parallel in the up-down direction.
  • the memory cells can be efficiently arranged and the arrangement area of the memory cell array can be reduced.
  • the metal wiring 2012 is arranged on the left side of the transistor formation portion 2003. It is the same even if it arrange
  • FIG. 43 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the twenty-seventh embodiment of the present invention.
  • the nonvolatile semiconductor memory device shown in the drawing is a modification of the nonvolatile semiconductor memory device of the eighteenth embodiment shown in FIG.
  • the non-volatile semiconductor memory device shown in FIG. 43 differs from the non-volatile semiconductor memory device shown in FIG. 30 in the configuration of the memory cell block. That is, in the example shown in FIG. 30, the memory array is divided into eight in the column direction according to the number of I / O bits (8 bits in the example in the figure), and the memory cell block is in n-bit units (address units) in the column direction.
  • the memory cell array is divided in the column direction in units of the number of I / O bits (8 bits in the example in the figure). That is, since the memory cell array is rewritten in units of 8 bits, the memory cell block is divided in units of 8 bits (I / O units) in the column direction in order to improve the layout arrangement.
  • the memory cell block 2101-1 includes memory cells M211-0 to M211-7,..., M2m1-0 to M2m1-7, each having 8 bits in the column direction and m bits in the row direction.
  • the memory cell is configured as an MTP, and the memory cell is column-selected in units of 1 byte (I / O bit number) in the column direction for each row.
  • the memory cell block is arranged.
  • the drains of the transistors in each memory cell are connected in common by bit lines BIT201-0 to BIT20n-7 along the row direction, and the control gates of the transistors in the memory cells in each row are connected by word lines WL201 to WL20m provided for each row.
  • the CGs 200 are commonly connected along the column direction.
  • the source of the memory cell transistors in each row is commonly connected by the source line S201.
  • the source line S201 is grounded to GND (“0” V).
  • Row decoders 2200-1 to 2200-m provided for each row generate a row selection signal for selecting a memory cell in response to an address signal, and set the voltage level of the row selection signal according to a write mode and an erase mode. Select and apply to word lines WL201 to WL20m.
  • the column decoders 2300-1 to 2300-n are column decoders provided for the memory cell blocks 2101-1 to 2101-n, and select one memory cell block in units of 8 bits in the column direction.
  • the second level shift circuit 2303 converts the column selection signal output from the column decoder into a signal of the second signal voltage VP202 and outputs it.
  • Each memory cell block is provided with a column selection transistor (CG201-0 to CG201-7,..., CG20n-0 to CG20n-7) in units of 8 bits.
  • the column selection signal (second signal voltage VP202) output from the level shift circuit is used as a gate input to select a bit line of one memory cell block and select a memory cell in 8-bit units.
  • the bit line of the memory cell block selected by this column selection transistor is connected to the data input / output lines D200 to D207 via the column selection transistor.
  • the data conversion circuit 2400 applies the write data input signals Din200 to Din207 in units of 1 byte and applies data to the drains of the transistors of the memory cell through the data input / output lines D200 to D207 when performing data writing and data erasing.
  • the third voltage signal VP203 is output.
  • the sense amplifier circuits 2500-0 to 2500-7 amplify the memory cell data read to the data input / output lines D200 to D207 and output the amplified data.
  • an MTP can be configured using the nonvolatile semiconductor memory device of the present invention, and the memory cell array is divided in the unit of 8 bits in the column direction, and data is written and read in units of 8 bits. be able to.
  • the present invention is not limited to this, and in units of words according to the required specifications for the number of I / O bits. (16-bit cell) or any number of bits such as a double word (32-bit cell) can be used.
  • FIG. 44 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the twenty-eighth embodiment of the present invention.
  • the nonvolatile semiconductor memory device shown in the figure is an example in which the nonvolatile semiconductor memory device of the twenty-first embodiment shown in FIG. 35 is modified.
  • the memory cell array is divided into units of the number of I / O bits (8 bits) in the column direction to constitute a memory cell block.
  • the memory array is divided into eight according to the number of I / O bits in the column direction (8 bits in the example in the figure), and the memory in units of n bits in the column direction and m bits in the row direction.
  • Cell blocks 2100-0 to 2100-7 are configured. That is, the memory cells M211-0 to M21n-0,..., M211-7 to M21n-7 are grouped in n-bit address units in the column direction to form memory cell blocks 2100-0 to 2100-. Configure up to 7.
  • the column decoders 2300-1 to 2300-n are n column decoders provided facing the address width n bits of the memory cell blocks 2100-0 to 2100-7.
  • Each of the column decoders 2300-1 to 2300-n includes an address decoder 2301, an inverter 2302, and a level shift circuit 2303.
  • the level shift circuit 2303 converts the column selection signal output from the column decoders 2300-1 to 2300-n into the second signal voltage VP202.
  • the column selection transistors CG201-0 to CG20n-0,..., CG201-7 to CG20n-7 are n-bit unit column selection transistors provided for each of the memory cell blocks, and are used for the second level shift.
  • a second signal voltage VP202 (signals COL201 to COL20n) output from the circuit is used as a gate input, a bit line of one memory cell is selected from each memory cell block, and a total of 8 bits (number of I / O bits) memory Select the bit line of the cell.
  • the configuration of the row decoders 2200-1 to 2200-m is the same as that of the row decoder shown in FIG. Further, the connection method of the bit lines BIT201-0 to BIT20n-7, the connection method of the word lines WL201 to WL20m, the source lines S200 (1,2) to S200 (m-1, m), the switching transistor 2209 in the memory cell block. -1, 2209-2 to 2209- (m-1), 2209-m are connected in the same manner as the circuit shown in FIG.
  • the drains of the transistors of each memory cell are connected in common by bit lines BIT201-0 to BIT20n-7 along the row direction, and the control gates of the transistors of the memory cells of each row are provided by word lines WL201 to WL20m provided for each row.
  • the CGs 200 are commonly connected along the column direction.
  • the source lines S200 (1,2) to S200 (m-1, m) provided for every two rows connect the sources of the transistors of the memory cells in the two rows in common along the column direction.
  • the source line receives an on / off signal (for example, signal SB201) from one row, and receives a first or a first for selecting whether the source line is grounded or opened to GND (“0” V). Whether the source line is grounded or opened to GND (“0” V) in response to an on / off signal (eg, signal SB202) from the switching transistor (eg, switching transistor 2209-1) and the other row
  • a second switching transistor for example, a switching transistor 2209-2) for selecting is connected in common.
  • the row decoders 2200-1 to 2200-m provided for each row generate a row selection signal for selecting a memory cell in response to the address signal, and the voltage of the row selection signal according to the write mode and the erase mode. The level is selected and applied to the word lines WL201 to WL20m.
  • the row decoders 2200-1 to 2200-m are paired in pairs, and one row decoder (eg, row decoder 2200-1) to the first switch transistor (eg, switch transistor 2209-m). 1)
  • the control signal for example, signal SB201
  • a control signal for example, signal SB202
  • a control signal for example, signal SB202 for turning on / off the second switching transistor (for example, 2209-2) is output from the other row decoder (for example, row decoder 2200-2).
  • a total of eight bit lines of the memory cell block selected by the column selection transistors CG201-0 to CG20n-0,... CG201-7 to CG20n-7 are input data via the column selection transistor. Connected to output lines D200 to D207.
  • the data conversion circuit 2400 applies the write data input signals Din200 to Din207 in units of 1 byte and applies data to the drains of the transistors of the memory cell through the data input / output lines D200 to D207 when performing data writing and data erasing.
  • the third voltage signal VP203 is output.
  • the sense amplifier circuits 2500-0 to 2500-7 amplify the memory cell data read to the data input / output lines D200 to D207 and output the amplified data.
  • the memory cells are configured as MTPs, and a memory cell block is configured by collecting n-bit address units in the column direction. Are arranged in common every two lines, so that useless empty areas are eliminated on the layout.
  • FIGS. 25A to 25D are diagrams showing a configuration of a nonvolatile semiconductor memory device (memory cell) according to the twenty-ninth embodiment of the present invention.
  • 45A to 45E differs from the memory cell shown in FIGS. 25A to 25D in that the n-type diffusion layer 2017 and the contact 2018 connected to the control gate CG200 (2019) shown in FIGS. 25A to 25D are deleted.
  • the contact 2024 for connecting the wiring 2025 is provided.
  • the n-type diffusion layer 2023, the contact 2024, and the metal wiring 2025 can be arranged in the empty space of the memory cell, and the area of the memory cell is not increased, and the n-type diffusion layer 2017, shown in FIGS. 25A to 25D, The area reduction effect by deleting the contact 2018 is large.
  • FIG. 45A shows a plan view of a memory cell according to the twenty-ninth embodiment.
  • 45B is an equivalent circuit diagram
  • FIG. 45C is a cross-sectional view along A20-A20 ′ in FIG. 45A
  • FIG. 45D is a cross-sectional view along B20-B20 ′
  • FIG. 45E is along E20-E20 ′.
  • this memory cell includes a transistor T201 and a capacitor C201, and has a drain D200, a source S200, a control gate CG200, and a floating gate FG200.
  • the capacitor C201 is a capacitor between the control gate CG200 and the floating gate FG200.
  • reference numeral 2001 denotes a p-type semiconductor substrate
  • reference numeral 2002 denotes an n-well formed on the p-type semiconductor substrate 2001
  • reference numeral 2003 denotes a transistor formation portion
  • reference numeral Reference numeral 2004 denotes a channel formation portion (gate region portion) of the floating gate transistor constituting the transistor T201
  • reference numeral 2005 denotes an n-type diffusion layer serving as a drain of the transistor T201
  • reference numeral 2006 denotes an n-type diffusion layer serving as a source of the transistor T201
  • reference numeral 2009 is a polysilicon layer which becomes a floating gate of the transistor T201, and becomes one end of the capacitor C201.
  • Reference numeral 2010 denotes a contact connecting the n-type diffusion layer 2005 and the metal wiring 2012
  • reference numeral 2011 denotes a contact connecting the n-type diffusion layer 2006 and the metal wiring 2013
  • reference numeral 2012 denotes a metal wiring for drawing out the drain D200 of the transistor T201
  • reference numeral Reference numeral 2013 denotes a metal wiring for drawing out the source S200 of the transistor T201
  • reference numeral 2014 denotes a capacitor C201
  • reference numeral 2015 denotes a p-type diffusion layer, which is the other end of the capacitor C1.
  • Reference numeral 2016 denotes a contact connecting the p-type diffusion layer 2015 and the control gate wiring 2019, reference numeral 2023 denotes an n-type diffusion layer formed on the n-type well 2002, and 2024 denotes a voltage to the n-type diffusion layer 2023 and the n-type well 2002. This is a contact for connecting the metal wiring 2025 to be supplied.
  • Reference numeral 2019 denotes a metal wiring serving as a control gate wiring, and 2020 denotes an isolation insulating oxide film.
  • 46A and 46B are diagrams for explaining the operation of the memory cell shown in FIGS. 45A to 45E. The operation will be described below with reference to FIGS. 46A and 46B.
  • FIG. 46A shows the case of OTP
  • FIG. 46B shows the case of MTP.
  • the operation table shown in FIG. 46A is the same as the operation table shown in FIG. 26A
  • the operation table shown in FIG. 46B is the same as the operation table shown in FIG.
  • the only difference is that the voltage CGWell 200 applied to 2002 is added. For this reason, the overlapping description is abbreviate
  • the voltage CGWell200 applied to the metal wiring 2025 is always set to a high voltage so that the diode formed by the n-type well 2002 and the n-type diffusion layer 2023 is not forward-biased. Set and put. For example, when the voltage of the CGwell 200 is higher than the voltage of the control gate CG219 (on the p-type diffusion layer side of the capacitor 2014), the back bias is applied to the inversion layer of the capacitor 2014, so the threshold value becomes more negative and the efficiency is somewhat higher. It gets worse, but it's small and not a big problem.
  • the metal wiring 2012 is arranged on the left side of the transistor formation portion 2003, but it can be arranged on the right side.
  • the n-type diffusion layer 2005 is the first n-type diffusion layer serving as the drain of the transistor, and the second n-type diffusion layer is the second n-type.
  • the n-type diffusion layer 2006 corresponds to the n-type diffusion layer, and the n-type diffusion layer 2023 corresponds to the fourth n-type diffusion layer described above.
  • the above-described gate region corresponds to a region between the first n-type diffusion layer 2005 and the second n-type diffusion layer 2006.
  • the first metal wiring corresponds to the metal wiring 2012
  • the second metal wiring corresponds to the metal wiring 2013,
  • the third metal wiring corresponds to the metal wiring 2025.
  • the first high voltage applied to the gate of the first transistor during charge accumulation (writing) to the floating gate corresponds to the voltage “6” V of the control gate CG200 shown in FIG. 46A.
  • the second voltage applied to the drain D200 corresponds to the voltage “5” V of the drain D200.
  • the third voltage applied to the drain D200 corresponds to the voltage “8” V of the drain D200 shown in FIG. 46B, and the fourth voltage applied to the source S200 described above.
  • the voltage corresponds to the voltage “2” V of the source S200.
  • the fifth voltage applied to the control gate CG200 corresponds to the voltage “1” V of the control gate CG200 shown in FIG. 46B.
  • a transistor formation portion 2003 for forming a transistor is arranged in a first direction on the surface of the semiconductor substrate (vertical direction in FIG. 45A).
  • the transistor formation portion 2003 is arranged in order from the top with the drain of the transistor T201.
  • a mold diffusion layer 2006 is disposed.
  • the metal wiring 2012 is arranged in the vertical direction on the left side of the transistor formation portion 2003.
  • the metal wiring 2012 is arranged in parallel to the transistor formation portion 2003 at a predetermined distance from the surface of the semiconductor substrate, and the metal wiring 2012 is connected to the drain (first n-type diffusion layer 2005) of the transistor T201 through a contact 2010. Is done.
  • an n-type well 2002 is formed in the left-right direction with a predetermined width and depth.
  • the rectangular floating gate 2009 is arranged in the left-right direction so as to face the semiconductor substrate surface, the left end side region faces the surface of the n-type well 2002, and the right end side region is the transistor T201.
  • the gate region 2004 is disposed so as to face the gate region 2004 (a channel forming region intermediate between the first n-type diffusion layer 2005 and the second n-type diffusion layer 2006).
  • a p-type diffusion layer 2015 having a predetermined width and depth is formed in the left-right direction adjacent to the left side of the region facing the floating gate 2009 of the n-type well 2002.
  • the p-type diffusion layer 2015 and the control gate wiring 2019 are connected by a contact 2016.
  • the control gate wiring 2019 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate 2009, and is connected to the p-type diffusion layer 2015 by a contact 2016.
  • the second metal wiring 2013 is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the second n-type diffusion layer 2006 serving as the source of the transistor T201. 2013 is connected to the second n-type diffusion layer 2006 by a contact 2011.
  • a fourth n-type diffusion layer 2023 having a predetermined width and depth is formed on the upper side of the p-type diffusion layer 2015 and on the left side of the first n-type diffusion layer. Then, a third metal wiring 2025 arranged in parallel with the transistor formation portion 2003 and at a predetermined distance from the surface of the semiconductor substrate is provided, and the metal wiring 2025 and the fourth n-type diffusion layer 2023 are connected by a contact 2024. Connecting. The metal wiring 2025 and the n-type diffusion layer 2023 apply a desired potential to the n-type well 2002.
  • a non-volatile memory can be realized by a standard logic CMOS process, and OTP or MTP can be realized.
  • a capacitor having a large area (a capacitor formed on the surface of the floating gate and the semiconductor substrate) can be compactly arranged to minimize the area.
  • an n-type diffusion layer and a metal wiring for applying a predetermined voltage CGWell 200 to the n-type well can be arranged in an empty space, and the area of the memory cell can be further reduced.
  • FIG. 47 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the thirtieth embodiment of the present invention.
  • the example shown in FIG. 47 is an example in which the nonvolatile semiconductor memory element (memory cell) of the present invention is incorporated in a matrix array (memory cell array), and is an example in the case of OTP.
  • the configuration of the memory array is such that the input / output I / O has an 8-bit configuration of IO-0 to IO-7, and the memory array has n bits in the column direction and m bits in the row direction.
  • the unit memory cell blocks 2100-0 to 2100-7 are configured.
  • the memory cells are grouped in units of n bits in the column direction, such as M211-0 to M21n-0, M211-7 to M21n-7, and memory cell blocks 2100-0 to 2100-7 are configured. . Therefore, the memory capacity is m rows ⁇ n columns ⁇ 8 bits.
  • Each of the row decoders 2200-1 to 2200-m includes an address decoder 2201, an inverter 2202, and a level shift circuit 2203.
  • the output of the level shift circuit 2203 is a signal of each of the word lines WL201 to WL20m.
  • the word lines can be connected in the row direction in common.
  • the word line WL201 is commonly connected to all the memory cells M211-0 to M21n-0 and M211-7 to M21n-7. The same applies to the word line WL20m.
  • the column decoders 2300-1 to 2300-n are each composed of an address decoder 2301, an inverter 2302, and a level shift circuit 2303.
  • the level shift circuit 2303 converts the column selection signal output from the column decoders 2300-1 to 2300-n into the second signal voltage VP202.
  • the outputs of the level shift circuit 2303 are signals COL201 to COL20n, which are input to the gates of the column selection transistors CG201-0 to CG201-7,..., CG20n-0 to CG20n-7, respectively.
  • the output of the column decoder 2300-1 is the gate input signal of the column selection transistors CG201-0 to CG201-7.
  • Bit lines BIT201-0 to BIT201-7 to which the drains of the memory cells are connected are connected to data lines D200 to D207 via column selection transistors CG201-0 to CG201-7, respectively.
  • bit lines BIT20n-0 to BIT20n-7 are connected to data lines D200 to D207 via column selection transistors CG20n-0 to CG20n-7, respectively.
  • the data lines D200 to D207 receive the write input data Din200 to Din207, receive the write data (write voltage 5V) and the data of the memory cell at the time of read, and amplify and output the signal.
  • Sense amplifier circuits 2500-1 to 2500-7 serving as read output circuits are connected.
  • the operation will be described.
  • the word line WL201 and the signal COL201 are selected, and 6V (first signal voltage VP201) and 8V (second signal voltage), respectively.
  • the voltage of VP202) is applied.
  • the data conversion circuit 2400 outputs the write voltage 5V (third signal voltage VP203) to the data input / output lines D200 to D207 corresponding to the write data Din200 to Din207.
  • FIG. 49A shows an operation table in the write operation described above. As shown in the figure, the voltage CGWell200 applied to the metal wiring 2025 is always set equal to or higher than the voltage of the control gate CG200 (word line).
  • the level shift circuit 2203 is used for the first level shift circuit
  • the level shift circuit 2303 is used for the second level shift circuit. , Respectively.
  • the number of input / output I / O bits of column address n bits (n ⁇ 1) and io bits (io ⁇ 1) for example, 8 bits
  • a plurality of memory cell blocks 2100-0 to 2100-7 configured by dividing the memory cell array into the number of I / O bits in column address n-bit units in the column direction are arranged.
  • a plurality of bit lines BIT201-0 to BIT20bn-7, in which the drains of the transistors of each memory cell are commonly connected along the row direction, and word lines provided for each row, the control gates of the transistors of the memory cells Are word lines that are commonly connected in the column direction, WL201 to WL20m, a source line S200 to which the sources of the transistors of the memory cells are commonly connected, and a row decoder provided for each row that receives an address signal.
  • Row decoders 2200-1 to 2200-m that generate row selection signals for selecting the memory cells, and row selection signals output from the respective row decoders are converted into signals of a first signal voltage VP201 to be applied to the word lines.
  • a column selection transistor CG201 that receives the second signal voltage VP202 output from the shift circuit 2303 as a gate input, selects a bit line of one memory cell from each memory cell block, and selects a memory cell having the number of I / O bits.
  • a data conversion circuit 2400 that outputs a third voltage signal VP203 applied to the drain of the transistor through the data input / output line, and amplifies the data of the memory cells read to the data input / output lines D200 to D207 and outputs them to the outside. And a sense amplifier circuit 2500.
  • a capacitor having a large area (a capacitor formed on the surface of the floating gate and the semiconductor substrate) can be compactly arranged to minimize the area.
  • the n-type diffusion layer 2023 and the metal wiring 2025 for applying the desired voltage CGWell 200 to the n-type well 2002 can be arranged in an empty space, and the area of the memory cell can be further reduced.
  • an MTP in which memory cell arrays are grouped in units of n bits in the column direction can be configured.
  • an MTP in which memory cell arrays are grouped in the column direction in I / O bit units (for example, 8 bits) can be configured.
  • an OTP in which memory cell arrays are grouped in I / O bit units (for example, 8 bits) in the column direction can be configured.
  • 49B shows an operation table when the OTP and the MTP are configured by the nonvolatile semiconductor memory elements shown in FIGS. 45A to 45E.
  • FIG. 48 is a diagram showing a configuration of a nonvolatile semiconductor memory device according to the thirty-first embodiment of the present invention, and shows a layout arrangement of the memory cell array.
  • the layout of the memory cell array shown in FIG. 48 is obtained by arranging the nonvolatile semiconductor memory elements (memory cells) shown in FIGS. 45A to 45E in an array.
  • the memory cells are arranged in the n-type well 2002 as described above.
  • An n-type diffusion layer 2023 for connection, a metal wiring 2025 for applying a predetermined voltage CGWell200 to the N-well, and a contact 2024 for connecting the n-type diffusion layer 2023 and the metal wiring 2025 are provided.
  • the word lines WL201, WL202, WL203,... And the source lines S201 (S201, 202), S201 (S203, 204),. , BIT202, BIT203... are vertically passed, and metal wiring 2025 is vertically passed.
  • the memory cell units shown in FIGS. 45A to 45E are arranged symmetrically left and right around the metal wiring 2025, symmetrically arranged around the source line S201, and the n-type well 2002 is made common to each other. Therefore, the area is reduced.
  • the n-type well 2002 is an n-type well shared by every two columns of memory cells (for example, two columns of memory cells whose drains are connected to the bit line BIT 201 and the bit line BIT 202). Are connected to the metal wiring 2025 by n-type diffusion layers 2023 formed at a plurality of locations of the n-type well 2002 and contacts 2024.
  • the memory cells arranged in this layout will be described by focusing on the memory cell of the portion A2000 surrounded by the broken line in FIG. 48 (the memory cell selected by the word line WL201 and the bit line BIT202).
  • a first n-type diffusion layer 2005 serving as the drain of the transistor and a gate region portion (first n-type diffusion layer 2005 forming the channel of the transistor)
  • a second n-type diffusion layer 2006 serving as a source of the transistor.
  • the first metal wiring 2012 is arranged in the vertical direction on the left side of the transistor formation portion 2003.
  • the metal wiring 2012 is arranged in parallel to the transistor formation portion 2003 at a predetermined distance from the surface of the semiconductor substrate, and the metal wiring 2012 is connected to the drain of the transistor (first n-type diffusion layer 2005) by a contact 2010.
  • the first metal wiring 2012 is connected to the bit line BIT202.
  • the rectangular floating gate 2009 is disposed in the left-right direction so as to face the semiconductor substrate surface, the left end side region faces the n-type well 2002 surface, and the right end side region is the gate region portion.
  • the first n-type diffusion layer 2005 and the second n-type diffusion layer 2006 are disposed so as to face each other.
  • a p-type diffusion layer 2015 having a predetermined width and depth is formed in the left-right direction adjacent to the left side of the region facing the floating gate 2009 of the n-type well 2002.
  • the p-type diffusion layer 2015 and the control gate wiring 2019 are connected by a contact 2016.
  • the control gate wiring 2019 is arranged in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the floating gate 2009, and is connected to the p-type diffusion layer 2015 by a contact 2016.
  • the control gate line 2019 is connected to the common word line WL201.
  • the second metal wiring 2013 is disposed in the left-right direction at a predetermined distance from the surface of the semiconductor substrate so as to face the second n-type diffusion layer 2006 serving as the source of the transistor T201. 2013 is connected to the second n-type diffusion layer 2006 by a contact 2011. The second metal wiring 2013 is connected to the common source line S201.
  • a fourth n-type diffusion layer 2023 having a predetermined width and depth is formed on the upper side of the p-type diffusion layer 2015 and on the left side of the first n-type diffusion layer 2005, and the third metal The wiring 2025 is arranged in the vertical direction at a predetermined distance from the surface of the semiconductor substrate in parallel with the first metal wiring 2012.
  • a fourth n-type diffusion layer 2023 is connected to the third metal wiring 2025 through a contact 2024.
  • two memory cells (BIT201, WL201, BIT201, WL201, and BIT202, WL201) are arranged symmetrically about the metal wiring 2025 with the n-type well 2002 in common. And the two memory cells arranged symmetrically in the downward direction with the common source line S201 in common with each other.
  • BIT201, WL202 and two memory cells selected by BIT202, WL202) are used as a basic unit of arrangement.
  • the four memory cells that are the basic unit of this arrangement are arranged in parallel in the left-right direction, and are also arranged in parallel in the up-down direction.
  • the nonvolatile semiconductor memory elements shown in FIGS. 45A to 45E can be arranged in a compact manner, and the area of the nonvolatile semiconductor memory device can be minimized.
  • a nonvolatile memory can be realized by a standard logic CMOS process, and a logic-embedded memory can be realized easily and inexpensively.
  • each of the thirty-second to thirty-sixth embodiments of the present invention is characterized in that a plurality of floating gate type transistors are provided in one nonvolatile semiconductor memory cell.
  • FIGS. 50A to 55 the basic structure and operation of the nonvolatile semiconductor memory cell used in each of the thirty-second to thirty-sixth embodiments of the present invention will be described. Description will be made using a structure in which one floating gate transistor is provided in a cell.
  • FIG. 50A shows a plan view of a nonvolatile semiconductor memory (EEPROM cell).
  • 50B is an equivalent circuit diagram
  • FIG. 50C is a cross-sectional view along A30-A30 ′ in FIG. 50A
  • FIG. 50C is a cross-sectional view along A30-A30 ′ in FIG. 50A
  • the EEPROM cell includes transistors T301 and T302 connected in series, and a capacitor C301.
  • the transistor T301 is a switch (selection transistor) for selecting a memory cell
  • the transistor T302 is a floating gate type transistor.
  • the drain of the transistor T301 is the drain D300 of the memory cell
  • the source of the transistor T302 is the source S300 of the memory cell
  • the gate of the transistor T301 is the select gate SG300 for selecting the memory cell
  • the other end of the capacitor C301, one end of which is connected to, serves as a control gate CG300 for controlling the stored contents of the memory cell.
  • the capacitor C301 is a capacitor between the control gate CG300 and the floating gate FG300.
  • reference numeral 3001 denotes a p-type semiconductor substrate
  • reference numeral 3002 denotes an n-type well (hereinafter also referred to as n-well) formed on the p-type semiconductor substrate 3001
  • reference numeral 3003 denotes a transistor constituting the transistor T301.
  • reference numeral 3004 is a floating gate type transistor (p-type semiconductor substrate 3001 portion and oxide film) constituting the transistor T302
  • reference numeral 3005 is an n-type drain diffusion layer of the transistor T301
  • Reference numeral 3006 denotes an n-type diffusion layer which is a source of the transistor T301 and also serves as a drain of the transistor T30
  • reference numeral 3007 denotes an n-type diffusion layer which becomes a source of the transistor T302
  • reference numeral 3008 denotes a polysilicon layer which becomes a gate of the transistor T301
  • reference numeral 3009 denotes Dora The one end of the capacitor C301 polysilicon layer comprising a floating gate of a register T302.
  • Reference numeral 3010 is a contact connecting the diffusion layer 3005 and the metal wiring 3012
  • reference numeral 3011 is a contact connecting the diffusion layer 3007 and the metal wiring 3013
  • reference numeral 3012 is a metal wiring for drawing out the drain of the transistor T301
  • reference numeral 3013 is a floating gate type.
  • a metal wiring for extracting the source S300 of the transistor T302 reference numeral 3014 denotes a capacitor C301 (a part of the n-type well 3002 and an oxide film), and reference numeral 3015 denotes a p-type diffusion layer, which is the other end of the capacitor C301.
  • Reference numeral 3016 denotes a contact for connecting the p-type diffusion layer 3015 and the metal wiring 3019
  • reference numeral 3017 denotes an n-type diffusion layer formed on the n-type well 3002
  • reference numeral 3018 connects the n-type diffusion layer 3017 and the metal wiring 3019
  • Reference numeral 3019 denotes a metal wiring serving as a control gate wiring
  • reference numeral 3020 denotes an isolation insulating oxide film.
  • a feature of this memory cell is that a metal wiring 3012 that becomes a drain D300 of the memory cell that becomes a bit line is arranged in the vertical direction in the drawing, and a polysilicon wiring 3008 that becomes a select gate SG300 and a metal that becomes a control gate CG300 wiring.
  • the wiring 3019 is arranged in the horizontal direction on the drawing, and the capacitor C301 having a large area is arranged compactly to minimize the area.
  • the capacitor C301 includes an n-type well 3002, a capacitor 3014, a p-type diffusion layer 3015, a contact 3016, an n-type diffusion layer 3017, and a contact 3018.
  • the operation of the memory cell shown in FIGS. 50A to 50E will be described with reference to FIG.
  • the first method is a writing method using hot electron injection (simply referred to as “writing”).
  • writing 8V is applied to SG300, 3-8V to CG300, 5V to D300, and 0V to S300. Since a high voltage is applied to the drain and gate of the transistor T302 and operation is performed in a saturation region described later, a high electric field is applied to the depletion layer in the vicinity of the drain, hot electrons are generated, and this is injected into the floating gate FG300. The Since electrons are injected, the threshold value of the transistor T302 is apparently increased.
  • FN current Fowler-Nordheim tunnel current
  • the second writing method is “write 3-2”, in which the breakdown voltage of the element is relatively high and writing is also performed with an FN current.
  • write 3-2 in which the breakdown voltage of the element is relatively high and writing is also performed with an FN current.
  • 5V is applied to SG300, 15V to CG300, 0V to D300, and open or 0V to S300, a high voltage is applied between the channel and the floating gate, and electron injection is performed.
  • FIG. 52A shows a VCG-Id characteristic as a characteristic of only the transistor T302.
  • FIG. 52B is a circuit diagram of the nonvolatile semiconductor memory cell having the basic structure shown in FIGS. 50A to 50E.
  • VCG300 represents the voltage at the control gate CG300 when the source S300 is set to 0V
  • Id represents the drain current of the transistor T302.
  • the initial threshold is about 1V.
  • the threshold value is apparently increased to 3V as shown in the figure.
  • the apparent threshold value is lowered to ⁇ 3V.
  • the write voltage is set to 3 to 8 V.
  • the floating gate FG300 When the transistor T302 is over-erased, the floating gate FG300 is positively charged as will be described later. This is because if the voltage is high, the region enters a non-saturated region, hot electrons are hardly generated, and the write characteristics are deteriorated.
  • a step-up write method may be employed in which the voltage of the control gate CG300 is set to a low value and, if written, the voltage of the control gate CG300 is gradually increased in accordance with the write amount. .
  • FIG. 53A shows a characteristic in which a transistor T301 and a transistor T302 are connected in series.
  • FIG. 53B is a circuit diagram of the nonvolatile semiconductor memory cell having the basic structure shown in FIGS. 50A to 50E.
  • VSG300 is the voltage of the select gate SG300
  • Id is the current of the drain D300 of the memory cell.
  • current does not flow completely.
  • the transistor T302 is always on, a current flows in proportion to the voltage of the control gate CG300 as memory cell characteristics.
  • FIG. 54A shows an equivalent circuit of the coupling system of the memory cells of FIGS. 50A to 50E.
  • FIG. 54B is a circuit diagram of the nonvolatile semiconductor memory cell having the basic structure shown in FIGS. 50A to 50E.
  • FIG. 55 shows a coupling calculation formula.
  • VCG300 is the voltage of the control gate CG300
  • VFG300 is the voltage of the floating gate FG300
  • VD300 is the voltage of the gate D
  • VS300 is the voltage of the source S300
  • VSub300 is the voltage of the p-type semiconductor substrate 3001.
  • C300 (FB300) is a capacitor between the floating gate FG300 and the p-type semiconductor substrate 3001
  • C300 (FS300) is the floating gate FG300.
  • a capacitor C300 (FD300) between the source S300 is a capacitor between the floating gate FG300 and the drain D300.
  • VFG300 VCG300 ⁇ C300 (FC300) / CT300 + Vsub300 ⁇ C300 (FB300) / CT300 + V300300 ⁇ FD300 / FD300 CT300 + VS300 ⁇ C300 (FS300) / CT300.
  • VFG300 VCG300 ⁇ C300 (FC300) / ⁇ C300 (FC300) + C300 (FB300) ⁇ (Expression (4)) .
  • VFG300 ⁇ 300 ⁇ VCG300.
  • ⁇ 300 ⁇ 0.6 is set.
  • nonvolatile semiconductor memory cells according to 32nd to 36th embodiments of the present invention in which a plurality of floating gate transistors are provided in one nonvolatile semiconductor memory cell will be described.
  • FIGS. 56A to 57C A nonvolatile semiconductor memory cell according to a thirty-second embodiment of the present invention will be described with reference to FIGS. 56A to 57C.
  • 56A is a plan view of the nonvolatile semiconductor memory cell
  • FIG. 56B is an equivalent circuit
  • FIG. 56C is a cross-sectional view along A30-A30 ′ in FIG. 56A
  • FIG. 57A is along B30-B30 ′.
  • a cross-sectional view, FIG. 57B shows a cross-sectional view along C30-C30 ′
  • FIG. 57C shows a cross-sectional view along D30-D30 ′.
  • FIGS. 50A to 50E the same reference numerals are used for the same (or corresponding) components as those shown in FIGS. 50A to 50E. Also, in each figure, when a plurality of configurations identical to (or corresponding to) the configurations of FIGS. 50A to 50E are provided, one alphabetic character (a, b, etc.) is added to the reference numerals (numbers) used in FIGS. 50A to 50E. ) Is used (for example, n-type diffusion layers 3006a and 3006b are used for the n-type diffusion layer 3006).
  • This EEPROM cell is composed of a transistor T301, a transistor T302, a transistor T303, a capacitor C301, and a capacitor C302 as shown in the equivalent circuit of FIG. 56B.
  • a transistor T301 in which a transistor T302 and a transistor T303 are connected in parallel is connected in series.
  • the transistor T301 is a switch for selecting a memory cell, and the transistor T302 and the transistor T303 are floating gate transistors.
  • the drain of the transistor T301 is the drain D300 of the memory cell
  • the sources of the transistors T302 and T303 are the source S300 of the memory cell
  • the gate of the transistor T301 is the select gate SG300.
  • the capacitor C301 is a capacitor between the control gate CG300 and the floating gate FG301
  • the capacitor C302 is a capacitor between the control gate CG300 and the floating gate FG302.
  • a transistor T302 and a transistor T303 have a configuration corresponding to the transistor T302 in FIG. 50B.
  • reference numeral 3001 denotes a p-type semiconductor substrate
  • reference numeral 3002 denotes an n-type well formed on the p-type semiconductor substrate 3001
  • reference numeral 3003 denotes a transistor constituting the transistor T301
  • reference numeral 3004a 3004b is a floating gate type transistor constituting the transistors T302 and T303
  • 3005 is an n-type drain diffusion layer of the transistor T301
  • 3006a and 3006b are the source of the transistor T301 and the drain of the transistors T302 and T303.
  • reference numeral 3007 is an n-type diffusion layer serving as a source of the transistors T302 and T303
  • reference numeral 3008 is a polysilicon layer serving as a gate of the transistor T301
  • reference numerals 3009a and 3009b The one end of the capacitor C301 and C302 in the polysilicon layer serving as a floating gate of the transistor T302, T303.
  • Reference numeral 3010 denotes a contact connecting the diffusion layer 3005 and the metal wiring 3012
  • reference numeral 3011 denotes a contact connecting the diffusion layer 3007 and the metal wiring 3013
  • reference numeral 3012 denotes a metal wiring for drawing out the drain (drain D300) of the transistor T301
  • reference numeral 3013 denotes a metal wiring for drawing out the drain (drain D300) of the transistor T301.
  • reference numerals 3014a and 3014b are capacitors C301 and C302
  • reference numerals 3015a and 3015b are p-type diffusion layers, respectively, It becomes the other end of C302.
  • Reference numerals 3016a and 3016b denote contacts connecting the p-type diffusion layers 3015a and 3015b and the metal wirings 3019a and 3019b
  • reference numerals 3017a and 3017b denote n-type diffusion layers formed on the n-type well 3002
  • reference numerals 3018a and 3018b denote Contacts connecting the n-type diffusion layers 3017a and 3017b and the metal wirings 3019a and 3019b
  • reference numerals 3019a and 3019b are metal wirings serving as control gate wirings of T302 and T303
  • reference numeral 3020 is an insulating oxide film for isolation
  • reference numeral 21a Reference numeral 21b denotes a contact connecting the metal wiring layer 3022 to the n-type diffusion layers 3006a and 3006b
  • reference numeral 3022 denotes a metal wiring layer.
  • the control gate CG300 of the transistors T302 and T303 is formed by a common n-type well 3002. That is, a plurality of capacitors C301 and C302 formed between the control gate CG300 and the floating gates FG301 and FG302 of the plurality of floating gate transistors T302 and T303 are formed using the same n-type well 3002. It is characterized by being. By doing so, a boundary for separating wells is not necessary, and the cell area can be reduced.
  • a metal wiring 3012 serving as a bit line and serving as a drain D300 of the memory cell is arranged in the vertical direction in the drawing, and a polysilicon wiring 3008 serving as a select gate SG300 and metal wirings 3019a and 3019b serving as control gate CG300 wirings.
  • a polysilicon wiring 3008 serving as a select gate SG300 and metal wirings 3019a and 3019b serving as control gate CG300 wirings are arranged in a horizontal direction on the drawing, and capacitors C301 and C302 having large areas are arranged in a compact manner, and the drains 3006a and 3006b of the transistors T302 and T303 serving as memory elements are connected by a metal wiring 3022. Is minimized.
  • the memory cell according to the present embodiment includes a plurality of floating gate transistors T302 and T303 and a transistor T301 serving as a selection transistor arranged linearly on a p-type semiconductor substrate 3001, and includes a plurality of floating gates.
  • the capacitor C301 includes an n-type well 3002, a capacitor C301 (3014a), a p-type diffusion layer 3015a, a contact 3016a, an n-type diffusion layer 3017a, and a contact 3018a.
  • the capacitor C302 includes an n-type well 3002, a capacitor C302 (3014b), a p-type diffusion layer 3015b, a contact 3016b, an n-type diffusion layer 3017b, and a contact 3018b.
  • the p-type diffusion layers 3015a and 3015b are separated, but since they are at the same potential, they may be integrated into the p-type diffusion layer 3015. This is more effective when the area is smaller.
  • the control gates of the transistor T302 and the transistor T303 are connected to each other, as shown in the equivalent circuit of FIG. 56B, the control gates of the transistor T302 and the transistor T303 are commonly the control gate CG300.
  • FIG. 58 shows an example in which the memory cells of FIGS. 56A to 56C are arranged in an array.
  • the memory cells of FIGS. 56A to 56C are more effectively arranged, and the area can be reduced.
  • a pair of memory cells arranged in the horizontal direction like the memory cell M311 and the memory cell M312 use the common n-type well 3002 and share the contacts 3018a and 3018b.
  • the memory cells M311 to M331 arranged in the vertical direction are connected to a common metal wiring 3012, which becomes the bit line BIT301.
  • the memory cells M312 to M332 are connected to a common metal wiring 3012, which becomes a bit line BIT302.
  • the memory cells M313 to M333 and the memory cells M314 to M334 are respectively connected to a common metal wiring 3012, which become bit lines BIT303 and BIT304.
  • the contacts 3016a and 3018a of the memory cells M311 to M314 arranged in the horizontal direction are connected to a common metal wiring 3019a, and the contacts 3016b and 3018b are connected to a common metal wiring 3019b.
  • the wiring 3019b serves as the control gate wiring CG301.
  • the pair of control gate lines CG301 are connected by a circuit outside the memory array (not shown).
  • the contacts 3011 of the memory cells M311 to M314 arranged in the horizontal direction are connected to a common metal wiring 3013, and the metal wiring 3013 serves as the source wiring S301.
  • the contacts 3016a and 3018a of the memory cells M321 to M324 arranged in the horizontal direction are connected to a common metal wiring 3019a, and the contacts 3016b and 3018b are connected to a common metal wiring 3019b.
  • the metal wiring 3019b becomes the control gate wiring CG302.
  • the pair of control gate lines CG302 are connected by a circuit outside the memory array (not shown).
  • the contacts 3011 of the memory cells M321 to M324 arranged in the horizontal direction are connected to a common metal wiring 3013, and the metal wiring 3013 becomes the source wiring S302.
  • the contacts 3016a and 3018a of the memory cells M331 to M334 arranged in the horizontal direction are connected to a common metal wiring 3019a, and the contacts 3016b and 3018b are connected to a common metal wiring 3019b.
  • the wiring 3019b becomes the control gate wiring CG303.
  • the pair of control gate lines CG303 are connected by a circuit outside the memory array (not shown).
  • the contacts 3011 of the memory cells M331 to M334 arranged in the horizontal direction are connected to a common metal wiring 3013, and the metal wiring 3013 serves as a source wiring S303.
  • the three polysilicon layers 3008 are commonly used in the memory cells arranged side by side, and become select gate wirings SG301, SG302, and SG303 in order from the top.
  • FIG. 59A is a plan view of the memory cell of this embodiment
  • FIG. 59B is an equivalent circuit diagram
  • FIG. 59C is a cross-sectional view along A30-A30 ′ of FIG. 59A.
  • 59A to 59C the same reference numerals are used for the same (or corresponding) components as those shown in FIGS. 56A to 57C.
  • three floating gate transistors T302, T303, T304 connected in parallel with each other in series with the transistor T301 are connected to the nonvolatile semiconductor memory. It is provided as an element.
  • the control gates CG300 of the three transistors T302, T303, and T304 are shared to produce an area reduction effect.
  • the n-type well 3002 for the control gate is omitted and the n-type diffusion layers 3017a and 3017b and the contacts 3018a and 3018b are omitted as compared with the memory cell of the thirty-third embodiment shown in FIGS. 56A to 56C. Furthermore, the difference is that the diffusion layer forming the other end of the capacitors C301 to C303 of the transistors T302 to T304 is changed to an n-type diffusion layer 3055 so as to be shared.
  • a metal wiring layer 3019 is connected via a contact 3016 to the control gate CG300 to which the other ends of the capacitors C301 to C303 of the transistors T302 to T304 are connected in common.
  • a plurality of capacitors C301 to C303 formed between the control gate CG300 and the floating gates of the plurality of floating gate transistors T302 to T304 are formed using the same n-type diffusion layer 3055. It is characterized by being made.
  • reference numeral 3004c denotes a floating gate type transistor constituting the transistor T304
  • reference numeral 3006a denotes an n-type diffusion layer which is a source of the transistor T301 and also serves as a drain of the transistor T302
  • reference numeral 3006b denotes a source of the transistor T301.
  • reference numeral 3007a represents an n-type diffusion layer serving as the source of the transistors T302 and T303
  • reference numeral 3007b represents n serving as the source of the transistor T304.
  • the reference numeral 3009c is a polysilicon layer serving as a floating gate of the transistor T304 and is one end of the capacitor C303.
  • Reference numeral 3011a is an n-type diffusion layer 3007a and a metal wiring 3013.
  • Reference numeral 3011b is a contact connecting the n-type diffusion layer 3007b and the metal wiring 3013b
  • reference numeral 3013a is a metal wiring for extracting the sources of the transistors T302 and T303
  • reference numeral 3013b is a metal for extracting the source of the transistor T304.
  • a wiring 3019 is a metal wiring that becomes a control gate wiring of the transistors T302 to T304.
  • FIG. 60 shows an embodiment in which the memory cells of FIGS. 59A to 59C are arranged in an array.
  • the memory cell shown in FIG. 60 four memory cells M311 to M314 are arranged in the row direction (horizontal direction), and three memory cells M311 to M331 are arranged in the column direction (vertical direction). The cell is placed.
  • the memory cells of FIG. 59B are more effectively arranged, and the area can be reduced.
  • the contact 3010 connecting the n-type drain diffusion layer 3005 of the transistor T301 and the metal wiring 3012 and the contact 11b connecting the n-type diffusion layer 3007b serving as the source of the transistor T304 and the metal wiring 3013b are the upper and lower memory cells.
  • the memory cell M321 and the memory cell M331), and a plurality of capacitors C301 to C303 of the left and right memory cells are formed in the same n-type diffusion layer 3055.
  • the layout can be further reduced.
  • the contacts 3016 of the memory cells M311 to M314 arranged in the horizontal direction are connected to a common metal wiring (metal wiring 3019 in FIGS. 59A to 59C), and the metal wiring becomes the control gate wiring CG301.
  • the contacts 3011a or 3011b of the memory cells M311 to M314 arranged in the horizontal direction are connected to a common metal wiring 3013a or 3013b, respectively.
  • the metal wiring 3013a is connected to the source wiring S311 and the metal wiring 3013b is connected to the source wiring S312.
  • the source wiring S311 and the source wiring S312 correspond to the source S300 of the memory cell of FIGS. 59A to 59C, and the source wiring S311 and the source wiring S312 are connected by a circuit outside the memory array (not shown).
  • the contacts 3016 of the memory cells M321 to M324 arranged in the horizontal direction are connected to a common metal wiring, and this metal wiring becomes the control gate wiring CG302.
  • the contacts 3011a or 3011b of the memory cells M321 to M324 arranged in the horizontal direction are connected to a common metal wiring 3013a or 3013b.
  • the metal wiring 3013a becomes the source wiring S321, and the metal wiring 3013b becomes the source wiring S322.
  • the source wiring S321 and the source wiring S322 correspond to the source S300 of the memory cell of FIGS. 59A to 59C, and the source wiring S321 and the source wiring S322 are connected by a circuit outside the memory array (not shown). The same applies to the memory cells M331 to M334 arranged in the horizontal direction.
  • FIG. 61 shows a circuit configuration of a nonvolatile semiconductor memory device using the memory cells of the thirty-second to thirty-sixth embodiments of the present invention.
  • the nonvolatile semiconductor memory cells M311 to M3mn in FIG. 61 for example, the nonvolatile semiconductor memory cells described with reference to FIGS. 56A to 56C, 59A to 59C, and the like can be used.
  • the array arrangement described with reference to FIGS. 58 and 60 can be used for the arrangement of the memory cells.
  • symbols (M311) to (M3mn) are m ⁇ n memory cells
  • symbol 3100 is a memory cell array in which these memory cells M311 to M3mn are arranged
  • symbols 3200-1 to 3200-m are m cells.
  • Row decoder reference numeral 3300 is a column selection gate circuit
  • reference numerals 3400-1 to 3400-n are n column decoders
  • reference numeral 3500 is a write / erase control circuit
  • reference numeral 3600 is a sense amplifier that operates at the time of reading
  • reference numeral 3700 is an internal power supply Circuit. In the circuit configuration shown in FIG.
  • each of the memory cells M311 to M3mn uses a memory cell composed of the three transistors T301 to T303 described with reference to FIGS. 56A to 56C.
  • the number of parallel connections of the floating gate transistors T302, T303, etc. is not limited to two, but may be three as shown in FIGS. 59A to 59C or more.
  • the row decoder 3200-1 includes a decoder unit 3201 to which a row address is input, an inverter 3202 and a level shifter / buffer 3203 for outputting to the select gate SG301, a NAND circuit 3204 and a level shifter / buffer (for output to the control gate CG301).
  • Output unit) 3205 The select gate output SG301 is commonly connected to n memory cells M311 to M31n arranged in the row direction (horizontal direction in the drawing) included in the memory array 3100, and the control gate output CG301 is also connected to the memory cells M311 to M31n. Connected in common.
  • the select gate output SG301 is connected to the select gate SG300 of each of the memory cells M311 to M31n, and the control gate output CG301 is connected to the control gate CG300 of each of the memory cells M311 to M31n.
  • the row decoder 3200-1 has a control signal CG301 generated based on a signal obtained by decoding a row address (address signal) designating a memory cell and a write signal W300 for the memory cell in a predetermined control gate with the above configuration. It is output to CG300 (control gate CG300 of memory cells M311 to M31n).
  • the row decoder 3200-m has the same configuration.
  • Select gate output SG30m of row decoder 3200-m is connected in common to n memory cells M3m1 to M3mn arranged in the row direction included in memory array 3100, and control gate output CG30m is also common to memory cells M3m1 to M3mn.
  • Select gate output SG30m is connected to select gate SG300 of each of memory cells M3m1 to M3mn
  • control gate output CG30m is connected to control gate CG300 of each of memory cells M3m1 to M3mn.
  • the level shifter / buffer 3203 and the level shifter / buffer 3205 in the row decoders 3200-1 to 3200-m are supplied with the power supplies VP301 and VP302 output from the internal power supply circuit 3700, and the memory cells M311 to M31n,.
  • the voltage applied to the select gate SG300 and the control gate CG300 of M3m1 to M3mn can be controlled.
  • the column selection gate circuit 3300 includes n column selection gate transistors COLG301 to COLG30n, and outputs CO301 to CO30n from the column decoders 3400-1 to 3400-n are input to the gates, respectively.
  • the drains of the select gate transistors COLG301 to COLG30n are commonly connected to the data line Data300, and the sources are connected to the bit lines BIT301 to BIT30n, respectively.
  • the column decoder 3400-1 includes a decoder unit 3401 to which a column address is input, an inverter 3402, and a level shifter / buffer 3403 that outputs a column line selection signal CO301.
  • the other column decoders 3400-2 to 3400-n are similarly configured.
  • the level shifter / buffer 3403 in the column decoders 3400-1 to 3400-n is supplied with the power supply VP303 output from the internal power supply circuit 3700 and is applied to the gates of the column selection gate transistors COLG301 to COLG30n. Can be controlled.
  • the write / erase control circuit 3500 is a control circuit that receives the write signal W300 or the erase signal E and outputs a write voltage or an erase voltage onto the data line Data300.
  • the write / erase control circuit 3500 also controls whether to write “0” or “1” (substantially “1” is write-inhibited) by the Din300 signal at the time of writing.
  • the write / erase control circuit 3500 is supplied with the power supply VP304 output from the internal power supply circuit 3700, and the voltage applied to the drain D300 of each of the memory cells M311 to M31n,..., M3m1 to M3mn can be controlled. It is like that.
  • the sense amplifier 3600 is a sense amplifier that amplifies and outputs data in the memory cell at the time of reading
  • the internal power supply circuit 3700 is a power supply circuit that generates a necessary voltage at the time of writing, erasing, and reading.
  • the drain of the transistor 3800 is connected to the source S300 of each of the memory cells M311 to M3mn, a predetermined voltage is applied to the source, and the transistor 3800 is controlled to be turned on / off by a signal EB300. By controlling the transistor 3800, the source S300 of each of the memory cells M311 to M3mn can be opened or a predetermined potential can be applied.
  • the voltages (VP301 to VP304) necessary for writing and erasing are generated in the internal power supply circuit 3700.
  • these voltages VP301 to VP304 are directly supplied from the outside to supply the internal power supply. Even if the circuit 3700 is omitted, the operation is the same.
  • FIG. 62 shows an operation table of the nonvolatile semiconductor memory device shown in FIG. FIG. 62 shows voltages applied to the select gate SG300, the control gate CG300, the drain D300, and the source S300 of each of the memory cells M311 to M3mn and the logic level of the write signal W300 in each operation mode.
  • the write signal W300 is “1” at the time of writing, and is “0” at the time of non-writing (that is, at the time of reading or erasing), and the writing, row decoders 3200-1 to 3200-m and erasing control in FIG. This is a signal input to the circuit 3500.
  • the write signal W300 input to the NAND circuits 3204 of the row decoders 3200-1 to 3200-m is a signal for selecting the control gate CG300 of each of the memory cells M311 to M3mn.
  • W300 is set to “1”.
  • the control gate CG300 is always set to 0 V, and W300 is set to “0”.
  • W300 is set to “1”
  • 8V is applied to SG300
  • 3 to 8V is applied to CG300
  • 5V is applied to D300
  • 0V is applied to S300. Since a high voltage is applied to the drain and gate of the transistors T302 and T303 and the operation is performed in the saturation region described above, a high electric field is applied to the depletion layer in the vicinity of the drain, and hot electrons are generated, which are generated in the floating gate FG300. Injected. Since electrons are injected, the threshold values of the transistors T302 and T303 appear to be high.
  • W300 is set to “1”, 3V is applied to SG300, 2V is applied to CG300, 1V is applied to D300, and 0V is applied to S300.
  • the threshold value is high if writing is possible. Therefore, if CG300 is 2V and writing is possible, no drain current flows. If this current cannot be detected (or less than a predetermined value), the threshold is 2 V or more, and writing is completed. If the threshold is 2V or less and writing is not yet completed, writing is performed again until the threshold reaches 2V or more.
  • W300 is set to “0”, SG300 is set to 10V, CG300 is set to 0V, D300 is set to 8V, and S300 is biased to open (open) or about 2V.
  • a high electric field is applied between the drain and the floating gate FG300 (FG301 and FG302), an FN current flows, electrons are emitted from the floating gate FG300 to the drain, and the threshold appears to decrease.
  • W300 is set to “0”, and a voltage of 3V is applied to SG300, 0V to CG300, 1.5V to D300, and 0.5V or more to S300. In this state, if a specified current indicating erasure flows, it is determined that erasure is completed. If the memory cell current does not reach the specified value, erase is further added and erase verify is performed again.
  • W300 For reading, if W300 is set to “0”, 3V (or 3 to 5V) is applied to SG300, 0V is applied to CG300, 1V is applied to D300, and 0V is applied to S300, no current flows in the write state (threshold is positive). If “0” is determined and the erased state (threshold value is negative), a current flows, and “1” is determined.
  • W300 is set to “1”, SG300 is 8V (or 5V), CG300 is 15V, D300 is 0V, S300 is open or 0V, and the channel floats. A high voltage is applied between the gates to perform electron injection.
  • the row decoders 3200-1 to 3200-m output the output voltage of each level shifter / buffer 3205 to 0 V at least during data erasing and reading in accordance with the write signal W300.
  • a memory cell is configured using a plurality of parallel-connected floating gate transistors while suppressing an increase in layout area in a one-layer polysilicon process. Therefore, a non-volatile semiconductor memory having high reliability can be realized by a standard logic CMOS process, and a logic embedded memory can be easily and inexpensively realized.
  • the thirty-second to thirty-sixth embodiments of the present invention are not limited to the above, and for example, the number of parallel connection of floating gate type transistors in each memory cell may be changed to three or more. Is possible.
  • FIG. 63A is a plan view of one transistor constituting the memory element 4001 in the thirty-seventh embodiment
  • FIG. 63B is a cross-sectional view
  • FIG. 63C is an equivalent circuit.
  • a memory element 4001 shown in FIGS. 63A to 63C includes a floating gate FG400, a drain D400, and a source S400 formed on a semiconductor substrate SUB400 (potential Vsub400) using a single-layer polysilicon cell structure.
  • the floating gate FG400 serves as a charge holding region, is not provided with an electrode, and is formed of polysilicon on a gate insulating layer formed on the semiconductor substrate SUB400.
  • the drain D400 and the source S400 are diffusion regions formed on the semiconductor substrate SUB400, and electrodes are provided through contacts.
  • FIG. 64 is a schematic diagram showing an equivalent circuit of a coupling system of the memory element 4001. If the charge Q400 in the floating gate FG400 is contained, the total charge of this system is Q400. Therefore, the charge Q400 is expressed by the following equation (5).
  • VFG400, VD400, VS400, and Vch400 are the potential of the floating gate FG400, the potential of the drain D400, the potential of the source S400, and the potential of the channel CH400, respectively.
  • C400 (FB400) is a capacitance between the floating gate FG400 and the semiconductor substrate SUB400
  • C400 (FD400) is a capacitance between the floating gate FG400 and the drain D400
  • C400 (FC400) is a capacitance between the floating gate FG400 and the channel CH400.
  • VFG400 is expressed as the following equation (7).
  • Q400 / CT400 [V] indicates a potential when charges are injected into the floating gate FG400.
  • Vsub400 0 [V]
  • the threshold value of the channel CH400 of the transistor included in the memory element 4001 is 0.5 [V].
  • FIG. 65 is a graph schematically showing the relationship between the drain voltage and drain current of the transistors constituting the memory element 4001 with the potential of the VFG 400 as a parameter.
  • the horizontal axis direction is the drain voltage VD400 applied to the drain D400
  • the vertical axis direction is the drain current ID flowing through the drain.
  • VD400 5V
  • VS400 0V
  • the potential VFG400 of the floating gate FG400 becomes 2.5V, the channel is turned on, hot electrons that are electrons having high energy are generated, and a channel current flows. At this time, some hot electrons are taken into the floating gate FG400 and writing is performed.
  • the threshold value of the transistor is 0.5 V
  • the potential VFG400 of the floating gate FG400 becomes 0.5 V
  • the channel current does not flow and writing is completed.
  • the potential VFG400 of the floating gate FG400 changes from 2.5V to 0.5V, the change amount ⁇ VFG400 (Program) at the time of writing becomes ⁇ 2.0V.
  • FIG. 65 is a diagram schematically showing the transistor characteristics of the memory element 4001 in the erased and written states.
  • the horizontal axis direction is the potential VFG400 of the floating gate FG400, and the vertical axis direction is the drain current Id flowing through the drain D400.
  • the potential VFG400 (“0”) of the floating gate FG400 is derived from the equation (12) as the following equation (13-1).
  • the potential VFG400 (“1”) of the floating gate FG400 is derived from the equation (12) as the following equation (13-2).
  • FIG. 67 is a diagram summarizing the operation of the memory element 4001. Note that the memory element 4001 can operate even when the potentials applied to the drain D400 and the source S400 are reversed.
  • FIG. 68A is a plan view of the nonvolatile semiconductor memory cell 4002
  • FIG. 68B is a cross-sectional view taken along line A40-A40 ′ of FIG. 68A
  • FIG. 68C is a nonvolatile memory composed of FIGS. 68A and 68B.
  • FIG. 10 shows an equivalent circuit of a semiconductor memory cell 4002.
  • the nonvolatile semiconductor memory cell 4002 is composed of a drain terminal D400, a source terminal S400, a select gate terminal SG400, a MOS transistor select transistor Tr421, and a floating gate type single-layer polysilicon transistor.
  • a certain memory element Tr422 is included. Note that the memory element Tr422 has the same characteristics as the memory element 4001 illustrated in FIGS. 63A to 63C and operates.
  • the drain of the select transistor Tr421 is connected to the drain terminal D400, the source of the select transistor Tr421 and the drain of the memory element Tr422 are connected, and the source of the memory element Tr422 is connected to the source terminal S400.
  • the select gate terminal SG400 receives a select signal and is connected to the gate of the select transistor Tr421.
  • Reference numeral 4200 denotes a p-type semiconductor substrate.
  • the transistor formation portion 4020 on the p-type semiconductor substrate includes an n-type diffusion layer 4201, a gate region portion 4204, an n-type diffusion layer 4202, a gate region portion 4205, and an n-type diffusion layer 4203. A region is formed in series in order.
  • the n-type diffusion layer 4201 (first n-type diffusion layer) forms the drain of the select transistor Tr421.
  • the n-type diffusion layer 4202 (second n-type diffusion layer) forms the source of the select transistor Tr421 and the drain of the memory element Tr422.
  • the n-type diffusion layer 4203 (third n-type diffusion layer) forms the source of the memory element Tr422.
  • the gate region portion 4204 is a region between the n-type diffusion layers 4201 and 4202, and is a region where the channel of the select transistor Tr421 is formed.
  • the gate region portion 4205 is a region between the n-type diffusion layers 4202 and 4203 and is a region where a channel of the memory element Tr422 is formed.
  • the polysilicon wiring 4206 (first polysilicon) forms the gate electrode of the select transistor Tr421.
  • the polysilicon wiring 4207 forms the gate electrode of the memory element Tr422.
  • Metal wiring 4208 (first metal wiring) connects n-type diffusion layer 4201 and drain terminal D400.
  • Metal wiring 4209 (second metal wiring) connects n-type diffusion layer 4203 and source terminal S400.
  • Contact 4210 connects n-type diffusion layer 4201 and metal wiring 4208. The contact 4211 connects the n-type diffusion layer 4203 and the metal wiring 4209.
  • the erase operation for emitting electrons accumulated in the floating gate by injecting hot holes into the floating gate of the memory element Tr422 is performed as follows. A voltage of 10 V is applied to the select gate terminal SG400, a voltage of 8 V is applied to the drain terminal D400, and the source terminal S400 is opened (opened). At this time, the select transistor Tr421 is turned on, and a voltage of 8V is applied to the drain of the memory element Tr422 via the select transistor Tr421.
  • a write operation for injecting electrons into the floating gate by injecting hot electrons into the floating gate of the memory element Tr422 is performed as follows. A voltage of 7V is applied to the select gate terminal SG400, a voltage of 5V is applied to the drain terminal D400, and a voltage of 0V is applied to the source terminal S400. Since a normal erase state is performed when writing is performed, holes are accumulated in the floating gate, and the memory element Tr 422 is in an on state. As a result, hot electrons are generated together with the channel current between the drain and source of the memory element Tr422, and some of the hot electrons are injected into the floating gate. Since electrons are accumulated in the floating gate, the threshold value of the memory element Tr422 is increased.
  • Non-selection operation When no operation is performed on the memory element Tr422, a voltage of 0 V is applied to the select gate terminal SG400. As a result, the select transistor Tr421 is turned off and is not selected.
  • the nonvolatile semiconductor memory cell 4002 is written, erased, read, and unselected. Note that the potential of the floating gate FG400 and the amount of change in potential in each operation are the same as those shown in FIG.
  • the nonvolatile semiconductor memory cell 4002 is a standard CMOS process, that is, a CMOS transistor that forms a logic circuit. It is possible to manufacture using the process used in the above.
  • FIGS. 70A to 70C are schematic views showing the configuration of the nonvolatile semiconductor memory cell 3 in the thirty-eighth embodiment.
  • 70A is a plan view of the nonvolatile semiconductor memory cell 4003
  • FIG. 70B is a cross-sectional view taken along B40-B40 ′ of FIG. 70A
  • FIG. 70C is a nonvolatile memory constituted by FIGS.
  • FIG. 11 is a diagram showing an equivalent circuit of a semiconductor memory cell 4003.
  • the nonvolatile semiconductor memory cell 4003 includes a drain terminal D400, a source terminal S400, a select gate terminal SG400, a MOS transistor select transistor Tr431, and a floating gate type single-layer polysilicon transistor. Some memory elements Tr432 and Tr433 are included. Note that the memory elements Tr432 and Tr433 have the same characteristics as the memory element 4001 illustrated in FIGS. 63A to 63C and operate.
  • the select transistor Tr431 has a drain connected to the drain terminal D400 and a source connected to the drains of the memory elements Tr432 and Tr433.
  • the sources of the memory elements Tr432 and Tr433 are connected to the source terminal S400. That is, the memory elements Tr432 and Tr433 connected in parallel and the select transistor Tr431 are connected in series.
  • the select gate terminal SG400 receives a select signal and is connected to the gate of the select transistor Tr431.
  • the transistor formation portion 4030 on the p-type semiconductor substrate 4300 includes an n-type diffusion layer 4301 (first n-type diffusion layer), a gate region portion 4305, an n-type diffusion layer 4302 (second n-type diffusion layer), a gate
  • the region portion 4306, the n-type diffusion layer 4303 (third n-type diffusion layer), the gate region portion 4307, and the n-type diffusion layer 4304 (fourth n-type diffusion layer) are arranged in series in this order, and are long in the series direction. A shaped region is formed.
  • the n-type diffusion layer 4301 forms the drain of the select transistor Tr431.
  • the n-type diffusion layer 4302 forms the source of the select transistor Tr431 and the drain of the memory element Tr432, and the n-type diffusion layer 4303 forms the source of the memory element Tr432 and the source of the memory element Tr433.
  • the n-type diffusion layer 4304 forms the drain of the memory element Tr433.
  • the gate region portion (first gate region portion) 4305 is a region between the n-type diffusion layers 4301 and 4302, and is a region where the channel of the select transistor Tr431 is formed.
  • the gate region portion 4306 (second gate region portion) is a region between the n-type diffusion layers 4302 and 4303, and is a region where a channel of the memory element Tr432 is formed.
  • the gate region portion 4307 (third gate region portion) is a region between the n-type diffusion layers 4303 and 4304, and is a region where a channel of the memory element Tr433 is formed.
  • Polysilicon 4308 (first polysilicon) forms the gate electrode of the select transistor Tr421.
  • the polysilicon 4309 (second polysilicon) forms the electrode of the floating gate FG402 of the memory element Tr432.
  • the polysilicon 4310 (third polysilicon) forms an electrode of the floating gate FG403 of the memory element Tr433.
  • the metal wiring 4311 (first metal wiring) connects the n-type diffusion layer 4301 forming the drain of the select transistor Tr431 and the drain terminal D400 through the contact 4314, and is arranged in a direction perpendicular to the series direction.
  • the metal wiring 4312 (second metal wiring) connects the n-type diffusion layer 4302 and the n-type diffusion layer 4304 via the contacts 4315 and 4316 and is arranged in the series direction.
  • the metal wiring 4313 (third metal wiring) connects the n-type diffusion layer 4303 and the source terminal S400 via the contact 4317, and is arranged in a direction perpendicular to the series direction. Note that the metal wiring 4313 is arranged at a certain distance from the surface of the semiconductor substrate 4300. In addition, the metal wirings 4311 and 4312 are arranged at a distance away from the surface of the semiconductor substrate 4300 than the metal wiring 4313.
  • FIG. 71 is a diagram showing the operation of the nonvolatile semiconductor memory cell 4003. The operation of the nonvolatile semiconductor memory cell 4003 will be described.
  • the erase operation for injecting electrons accumulated in the floating gates FG402 and FG403 by injecting hot holes into the floating gates FG402 and FG403 of the memory elements Tr432 and Tr433, respectively, is performed as follows. There are two methods.
  • some of the hot holes having high energy are taken into the floating gates FG402 and FG403, and electrons are emitted from the floating gates FG402 and FG403.
  • the floating gates FG402 and FG403 emit electrons (take holes), the threshold values of the memory elements Tr432 and Tr433 are lowered, and an erased state is entered.
  • the erase 4-2 operation is performed by applying a voltage of 0 V to the select gate terminal SG400, opening the drain terminal D400, and applying a voltage of 8 V to the source terminal S400. Since the normal floating gates FG402 and FG403 are in the write state when performing the erase operation, the memory elements Tr432 and Tr433 are in the off state. The select transistor Tr431 is in an off state. By applying a voltage to each terminal, electric field concentration in the depletion layer occurs near the sources of the memory elements Tr432 and Tr433, a BtoB current flows, and a pair of holes and electrons having high energy is generated.
  • Some of the generated holes are taken into floating gates FG402 and FG403, and electrons are emitted from floating gates FG402 and FG403.
  • the floating gates FG402 and FG403 emit electrons (take holes)
  • the threshold values of the memory elements Tr432 and Tr433 are lowered
  • the floating gates FG402 and FG403 are in the erased state.
  • the read operation is performed by applying a voltage of 3V to the select gate terminal SG400, applying a voltage of 1V to the drain terminal D400, and applying a voltage of 0V to the source terminal S400.
  • data “0” is stored when the threshold voltage of the memory elements Tr432 and Tr433 is higher than the voltage (3V) applied to the gate during reading (write state), and the memory elements Tr432 and Tr433 are stored.
  • data “1” is stored when the threshold voltage is low (erase state).
  • an operation for storing write and erase data and a data read operation for the nonvolatile semiconductor memory cell 4003 are performed.
  • the nonvolatile semiconductor memory cell 4003 stores data by accumulating charges in the floating gates FG402 and FG403 formed of polysilicon included in the memory elements Tr432 and Tr433 using the above-described write and erase operations. Further, the nonvolatile semiconductor memory cell 4003 can be manufactured using a standard CMOS process without using a complicated process as compared with a configuration using a memory element using two-layer or three-layer polysilicon. Thereby, compared with the case where the conventional 2 layer polysilicon or 3 layer polysilicon is used, a manufacturing process can be reduced and it becomes possible to reduce manufacturing cost. Further, the nonvolatile semiconductor memory cell 4003 includes two memory elements Tr432 and Tr433 connected in parallel. This makes it possible to improve reliability by using two elements per bit.
  • FIG. 72 is a schematic diagram showing the configuration of a nonvolatile semiconductor memory device 4350 using nonvolatile semiconductor memory cells 4003.
  • the nonvolatile semiconductor memory device 4350 includes a control unit 4351, a sense amplifier circuit 4352, and the nonvolatile semiconductor memory cells 4003 shown in FIGS. 70A to 70C arranged in a matrix of m rows and n columns (m, n ⁇ 2).
  • a plurality of nonvolatile semiconductor memory cells M411 to M4mn are provided.
  • the nonvolatile semiconductor memory device 4350 includes drain lines D401 to D40n, source lines S401 to S40m, select gate lines SG401 to SG40m, data input / output line Data400, column selection gates SW401 to SW40n, and column selection signal lines C401 to C40n. I have.
  • Each of the drain lines D401 to D40n is provided corresponding to each column of the nonvolatile semiconductor memory cells 4003 arranged in a matrix, and is commonly connected to the drain terminal D400 of the nonvolatile semiconductor memory cell 4003 constituting each column.
  • Each of the select gate lines SG401 to SG40m is provided corresponding to each row of the nonvolatile semiconductor memory cells 4003 arranged in a matrix, and is common to the select gate terminal SG400 of the nonvolatile semiconductor memory cell 4003 constituting each row.
  • Each of the source lines S401 to S40n is provided corresponding to each row of the nonvolatile semiconductor memory cells 4003 arranged in a matrix, and is commonly connected to the source terminal S400 of the nonvolatile semiconductor memory cell 4003 constituting each row.
  • the column selection gates SW401 to SW40n have one end connected to the corresponding drain line D401 to D40n, the other end connected to the data input / output line Data400, and connection and disconnection between the drain lines D401 to D40n and the data input / output line Data400. Switch.
  • control unit 4351 has a control circuit 4353, a column decoder / driver 4354, and row decoders / drivers 4355-1 to 4355-m. Row decoder / drivers 4355-1 to 4355-m are provided for each row of nonvolatile semiconductor memory cells M411 to M4mn.
  • the control circuit 4353 controls the column decoder / driver 4354 and the row decoder / drivers 4355-1 to 4355 -m to instruct the application of voltages corresponding to the operation based on the command signal indicating the operation input from the outside. Output a signal.
  • the command signal is a signal indicating any of write, erase 4-1, erase 4-2, and read operations.
  • the control circuit 4353 controls whether to apply a voltage to the data input / output line Data 400 based on an input command signal or to open the connection with the data input / output line Data 400.
  • the column decoder / driver 4354 applies a voltage to the column selection signal lines C401 to C40n based on an address signal for selecting a storage area input from the outside and a control signal input from the control circuit 4353.
  • the selection gates SW401 to SW40n are switched on and off. When the column selection gates SW401 to SW40n are selected to be on, the drain lines D401 to D40n and the data input / output line Data400 connected to the column selection gates SW401 to SW40n are energized. When the column selection gates SW401 to SW40n are selected to be off, the drain lines D401 to D40n and the data input / output lines Data400 connected to the column selection gates SW401 to SW40n are brought into a non-energized state.
  • control signals correspond to the operations of writing, erasing 4-1, erasing 4-2, and reading, and are applied to the column selection signal lines C401 to C40n, the selection gate lines SG401 to SG40m, and the source lines S401 to S40n. It is a signal which shows the voltage to apply.
  • the row decoder / drivers 4355-1 to 4355-m decode address signals for selecting a storage area inputted from the outside, and apply a voltage to the select gate line and the source line connected to each of them. To decide. At this time, the voltage applied to the select gate line and the source line to which the row decoder / drivers 4355-1 to 4355 -m are respectively connected is determined by a control signal input from the control circuit 4353.
  • the voltages applied to the source lines S401 to S40n by the row decoder / drivers 4355-1 to 4355-m correspond to the write, erase and read operations shown in FIG. 71 corresponding to the operations indicated by the input control signals.
  • the voltages applied to the select gate lines SG401 to SG40n are voltages corresponding to the write, erase, and read operations shown in FIG.
  • the sense amplifier circuit 4352 detects the data of the nonvolatile semiconductor memory cells M411 to M4mn read to the data input / output line Data400 during the read operation, amplifies the detected data, and outputs the amplified data to the outside.
  • a command signal indicating writing is input to the control circuit 4353 from the outside. Address signals are externally input to the column decoder driver 4354 and the row decoder drivers 4355-1 to 4355-m. Further, the control circuit 4353 applies a voltage of 5 V to the data input / output line Data400 based on the input command signal, and supports writing to the column decoder driver 4354 and the row decoder drivers 4355-1 to 4355-m. Output the control signal.
  • the column decoder / driver 4354 applies a voltage of 7 V to the column selection signal line C402 based on the input address signal and control signal.
  • the row decoder / driver 4355-1 applies a voltage of 7 V to the select gate line SG 401 and applies a voltage of 0 V to the source line S 401 based on the input address signal and control signal.
  • the other row decoder / drivers 4355-2 to 4355-m open the select gate lines and the source lines connected thereto.
  • the data input / output line Data400 is connected to the drain terminals D400 of the nonvolatile semiconductor memory cells M412 to M4m2 connected to the drain line D402 via the column selection gate SW402.
  • a voltage of 5 V is applied to the drain terminal D400 of each of the nonvolatile semiconductor memory cells M412 to M4m2.
  • the select transistors Tr431 included in the nonvolatile semiconductor memory cells M411 to M41n are turned on.
  • a voltage of 5V is applied to the drain and a voltage of 0V is applied to the source.
  • the memory elements Tr432 and Tr433 included in the nonvolatile semiconductor memory cell M412 are charged with hot electrons injected into the respective floating gates FG402 and FG403 to be in a writing state.
  • the control circuit 4353 receives a command signal indicating erasing 4-1 from an external device.
  • the column decoder / driver 4354 and the row decoder / drivers 4355-1 to 4355 -m receive an address signal from an external device. Further, the control circuit 4353 applies a voltage of 8 V to the data input / output line Data 400 based on the input command signal, and erases it to the column decoder driver 4354 and the row decoder drivers 4355-1 to 4355-m. A control signal corresponding to 1 is output.
  • the column decoder / driver 4354 applies a voltage of 10 V to the column selection signal line C402 based on the input address signal and control signal.
  • the row decoder / driver 4355-1 applies a voltage of 10 V to the select gate line SG 401 based on the input address signal and control signal to open the source line S 401.
  • the other row decoder / drivers 4355-2 to 4355-m open select gate lines SG402 to SG40m and source lines S402 to S40m connected thereto, respectively.
  • the data input / output line Data400 is connected to the drain terminals D400 of the nonvolatile semiconductor memory cells M412 to M4m2 connected to the drain line D402 via the column selection gate SW402. Then, a voltage of 8V is applied to each drain terminal D400 of the nonvolatile semiconductor memory cells M412 to M4m2. Further, when a voltage of 10 V is applied to the select gate line SG401, the select transistors Tr431 included in the nonvolatile semiconductor memory cells M411 to M41n are turned on. In the memory elements Tr432 and Tr433 included in the nonvolatile semiconductor memory cell M412, a voltage of 8 V is applied to the drain, and the source is opened.
  • a command signal indicating erasure 4-2 is input to the control circuit 4353 from the outside. Address signals are externally input to the column decoder driver 4354 and the row decoder drivers 4355-1 to 4355-m. Also, the control circuit 4353 opens the data input / output line Data400 based on the input command signal, and corresponds to the erase 4-2 to the column decoder / driver 4354 and the row decoder / drivers 4355-1 to 4355-m. Output the control signal.
  • the column decoder / driver 4354 applies a voltage of 0 V to the column selection signal C402 based on the input address signal and control signal.
  • the row decoder / driver 4355-1 applies a voltage of 0 V to the select gate line SG 401 and applies a voltage of 8 V to the source line S 401 based on the input address signal and control signal.
  • the other row decoder / drivers 4355-2 to 4355-m do not apply voltage to the select gate lines SG402 to SG40m and the source lines S402 to S40m connected to the row decoder / drivers 4355-2 to 4355-m, respectively. Open the line.
  • an instruction signal indicating reading is input to the control circuit 4353 from the outside. Address signals are externally input to the column decoder driver 4354 and the row decoder drivers 4355-1 to 4355-m. Further, the control circuit 4353 opens the data input / output line Data 400 based on the input command signal, and controls the column decoder / driver 4354 and the row decoder / drivers 4355-1 to 4355 -m to read data. Is output. The column decoder / driver 4354 applies a voltage of 3V to the column selection signal C402 based on the input address signal and control signal.
  • the row decoder / driver 4355-1 applies a voltage of 3 V to the select gate line SG 401 and applies a voltage of 0 V to the source line S 401 based on the input address signal and control signal.
  • the other row decoder / drivers 4355-2 to 255-m do not apply voltages to the select gate lines SG402 to SG40m and the source lines S402 to S40m connected to the row decoder / drivers 4355-2 to 255-m, respectively. Open the line.
  • the data input / output line Data400 is connected to the drain line D402 via the column selection gate SW402. Further, the select transistor Tr431 of the nonvolatile semiconductor memory cell M412 is turned on, and the drains of the memory elements Tr432 and Tr433 of the nonvolatile semiconductor memory cell M412 are connected to the data input / output line Data400. At this time, no current flows if the memory elements Tr432 and Tr433 are in a writing state, that is, if the memory elements Tr432 and Tr433 are in an off state due to charges accumulated in the respective floating gates.
  • the sense amplifier circuit 4352 amplifies and detects the current of the data input / output line Data 400 and outputs data to an external device.
  • a nonvolatile semiconductor memory device 4350 can be configured.
  • the sense amplifier circuit 4352, the control circuit 4353, the column decoder / driver 4354, and the row decoder / drivers 4355-1 to 4355-m are designed by a standard CMOS process in the same manner as the nonvolatile semiconductor memory cells M411 to M4mn. The number of processes can be reduced, and the manufacturing cost can be reduced.
  • a highly reliable nonvolatile semiconductor memory device 4350 using a plurality of memory elements per bit can be configured.
  • FIG. 73 is a schematic diagram showing a memory cell array portion of the nonvolatile semiconductor memory device 4350.
  • the layout of the nonvolatile semiconductor memory cells M411 to M4mn in which the nonvolatile semiconductor memory cells 4003 are arranged in parallel in a matrix is shown. Show. As shown in the figure, in the memory cell array portion, the layout arrangement of the nonvolatile semiconductor memory cell 4003 shown in FIG. 70A is shown.
  • n-type diffusion layers and gate region portions are alternately arranged in order. Each is formed in a square shape in series.
  • the polysilicon 4308a is the select gate line SG401 and the gate electrode of the select transistor Tr431.
  • the polysilicon 4309a is a floating gate electrode of the memory element Tr432.
  • the polysilicon 4310a is a floating gate electrode of the nonvolatile semiconductor memory element Tr433.
  • the metal wiring 4311a is a drain terminal D400 connected to the n-type diffusion layer 4301 (FIG. 70B) via the contact 4314a.
  • Metal wiring 4312a connects n-type diffusion layer 4302 (FIG. 70B) and n-type diffusion layer 4304 (FIG. 70B) via contacts 4315a and 4316a.
  • the metal wiring 4313a is a source terminal S400 connected to the n-type diffusion layer forming the sources of the memory elements Tr432 and Tr433 via a contact 4317a.
  • the n-type diffusion layer and the gate region portion shown in FIG. are arranged in series and formed in a square shape.
  • the polysilicon 4308b is the select gate line SG402 and is the gate electrode of the select transistor Tr431.
  • the polysilicon 4309b is a floating gate electrode of the memory element Tr432.
  • the polysilicon 4310b is a floating gate electrode of the nonvolatile semiconductor memory element Tr433.
  • the metal wiring 4311b is a drain terminal D400 connected to the n-type diffusion layer 4301 (FIG. 70B) via a contact 4314b.
  • Metal interconnection 4312b connects n-type diffusion layer 4302 (FIG. 70B) and n-type diffusion layer 4304 (FIG. 70B) via contacts 4315b and 4316b.
  • the metal wiring 4313b is a source terminal S400 connected to the n-type diffusion layer forming the sources of the memory elements Tr432 and Tr433 through a contact 4317b.
  • the metal wiring 4311a that is the drain terminal D400 of the nonvolatile semiconductor memory cell M411 and the metal wiring 4311b that is the drain terminal D400 of the nonvolatile semiconductor memory cell M421 are shared. Further, the contacts 4314a and 4314b of the nonvolatile semiconductor memory cells M411 and M421 are shared, and the n-type diffusion layer forming the drain of the select transistor Tr431 of the nonvolatile semiconductor memory cells M411 and M421 is also shared.
  • the two nonvolatile semiconductor memory cells 4003 adjacent in the vertical direction share the n-type diffusion layer 4301 serving as the drain of the select transistor Tr431, the metal wiring 4311 serving as the drain terminal D400, and the contact 4314 in common. They are arranged vertically symmetrically with respect to the wiring 4311. Two nonvolatile semiconductor memory cells 4003 arranged in this way are used as a basic unit of arrangement.
  • the non-volatile semiconductor memory cells M411 to M4mn of the non-volatile semiconductor memory device 4350 are arranged in a matrix by arranging basic units of arrangement in the vertical direction and the horizontal direction.
  • the source lines S401, S402, S403, S404,... That connect the metal wiring 4311 that connects the source terminals S400 for each row in common are straight lines in the left-right direction. It passes through.
  • the nonvolatile semiconductor memory cells M411 to M4mn move the respective polysilicon 4308 for each row, that is, select gate lines SG401, SG402, SG403, SG404,... That connect the gate electrodes of the select transistors Tr431 in common. It passes straight in the direction.
  • drain wirings D401, D402, D403, D404,... That connect the drain terminals D400 in common for each column are linearly passed in the vertical direction.
  • the memory cell array of the nonvolatile semiconductor memory device 4350 has the n-type diffusion layer 4301 forming the drain of the select transistor Tr431 included in the nonvolatile semiconductor memory cell 4003, the contact 4314, and the metal wiring 4311 in common.
  • the basic unit is a vertically symmetrical arrangement, and a part of the arrangement is shared.
  • the nonvolatile semiconductor memory cells M411 to M4mn it is possible to reduce the space between the upper and lower sides, which has been conventionally required, and by sharing the n-type diffusion layer 4301, the contact 4314 and the metal wiring 4311, the nonvolatile semiconductor memory cell It is possible to reduce the area required for.
  • the area of the memory cell array is reduced, the area of the nonvolatile semiconductor memory device 4350 is reduced, and the number of nonvolatile semiconductor memory devices 4350 that can be manufactured from one semiconductor wafer can be increased.
  • the manufacturing cost can be reduced.
  • FIG. 74 is a schematic diagram showing the configuration of the nonvolatile semiconductor memory device 4360 of the thirty-ninth embodiment.
  • the nonvolatile semiconductor memory device 4360 has one source line S401 to S40m connected to the source terminal S400 of the nonvolatile semiconductor memory cells M411 to M4mn connected in common. Common to source lines.
  • nonvolatile semiconductor memory device 4360 configurations other than the control unit 4361, the control circuit 4363, the row decoder / drivers 4365-1 to 4365-m, and the source driver 4366 different from those of the nonvolatile semiconductor memory device 4350 are denoted by the same reference numerals.
  • the control circuit 4363, the row decoder / drivers 4365-1 to 4365-m, and the source driver 4366 having different configurations will be described.
  • the control unit 4361 includes a control circuit 4363, a column decoder / driver 4354, row decoder / drivers 4365-1 to 4365-m, and a source driver 4366.
  • Row decoder / drivers 4365-1 to 4365-m are provided for each row of nonvolatile semiconductor memory cells M411 to M4mn, and are connected to select gate lines SG401 to SG40m of the respective rows.
  • the control circuit 4363 instructs the column decoder / driver 4354, the row decoder / drivers 4365-1 to 4365-m, and the source driver 4366 to apply a voltage corresponding to the operation based on a command signal input from the outside. Output a control signal.
  • the command signal is a signal indicating any of write, erase 4-1, erase 4-2, and read operations.
  • the control circuit 4363 controls whether to apply a voltage to the data input / output line Data400 based on an input command signal or to open the connection with the data input / output line Data400.
  • the column decoder / driver 4354 applies a voltage to the column selection signal lines C401 to C40n based on an address signal for selecting a storage area input from the outside and a control signal input from the control circuit 4363.
  • the selection gates SW401 to SW40n are turned on and off. When the column selection gates SW401 to SW40n are selected to be on, the drain lines D401 to D40n and the data input / output line Data400 connected to the column selection gates SW401 to SW40n are energized. When the column selection gates SW401 to SW40n are selected to be off, the drain lines D401 to D40n and the data input / output lines Data400 connected to the column selection gates SW401 to SW40n are brought into a non-energized state.
  • control signals correspond to respective operations of writing, erasing 4-1, erasing 4-2, and reading, and are applied to the column selection signal lines C401 to C40n, the selection gate lines SG401 to SG40m, and the source lines S401 to S40m. It is a signal which shows the voltage to apply.
  • the row decoder / drivers 4365-1 to 4365-m decode an address signal for selecting a storage area inputted from the outside, and determine whether or not to apply a voltage to the select gate line connected to each of them. .
  • the voltage applied to the select gate line connected to each of the row decoder / drivers 4365-1 to 4365 -m by the control signal instructing the application of the voltage corresponding to the operation input from the control circuit 4363. Determined.
  • the source driver 4366 applies a voltage to the source line commonly connected to the source terminals of all the nonvolatile semiconductor memory cells M411 to M4mn.
  • the voltage applied to the source line by the source driver 4366 is a voltage corresponding to the write, erase, and read operations shown in FIG.
  • the voltages applied to the select gate lines SG401 to SG40n by the row decoder / drivers 4365-1 to 4365-m are voltages corresponding to the writing, erasing and reading shown in FIG.
  • a command signal indicating writing is input to the control circuit 4363 from the outside. Address signals are externally input to the column decoder driver 4354 and the row decoder drivers 4365-1 to 4365-m. Further, the control circuit 4363 applies a voltage of 5V to the data input / output line Data 400 based on the input command signal, and the column decoder / driver 4354, the row decoder / drivers 4365-1 to 4365 -m, and the source driver 4366. A control signal corresponding to writing is output. The column decoder / driver 4354 applies a voltage of 7 V to the column selection signal line C402 based on the input address signal and control signal.
  • the row decoder / driver 4365-1 applies a voltage of 7V to the select gate line SG401 based on the input address signal and control signal. At this time, the other row decoder / drivers 4365-2 to 4365-m open the select gate lines SG402 to SG40m connected thereto.
  • the data input / output line Data400 is connected to the drain terminals D400 of the nonvolatile semiconductor memory cells M412 to M4m2 connected to the drain line D402 via the column selection gate SW402, and 5V is supplied to each drain terminal D400.
  • a voltage will be applied.
  • the select transistors Tr431 included in the nonvolatile semiconductor memory cells M411 to M41n are turned on.
  • a command signal indicating erase 4-1 is input to the control circuit 4363 from the outside. Address signals are externally input to the column decoder driver 4354 and the row decoder drivers 4365-1 to 4365-m.
  • the control circuit 4363 applies a voltage of 8V to the data input / output line Data 400 based on the input command signal, and erases it to the column decoder / driver 4354 and the row decoder / drivers 4365-1 to 4365 -m.
  • a control signal corresponding to 1 is output.
  • the column decoder / driver 4354 applies a voltage of 10 V to the column selection signal line C402 based on the input address signal and control signal.
  • the row decoder / driver 4365-1 applies a voltage of 10 V to the select gate line SG 401 based on the input address signal and control signal.
  • the source driver 4366 opens the source line based on the input control signal.
  • the other row decoder / drivers 4365-2 to 4365-m open the select gate lines SG402 to SG40m connected thereto.
  • the data input / output line Data400 is connected to the drain terminals D400 of the nonvolatile semiconductor memory cells M412 to M4m2 connected to the drain line D402 via the column selection gate SW402, and 8V is supplied to each drain terminal D400.
  • a voltage will be applied.
  • the select transistors Tr431 included in the nonvolatile semiconductor memory cells M411 to M41n are turned on.
  • a voltage of 8V is applied to the drain, and the source is in an open state, so that the floating gates FG402 and FG403 have hot holes. Charges are accumulated by the injection, and an erased state is entered.
  • a command signal indicating erasure 4-2 is input to the control circuit 4363 from the outside. Address signals are externally input to the column decoder driver 4354 and the row decoder drivers 4365-1 to 4365-m. Further, the control circuit 4363 opens the data input / output line Data 400 based on the input command signal, and erases it to the column decoder / driver 4354, the row decoder / drivers 4365-1 to 4365-m, and the source driver 4 ⁇ A control signal corresponding to 2 is output.
  • the column decoder / driver 4354 applies a voltage of 0 V to the column selection signal line C402 based on the input address signal and control signal.
  • the row decoder / driver 4365-1 applies a voltage of 0 V to the select gate line SG 401 based on the input address signal and control signal.
  • the source driver 4366 applies a voltage of 8V to the source line based on the input control signal.
  • the other row decoder / drivers 4365-2 to 4365-m open the select gate lines SG402 to SG40m connected thereto.
  • a command signal indicating reading is input to the control circuit 4363 from the outside. Address signals are externally input to the column decoder driver 4354 and the row decoder drivers 4365-1 to 4365-m. Further, the control circuit 4363 opens the data input / output line Data 400 based on the input command signal, and reads it to the column decoder / driver 4354, the row decoder / drivers 4365-1 to 4365 -m, and the source driver 4366. Output the corresponding control signal.
  • the column decoder / driver 4354 applies a voltage of 3V to the column selection signal line C402 based on the input address signal and control signal.
  • the row decoder / driver 4365-1 applies a voltage of 3V to the select gate line SG 401 based on the input address signal and control signal. Further, the source driver 4366 applies a voltage of 0 V to the source line based on the input control signal. At this time, the other row decoder / drivers 4365-2 to 4365-m open the select gate lines SG402 to SG40m connected thereto.
  • the data input / output line Data400 is connected to the drain line D402 via the column selection gate SW402. Further, the select transistor Tr431 of the nonvolatile semiconductor memory cell M412 is turned on, and the drains of the memory elements Tr432 and Tr433 of the nonvolatile semiconductor memory cell M412 are connected to the data input / output line Data400. At this time, no current flows if the memory elements Tr432 and Tr433 are in a writing state, that is, if the memory elements Tr432 and Tr433 are in an off state due to charges accumulated in the respective floating gates.
  • the sense amplifier circuit 4352 amplifies and detects the current of the data input / output line Data 400 and outputs data to an external device.
  • nonvolatile semiconductor memory cells M411 to M4mn are arranged, and the select gate terminal SG400, the drain terminal D400, and the source terminal S400 are connected as described above, thereby storing multiple bits and randomly.
  • An accessible non-volatile semiconductor memory device 4360 can be constructed. By commonly connecting the source terminals of all the nonvolatile semiconductor memory cells M411 to M4mn, it becomes possible to erase all the nonvolatile semiconductor memory cells M411 to M4mn at once.
  • the sense amplifier circuit 4352, the control circuit 4363, the column decoder / driver 4354, and the row decoder / drivers 4365-1 to 4365-m are designed by a standard CMOS process in the same manner as the nonvolatile semiconductor memory cells M411 to M4mn. Manufacturing costs can be reduced by reducing the number of processes. In addition, a highly reliable nonvolatile semiconductor memory device 4360 using a plurality of memory elements per bit can be configured.
  • the memory cell array may be divided into several blocks in units of rows, and a source driver 4366 may be provided for each block. In that case, erasing can be performed for each divided block.
  • FIGS. 75A and 75B are schematic views showing the configuration of the nonvolatile semiconductor memory cell 4004 of the 40th embodiment.
  • 75A is a plan view of the nonvolatile semiconductor memory cell 4004
  • FIG. 75B is a cross-sectional view taken along C40-C40 ′ of FIG. 75A
  • FIG. 75C is a nonvolatile semiconductor memory cell configured by FIGS. 75A and 75B.
  • 4 is a diagram showing an equivalent circuit 4004.
  • the nonvolatile semiconductor memory cell 4004 includes a drain terminal D400, a source terminal S400, a select gate terminal SG400, a select transistor Tr441 that is a MOS transistor, and a floating gate type single-layer polysilicon transistor.
  • Non-volatile semiconductor memory elements Tr442, Tr443, Tr444 are provided. Note that the memory elements Tr442, Tr443, and Tr444 have the same characteristics as the memory element 4001 shown in FIGS. 63A to 63C and operate.
  • the select transistor Tr441 has a drain connected to the drain terminal D400 and a source connected to the drains of the memory elements Tr442, Tr443, Tr444.
  • the memory elements Tr442, Tr443, and Tr444 have their sources connected to the source terminal S400. That is, the memory elements Tr442, Tr443, Tr444 are connected in parallel to each other.
  • the nonvolatile semiconductor memory elements Tr442, Tr443, and Tr444 are connected in series with the select transistor Tr441.
  • the transistor formation portion 4040 on the surface of the p-type semiconductor substrate 4400 includes an n-type diffusion layer 4401 (first n-type diffusion layer), a gate region portion 4406, and an n-type diffusion layer 4402 (second n-type diffusion layer).
  • n-type diffusion layer 4401 first n-type diffusion layer
  • gate region portion 4406 gate region portion 4406
  • n-type diffusion layer 4402 second n-type diffusion layer.
  • Gate region portion 4407, n-type diffusion layer 4403 (third n-type diffusion layer), gate region portion 4408, n-type diffusion layer 4404 (fourth n-type diffusion layer), gate region portion 4409, n-type diffusion layer Regions are formed in the order of 4405 (fifth n-type diffusion layer).
  • the n-type diffusion layer 4401 forms the drain of the select transistor Tr441.
  • the n-type diffusion layer 4402 forms the source of the select transistor Tr441 and the drain of the memory element Tr442.
  • the n-type diffusion layer 4403 forms the sources of the memory elements Tr442 and Tr443.
  • the n-type diffusion layer 4404 forms the drains of the memory elements Tr442 and Tr443.
  • the n-type diffusion layer 4405 forms the source of the memory element Tr443.
  • the gate region portion 4406 is a region between the n-type diffusion layers 4401 and 4402, and is a region where the channel of the select transistor Tr441 is formed.
  • the gate region portion 4407 is a region between the n-type diffusion layers 4402 and 4403, and is a region where a channel of the memory element Tr442 is formed.
  • the gate region portion 4408 is a region between the n-type diffusion layers 4403 and 4404, and is a region where a channel of the memory element Tr443 is formed.
  • the gate region portion 4409 is a region between the n-type diffusion layers 4404 and 4405, and is a region where a channel of the memory element Tr444 is formed.
  • Polysilicon 4410 (first polysilicon) forms the gate electrode of the select transistor Tr441.
  • Polysilicon 4411 (second polysilicon) forms a floating gate electrode of the memory element Tr442.
  • the polysilicon 4412 (third polysilicon) forms a floating gate electrode of the memory element Tr443.
  • Polysilicon 4413 (fourth polysilicon) forms a floating gate electrode of the memory element Tr444.
  • the metal wiring 4414 (first metal wiring) is a drain terminal D400 connected to the n-type diffusion layer 4401 which is the drain of the select transistor Tr441 through a contact 4418.
  • Metal wiring 4415 (second metal wiring) connects n-type diffusion layer 4402 and n-type diffusion layer 4404 via contacts 4419 and 4421.
  • the metal wiring 4416 (third metal wiring) is a source terminal S400a connected to the n-type diffusion layer 4403 through a contact 4420.
  • the metal wiring 4417 (fourth metal wiring) is the source terminal S400b connected to the n-type diffusion layer 4405 through the contact 4422.
  • Metal wires 4416 and 4417 are arranged at a certain distance from the surface of p-type semiconductor substrate 4400.
  • the metal wirings 4414 and 4415 are arranged at a distance away from the surface of the p-type semiconductor substrate 4400 than the metal wirings 4416 and 4417.
  • the source terminal S400 includes a metal wiring 4416 as the source terminal S400a and a metal wiring 4417 as the source terminal S400b. When the nonvolatile semiconductor memory cell 4004 is used, the metal wiring 4416 outside the transistor formation portion 4040. 4417 are connected to each other to constitute the source terminal S400.
  • the nonvolatile semiconductor memory cell 4004 configured as described above is configured using three memory elements Tr442, Tr443, and Tr444 per bit. Therefore, compared with the nonvolatile semiconductor memory cell 4003 shown in FIGS. 70A to 70C of the thirty-eighth embodiment, the number of memory elements is increased, so that it is possible to prevent failures due to manufacturing defects, aging and deterioration due to use. High reliability can be obtained.
  • FIG. 76 is a schematic diagram showing the arrangement of a memory cell array using nonvolatile semiconductor memory cells 4004.
  • a plurality of nonvolatile semiconductor memory cells 4004 shown in FIG. 75A are arranged in parallel in a matrix.
  • n-type diffusion layers and gate region portions are alternately arranged in series on the p-type semiconductor substrate as shown in FIG. 75B. Thus, a long region is formed in the series direction.
  • the polysilicon 4410a is the select gate line SG400a1 and is the gate electrode of the select transistor Tr441.
  • the polysilicon 4411a is a floating gate electrode of the memory element Tr442.
  • the polysilicon 4412a is a floating gate electrode of the memory element Tr443.
  • the polysilicon 4413a is a floating gate electrode of the memory element Tr444.
  • the metal wiring 4414a is connected to the drain terminal D400 via the drain of the select transistor Tr441 and the contact 4418a, and is arranged vertically in the series direction.
  • Metal interconnection 4415a connects n-type diffusion layer 4402 (FIG. 75B) and n-type diffusion layer 4404 (FIG. 75B) via contacts 4419a and 4421a and is arranged in series.
  • Metal interconnection 4416a connects n-type diffusion layer 4403 (FIG. 75B) and source line S400a1 through contact 4420a, and is arranged in a direction perpendicular to the series direction.
  • Metal interconnection 4417a connects n-type diffusion layer 4405 (FIG. 75B) and source line S400b1 through contact 4422a, and is arranged in a direction perpendicular to the series direction.
  • n-type diffusion layers and gate region portions are alternately arranged in series on the semiconductor substrate.
  • the arranged square area is formed.
  • Polysilicon 4410b is the gate of the select transistor Tr441 and is the select gate line SG400a2.
  • the polysilicon 4411b is a floating gate of the memory element Tr442.
  • the polysilicon 4412b is a floating gate of the memory element Tr443.
  • the polysilicon 4413b is a floating gate of the memory element Tr444.
  • the metal wiring 4414b is a drain terminal D400 connected to the drain of the select transistor Tr441 via a contact 4418b.
  • Metal interconnection 4415b connects n-type diffusion layer 4402 (FIG. 75B) and n-type diffusion layer 4404 (FIG. 75B) via contacts 4419b and 4421a.
  • Metal interconnection 4416b is source line S400a2 connected to n-type diffusion layer, which is the source of memory elements Tr442 and Tr443, via contact 4420b.
  • the metal wiring 4417b is a source line S400b2 connected to the n-type diffusion layer that is the source of the memory element Tr444 through a contact 4422b.
  • n-type diffusion layers and gate region portions are alternately arranged in series on the semiconductor substrate. It is arranged to form a square area.
  • the polysilicon 4410c is the select gate line SG400a3 and is the gate electrode of the select transistor Tr441.
  • the polysilicon 4411c is a floating gate electrode of the memory element Tr442.
  • the polysilicon 4412c is a floating gate electrode of the memory element Tr443.
  • the polysilicon 4413c is a floating gate electrode of the memory element Tr444.
  • the metal wiring 4414c is a drain terminal D400 connected to the drain of the select transistor Tr441 via a contact 4418c.
  • Metal interconnection 4415c connects n-type diffusion layer 4402 (FIG. 75B) and n-type diffusion layer 4404 (FIG. 75B) via contacts 4419c and 4421c.
  • the metal wiring 4416c is a source line S400a3 connected to an n-type diffusion layer that is a source of the memory elements Tr442 and Tr443 through a contact 4420c.
  • the metal wiring 4417c is a source line S400b3 connected to an n-type diffusion layer that is a source of the memory element Tr444 through a contact 4422c.
  • the metal wiring 4414a that is the drain terminal D400 of the nonvolatile semiconductor memory cell 4004a and the metal wiring 4414b that is the drain terminal of the nonvolatile semiconductor memory cell 4004b are shared. Further, the contact 4418a and the contact 4418b are shared, and the n-type diffusion layer that is the drain of the select transistor Tr441 of each of the nonvolatile semiconductor memory cells 4004a and 4004b is also shared. Further, the metal wirings 4417b and 4417c which become the source terminals S400b of the nonvolatile semiconductor memory cells 4004b and 4004c are shared, and the contacts 4422b and 4422c are also shared.
  • an n-type diffusion layer that forms the source of the memory element Tr444 of each of the nonvolatile semiconductor memory cells 4004b and 4004c is also shared.
  • the nonvolatile semiconductor memory cell 4004 arranged adjacent in the vertical direction shares the n-type diffusion layer 4401 serving as the drain of the select transistor Tr441, the metal wiring 4414 serving as the drain terminal D400, and the contact 4418. Are arranged symmetrically.
  • the non-volatile semiconductor memory cell 4004 arranged adjacent in the vertical direction shares the n-type diffusion layer 4405 serving as the source of the memory element Tr444, the metal wiring 4417 serving as the source terminal S400b, and the contact 4422, and the metal wiring 4417. Are arranged symmetrically with respect to the vertical direction.

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Abstract

　第１トランジスタ（Ｔ１０１）および第２トランジスタ（Ｔ１０２）を形成するトランジスタ形成部（１０３０）を上下方向（縦方向）に配置し、このトランジスタ形成部の左側に、メタル配線（ビット線）（１０１２）を配置し、また、第１トランジスタのゲートのポリシリコン層（１００８）と、第２トランジスタのソースに接続されるメタル配線（１０１３）とを左右方向（横方向）に配置する。またトランジスタ形成部（１０３０）の左側にｎ型ウェル（１００２）を配置し、このｎ型ウェル（１００２）の表面と第２トランジスタの第２のゲート領域部（符号４で示す領域）とに対向するようにフローティングゲート（１００９）を左右方向に配置し、このフローティングゲート（１００９）に電位を付与するコントロールゲート配線（１０１９）も左右方向に配置する。

Description

不揮発性半導体メモリ素子、不揮発性半導体メモリセルおよび不揮発性半導体メモリ装置
　本発明は、不揮発性半導体メモリ素子、不揮発性半導体メモリセルおよび不揮発性半導体メモリ装置に関する。
　本願は、２００８年７月１４日に、日本に出願された特願２００８－１８２８８７号と、２００８年７月２９日に、日本に出願された特願２００８－１９４５６３号と、２００８年８月１９日に、日本に出願された特願２００８－２１０５８３号と、２００８年９月１９日に、日本に出願された特願２００８－２４１０４４号と、２００９年１月１５日に、日本に出願された特願２００９－００６６１９号とに基づき優先権を主張し、その内容をここに援用する。
　ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）に代表される不揮発性メモリは、電源を切っても情報が消えないことから、多くの用途に用いられてきた。例えば、ＥＥＰＲＯＭの代表的な用途としては、ＩＣカードがある。また、いつでも用途に応じて書き換えが出来る便利さから、マイコン内のマスクＲＯＭの置き換えとしてＥＥＰＲＯＭやフラッシュメモリが使われている。さらに、近年では、システムＬＳＩや、論理ＩＣの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ（Ｅｍｂｅｄｄｅｄ　Ｍｅｍｏｒｙ）が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Ｋビット程度の小規模の不揮発性メモリも必要になってきている。
　しかしながら、不揮発性メモリは２層ポリシリコンあるいは３層ポリシリコンを用いたセル構造が一般的で、製造工程は標準ＣＭＯＳロジックプロセスより複雑で製造工程も多く、不揮発性メモリと標準ロジックを１チップの中に同時に埋め込もうとすると、製造工程が多く、歩留まりも低下し、製品の価格（コスト）が上る問題が生じていた。
　また、信頼性の面からの要求としては、近年、車載用途で従来の１５０℃から１７０℃あるいはそれ以上の温度保証要求が強くなっており、不揮発性半導体メモリの高温、高信頼性の要求も強くなっている。
　この問題を解決するひとつの手段として、１層ポリシリコンを用いたＥＥＰＲＯＭが提案されている（特許文献１を参照）この１層ポリシリコンＥＥＰＲＯＭを用いれば、従来の２層ポリシリコンプロセスより製造工程を削減できる。
　一方、信頼性問題を解決する手法として、発明者は、２層ポリシリコン型の不揮発性半導体メモリを用いて、特許文献２にあるような提案を行った。
　しかしながら、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準ＣＭＯＳプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
　前述の如く、従来の１層ポリシリコンを用いたＥＥＰＲＯＭにおいては、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準ＣＭＯＳプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
　また、例えば、ＥＰＲＯＭの代表的な他の用途としては、中容量のマスクＲＯＭマイコン内のマスクＲＯＭの置き換えとして使われている。また、ＥＰＲＯＭは、紫外線で消去可能であり複数回書き換えが出来るが、透明ガラスを使用したパッケージが高価なため、安価なプラスチックパッケージに封入し、消去は出来ないが安価な不揮発性メモリとして、ＯＴＰ（Ｏｎｅ　Ｔｉｍｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）が普及してきた。さらに、近年では、システムＬＳＩや、論理ＩＣの一部に不揮発性メモリを取り込んだ、埋め込み型の所謂、ロジック混載メモリ（Ｅｍｂｅｄｄｅｄ　Ｍｅｍｏｒｙ）が必要になってきた。さらには、アナログ回路に組み込んで、高精度のアナログ回路のチューニング等を行うための調整用スイッチとして、数百ビットから数Ｋビット程度の小規模の不揮発性メモリも必要になってきている。
　しかしながら、不揮発性メモリは２層ポリシリコンあるいは３層ポリシリコンを用いたセル構造が一般的で、製造工程は標準ＣＭＯＳロジックプロセスより複雑で製造工程も多く、不揮発性メモリと標準ロジックを１チップの中に同時に埋め込もうとすると、製造工程が多く、歩留まりも低下し、製品の価格（コスト）が上る問題が生じていた。
　この問題を解決するひとつの手段として、１層ポリシリコンを用いたＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）が提案されている（例えば、特許文献１を参照）。この１層ポリシリコンＥＥＰＲＯＭを用いれば、従来の２層ポリシリコンプロセスより製造工程を削減できる。また、フローティングゲート型ではなく、キャパシタの酸化膜に高電圧を印加してゲート破壊させて記憶させる、アンチフューズ型の標準ＣＭＯＳプロセスのＯＴＰも出始めている。
　しかしながら、１層ポリシリコンＥＥＰＲＯＭでは、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準ＣＭＯＳプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
　また、アンチフューズ型のＯＴＰは、ゲート破壊を１００％起こすため、一度破壊したら元に戻らないので、出荷時のテストも出来ず、保証が出来ないので、信頼性上の問題もある。
　前述の如く、従来の１層ポリシリコンを用いたＥＥＰＲＯＭにおいては、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、ロジックで用いられる標準ＣＭＯＳプロセスより複雑な製造工程となってしまう。さらに、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、不良の発生する確率が高く、信頼性も問題となる。
　また、アンチフューズ型のＯＴＰは、ゲート破壊を１００％起こすため、一度破壊したら元に戻らないので、出荷時のテストも出来ず、保証が出来ないので、信頼性上の問題もある。
　フローティングゲート型の不揮発性半導体メモリでは電子の抜けを防ぐために高品質な酸化膜が必要であり、特殊な技術が必要である。しかしながら、標準ＣＭＯＳプロセスでは、酸化膜の信頼性は破壊しなければ良しとする、通常の品質で問題ないことから、不揮発性半導体メモリの酸化膜品質としては十分でない場合が多い。すなわち、信頼性が問題となる。さらに、１層ポリシリコン型の不揮発性半導体メモリでは、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要がある。その際、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、さらに不良の発生する確率が高く、信頼性も問題となる。図９５Ａ～図９５Ｄにフローティングゲート型の不揮発性半導体メモリセルの構造、図９６に電荷保持（データリテンション）特性を示す。
　図９５Ａは、２層ポリシリコン構造を有するフローティングゲート型の不揮発性半導体メモリセルの構造の概略を示す平面図、図９５Ｂは等価回路図、図９５Ｃは図９５ＡのＡ３０－Ａ３０’に沿った断面図、図９５Ｄは図９５ＡのＤ３０－Ｄ３０’に沿った断面図である。図９５Ｂに示すように、不揮発性半導体メモリセルは、直列接続されたＭＯＳトランジスタ（ＭｅｔａｌＯｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ；以下、単に「トランジスタ」と称する）Ｔ３０１とフローティングゲート型トランジスタＴ３０２とから構成されている。ここで、トランジスタＴ３０１は、メモリセルを選択するためのスイッチである。このメモリセルにおいて、トランジスタＴ３０１のドレインがメモリセルのドレインＤ３００、トランジスタＴ３０２のソースがメモリセルのソースＳ３００、トランジスタＴ３０１のゲートがセレクトゲートＳＧ３００、トランジスタＴ３０２のフローティングゲートに一端が接続されたキャパシタの他端がコントロールゲートＣＧ３００となる。
　また、図９５Ａ、図９５Ｃ及び図９５Ｄにおいて、符号３００１がｐ型半導体基板、符号３００３がトランジスタＴ３０１を構成するトランジスタ、符号３００４がトランジスタＴ３０２を構成するフローティングゲート型トランジスタ、符号３００５がトランジスタＴ３０１のｎ型ドレイン拡散層、符号３００６がトランジスタＴ３０１のソース（またはトランジスタＴ３０２のドレイン）となるｎ型拡散層、符号３００７がトランジスタＴ３０２のソースとなるｎ型拡散層である。さらに符号３００８がトランジスタＴ３０１のゲートとなる第一のポリシリコン層、符号３００９がトランジスタＴ３０２のフローティングゲートとなるポリシリコン層でキャパシタの一端、符号３０１０が拡散層３００５に接続するコンタクト、符号３０１１が拡散層３００７に接続するコンタクトである。そして、符号３０１９Ｐがコントロールゲート配線となる第二のポリシリコン配線層、符号３０２０が分離用絶縁酸化膜である。
　図９６は、電荷保持（データリテンション）特性を示す図である。縦軸方向は、閾値電圧Ｖｔｈを示し、横軸方向は時間の対数（ｌｏｇ）を示している。酸化膜に欠陥等があり、微小にフローティングゲート内にある電荷が抜けると、書き込みセル（電子が注入されている状態）も、消去セル（電子が放出されている、言い換えれば正孔が注入されている）も、時間と共に、初期値（中性状態：電子も正孔もない、空の状態）に漸近する。この不良は、酸化膜の欠陥によるものなので、良いセルと不良のセルとが混在する。また、別な不良としては、書き込み、消去を繰り返しているうちに、酸化膜が破壊して不良となるケースもある。
　一方、信頼性問題を解決する手法として、発明者は特許文献２にあるような提案を行った。特許文献２で提案されている不揮発性半導体メモリセルの等価回路を図９７に示す。
　１つのメモリセルの中に、２つのフローティングゲート型トランジスタＴ３１２、Ｔ３１３を並列に設けて、各ゲートを共通にコントロールゲートＣＧに接続している。このようにすることで、どちらかが不良となっても、もう一方のトランジスタが良ければ、セルとしては正常である、というものである。なお、トランジスタＴ３１１はメモリセル選択用のスイッチである。
　この特許文献２に記載されているように並列に設けた２つの不揮発性半導体メモリ素子を用いて不揮発性半導体メモリセルを構成すると、電荷保持特性における信頼性の向上を図ることができる。しかしながら、不揮発性半導体メモリ素子を並列に配置するため、たとえ複雑な２層ポリシリコンプロセスを用いたとしても配置がしにくくなり、レイアウト面積が大きくなるという欠点があった。したがって、１層ポリシリコンプロセスを用いる場合には配置の自由度が低くなるため、レイアウト面積の増大がより大きな課題となると考えられた。
　また、上記特許文献１の技術では、フローティングゲート型の不揮発性メモリでは、フローティングゲートから電子の抜けを防ぐために高品質な酸化膜が必要となる。その高品質な酸化膜の形成には、特殊なプロセスが必要となる。しかし、標準ＣＭＯＳプロセスでは、酸化膜の信頼性はトランジスタを破壊しなければ十分であり、通常の品質で問題ないことから、不揮発性メモリの酸化膜としては品質が不十分である場合が多く、不揮発性メモリの信頼性が問題となる。更に、コントロールゲートとして使用されている２層目のポリシリコンを省略したために、フローティングゲートの下に拡散層からなるコントロールゲートを埋め込む必要があり、高濃度で埋め込まれた拡散層を酸化すると、質の悪い酸化膜となり、更に不良の発生する確率が高く、信頼性が低下し問題となる。
　前述のように、従来の１層ポリシリコンを用いたＥＥＰＲＯＭにおいては、標準ＣＭＯＳプロセスにより製造するとフローティングゲートの電荷保持が、不揮発性半導体メモリセルに用いる酸化膜に比較して品質の低い酸化膜により阻害されるという問題がある。更に、前述の特許文献２のように複数のメモリ素子を並列に配置するためにレイアウト面積が大きくなり、配置しにくいという問題がある。
　図９８Ａ～図９８Ｄは、従来例として、不揮発性半導体メモリセル５００９を示す概略図である。図９８Ａは、不揮発性半導体メモリセル５００９の等価回路を示し、図９８Ｂは、不揮発性半導体メモリセル５００９のレイアウトの構成を示す概略図であり、図９８Ｃは、図９８ＢのＡ５９－Ａ５９’に沿った断面構造を示す概略図であり、図９８Ｄは、図９８ＢのＢ５９－Ｂ５９’に沿った断面構造を示す概略図である。
　図９８Ａに示すように、不揮発性半導体メモリセル５００９は、トランジスタＴｒ５０９、ドレイン端子Ｄ５００、ソース端子Ｓ５００、コントロールゲート端子ＣＧ５００、コントロールゲート端子ＣＧ５００に接続されたフローティングゲートＦＧ５００、及びコントロールゲートとフローティングゲートＦＧ５００との間のキャパシタＣ５００（ＦＣ５００）を有する。
　構造的には、図９８Ｂ～図９８Ｄに図示するように、ｐ型半導体基板５９００上に形成されたｎ型ウェル５９０１、ｎ型ウェル５９０１上に形成されたｎ＋型拡散領域５９０２、フローティングゲートＦＧ５００となるポリシリコン５９０３、トランジスタＴｒ５０９のドレインとなるｎ＋型拡散層５９０４、トランジスタＴｒ５０９のソースとなるｎ＋型拡散層５９０５、トランジスタＴｒ５０９のゲート領域部５９０６、トランジスタＴｒ５０９のソースにコンタクト５９０７ｂを介して接続され、ソース端子Ｓ５００に相等するメタル配線５９０８、トランジスタＴｒ５０９のドレインにコンタクト５９０７ａを介して接続され、ドレイン端子Ｄ５００に相等するメタル配線５９０９、トランジスタＴｒ５０９のチャネルが形成されるゲート領域部５９１０、ｎ＋拡散領域５９０２にコンタクト５９１２ａ、５９１２ｂを介して接続されるコントロールゲートとなるメタル配線５９１１、不揮発性半導体メモリセル５００９の分離用フィールド酸化膜５９１３により構成される。
　図９９は、不揮発性半導体メモリセル５００９の書き込み動作、消去動作及び読み出し動作における各端子の電圧関係を示す図である。図示されるように、書き込みには２通りの方法、書き込み５－１と書き込み５－２とがある。
（書き込み５－１の動作）
　書き込み５－１の動作は、コントロールゲート端子ＣＧ５００に７Ｖの電圧を印加し、ドレイン端子Ｄ５００に５Ｖの電圧を印加し、ソース端子Ｓ５００及び半導体基板５９００に０Ｖの電圧を印加して行う。これにより、カップリング用のキャパシタＣ５００（ＦＣ５００）によって、後述するカップリング比の設定により、フローティングゲートＦＧ５００の電圧が約４．２Ｖ位になり、トランジスタＴｒ５０９のチャネルがオンする。このとき、ドレイン端子Ｄ５００に５Ｖが印加されているので、トランジスタＴｒ５０９は、飽和領域での動作となり過剰電圧が印加されるので、ドレイン付近ではチャネル電流と共に、高エネルギーを有する電子であるホットエレクトロンが発生する。フローティングゲートＦＧ５００には、ホットエレクトロンが注入されて蓄積される。このように、フローティングゲートＦＧ５００に電子が注入されて蓄積されると、不揮発性半導体メモリセル５００９の閾値電圧が初期状態より高い電圧に変化する。不揮発性半導体メモリセル５００９の閾値電圧が初期状態より高い電圧に変化した状態を書き込み状態という。
（書き込み５－２の動作）
　書き込み５－２の動作は、コントロールゲート端子ＣＧ５００に１２Ｖの電圧を印加し、ドレイン端子Ｄ５００、ソース端子Ｓ５００及び半導体基板５９００に０Ｖの電圧を印加して行う。これにより、ｐ型半導体基板５９００とフローティングゲートＦＧ５００との間に高電界が加わり、ファウラーノルトハイム（Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ）電流（以下、ＦＮ電流という）により電子がゲート酸化膜を抜けて、チャネルからフローティングゲートに注入され、蓄積される。これにより、不揮発性半導体メモリセル５００９の閾値電圧は、高くなり、データが書き込まれた状態（以下、書き込み状態という。）となる。
（消去６－１の動作）
　消去６－１の動作は、コントロールゲート端子ＣＧ５００に０Ｖの電圧を印加し、ドレイン端子Ｄ５００、ソース端子Ｓ５００及びｐ型半導体基板５９００に１０Ｖの電圧を印加して行う。これにより、ｐ型半導体基板５９００とフローティングゲートＦＧ５００との間に高電界が加わり、ＦＮ電流が流れると共に、フローティングゲートＦＧ５００から電子が半導体基板に放出される。これにより、不揮発性半導体メモリセル５００９の閾値電圧が下がる。不揮発性半導体メモリセル５００９の閾値電圧が、初期状態より低い電圧に変化しデータが消去された状態（以下、消去状態という）となる。
（消去６－２の動作）
　消去６－２の動作は、ソース端子Ｓ５００に８Ｖの電圧を印加し、コントロールゲート端子ＣＧ５００、ドレイン端子Ｄ５００及びｐ型半導体基板５９００に０Ｖの電圧を印加して行う。これにより、ソース付近に高電界が加わり、ＦＮ電流とホットホールとが発生し、フローティングゲートＦＧ５００から電子が放出される。これにより、メモリ素子５００９の閾値電圧が下がり、消去状態になる。
（読み出し）
　読み出しは、コントロールゲート端子ＣＧ５００に３Ｖの電圧を印加し、ドレイン端子Ｄ５００に１Ｖの電圧を印加して行う。
　なお、読み出し時にコントロールゲート端子ＣＧ５００に印加される電圧（３Ｖ）に対して不揮発性半導体メモリセル５００９の閾値電圧が高い状態（書き込み状態）の場合をデータ“０”が記憶されているとし、不揮発性半導体メモリセル５００９の閾値電圧が低い状態（消去状態）の場合を“１”が記憶されているとする。
　次に、図１００は、不揮発性半導体メモリセル５００９が書き込み状態の場合の静特性を模式的に示すグラフである。縦軸方向は、ドレイン電流Ｉｄを示し、横軸方向は、ドレイン電圧Ｖｄを示している。ドレイン電圧Ｖｄとドレイン電流Ｉｄとの関係である静特性は、実線で示されている。ドレインに印加する電圧をＶＢＤ５００まで上昇させる過程では、ホットエレクトロンが発生し、発生したホットエレクトロンがフローティングゲートＦＧ５００に注入される。これにより、フローティングゲートＦＧ５００の電位が下がり、見かけ上、閾値電圧が高くなる。閾値電圧が高くなると、ドレイン電流は、急激に減少する。更にドレイン電圧を上げてＶＢＤ５００に達すると、ブレークダウンが起こり、ドレイン電流は急激に増加する。
　負荷線が２つ図示されているが、通常はＮＭＯＳ負荷１のように不揮発性半導体メモリセル５００９の負荷を設定し、図示する動作点１を書き込み動作の電圧とする。ＮＭＯＳ負荷２と図示するように負荷を設定すると、書き込み動作の電圧は、動作点２で図示される電圧となる。動作点２の状態で書き込みを行う場合、不揮発性半導体メモリセル５００９がブレークダウンしている領域で書き込み動作を行うため、ホットエレクトロンが非常に多く発生するので、書き込み特性は良くなる。一方、ホットホールも非常に多く発生するために、信頼性的には好ましくなく、大電流が流れるために制御が困難になるという問題がある。このため、大電流が流れずに書き込みを行える動作点１に示されるようなポイントを書き込み動作に用いることが好ましい。
　図１０１は、ホットエレクトロンをフローティングゲートＦＧ５００に注入する書き込み特性を模式的に示すグラフである。縦軸方向は、不揮発性半導体メモリセル５００９の閾値電圧を示し、横軸方向は、書き込み時間の対数（ｌｏｇ）を示している。ドレイン電圧をパラメータとしてとり、ドレイン電圧が高い場合（ＶＤｈ）とドレイン電圧が低い場合（ＶＤｌ）とを比較している。ＶＣＧ５００で示される電圧は、読み出し動作において不揮発性半導体メモリセル５００９のコントロールゲート端子ＣＧ５００に印加される読み出し電圧である。ドレイン電圧が高い場合は、ドレイン電圧が低い場合に比べ、閾値電圧を短時間で変化させることができる。
　書き込み５－２の動作は、ファウラーノルトハイムのトンネル効果による書き込みである。
コントロールゲート端子ＣＧ５００に１２Ｖの電圧を印加し、ドレイン端子Ｄ５００、ソース端子Ｓ５００及び半導体基板５９００に０Ｖの電圧を印加して行う。フローティングゲートＦＧ５００の電位は、７．２Ｖとなり、ソース、ドレインあるいはチャネル領域からフローティングゲートＦＧ５００に電子が注入されて蓄積される。
　図１０２は、ファウラーノルトハイムのトンネル効果による書き込み特性を模式的に示すグラフである。縦軸方向は、閾値電圧を示し、横軸方向は、書き込み時間の対数（ｌｏｇ）を示している。閾値電圧は、書き込み時間（ｌｏｇｔ）に対して直線的に増加する。
　図１０３は、消去６－１の特性を模式的に示すグラフである。縦軸方向は、閾値電圧を示し、横軸方向は、書き込み時間の対数（ｌｏｇ）を示す。図示するように、前述の書き込み特性と逆の特性となる。消去６－１の動作は、コントロールゲート端子ＣＧ５００に０Ｖの電圧を印加し、ドレイン端子Ｄ５００、ソース端子Ｓ５００及びｐ型半導体基板に１０Ｖの電圧を印加して行う。
　なお、読み出し動作においてコントロールゲートに印加する電圧をＶＣＧ５００すると、ＶＣＧ５００より、閾値電圧が高い領域を書き込み状態、低い領域を消去状態という。
　図１０４は、消去時にＶＣＧ５００＝０Ｖとしたときの、ドレインに印加するドレイン電圧に対するドレイン電流の特性を模式的に示すグラフである。縦軸方向は、ドレイン電流を示し、横軸方向は、ドレイン電圧を示している。ドレインに印加する電圧を徐々に高くすると、ドレイン近傍に空乏層の電界集中が起こり、いわゆる高エネルギーによりＢｔｏＢ（Ｂａｎｄ　ｔｏ　Ｂａｎｄ）電流（バンド・バンド間電流）が流れ、ホールと電子のペアが発生する。高エネルギーを有する正孔であるホットホールの一部がフローティングゲートＦＧ５００に取り込まれる。更に電圧を上げると、ドレインとフローティングゲートＦＧ５００との間の酸化膜に過電界が加わり、ファウラーノルトハイムのトンネル電流が流れ、フローティングゲートＦＧ５００からドレインへ電子が放出される。続いて電圧を上げると、ジャンクションブレークダウンが起こり、大電流がドレインとｐ型半導体基板との間に流れる。このブレークダウン電圧をＶＢＤ５００という。消去の特性としては、図１０３と同様の特性が得られる。
　書き込み、消去を行うと、フローティングゲートＦＧ５００内の電子の数が増減し、その結果、閾値電圧が変化する。
　図１０５は、初期状態、書き込み状態及び消去状態のゲート電圧とドレイン電流との特性（Ｖｇ－Ｉｄ特性）の一例を模式的に示すグラフである。初期状態の閾値電圧は０．５Ｖであり、書き込み動作を行うと閾値電圧は高くなり、５Ｖに閾値電圧が変化する。また、消去動作を行うと閾値電圧は低くなり、－３Ｖへと負の値に閾値電圧が変化する。
　図１０６は、不揮発性半導体メモリセル５００９のカップリング系の等価回路を示す図である。
コントロールゲート端子ＣＧ５００に印加される電位をＶＣＧ５００、コントロールゲート端子ＣＧ５００とフローティングゲートＦＧ５００の静電容量をＣ５００（ＦＣ５００）、ソースＳ５００に印加される電位をＶＳ５００、ソースＳ５００とフローティングゲートＦＧ５００との間の静電容量をＣ５００（ＦＳ５００）、半導体基板ＳＵＢ５００に印加される電位をＶｓｕｂ５００、半導体基板ＳＵＢ５００とフローティングゲートＦＧ５００との間の静電容量をＣ５００（ＦＢ５００）、ドレインＤ５００に印加される電位をＶＤ５００、ドレインＤ５００とフローティングゲートＦＧ５００との間の静電容量をＣ５００（ＦＤ５００）、フローティングゲートに印加される電位をＶＦＧ５００とする。
　フローティングゲートＦＧ５００の状態が初期状態（中性状態）のとき、この系のトータルチャージは、ゼロであるから次式（１４）が成り立つ。
Figure JPOXMLDOC01-appb-M000001
　この系の総静電容量をＣＴ５００とすると、ＣＴ５００は次式（１５）で表される。
Figure JPOXMLDOC01-appb-M000002
　式（１５）を用いて、式（１４）をＶＦＧ５００について変形すると次式（１６）と表せる。
Figure JPOXMLDOC01-appb-M000003
　ここで、Ｃ５００（ＦＤ５００）＝Ｃ５００（ＦＳ５００）≒０，Ｖｓｕｂ５００＝ＶＳ５００＝０とすると、式（１６）は次式（１７）のように表される。
Figure JPOXMLDOC01-appb-M000004
　ここで、Ｃ５００（ＦＧ５００）／｛Ｃ５００（ＦＣ５００）｝＋Ｃ５００（ＦＢ５００）＝α５００（カップリング比）とすると、式（１７）は、次式（１８）で表される。
Figure JPOXMLDOC01-appb-M000005
　通常α５００≒０．６に設定し、フローティングゲートＦＧ５００などの静電容量を定めて、不揮発性半導体メモリセルの設計を行う。
　このような、電荷保持型の不揮発性半導体メモリセルには、フローティングゲートからの電荷が抜ける電荷抜けにより、記憶されているデータが維持できなくなる信頼性の低下という問題がある。
　しかしながら、従来例の不揮発性半導体メモリセルのように複数のメモリ素子を並列に配置する構成は、レイアウト面積が大きくなるという問題がある。
特開平１０－２８９９５９号公報 特許第２６８５９６６号公報
　本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することにある。
　また、本発明の目的は、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、１層ポリシリコンを用いたＯＴＰ、ＭＴＰ（Ｍｕｌｔｉ　Ｔｉｍｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）を提供できる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することにある。
　また、不揮発性半導体メモリ素子において、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる、不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置を提供することにある。
　また、本発明は、レイアウト面積の増大を抑えつつ信頼性を向上させることができる１層ポリシリコンプロセスで製造可能な不揮発性半導体メモリセル及び不揮発性半導体メモリ装置を提供することを目的とする。
　また、本発明の目的は、標準ＣＭＯＳプロセスを用いて製造できる１層ポリシリコンのセル構造の半導体メモリ素子を実現すると共に、効率的な配置により実装面積を小さくし、記憶保持の信頼性を向上させた不揮発性半導体メモリ装置を提供することにある。
（１）　本発明は上記課題を解決するためになされたものであり、本発明の一態様による不揮発性半導体メモリ素子は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であって、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ素子はその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のｎ型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域部に対向するように配置される方形状のフローティングゲートと、前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、を備える。
（２）　また、本発明の一態様による不揮発性半導体メモリ素子は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であって、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ素子はその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域部に対向するように配置される方形状のフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第４のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第４のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、を備える。
（３）　また、本発明の一態様による不揮発性半導体メモリ素子は、前記フローティングゲートへの電荷の蓄積時に、前記第１トランジスタのゲートに第１の高電圧を印加しドレインに第２の電圧を印加し、前記第２トランジスタのコントロールゲートに第３の電圧を印加し、ソースに０Ｖの電圧を印加し、前記第２トランジスタのドレイン近傍にホットエレクトロンを発生させ、前記フローティングゲートに注入すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記第１トランジスタのゲートに第４の電圧を印加し、前記ドレインに第５の電圧を印加し、前記第２トランジスタのコントロールゲートに０Ｖを印加し、ソースをオープンにするか、または、前記第４の電圧または前記第５の電圧よりも小さな第６の電圧を印加し、前記第２トランジスタのドレインとフローティングゲート間に高電界を印加することにより、フローティングゲートからドレインに電荷を放出させてもよい。
（４）　また、本発明の一態様による不揮発性半導体メモリ素子は、前記フローティングゲートへの電荷の蓄積時に、前記第２トランジスタのコントロールゲートに印加する第３の電圧を、段階的に上昇させて印加してもよい。
（５）　また、本発明の一態様による不揮発性半導体メモリ素子は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であって、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ素子はその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域に対向するように配置される方形状のフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第４のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第４のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、前記半導体基板上の前記第１のメタル配線の側方であって、かつ前記第１トランジスタのゲートとなる方形状のポリシリコン層の上側の位置に、前記メモリセルを形成する半導体基板の領域の電圧の上昇を抑制するためのサブコンタクトと、を備える。
（６）　また、本発明の一態様による不揮発性半導体メモリ素子は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であって、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ素子はその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成されるｎ型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域部に対向するように配置される方形状のフローティングゲートと、前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、前記ｎ型ウェルに所望の電位を与えるためのｎ型拡散層であって、前記ｎ型ウェルの表面上において、前記ｐ型拡散層の上側、かつ前記第１のｎ型拡散層の左側の領域の所定の位置に、所定の幅と深さを持って形成される第７のｎ型拡散層と、前記トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第７のｎ型拡散層にコンタクトにより接続される第３のメタル配線と、を備える。
（７）　また、本発明の一態様による不揮発性半導体メモリ素子は、前記フローティングゲートへの電荷の蓄積時に、前記第１トランジスタのゲートに第１の高電圧を印加しドレインに第２の電圧を印加し、前記第２トランジスタのコントロールゲートに第３の電圧を印加し、ソースに０Ｖの電圧を印加し、前記第２トランジスタのドレイン近傍にホットエレクトロンを発生させ、前記フローティングゲートに注入すると共に、前記フローティングゲートに蓄積された電荷の消去時に、前記第１トランジスタのゲートに第４の電圧を印加し、前記ドレインに第５の電圧を印加し、前記第２トランジスタのコントロールゲートに０Ｖを印加し、ソースをオープンにするか、または、前記第４の電圧または前記第５の電圧よりも小さな第６の電圧を印加し、前記第２トランジスタのドレインとフローティングゲート間に高電界を印加することにより、フローティングゲートからドレインに電荷を放出させてもよい。
（８）　また、本発明の一態様による不揮発性半導体メモリ素子は、前記フローティングゲートへの電荷の蓄積時に、前記第２トランジスタのコントロールゲートに印加する第３の電圧を、段階的に上昇させて印加してもよい。
（９）　また、本発明の一態様による不揮発性半導体メモリ素子は、前記第３のメタル配線の印加する電圧を、前記コントロールゲートの電圧と等しいか、または、それ以上に設定してもよい。
（１０）　また、本発明の一態様による不揮発性半導体メモリ素子は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であって、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のｎ型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、前記第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、を備える。
（１１）　また、本発明の一態様による不揮発性半導体メモリ素子は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であって、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、を備える。
（１２）　また、本発明の一態様による不揮発性半導体メモリ素子は、前記不揮発性半導体メモリ素子はＭＴＰとして構成され、前記フローティングゲートに蓄積された電荷の蓄積時に、前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに０Ｖの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、第１の消去部として、前記トランジスタのコントロールゲートに０Ｖの電圧を印加し、前記ドレインに第３の電圧を印加し、前記ソースをオープンにするか、または、前記第３の電圧よりも小さい第４の電圧を印加し、ドレインとフローティングゲート間に高電界を印加することにより、ファウラーノルトハイムのトンネル電流により前記フローティングゲートの電荷を放出する放出部と、前記第１の消去部の実行後に行われる第２の消去部として、前記トランジスタのコントロールゲートに０Ｖまたは前記第３の電圧よりも小さい第５の電圧を印加し、前記ドレインに前記第３の電圧を印加し、前記ソースに０Ｖを印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入する注入部と、を備えてもよい。
（１３）　また、本発明の一態様による不揮発性半導体メモリ素子は、前記不揮発性半導体メモリ素子はＯＴＰとして構成され、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに０Ｖの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入するように構成されてもよい。
（１４）　また、本発明の一態様による不揮発性半導体メモリ素子は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であって、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成されるｎ型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、前記第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、前記ｎ型ウェルに所望の電位を与えるためのｎ型拡散層であって、前記ｎ型ウェルの表面上において、前記ｐ型拡散層の上側、かつ前記第１のｎ型拡散層の左側の領域の所定の位置に、所定の幅と深さを持って形成される第４のｎ型拡散層と、前記トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第４のｎ型拡散層にコンタクトにより接続される第３のメタル配線と、を備える。
（１５）　また、本発明の一態様による不揮発性半導体メモリ素子は、前記不揮発性半導体メモリ素子はＯＴＰとして構成され、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに０Ｖの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入するように構成されてもよい。
（１６）　また、本発明の一態様による不揮発性半導体メモリ素子は、前記不揮発性半導体メモリ素子はＭＴＰとして構成され、前記フローティングゲートに蓄積された電荷の蓄積時に、前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに０Ｖの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、第１の消去部として、前記トランジスタのコントロールゲートに０Ｖの電圧を印加し、前記ドレインに第３の電圧を印加し、前記ソースをオープンにするか、または、前記第３の電圧よりも小さい第４の電圧を印加し、ドレインとフローティングゲート間に高電界を印加することにより、ファウラーノルトハイムのトンネル電流により前記フローティングゲートの電荷を放出す放出部と、前記第１の消去部の実行後に行われる第２の消去部として、前記トランジスタのコントロールゲートに０Ｖまたは前記第３の電圧よりも小さい第５の電圧を印加し、前記ドレインに前記第３の電圧を印加し、前記ソースに０Ｖを印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入する注入部と、を備えてもよい。
（１７）　また、本発明の一態様による不揮発性半導体メモリ素子は、前記第３のメタル配線に印加する電圧を、前記コントロールゲートの電圧と等しいか、または、それ以上に設定してもよい。
（１８）　また、本発明の一態様による不揮発性半導体メモリセルは、半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルであって、共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものである。
（１９）　また、本発明の一態様による不揮発性半導体メモリセルは、前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが、同一のｎ型ウェルを用いて形成されてもよい。
（２０）　また、本発明の一態様による不揮発性半導体メモリセルは、前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが、同一のｎ型拡散層を用いて形成されてもよい。
（２１）　また、本発明の一態様による不揮発性半導体メモリセルは、半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルであって、ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた複数のメモリ素子と、を有し、前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第１の端子に第１の電圧を印加し、前記第２の端子に第１の電圧より低い電圧を印加して行い、前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により前記セレクトトランジスタをオンにし、前記第１の端子に前記第１の電圧より高い電圧を印加し、前記第２の端子をオープンにするか、もしくは、前記セレクト信号により前記セレクトトランジスタをオフにし、前記第２の端子に前記第１の電圧より高い電圧を印加して行う。
（２２）　また、本発明の一態様による不揮発性半導体メモリセルは、前記複数のメモリ素子に対してデータを書き込む場合、前記複数のメモリ素子のドレインとソースとの間に流れるチャネル電流と共に、高いエネルギーを有する電子であるホットエレクトロンを発生させ、発生したホットエレクトロンを前記メモリ素子のフローティングゲートに注入し、前記複数のメモリ素子に対してデータを消去する場合、前記複数のメモリ素子のドレイン又はソースと、前記半導体基板との間に流れるバンド・バンド間電流と共に、高いエネルギーを有する正孔であるホットホールを発生させ、発生したホットホールを前記メモリ素子のフローティングゲートに注入してもよい。
（２３）　また、本発明の一態様による不揮発性半導体メモリセルは、前記複数のメモリ素子は、第１のメモリ素子と第２のメモリ素子とからなり、前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のドレインを形成する第４のｎ型拡散層とが第１の方向に向かって順に直列に配置されるトランジスタ形成部と、前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線と、を備えてもよい。
（２４）　また、本発明の一態様による不揮発性半導体メモリセルは、前記複数のメモリ素子は、第１のメモリ素子、第２のメモリ素子及び第３のメモリ素子からなり、前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のドレイン及び前記第３のメモリ素子のドレインを形成する第４のｎ型拡散層と、前記第３のメモリ素子のフローティングゲート電極を形成する第４のポリシリコンと、前記第３のメモリ素子のソースを形成する第５のｎ型拡散層とが第１の方向に向かって順に直列に配置されるトランジスタ形成部と、前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線と、前記第５のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第４のメタル配線と、を備えてもよい。
（２５）　また、本発明の一態様による不揮発性半導体メモリセルは、半導体基板上に形成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルであって、ドレインに第１の端子が接続され、ゲートに第１のセレクト端子が接続された第１の選択トランジスタと、ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第１のメモリ素子と、ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第２のメモリ素子と、ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタとを有し、前記第１の選択トランジスタのソースと前記第１のメモリ素子のドレインとを構成するｎ型拡散層は共用され、前記第１のメモリ素子のソースと前記第２のメモリ素子のドレインとを構成するｎ型拡散層は共用され、前記第２のメモリ素子のソースと前記第２の選択トランジスタのドレインとを構成するｎ型拡散層は共用される。
（２６）　また、本発明の一態様による不揮発性半導体メモリセルは、前記第１のメモリ素子及び前記第２のメモリ素子は、
　１層のポリシリコンで形成されたフローティングゲート型のトランジスタであってもよい。
（２７）　また、本発明の一態様による不揮発性半導体メモリセルは、前記第１のメモリ素子及び前記第２のメモリ素子は、
　２層のポリシリコンで形成されたフローティングゲート型のトランジスタであってもよい。
（２８）　また、本発明の一態様による不揮発性半導体メモリセルは、前記第１のメモリ素子及び前記第２のメモリ素子にデータを記憶させる場合、前記第２の端子と前記半導体基板に印加する電位を基準電位としたとき、前記第１の端子に第１の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に前記第１の電圧以上の電圧を印加して前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにし、前記コントロールゲート端子に第２の電圧を印加し、前記第１のメモリ素子及び前記第２のメモリ素子それぞれのドレイン－ソース間に流れる電流によりホットエレクトロンを発生させ、前記第１のメモリ素子及び前記第２のメモリ素子それぞれのフローティングゲートに電子が注入され蓄積されるか、あるいは、前記第１のセレクト端子及び前記第２のセレクト端子に第３の電圧を印加して前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにし、前記コントロールゲート端子に第４の電圧を印加し、前記第１のメモリ素子のフローティングゲートからドレインに流れるファウラーノルトハイムのトンネル電流により、当該フローティングゲートに電子が注入され蓄積されると共に、前記第２のメモリ素子のフローティングゲートからソースに流れるファウラーノルトハイムのトンネル電流により、当該フローティングゲートに電子が注入され蓄積され、前記第１のメモリ素子及び前記第２のメモリ素子が記憶するデータを消去する場合、前記コントロールゲート端子に印加する電位を基準電位としたとき、前記第１の端子、前記第２の端子、及び前記半導体基板に前記第４の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に第８の電圧を印加し、前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記半導体基板から前記第１のメモリ素子及び前記第２のメモリ素子それぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、当該フローティングゲートから電子を放出させるか、あるいは、前記半導体基板及び前記コントロールゲート端子に印加する電位を基準電位としたとき、前記第１の端子及び前記第２の端子に第５の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に前記第８の電圧を印加し、前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソースからそれぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、当該フローティングゲートから電子を放出させ、前記第１のメモリ素子及び前記第２のメモリ素子に記憶されているデータを読み出す場合、前記第２の端子及び前記半導体基板に印加する電位を基準電位としたとき、前記第１の端子に第６の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に第７の電圧を印加し、前記コントロールゲート端子に読み出し電圧を印加し、前記第１の端子と前記第２の端子との間に電流が流れるか否かで記憶されているデータを読み出してもよい。
（２９）　また、本発明の一態様による不揮発性半導体メモリセルは、半導体基板上に形成されるＭＯＳトランジスタである第１のメモリ素子及び第２のメモリ素子と、当該メモリ素子を選択するＭＯＳトランジスタである第１の選択トランジスタ、第２の選択トランジスタから構成される不揮発性半導体メモリセルであって、前記第１の選択トランジスタのドレインを形成する第１のｎ型拡散層と、前記第１の選択トランジスタのゲート電極を形成する第１のポリシリコンと、前記第１の選択トランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のドレインを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のソース及び前記第２の選択トランジスタのドレインを形成する第４のｎ型拡散層と、前記第２の選択トランジスタのゲート電極を形成する第４のポリシリコンと、前記第２の選択トランジスタのソースを形成する第５のｎ型拡散層とが順に直列方向に配置されたトランジスタ形成部と、前記トランジスタ形成部と平行に前記直列方向に、且つ、前記第２のポリシリコン及び前記第３のポリシリコンと交差する位置に配置された第６の拡散層と、前記第６の拡散層とコンタクトを介して接続された前記直列方向に配置された第１のメタル配線とを有する。
（３０）　また、本発明の一態様による不揮発性半導体メモリセルは、前記第６の拡散層は、ウェル構造によるｎ型拡散層であってもよい。
（３１）　また、本発明の一態様による不揮発性半導体メモリセルは、前記第６の拡散層は、ｐ型半導体基板上に敷かれたｎ＋型拡散層であるか、あるいは、ｐ型半導体基板上にディプリーションタイプのトランジスタを形成する際のチャネルインプラによるｎ型拡散層であってもよい。
（３２）　また、本発明の一態様による不揮発性半導体メモリセルは、半導体基板上に形成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルであって、ドレインに第１の端子が接続され、ゲートに第１のセレクト端子に接続された第１の選択トランジスタと、ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートに第１のコントロールゲート端子が接続された第１のメモリ素子と、ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに第２のコントロールゲート端子が接続された第２のメモリ素子と、ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタとを有し、前記第１の選択トランジスタのソースと前記第１のメモリ素子のドレインとを構成するｎ型拡散層は共用され、前記第１のメモリ素子のソースと前記第２のメモリ素子のドレインとを構成するｎ型拡散層は共用され、前記第２のメモリ素子のソースと前記第２の選択トランジスタのドレインとを構成するｎ型拡散層は共用される。
（３３）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルは、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ装置は、前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、前記メモリセルブロックごとに設けられるセレクトゲート配線であって、メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続されるセレクトゲート配線と、前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続されるコントロールゲート配線と、列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、前記行デコーダから出力される信号を前記セレクトゲートに印加する第１の電圧の信号に変換する第１のレベルシフト回路と、前記行デコーダから出力される信号を前記コントロールゲートに印加する第２の電圧の信号に変換する第２のレベルシフト回路と、アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される列選択信号を第３の電圧の信号に変換する第３のレベルシフト回路と、前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし、第１のレベルシフト回路の出力信号をセレクトゲートに転送する第１の転送ゲートトランジスタと、前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし、前記第２のレベルシフト回路の出力信号をコントロールゲートに転送する第２の転送ゲートトランジスタとを有するセレクト回路と、前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、前記列単位のビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（３４）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルは、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ装置は、前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、前記各メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続されるセレクトゲート配線と、前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続されるコントロールゲート配線と、列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、前記行デコーダから出力される信号を前記セレクトゲートに印加する第１の電圧の信号に変換する第１のレベルシフト回路と、前記行デコーダから出力される信号を前記コントロールゲートに印加する第２の電圧の信号に変換する第２のレベルシフト回路と、アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される列選択信号を第３の電圧の信号に変換する第３のレベルシフト回路と、前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし、前記第２のレベルシフト回路の出力信号をコントロールゲートに転送する転送ゲートトランジスタを有するセレクト回路と、前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される列単位のビット数のデータ入出力線と、前記列単位のビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（３５）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルは、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ装置は、前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、前記各メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続されるセレクトゲート配線と、前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続されるコントロールゲート配線と、列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、前記行デコーダから出力される信号を前記セレクトゲートに印加する第１の電圧の信号に変換する第１のレベルシフト回路と、アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される選択信号を第３の電圧に変換する第３のレベルシフト回路と、前記列デコーダから出力される列選択信号を第２の電圧の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第２のレベルシフト回路から出力される列選択信号をゲート入力とし、第１のレベルシフト回路の出力信号をコントロールゲートに転送する転送ゲートトランジスタを有するセレクト回路と、前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、前記列単位のビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（３６）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルは、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ装置は、前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、前記各メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続されるセレクトゲート配線と、前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続されるコントロールゲート配線と、列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、前記行デコーダから出力される信号を前記セレクトゲートに印加する第１の電圧の信号に変換する第１のレベルシフト回路と、アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される選択信号を前記列選択トランジスタのゲートに印加する第２の電圧に変換する第２のレベルシフト回路と、前記列デコーダから出力される列選択信号を第３の電圧の信号に変換する第３のレベルシフト回路と、前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第２のレベルシフト回路から出力される信号を電源電圧とし、前記第１のレベルシフト回路の出力の信号を入力信号とし、出力信号をコントロールゲートに出力するインバータを有するセレクト回路と、前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、前記列単位のビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（３７）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のｎ型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域部に対向するように配置される方形状のフローティングゲートと、前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記第３のｎ型拡散層に接続される第２のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記ｎ型ウェルを互いに共通にして、左右に対称に配置される２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つの不揮発性半導体メモリ素子との計４つのメモリセルを配置の基本単位として、前記配置の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
（３８）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域部に対向するように配置される方形状のフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第４のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第４のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲート配線への接続端子となる第４のｎ型拡散層を互いに共有して左右に対称に配置される前記２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして、下方向に対称に配置される２つのメモリセルの計４つのメモリセルを配置の基本単位として、前記配置の基本単位となる４つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
（３９）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、前記半導体基板上において、前記トランジスタ形成部の左側および右側に、所定の幅と深さを持って左右方向に形成される方形状の第１および第２のディプリーションタイプのチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記第１のチャネルインプラの表面に対向し、かつその中央部分の領域が前記第２トランジスタのドレインとなる前記第２のｎ型拡散層に対向し、右端部側の領域が前記第２のチャネルインプラの表面に対向するように配置される方形状のフローティングゲートと、前記第１のチャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートとなる第５のｎ型拡散層と、前記第２のチャネルインプラの右側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートとなる第６のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、フローティングゲートに電位を付与するためのコントロールゲートが接続されるコントロールゲート配線であって、一部が前記フローティングゲートと対向すると共に、前記第１および第２のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートとなる第５および第６のｎ型拡散層を互い共有するように左右方向にメモリセルを配列すると共に、前記左右方向に配列されたメモリセルに対し、前記第２のメタル配線を共通にして、下方向に対称にメモリセルを配列する。
（４０）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、前記半導体基板上において、前記トランジスタ形成部の左側および右側に、所定の幅と深さを持って左右方向に形成される方形状の第１および第２のディプリーションタイプのチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記第１のチャネルインプラの表面に対向し、かつその中央部分の領域が前記第２トランジスタの前記第２のゲート領域に対向し、右端部側の領域が前記第２のチャネルインプラの表面に対向するように配置される方形状のフローティングゲートと、前記第１のチャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートとなる第５のｎ型拡散層と、前記第２のチャネルインプラの右側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートとなる第６のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、フローティングゲートに電位を付与するためのコントロールゲートが接続されるコントロールゲート配線であって、一部が前記フローティングゲートと対向すると共に、前記第１および第２の型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、前記半導体基板上の前記第１のメタル配線の側方であって、かつ前記第１トランジスタのゲートとなる方形状のポリシリコン層の上側の位置に、前記メモリセルを形成する半導体基板の領域の電圧の上昇を抑制するためのサブコンタクトと、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートとなる第５および第６のｎ型拡散層を互い共有するように左右方向にメモリセルを配列すると共に、前記左右方向に配列された２つのメモリセルに対し、前記第２のメタル配線を共通にして、下方向に対称にメモリセルを配列する。
（４１）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルは、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ装置は、前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続される複数のセレクトゲート配線と、各メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続される複数のコントロールゲート配線と、列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、前記行デコーダから出力される信号から前記セレクトゲートに印加する信号を第１の電圧に変換する第１のレベルシフト回路と、前記行デコーダから出力される信号から前記コントロールゲートに印加する信号を第２の電圧に変換する第２のレベルシフト回路と、アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される列選択信号を第３の電圧の列選択信号に変換する第３のレベルシフト回路と、前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、前記列単位のビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（４２）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルは、前記フローティングゲートへの電荷の蓄積時には、前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、前記フローティングゲートに蓄積された電荷の消去時には、前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、前記不揮発性半導体メモリ装置は、前記メモリセルが列方向に所定のビット数ｋ（ｋ≧１）個に分割され、列方向にｎビット（ｎ≧１）の幅を有する前記ｋ個のメモリセルブロックで構成されるように配置され、各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続される複数のセレクトゲート配線と、各メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続される複数のコントロールゲート配線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記行デコーダから出力される信号を前記セレクトゲートに印加する第１の電圧の信号に変換する第１のレベルシフト回路と、前記行デコーダから出力される信号を前記コントロールゲートに印加する第２の電圧の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、前記列デコーダから出力される列選択信号を第３の電圧の列選択信号に変換する第３のレベルシフト回路と、前記メモリセルブロックのそれぞれに対応して設けられるｎビット単位の列選択トランジスタであって、前記第３のレベルシフト回路から出力される第３の電圧の信号をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、合計ｋビットのメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択されたｋビットのビット線に当該列選択トランジスタを介して接続されるｋビットのデータ入出力線と、ｋビット単位の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（４３）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記各メモリセルは、前記（６）に記載の不揮発性半導体メモリ素子であり、ｎ型ウェルに所望の電圧を印加するための第７のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記不揮発性半導体メモリ装置は、前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、前記各メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続されるセレクトゲート配線と、前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続されるコントロールゲート配線と、列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、前記行デコーダから出力される信号を前記セレクトゲートに印加する第１の電圧の信号に変換する第１のレベルシフト回路と、アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される選択信号を第３の電圧に変換する第３のレベルシフト回路と、前記列デコーダから出力される列選択信号を第２の電圧の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、第１のレベルシフト回路の出力信号をドレイン入力とし、前記第２のレベルシフト回路から出力される列選択信号の電圧をゲート入力とし、前記第１のレベルシフト回路の出力信号または前記電列選択信号の電圧に応じた電圧を前記コントロールゲートに転送する転送ゲートトランジスタを有するセレクト回路と、前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、前記列単位のビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（４４）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記各メモリセルは、前記（６）に記載の不揮発性半導体メモリ素子であり、ｎ型ウェルに所望の電圧を印加するための第７のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記各メモリセルの配置において、前記ｎ型ウェルを互いに共通にして、左右に対称に配置される２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つの不揮発性半導体メモリ素子と、の計４つのメモリセルを配置の基本単位として、前記配置の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
（４５）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＯＴＰとして、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに０Ｖの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入するように構成され、前記不揮発性半導体メモリ装置は、列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各メモリセルのトランジスタのソースが共通接続されるソース線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧の信号に変換する第１のレベルシフト回路と、前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、前記列デコーダから出力される列選択信号を第２の信号電圧の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（４６）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＯＴＰとして、前記フローティングゲートへの電荷の蓄積時に、前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに０Ｖの電圧を印加し、前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入するように構成され、前記不揮発性半導体メモリ装置は、ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数の単位で、前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各メモリセルのトランジスタのソースが共通接続されるソース線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧の信号に変換する第１のレベルシフト回路と、アドレス信号を受けて前記メモリセルを列方向に前記Ｉ／Ｏビット数の単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される選択信号を第２の信号電圧に変換する第２のレベルシフト回路と、前記メモリセルブロックごとに設けられる前記Ｉ／Ｏビット数単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧をゲート入力とし、選択されたメモリセルブロックから前記Ｉ／Ｏビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第３の電圧信号を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（４７）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＭＴＰとして構成され、前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入する工程が実行され、前記フローティングゲートへの電荷の消去時に、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入する第１の工程と、前記第１の工程の実行後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入する第２の工程と、が実行されるように構成される。
（４８）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＭＴＰとして構成され、前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記各ソース線ごとに設けられ、当該ソース線をＧＮＤに接地またはオープンにするかを選択するためのスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、当該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、前記列デコーダから出力される列選択信号を第２の信号電圧の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される列選択信号をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（４９）　また、本発明の一態様による不揮発性半導体メモリ装置は、前記行デコーダは、２ビットの第１又は第２の書き込み制御信号を制御入力とし、前記第１又は第２の書き込み制御信号の値に応じて、メモリセルへのデータ書き込み時に、前記ワード線に第１の信号電圧を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、前記ワード線に０Ｖを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、メモリセルのデータ消去時に、前記ワード線に０Ｖを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第２の消去モードと、を備えてもよい。
（５０）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＭＴＰとして構成され、前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数を単位として前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記各ソース線ごとに設けられ、当該ソース線をＧＮＤに接地またはオープンにするかを選択するためのスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、当該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、アドレス信号を受けて前記メモリセルを列方向に前記Ｉ／Ｏビット数の単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される列選択信号を第２の信号電圧に変換する第２のレベルシフト回路と、前記メモリセルブロックごとに設けられる前記Ｉ／Ｏビット数単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧をゲート入力とし、選択されたメモリセルブロックから前記Ｉ／Ｏビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記メモリセルのトランジスタのドレインに印加する第４の電圧信号を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（５１）　また、本発明の一態様による不揮発性半導体メモリ装置は、前記行デコーダは、２ビットの第１又は第２の書き込み制御信号を制御入力とし、前記第１又は第２の書き込み制御信号の値に応じて、メモリセルへのデータ書き込み時に、前記ワード線に第１の信号電圧を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、前記ワード線に０Ｖを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、メモリセルのデータ消去時に、前記ワード線に０Ｖを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第２の消去モードと、を備えてもよい。
（５２）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＭＴＰとして構成され、前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、対となる２つの行ごとに設けられるソース線であって、前記２つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記ソース線ごとに設けられる２つのスイッチ用トランジスタであって、前記対となる２つの行デコーダの一方からの信号により当該ソース線をＧＮＤに接地またはオープンにするかを選択する第１のスイッチ用トランジスタ、および前記対となる２つの行デコーダの他方からの信号により当該ソース線をＧＮＤに接地またはオープンにするかを選択する第２のスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、当該行選択信号の電圧レベルを選択してワード線に印加するとともに、２つで対をなし、一方から前記第１のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第２のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、前記列デコーダから出力される列選択信号を第２の信号電圧の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（５３）　また、本発明の一態様による不揮発性半導体メモリ装置は、前記行デコーダは、メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第１の信号電圧を出力すると共に、当該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に０Ｖを出力し、当該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、当該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に０Ｖを出力し、当該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に０Ｖを出力すると共に、当該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第２の消去モードと、を備えてもよい。
（５４）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記メモリセルは、ＭＴＰとして構成され、前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入すると共に、前記フローティングゲートへの電荷の消去時に、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、前記不揮発性半導体メモリ装置は、ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数の単位で前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、対となる２つの行ごとに設けられるソース線であって、前記２つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、前記ソース線ごとに設けられる２つのスイッチ用トランジスタであって、前記対となる２つの行デコーダの一方からの信号により当該ソース線をＧＮＤに接地またはオープンにするかを選択する第１のスイッチ用トランジスタ、および前記対となる２つの行デコーダの他方からの信号により当該ソース線をＧＮＤに接地またはオープンにするかを選択する第２のスイッチ用トランジスタと、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、当該行選択信号の電圧レベルを選択してワード線に印加するとともに、２つで対をなし、一方から前記第１のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第２のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、アドレス信号を受けて前記メモリセルを列方向に前記Ｉ／Ｏビット数の単位で選択する列選択信号を出力する列デコーダと、前記列デコーダから出力される選択信号を第２の信号電圧に変換する第２のレベルシフト回路と、前記メモリセルブロックごとに設けられる前記Ｉ／Ｏビット数単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧をゲート入力とし、選択されたメモリセルブロックから前記Ｉ／Ｏビット数のメモリセルのビット線を選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（５５）　また、本発明の一態様による不揮発性半導体メモリ装置は、前記行デコーダは、メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第１の信号電圧を出力すると共に、当該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に０Ｖを出力し、当該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、当該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に０Ｖを出力し、当該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に０Ｖを出力すると共に、当該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第２の消去モードと、を備えてもよい。
（５６）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のｎ型ウェルと、前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記ｎ型ウェルを互いに共通にして左右に対称に配置される２つの前記メモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つのメモリセルとの計４つのメモリセルを配置の基本単位として、前記構成の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
（５７）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートの接続端子となる第３のｎ型拡散層を互いに共有するようにして左右に対称に配置される２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして、下方向に対称に配置される２つのメモリセルの計４つのメモリセルを配置の基本単位として、前記構成の基本単位となる４つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
（５８）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートの接続端子となる第３のｎ型拡散層を互いに共有するようにして左右に対称に配置され前記２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして、下方向に対称に配置される２つのメモリセルの計４つのメモリセルを配置の基本単位として、前記構成の基本単位となる４つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
（５９）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記メモリセルはその構成部分のレイアウトとして、前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、を備えると共に、前記各メモリセルの配置において、前記コントロールゲートの接続端子となる第３のｎ型拡散層を互いに共有するようにして２つの前記メモリセルを左右対称に配置し、当該左右に対称に配置された２つのメモリセルに対して上方向に対称にメモリセルを配置し、これらの４つのメモリセルを単位として、左右方向にメモリセルアレイとして配列すると共に、前記左右方向に配列されたメモリセルアレイを上下方向に平行に並べて配置する。
（６０）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、前記各メモリセルは、前記（１４）に記載の不揮発性半導体メモリ素子であって、ｎ型ウェルに所望の電圧を印加するための第４のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記不揮発性半導体メモリ装置は、列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、各メモリセルのトランジスタのソースが共通接続されるソース線と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、前記各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧の信号に変換する第１のレベルシフト回路と、前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、前記列デコーダから出力される列選択信号を第２の信号電圧の信号に変換する第２のレベルシフト回路と、前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、前記Ｉ／Ｏビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号を出力する書き込み制御回路と、前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、を備える。
（６１）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、前記各メモリセルは、前記（１４）に記載の不揮発性半導体メモリ素子であって、ｎ型ウェルに所望の電圧を印加するための第４のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、前記各メモリセルの配置において、前記ｎ型ウェルを互いに共通にして左右に対称に配置される２つの前記メモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つのメモリセルと、の計４つのメモリセルを配置の基本単位として、前記構成の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
（６２）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルを、複数個格子状に配列して有する不揮発性半導体メモリ装置であって、前記各不揮発性半導体メモリセルが、共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものであり、かつ、前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが同一のｎ型拡散層内に形成されたものであって、前記ｎ型拡散層が複数の不揮発性半導体メモリセルで共用されている。
（６３）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルを、複数個格子状に配列して有する不揮発性半導体メモリ装置であって、前記各不揮発性半導体メモリセルが、共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものであり、前記不揮発性半導体メモリセルを指定するアドレス信号をデコードした信号と、前記不揮発性半導体メモリセルの書き込み信号とに基づいて生成した制御信号を、所定の前記コントロールゲートに出力する出力部を有するデコーダを備えている。
（６４）　また、本発明の一態様による不揮発性半導体メモリ装置は、前記デコーダが、前記書き込み信号に応じて、データ消去時と読み出し時に前記出力部の出力電圧を０Ｖとしてもよい。
（６５）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる複数の不揮発性半導体メモリセルを有する不揮発性半導体メモリ装置であって、前記複数の不揮発性半導体メモリセルは、ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた複数のメモリ素子と、を有し、前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第１の端子に第１の電圧を印加し、前記第２の端子に前記第１の電圧より低い電圧を印加して行い、前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第１の端子に前記第１の電圧より高い電圧を印加し、前記第２の端子をオープンにして行い、前記複数のメモリ素子からデータを読み出す場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第２の端子に前記第１の電圧より低い電圧を印加して行い、前記不揮発性半導体メモリセルが行列状に配置されたメモリセルアレイと、前記複数の不揮発性半導体メモリセルの前記ドレイン端子が、列ごとに共通に接続された複数のドレイン線と、前記複数のドレイン線それぞれに接続された複数の列選択ゲートと、前記複数のドレイン線と前記複数の列選択ゲートを経由して接続されたデータ入出力線と、前記データ入出力線に読み出された前記不揮発性半導体メモリセルのデータを増幅して外部に出力するセンスアンプ回路と、前記複数の不揮発性半導体メモリセルが有する前記セレクトトランジスタのゲートが、行ごとに共通接続された複数のセレクトゲート線と、前記複数の不揮発性半導体メモリセルの前記ソース端子が、行ごとに共通に接続された複数のソース線と、外部から入力される記憶領域を選択するアドレス信号及び動作を示す命令信号に基づいて、前記列選択ゲートのオン及びオフを切り替え、前記複数のセレクトゲート線及び前記複数のソース線に電圧を印加する制御部と、を備える。
（６６）　また、本発明の一態様による不揮発性半導体メモリ装置は、前記複数のソース線の全てに接続されたソースドライバを備え、前記複数の不揮発性半導体メモリセルの全てに対して一括して消去を行う場合、前記制御部が、前記複数の不揮発性半導体メモリセルの前記複数のセレクトゲート線の全てに前記セレクトトランジスタがオフになる電圧を印加し、前記ソースドライバが前記第１の電圧より低い電圧を印加してもよい。
（６７）　また、本発明の一態様による不揮発性半導体メモリ装置は、前記複数の不揮発性半導体メモリセルを複数のブロックに行単位で分け、前記複数のブロックそれぞれのソース線が接続されるソースドライバを複数備え、複数の行の前記不揮発性半導体メモリセルに対して消去するブロック消去を行う場合、前記制御部が、前記複数の不揮発性半導体メモリセルの前記複数のセレクトゲート線の全てに前記セレクトトランジスタがオフになる電圧を印加し、前記複数のソースドライバが前記第１の電圧より低い電圧を印加してもよい。
（６８）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、前記不揮発性半導体メモリセルは、ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた第１のメモリ素子及び第２のメモリ素子と、を有し、前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のドレインを形成する第４のｎ型拡散層とが第１の方向に向かって順に直列に配置されるトランジスタ形成部と、前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線と、を備えると共に、前記複数の不揮発性半導体メモリセルの配置において、前記第１のｎ型拡散層及び前記第１のメタル配線を互いに共通にして、前記第１のメタル配線に対して前記第１の方向に対称に配置される２つの前記不揮発性メモリセルを配置の基本単位として、前記配置の基本単位をマトリックス状に並べて配置し、前記第１の方向と垂直な方向に隣接する不揮発性半導体メモリセルの前記第１のポリシリコン及び前記第３のメタル配線それぞれは、前記第１の方向と垂直な方向に直線状に接続される。
（６９）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、前記不揮発性半導体メモリセルは、ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた第１のメモリ素子、第２のメモリ素子及び第３のメモリ素子と、を有し、前記不揮発性半導体メモリセルは、構成部分のレイアウトとして、前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のドレイン及び前記第３のメモリ素子のドレインを形成する第４のｎ型拡散層と、前記第３のメモリ素子のフローティングゲート電極を形成する第４のポリシリコンと、前記第３のメモリ素子のソースを形成する第５のｎ型拡散層とが第１の方向に向かって順に直列に配置されるトランジスタ形成部と、前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線と、前記第５のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第４のメタル配線とを備えると共に、前記不揮発性半導体メモリセルの配置において、前記第１のｎ型拡散層及び前記第１のメタル配線を共用し、前記第１のメタル配線に対して前記第１の方向に対称に配置され、且つ、前記第５のｎ型拡散層及び前記第４のメタル配線を共用し、前記第４のメタル配線に対して前記第１の方向に対称に配置される複数の前記不揮発性半導体メモリセルを列とし、前記列を前記第１の方向に対して垂直な方向に平行に並べて前記不揮発性半導体メモリセルをマトリックス状に配置し、前記列は、それぞれ当該列に含まれる前記不揮発性半導体メモリセルが備える前記第１のメタル配線と接続し、当該列に沿って前記第１の方向に配置される第５のメタル配線を備え、前記第１の方向に対して垂直な方向に隣り合う前記不揮発性半導体メモリセルの前記第１のポリシリコン、前記第３のメタル配線及び前記第４のメタル配線は、それぞれ前記第１の方向に対して垂直な方向に直線状に接続される。
（７０）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳトランジスタからなる複数の不揮発性半導体メモリセルを配置したメモリセルアレイを備える不揮発性半導体メモリ装置であって、前記不揮発性半導体メモリセルは、ドレインに第１の端子が接続され、ゲートに第１のセレクト端子に接続された第１の選択トランジスタと、ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第１のメモリ素子と、ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第２のメモリ素子と、ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタとを有すると共に、前記複数の不揮発性半導体メモリセルは、マトリックス状に配置され、前記マトリックス状に配置された前記不揮発性半導体メモリセルの列ごとにコントロールゲート線、ドレイン線及びソース線が設けられ、それぞれの前記コントロールゲート線には、当該コントロールゲート線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記コントロールゲート端子全てが共通接続され、それぞれの前記ドレイン線には、当該ドレイン線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記ドレイン端子全てが共通接続され、それぞれの前記ソース線には、当該ソース線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記ソース端子全てが共通接続され、前記マトリックス状に配置された前記不揮発性半導体メモリセルの行ごとに第１のセレクトゲート線及び第２のセレクトゲート線が設けられ、前記第１のセレクトゲート線には、当該第１のセレクトゲート線が設けられた前記行の前記不揮発性半導体メモリセルが有する前記第１のセレクトゲート端子全てが共通接続され、前記第２のセレクトゲート線には、当該第２のセレクトゲート線が設けられた前記行の前記不揮発性半導体メモリセルが有する前記第２のセレクトゲート端子全てが共通接続される。
（７１）　また、本発明の一態様による不揮発性半導体メモリ装置は、前記半導体基板に印加する電圧を基準電圧として、選択された前記不揮発性半導体メモリセルにデータの書き込みを行う場合、当該不揮発性半導体メモリセルに接続された前記コントロールゲート線に第４の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第３の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に０Ｖの電圧を印加し、前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記第１のメモリ素子及び前記第２のメモリ素子のフローティングゲートから前記半導体基板へファウラーノルトハイムのトンネル電流を流し、当該フローティングゲートに電子が注入されて蓄積され、選択された前記不揮発性半導体メモリセルのデータの消去を行う場合、当該不揮発性半導体メモリセルに接続された前記コントロールゲート線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第８の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に第５の電圧を印加し、前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソースからそれぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、当該フローティングゲートから電子を放出させ、選択された不揮発性半導体メモリセルが記憶するデータを読み出す場合、当該不揮発性半導体メモリセルに接続された前記コントロールゲート線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線に第６の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ソース線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第７の電圧を印加し、当該不揮発性半導体メモリセルに電流が流れるか否かで記憶されているデータを検出し、選択された前記行を構成する前記不揮発性半導体メモリセルに対して同時に書き込みを行うページ書き込みを行う場合、前記列ごとの前記コントロールゲート線全てに前記第４の電圧を印加し、前記選択された前記行に接続される前記第１のセレクトゲート線及び第２のセレクトゲート線に前記第３の電圧を印加し、当該列に接続される前記ドレイン線及び前記ソース線に０Ｖの電圧を印加し、当該列を構成する前記不揮発性半導体メモリセルそれぞれの前記第１のメモリセル及び前記第２のメモリセルのフローティングゲートから前記半導体基板へファウラーノルトハイムのトンネル電流を流し、当該フローティングゲートに電子が注入されて蓄積され、選択された前記行を構成する前記不揮発性半導体メモリセルに対して同時に消去を行うページ消去を行う場合、前記列ごとに設けられる前記コントロールゲート線全てに対して０Ｖの電圧を印加し、前記列ごとに設けられる全ての前記ドレイン線及び全ての前記ソース線に前記第５の電圧を印加し、選択された前記行に設けられる前記第１のセレクトゲート線及び前記第２のセレクトゲート線に前記第８の電圧を印加し、当該列を構成する前記不揮発性半導体メモリセルそれぞれが有する前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソース近傍に高電界を加えて、当該メモリ素子のフローティングゲートにファウラーノルトハイムのトンネル電流を流し、当該フローティングゲートから電子を放出させてもよい。
（７２）　また、本発明の一態様による不揮発性半導体メモリ装置は、選択された前記不揮発性半導体メモリセルに対して当該不揮発性半導体メモリセルが有する前記第１のメモリ素子及び前記第２のメモリ素子の閾値電圧が予め設定された書き込み状態の閾値電圧以上に変化しているかベリファイを行う場合、当該不揮発性半導体メモリセルに接続された前記ドレイン線に前記第６の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に前記第６の電圧より高い前記第７の電圧を印加し、当該不揮発性半導体メモリセルに接続されたコントロールゲート線に電圧を印加して、当該不揮発性半導体メモリセルに電流が流れたか否かで閾値電圧を検出してもよい。
（７３）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳトランジスタである第１のメモリ素子及び第２のメモリ素子と、当該メモリ素子を選択するＭＯＳトランジスタである第１の選択トランジスタ、第２の選択トランジスタから構成される不揮発性半導体メモリセルを複数配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、前記不揮発性半導体メモリセルは、前記第１の選択トランジスタのドレインを形成する第１のｎ型拡散層と、前記第１の選択トランジスタのゲート電極を形成する第１のポリシリコンと、前記第１の選択トランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のドレインを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のソース及び前記第２の選択トランジスタのドレインを形成する第４のｎ型拡散層と、前記第２の選択トランジスタのゲート電極を形成する第４のポリシリコンと、前記第２の選択トランジスタのソースを形成する第５のｎ型拡散層とが順に直列方向に配置されたトランジスタ形成部と、前記トランジスタ形成部と平行に前記直列方向に配置され、且つ、前記第２のポリシリコン及び前記第３のポリシリコンと交差する位置に配置された第６の拡散層と、前記第６の拡散層とコンタクトを介して接続された前記直列方向に配置された第１のメタル配線とを備えると共に、前記メモリセルアレイの配置として、前記複数の不揮発性半導体メモリセルは、マトリックス状に並べられて配置され、前記複数の不揮発性半導体メモリセルは、それぞれ、前記直列方向に隣接する一方の前記不揮発性半導体メモリセルと前記第１のｎ型拡散層を共用し、更に、隣接する他方の前記不揮発性半導体メモリセルと前記第５のｎ型拡散層を共用し、前記直列方向に平行に配置された前記メモリ素子は、前記第１のメタル配線が直線状に共通接続され、前記第１のｎ型拡散層がコンタクトを介してドレイン線に共通接続され、前記第５のｎ型拡散層がコンタクトを介してソース線に共通接続され、前記直列方向に対して垂直方向に平行に配置された前記メモリ素子は、当該垂直方向に隣接する前記不揮発性半導体メモリセルの前記第１のポリシリコン及び前記第４のポリシリコンそれぞれが共通接続される。
（７４）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳトランジスタからなる複数の不揮発性半導体メモリセルを配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、前記複数の不揮発性半導体メモリセルは、ドレインに第１の端子が接続され、ゲートに第１のセレクト端子に接続された第１の選択トランジスタと、ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第１のメモリ素子と、ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第２のメモリ素子と、ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタとを有し、前記メモリセルアレイは、前記不揮発性半導体メモリセルが行方向及び列方向にマトリックス状に配置され、前記不揮発性半導体メモリセルの列ごとに前記コントロールゲートに共通接続されたコントロールゲート線と、前記不揮発性半導体メモリセルの列ごとに前記ドレイン端子と共通接続されたドレイン線と、前記不揮発性半導体メモリセルの列ごとに前記ソース端子と共通接続されたソース線と、前記不揮発性半導体メモリセルの行ごとに前記第１のセレクトゲート端子に接続された第１のセレクトゲート線と、前記不揮発性半導体メモリセルの行ごとに前記第２のセレクトゲート端子に接続された第２のセレクトゲート線とを有し、前記ドレイン線とドレイン電源線との間に設けられた第１のスイッチと、前記ソース線とソース電源線との間に設けられた第２のスイッチと、前記コントロールゲート線と第１のゲート電源線との間に設けられた第３のスイッチと、前記コントロールゲート線と第２のゲート電源線との間に設けられた第４のスイッチと、前記メモリセルアレイに含まれる前記不揮発性半導体メモリセルを選択するアドレス信号と、書き込み、消去及び読み出しのいずれかの動作を示す命令信号とが入力され、入力された前記アドレス信号と前記命令信号とに基づいて、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチ、前記第１のゲート電源線、前記第２のゲート電源線、前記第１のセレクトゲート線及び前記第２のセレクトゲート線に電圧を印加して、前記アドレス信号で選択された前記不揮発性半導体メモリセルに対して前記命令信号に対応した動作を行う制御部と、を備える。
（７５）　また、本発明の一態様による不揮発性半導体メモリ装置は、請求項３２に記載の不揮発性半導体メモリセルを複数用いたメモリセルアレイを有する不揮発性半導体メモリ装置であって、前記メモリセルアレイは、行方向及び列方向のマトリックス状に配置された複数の前記不揮発性半導体メモリセルと、前記マトリックス状に配置された前記不揮発性半導体メモリセルの列ごとに前記第１のコントロールゲート端子に共通接続されたコントロールゲート線と、前記マトリックス状に配置された列ごとに、前記不揮発性半導体メモリセルの前記ドレイン端子と共通接続されたドレイン線と、前記マトリックス状に配置された列ごとに、前記不揮発性半導体メモリセルの前記ソース端子と共通接続されたソース線と、前記マトリックス状に配置された行ごとに、前記不揮発性半導体メモリセルの前記第１のセレクトゲート端子と共通接続された第１のセレクトゲート線と、前記マトリックス状に配置された行ごとに、前記不揮発性半導体メモリセルの前記第２のセレクトゲート端子と共通接続された第２のセレクトゲート線と、を有し、前記ドレイン線とドレイン電源線との間に設けられた第１のスイッチと、前記ソース線とソース電源線との間に設けられた第２のスイッチと、前記コントロールゲート線と第１のゲート電源線との間に設けられた第３のスイッチと、前記コントロールゲート線と第２のゲート電源線との間に設けられた第４のスイッチと、前記メモリセルアレイに含まれる前記不揮発性半導体メモリセルを選択するアドレス信号と、書き込み、消去及び読み出しのいずれかの動作を示す命令信号とが入力され、入力された前記アドレス信号及び前記命令信号に基づいて前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチ、前記第１のゲート電源線、前記第２のゲート電源線、前記第１のセレクトゲート線及び前記第２のセレクトゲート線に電圧を印加して、前記アドレス信号で選択された前記不揮発性半導体メモリセルに対して前記命令信号に対応した動作を行う制御部と、を有し、前記行方向に隣接した前記不揮発性半導体メモリセルは、互いに前記コントロールゲート線を共有し、前記複数の不揮発性半導体メモリセルが有する前記第１のコントロールゲート端子と前記第２のコントロールゲート端子とは、互いに異なる前記コントロールゲート線に接続される。
（７６）　また、本発明の一態様による不揮発性半導体メモリ装置は、前記半導体基板に印加する電圧を基準電圧とし、書き込みの動作を行う場合、前記制御部は、選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第１の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に０Ｖの電圧を印加し、選択された前記不揮発性半導体メモリセルと前記コントロールゲートを共用する前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線と、前記第２のセレクトゲート線とを近傍セレクトゲート線とし、当該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線と、前記近傍セレクトゲート線とに前記第１の電圧を印加し、予め定めた時間が経過後に前記近傍セレクトゲート線に印加する電圧を０Ｖに変更し、選択された前記不揮発性半導体メモリセルに接続された前記コントロールゲート線に第４の電圧を印加し、選択された前記不揮発性半導体メモリセルの前記第１のメモリ素子のドレイン付近及び前記第２のメモリ素子のソース付近に高電界を加え、前記第１のメモリ素子及び前記第２のメモリ素子それぞれのコントロールゲートから前記半導体基板にファウラーノルトハイムのトンネル電流を発生させ、当該メモリ素子それぞれのフローティングゲートに電子が注入されて蓄積されると共に、隣接する列の前記不揮発性半導体メモリセルの前記第１のメモリ素子及び前記第２のメモリ素子それぞれのフローティングゲートには、カップリングにより電位を上げて加えられる電界を緩和し、誤書き込みを防ぎ、消去の動作を行う場合、前記制御部は、選択された不揮発性半導体メモリセルに接続された２つの前記コントロールゲート線に０Ｖの電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第８の電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に第５の電圧を印加し、選択された前記不揮発性半導体メモリセルの前記第１のメモリ素子のドレイン付近及び前記第２のメモリ素子のソース付近に高電界を加え、前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソースからそれぞれのコントロールゲートにファウラーノルトハイムのトンネル電流を発生させ、当該メモリ素子それぞれのフローティングゲートから電子を放出させ、読み出しの動作を行う場合、前記制御部は、選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び第２のセレクトゲート線に第７の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線に第６の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ソース線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記コントロールゲート線に前記第６の電圧を印加し、当該不揮発性半導体メモリセルと前記コントロールゲート線を共用する前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線、前記第２のセレクトゲート線、前記ドレイン線及び前記ソース線に０Ｖを印加し、選択された前記不揮発性半導体メモリセルに電流が流れるか否かで記憶されているデータを読み出し、選択された前記不揮発性半導体メモリセルに対して当該不揮発性半導体メモリセルが有する前記第１のメモリ素子及び前記第２のメモリ素子の閾値電圧が予め設定された書き込み状態の閾値電圧以上に変化しているかベリファイの動作を行う場合、前記制御部は、選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に前記第７の電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記ドレイン線に前記第６の電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記ソース線に０Ｖの電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記第１のメモリ素子及び前記第２のメモリ素子のいずれか一方のメモリ素子にデータ読み出し時に印加する電圧より高い前記第１の電圧を印加し、他方のメモリ素子に閾値電圧を確認するための電圧を印加し、選択された不揮発性半導体メモリセルに接続された前記第１のセレクトゲート及び前記第２のセレクトゲートをオンにし、前記一方のメモリ素子をオンにし、前記他方のメモリ素子がオンになるか否かを流れる電流により検出してもよい。
（７７）　また、本発明の一態様による不揮発性半導体メモリ装置は、半導体基板上に形成されるＭＯＳトランジスタである第１のメモリ素子及び第２のメモリ素子と、当該メモリ素子を選択するＭＯＳトランジスタである第１の選択トランジスタ、第２の選択トランジスタから構成される不揮発性半導体メモリセルを配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、前記第１の選択トランジスタのドレインを形成する第１のｎ型拡散層と、前記第１の選択トランジスタのゲート電極を形成する第１のポリシリコンと、前記第１の選択トランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、前記第１のメモリ素子のソース及び前記第２のメモリ素子のドレインを形成する第３のｎ型拡散層と、前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、前記第２のメモリ素子のソース及び前記第２の選択トランジスタのドレインを形成する第４のｎ型拡散層と、前記第２の選択トランジスタのゲート電極を形成する第４のポリシリコンと、前記第２の選択トランジスタのソースを形成する第５のｎ型拡散層とが順に直列方向に配置されたトランジスタ形成部と、前記トランジスタ形成部と平行に前記直列方向に、且つ、前記第２のポリシリコンと交差する位置に配置された第６の拡散層と、前記トランジスタ形成部と平行に、且つ、前記トランジスタ形成部に対して前記第６のｎ型拡散層と反対側に前記直列方向に、且つ、前記第３のポリシリコンと交差する位置に配置された第７の拡散層と、前記第６の拡散層とコンタクトを介して接続された前記直列方向に配置された第１のメタル配線と、前記第７の拡散層とコンタクトを介して接続された前記直列方向に配置された第２のメタル配線とを備えると共に、前記メモリセルアレイの配置として、前記複数の不揮発性半導体メモリセルは、行方向及び列方向にマトリックス状に並べられて配置され、前記不揮発性半導体メモリセルは、それぞれ、前記直列方向に隣接する前記不揮発性半導体メモリセルと前記直列方向に垂直な方向に対して対称に配置され、隣接する前記不揮発性半導体メモリセルの一方と前記第１のｎ型拡散層を共用し、隣接する他方の前記不揮発性半導体メモリセルと前記第５のｎ型拡散層を共用し、前記直列方向に隣接する前記不揮発性半導体メモリセルの前記第６の拡散層及び前記第７の拡散層は接続され、前記直列方向に隣接する前記不揮発性半導体メモリセルの前記第１のメタル配線及び前記第２のメタル配線は接続され、また、前記不揮発性半導体メモリセルは、前記直列方向の垂直な方向に隣接する前記不揮発性半導体メモリセルと、前記第６の拡散層、前記第１のメタル配線、前記第７の拡散層及び前記第２のメタル配線を共用し、前記第１のポリシリコン及び前記第４のポリシリコンが接続され、更に、前記不揮発性半導体メモリセルは、前記列ごとに、前記第１のｎ型拡散層がコンタクトを介してドレイン線と共通接続され、前記第５のｎ型拡散層がコンタクトを介してソース線と共通接続される。
　本発明の不揮発性半導体メモリ素子および不揮発性半導体メモリ装置においては、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置してメモリセルおよびメモリセルアレイの面積を最小限にすることができる。
　また、本発明の不揮発性半導体メモリ素子および不揮発性半導体メモリ装置においては、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、１層ポリシリコン構成のＯＴＰ（Ｏｎｅ　Ｔｉｍｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）、およびＭＴＰ（Ｍｕｌｔｉ　Ｔｉｍｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）を提供できる。
　また、不揮発性半導体メモリ素子において、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。このため、メモリセルおよびメモリセルアレイの面積を最小限にすることができる。
　また、この発明によれば、複数のフローティングゲート型トランジスタを並列接続したものを用いて不揮発性半導体メモリセルを構成する場合に、１層ポリシリコンプロセスに適したレイアウトを容易に得ることができる。したがって、例えば標準ロジックのＣＭＯＳプロセスで高信頼性を有する不揮発性半導体メモリセル及び装置が実現でき、例えばロジック混載メモリを容易に、また安価に実現できるという効果が得られる。
　また、この発明によれば、標準ＣＭＯＳプロセスを用いて、少ない配置面積でなお且つ記憶保持の信頼性を向上させた不揮発性半導体メモリセル及びそれを用いた不揮発性半導体メモリ装置が実現でき、ロジック混載メモリを容易に、また安価に実現できる。
　また、この発明によれば、メモリ素子を平面状に直列に配置し、選択トランジスタと直列に配置することにより、少ない配置面積でなお且つ記憶保持の信頼性を向上させた不揮発性半導体メモリセル及びそれを用いた不揮発性半導体メモリ装置を実現することができる。
本発明の第１の実施形態に係る不揮発性半導体メモリ素子の平面図である。 本発明の第１の実施形態に係る不揮発性半導体メモリ素子の等価回路図である。 本発明の第１の実施形態に係る不揮発性半導体メモリ素子のＡ１０－Ａ１０’断面図である。 本発明の第１の実施形態に係る不揮発性半導体メモリ素子のＢ１０－Ｂ１０’断面図である。 本発明の第１の実施形態に係る不揮発性半導体メモリ素子のＣ１０－Ｃ１０’断面図である。 図１Ａに示すメモリセルの等価回路図である。 図１Ａに示すメモリセルの動作を説明する表である。 図１Ａに示すメモリセルのトランジスタＴ１０２の特性を示す図である。 図１Ａに示すメモリセルのトランジスタＴ１０２の構成を示す図である。 図１Ａに示すメモリセルのトランジスタＴ１０１およびＴ１０２の特性を示す図である。 図１Ａに示すメモリセルのトランジスタＴ１０１およびＴ１０２の構成を示す図である。 メモリセルのカップリング系の等価回路を示す図である。 図５Ａのメモリセルの構成を示す図である。 本発明の第２の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 電源電圧制御回路の構成を示す図である。 書き込み時のＶＰ１０２の電圧の波形を示す図である。 書き込み信号Ｗｒｉｔｅの波形を示す図である。 コントロールゲートＣＧ１００の信号波形を示す図である。 本発明の第３の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第４の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第５の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第６の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第７の実施形態に係る不揮発性半導体メモリ素子の構成を示す平面図である。 本発明の第７の実施形態に係る不揮発性半導体メモリ素子の構成を示すＢ１０－Ｂ１０’断面図である。 本発明の第８の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第９の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第１０の実施形態に係る不揮発性半導体メモリ素子の構成を示す図である。 本発明の第１１の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第１２の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第１３の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第１４の実施形態に係る不揮発性半導体メモリ素子の構成を示す平面図である。 本発明の第１４の実施形態に係る不揮発性半導体メモリ素子の構成を示す等価回路図である。 本発明の第１４の実施形態に係る不揮発性半導体メモリ素子の構成を示すＡ１０－Ａ１０’断面図である。 本発明の第１４の実施形態に係る不揮発性半導体メモリ素子の構成を示すＢ１０－Ｂ１０’断面図である。 本発明の第１４の実施形態に係る不揮発性半導体メモリ素子の構成を示すＣ１０－Ｃ１０’断面図である。 本発明の第１４の実施形態に係る不揮発性半導体メモリ素子の構成を示すＥ１０－Ｅ１０’断面図である。 図２０Ａ～図２０Ｆに示すメモリセルの動作を説明するための図である。 本発明の第１５の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第１６の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 図２３に示すメモリセルアレイの動作表を示す図である。 本発明の第１７の実施形態に係る不揮発性半導体メモリ素子の平面図である。 本発明の第１７の実施形態に係る不揮発性半導体メモリ素子の等価回路図である。 本発明の第１７の実施形態に係る不揮発性半導体メモリ素子のＡ２０－Ａ２０’断面図である。 本発明の第１７の実施形態に係る不揮発性半導体メモリ素子のＢ２０－Ｂ２０’断面構成図である。 図２５Ａ～図２５Ｄに示すメモリセルのＯＴＰの場合の動作を説明するための図である。 図２５Ａ～図２５Ｄに示すメモリセルのＭＴＰの場合の動作を説明するための図である。 図２５Ａ～図２５Ｄに示すメモリセルの等価回路図である。 図２５Ａ～図２５Ｄに示すメモリセルのトランジスタＴ２０１の特性を示す図である。 図２５Ａ～図２５Ｄに示すメモリセルのトランジスタＴ２０１の構成図である。 ドレインストレスによる閾値の自己収束特性を示す図である。 図２８Ａの特性を示す回路構成を示す図である。 メモリセルのカップリング系の等価回路を示す図である。 図２９Ａの回路構成を示す図である。 本発明の第１８の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第１９の実施形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。 図３１に示す行デコーダの構成を示す図である。 図３１に示す行デコーダを説明するための図である。 図３２Ａに示す行デコーダの動作表を示す図である。 本発明の第２０の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第２１の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 図３５に示す行デコーダの構成を示す図である。 図３６に示す行デコーダの動作表を示す図である。 本発明の第２２の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第２３の実施形態に係る不揮発性半導体メモリ素子の構成を示す平面図である。 本発明の第２３の実施形態に係る不揮発性半導体メモリ素子の構成を示すＢ２０－Ｂ２０’断面図である。 本発明の第２４の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第２５の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第２６の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第２７の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第２８の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第２９の実施形態に係る不揮発性半導体メモリ素子の構成を示す平面図である。 本発明の第２９の実施形態に係る不揮発性半導体メモリ素子の構成を示す等価回路図である。 本発明の第２９の実施形態に係る不揮発性半導体メモリ素子の構成を示すＡ２０－Ａ２０’断面図である。 本発明の第２９の実施形態に係る不揮発性半導体メモリ素子の構成を示すＢ２０－Ｂ２０’断面図である。 本発明の第２９の実施形態に係る不揮発性半導体メモリ素子の構成を示すＥ２０－Ｅ２０’断面図である。 図４５Ａ～図４５Ｅに示すメモリセルのＯＴＰの場合の動作を説明するための図である。 図４５Ａ～図４５Ｅに示すメモリセルのＭＴＰの場合の動作を説明するための図である。 本発明の第３０の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 本発明の第３１の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。 図４７に示すメモリセルアレイのＯＴＰの場合の動作表を示す図である。 図４７に示すメモリセルアレイのＭＴＰの場合の動作表を示す図である。 本発明の第３２～第３６の実施形態で用いる不揮発性半導体メモリセルの平面図である。 本発明の第３２～第３６の実施形態で用いる不揮発性半導体メモリセルの等価回路図である。 本発明の第３２～第３６の実施形態で用いる不揮発性半導体メモリセルのＡ３０－Ａ３０’断面図である。 本発明の第３２～第３６の実施形態で用いる不揮発性半導体メモリセルのＢ３０－Ｂ３０’断面図である。 本発明の第３２～第３６の実施形態で用いる不揮発性半導体メモリセルのＣ３０－Ｃ３０’断面図である。 図５０Ａ～図５０Ｅに示す基本的な構造の不揮発性半導体メモリセルの動作状態を一覧で示す図である。 図５０Ａ～図５０Ｅに示す基本的な構造の不揮発性半導体メモリセルの特性を説明するための図である。 図５０Ａ～図５０Ｅに示す基本的な構造の不揮発性半導体メモリセルの回路図である。 図５０Ａ～図５０Ｅに示す基本的な構造の不揮発性半導体メモリセルの他の特性を説明するための図である。 図５０Ａ～図５０Ｅに示す基本的な構造の不揮発性半導体メモリセルの回路図である。 図５０Ａ～図５０Ｅに示す基本的な構造の不揮発性半導体メモリセルのカップリング系の等価回路を説明するための図である。 図５０Ａ～図５０Ｅに示す基本的な構造の不揮発性半導体メモリセルの回路図である。 図５０Ａ～図５０Ｅに示す基本的な構造の不揮発性半導体メモリセルのカップリングの計算式を示す図である。 本発明の第３２の実施形態の不揮発性半導体メモリセルの平面概略構造を示す図である。 本発明の第３２の実施形態の不揮発性半導体メモリセルの等価回路図である。 本発明の第３２の実施形態の不揮発性半導体メモリセルの断面構造図である。 図５６Ａ～図５６Ｃに示す不揮発性半導体メモリセルのＢ３０－Ｂ３０’断面図である。 図５６Ａ～図５６Ｃに示す不揮発性半導体メモリセルのＣ３０－Ｃ３０’断面図である。 図５６Ａ～図５６Ｃに示す不揮発性半導体メモリセルのＤ３０－Ｄ３０’断面図である。 図５６Ａ～図５６Ｃに示す不揮発性半導体メモリセルをアレイ配置した例（第３３の実施形態）を示す概略平面図である。 本発明の第３４の実施形態の不揮発性半導体メモリセルの平面概略構造図である。 本発明の第３４の実施形態の不揮発性半導体メモリセルの等価回路図である。 本発明の第３４の実施形態の不揮発性半導体メモリセルの断面構造図である。 図５６Ａ～図５６Ｃに示す不揮発性半導体メモリセルをアレイ配置した例（第３５の実施形態）を示す概略平面図である。 本発明の第３６の実施形態の不揮発性半導体メモリ装置の回路図である。 図６１に示す不揮発性半導体メモリ装置の動作状態を一覧で示す図である。 第３７の実施形態におけるメモリ素子の平面図である。 第３７の実施形態におけるメモリ素子の断面図である。 第３７の実施形態におけるメモリ素子の等価回路図である。 第３７の実施形態におけるメモリ素子のカップリング系の等価回路を示した概略図である。 第３７の実施形態におけるメモリ素子の特性を示すグラフである。 第３７の実施形態におけるメモリ素子の他の特性を示すグラフである。 第３７の実施形態におけるメモリ素子の動作を表す図である。 第３７の実施形態における不揮発性半導体メモリセルの平面図である。 第３７の実施形態における不揮発性半導体メモリセルの断面図である。 第３７の実施形態における不揮発性半導体メモリセルの等価回路図である。 第３７の実施形態における不揮発性半導体メモリセルの動作を表す表である。 第３８の実施形態における不揮発性半導体メモリセルの平面図である。 第３８の実施形態における不揮発性半導体メモリセルの断面図である。 第３８の実施形態における不揮発性半導体メモリセルの等価回路図である。 第３８の実施形態における不揮発性半導体メモリセルの動作を表す図である。 第３８の実施形態における不揮発性半導体メモリ装置の構成を示した概略図である。 第３８の実施形態におけるメモリセルアレイのメモリセルの配置構成を示した概略図である。 第３９の実施形態における不揮発性半導体メモリ装置の構成を示した概略図である。 第４０の実施形態における不揮発性半導体メモリセルの平面図である。 第４０の実施形態における不揮発性半導体メモリセルの断面図である。 第４０の実施形態における不揮発性半導体メモリセルの等価回路図である。 第４０の実施形態におけるメモリセルアレイのメモリセルの配置構成を示した概略図である。 第４１の実施形態の不揮発性半導体メモリセルの回路構成を示す概略図である。 第４１の実施形態の不揮発性半導体メモリセルの平面レイアウトを示す概略図である。 第４１の実施形態の不揮発性半導体メモリセルのＡ５１－Ａ５１’断面構造を示す概略図である。 第４１の実施形態の不揮発性半導体メモリセルのＢ５１－Ｂ５１’断面構造を示す概略図である。 第４１の実施形態の不揮発性半導体メモリセルのＣ５１－Ｃ５１’断面構造を示す概略図である。 第４１の実施形態の不揮発性半導体メモリセルの書き込み５－１、書き込み５－２、消去６－１、消去６－２及び読み出しの動作電圧を示す図である。 第４１の実施形態の不揮発性半導体メモリセルに対する書き込み禁止の動作電圧を示す図である。 第４１の実施形態の不揮発性半導体メモリセルにおける静電容量のカップリングを示す概略図である。 第４１の実施形態の不揮発性半導体メモリセルを説明する回路図である。 第４２の実施形態の不揮発性半導体メモリセルのレイアウトを示す平面図である。 第４２の実施形態の不揮発性半導体メモリセルのＡ５２－Ａ５２’断面図である。 第４２の実施形態の不揮発性半導体メモリセルのＢ５２－Ｂ５２’断面図である。 第４２の実施形態の不揮発性半導体メモリセルのＣ５２－Ｃ５２’断面図である。 第４３の実施形態のメモリセルアレイの構成を示す概略図である。 第４３の実施形態のメモリセルアレイのレイアウトを示す概略図である。 第４３の実施形態のメモリセルアレイそれぞれの動作における印加電圧の一例を示す図である。 第４３の実施形態のメモリセルアレイそれぞれの動作における印加電圧の一例を示す図である。 第４３の実施形態のメモリセルアレイそれぞれの動作における印加電圧の一例を示す図である。 第４４の実施形態の不揮発性半導体メモリ装置の構成を示した概略図である。 第４５の実施形態のメモリセルアレイの構成を示す概略図である。 第４５の実施形態のメモリセルアレイのレイアウトを示す概略図である。 第４５の実施形態のメモリセルアレイそれぞれの動作における印加電圧の一例を示す図である。 第４６の実施形態の不揮発性半導体メモリセルのレイアウトを示す平面図である。 第４６の実施形態の不揮発性半導体メモリセルのＡ５３－Ａ５３’断面図である。 第４６の実施形態のメモリセルアレイのレイアウトを示した概略図である。 本発明の背景技術における不揮発性半導体メモリセルの平面概略構造図である。 本発明の背景技術における不揮発性半導体メモリセルの等価回路図である。 本発明の背景技術における不揮発性半導体メモリセルの図９５ＡのＡ３０－Ａ３０’断面図である。 本発明の背景技術における不揮発性半導体メモリセルの図９５ＡのＤ３０－Ｄ３０’断面図である。 本発明の背景技術における不揮発性半導体メモリセルのデータリテンション特性を説明するための図である。 本発明の背景技術における不揮発性半導体メモリセルの等価回路図である。 従来例における不揮発性半導体メモリセルを示す回路図である。 従来例における不揮発性半導体メモリセルを示す平面図である。 従来例における不揮発性半導体メモリセルを示すＡ５９－Ａ５９’断面図である。 従来例における不揮発性半導体メモリセルを示すＢ５９－Ｂ５９’断面図である。 従来例における不揮発性半導体メモリセルの動作電圧を示す図である。 従来例における不揮発性半導体メモリセルの静特性を示す図である。 従来例における不揮発性半導体メモリセルのホットエレクトロンによる書き込み特性を模式的に示す図である。 従来例における不揮発性半導体メモリセルのファウラーノルトハイムのトンネル効果による書き込み特性を模式的に示す図である。 従来例における不揮発性半導体メモリセルの消去特性を模式的に示す図である。 従来例における不揮発性半導体メモリセルのドレイン電流の特性を模式的に示す図である。 従来例における不揮発性半導体メモリセルの初期状態、書き込み状態及び消去状態におけるドレイン電流の特性を模式的に示す図である。 従来例における不揮発性半導体メモリセルのカップリング系の等価回路を示す図である。
　以下、本発明の実施形態を添付図面を参照して説明する。
［第１の実施形態］
　図１Ａ～図１Ｅは、本発明の第１の実施形態に係る不揮発性半導体メモリ素子の構成図であり、ＥＥＰＲＯＭセルの例を示す図である。なお、以下の説明では、「不揮発性半導体メモリ素子」のことを、単に「メモリセル」と呼ぶことがある。
　図１Ａに、ＥＥＰＲＯＭセルの平面図を示す。図１Ｂには等価回路図、図１Ｃには図１ＡのＡ１０－Ａ１０’に沿った断面図、図１ＤにはＢ１０－Ｂ１０’に沿った断面図、図１ＥにはＣ１０－Ｃ１０’に沿った断面図を示す。
　このＥＥＰＲＯＭセルは、図１Ｂの等価回路に示すように、トランジスタＴ１０１（第１トランジスタ）、トランジスタＴ１０２（第２トランジスタ）、キャパシタＣ１０１からなり、ドレインＤ１００、ソースＳ１００、セレクトゲートＳＧ１００、コントロールゲートＣＧ１００、フローティングゲートＦＧ１００を有する。Ｃ１０１は、コントロールゲートＣＧ１００とフローティングゲートＦＧ１００との間のキャパシタである。
　構造的には、図１Ａ～図１Ｅにおいて、１００１はｐ型半導体基板、１００２はｐ型半導体基板１００１上に形成されたｎ型ウェル（ｎ－ｗｅｌｌ）、１００３は第１トランジスタＴ１０１を構成するＭＯＳトランジスタ（第１のゲート領域部）、１００４は第２トランジスタＴ１０２を構成するフローティングゲート型トランジスタ（第２のゲート領域部）、１００５はトランジスタＴ１０１のｎ型ドレイン拡散層、１００６はトランジスタＴ１０１のソースでありトランジスタＴ１０２のドレインともなるｎ型拡散層、１００７はトランジスタＴ１０２のソースとなるｎ型拡散層、１００８はトランジスタＴ１０１のゲートとなるポリシリコン層、１００９はトランジスタＴ１０２のフローティングゲートとなるポリシリコン層でキャパシタＣ１０１の一端となる。１０１０は拡散層１００５とメタル配線１０１２を接続するコンタクト、１０１１は拡散層１００７とメタル配線１０１３を接続するコンタクト、１０１２はトランジスタＴ１０１のドレインＤ１００を引き出すためのメタル配線、１０１３はフローティングゲート型トランジスタＴ１０２のソースＳ１００を引き出すためのメタル配線、１０１４はキャパシタＣ１０１、１０１５はｐ型拡散層であり、キャパシタＣ１０１の他端となる。１０１６はｐ型拡散層１０１５とコントロールゲート配線（メタル配線）１０１９を接続するコンタクト、１０１７はｎ型ウェル１００２上に形成されたｎ型拡散層、１０１８はｎ型拡散層１０１７とコントロールゲート（メタル配線）１０１９とを接続するコンタクト、１０１９はコントロールゲート配線となるメタル配線、１０２０は分離用絶縁酸化膜である。
　このメモリセルの特徴は、図に示すように、トランジスタＴ１０１のｎ型ドレイン拡散層１００５、トランジスタＴ１０１のソースでありＴ１０２のドレインともなるｎ型拡散層１００６、およびトランジスタＴ１０２のソースとなるｎ型拡散層１００７等を含むトランジスタ形成部１０３０を縦方向（図面上において上下方向）に配置する。また、ビット線となる、メモリセルのドレインのメタル配線１０１２も縦方向に配置する。そして、セレクトゲートとなるポリシリコン層１００８と、コントロールゲート配線（メタル配線）１０１９を横方向（図面上において左右方向）に配置し、さらに、面積の大きくなるキャパシタＣ１０１（１００２，１００９，１０１４，１０１５，１０１６等で構成される）をコンパクトに配置して、メモリセルの面積を最小限にしたことである。
　図２Ａ及び図２Ｂは、図１Ａ～図１Ｅに示すメモリセルの動作を説明するための図である。以下、図２Ａ及び図２Ｂを参照してその動作について説明する。
　メモリセルへの書き込みに関しては、方式は２つある。第１の方法はホットエレクトロン注入による書き込み方式である。書き込み１－１として、セレクトゲートＳＧ１００に８Ｖ、コントロールゲートＣＧ１００に３～８Ｖ、ドレインＤ１００に５Ｖ、ソースＳ１００に０Ｖを印加する。ドレインおよびゲートに高電圧が印加され、後述する飽和領域にて動作を行うため、ドレイン近傍で空乏層に高電界が印加され、ホットエレクトロンが発生し、それがフローティングゲートに注入される。電子が注入されるため、トランジスタＴ１０２の閾値は見かけ上、高くなる。
　消去の場合は、セレクトゲートＳＧ１００に１０Ｖ、コントロールゲートＣＧ１００に０Ｖ、ドレインＤ１００に８Ｖ、ソースＳ１００をｏｐｅｎ（オープン：開放）あるいは２Ｖ程度にバイアスして置く。この状態では、ドレインとフローティングゲート間に高電界が印加され、ファウラーノルトハイムのトンネル電流（Ｆａｕｌｅｒ－Ｎｏｒｄｈｅｉｍ：以下ＦＮ電流と略す）が流れ、フローティングゲートから電子がドレインに放出され、見かけ上、閾値が下がって見える。
　読み出しは、セレクトゲートＳＧ１００に３～５Ｖ、コントロールゲートＣＧ１００に０Ｖ、ドレインＤ１００に１Ｖ、ソースＳ１００に０Ｖを印加すると、書き込み状態（閾値が正）であれば、電流は流れず“０”と判断する。消去状態（閾値が負）であれば、電流が流れ、“１”と判断される。
　図３Ａは、図１Ａ～図１Ｅに示すメモリセルのトランジスタＴ１０２の特性を示す図であり、トランジスタＴ１０２のみの特性として、ＶＣＧ－ＩＤ特性を示している。図３Ｂは、図１Ａに示すメモリセルのトランジスタＴ１０２の構成を示す図である。
　初期の閾値は１Ｖ程度である。書き込みを行うと、フローティングゲート内に電子が注入されるため、図のように、見かけ上、閾値が３Ｖと高くなった特性を示す。また、消去されると、見かけ上閾値が－２Ｖまで下がった特性を示す。
　ここで、上記書き込み電圧を３～８Ｖとしているのは、トランジスタＴ１０２が過消去されていると、後述のように、フローティングゲートは正に帯電しているので、書き込み時に、あまりコントロールゲートＣＧ１００を高い電圧にすると、非飽和領域に入ってしまい、ホットエレクトロンが発生しづらくなり、書き込み特性が悪化する問題があるからである。
　この場合は、後述するように、過消去状態のときは、コントロールゲートＣＧ１００の電圧を低めに設定し、書き込みされてくれば、書き込み量に併せて、コントロールゲートＣＧ１００の電圧を徐々に高くする、ステップアップ書き込み方式を採用すれば良い。
　このように、第１の実施形態に示す本発明の不揮発性半導体メモリ素子では、フローティングゲート１００９への電荷の蓄積時に、第１トランジスタＴ１０１のゲートに第１の高電圧（例えば、８Ｖ）を印加し、ドレインに第２の電圧（例えば、５Ｖ）を印加し、第２トランジスタＴ１０２のコントロールゲートＣＧ１００に第３の電圧（３～８Ｖ）を印加し、ソースＳ１００に“０”Ｖの電圧を印加することにより、第２トランジスタＴ１０２のドレイン近傍にホットエレクトロンを発生させ、フローティングゲート１００９に注入する。また、フローティングゲート１００９に蓄積された電荷の消去時に、第１トランジスタＴ１０１のセレクトゲートＳＧ１００に第４の電圧（例えば、１０Ｖ）を印加し、ドレインに第５の電圧（例えば、８Ｖ）を印加し、第２トランジスタＴ１０２のコントロールゲートＣＧ１００に“０”Ｖを印加し、ソースＳ１００をオープンにするか、または、第６の電圧（例えば、２Ｖ）を印加することにより、第２トランジスタＴ１０２のドレインとフローティングゲート間に高電界を印加することにより、フローティングゲートからドレインに電荷を放出させる。
　これにより、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる効果に加えて、フローティングゲートへの電荷の蓄積、およびフローティングゲートからの電荷の放出を容易に行うことができる。
　図４Ａは、図１Ａ～図１Ｅに示すメモリセルのトランジスタＴ１０１およびＴ１０２の特性を示す図であり、トランジスタＴ１０１とＴ１０２が直列接続された特性を示す。図４Ｂは、図１Ａに示すメモリセルのトランジスタＴ１０１およびＴ１０２の構成を示す図である。
　この場合、読み出し時、コントロールゲートＣＧ１００は「ＣＧ１００＝０Ｖ」なので、初期値でＴ１０２の閾値が１Ｖ程度であれば、ＶＳＧ－ＩＤ特性（メモリセルの特性）は、ほぼ電流が流れない状態である。書き込みを行うと、完全に電流が流れない。消去時（消去状態時）は、Ｔ１０２が常にオン状態なので、メモリセル特性としては、コントロールゲートＣＧ１００の電圧に比例して電流が流れる。
　なお、書き込みもＦＮ電流で行う場合を書き込み方式１－２とする。この場合は、セレクトゲートＳＧ１００に５Ｖ、コントロールゲートＣＧ１００に１５Ｖ、ドレインＤ１００に０Ｖ、ソースＳ１００はｏｐｅｎあるいは０Ｖを印加すれば、チャネルとフローティングゲート間に高電圧が印加され、電子注入が行われる。
　図５Ａに、このメモリセルのカップリング系の等価回路を示す。図５Ｂは、図５Ａのメモリセルの構成を示す図である。フローティングゲートの状態が初期状態（中性状態）とすると、この系のトータルチャージはゼロということから、
（ＶＣＧ１００－ＶＦＧ１００）×Ｃ１００（ＦＣ１００）＋（ＶＳｕｂ１００－ＶＦＧ１００）×Ｃ１００（ＦＢ１００）＋（ＶＤ１００－ＶＦＧ１００）×Ｃ１００（ＦＤ１００）＋（ＶＳ１００－ＶＦＧ１００）×Ｃ１００（ＦＳ１００）＝０Ｃ、（ＦＣ１００）＋Ｃ１００（ＦＢ１００）＋Ｃ１００（ＦＤ１００）＋Ｃ１００（ＦＳ１００）＝ＣＴ１００（トータル）
とすると、
ＶＦＧ１００＝ＶＣＧ１００×Ｃ１００（ＦＣ１００）／ＣＴ１００＋ＶＳｕｂ１００×Ｃ１００（ＦＢ１００）／ＣＴ１００＋ＶＤ１００×Ｃ１００（ＦＤ１００）／ＣＴ１００＋ＶＳ１００×Ｃ１００（ＦＳ１００）／ＣＴ１００
ここで、Ｃ１００（ＦＤ１００）＝Ｃ１００（ＦＳ１００）≒０、ＶＳｕｂ１００＝ＶＳ１００＝０とすると、
ＶＦＧ１００＝ＶＣＧ１００×Ｃ１００（ＦＣ１００）／｛Ｃ１００（ＦＣ１００）＋Ｃ１００（ＦＢ１００）｝
ここで、Ｃ１００（ＦＣ１００）／｛Ｃ１００（ＦＣ１００）＋Ｃ１００（ＦＢ１００）｝＝α１００（カップリング比）
とすると、
ＶＦＧ１００＝α１００×ＶＣＧ１００となる。
通常、α１００≒０．６に設定する。
　なお、前述の第１トランジスタはトランジスタＴ１０１が、前述の第２トランジスタはトランジスタＴ１０２がそれぞれ相当する。また、前述の第１トランジスタのドレインとなる第１のｎ型拡散層はｎ型拡散層１００５が、前述の第２のｎ型拡散層はｎ型拡散層１００６が、前述の第３のｎ型拡散層はｎ型拡散層１００７がそれぞれ相当する。また、前述の第１のゲート領域部は、ＭＯＳトランジスタ１００３における第１のｎ型拡散層１００５と第２のｎ型拡散層１００６との間の領域が相当し、前述の第２のゲート領域部は、フローティングゲート型トランジスタ１００４における第２のｎ型拡散層１００６と第３のｎ型拡散層１００７との間の領域が相当する。また、前述の第１のメタル配線はメタル配線１０１２が、前述のポリシリコン層はポリシリコン層１００８が、前述の第２のメタル配線はメタル配線１０１３がそれぞれ相当する（第２の実施形態～第１２の実施形態においても同じ）。
　また、フローティングゲートへの電荷の蓄積時（書き込み時）において、前述の第１トランジスタのゲートに印加される第１の高電圧は、図２Ｂの動作表に示すセレクトゲートＳＧ１００の電圧“８”Ｖが相当し、前述のドレインに印加する第２の電圧は、ドレインＤ１００の電圧“５”Ｖが相当し、前述のコントロールゲートに印加する第３の電圧は、コントロールゲートＣＧ１００の電圧“３～８”Ｖが相当する。また、フローティングゲートへの電荷の消去時において、前述の第１トランジスタのゲートに印加される第４の電圧は、セレクトゲートＳＧ１００の電圧“１０”Ｖが相当し、前述の第１トランジスタのドレインに印加される第５の電圧は、ドレインＤ１００の電圧“８”Ｖが相当し、前述の第２トランジスタのソースに印加される電圧は、ソースＳ１００の電圧“２”Ｖが相当する。
　そして、半導体基板表面上の第１の方向（図１Ａ上において上下方向）に、第１トランジスタと第２トランジスタを形成するトランジスタ形成部１０３０を配置する。このトランジスタ形成部１０３０は、上から順番に、第１トランジスタＴ１０１のドレインとなる第１のｎ型拡散層１００５と、第１トランジスタのチャネルを形成する第１のゲート領域部（第１の拡散層１００５と第２の拡散層１００６の中間の領域）と、第１トランジスタＴ１０１のソースであり第２トランジスタのドレインともなる第２のｎ型拡散層１００６と、第２トランジスタＴ１０２のチャネルを形成する第２のゲート領域部（第２の拡散層１００５と第３の拡散層１００７の中間の領域）と、ソースとなる第３のｎ型拡散層１００７とが配置される。
　このトランジスタ形成部１０３０の左側に、第１のメタル配線１０１２を上下方向に配置する。
　このメタル配線１０１２は、トランジスタ形成部１０３０と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線１０１２は第１トランジスタのドレイン（第１のｎ型拡散層１００５）とコンタクトにより接続される。また、第１トランジスタＴ１０１の第１のゲート領域部に対向するようにしてポリシリコン層１００８が左右方向に形成される。
　トランジスタ形成部１０３０の左側には、方形状のｎ型ウェル１００２が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート１００９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル１００２の表面に対向し、かつ右端部側の領域が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層１００６と第３のｎ型拡散層１００７の中間のチャネル形成領域）に対向するように配置される。
　ｎ型ウェル１００２の左側には、このｎ型ウェル１００２のフローティングゲート１００９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層１０１５が左右方向に形成される。このｐ型拡散層１０１５とコントロールゲート配線１０１９はコンタクト１０１６により接続される。このコントロールゲート配線１０１９は、フローティングゲート１００９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト１０１６によりｐ型拡散層１０１５と接続される。第２のメタル配線１０１３は、第２トランジスタＴ１０２のソースとなる第３のｎ型拡散層１００７に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線１０１３はコンタクト１０１１により第３のｎ型拡散層１００７に接続される。
　このように、第１の実施形態で示す本発明の不揮発性半導体メモリ素子では、不揮発性半導体メモリ素子の構成として、第１トランジスタＴ１０１および第２トランジスタＴ１０２を形成するトランジスタ形成部を上下方向に配置し、このトランジスタ形成部の左側に、第１トランジスタのドレインに接続されるメタル配線（ビット線）を配置し、また、第１トランジスタのゲート層と、第２トランジスタのソースに接続されるメタル配線とを左右方向（横方向）に配置する。またトランジスタ形成部の左側にｎ型ウェルを配置し、このｎ型ウェルの表面と第２トランジスタの第２のゲート領域部（第２のｎ型拡散層と第３のｎ型拡散層の中間のチャネル形成領域）とに対向するようにフローティングゲートを左右方向に配置し、このフローティングゲートに電位を付与するコントロールゲートに接続されるコントロールゲート配線も左右方向に配置する。
　これにより、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。
　なお、図１Ａに示す第１の実施形態では、メタル配線１０１２は、トランジスタ形成部１０３０の左側に配置したが、真上に配置する、あるいは、右側に配置することもできる。
［第２の実施形態］
　図６は、本発明の第２の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。図６に示す例は、本発明による不揮発性半導体メモリ素子（メモリセル）をマトリックスアレイ（メモリセルアレイ）に組み込んだＥＥＰＲＯＭの例である。
　図６に示すメモリセルアレイの構成においては、ＩＯ－１００～ＩＯ－１０７の８ビット構成とし、メモリセルＭ１１１－０～Ｍ１１１－７、～、Ｍ１ｍ１－０～Ｍ１ｍ１－７をまとめてメモリセルアレイ１１００－１を構成する。このように、８ビット単位でまとめて、１１００－ｎまで構成する。なお、８ビット単位のメモリセル（例えば、Ｍ１１１－０～Ｍ１１１－７）をメモリセルブロックと呼ぶ。
　メモリセルＭ１１１－０からＭ１１１－７（８ビット単位のメモリセルブロック）は、それぞれ、セレクトゲートＳＧ１００、コントロールゲートＣＧ１００およびソースＳ１００が共通接続され、それぞれ、セレクトゲート配線ＳＧ１１１、コントロールゲート配線ＣＧ１１１およびソース線Ｓ１０１に接続される。他のメモリセルも同様に、メモリセルＭ１ｍ１－０～Ｍ１ｍ１－７（８ビット単位のメモリセルブロック）はセレクトゲート配線ＳＧ１ｍ１、コントロールゲート配線ＣＧ１ｍ１、ソース線Ｓ１０１に、メモリセルＭ１１ｎ－０～Ｍ１１ｎ－７はセレクトゲート配線ＳＧ１１ｎ、コントロールゲート配線ＣＧ１１ｎ、ソース線Ｓ１０ｎに、メモリセルＭ１ｍｎ－０～Ｍ１ｍｎ－７はセレクトゲート配線ＳＧ１ｍｎ、コントロールゲート配線ＣＧ１ｍｎ、ソース線Ｓ１０ｎにそれぞれ接続される。
　一方、行アドレスにより選択出力する、行デコーダ１２００－１～１２００－ｍがメモリセルのセレクトゲートＳＧ１００とコントロールゲートＣＧ１００を選択するように設定される。行デコーダ１２００－１は行アドレス信号を受けて選択出力する行デコーダ回路１２０１、この行デコーダ回路１２０１の出力を受けて反転信号を出力するインバータ１２０２と、ＮＡＮＤ回路１２０４、１２０２の出力を高電圧ＶＰ１０１に変換するレベルシフト回路１２０３、ＶＰ１０２に変換するレベルシフト回路１２０５より構成される。レベルシフト回路１２０３、１２０５の出力は、セレクト回路１３００－１１を介してセレクトゲート配線ＳＧ１１１およびコントロールゲート配線ＣＧ１１１に接続される。
　セレクト回路１３００－１１は後述する列デコーダからの選択信号を受けて、レベルシフト回路１２０３の出力をセレクトゲートＳＧ１００に転送する転送ゲートトランジスタ１３０１および、列デコーダが非選択のとき、セレクトゲートＳＧ１００をＧＮＤ（０Ｖ）に設定するトランジスタ１３０２、レベルシフト回路１２０５の出力をコントロールゲートＣＧ１００に転送するトランジスタ１３０３、および列デコーダが非選択のときに、コントロールゲートＣＧ１００をＧＮＤに設定するトランジスタ１３０４より構成される。トランジスタ１３０１、１３０３には、列デコーダ回路の出力信号ＣＯＬ１０１、トランジスタ１３０２、１３０４には、列デコーダ出力の反転信号ＣＯＬＢ１０１が入力される。
　一方、列アドレスにより選択される列デコーダ１４００－１～１４００－ｎが設けられ、列デコーダ１４００－１は、列アドレスにより選択出力するデコーダ回路１４０１、インバータ１４０２および、インバータ１４０２の出力を高電圧ＶＰ１０３に変換するレベルシフト回路１４０３により構成される。レベルシフト回路１４０３の出力が前述の信号ＣＯＬ１０１、インバータ１４０２の出力が前述の信号ＣＯＬＢ１０１である。
　さらに、メモリセルＭ１１１－０～Ｍ１ｍ１－０のドレインはビット線ＢＩＴ１０１－０に、メモリセルＭ１１１－７～Ｍ１ｍ１－７のドレインはビット線ＢＩＴ１０１－７に接続される。ビット線ＢＩＴ１０１－０～ＢＩＴ１０１－７はそれぞれ列デコーダ回路の出力信号ＣＯＬ１０１により選択される列選択トランジスタＣ１０１－０～Ｃ１０１－７に接続され、列選択トランジスタＣ１０１－０～Ｃ１０１－７の他端は、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７にそれぞれ接続される。
　データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７は、書き込みデータ入力信号Ｄｉｎ１００～Ｄｉｎ１０７を受けて書き込み、消去に必要な高電圧信号ＶＰ１０４を出力する、データ入力変換回路１５００に接続される。また、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７は、読み出しデータを増幅して外部に出力する、センスアンプ１６００－０～１６００－７に接続され、出力データＤｏｕｔ１００～Ｄｏｕｔ１０７を出力する。メモリセルアレイ１１００－ｎについても同様の接続がされる。
　次に、このメモリの動作を説明する。
例えば、メモリセルＭ１１１－０～Ｍ１１１－７の８ビットのメモリセルブロックが選択されるとする。書き込み動作を説明する。行アドレスにより行デコーダ１２００－１が選択される。行アドレスにより行デコーダ回路１２０１が選択され“１”を出力する。インバータ１２０２の出力は“０”となり、レベルシフト回路１２０３はＶＰ１０１（例えば８Ｖ）を出力する。一方、書き込み時は書き込み信号Ｗ１００は“１”となるので、ＮＡＮＤ回路１２０４は“０”となり、レベルシフト回路１２０５はＶＰ１０２（例えば５Ｖ）を出力する。
　また、列アドレスにより列デコーダ１４００－１が選択され、デコーダ回路１４０１が“１”を出力、インバータ１４０２が“０”を出力、レベルシフト回路１４０３はＣＯＬ１０１信号としてＶＰ１０３（例えば１０Ｖ）を出力する。また、ＣＯＬＢ１０１は“０”（０Ｖ）を出力する。セレクト回路１３００－１１は、トランジスタ１３０１、１３０３がオンし、トランジスタ１３０２、１３０４がオフし、セレクトゲート配線ＳＧ１１１には、レベルシフト回路１２０３の出力ＶＰ１０１（８Ｖ）が供給され、コントロールゲート配線ＣＧ１１１にはレベルシフト回路１２０５の出力ＶＰ１０２（５Ｖ）が供給される。
　このとき、書き込み入力データＤｉｎ１００～Ｄｉｎ１０７は、データ入力変換回路１５００を介して、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７に書き込み電圧ＶＰ１０４（例えば５Ｖ）を供給する。ここで、Ｄｉｎ１００＝“０”（書き込み）、Ｄｉｎ１０７＝“１”（書き込み禁止）を入力すると、データ入出力線Ｄａｔａ１００は「Ｄａｔａ１００＝５Ｖ」、データ入出力線Ｄａｔａ１０７は「Ｄａｔａ１０７＝０Ｖ」となり、列選択トランジスタＣ１０１－０～Ｃ１０１－７がオンしているので、ビット線ＢＩＴ１０１－０には５Ｖ、ＢＩＴ１０１－７には０Ｖが印加される。従って、メモリセルＭ１１１－０には“０”データが書き込まれ、閾値が高くなる。また、メモリセルＭ１１１－７は“１”データ（書き込み禁止）となり、閾値は低いままになる。
　一方、列デコーダ１４００－ｎが非選択となり、出力信号ＣＯＬ１０ｎが“０”（０Ｖ）、ＣＯＬＢ１０ｎが“１”となるので、セレクト回路１３００－１ｎ～１３００－ｍｎが非選択となり、メモリセルアレイ１１００－ｎは非選択状態となる。また、行デコーダ１２００－ｍも非選択となり、レベルシフト回路１２０３、１２０５の出力は“０”（０Ｖ）となるので、Ｍ１ｍ１－０～Ｍ１ｍ１－７は非選択となる。
　ここで、書き込みに関しては、消去時に過消去されていると、トランジスタＴ１０２が非飽和領域で動作するので、初期は書き込みがしづらい問題がある。この場合は、書き込み時、コントロールゲートＣＧ１００の電圧（ＶＰ１０２）を、最初は３Ｖ，次に３．５Ｖ、４．０Ｖ・・・等、複数回書き込みを行い、都度ＶＰ１０２の電圧をステップアップしていけば、常に飽和領域で動作させることが出来、結果的に、高速書き込みが達成できる。
　図７は、電源電圧制御回路の構成を示す図である。
　図７に示す電源電圧制御回路１７００において、１７０１は電源昇圧回路であり、発信器（オシレータ）、チャージポンプ、電圧検知回路等（いずれも図示せず）で構成されている。外部電源ＶＣＣ１００（例えば３Ｖ）を電源として、内部昇圧を行い、出力ＶＰＰ１００（例えば１０Ｖ）を出力する。
　電圧出力回路１７０２は電圧検知回路とレギュレータ（いずれも図示せず）とから構成されており、高電圧ＶＰＰ１００を受けて、出力として、ＶＰ１０１、ＶＰ１０２、ＶＰ１０３、ＶＰ１０４のメモリセルで必要な電圧を供給する。
　図８Ａ～図８Ｃは、書き込み時の電圧ＶＰ１０２と書き込み信号Ｗｒｉｔｅ及びコントロールゲートＣＧ１００の信号波形を示す図である。図に示すように、電圧ＶＰ１０２は３Ｖから１Ｖステップで、４Ｖ、５Ｖ、６Ｖと高くなり、書き込み信号Ｗｒｉｔｅが繰り返し入力される。このＷｒｉｔｅ信号のエッジを受けて、コントロールゲートＣＧ１００に都度、書き込み電圧がステップアップして出力される。
　消去時は、行デコーダ１２００－１のレベルシフト回路１２０３の出力はＶＰ１０１（１０Ｖ）、信号Ｗ１００は“０”となるのでＮＡＮＤ回路１２０４は“１”となり、レベルシフト回路１２０５は“０”（０Ｖ）となる。
　列デコーダ回路の出力信号ＣＯＬ１０１はＶＰ１０３（１２Ｖ）、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７はデータ入力変換回路１５００を介してＶＰ１０４（８Ｖ）を出力する。また、消去制御信号ＥＢ１００が“０”となり、メモリセルアレイ１１００－１～１１００－ｎ内のトランジスタ１１０１－１～１１０１－ｎがオフする。結果的に、メモリセルＭ１１１－０～Ｍ１１１－７には、セレクトゲートＳＧ１００には「ＳＧ１００＝１０Ｖ」、コントロールゲートＣＧ１００には「ＣＧ１００＝０Ｖ」、ビット線には「ＢＩＴ１０１－０～ＢＩＴ１０１－７」に８Ｖが印加され、ソースＳ１０１がｏｐｅｎとなり、結果的に、消去される。
　読み出しは、レベルシフト回路１２０３からＶＰ１０２（３Ｖ）が出力され、信号Ｗ１００が“０”なので、レベルシフト回路１２０５は“０”（０Ｖ）出力となる。データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７には、センスアンプ１６００－０～１６００－７より、ビット線プリチャージ電圧１Ｖが印加され、メモリセルＭ１１１－０が書き込み状態（オフ）であれば、ビット線ＢＩＴ１０１－０は１Ｖ、メモリセルＭ１１１－７が消去状態（オン）であれば、電流が流れ、ビット線ＢＩＴ１０１－７およびデータ入出力線Ｄａｔａ１０７のレベルが下がり、この電圧差をセンスアンプ１６００－０～１６００－７が検知して、Ｄｏｕｔ１００＝“０”、Ｄｏｕｔ１０７＝“１”を出力する。
　なお、高電圧ＶＰ１０１、ＶＰ１０２、ＶＰ１０３、ＶＰ１０４は、図示しない、内部の電源回路（チャージポンプ＋電圧検知回路＋レギュレータ等で構成される）から供給しても良いし、外部電源から供給しても良い。
　なお、図６において、前述の第１のレベルシフト回路はレベルシフト回路１２０３が、前述の第２のレベルシフト回路はレベルシフト回路１２０５が、第３のレベルシフト回路はレベルシフト回路１４０３がそれぞれ相当する。また、前述の第１の転送ゲートトランジスタは転送ゲートトランジスタ１３０１が、前述の第２の転送ゲートトランジスタは転送ゲートトランジスタ１３０３がそれぞれ相当する。
　そして、第２の実施形態に示す不揮発性半導体メモリ装置では、メモリセルが各行ごとに列方向に１バイト単位（例えば、メモリセルＭ１１１－０～Ｍ１１１－７）で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。また、各メモリセルＭ１１１－０～Ｍ１ｍｎ－７の第１トランジスタＴ１０１のドレインが行方向に沿ってビット線ＢＩＴ１０１－０～ＢＩＴ１０ｎ－７により共通接続される。
　また、メモリセルブロックごとに、メモリセルの第１トランジスタＴ１０１のゲートであるセレクトゲートＳＧ１００が列方向に沿って、セレクトゲート配線ＳＧ１１１～ＳＧ１１ｎにより共通接続され、メモリセルの第２トランジスタＴ１０２のゲートであるコントロールゲートＣＧ１００が列方向に沿って、コントロールゲート配線ＣＧ１１１～ＣＧ１１ｎにより共通接続される。
　また、列方向に１バイト単位で選択される列選択範囲内ごとにソース線Ｓ１０１～Ｓ１０ｎが設けられ、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが、それぞれソース線Ｓ１０１～Ｓ１０ｎにより共通接続される。行デコーダ１２００－１～１２００－ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路１２０３は、行デコーダ１２００－１～１２００－ｍから出力される信号をセレクトゲートＳＧ１００に印加する第１の電圧ＶＰ１０１の信号に変換する。第２のレベルシフト回路１２０５は、行デコーダ１２００－１～１２００－ｍから出力される信号を前記コントロールゲートＣＧ１００に印加する第２の電圧ＶＰ１０２の信号に変換する。
　列デコーダ１４００－１～１４００－ｎは、アドレス信号を受けてメモリセルを１バイト単位で選択する列選択信号を出力する。第３のレベルシフト回路１４０３は、列デコーダから出力される列選択信号を第３の電圧ＶＰ１０３の信号に変換する。
　セレクト回路１３００－１１～１３００－ｍ１は、第３のレベルシフト回路１４０３から出力される列選択信号ＶＰ１０３をゲート入力とし、第１のレベルシフト回路１２０３の出力信号ＶＰ１０１をセレクトゲートＳＧ１００に転送する第１の転送ゲートトランジスタ１３０１と、第３のレベルシフト回路から出力される列選択信号ＶＰ１０３をゲート入力とし、第２のレベルシフト回路１２０５の出力信号ＶＰ１０２をコントロールゲートＣＧ１００に転送する第２の転送ゲートトランジスタ１３０３とで構成される。
　列選択トランジスタ、例えば、列選択トランジスタＣ１０１－０～Ｃ１０１－７は、第３のレベルシフト回路１４０３から出力される列選択信号ＶＰ１０３をゲート入力とし１バイト単位のメモリセルのビット線を選択する。この列選択トランジスタＣ１０１－０～Ｃ１０１－７により選択された１バイトのビット線ＢＩＴ１０１－０～ＢＩＴ１０１－７に、当該列選択トランジスタを介して、１バイトのデータ入出力線Ｄａｔａ１００～Ｄａｔａ１０７が接続される。
　また、データ入力変換回路１５００は、１バイト単位の書き込みデータＤｉｎ１００～Ｄｉｎ１０７の入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７およびビット線を通して第１トランジスタのドレインに印加する第４の電圧信号ＶＰ１０４を出力する。また、データ読み出しの際には、センスアンプ１６００－０～１６００－７により、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７に読み出されたメモリセルのデータを増幅して外部に出力する。
　このように、本発明の第２の実施形態の係わる不揮発性半導体メモリ装置では、メモリセルが列方向に１バイト単位（例えば、Ｍ１１１－０～Ｍ１１１－７）で列選択されるようにメモリセルブロックが配置される。また、各メモリセルの第１トランジスタのドレインがビット線により共通接続され、各メモリセルブロックにおいて、セレクトゲートＳＧ１００が列方向に共通接続され、コントロールゲートＣＧ１００が列方向に共通接続される。また、行デコーダから出力される行選択信号からセレクトゲートＳＧ１００に印加する信号を第１の電圧ＶＰ１０１に変換し、行選択信号からコントロールゲートＣＧ１００に印加する信号を第２の電圧ＶＰ１０２に変換する。そして、選択されたメモリセルブロックのセレクト回路において、第１の転送ゲートトランジスタにより、第１の電圧ＶＰ１０１をセレクトゲートＳＧ１００に転送し、第２の転送ゲートトランジスタにより、第２の電圧ＶＰ１０２をコントロールゲートＣＧ１００に転送する。また、列選択トランジスタにより選択した１バイトのビット線を１バイトのデータ入出力線と接続し、このデータ入出力線を通してメモリセルへのデータの書き込みと読み出しを行う。
　これにより、本発明の不揮発性半導体メモリ素子を使用して、不揮発性半導体メモリ装置を構成することができる。このため、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。
［第３の実施形態］
　図９は、本発明の第３の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、本発明の不揮発性半導体メモリ素子（メモリセル）を用いてメモリセルアレイを構成したＥＥＰＲＯＭの例である。
　図９に示すメモリセルアレイが、図６に示すメモリセルアレイと構成上で異なる点は、図６に示すセレクト回路１３００－１１内の、転送ゲートトランジスタ１３０１とスイッチ用トランジスタ１３０２を省略して、転送ゲートトランジスタ１３０３とスイッチ用トランジスタ１３０４だけで構成し、例えば、セレクトゲート配線ＳＧ１１１～ＳＧ１１ｎを共通化してセレクトゲート配線ＳＧ１０１とした点である。その他の点は、図６に示す不揮発性半導体メモリ装置の構成と同様であり、同一の構成部分には同一の符号を付し、重複する説明は省略する。
　このＥＥＰＲＯＭは、バイト単位（８ビット）で書き込み、消去を行うので、選択されたメモリセル以外に電圧ストレスがかからないように、基本的には、８ビット単位（メモリセルＭ１１１－０～Ｍ１１１－８等）で回路的に分離を行う。
　図９に示す例では、例えば、メモリセルＭ１１１－０～Ｍ１１１－７が選択されたとして、セレクトゲート配線ＳＧ１０１が高電圧になるので、メモリセルＭ１１ｎ－０～Ｍ１１ｎ－７のセレクトゲートトランジスタＴ１０１には、電圧ストレスが印加されるが、列デコーダ１４００－ｎが非選択なので、列選択トランジスタＣ１０ｎ－０～Ｃ１０ｎ－７がオフとなるのでビット線ＢＩＴ１０ｎ－０～ＢＩＴ１０ｎ－７には電圧が印加されず、結果として、記憶部となるトランジスタＴ１０２のドレインには電圧は印加されず、また、トランジスタＴ１０２のコントロールゲートＣＧ１００は非選択なので０Ｖとなり、電圧ストレスは印加されない。この構成によれば、セレクト回路１３００－１１の素子数を削減できるため、メモリセル配置上の面積を縮小できる。
　なお、図９において、前述の第１のレベルシフト回路はレベルシフト回路１２０３が、前述の第２のレベルシフト回路はレベルシフト回路１２０５が、第３のレベルシフト回路はレベルシフト回路１４０３がそれぞれ相当する。
　そして、第３の実施形態に示す本発明の不揮発性半導体メモリ装置では、その構成として、メモリセルが各行ごとに列方向に１バイト単位（例えば、メモリセルＭ１１１－０～Ｍ１１１－７）で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。また、各メモリセルＭ１１１－０～Ｍ１１１ｍｎ－７の第１トランジスタＴ１０１のドレインが行方向に沿ってビット線ＢＩＴ１０１－０～ＢＩＴ１０ｎ－７により共通接続される。
　そして、メモリセルの第１トランジスタＴ１０１のゲートであるセレクトゲートＳＧ１００が列方向に沿って、セレクトゲート配線ＳＧ１０１により共通接続される。また、メモリセルブロックごとに、メモリセルの第２トランジスタＴ１０２のゲートであるコントロールゲートＣＧ１００が列方向に沿って、コントロールゲート配線ＣＧ１１１～ＣＧ１１ｎにより共通接続される。
　また、列方向に１バイト単位で選択される列選択範囲内ごとにソース線Ｓ１０１～Ｓ１０ｎが設けられ、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが、それぞれソース線Ｓ１０１～Ｓ１０ｎにより共通接続される。行デコーダ１２００－１～１２００－ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路１２０３は、行デコーダ１２００－１～１２００－ｍから出力される信号をセレクトゲートＳＧ１００に印加する第１の電圧ＶＰ１０１の信号に変換する。第２のレベルシフト回路１２０５は、行デコーダ１２００－１～１２００－ｍから出力される信号を前記コントロールゲートＣＧ１００に印加する第２の電圧ＶＰ１０２の信号に変換する。
　列デコーダ１４００－１～１４００－ｎは、アドレス信号を受けてメモリセルを１バイト単位で選択する列選択信号を出力する。第３のレベルシフト回路１４０３は、列デコーダから出力される列選択信号を第３の電圧ＶＰ１０３の信号に変換する。
　セレクト回路１３００－１１～１３００－ｍ１は、第１のレベルシフト回路１２０３の出力信号ＶＰ１０１をそのままセレクトゲートＳＧ１００に転送すると共に、第３のレベルシフト回路から出力される列選択信号ＶＰ１０３をゲート入力とし、第２のレベルシフト回路１２０５の出力信号ＶＰ１０２をコントロールゲートＣＧ１００に転送する転送ゲートトランジスタ１３０３を有する。
　列選択トランジスタ、例えば、列選択トランジスタＣ１０１－０～Ｃ１０１－７は、第３のレベルシフト回路１４０３から出力される列選択信号ＶＰ１０３をゲート入力とし１バイト単位のメモリセルのビット線を選択する。この列選択トランジスタＣ１０１－０～Ｃ１０１－７により選択された１バイトのビット線ＢＩＴ１０１－０～ＢＩＴ１０１－７に、当該列選択トランジスタを介して、１バイトのデータ入出力線Ｄａｔａ１００～Ｄａｔａ１０７が接続される。
　また、データ入力変換回路１５００は、１バイト単位の書き込みデータＤｉｎ１００～Ｄｉｎ１０７の入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７およびビット線を通して第１トランジスタのドレインに印加する第４の電圧信号ＶＰ１０４を出力する。また、データ読み出しの際には、センスアンプ１６００－０～１６００－７により、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７に読み出されたメモリセルのデータを増幅して外部に出力する。
　このように、第３の実施形態に示す本発明の不揮発性半導体メモリ装置では、行デコーダから出力される行選択信号をセレクトゲートＳＧ１００に印加する第１の電圧ＶＰ１０１の信号に変換し、行選択信号をコントロールゲートＣＧ１００に印加する第２の電圧ＶＰ１０２の信号に変換する。そして、セレクトゲート信号については、第１の電圧ＶＰ１０１の信号をそのまま各行のメモリセルブロック内のセレクトゲートＳＧ１００に転送するが、コントロールゲート信号については、選択されたメモリセルブロックにだけ転送する。この場合に、セレクト回路内の転送ゲートトランジスタにより、第２の電圧ＶＰ１０２をコントロールゲートＣＧ１００に転送する。
　これにより、本発明の不揮発性半導体メモリ素子を使用して、不揮発性半導体メモリ装置を構成することができると共に、セレクト回路の素子数を削減でき、メモリセル配置上の面積をより縮小できる。
［第４の実施形態］
　図１０は、本発明の第４の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルアレイの構成を示す図である。
　図１０に示すメモリセルアレイが、図６に示すメモリセルアレイと構成上で異なる点は、コントロールゲートに選択的に電圧を与えるセレクト回路１３００－１１～１３００－１ｎを変更と、行デコーダ１２００－１～１２００－ｍと、列デコーダ１４００－１～１４００－ｎを変更している点である。すなわち、行デコーダ１２００－１～１２００－ｍを変更して、図６に示すインバータ１２０２、およびＮＡＮＤ回路１２０５を削除し、併せて、セレクト回路１３００－１１～１３００－１ｎ内のトランジスタ１３０１、１３０２を削除している。逆に、列デコーダ１４００－１～１４００－ｎにＮＡＮＤ回路１４０４、およびレベルシフト回路１４０５を追加する。
　そして、この列デコーダ１４００－１～１４００－ｎおいて、レベルシフト回路１４０５により第２の電圧ＶＰ１０２（例えば、４Ｖ）の信号に変換された列選択信号ＣＯＬ１０１ａ～ＣＯＬ１０ｎａを出力する。この列選択信号ＣＯＬ１０１ａ～ＣＯＬ１０ｎａは、セレクト回路１３００－１１～１３００－１ｎ内の転送ゲートトランジスタ１３０３のゲート入力信号となる。
　また、列デコーダ１４００－１～１４００－ｎ内のＮＡＮＤ回路１４０４から列選択信号ＣＯＬ１０１ａＢ～ＣＯＬ１０ｎａＢ（信号ＣＯＬ１０１ａ～ＣＯＬ１０ｎａと論理が反転している信号）が出力される。この列選択信号ＣＯＬ１０１ａＢ～ＣＯＬ１０ｎａＢは、セレクト回路１３００－１１～１３００－１ｎ内のスイッチ用トランジスタ１３０４のゲート入力信号となり、この列選択信号ＣＯＬ１０１ａＢ～ＣＯＬ１０ｎａＢにより、非選択行のスイッチ用トランジスタ１３０４をオンにする。
　また、列デコーダ１４００－１～１４００－ｎから、レベルシフト回路１４０３により第３の電圧ＶＰ１０３（例えば、１０Ｖ）に変換された列選択信号ＣＯＬ１０１ｂ～ＣＯＬ１０ｎｂが、列選択トランジスタＣ１０１－０～Ｃ１０１－７、・・・・、Ｃ１０ｎ－０～Ｃ１０ｎ－７のゲートに入力される。この列選択信号ＣＯＬ１０１ｂ～ＣＯＬ１０ｎｂにより、列選択トランジスタＣ１０１－０～Ｃ１０１－７、・・・、Ｃ１０ｎ－０～Ｃ１０ｎ－７がオン・オフされる。
　レベルシフト回路１４０５の電源はＶＰ１０２、レベルシフト回路１４０３の電源はＶＰ１０３とする。レベルシフト回路１４０５の出力は、行デコーダのレベルシフト回路１２０３の出力を制御して、コントロールゲートＣＧ１００へ供給する電圧を制御する。すなわち、レベルシフト回路１２０３の出力電圧ＶＰ１０１（例えば、８Ｖ）が転送ゲートトランジスタ１３０３を介してコントロールゲートＣＧ１１１に供給される。このとき、コントロールゲートＣＧ１１１に供給される電圧は、
「ＶＰ１０１＞ＶＰ１０２（信号ＣＯＬ１０１ａの電圧）＋Ｖｔｈ（トランジスタ１３０３の閾値）」の場合には、
「ＶＣＧ１１１＝ＶＰ１０２－Ｖｔｈ」となる。例えば、ＶＰ１０１＝８Ｖ，ＶＰ１０２＝４Ｖ、Ｖｔｈ（１３０３）１Ｖとすれば、ＶＣＧ１００＝３Ｖとなる。このとき、ＶＰ１０２＝５Ｖとすれば、ＶＣＧ１００＝４Ｖ、ＶＰ１０２＝６ＶとすればＶＣＧ１００＝５Ｖとなり、書き込み時、コントロールゲートＣＧ１１１にステップアップ電圧が印加できる。
　なお、図１０において、前述の第１のレベルシフト回路はレベルシフト回路１２０３が、前述の第２のレベルシフト回路はレベルシフト回路１４０５が、前述の第３のレベルシフト回路は、レベルシフト回路１４０３がそれぞれ相当する。
　そして、第４の実施形態に示す本発明の不揮発性半導体メモリ装置では、その構成として、メモリセルが各行ごとに列方向に１バイト単位（例えば、メモリセルＭ１１１－０～Ｍ１１１－７）で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。また、各メモリセルＭ１１１－０～Ｍ１１１ｍｎ－７の第１トランジスタＴ１０１のドレインが行方向に沿ってビット線ＢＩＴ１０１－０～ＢＩＴ１０ｎ－７により共通接続される。
　そして、メモリセルの第１トランジスタＴ１０１のゲートであるセレクトゲートＳＧ１００が列方向に沿って、セレクトゲート配線ＳＧ１０１により共通接続される。また、メモリセルブロックごとに、メモリセルの第２トランジスタＴ１０２のゲートであるコントロールゲートＣＧ１００が列方向に沿って、コントロールゲート配線ＣＧ１１１～ＣＧ１１ｎにより共通接続される。
　また、列方向に１バイト単位で選択される列選択範囲内ごとにソース線Ｓ１０１～Ｓ１０ｎが設けられ、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースがソース線Ｓ１０１～Ｓ１０ｎにより共通接続される。行デコーダ１２００－１～１２００－ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路１２０３は、行デコーダ１２００－１～１２００－ｍから出力される信号をセレクトゲートＳＧ１００に印加する第１の電圧ＶＰ１０１の信号に変換する。列デコーダ１４００－１～１４００－ｎは、アドレス信号を受けてメモリセルを１バイト単位で選択する列選択信号を出力する。第２のレベルシフト回路１４０５は、列デコーダ１４００－１～１４００－ｎから出力される列選択信号を第２の電圧ＶＰ１０２の信号に変換する。第３のレベルシフト回路１４０３は、列デコーダから出力される列選択信号を第３の電圧ＶＰ１０３の信号に変換する。
　セレクト回路１３００－１１～１３００－ｍ１は、第１のレベルシフト回路１２０３の出力信号ＶＰ１０１をそのままセレクトゲートＳＧ１００に転送すると共に、第２のレベルシフト回路１４０５から出力される列選択信号ＶＰ１０２をゲート入力とし、第２のレベルシフト回路１４０５の出力信号ＶＰ１０２と第２の転送ゲートトランジスタに閾値Ｖｔｈとの差の信号（ＶＰ１０２－Ｖｔｈ）をコントロールゲートＣＧ１００に転送する。
　列選択トランジスタ、例えば、列選択トランジスタＣ１０１－０～Ｃ１０１－７は、第３のレベルシフト回路１４０３から出力される列選択信号ＶＰ１０３をゲート入力とし１バイト単位のメモリセルのビット線を選択する。この列選択トランジスタＣ１０１－０～Ｃ１０１－７により選択された１バイトのビット線ＢＩＴ１０１－０～ＢＩＴ１０１－７に、当該列選択トランジスタを介して、１バイトのデータ入出力線Ｄａｔａ１００～Ｄａｔａ１０７が接続される。
　また、データ入力変換回路１５００は、１バイト単位の書き込みデータＤｉｎ１００～Ｄｉｎ１０７の入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７およびビット線を通して第１トランジスタのドレインに印加する第４の電圧信号ＶＰ１０４を出力する。また、データ読み出しの際には、センスアンプ１６００－０～１６００－７により、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７に読み出されたメモリセルのデータを増幅して外部に出力する。
　このように、第４の実施形態に示す本発明の不揮発性半導体メモリ装置では、行デコーダから出力される行選択信号からセレクトゲートＳＧ１００に印加する信号を第１の電圧ＶＰ１０１に変換し、列デコーダから出力される列選択信号を第２の電圧ＶＰ１０２に変換する。そして、セレクト回路において、第１の電圧ＶＰ１０１をそのままセレクトゲートＳＧ１００に転送すると共に、第２の電圧ＶＰ１０２の列選択信号をゲート入力とする第２の転送ゲートトランジスタにより、第２の電圧ＶＰ１０２と第２の転送ゲートトランジスタの閾値Ｖｔｈで決まる電圧（例えば、ＶＰ１０２－Ｖｔｈ）をコントロールゲートＣＧ１００に転送する。
　これにより、本発明の不揮発性半導体メモリ素子を使用して、不揮発性半導体メモリ装置を構成することができると共に、ゲート電圧選択回路の素子数を削減でき、メモリセル配置上の面積をより縮小できる。また、第２の電圧ＶＰ１０２のレベルを制御することにより、書き込み時、コントロールゲートにステップアップ電圧が印加できる。
［第５の実施形態］
　図１１は、本発明の第５の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルアレイの構成を示す図である。
　図１１に示す不揮発性半導体メモリ装置（メモリセルアレイ）が、図１０に示す第４の実施形態のメモリセルアレイと構成上異なる点は、セレクト回路１３００－１１～１３００－１ｎの構成を変更した点である。
　図１１に示す例では、図１０に示す転送ゲートトランジスタ１３０３およびスイッチ用トランジスタ１３０４の代わりに、レベルシフト回路１４０５の出力（ＶＰ１０２：信号ＣＯＬ１０１ａ）を電源とし、ＰＭＯＳトランジスタ１３１０とＮＭＯＳトランジスタ１３１１で構成されるインバータを設け、その出力をコントロールゲートＣＧ１１１の信号とする。また、レベルシフト回路１４０３の出力信号ＣＯＬ１０１ａＢをゲート入力とするＮＭＯＳトランジスタ１３１２を設ける。その他の構成は、図１０に示すメモリセルアレイと同様である。
　この回路では、ＣＧ１１１の電圧は、ＶＰ１０２の電圧で直接制御できる。すなわち、コントロールゲートＣＧ１１１を３Ｖ，４Ｖ，５Ｖとステップアップさせるには、ＶＰ１０２を３Ｖ，４Ｖ，５Ｖとステップアップさせれば良い。
　このように、第５の実施形態に示す不揮発性半導体メモリ装置は、図１１に示すセレクト回路を使用した以外は、図１０に示す回路同様であり、その構成として、メモリセルが各行ごとに列方向に１バイト単位（例えば、メモリセルＭ１１１－０～Ｍ１１１－７）で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。また、各メモリセルＭ１１１－０～Ｍ１ｍｎ－７の第１トランジスタＴ１０１のドレインが行方向に沿ってビット線ＢＩＴ１０１－０～ＢＩＴ１０ｎ－７により共通接続される。
　そして、メモリセルの第１トランジスタＴ１０１のゲートであるセレクトゲートＳＧ１００が列方向に沿って、セレクトゲート配線ＳＧ１０１により共通接続される。また、メモリセルブロックごとに、メモリセルの第２トランジスタＴ１０２のゲートであるコントロールゲートＣＧ１００が列方向に沿って、コントロールゲート配線ＣＧ１１１～ＣＧ１１ｎにより共通接続される。
　また、列方向に１バイト単位で選択される列選択範囲内ごとにソース線Ｓ１０１～Ｓ１０ｎが設けられ、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが、それぞれソース線Ｓ１０１～Ｓ１０ｎにより共通接続される。行デコーダ１２００－１～１２００－ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路１２０３は、行デコーダ１２００－１～１２００－ｍから出力される信号をセレクトゲートＳＧ１００に印加する第１の電圧ＶＰ１０１の信号に変換する。列デコーダ１４００－１～１４００－ｎは、アドレス信号を受けてメモリセルを１バイト単位で選択する列選択信号を出力する。
第２のレベルシフト回路１４０５は、列デコーダ１４００－１～１４００－ｎから出力される列選択信号を第２の電圧ＶＰ１０２の信号に変換する。第３のレベルシフト回路１４０３は、列デコーダから出力される列選択信号を第３の電圧ＶＰ１０３の信号に変換する。
　セレクト回路１３００－１１～１３００－ｍ１は、第１のレベルシフト回路１２０３の出力信号ＶＰ１０１をそのままセレクトゲートＳＧ１００に転送すると共に、第２のレベルシフト回路１４０５から出力される列選択信号ＶＰ１０２を電源電圧とし、第２のレベルシフト回路１４０５から出力される列選択信号ＶＰ１０２をコントロールゲートＣＧ１００に転送する。
　列選択トランジスタ、例えば、列選択トランジスタＣ１０１－０～Ｃ１０１－７は、第３のレベルシフト回路１４０３から出力される列選択信号ＶＰ１０３をゲート入力とし１バイト単位のメモリセルのビット線を選択する。この列選択トランジスタＣ１０１－０～Ｃ１０１－７により選択された１バイトのビット線ＢＩＴ１０１－０～ＢＩＴ１０１－７に、当該列選択トランジスタを介して、１バイトのデータ入出力線Ｄａｔａ１００～Ｄａｔａ１０７が接続される。
　また、データ入力変換回路１５００は、１バイト単位の書き込みデータＤｉｎ１００～Ｄｉｎ１０７の入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７およびビット線を通して第１トランジスタのドレインに印加する第４の電圧信号ＶＰ１０４を出力する。また、データ読み出しの際には、センスアンプ１６００－０～１６００－７により、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７に読み出されたメモリセルのデータを増幅して外部に出力する。
　このように、第５の実施形態に示す本発明の不揮発性半導体メモリ装置では、行デコーダから出力される行選択信号を第１の電圧ＶＰ１０１に変換し、この第１の電圧ＶＰ１０１をそのまま各メモリセルブロックのセレクトゲートＳＧ１００に転送する。また、選択されたメモリセルブロックのセレクト回路においては、列選択信号から生成した第２の電圧ＶＰ１０２を電源電圧とするインバータにより、第１の電圧ＶＰ１０１を入力信号として、そのインバータ出力ＶＰ１０２をコントロールゲートＣＧ１００に転送する。
　これにより、本発明の不揮発性半導体メモリ素子を使用して、不揮発性半導体メモリ装置を構成することができると共に、セレクト回路の素子数を削減でき、メモリセル配置上の面積をより縮小できる。また、第２の電圧ＶＰ１０２のレベルを制御することにより、書き込み時、コントロールゲートにステップアップ電圧が印加できる。
［第６の実施形態］
　図１２は、本発明の第６の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルのレイアウト配置を示している。
　図１２に示すメモリセルアレイでは、図１Ａ～図１Ｅに示すメモリセルユニットの配置例を示す図である。図１２に示すように、コントロールゲート配線ＣＧ１１１、ＣＧ１２１、ＣＧ１３１・・・を横に通し、ビット線ＢＩＴ１０１、ＢＩＴ１０２、ＢＩＴ１０３・・・を縦に通し、図１Ａ～図１Ｅのメモリセルユニットを、上下左右に対称に配置し、ｎ－ｗｅｌｌ上のキャパシタを互いに共通にして、面積縮小を図っている。
　例えば、上側の２段に配列されたメモリセルにおいては、ソース線Ｓ１０１を共用し、ソース線Ｓ１０１の上側に配列された各メモリセルのトランジスタＴ１０１のセレクトゲートＳＧ１００（ポリシリコン層１００８）は共通のセレクトゲート配線（ポリシリコン配線）ＳＧ１１１に接続される。また、各メモリセルのトランジスタＴ１０２のコントロールゲートＣＧ１００が接続されるコントロールゲート配線１０１９は共通のコントロールゲート配線（メタル配線）ＣＧ１１１に接続される。同様にして、トランジスタＴ１０２の第２のメタル配線１０１３は、共通のソース線Ｓ１０１に接続される。共通のソース線Ｓ１０１の下側に配列された各メモリセルのトランジスタＴ１０１のセレクトゲートＳＧ１００は共通のセレクトゲート配線（ポリシリコン配線）ＳＧ１２１に接続され、各メモリセルのトランジスタＴ１０２のコントロールゲートＣＧ１００は共通のコントロールゲート配線（メタル配線）ＣＧ１２１に接続される。また、下側の２段に配列されたメモリセルについても同様なレイアウト配置となる。
　このようなレイアウト配置を行うことにより、半導体基板上における無駄な空きスペースをなくし、効率の良い配置としている。また、特性的にも、面積的にも最適な配置となる。
　このように、図１２に示す不揮発性半導体メモリ装置における各メモリセルは、図１Ａ～図１Ｅに示すメモリセルであり、図１Ａ～図１Ｅに示すメモリセルは、前述のように以下のように構成部分がレイアウトされている。すなわち、図１Ａ～図１Ｅを参照して、半導体基板表面上の第１の方向（図１Ａ上において上下方向）に、第１トランジスタＴ１０１と第２トランジスタＴ１０２を形成するトランジスタ形成部１０３０を配置する。このトランジスタ形成部１０３０は、上から順番に、第１トランジスタＴ１０１のドレインとなる第１のｎ型拡散層１００５と、第１トランジスタＴ１０１のチャネルを形成する第１のゲート領域部（第１の拡散層１００５と第２の拡散層１００６の中間の領域）と、第１トランジスタＴ１０１のソースであり第２トランジスタＴ１０２のドレインともなる第２のｎ型拡散層１００６と、第２トランジスタＴ１０２のチャネルを形成する第２のゲート領域部（第２の拡散層１００５と第３の拡散層１００７の中間の領域）と、ソースとなる第３のｎ型拡散層１００７とが配置される。
　このトランジスタ形成部１０３０の左側に、メタル配線１０１２を上下方向に配置する。このメタル配線１０１２は、トランジスタ形成部１０３０と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線１０１２は第１トランジスタのドレイン（第１のｎ型拡散層１００５）とコンタクトにより接続される。また、第１トランジスタのゲート領域部に対向するようにしてポリシリコン層１００８が左右方向に形成される。
　トランジスタ形成部１０３０の左側には、方形状のｎ型ウェル１００２が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート１００９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル１００２の表面に対向し、かつ右端部側の領域が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層１００６と第３のｎ型拡散層１００７の中間のチャネル形成領域）に対向するように配置される。
　ｎ型ウェル１００２の左側には、このｎ型ウェル１００２のフローティングゲート１００９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層１０１５が左右方向に形成される。このｐ型拡散層１０１５とコントロールゲート配線１０１９はコンタクト１０１６により接続される。このコントロールゲート配線１０１９は、フローティングゲート１００９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト１０１６によりｐ型拡散層１０１５と接続される。
　第２のメタル配線１０１３は、第２トランジスタＴ１０２のソースとなる第３のｎ型拡散層１００７に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線１０１３はコンタクト１０１１により第３のｎ型拡散層１００７に接続される。
　そして、図１２に示す不揮発性半導体メモリ装置では、図１Ａ～図１Ｅに示すメモリセルを、ｎ型ウェル１００２を互いに共通にして、左右に対称に配置される２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、第２のメタル配線１０１３（共通のソース線Ｓ１０１）を互いに共通にして下方向に対称に配置される２つの不揮発性半導体メモリ素子との計４つのメモリセルを配置の基本単位として、この配置の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
　このように、第６の実施形態で示す本発明の不揮発性半導体メモリ装置では、各メモリセルの配置において、図１Ａ～図１Ｅに示すメモリセルのｎ型ウェルを互いに共通にして、左右に対称に配置される２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、下方向に対称に配置される２つの不揮発性半導体メモリ素子との計４つのメモリセルを配置の基本単位として、この基本単位となる４つのメモリセルを、左右および上下方向に平行に並べて配置する。これにより、本発明により不揮発性半導体メモリ素子を、コンパクトに配置することができ、不揮発性半導体メモリ装置の面積を最小限にすることができる。
　なお、図１２に示す第６の実施形態では、メモリセル（ビット線ＢＩＴ１０２とセレクトゲート配線ＳＧ１１１とで選択されるメモリセル）において、メタル配線１０１２は、トランジスタ形成部１０３０の左側に配置したが、真上に配置する、あるいは、右側に配置しても同様である。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線１０１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
［第７の実施形態］
　図１３Ａ及び図１３Ｂは、本発明の第７の実施形態に係る不揮発性半導体メモリ素子の構成を示す図であり、メモリセルの構成を示している。
　図１３Ａは平面図、図１３ＢがＢ１０－Ｂ１０’に沿った断面図である。
図に示すメモリセルでは、ｎ－ｗｅｌｌを省略し、ＮＭＯＳキャパシタを設けるようにしたもので、ｐ型拡散層１０１５をｎ型拡散層１０１５’（第４のｎ型拡散層）に変更したものである。キャパシタ１０１４はＮＭＯＳキャパシタとなるため、キャパシタ１０１４のゲート下にはディプリーションタイプ（Ｄ－タイプ：Ｄｅｐｌｅｔｉｏｎ－ｔｙｐｅ）のチャネルインプラ１０２１を行い、常時反転層が存在するようにして、効率よくカップリングを行えるようにしている。標準ＣＭＯＳプロセスに対して、Ｄタイプのチャネルインプラが必要であるが、インプラ工程の追加なので、総工程に対して微増ですむため、プロセスの煩雑さの負荷にはならない。
　図１３Ａ及び図１３Ｂに示すメモリセルが、図１Ａ～図１Ｅに示すメモリセルと構成上異なるのは、図１Ａに示すｎ－Ｗｅｌｌ（ｎ型ウェル）２を省略して、ｐ型拡散層１０１５をｎ型拡散層１０１５’に変更し、その代わり図１３Ｂに示すディプリーションタイプ（Ｄｅｐｌｅｔｉｏｎ－ｔｙｐｅ）のチャネルインプラ１０２１を設けた点である。すなわち、図１Ａ～図１Ｅに示すトランジスタ形成部１０３０内の、第１トランジスタＴ１０１のドレインとなる第１のｎ型拡散層１００５と、第１トランジスタＴ１０１のチャネルを形成するゲート領域部１００３（第１の拡散層１００５と第２の拡散層１００６の中間の領域）と、第１トランジスタＴ１０１のソースであり第２トランジスタのドレインともなる第２のｎ型拡散層１００６と、第２トランジスタＴ１０２のチャネルを形成するゲート領域部１００４（第２の拡散層１００５と第３の拡散層１００７の中間の領域）と、ソースとなる第３のｎ型拡散層１００７の配置が同じであり、また、ポリシリコン層１００８、メタル配線１０１２、１０１３、コントロールゲート配線等についても同様である。また、図１Ｂに示すトランジスタＴ１０１とトランジスタＴ１０２で形成される等価回路も同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。
　このように、図１３Ａ及び図１３Ｂに示すメモリセルでは、図１Ａ～図１Ｅのメモリセルに対して、ｎ－ｗｅｌｌを省略して、さらに面積縮小効果を出すことができる。
　なお、第７の実施形態において、前述の第１トランジスタはトランジスタＴ１０１が、前述の第２トランジスタはトランジスタＴ１０２がそれぞれ相当する。また、前述の第１トランジスタのドレインとなる第１のｎ型拡散層はｎ型拡散層１００５が、前述の第２のｎ型拡散層はｎ型拡散層１００６が、前述の第３のｎ型拡散層はｎ型拡散層１００７が、前述の第４のｎ型拡散層はｎ型拡散層１０１５’がそれぞれ相当する。また、前述の第１のメタル配線はメタル配線１０１２が、前述のポリシリコン層はポリシリコン層１００８が、前述の第２のメタル配線はメタル配線１０１３がそれぞれ相当する。
　そして、半導体基板表面上の第１の方向（図上において上下方向）に、第１トランジスタＴ１０１と第２トランジスタＴ１０２を形成するトランジスタ形成部１０３０を配置する。このトランジスタ形成部１０３０は、上から順番に、第１トランジスタＴ１０１のドレインとなる第１のｎ型拡散層１００５と、第１トランジスタのチャネルを形成するゲート領域部１００３（第１の拡散層１００５と第２の拡散層１００６の中間の領域）と、第１トランジスタＴ１０１のソースであり第２トランジスタのドレインともなる第２のｎ型拡散層１００６と、第２トランジスタＴ１０２のチャネルを形成するゲート領域部１００４（第２の拡散層１００５と第３の拡散層１００７の中間の領域）と、ソースとなる第３のｎ型拡散層１００７とが配置される。
　このトランジスタ形成部１０３０の左側に、メタル配線１０１２を上下方向に配置する。このメタル配線１０１２は、トランジスタ形成部１０３０と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線１０１２は第１トランジスタのドレイン（第１のｎ型拡散層１００５）とコンタクト１０１０により接続される。また、第１トランジスタのゲート領域部に対向するようにしてポリシリコン層１００８が左右方向に形成される。
　また、トランジスタ形成部１０３０の左側に方形状のディプリーションタイプ（Ｄｅｐｌｅｔｉｏｎ－ｔｙｐｅ）のチャネルインプラ１０２１を、所定の幅と深さを持って左右方向に形成する。方形状のフローティングゲート１００９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がチャネルインプラ１０２１の表面に対向し、かつ右端部側の領域が第２トランジスタの第２のゲート領域部１００４（第２のｎ型拡散層１００６と第３のｎ型拡散層１００７の中間のチャネル形成領域）に対向するように配置される。
　チャネルインプラ１０２１の左側には、このチャネルインプラ１０２１に隣接して、ｎ型拡散層１０１５’が左右方向に形成され、このｎ型拡散層１０１５’とコントロールゲート配線１０１９とがコンタクト１０１６により接続される。コントロールゲート配線１０１９は、フローティングゲート１００９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト１０１６によりｎ型拡散層１０１５’と接続される。第２のメタル配線１０１３は、第２トランジスタＴ１０２のソースとなる第３のｎ型拡散層１００７に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、このメタル配線１０１３はコンタクト１０１１により第３のｎ型拡散層１００７に接続される。
　このように第７の実施形態で示す本発明の不揮発性半導体メモリ素子では、不揮発性半導体メモリ素子のレイアウトとして、第１トランジスタＴ１０１および第２トランジスタＴ１０２を形成するトランジスタ形成部１０３０を上下方向（縦方向）に配置し、このトランジスタ形成部１０３０の左側に、第１トランジスタのドレインに接続されるメタル配線（ビット線）１０１２を配置する。また、第１トランジスタのゲート層（ポリシリコン層１００８）と、第２トランジスタＴ１０２のソースに接続されるメタル配線１０１３とを左右方向（横方向）に配置する。
　また、トランジスタ形成部の左側にディプリーションタイプのチャネルインプラ１０２１を形成する。そして、チャネルインプラ１０２１の表面と第２のゲート領域部（第２のｎ型拡散層１００６と第３のｎ型拡散層１００７の中間のチャネル形成領域）とに対向するようフローティングゲート１００９を左右方向に配置し、このフローティングゲート１００９に電位を付与するコントロールゲート端子に接続されるコントロールゲート配線１０１９も左右方向に配置する。
　これにより、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる効果に加えて、図１Ａ～図１Ｅのメモリセルに対して、ｎ－ｗｅｌｌを省略して、さらに面積縮小効果を出すことができる。
　なお、図１３Ａ及び図１３Ｂに示す第７の実施形態では、メタル配線１０１２を、トランジスタ形成部１０３０の左側に配置したが、右側に配置することもできる。
［第８の実施形態］
　図１４は、本発明の第８の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルのレイアウト配置を示している。
　図１４に示すメモリセルアレイでは、図１３Ａ及び図１３Ｂに示すメモリセルユニットをアレイ上に配置したものである。この例では、図１２に示すメモリセルのレイアウト配置と同様に図上で上下左右を対称に配置し、ｎ－ｗｅｌｌを省略した分、面積の縮小が図られている。
　すなわち、メモリセルとして、図１４において、ビット線ＢＩＴ１０２とコントロールゲート配線ＣＧ１１１で選択されるメモリセルに着目すると、このメモリセルにおいて、半導体基板表面上の第１の方向（図上において上下方向）に、第１トランジスタＴ１０１と第２トランジスタＴ１０２を形成するトランジスタ形成部１０３０が配置される。
　このトランジスタ形成部１０３０は、上から順番に、第１トランジスタＴ１０１のドレインとなる第１のｎ型拡散層１００５と、第１トランジスタのチャネルを形成するゲート領域部（第１の拡散層１００５と第２の拡散層１００６の中間の領域）と、第１トランジスタＴ１０１のソースであり第２トランジスタのドレインともなる第２のｎ型拡散層１００６と、第２トランジスタＴ１０２のチャネルを形成するゲート領域部（第２の拡散層１００５と第３の拡散層１００７の中間の領域）と、ソースとなる第３のｎ型拡散層１００７とが配置される。
　このトランジスタ形成部１０３０の左側に、第１のメタル配線１０１２を上下方向に配置する。
　このメタル配線１０１２は、トランジスタ形成部１０３０と平行に半導体基板表面から所定の距離を隔て配置され、また、第１のメタル配線１０１２は第１トランジスタのドレイン（第１のｎ型拡散層１００５）とコンタクトにより接続される。また、第１トランジスタのゲート領域部に対向するようにしてポリシリコン層１００８が左右方向に形成される。第１のメタル配線１０１２は、ビット線ＢＩＴ１０２に接続される。ポリシリコン層１００８は、共通のセレクトゲート配線ＳＧ１１１に接続される。
　また、トランジスタ形成部１０３０の左側に方形状のディプリーションタイプ（Ｄｅｐｌｅｔｉｏｎ－ｔｙｐｅ）のチャネルインプラ（図１３Ｂのチャネルインプラ１０２１を参照）を左右方向に形成する。方形状のフローティングゲート１００９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がチャネルインプラの表面に対向し、かつ右端部側の領域が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層１００６と第３のｎ型拡散層１００７の中間のチャネル形成領域）に対向するように配置される。
　チャネルインプラの左側には、このチャネルインプラに隣接して、ｎ型拡散層１０１５’が左右方向に形成され、このｎ型拡散層１０１５’とコントロールゲート配線１０１９とがコンタクトにより接続される。コントロールゲート配線１０１９は、フローティングゲート１００９に対向するようにして左右方向に配置され、また、コンタクト１０１６によりｎ型拡散層１０１５’と接続される。第２のメタル配線１０１３は、第２トランジスタＴ１０２のソースとなる第３のｎ型拡散層１００７に対向するようにして左右方向に配置され、このメタル配線１０１３はコンタクト１０１１により第３のｎ型拡散層１００７に接続される。コントロールゲート配線１０１９は、共通のコントロールゲート配線ＣＧ１１１に接続され、メタル配線１０１３は、共通のソース線Ｓ１０１に接続される。
　そして、ｎ型拡散層１０１５’を互いに共有するようにして左右に対称に配置され２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、第２のメタル配線１０１３を互いに共通にして、下方向に対称に配置される２つのメモリセルとの計４つのメモリセルを配置の基本単位として、この基本単位となる４つのメモリセルを、左右向および上下方向に平行に並べて配置する。
　これにより、本発明による不揮発性半導体メモリ素子を、コンパクトに配置することができ、不揮発性半導体メモリ装置の面積を最小限にすることができる。
　なお、図１４に示す第８の実施形態では、基本となるメモリセル（ビット線ＢＩＴ１０２とセレクトゲート配線ＳＧ１１１とで選択されるメモリセル）において、メタル配線１０１２を、トランジスタ形成部１０３０の左側に配置したが、真上に配置する、あるいは、右側に配置しても同様である。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線１０１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
［第９の実施形態］
　図１５は、本発明の第９の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルのレイアウト配置を示している。
図１３Ａ及び図１３Ｂに示すメモリセルは、フローティングゲートとコントロールゲートとのキャパシタがトランジスタＴ１０１とＴ１０２の左側に配置されているのに対して、図１５に示すメモリセルは、トランジスタＴ１０１とＴ１０２の左右に分けて配置している。
　すなわち、トランジスタ形成部１０３０の左側に第１のディプリーションタイプのチャネルインプラ１０２１Ａを形成し、トランジスタ形成部の右側に第２のディプリーションタイプのチャネルインプラ１０２１Ｂを形成する。また、第１のチャネルインプラ１０２１Ａの左側に隣接してコントロールゲートとなる第５のｎ型拡散層１０１５Ａを設け、第２のチャネルインプラ１０２１Ｂの右側に隣接してコントロールゲートとなる第６のｎ型拡散層１０１５Ｂを設ける。そして、フローティングゲート１００９の両端部の領域が第１および第２の２つのチャネルインプラ１０２１Ａおよび１０２１Ｂの表面と対向し、かつ中央部が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層１００６と第３のｎ型拡散層１００７の中間のチャネル形成領域）に対向するようフローティングゲート１００９を左右方向に配置する。
　そして、各メモリセルの配置において、コントロールゲートＣＧ１００となる第５および第６のｎ型拡散層１０１５Ａおよび１０１５Ｂを互い共有するように左右方向にメモリセルを配列する。このｎ型拡散層１０１５Ａおよび１０１５Ｂは、コントロールゲート配線１０１９によりコントロールゲート配線ＣＧ１１１に共通接続される。また、左右方向に配列されたにメモリセルに対して、メタル配線１０１３を共通にして、下方向に対称にメモリセルを配列する。
　そして、図１５に示すようにメモリセルを配置した場合は、ソース線Ｓ１０１を共用し、上側に配列された各メモリセルのトランジスタＴ１０１のセレクトゲートＳＧ１００は共通のセレクトゲート配線（ポリシリコン配線）ＳＧ１１１に接続され、各メモリセルのトランジスタＴ１０２のコントロールゲートＣＧ１００は共通のコントロールゲート配線（メタル配線）ＣＧ１１１に接続される。同様にして、下側に配列された各メモリセルのトランジスタＴ１０１のセレクトゲートＳＧ１００は共通のセレクトゲート配線（ポリシリコン配線）ＳＧ１２１に接続され、各メモリセルのトランジスタＴ１０２のコントロールゲートＣＧ１００は共通のコントロールゲート配線（メタル配線）ＣＧ１２１に接続される。
　このようにすると、フローティングゲートの左右のマスクずれに対してマージンがあり（特性が変わらない）、また、加工的にも、バランスが取れて、微細加工時のパターン依存性が解消できる。
　このように、第９の実施形態に示す本発明の不揮発性半導体メモリ装置では、メモリセルのレイアウト構成として、第１トランジスタＴ１０１および第２トランジスタＴ１０２を形成するトランジスタ形成部１０３０を図上で上下方向（縦方向）に配置し、このトランジスタ形成部の左側に、第１トランジスタＴ１０１のドレインに接続される第１のメタル配線１０１２を配置する。この第１のメタル配線１０１２は、共通のビット線ＢＩＴ１０１に接続される。
　また、第１トランジスタＴ１０１のゲート層と、第２トランジスタＴ１０２のソースに接続される第２のメタル配線１０１３とを左右方向（横方向）に配置する。ポリシリコン層１００８は、共通のセレクトゲート配線ＳＧ１１１に接続される。第２のメタル配線１０１３は、共通のソース線Ｓ１０１に接続される。
　また、トランジスタ形成部１０３０の左側に第１のディプリーションタイプのチャネルインプラ１０２１Ａを形成し、トランジスタ形成部１０３０の右側に第２のディプリーションタイプのチャネルインプラ１０２１Ｂを形成する。また、第１のチャネルインプラ１０２１Ａの左側に隣接してコントロールゲート配線１０１９への接続端子となる第５のｎ型拡散層１０１５Ａを設け、第２のチャネルインプラ１０２１Ｂの右側に隣接してコントロールゲート配線１０１９への接続端子となる第６のｎ型拡散層１０１５Ｂを設ける。
　そして、両端部の領域が第１および第２の２つのチャネルインプラ１０２１Ａおよび１０２１Ｂの表面と対向し、かつ中央部が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層１００６と第３のｎ型拡散層１００７の中間のチャネル形成領域）に対向するようフローティングゲート１００９を左右方向に配置し、コントロールゲート配線１０１９も左右方向に配置する。このコントロールゲート配線１０１９は、共通のコントロールゲート配線ＣＧ１１１に接続される。
　そして各メモリセルの配置において、コントロールゲート配線１０１９への接続端子となる第５および第６のｎ型拡散層１０１５Ａおよび１０１５Ｂを互い共有するように、左右方向にメモリセルを配列すると共に、左右方向に配列されたにメモリセルに対し、第２のメタル配線１０１３（ソース線Ｓ１０１）を共通にして、下方向に対称にメモリセルを配列する。
　これにより、不揮発性半導体メモリ装置において、メモリセルの面積を増やすことなくメモリセルアレイを配置することができる。
　なお、図１５に示す第９の実施形態では、メモリセルにおいて、メタル配線１０１２は、トランジスタ形成部１０３０の左側に配置したが、真上に配置する、あるいは、右側に配置してもよい。
［第１０の実施形態］
　図１６は、本発明の第１０の実施形態に係る不揮発性半導体メモリ素子の構成を示す図であり、サブコンタクトを追加した例である。
　図１６に示す不揮発性半導体メモリ素子が、図１３Ａ及び図１３Ｂに示す不揮発性半導体メモリ素子と構成上異なるのは、図１３Ａ及び図１３Ｂに示す不揮発性半導体メモリ素子に、図１６に示すサブコンタクト１０２２および１０２３と、サブコンタクト配線１０２４およびサブコンタクトを取るためのｐ型拡散層領域１０２５とを追加した点であり、他の構成は図１３Ａ及び図１３Ｂに示す不揮発性半導体メモリ素子と同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。
　本発明のメモリセルのホットエレクトロン書き込み方式は、飽和領域で電流を流すため、基板（サブストレート）に電流が流れる。通常、飽和領域での基板電流は、経験上、ドレイン－ソース間を流れる電流の最大２０％位である。基板に電流が流れると、基板メモリセル近傍の基板電位が上昇し、誤動作を起こすことが有る。これを避けるために、メモリセルの近傍に、サブコンタクトを取る必要がある。
　図１６に示す例では、メモリセルの面積を増加させることなく、サブコンタクトが取れる配置であり、面積効果も大きい。
　このように、第１０の実施形態に示す本発明の不揮発性半導体メモリ素子では、図１３Ａ及び図１３Ｂに示す不揮発性半導体メモリ素子を使用し、この図１３Ａ及び図１３Ｂに示す不揮発性半導体メモリ素子では、ＭＯＳ構造の第１トランジスタと、フローティングゲートを有する第２トランジスタとで不揮発性半導体メモリ素子を構成する。
　そして、そのレイアウト配置として、第１トランジスタＴ１０１および第２トランジスタＴ１０２を形成するための拡散層を含むトランジスタ形成部１０３０を図上の上下方向（縦方向）に配置し、このトランジスタ形成部１０３０の左側に、当該トランジスタ形成部１０３０と平行（上下方向）に第１トランジスタのドレインに接続される第１のメタル配線１０１２を配置する。
　また、第１トランジスタＴ１０１のゲートとなる方形状のポリシリコン層１００８と、第２トランジスタＴ１０２のソースに接続される第２のメタル配線１０１３とを左右方向（横方向）に配置する。ポリシリコン層１００８は、共通のセレクトゲート配線ＳＧ１１１に接続される。
　また、トランジスタ形成部１０３０の左側に、方形状のディプリーションタイプのチャネルインプラ（図１３Ｂに示すチャネルインプラ１０２１を参照）を形成する。そして、一部がチャネルインプラの表面に対向し、かつその一部が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層１００６と第３のｎ型拡散層１００７の中間のチャネル形成領域）に対向するように、方形状のフローティングゲート１００９を左右方向に配置する。このフローティングゲート１００９に電位を付与するためコントロールゲート配線１０１９も左右方向に配置する。さらに、第１のメタル配線１０１２の左側で、かつ第１トランジスタＴ１０１のゲートとなる方形状のポリシリコン層１００８の上側の位置に、メモリセルを形成する半導体基板の領域の電圧の上昇を抑制するためのサブコンタクト１０２３、１０２４およびｐ型拡散層領域１０２５を設ける。
　これにより、不揮発性半導体メモリ装置において、メモリセルの配置面積を低減することができる効果に加えて、メモリセルの面積を増やすことなくサブコンタクトを追加することができる。
　なお、図１６に示す第１０の実施形態では、メモリセルにおいて、メタル配線１０１２は、トランジスタ形成部１０３０の左側に配置したが、真上に配置する、あるいは、右側に配置してもよい。
［第１１の実施形態］
　図１７は、本発明の第１１の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、図１５に示すメモリセルのレイアウトに、サブコンタクトを追加した例である。
　図１７に示すように、面積増加も無く、効率よくサブコンタクトが配置される。
　このように、図１７に示す本発明の不揮発性半導体メモリ装置では、メモリセルにおいて、第１トランジスタＴ１０１および第２トランジスタＴ１０２を形成するトランジスタ形成部１０３０を図上で上下方向（縦方向）に配置し、このトランジスタ形成部１０３０の左側に、第１トランジスタＴ１０１のドレインに接続される第１のメタル配線１０１２を配置する。このメタル配線１０１２は共通のビット線ＢＩＴ１０１に接続される。
　また、第１トランジスタＴ１０１のゲート層（ポリシリコン層１００８）と、第２トランジスタＴ１０２のソースに接続される第２のメタル配線１０１３とを左右方向（横方向）に配置する。ポリシリコン層１００８は、共通のセレクトゲート配線ＳＧ１１１に接続される。第２のメタル配線１０１３は、共通のソース線Ｓ１０１に接続される。
　また、トランジスタ形成部１０３０の左側に、第１のディプリーションタイプのチャネルインプラ１０２１Ａを形成し、トランジスタ形成部１０３０の右側に第２のディプリーションタイプのチャネルインプラ１０２１Ｂを形成する。また、第１のチャネルインプラ１０２１Ａの左側に隣接してコントロールゲート配線１０１９への接続端子となる第５のｎ型拡散層１０１５Ａを設け、第２のチャネルインプラ１０２１Ｂの右側に隣接してコントロールゲート配線１０１９への接続端子となる第６のｎ型拡散層１０１５Ｂを設ける。
　そして、両端部の領域が第１および第２の２つのチャネルインプラ１０２１Ａおよび１０２１Ｂの表面と対向し、かつ中央部が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層１００６と第３のｎ型拡散層１００７の中間のチャネル形成領域）に対向するようフローティングゲート１００９を左右方向に配置し、コントロールゲート配線１０１９も左右方向に配置する。コントロールゲート配線１０１９は、共通のコントロールゲート配線ＣＧ１１１に接続される。
　また、第１のメタル配線１０１２の左側（または右側）の位置で、かつ第１トランジスタＴ１０１のゲートとなるポリシリコン層１００８の上側の位置に、メモリセルを形成する半導体基板の領域の電圧の上昇を抑制するためのサブコンタクト１０２２、１０２３およびｐ型拡散層領域１０２５を設ける。
　そして各メモリセルの配置において、コントロールゲートの接続端子となる第５および第６のｎ型拡散層１０１５Ａおよび１０１５Ｂを互い共有するようにして図上の左右方向にメモリセルを配列する。また、左右方向に配列されたにメモリセルに対し、第２のメタル配線１０１３を共通にして、図上の下方向に対称にメモリセルを配列する。
　これにより、不揮発性半導体メモリ装置において、メモリセルの配置面積を低減することができる効果に加えて、メモリセルの面積を増やすことなくサブコンタクトを追加することができる。
　なお、図１７に示す第１１の実施形態では、各メモリセルにおいて、メタル配線１０１２は、トランジスタ形成部１０３０の左側に配置したが、右側に配置しても同様である。この場合は、サブコンタクトの位置を右側の空いているスペースに移動させれば、面積の増加なく、配置できる。
［第１２の実施形態］
　図１８は、本発明の第１２の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。図１８に示す例は、メモリセルの構造を、簡略化したＥＥＰＲＯＭの例を示している。
　前述した実施形態の例では、書き換え回数１万回以上を保証するＥＥＰＲＯＭに適用できる例について示してきたが、最近注目を浴びている、精密アナログ回路のトリミング調整用のＥＥＰＲＯＭでは、書き換え回数は１０回～２０回程度あれば十分という用途も出てきている。この場合には、非選択のメモリセルへの電圧ストレスも影響が少なくなる。
　図１８に示す例では、コントロールゲートＣＧ１００も共通化して、コントロールゲート配線ＣＧ１０１～ＣＧ１０ｍとする。
　例えば、Ｍ１１１－０～Ｍ１１１－７を選択して書き込みを行っているとき、非選択メモリセルＭ１１ｎ－０～Ｍ１１ｎ－７には、ゲートに高電圧が印加されるが、列選択トランジスタＣ１０ｎ－０～Ｃ１０ｎ－７がオフしているので、ドレインには電圧が印加されず、書き込みは起こらない。
　このように、図１８に示す本発明の不揮発性半導体メモリ装置は、その構成として、メモリセルが各行ごとに列方向に１バイト単位、例えば、メモリセルＭ１１１－０～Ｍ１１１－７で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。また、各メモリセルＭ１１１－０～Ｍ１１１－７の第１トランジスタＴ１０１のドレインが行方向に沿ってビット線ＢＩＴ１０１－０～ＢＩＴ１０１－７により共通接続される。
　そして、メモリセルの第１トランジスタＴ１０１のゲートであるセレクトゲートＳＧ１００が列方向に沿って、セレクトゲート配線ＳＧ１０１により共通接続される。また、メモリセルの第２トランジスタＴ１０２のゲートであるコントロールゲートＣＧ１００が列方向に沿って、コントロールゲート配線ＣＧ１０１により共通接続される。
　また、列方向に１バイト単位で選択される列選択範囲内ごとにソース線Ｓ１０１～Ｓ１０ｎが設けられ、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが、それぞれソース線Ｓ１０１～Ｓ１０ｎにより共通接続される。行デコーダ１２００－１～１２００－ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路１２０３は、行デコーダ１２００－１～１２００－ｍから出力される行選択信号をセレクトゲートＳＧ１００に印加する第１の電圧ＶＰ１０１の信号に変換する。また、第２のレベルシフト回路１２０５は、行デコーダ１２００－１～１２００－ｍから出力される行選択信号をコントロールゲートＣＧ１００に印加する第２の電圧ＶＰ１０２の信号に変換する。
　列デコーダ１４００－１～１４００－ｎは、アドレス信号を受けてメモリセルを１バイト単位で選択する列選択信号を出力する。第３のレベルシフト回路１４０３は、列デコーダ１４００－１～１４００－ｎから出力される列選択信号を第３の電圧ＶＰ１０３の信号に変換する。
　列選択トランジスタ、例えば、列選択トランジスタＣ１０１－０～Ｃ１０１－７は、第３のレベルシフト回路１４０３から出力される列選択信号ＶＰ１０３をゲート入力とし１バイト単位のメモリセルのビット線ＢＩＴ１０１－０～ＢＩＴ１０１－７を選択する。この列選択トランジスタＣ１０１－０～Ｃ１０１－７により選択された１バイトのビット線ＢＩＴ１０１－０～ＢＩＴ１０１－７に、当該列選択トランジスタを介して、１バイトのデータ入出力線Ｄａｔａ１００～Ｄａｔ１００ａ７が接続される。
　また、データ入力変換回路１５００は、１バイト単位の書き込みデータＤｉｎ１００～Ｄｉｎ１０７の入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７およびビット線を通して第１トランジスタのドレインに印加する第４の電圧信号ＶＰ１０４を出力する。また、データ読み出しの際には、センスアンプ１６００－０～１６００－７により、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７に読み出されたメモリセルのデータを増幅して外部に出力する。
　このように、第１２の実施形態に示す本発明の不揮発性半導体メモリ装置では、行デコーダ１２００－１～１２００－ｍから出力される行選択信号からセレクトゲートＳＧ１００に印加する信号を第１の電圧ＶＰ１０１に変換し、各メモリセルのセレクトゲートＳＧ１００に出力する。
　また、行デコーダから出力される行選択信号を第２の電圧ＶＰ１０２に変換して、各メモリセルのコントロールゲートＣＧ１００に出力する。すなわち、セレクトゲートＳＧ１００およびコントロールゲートＣＧ１００をともに共通化する。そして、列方向のメモリセルの選択は、列選択トランジスタにより行う。
　これにより、本発明の不揮発性半導体メモリ素子を使用して、不揮発性半導体メモリ装置を構成することができると共に、セレクト回路を削減でき、メモリセル配置上の面積をより縮小できる。
［第１３の実施形態］
　ところで、図１８に示す例では、便宜上、メモリセルアレイの単位はバイト毎にまとめて配置したが、この例では、セレクトゲートＳＧ１００も、コントロールゲートＣＧ１００も、各メモリセルアレイに共通に設定されており、特にバイト単位でまとめる必要は無い。
　例えば、図１８において、列デコーダ１４００－１～１４００－ｎによる列アドレスの振り分けは、１～ｎまでのｎ本あるので、第１のメモリセルブロックとして、メモリセルＭ１１１－０～Ｍ１１ｎ－０、第２のメモリセルブロックとして、Ｍ１１１－１～Ｍ１１ｎ－１、第８のメモリセルブロックとして、Ｍ１１１－７～Ｍ１１ｎ－７のメモリセル群を含むアレイとしてもよい。この場合は、１バイト分のメモリセルのそれぞれが８個のメモリセルブロックに分割して配置される。
　図１９は、本発明の第１３の実施形態に係わる不揮発性半導体メモリ装置の構成を示す図であり、列方向にｎビットのアドレス単位でまとめてメモリセルブロックを構成する例である。
　図１９に示す例では、データ入力信号をＤｉｎ１００～Ｄｉｎ１０７（ＩＯ－１００～ＩＯ－１０７）の８ビット構成とし、メモリセルアレイは、列方向にｎビットおよび行方向にｍビットの単位で、８分割されたメモリセルブロック１１００－０～１１００－７により構成する。すなわち、メモリセルは、Ｍ１１１－０～Ｍ１１ｎ－０、・・・、Ｍ１１１－７～Ｍ１１ｎ－７というように、列方向にｎビットのアドレス単位でまとめて、メモリセルブロック１１００－０～１１００－７までを構成する。
　各メモリセルの第１トランジスタのゲートであるセレクトゲートＳＧ１００が列方向に沿ってセレクトゲート配線ＳＧ１０１～ＳＧ１０ｍにより共通接続される。また、各メモリセルの第２トランジスタのゲートであるコントロールゲートＣＧ１００が列方向に沿ってコントロールゲート配線ＣＧ１０１～ＣＧ１０ｍにより共通接続される。また、各メモリセルのソースが、ソース線Ｓ１０１により共通接続される。
　行デコーダ１２００－１～１２００－ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路１２０３は、行デコーダ１２００－１～１２００－ｍから出力される行選択信号をセレクトゲートＳＧ１００に印加する第１の電圧ＶＰ１０１の信号に変換する。また、第２のレベルシフト回路１２０５は、行デコーダ１２００－１～１２００－ｍから出力される行選択信号をコントロールゲートＣＧ１００に印加する第２の電圧ＶＰ１０２の信号に変換する。
　列デコーダ１４００－１～１４００－ｎは、メモリセルブロックにおける列方向のビット数ｎに対応して設けられるｎ個の列デコーダであり、各メモリセルブロック１１００－０～１１００－７のそれぞれから１つのメモリセルを選択する列選択信号を出力する。第３のレベルシフト回路１４０３は、列デコーダから出力される列選択信号を第３の信号電圧ＶＰ１０３の信号に変換して出力する。
　また、８個のメモリセルブロック１１００－０～１１００－７のそれぞれに対応して、ｎビット単位の列選択トランジスタ（Ｃ１０１－０～Ｃ１０ｎ－０、・・・・、Ｃ１０１－７～Ｃ１０ｎ－７）が設けられ、この列選択トランジスタは、第３のレベルシフト回路１４０３から出力される列選択信号ＶＰ１０３をゲート入力とし、各メモリセルブロック１１００－０～１１００－７ごとに１つのメモリセルのビット線を選択し、合計８ビットのメモリセルを選択する。
　この列選択トランジスタにより選択されたメモリセルは、当該列選択トランジスタを介して、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７に接続される。またデータ入力変換回路１５００は、１バイト単位の書き込みデータの入力信号Ｄｉｎ１００～Ｄｉｎ１０７を受けてデータの書き込み行う際に、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７を通してメモリセルの第１トランジスタのドレインに印加する第４の電圧ＶＰ１０４の信号を出力する。また、センスアンプ１６００－０～１６００－７は、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７に読み出されたメモリセルのデータを増幅して外部に出力する。
　このような構成により、本発明の不揮発性半導体メモリ装置において、列方向にｎビットのアドレス単位でまとめてメモリセルブロックを構成することができる。また、図１９に示す例では、メモリセルアレイを列方向に８分割する例について説明したが、これに限らず、入出力するＩ／Ｏデータのビット数ｋ（ｋ≧１）に応じて、メモリセルアレイを列方向に任意のｋ個に分割することができる。
［第１４の実施形態］
　図２０Ａ～図２０Ｆは、本発明の第１４の実施形態に係る不揮発性半導体メモリ素子の構成を示す図であり、ＥＥＰＲＯＭセルの例を示す図である。
　図２０Ａ～図２０Ｆに示す不揮発性半導体メモリ素子（メモリセル）が、図１Ａ～図１Ｅに示す不揮発性半導体メモリ素子（メモリセルセル）と構成上異なるところは、コントロールゲートＣＧ１１９に繋がるｎ型拡散層１０１７及びコンタクト１０１８を削除してｎ型ウェル１００２と切り離し、新たに、ｎ型拡散層１０２６、メタル配線１０２８、およびｎ型拡散層１０２６とメタル配線１０２８を接続するコンタクト１０２７を設けた点である。このｎ型拡散層１０２６とメタル配線１０２８により、ｎ型ウェル１００２に所望の電圧ＣＧＷｅｌｌ１００を与えるように構成されている。このｎ型拡散層１０２６、コンタクト１０２７及びメタル配線１０２８はメモリセルの空きスペースに配置することができ、メモリセルの面積を大きくすることはなく、図１Ａ～図１Ｅに示すｎ型拡散層１０１７、コンタクト１０１８を削除することによる面積縮小効果が大きい。
　図２０Ａに第１４の実施形態に係るメモリセル（ＥＥＰＲＯＭセル）の平面図を示す。図２０Ｂには等価回路図、図２０Ｃには、図２０ＡのＡ１０－Ａ１０’に沿った断面図、図２０ＤにはＢ１０－Ｂ１０’に沿った断面図、図２０ＥにはＣ１０－Ｃ１０’に沿った断面図、図２０Ｆには、Ｅ１０－Ｅ１０’に沿った断面図を示す。
　このメモリセルは、図２０Ｂの等価回路に示すように、トランジスタＴ１０１、トランジスタＴ１０２、キャパシタＣ１０１からなり、ドレインＤ１００、ソースＳ１００、セレクトゲートＳＧ１００、コントロールゲートＣＧ１００、およびフローティングゲートＦＧ１００を有する。Ｃ１０１は、コントロールゲートＣＧ１００とフローティングゲートＦＧ１００との間のキャパシタである。
　構造的には、図２０Ａ～図２０Ｆにおいて、１００１はｐ型半導体基板、１００２は１上に形成されたｎ型ウェル（ｎ－ｗｅｌｌ）、１００３はＴ１０１を構成するトランジスタ、１００４はトランジスタＴ１０２を構成するフローティングゲート型トランジスタ、１００５はトランジスタＴ１０１のドレインとなるｎ型拡散層、１００６はトランジスタＴ１０１のソースでありトランジスタＴ１０２のドレインともなるｎ型拡散層、１００７はトランジスタＴ１０２のソースとなるｎ型拡散層、１００８はトランジスタＴ１０１のゲートとなるポリシリコン層、１００９はトランジスタＴ１０２のフローティングゲートとなるポリシリコン層でキャパシタＣ１０１の一端となる。
　１０１０はｎ型拡散層１００５とメタル配線１０１２とを接続するコンタクト、１０１１は拡散層１００７とメタル配線１０１３とを接続するコンタクト、１０１２はトランジスタＴ１０１のドレインＤ１００を引き出すためのメタル配線、１０１３はフローティングゲート型トランジスタＴ１０２のソースＳ１００を引き出すためのメタル配線、１０１４はキャパシタＣ１０１、１０１５はｐ型拡散層であり、キャパシタＣ１０１の他端となる。１０１６はｐ型拡散層１０１５とコントロールゲートに電圧を供給するコントロールゲート配線（メタル配線）１０１９とを接続するコンタクト、１０２６はｎ型ウェル１００２上に形成されたｎ型拡散層、１０２７はｎ型拡散層１０２６とメタル配線１０２８とを接続するコンタクトである。
　このメモリセルの図面の特徴は、ビット線となる、メモリセルのドレインのメタル配線１０１２を縦方向に配置し、セレクトゲートとなるポリシリコン層１００８と、コントロールゲート配線１０１９を横方向に配置し、また、ｎ型ウェル１００２へ所望の電圧を供給するメタル配線１０２８を縦方向に配置した点である。これにより、メモリセルの面積を最小限にしたことである。
　図２１は、図２０Ａ～図２０Ｆに示すメモリセルの動作を説明するための図である。以下、図２１を参照して、その動作について説明する。
　メモリセルへの書き込みに関しては、方式は２つある。第１の方法はホットエレクトロン注入による書き込み方式である。書き込み１－１として、セレクトゲートＳＧ１００に８Ｖ、コントロールゲートＣＧ１００に３～８Ｖ、ドレインＤ１００に５Ｖ、Ｓ１００に０Ｖを印加する。ドレインおよびゲートに高電圧が印加され、飽和領域にて動作を行うため、ドレイン近傍で空乏層に高電界が印加され、ホットエレクトロンが発生し、それがフローティングゲートに注入される。電子が注入されるため、トランジスタＴ１０２の閾値は見かけ上、高くなる。
　消去の場合は、セレクトゲートＳＧ１００に１０Ｖ、コントロールゲートＣＧ１００に０Ｖ、ドレインＤ１００に８Ｖ、ソースＳ１００をｏｐｅｎあるいは２Ｖ程度にバイアスして置く。この状態では、ドレインＤ１００とフローティングゲートＦＧ１００間に高電界が印加され、ファウラーノルトハイムのトンネル電流が流れ、フローティングゲートから電子がドレインに放出され、見かけ上、閾値が下がって見える。
　読み出しは、セレクトゲートＳＧ１００に３Ｖ、コントロールゲートＣＧ１００に０Ｖ、ドレインＤ１００に１Ｖ、ソースＳ１００に０Ｖを印加すると、書き込み状態（閾値が正）であれば、電流は流れず“０”と判断、消去状態（閾値が負）であれば、電流が流れ、“１”と判断される。
　また、第２の書き込み方式は、書き込みもファウラーノルトハイムのトンネル電流を用いて行う方法で、セレクトゲートＳＧ１００に８Ｖ、コントロールゲートＣＧ１００に１５Ｖ、ドレインＤ１００に０Ｖ、ソースＳ１００はｏｐｅｎあるいは２Ｖ程度を印加すれば、電子がフローティングゲートに注入されて書き込み状態となる。
　また、図２１の動作表に示すように、書き込み、消去、読み出しにおいて、コンタクト１０２７及びメタル配線１０２８によりｎ型ウェル１００２に与える電圧ＣＧＷｅｌｌ１００は、コントロールゲートとなるｐ型拡散層１０１５が正バイアスにならないように、常に高電位にしておく。
　なお、図３Ａに示すメモリセルのトランジスタＴ１０２のみの特性（ＶＣＧ－Ｉｄ特性）と、図４Ａに示すトランジスタＴ１０１およびＴ１０２の特性（ＶＳＧ－Ｉｄ特性）は、図２０Ａ～図２０Ｆに示す第１４の実施形態に係るメモリセルについても同様である。
　なお、図２０Ａ～図２０Ｆに示す第１４の実施形態の不揮発性半導体メモリ素子において、前述の第１トランジスタはトランジスタＴ１０１が、前述の第２トランジスタはトランジスタＴ１０２がそれぞれ相当する。また、前述の第１トランジスタのドレインとなる第１のｎ型拡散層はｎ型拡散層１００５が、前述の第２のｎ型拡散層はｎ型拡散層１００６が、前述の第３のｎ型拡散層はｎ型拡散層１００７が、前述の第７のｎ型拡散層がｎ型拡散層１０２６が、それぞれ相当する。また、前述の第１のゲート領域部は、ＭＯＳトランジスタ１００３における第１のｎ型拡散層１００５と第２のｎ型拡散層１００６との間の領域が相当し、前述の第２のゲート領域部は、フローティングゲート型トランジスタ１００４における第２のｎ型拡散層１００６と第３のｎ型拡散層１００７との間の領域が相当する。また、前述の第１のメタル配線はメタル配線１０１２が、前述のポリシリコン層はポリシリコン層１００８が、前述の第２のメタル配線はメタル配線１０１３が、前述の第３のメタル配線はメタル配線１０２８が、それぞれ相当する。
　また、フローティングゲートへの電荷の蓄積時（書き込み時）において、前述の第１トランジスタのゲートに印加される第１の高電圧は、図２１の動作表に示すセレクトゲートＳＧ１００の電圧“８”Ｖが相当し、前述のドレインに印加する第２の電圧は、ドレインＤ１００の電圧“５”Ｖが相当し、前述のコントロールゲートに印加する第３の電圧は、コントロールゲートＣＧ１００の電圧“３～８”Ｖが相当する。また、フローティングゲートへの電荷の消去時において、前述の第１トランジスタのゲートに印加される第４の電圧は、セレクトゲートＳＧ１００の電圧“１０”Ｖが相当し、前述の第１トランジスタのドレインに印加される第５の電圧は、ドレインＤ１００の電圧“８”Ｖが相当し、前述の第２トランジスタのソースに印加される第６の電圧は、ソースＳ１００の電圧“２”Ｖが相当する。
　そして、半導体基板表面上の第１の方向（図２０Ａ上において上下方向）に、第１トランジスタと第２トランジスタを形成するトランジスタ形成部１０３０を配置する。このトランジスタ形成部１０３０は、上から順番に、第１トランジスタＴ１０１のドレインとなる第１のｎ型拡散層１００５と、第１トランジスタのチャネルを形成する第１のゲート領域部（第１の拡散層１００５と第２の拡散層１００６の中間の領域）と、第１トランジスタＴ１０１のソースであり第２トランジスタのドレインともなる第２のｎ型拡散層１００６と、第２トランジスタＴ１０２のチャネルを形成する第２のゲート領域部（第２の拡散層１００５と第３の拡散層１００７の中間の領域）と、ソースとなる第３のｎ型拡散層１００７とが配置される。
　このトランジスタ形成部１０３０の左側に、第１のメタル配線１０１２を上下方向に配置する。
　このメタル配線１０１２は、トランジスタ形成部１０３０と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線１０１２は第１トランジスタのドレイン（第１のｎ型拡散層１００５）とコンタクト１０１０により接続される。また、第１トランジスタＴ１０１の第１のゲート領域部に対向するようにしてポリシリコン層１００８が左右方向に形成される。
　トランジスタ形成部１０３０の左側には、ｎ型ウェル１００２が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート１００９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル１００２の表面に対向し、かつ右端部側の領域が第２トランジスタの第２のゲート領域部（第２のｎ型拡散層１００６と第３のｎ型拡散層１００７の中間のチャネル形成領域）に対向するように配置される。
　ｎ型ウェル１００２の左側の領域には、このｎ型ウェル１００２のフローティングゲート１００９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層１０１５が左右方向に形成される。このｐ型拡散層１０１５とコントロールゲート配線１０１９はコンタクト１０１６により接続される。このコントロールゲート配線１０１９は、フローティングゲート１００９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト１０１６によりｐ型拡散層１０１５と接続される。第２のメタル配線１０１３は、第２トランジスタＴ１０２のソースとなる第３のｎ型拡散層１００７に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線１０１３はコンタクト１０１１により第３のｎ型拡散層１００７に接続される。
　また、ｐ型拡散層１０１５の上側、かつ第１のｎ型拡散層１００５の左側の位置に、所定の幅と深さを持って第７のｎ型拡散層１０２６を形成する。そして、トランジスタ形成部１０３０と平行にかつ半導体基板表面から所定の距離を隔てて配置される第３のメタル配線１０２８を設け、このメタル配線１０２８と第７のｎ型拡散層１０２６とをコンタクト１０２７により接続する。このメタル配線１０２８とｎ型拡散層１０２６とにより、ｎ型ウェル１００２に所望の電位を与える。
　これにより、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。
［第１５の実施形態］
　図２２は、本発明の第１５の実施形態に係る不揮発性半導体メモリ装置の構成を示す図である。図２２に示す例は、図２０Ａ～図２０Ｆに示すメモリセルをマトリックスアレイ（メモリセルアレイ）に組み込んだＥＥＰＲＯＭの回路例である。
　図２２に示すメモリセルアレイの構成においては、例えば、メモリセルアレイ（メモリセルブロック）をＩＯ－１００～ＩＯ－１０７の８ビット構成とし、メモリセルＭ１１１－０～Ｍ１１１－７、～、Ｍ１ｍ１－０～Ｍ１ｍ１－７をまとめてメモリセルアレイ１１００－１を構成する。このように、８ビット単位でまとめて、メモリセルアレイ１１００－ｎまで構成する。
　メモリセルＭ１１１－０からＭ１１１－７はそれぞれ、セレクトゲート配線ＳＧ１０１、コントロールゲート配線ＣＧ１１１およびソース配線Ｓ１０１に共通接続される。他のメモリセルも同様に、メモリセルＭ１ｍ１－０～Ｍ１ｍ１－７は、セレクトゲート配線ＳＧ１０ｍ、コントロールゲート配線ＣＧ１ｍ１、ソース配線Ｓ１０１に接続される。メモリセルＭ１１ｎ－０～Ｍ１１ｎ－７はセレクトゲート配線ＳＧ１０１、コントロールゲート配線ＣＧ１１ｎ、ソース配線Ｓ１０ｎに接続され、メモリセルＭ１ｍｎ－０～Ｍ１ｍｎ－７はセレクトゲート配線ＳＧ１０ｍ、コントロールゲート配線ＣＧ１ｍｎ、ソース配線Ｓ１０ｎにそれぞれ接続される。また、各ソース線Ｓ１０１～Ｓ１０ｎは、それぞれトランジスタ１１０１－０～１１０１－ｎに接続され、トランジスタ１１０１－０～１１０１－ｎのゲート入力信号ＥＢ１００により、各ソース線Ｓ１０１～Ｓ１０ｎをオープンにするか、接地電位（０Ｖ）にするかが選択される。
　一方、行アドレスを基にメモリセルの選択信号を出力する行デコーダ１２００－１～１２００－ｍにより、メモリセルのセレクトゲートＳＧ１００とコントロールゲートＣＧ１００を選択するように設定される。行デコーダ１２００－１～１２００－ｍは、行アドレス信号を受けて行選択信号を出力する行デコーダ回路１２０１、この行デコーダ回路１２０１の出力を受けて反転信号を出力するインバータ１２０２と、インバータ１２０２の出力を高電圧ＶＰ１０１に変換するレベルシフト回路１２０３より構成される。レベルシフト回路１２０３の出力（電圧ＶＰ１０１の信号）は、セレクトゲートＳＧ１０１に供給されるのと同時に、セレクト回路１３００－１１のトランジスタ１３０３のドレインに供給される。
　セレクト回路１３００－１１は、後述する列デコーダからの選択信号を受けて、レベルシフト回路１２０３の出力信号をメモリセル（例えば、メモリセルＭ１１１－０）のコントロールゲート配線ＣＧ１１１に転送する転送ゲートトランジスタ１３０３、および列デコーダが非選択のときに、コントロールゲートＣＧ１００をＧＮＤに設定するスイッチ用トランジスタ１３０４より構成される。転送ゲートトランジスタ１３０３には、列デコーダ回路の出力信号ＣＯＬ１０１ａ、スイッチ用トランジスタ１３０４には、列デコーダ出力の反転信号ＣＯＬ１０１ａＢが入力される。
　一方、列アドレスにより選択される列デコーダ１４００－１～１４００－ｎが設けられ、列デコーダ１４００－１～１４００－ｎは、列アドレスにより選択信号を出力するデコーダ回路１４０１、インバータ１４０２および、インバータ１４０２の出力を高電圧ＶＰ１０３に変換するレベルシフト回路１４０３、デコーダ回路１４０１の出力を受けるＮＡＮＤ回路１４０４、及びＮＡＮＤ回路１４０４の出力を受けて高電圧ＶＰ１０２に変換するレベルシフト回路１４０５により構成される。レベルシフト回路１４０５の出力が前述の信号ＣＯＬ１０１ａ、ＮＡＮＤ回路１４０４の出力が前述のＣＯＬ１０１ａＢである。また、レベルシフト回路１４０３の出力は信号ＣＯＬ１０１ｂとなる。
　さらに、メモリセルＭ１１１－０～Ｍ１ｍ１－０のドレインはビット線ＢＩＴ１０１－０に、Ｍ１１１－７～Ｍ１ｍ１－７のドレインはＢＩＴ１０１－７に接続される。ビット線ＢＩＴ１０１－０～ＢＩＴ１０１－７はそれぞれ列デコーダ回路の出力信号ＣＯＬ１０１ｂにより選択される列選択トランジスタＣ１０１－０～Ｃ１０１－７に接続され、列選択トランジスタＣ１０１－０～Ｃ１０１－７の他端は、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７にそれぞれ接続される。データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７は、書き込みデータ入力信号Ｄｉｎ１００～Ｄｉｎ１０７を受けて書き込み、消去に必要な高電圧信号ＶＰ１０４を出力する、データ入力変換回路１５００に接続される。
　また、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７は、読み出しデータを増幅して外部に出力するセンスアンプ１６００－０～１６００－７に接続され、出力データＤｏｕｔ１００～Ｄｏｕｔ１０７を出力する。メモリセルアレイ（メモリセルブロック）１１００－ｎについても同様の接続が行われる。
　次に、このメモリの動作を説明する。
　例えば、Ｍ１１１－０～Ｍ１１１－７の８ビットのメモリセルが選択されるとした場合の書き込み動作を説明する。行アドレスにより行デコーダ１２００－１が選択される。行アドレスにより行デコーダ回路１２０１が選択され“１”を出力する。インバータ１２０２の出力は“０”となり、レベルシフト回路１２０３は電圧ＶＰ１０１（例えば８Ｖ）の信号を出力する。
　また、列アドレスにより列デコーダ１４００－１が選択され、デコーダ回路１４０１が“１”を出力、インバータ１４０２が“０”を出力、レベルシフト回路１４０３はＣＯＬ１０１ｂ信号としてＶＰ１０３（例えば１０Ｖ）を出力する。ＮＡＮＤ１４０４には書き込み信号Ｗ１００が入力される。
　書き込み時は書き込み信号Ｗ１００は“１”となるので、ＮＡＮＤ回路１４０４は“０”となり、レベルシフト回路１４０５は電圧ＶＰ１０２（例えば５Ｖ）の信号を出力する。ＮＡＮＤ回路１４０４の出力信号ＣＯＬ１０１ａＢ、レベルシフト回路１４０５の出力信号ＣＯＬ１０１ａはセレクト回路１３００－１１～１３００－１ｍに供給される。
　セレクト回路１３００－１１は、トランジスタ１３０３が信号ＣＯＬ１０１ａを受けてオンし、トランジスタ１３０４が信号ＣＯＬ１０１ａＢを受けてオフする。セレクトゲートＳＧ１０１には、レベルシフト回路１２０３の出力信号、すなわち電圧ＶＰ１０１（８Ｖ）の信号が供給され、コントロールゲートＣＧ１１１にはセレクトゲートＳＧ１０１の信号がトランジスタ１３０３を介して供給される。
　このとき、書き込み入力データＤｉｎ１００～Ｄｉｎ１０７は、データ入力変換回路１５００を介して、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７に書き込み電圧ＶＰ１０４（例えば５Ｖ）を供給する。ここで、「Ｄｉｎ１００＝“０”（書き込み）、・・・、Ｄｉｎ１０７＝“１”（書き込み禁止）」を入力すると、「Ｄａｔａ１００＝５Ｖ、Ｄａｔａ１０７＝０Ｖ」となり、列選択トランジスタＣ１０１－０～Ｃ１０１－７がオンしているので、ビット線ＢＩＴ１１１－０には５Ｖ、ＢＩＴ１１１－７には０Ｖが印加される。従って、メモリセルＭ１１１－０には“０”データが書き込まれ、閾値が高くなる。また、Ｍ１１１－７は“１”データ（書き込み禁止）となり、閾値は低いままになる。
　一方、列デコーダ１４００－ｎが非選択となり、出力信号ＣＯＬ１０ｎａ、ＣＯＬ１０ｎａＢがそれぞれ“０”、“１”となるので、セレクト回路１３００－１ｎ～１３００－ｍｎが非選択となり、メモリセルアレイ１１００－ｎは非選択状態となる。また、行デコーダ１２００－ｎも非選択となり、レベルシフト回路１２０３の出力は“０”（０Ｖ）となるので、Ｍ１ｍ１－０～Ｍ１ｍ１－７は非選択となる。
　ここで、書き込みに関しては、消去時に過消去されていると、メモリセルのトランジスタＴ１０２が非飽和領域で動作するので、初期は書き込みがしづらい問題がある。この場合は、書き込み時、コントロールゲートＣＧ１００の電圧（ＶＰ１０２）を、最初は４Ｖ，次に５Ｖ、６．０Ｖ・・・等、複数回書き込みを行い、都度電圧ＶＰ１０２をステップアップしていけば、Ｔ１０２のコントロールゲートには、「ＶＰ１０２―Ｖｔｈ（トランジスタ１３０３の閾値電圧）」の電圧が印加され、常に飽和領域で動作させることが出来、結果的に、高速書き込みが達成できる。
　なお、電圧ＶＰ１０１、ＶＰ１０２、ＶＰ１０３、ＶＰ１０４は、例えば、前述した図７に示す電源電圧制御回路１７００により発生させることができる。この電源電圧制御回路１７００は電源昇圧回路１７０１を有しており、この電源昇圧回路１７０１は、発信器（オシレータ）、チャージポンプ、電圧検知回路等（いずれも図示せず）で構成されている。そして、外部電源ＶＣＣ１００（例えば３Ｖ）を電源として、内部昇圧を行い、各種の出力電圧（例えば１０Ｖ）を出力する。この電源電圧制御回路１７００により、図８Ａに示すように、書き込み時の電圧ＶＰ１０２をステップアップして出力することができる。
　消去時は、行デコーダ１２００－１のレベルシフト回路１２０３の出力は電圧ＶＰ１０１（１０Ｖ）となり、セレクトゲートＳＧ１０１に１０Ｖ印加、列デコーダ１４００－１はＷ１００＝“０”となるので、レベルシフト回路１４０５の出力信号ＣＯＬ１０１ａは０Ｖ，レベルシフト回路１４０３の出力信号ＣＯＬ１０１ｂがＶＰ１０３（１０Ｖ）を出力する。
　データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７には、データ入力変換回路１５００を介してＶＰ１０４（８Ｖ）が出力される。また、消去制御信号ＥＢ１００が“０”となり、トランジスタ１１０１－１～１１０１－ｎがオフする。従って、メモリセルＭ１１１～Ｍ１１ｎは、ドレインが８Ｖ，コントロールゲートが０Ｖ，ソースがｏｐｅｎとなり、消去される。
　読み出しは、レベルシフト回路１２０３から電圧ＶＰ１０１（３Ｖ）が出力され、信号Ｗ１００が“０”なので、レベルシフト回路１４０５は“０”（０Ｖ）出力、ＮＡＮＤ１４０４は、“１”出力となる。データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７には、センスアンプ１６００－０～１６００－７より、ビット線プリチャージ電圧１Ｖが印加され、メモリセルＭ１１１－０が書き込み状態（オフ）であれば、ビット線ＢＩＴ１１１－０は１Ｖ，メモリセルＭ１１１－７が消去状態（オン）であれば、電流が流れ、ビット線ＢＩＴ１１１－７およびＤａｔａ１０７のレベルが下がり、この電圧差をセンスアンプ１６００－０～１６００－７が検知して、Ｄｏｕｔ１００＝“０”、Ｄｏｕｔ１０７＝“１”を出力する。
　なお、図２２に示す本発明の第１５の実施形態の不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）において、前述の第１のレベルシフト回路はレベルシフト回路１２０３が、前述の第２のレベルシフト回路はレベルシフト回路１４０５が、前述の第３のレベルシフト回路は、レベルシフト回路１４０３がそれぞれ相当する。
　そして、第１５の実施形態に示す不揮発性半導体メモリ装置では、その構成として、メモリセルが各行ごとに列方向に１バイト単位（例えば、メモリセルＭ１１１－０～Ｍ１１１－７）で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。また、各メモリセルＭ１１１－０～Ｍ１ｍｎ－７の第１トランジスタＴ１０１のドレインが行方向に沿ってビット線ＢＩＴ１０１－０～ＢＩＴ１０ｎ－７により共通接続される。
　そして、メモリセルの第１トランジスタＴ１０１のゲートであるセレクトゲートＳＧ１００が列方向に沿って、セレクトゲート配線ＳＧ１０１～ＳＧ１０ｍにより共通接続される。また、メモリセルブロックごとに、メモリセルの第２トランジスタＴ１０２のゲートであるコントロールゲートＣＧ１００が列方向に沿って、コントロールゲート配線ＣＧ１１１～ＣＧ１ｍｎにより共通接続される。
　また、列方向に１バイト単位で選択される列選択範囲内ごとにソース線Ｓ１０１～Ｓ１０ｎが設けられ、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースがソース線Ｓ１０１～Ｓ１０ｎにより共通接続される。
　行デコーダ１２００－１～１２００－ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を出力する。第１のレベルシフト回路１２０３は、行デコーダ１２００－１～１２００－ｍから出力される信号をセレクトゲートＳＧ１００に印加する第１の電圧ＶＰ１０１の信号に変換する。列デコーダ１４００－１～１４００－ｎは、アドレス信号を受けてメモリセルを１バイト単位で選択する列選択信号を出力する。第２のレベルシフト回路１４０５は、列デコーダ１４００－１～１４００－ｎから出力される列選択信号を第２の電圧ＶＰ１０２の信号に変換する。第３のレベルシフト回路１４０３は、列デコーダから出力される列選択信号を第３の電圧ＶＰ１０３の信号に変換する。
　セレクト回路１３００－１１～１３００－ｍｎは、第１のレベルシフト回路１２０３の出力信号ＶＰ１０１をそのままセレクトゲートＳＧ１００に転送すると共に、第１のレベルシフト回路１２０３から出力される行選択信号ＶＰ１０１をドレイン入力とし、第２のレベルシフト回路１４０５から出力される列選択信号ＶＰ１０２をゲート入力とする転送ゲートトランジスタ１３０３を有している。この転送ゲートトランジスタ１３０３により、第１のレベルシフト回路１２０３から出力される行選択信号ＶＰ１０１か、または、第２のレベルシフト回路１４０５の出力信号ＶＰ１０２と、転送ゲートトランジスタ１３０３の閾値Ｖｔｈの電圧と、の差の電圧信号（ＶＰ１０２－Ｖｔｈ）をコントロールゲート配線ＣＧ１１１～ＣＧ１ｍｎに転送する。
　列選択トランジスタ、例えば、列選択トランジスタＣ１０１－０～Ｃ１０１－７は、第３のレベルシフト回路１４０３から出力される列選択信号ＶＰ１０３をゲート入力とし１バイト単位のメモリセルのビット線を選択する。この列選択トランジスタＣ１０１－０～Ｃ１０１－７により選択された１バイトのビット線ＢＩＴ１０１－０～ＢＩＴ１０１－７に、当該列選択トランジスタを介して、１バイトのデータ入出力線Ｄａｔａ１００～Ｄａｔａ１０７が接続される。
　また、データ入力変換回路１５００は、１バイト単位の書き込みデータＤｉｎ１００～Ｄｉｎ１０７の入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７およびビット線を通して第１トランジスタのドレインに印加する第４の電圧信号ＶＰ１０４を出力する。また、データ読み出しの際には、センスアンプ１６００－０～１６００－７により、データ入出力線Ｄａｔａ１００～Ｄａｔａ１０７に読み出されたメモリセルのデータを増幅して外部に出力する。
　このように、第１５の実施形態に示す本発明の不揮発性半導体メモリ装置では、行デコーダから出力される行選択信号からセレクトゲートＳＧ１００に印加する信号を第１の電圧ＶＰ１０１に変換し、列デコーダから出力される列選択信号を第２の電圧ＶＰ１０２に変換する。そして、セレクト回路１３００－１１～１３００ｍｎにおいて、第１の電圧ＶＰ１０１をそのままセレクトゲートＳＧ１００に転送すると共に、第２の電圧ＶＰ１０２の列選択信号をゲート入力とする第２の転送ゲートトランジスタ１３０３により、第２の電圧ＶＰ１０２と第２の転送ゲートトランジスタ１３０３の閾値Ｖｔｈで決まる電圧（例えば、ＶＰ１０２－Ｖｔｈ）をコントロールゲートＣＧ１００に転送する。
　これにより、図２０Ａ～図２０Ｆに示す不揮発性半導体メモリ素子を使用して、不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）を構成することができるため、メモリセル配置上の面積を縮小した不揮発性半導体メモリ装置を提供できる。また、第２の電圧ＶＰ１０２のレベルを制御することにより、データ書き込み時、コントロールゲートにステップアップ電圧が印加できる。
　以上、本発明の第１５の実施形態として、図２０Ａ～図２０Ｆに示す不揮発性半導体メモリ素子を用いて不揮発性半導体メモリ装置（ＥＥＰＲＯＭ）を構成する場合の例について説明したが、これに限定されず、他の構成の不揮発性半導体メモリ装置を実現することができる。
　例えば、図６に示す第２の実施形態や、図９に示す第３の実施形態や、図１８に示す第１２の実施形態と同様に、メモリセルアレイを列方向にＩ／Ｏビット単位（例えば、８ビット）でまとめた構成とすることができる。また、図１９に示す第１３の実施形態と同様に、メモリセルアレイを列方向にｎビットのアドレス単位でまとめた構成とすることができる。
［第１６の実施形態］
　図２３は、本発明の第１６の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルアレイのレイアウト配置を示している。
　図２３に示すメモリセルアレイのレイアウトは、図２０Ａ～図２０Ｆに示すメモリセルユニットをアレイ状に配置したものであり、このメモリセルユニットは、前述のようにｎ型ウェル１００２に接続するための第７のｎ型拡散層１０２６、Ｎ－Ｗｅｌｌに所定の電圧ＣＧＷｅｌｌ１００を与える第３のメタル配線１０２８、および第７のｎ型拡散層１０２６と第３のメタル配線１０２８とを接続するコンタクト１０２７を有している。この第７のｎ型拡散層１０２６、コンタクト１０２７、および第３のメタル配線１０２８はメモリセルの空きスペースに配置することができ、メモリセルの面積を大きくすることはなく、図１Ａ～図１Ｅに示すｎ型拡散層１０１７、コンタクト１０１８を削除することによる面積縮小効果が大きい。
　図２３に示すメモリセルアレイでは、セレクトゲート配線ＳＧ１１１，ＳＧ１２１，ＳＧ１３１，ＳＧ１４１，・・・、コントロールゲート配線ＣＧ１１１、ＣＧ１２１、ＣＧ１３１・・・を横に通し、ビット線ＢＩＴ１０１、ＢＩＴ１０２、ＢＩＴ１０３・・・を縦に通し、また、メタル配線１０２８を縦に通している。そして、図２０Ａ～図２０Ｆのメモリセルユニットを、メタル配線１０２８を中心にして左右に対称に配置し、ソース線Ｓ１０１を中心にして上下対称に配置し、また、ｎ型ウェル１００２を互いに共通にして、面積縮小を図っている。
　例えば、図上で最上段に配列されたメモリセル（Ｍ１１１，Ｍ１１２）においては、トランジスタＴ１０１のセレクトゲートＳＧ１００（ポリシリコン層１００８）は共通のセレクトゲート配線ＳＧ１１１に接続される。また、各メモリセル（Ｍ１１１，Ｍ１１２）のコントロールゲートＣＧ１０９が接続されるコントロールゲート配線１０１９は共通のコントロールゲート配線（メタル配線）ＣＧ１１１に接続される。同様にして、各メモリセル（Ｍ１１１，Ｍ１１２）のトランジスタＴ１０２のソースが接続される第２のメタル配線１０１３は、共通のソース線Ｓ１０１に接続される。
　また、共通のソース線Ｓ１０１の下側に配列された各メモリセル（Ｍ１２１，Ｍ１２２）のトランジスタＴ１０１のセレクトゲートＳＧ１００（ポリシリコン層１００８）は共通のセレクトゲート配線ＳＧ１２１に接続され、各メモリセルのトランジスタＴ１０２のコントロールゲートＣＧ１０９は共通のコントロールゲート配線（メタル配線）ＣＧ１２１に接続される。
　また、ｎ型ウェル１００２は、２列のメモリセル（例えば、ビット線ＢＩＴ１０１およびビット線ＢＩＴ１０２にドレインが接続される２列のメモリセル）ごとに共有されるｎ型ウェルであり、このｎ型ウェル１００２は、ｎ型ウェル１００２の複数個所に形成されたｎ型拡散層１０２６とコンタクト１０２７によりメタル配線１０２８に接続される。
　そして、図２３に示す不揮発性半導体メモリ装置では、ｎ型ウェル１００２を互いに共通にして、左右に対称に配置される２つのメモリセル（例えば、Ｍ１１１，Ｍ１１２）と、当該左右に対称に配置された２つのメモリセルに対して、第２のメタル配線１０１３（共通のソース線Ｓ１０１）を互いに共通にして下方向に対称に配置される２つのメモリセル（例えば、Ｍ１１１とＭ１１２）と、の計４つのメモリセルＭ１１１，Ｍ１１２，Ｍ１２１，Ｍ１２２を配置の基本単位とする。そして、基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。これにより、本発明による不揮発性半導体メモリ素子を、コンパクトに配置することができ、不揮発性半導体メモリ装置の面積を最小限にすることができる。
　なお、図２３に示す第１６の実施形態では、メモリセル（ビット線ＢＩＴ１０２とセレクトゲート配線ＳＧ１１１とで選択されるメモリセル）において、メタル配線１０１２は、トランジスタ形成部１０３０の左側に配置したが、真上に配置する、あるいは、右側に配置しても同様である。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線１０１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
　図２４は、図２３に示す不揮発性半導体メモリ装置の動作を説明するための図であり、動作表を示している。
　例えば、図２３のＭ１１１を選択する場合を考える。このとき、非選択となるＭ１１３の動作も含む。書き込み１－１の場合は、ビット線ＢＩＴ１０１が選択され５Ｖとなり、ＢＩＴ１０３は非選択のため０Ｖとなる。従って、Ｍ１１１には書き込みが行われるが、Ｍ１１３には書き込みが行われない。
　消去に関しても、ビット線ＢＩＴ１０１は８Ｖとなるが、ビット線ＢＩＴ１０３は０Ｖとなるので、ビット線ＢＩＴ１０３につながるメモリセルでは消去が行われない。読み出しも同様である。書き込み１－２の場合は、ビット線ＢＩＴ１０１に０Ｖが印加され、ＣＧ１０１に１５Ｖが印加されるため、メモリセルＭ１１１のドレインとコントロールゲートに１５Ｖの電界が印加され、すなわち、フローティングゲートとドレインの間には、α１００＝０．６として、「（１５Ｖ×０．６－０Ｖ）＝９Ｖ」が印加され、電子がドレインからフローティングゲートに注入されるが、ビット線ＢＩＴ１０３は非選択のときに５Ｖになるので、ドレインとフローティングゲートの間には、（１５Ｖ×０．６－５Ｖ）＝４Ｖが印加されるが、電界が弱いので、ＦＮ電流が発生せず、書き込みは起こらない。
　以上説明した本発明の実施形態おいて、第２、第３、第４、第５、第１２、および第１５の実施形態では、メモリ構成は、全て１バイト（８ビットセル）の単位で説明したが、これは便宜上の説明であり、要求仕様に応じて、ワード単位（１６ビットセル）あるいは、ダブルワード（３２ビットセル）等のメモリセルアレイ構成にしても、主旨は全く同じである。
　以上説明したように、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置においては、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現でき、ロジック混載メモリを容易に、また安価に実現できる。
［第１７の実施形態］
　図２５Ａ～図２５Ｄは、本発明の第１７の実施形態に係る不揮発性半導体メモリ素子の構成図である。なお、以下の説明において、「不揮発性半導体メモリ素子」のことを、単に「メモリセル」と呼ぶことがある。
　図２５Ａに、メモリセルの平面図を示す。図２５Ｂには等価回路図、図２５Ｃには図２５ＡのＡ２０－Ａ２０’に沿った断面図、図２５ＤにはＢ２０－Ｂ２０’に沿った断面図を示す。
　このメモリセルは、図２５Ｂの等価回路に示すように、トランジスタＴ２０１と、キャパシタＣ２０１からなり、ドレインＤ２００、ソースＳ２００、コントロールゲートＣＧ２００、フローティングゲートＦＧ２００を有する。Ｃ２０１は、コントロールゲートＣＧ２００とフローティングゲートＦＧ２００との間のキャパシタである。
　構造的には、図２５Ａ～図２５Ｄにおいて、符号２００１はｐ型半導体基板、符号２００２はｐ型半導体基板２００１上に形成されたｎ型ウェル（以下ｎ－ｗｅｌｌ）、符号２００３はトランジスタ形成部、符号２００４はトランジスタＴ２０１を構成するフローティングゲート型トランジスタのチャネル形成部（ゲート領域部）、符号２００５はトランジスタＴ２０１のｎ型拡散層、符号２００６はトランジスタＴ２０１のソースとなるｎ型拡散層、符号２００９はトランジスタＴ２０１のフローティングゲートとなるポリシリコン層でキャパシタＣ２０１の一端となる。符号２０１０は拡散層２００５とメタル配線２０１２を接続するコンタクト、符号２０１１は拡散層２００６とメタル配線２０１３を接続するコンタクト、符号２０１２はトランジスタＴ２０１のドレインＤ２００を引き出すためのメタル配線、符号２０１３はトランジスタＴ２０１のソースＳ２００を引き出すためのメタル配線、符号２０１４はキャパシタＣ２０１、符号２０１５はｐ型拡散層であり、キャパシタＣ２０１の他端となる。
　符号２０１６はｐ型拡散層２０１５とコントロールゲート配線２０１９を接続するコンタクト、符号２０１７はｎ型ウェル２００２上に形成されたｎ型拡散層、符号２０１８はｎ型拡散層２０１７とコントロールゲート配線２０１９とを接続するコンタクト、符号２０１９はコントロールゲート配線となるメタル配線、２０２０は分離用絶縁酸化膜である。
　このメモリセルの特徴は、図に示すように、トランジスタＴ２０１のｎ型拡散層２００５、およびトランジスタＴ２０１のソースとなるｎ型拡散層２００６等を含むトランジスタ形成部２００３を縦方向（図面上において上下方向）に配置する。また、ビット線となる、メモリセルのドレインのメタル配線２０１２も縦方向に配置し、コントロールゲート配線２０１９となるメタル配線を横方向（図面上において左右方向）に配置し、さらに、面積の大きくなるキャパシタＣ２０１（２００２、２００９、２０１４、２０１５、２０１６等で構成される）をコンパクトに配置して、メモリセルの面積を最小限にしたことである。
　図２６Ａ～図２６Ｃは、図２５Ａ～図２５Ｄに示すメモリセルの動作を説明するための図である。以下、図２６Ａ～図２６Ｃを参照してその動作について説明する。
　動作としては、ＯＴＰとして用いる場合と、複数回書き込み、消去を行うことが出来る、ＭＴＰとして用いる場合とがあり、場合分けして説明する。
　図２６Ａは、ＯＴＰとして動作させる場合の動作表を示している。以下、ＯＴＰとして動作させる場合を、図２６Ａを用いて説明する。
　ＯＴＰ動作の場合における書き込みは、ホットエレクトロン注入により、電子をフローティングゲートに注入する。
　この場合に、コントロールゲートＣＧ２００に６Ｖ、ドレインＤ２００に５Ｖ、ソースＳ２００に０Ｖを印加する。ドレインおよびゲートに高電圧が印加され、後述する飽和領域にて動作を行うため、ドレイン近傍で空乏層に高電界が印加され、ホットエレクトロンが発生し、それがフローティングゲートに注入される。電子が注入されるため、フローティングゲート型トランジスタＴ２０１の閾値は見かけ上、高くなる。
　なお、ここでは、書き込み電圧は、コントロールゲートＣＧ２００を６Ｖ、ドレインＤ２００を５Ｖ（ＣＧ２００＝６Ｖ、Ｄ２００＝５Ｖ）に設定したが、ホットエレクトロンが発生するために、飽和領域で動作をさせればよいので、この電圧に規定されない。例えば、コントロールゲートＣＧ２００を５Ｖ、ドレインＤ２００を５Ｖ（ＣＧ２００＝Ｄ２００＝５Ｖ）でも良いし、ドレインＤ２００の電圧が、コントロールゲートＣＧ２００の電圧より高くなっても、動作上は問題ない。
　次に、読み出しは、コントロールゲートＣＧ２００に３Ｖ、ドレインＤ２００に１Ｖ、ソースＳ２００に０Ｖを印加すると、初期の閾値は１Ｖ程度なので、書き込みしないときはトランジスタＴ２０１はオン（論理“１”）、書き込みすると、電子が注入されて閾値が見かけ上５Ｖ程度になるので、オフ（論理“０”）となり、データが記憶される。
　図２６Ｂは、ＭＴＰとして動作させる場合の動作表を示している。以下、ＭＴＰとして動作させる場合を、図２６Ｂを用いて説明する。
　ＭＴＰ動作における書き込みは、ＯＴＰの場合と同様である。
　消去の場合は、消去２－１と消去２－２の２ステップで行う。
消去２－１のステップでは、コントロールゲートＣＧ２００に０Ｖ、ドレインＤ２００に８Ｖ、ソースＳ２００をｏｐｅｎ（オープン）あるいは２Ｖ程度にバイアスして置く。この状態では、ドレインとフローティングゲート間に高電界が印加され、ファウラーノルトハイムのトンネル電流（Ｆａｕｌｅｒ－Ｎｏｒｄｈｅｉｍ：以下ＦＮトンネル電流と略す）が流れ、フローティングゲートからドレインに電子が放出され、見かけ上、閾値が下がって見える。
　次に、消去２－２のステップとして、コントロールゲートＣＧ２００に０あるいは１Ｖ、ドレインＤ２００に８Ｖ、ソースＳ２００を０Ｖとする。
　メモリセルが過消去されていれば、フローティングゲートが正に帯電しているため、ソースを０Ｖとすると、オン電流が流れる。ここで、ドレインを高電圧にしているので、弱いホットエレクトロンが発生し、書き込みが生じる。これを弱書き込み（ドレインストレス）と定義する。
　なお、図２７Ａ及び図２７Ｂは、図２５Ａ～図２５Ｄに示すメモリセルのトランジスタＴ２０１の特性を示す図であり、ＶＣＧ－ＩＤ特性を示している。図２７Ａにおいて、初期値の特性Ａ－２の状態において、書き込みを行うと、書き込み特性Ｂ－２となる。
　次に、消去２－１のステップを実行すると、過消去の特性Ｃ－２となる。その後に、消去２－２のステップを実行することにより、過消去の特性Ｃ－２から初期値の特性Ａ－２の状態に向かって書き戻すことができる。
　図２８Ａに、弱書き込みの特性を示す。図２８Ｂは、図２８Ａの特性を示す回路構成を示す図である。図２８Ａにおいて、横軸にドレインストレスを印加した時間、縦軸に閾値を取ると、例えば、ゲート電圧ＣＧ２００を０Ｖにすると、ドレインストレスを印加することで、微小ではあるがドレイン近傍の高電界により高エネルギーを得たホットエレクトロンが発生し、その一部がフローティングゲート内に取り込まれて、弱書き込みとなり、最終的に初期状態に自己収束する。ここで、もし、ゲート電圧ＣＧ２００を１Ｖにすると、収束する閾値レベルは１Ｖ並行シフトした値に収束する。この特性を用いれば、もし、消去２－１で過消去したセルがあっても、消去２－２で、ある程度任意な正の閾値に、自己収束させることができ、過消去を対策できる。
　図２９Ａに、このセルのカップリング系の等価回路を示す。図２９Ｂは、図２９Ａの回路構成を示す図である。フローティングゲートの状態が初期状態（中性状態）とすると、この系のトータルチャージはゼロということから、
（ＶＣＧ２００－ＶＦＧ２００）×Ｃ２００（ＦＣ２００）＋（Ｖｓｕｂ２００－ＶＦＧ２００）×Ｃ２００（ＦＢ２００）＋（ＶＤ２００－ＶＦＧ２００）×Ｃ２００（ＦＤ２００）＋（ＶＳ２００－ＶＦＧ２００）×Ｃ２００（ＦＳ２００）＝０、Ｃ２００（ＦＣ２００）＋Ｃ２００（ＦＢ２００）＋Ｃ２００（ＦＤ２００）＋Ｃ２００（ＦＳ２００）＝ＣＴ２００（トータル）
とすると、
ＶＦＧ２００＝ＶＣＧ２００×Ｃ２００（ＦＣ２００）／ＣＴ２００＋Ｖｓｕｂ２００×Ｃ２００（ＦＢ２００）／ＣＴ２００＋ＶＤ２００×Ｃ２００（ＦＤ２００）／ＣＴ２００＋ＶＳ２００×Ｃ２００（ＦＳ２００）／ＣＴ２００
ここで、Ｃ２００（ＦＤ２００）＝Ｃ２００（ＦＳ２００）≒０、Ｖｓｕｂ２００＝ＶＳ２００＝０とすると、
ＶＦＧ２００＝ＶＣＧ２００×Ｃ２００（ＦＣ２００）／｛Ｃ２００（ＦＣ２００）＋Ｃ２００（ＦＢ２００）｝
ここで、Ｃ２００（ＦＣ２００）／｛Ｃ２００（ＦＣ２００）＋Ｃ２００（ＦＢ２００）｝＝α２００（カップリング比）
とすると、
ＶＦＧ２００＝α２００×ＶＣＧ２００となる。
通常、α２００≒０．６に設定する。
　なお、前述のトランジスタのドレインとなる第１のｎ型拡散層はｎ型拡散層２００５が、前述の第２のｎ型拡散層はｎ型拡散層２００６がそれぞれ相当する。また、前述のゲート領域部は、第１のｎ型拡散層２００５と第２のｎ型拡散層２００６との間の領域が相当し、前述の第１のメタル配線はメタル配線２０１２が、前述第２のメタル配線はメタル配線２０１３がそれぞれ相当する。
　また、フローティングゲートへの電荷の蓄積時（書き込み時）において、前述の第１トランジスタのゲートに印加される第１の高電圧は、図２６Ａに示すコントロールゲートＣＧ２００の電圧“６”Ｖが相当し、前述のドレインＤ２００に印加する第２の電圧は、ドレインＤ２００の電圧“５”Ｖが相当する。また、前述の第１の消去部において、ドレインＤ２００に印加される第３の電圧は、図２６Ｂに示すドレインＤ２００の電圧“８”Ｖが相当し、前述のソースＳ２００に印加される第４の電圧は、ソースＳ２００の電圧“２”Ｖが相当する。また、前述の第２の消去部において、コントロールゲートＣＧ２００に印加される第５の電圧は、図２６Ｂに示す、コントロールゲートＣＧ２００の電圧“１”Ｖが相当する。
　そして、半導体基板表面上の第１の方向（図２５Ａ上において上下方向）に、トランジスタを形成するトランジスタ形成部２００３を配置し、このトランジスタ形成部２００３は、上から順番に、トランジスタＴ２０１のドレインとなる第１のｎ型拡散層２００５と、チャネルを形成するゲート領域部２００４（第１の拡散層２００５と第２の拡散層２００６の中間の領域）と、トランジスタＴ２０１のソースとなる第２のｎ型拡散層２００６とが配置される。
　このトランジスタ形成部２００３の左側に、メタル配線２０１２を上下方向に配置する。このメタル配線２０１２は、トランジスタ形成部２００３と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線２０１２はトランジスタＴ２０１のドレイン（第１のｎ型拡散層２００５）とコンタクト２０１０により接続される。
　トランジスタ形成部２００３の左側には、方形状のｎ型ウェル２００２が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート２００９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル２００２の表面に対向し、かつ右端部側の領域がトランジスタＴ２０１のゲート領域部２００４（第１のｎ型拡散層２００５と第２のｎ型拡散層２００６の中間のチャネル形成領域）に対向するように配置される。
　ｎ型ウェル２００２の左側には、このｎ型ウェル２００２のフローティングゲート２００９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層２０１５が左右方向に形成される。このｐ型拡散層２０１５とコントロールゲート配線２０１９はコンタクト２０１６により接続される。このコントロールゲート配線２０１９は、フローティングゲート２００９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト２０１６によりｐ型拡散層２０１５と接続される。第２のメタル配線２０１３は、トランジスタＴ２０１のソースとなる第２のｎ型拡散層２００６に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線２０１３はコンタクト２０１１により第２のｎ型拡散層２００６に接続される。
　このような構成により、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、ＯＴＰまたはＭＴＰを実現できる。また、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。
　なお、図２５Ａ～図２５Ｄに示す第１７の実施形態では、メタル配線２０１２を、トランジスタ形成部２００３の左側に配置したが、真上に配置したり、右側に配置することもできる。
［第１８の実施形態］
　図３０は、本発明の第１８の実施形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図３０に示す例は、本発明の不揮発性半導体メモリ素子（メモリセル）をマトリックスアレイ（メモリセルアレイ）に組み込んだ例であり、ＯＴＰの場合の例である。
　図３０に示す例では、メモリアレイの構成としては、入出力Ｉ／Ｏを、ＩＯ－０～ＩＯ－７の８ビット構成とし、メモリアレイは、列方向にｎビットおよび行方向にｍビットの単位のメモリセルブロック２１００－０～２１００－７により構成されている。すなわち、メモリセルはＭ２１１－０～Ｍ２１ｎ－０、Ｍ２１１－７～Ｍ２１ｎ－７というように、列方向にｎビットのアドレス単位でまとめて、メモリセルブロック２１００－０～２１００－７までを構成する。なお、メモリセルのソースは全て共通接続される。
　行デコーダ２２００－１～２２００－ｍは、それぞれアドレスデコーダ２２０１、インバータ２２０２およびレベルシフト回路２２０３で構成される。レベルシフト回路２２０３は、行デコーダ２２００－１～２２００－ｎから出力される行選択信号を第１の信号電圧ＶＰ２０１に変換する。レベルシフト回路２２０３の出力はそれぞれワード線ＷＬ２０１～ＷＬ２０ｍへの出力信号となる。
　ＯＴＰの場合は消去の必要が無いので、ワード線ＷＬ２０１～ＷＬ２０ｍは行方向に共通に接続できる。例えば、ワード線ＷＬ２０１はメモリセルＭ２１１－０～Ｍ２１ｎ－０、Ｍ２１１－７～Ｍ２１ｎ－７全て共通に接続される。ワード線ＷＬ２０ｍについても同様である。
　列デコーダ２３００－１～２３００－ｎも行デコーダと同様に、それぞれアドレスデコーダ２３０１、インバータ２３０２およびレベルシフト回路２３０３で構成される。レベルシフト回路２３０３は、列デコーダ２３００－１～２３００－ｎから出力され列選択信号を第２の信号電圧ＶＰ２０２に変換する。
　このレベルシフト回路２３０３の出力はそれぞれ信号ＣＯＬ２０１～ＣＯＬ２０ｎとなり、それぞれ、列選択トランジスタＣＧ２０１－０～ＣＧ２０１－７、・・・、ＣＧ２０ｎ－０～ＣＧ２０ｎ－７のゲートに入力される。例えば、列デコーダ２３００－１の出力は、列選択トランジスタＣＧ２０１－０～ＣＧ２０１－７のゲート入力信号となる。
　メモリセルのドレインが接続されるビット線ＢＩＴ２０１－０～ＢＩＴ２０１－７は列選択トランジスタＣＧ２０１－０～ＣＧ２０１－７を介して、それぞれデータ入力線Ｄ２００～Ｄ２０７に接続される。同様に、ビット線ＢＩＴ２０ｎ－０～ＢＩＴ２０ｎ－７は列選択トランジスタＣＧ２０ｎ－０～ＣＧ２０ｎ－７を介して、それぞれデータ入力線Ｄ２００～Ｄ２０７に接続される。
　データ入力線Ｄ２００～Ｄ２０７には、書き込み入力データＤｉｎ２００～Ｄｉｎ２０７を受けて、書き込みデータ（例えば、書き込み電圧５Ｖ）を出力するデータ変換回路２４００、および読み出し時のメモリセルのデータを受けて、信号を増幅出力するセンスアンプ回路２５００－０～２５００－７が接続される。
　次に動作を説明する。
　書き込み時に、例えば、行デコーダ２２００－１及び列デコーダ２３００－１が選択されると、ワード線ＷＬ２０１及び信号ＣＯＬ２０１が選択され、それぞれ６Ｖ（第１の信号電圧ＶＰ２０１）及び８Ｖ（第２の信号電圧ＶＰ２０２）の電圧が印加される。また、このとき、書き込みデータＤｉｎ２００～Ｄｉｎ２０７に対応して、データ変換回路２４００より、５Ｖ（第３の信号電圧ＶＰ２０３）がデータ入力線Ｄ２００～Ｄ２０７に出力される。
　ここで、書き込みデータとして「Ｄｉｎ２００＝Ｄｉｎ２０２＝Ｄｉｎ２０４＝Ｄｉｎ２０６＝“０”（データ書き込みする）」、「Ｄｉｎ２０１＝Ｄｉｎ２０３＝Ｄｉｎ２０５＝Ｄｉｎ２０７＝“１”（データ書き込みしない）」が入力されたとする。
　この場合、データ入出力線Ｄ２００～Ｄ２０７には、「Ｄ２００＝Ｄ２０２＝Ｄ２０４＝Ｄ２０６＝５Ｖ」、「Ｄ２０１＝Ｄ２０３＝Ｄ２０５＝Ｄ２０７＝０Ｖ」、が出力され、信号ＣＯＬ２０１が選択されて８Ｖになっているので、ビット線ＢＩＴ２０１－０、ＢＩＴ２０１－２、ＢＩＴ２０１－４、ＢＩＴ２０１－６は５Ｖとなり、ビット線ＢＩＴ２０１－１、ＢＩＴ２０１－３、ＢＩＴ２０１－５、ＢＩＴ２０１－７は０Ｖとなり、メモリセルＭ２１１－０、Ｍ２１１－２、Ｍ２１１－４、Ｍ２１１－６には書き込みが行われ、メモリセルＭ２１１－１、Ｍ２１１－３、Ｍ２１１－５、Ｍ２１１－７は書き込みが行われない。このように、任意のメモリセルに任意のデータを書き込みできる。
　読み出しは、選択されたメモリセルが消去状態（“１”；オン）であれば、メモリセルに電流が流れ、書き込み状態（“０”；オフ）であれば、電流が流れないので、それを、センスアンプ回路２５００により判定して、データＤｏｕｔ２００～Ｄｏｕｔ２０７を出力する。
　このように、第１８の実施形態に示す不揮発性半導体メモリ装置の構成においては、図３０に示すように、メモリセルはＯＴＰとして構成され、このメモリセルが列方向に８分割され、列方向にｎビットの幅を有する８個のメモリセルブロックで構成されるように配置される。
　そして、各メモリセルのトランジスタのドレインが行方向に沿ってビット線ＢＩＴ２０１－０～ＢＩＴ２０ｎ－７により共通接続され、各行ごとに設けられるワード線ＷＬ２０１～ＷＬ２０ｍにより、各行のメモリセルのトランジスタのコントロールゲートＣＧ２００が、それぞれ列方向に沿って共通接続される。また、メモリセルアレイを構成する各メモリセルのトランジスタのソースはソース線Ｓ２０１により共通接続され、このソース線Ｓ２０１はＧＮＤ（“０”Ｖ）に接続される。
　各行ごとに設けられる行デコーダ２２００－１～２２００－ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を生成すると共に、当該行選択信号を第１の信号電圧ＶＰ２０１に変換してワード線ＷＬ２０１～ＷＬ２０ｍに印加する。
　列デコーダ２３００－１～２３００－ｎは、メモリセルブロックにおける列方向のビット数ｎに対応して設けられるｎ個の列デコーダであり、各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力する。第２のレベルシフト回路２３０３は、列デコーダから出力される列選択信号を第２の信号電圧ＶＰ２０２の信号に変換して出力する。
　また、各メモリセルブロックごとに、ｎビット単位の列選択トランジスタ（ＣＧ２０１－０～ＣＧ２０ｎ－０、・・・・、ＣＧ２０１－７～ＣＧ２０ｎ－７）が設けられ、この列選択トランジスタは、第２のレベルシフト回路から出力される列選択信号ＶＰ２０２をゲート入力とし、各メモリセルブロックごとに１つのメモリセルのビット線を選択し、合計８ビット単位のメモリセルを選択する。
　この列選択トランジスタにより選択されたメモリセルは、当該列選択トランジスタを介して、データ入出力線Ｄ２００～Ｄ２０７に接続される。またデータ変換回路２４００は、１バイト単位の書き込データの入力信号Ｄｉｎ２００～Ｄｉｎ２０７を受けてデータの書き込み行う際に、データ入出力線Ｄ２００～Ｄ２０７を通してメモリセルのトランジスタのドレインに印加する第３の信号電圧ＶＰ２０３を出力する。また、センスアンプ回路２５００－０～２５００－７は、データ入出力線Ｄ２００～Ｄ２０７に読み出されたメモリセルのデータを増幅して外部に出力する。
　このような構成により、本発明の不揮発性半導体メモリ素子を使用して、ＯＴＰを構成することができる。
［第１９の実施形態］
　図３１は、本発明の第１９の実施形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図２７Ａに示す例は、ＭＴＰの例である。
　図３１に示す不揮発性半導体メモリ装置が、図３０に示す不揮発性半導体メモリ装置との構成上で異なる点は、行デコーダ２２００－１～２２００－ｍを改良した点にある。また、ワード単位で消去を行うために、メモリセルのソースは、行毎に共通接続されており、共通ソースＳ２０１～Ｓ２０ｍにより、各行ごとにソースが共通化される点が異なる。他の構成は図３０に示す不揮発性半導体メモリ装置と同様である。このため、同一の構成部分には同一の符号を付している。
　図３２Ａは、図３１に示す行デコーダ２２００－１～２２００－ｍの構成を示す図である。図３２Ｂは、図３１に示す行デコーダを説明するための図である。図３２Ａに示す行デコーダ２２００には、この行デコーダ２２００の動作モードを制御するための制御信号Ｅ２０１およびＥ２０２が入力される。
　また、この行デコーダ２２００において、符号２２２１は行アドレスを受けて選択されるＮＡＮＤ回路、符号２２２２はＮＡＮＤ回路２２２１の出力を反転するインバータ、符号２２２３は制御信号Ｅ２０２を反転するインバータ、符号２２２４、２２２５はトランファスイッチ、符号２２２６はインバータ、符号２２２７はレベルシフト回路、符号２２２８はＮＯＲ回路である。
　図３３は、図３２Ａに示す行デコーダの動作を説明するための動作表を示す図である。
　例えば、図３１に示す列デコーダ２３００－１が選択され（すなわち、ＣＯＬ２０１が選択され）、また、行デコーダ２２００－１が選択された場合を説明する。この場合、メモリセルＭ２１１－０～Ｍ２１１－７が選択される。
　最初に、書き込み（書き込みモード）の場合について説明する。この場合、図３３に示す動作表において、書き込みの場合は、制御信号Ｅ２０１およびＥ２０２が、「Ｅ２０１＝Ｅ２０２＝“０”」となる。アドレスデコーダが選択された場合は、ＮＡＮＤ回路２２２１の出力が“０”、インバータ２２２２の出力は“１”、Ｅ２０２は“０”なので、トランファスイッチ２２２４がオン、トランファスイッチ２２２５がオフとなり、インバータ２２２６の出力“０”、レベルシフト回路２２２７の出力、すなわちワード線ＷＬ２０１の信号が第１の信号電圧ＶＰ２０１（５Ｖ）となる。
　一方、制御信号Ｅ２０１が“０”なので、ＮＯＲ回路２２２８の出力信号ＳＢ２０１は“１”となり、メモリセルのソースＳ２０１は０Ｖとなる。
　この状態で選択されたメモリセルのドレインＤ２００（Ｄ２００～Ｄ２０７）に５Ｖが印加されるので、メモリセルは書き込みが起こる。非選択デコーダ２２００－ｍに繋がった非選択メモリセルは、ワード線ＷＬ２０ｍは０Ｖ、ソースＳ２０ｍはｏｐｅｎ（オープン：開放）となるので、書き込みは起きない。
　次に、消去２－１のステップ（第１の消去モード）について説明する。
　消去２－１のステップにおいては、制御信号Ｅ２０１およびＥ２０２を、「Ｅ２０１＝Ｅ２０２＝“１”」とする。アドレスデコーダが選択されると、ＮＡＮＤ回路２２２１出力は“０”、制御信号Ｅ２０２が“１”なので、トランファスイッチ２２２４がオフ、トランファスイッチ２２２５がオンとなり、インバータ２２２６の出力が“１”、レベルシフト回路２２２７の出力、すなわちワード線ＷＬ２０１が０Ｖとなる。また、「Ｅ２０１＝“１”」なので、ＮＯＲ回路２２２８の出力は必ず“０”となるので、ソース線Ｓ２０ｍはｏｐｅｎとなる。この状態でドレインＤ２００が８Ｖとなるので、メモリセルが消去される。
　一方、非選択行に繋がった非選択セルに関しては、ＮＡＮＤ回路２２２１の出力が“１”となるので、ワード線ＷＬ２０ｍが、例えば３Ｖ、ソース線Ｓ２０ｍのスイッチ用トランジスタＳＢ２０ｍへの信号が０Ｖなので、ソース線Ｓ２０ｍもｏｐｅｎとなる。ドレインＤ２００は８Ｖで有るが、ワード線ＷＬ２０ｍに印加されるゲート電圧が３Ｖと高いので、ドレイン－ゲート間の電界が緩和されて消去は起きない。これにより、選択された行のみが消去される。
　次に、消去２－２のステップ（第２の消去モード）について説明する。
　消去２－２のステップの場合は、制御信号Ｅ２０１およびＥ２０２を、「Ｅ２０１＝“０”、Ｅ２０２＝“１”」とする。制御信号Ｅ２０２が“１”なので、アドレスデコーダの出力は反転されて、ワード線ＷＬ２０１は０Ｖとなる。また、制御信号Ｅ２０１は“０”なので、ＮＯＲ回路２２２８はＮＡＮＤ回路２２２１の出力“０”を受けて、ソース線Ｓ２０１のスイッチ用トランジスタＳＢ２０１への信号が“１”（ＳＢ２０１＝“１”）、すなわちソース線Ｓ２０１が０Ｖとなり、選択されたメモリセルは自己収束する。
　一方、非選択デコーダ２２２１は、出力が反転されて、ワード線ＷＬ２０ｍは、例えば３Ｖ、ソースＳＢ２０ｍは“０”、ソースＳ２０ｍはｏｐｅｎとなり、自己収束は起こらない。
　読み出しの場合は、制御信号Ｅ２０１およびＥ２０２が、Ｅ２０１＝Ｅ２０２＝“０”となるので、選択されたワード線ＷＬ２０１に３Ｖ、ドレインＤ２００に１Ｖが印加され、メモリセルのデータにより、“１”あるいは“０”が読み出される。
　このように、第１９の実施形態に示す不揮発性半導体メモリ装置は、図３１に示すように、メモリセルはＭＴＰとして構成され、このメモリセルが列方向に８分割され、列方向にｎビットの幅を有する８個のメモリセルブロックで構成されるように配置される。
　また、各メモリセルのトランジスタのドレインが行方向に沿ってビット線ＢＩＴ２０１－０～ＢＩＴ２０ｎ－７により共通接続され、各行ごとに設けられるワード線ＷＬ２０１～ＷＬ２０ｍにより、各行のメモリセルのトランジスタのコントロールゲートＣＧ２００が、それぞれ列方向に沿って共通接続される。
　また、各行ごとに設けられるソース線Ｓ２０１～Ｓ２０ｍにより、各行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線のそれぞれには、当該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するためのスイッチ用トランジスタＳＢ２０１～ＳＢ２０ｍが設けられる。
　各行ごとに設けられる行デコーダ２２００－１～２２００－ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書き込みおよび消去モード（消去２－１と消去２－２）に応じて、当該行選択信号の電圧レベルを選択してワード線ＷＬ２０１～ＷＬ２０ｍに印加するともに、スイッチ用トランジスタＳＢ２０１～ＳＢ２０ｍをオン・オフ制御する制御信号を出力する。
　列デコーダ２３００－１～２３００－ｎは、メモリセルブロックにおける列方向のビット数ｎに対応して設けられるｎ個の列デコーダであり、各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力する。第２のレベルシフト回路２３０３は、列デコーダから出力される列選択信号を第２の信号電圧ＶＰ２０２の信号に変換して出力する。
　また、各メモリセルブロックごとに、ｎビット単位の列選択トランジスタ（ＣＧ２０１－０～ＣＧ２０ｎ－０、・・・・、ＣＧ２０１－７～ＣＧ２０ｎ－７）が設けられ、この列選択トランジスタは、第２のレベルシフト回路から出力される列選択信号（第２の信号電圧ＶＰ２０２）をゲート入力とし、各メモリセルブロックごとに１つのメモリセルのビット線を選択し、合計８ビット単位のメモリセルを選択する。
　この列選択トランジスタにより選択されたメモリセルは、当該列選択トランジスタを介して、データ入出力線Ｄ２００～Ｄ２０７に接続される。またデータ変換回路２４００は、１バイト単位の書き込データの入力信号Ｄｉｎ２００～Ｄｉｎ２０７を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄ２００～Ｄ２０７を通してメモリセルのトランジスタのドレインに印加する第３の電圧信号ＶＰ２０３を出力する。また、センスアンプ回路２５００－０～２５００－７は、データ入出力線Ｄ２００～Ｄ２０７に読み出されたメモリセルのデータを増幅して外部に出力する。
　このような構成により、本発明の不揮発性半導体メモリ素子を使用して、ＭＴＰを構成することができる。
［第２０の実施形態］
　図３４は、本発明の第２０の実施形態に係わる不揮発性半導体メモリ装置の構成を示す図であり、ＭＴＰの例である。
　図３４に示す第２０の実施形態では、８ビット単位で書き換えを行うので、レイアウトの配置をより良くするために、メモリセルアレイを、列方向に８ビット単位で分割されたメモリセルブロック２１０１－１～２１０１－ｎで構成する。例えば、メモリセルブロック２１０１－１は、列方向に８ビット、行方向にｍビットのメモリセルＭ２１１－０～Ｍ２１１－７、・・・、Ｍ２ｍ１－０～Ｍ２ｍ１－７で構成される。
　また、ワード単位で消去を行うために、図３１に示す不揮発性半導体メモリ装置と同様に、メモリセルのソースは、行毎に共通接続されており、共通ソース線Ｓ２０１～Ｓ２０ｍまで同様に共通化される。行デコーダも図３２Ａに示す行デコーダ２２００と同じである。
　このように、第２０の実施形態の不揮発性半導体メモリ装置においては、図３４に示すように、メモリセルはＭＴＰとして構成され、メモリセルが各行ごとに列方向に１バイト単位で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。
　また、各メモリセルのトランジスタのドレインが行方向に沿ってビット線ＢＩＴ２０１－０～ＢＩＴ２０ｎ－７により共通接続され、各行ごとに設けられるワード線ＷＬ２０１～ＷＬ２０ｍにより、各行のメモリセルのトランジスタのコントロールゲートＣＧ２００が、それぞれ列方向に沿って共通接続される。
　また、各行ごとに設けられるソース線Ｓ２０１～Ｓ２０ｍにより、各行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線のそれぞれには、当該ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するためのスイッチ用トランジスタ２２０９－１～２２０９－ｍが設けられる。
　各行ごとに設けられる行デコーダ２２００－１～２２００－ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、当該行選択信号の電圧レベルを選択してワード線ＷＬ２０１～ＷＬ２０ｍに印加するとともに、スイッチ用トランジスタ２２０９－１～２２０９－ｍをオン・オフ制御する制御信号ＳＢ２０１～ＳＢ２０ｍを出力する。
　列デコーダ２３００－１～２３００－ｎは、メモリセルブロック２１０１－１～２１０１－ｎごとに設けられる列デコーダであり、列方向に８ビット単位で１つのメモリセルブロックを選択する。第２のレベルシフト回路２３０３は、列デコーダから出力される列選択信号を第２の信号電圧ＶＰ２０２の信号に変換して出力する。
　また、各メモリセルブロックごとに、８ビット単位の列選択トランジスタ（ＣＧ２０１－０～ＣＧ２０１－７、・・・・、ＣＧ２０ｎ－０～ＣＧ２０ｎ－７）が設けられ、この列選択トランジスタは、第２のレベルシフト回路から出力される列選択信号ＣＯＬ２０１～ＣＯＬ２０ｎ（第２の信号電圧ＶＰ２０２）をゲート入力とし、１つのメモリセルブロックのビット線を選択し、８ビット単位のメモリセルを選択する。
　この列選択トランジスタにより選択されたメモリセルブロックのビット線は、当該列選択トランジスタを介して、データ入出力線Ｄ２００～Ｄ２０７に接続される。またデータ変換回路２４００は、１バイト単位の書き込データの入力信号Ｄｉｎ２００～Ｄｉｎ２０７を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄ２００～Ｄ２０７を通してメモリセルのトランジスタのドレインに印加する第３の電圧信号ＶＰ２０３を出力する。また、センスアンプ回路２５００－０～２５００－７は、データ入出力線Ｄ２００～Ｄ２０７に読み出されたメモリセルのデータを増幅して外部に出力する。
　これにより、本発明の不揮発性半導体メモリ素子を使用して、ＭＴＰを構成することができると共に、メモリセルアレイを列方向に８ビット単位で分割して、８ビット単位でデータの書き込み及び読み出しを行うことができる。
［第２１の実施形態］
　図３５は、本発明の第２１の実施形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図３５に示す例は、図３４に示す不揮発性半導体メモリ装置において、ソース線を２行ずつで共通にしたものである。このようにすると、レイアウト上で、無駄な空き領域がなくなる。
　行デコーダの回路を図３６に示す。この図３６に示す行デコーダ２２００Ａは、図３２Ａの行デコーダ２２００に対して、制御信号Ｅ２０３Ｂを追加し、図３２Ａに示すインバータ２２２６をＮＡＮＤ回路２２２６Ａに変更して、制御信号Ｅ２０３Ｂを入力する。
　図３７に、図３６に示す行デコーダの動作表を示す。図３７に示す動作表が、図３３に示す動作表と異なる点は、非選択セルの消去２－２のステップである。注目するところを太枠で囲ってある。
　図３２Ａに示す行デコーダの回路では、消去２－２のステップのとき、非選択のワード線ＷＬ２０２は３Ｖ、ソースＳ２００はｏｐｅｎになるが、図３５に示すメモリセルアレイの構成にすると、ソース線Ｓ２００（１，２）が共通となり、動作表における信号ＳＢ２０１，ＳＢ２０２となるので、信号ＳＢ２０２は“０”でトランジスタ２２０９－２はオフとなるが、信号ＳＢ２０１が“１”なので、トランジスタ２２０９－１がオンとなる。
　従って、共通のソース線Ｓ２００（１，２）に印加される信号ＳＢ２０１，ＳＢ２０２が０Ｖとなり、ワード線ＷＬ２０２が３Ｖであると、ワード線ＷＬ２０２に繋がるメモリセルがオンとなってしまう。それを避けるために、制御信号Ｅ２０３Ｂを設け、消去２－２のときに“０”となるように設定すれば、ＮＡＮＤ回路２２０６の出力は“１”となり、２２０１のデコーダ出力が非選択であっても、レベルシフト回路２２０７のワード線ＷＬ２０２への出力信号は０Ｖとなり、非選択のメモリセルの電流は流れない。
　ここで、この状態では、消去２－２のステップ、すなわち、自己収束動作のときに、選択されたワード線ＷＬ２０１に繋がるメモリセルと、隣のワード線ＷＬ２０２に繋がる非選択メモリセルには、同時に、自己収束の電圧、すなわち、ドレインが５Ｖ、ゲートが０Ｖ、ソースが０Ｖとなり、消去されているセルには自己収束が起こる。もし、ワード線ＷＬ２０２に繋がるメモリセルが前の状態で、一度自己収束されていると、ここで、２回目の自己収束動作が起こるので、２回自己収束されることになる。
　しかしながら、図２８Ａに示す自己収束動作の特徴を見れば、自己収束の極限は、初期値に収束するので、過剰に自己収束動作が加わっても問題は無い。
　このように、第２１の実施形態に示す不揮発性半導体メモリ装置は、図３５に示すように、メモリセルはＭＴＰとして構成され、メモリセルが各行ごとに列方向に１バイト単位で列選択される８ビット単位のメモリセルブロックで構成されるように配置される。
　また、各メモリセルのトランジスタのドレインが行方向に沿ってビット線ＢＩＴ２０１－０～ＢＩＴ２０ｎ－７により共通接続され、各行ごとに設けられるワード線ＷＬ２０１～ＷＬ２０ｍにより、各行のメモリセルのトランジスタのコントロールゲートＣＧ２００が、それぞれ列方向に沿って共通接続される。
　また、２行ごとに設けられるソース線Ｓ２００（１，２）～Ｓ２００（ｍ－１，ｍ）により、２行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線には、一方の行からのオン・オフ信号（例えば、信号ＳＢ２０１）を受けて、ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するための第１のスイッチ用トランジスタ（例えば、スイッチ用トランジスタ２２０９－１）と、他方の行からオン・オフ信号（例えば、信号ＳＢ２０２）を受けて、ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するための第２のスイッチ用トランジスタ（例えば、スイッチ用トランジスタ２２０９－２）が共通に接続される。
　また、各行ごとに設けられる行デコーダ２２００－１～２２００－ｍは、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、当該行選択信号の電圧レベルを選択してワード線ＷＬ２０１～ＷＬ２０ｍに印加する。また、行デコーダ２２００－１～２２００－ｍは、２ずつで対をなしており、一方の行デコーダ（例えば、行デコーダ２２００－１）から第１のスイッチ用トランジスタ（例えば、スイッチ用トランジスタ２２０９－１）をオン・オフする制御信号（例えば、信号ＳＢ２０１）を出力する。また、他方の行デコーダ（例えば、行デコーダ２２００－２）から第２のスイッチ用トランジスタ（例えば、２２０９－２）をオン・オフする制御信号（例えば、信号ＳＢ２０２）を出力する。
　列デコーダ２３００－１～２３００－ｎ（図３４を参照）は、メモリセルブロック２１０１－１～２１０１－ｎごとに設けられる列デコーダであり、列方向に８ビット単位で１つのメモリセルブロックを選択する。第２のレベルシフト回路２３０３は、列デコーダから出力される列選択信号を第２の信号電圧ＶＰ２０２の信号に変換して出力する。
　また、各メモリセルブロックごとに、８ビット単位の列選択トランジスタ（ＣＧ２０１－０～ＣＧ２０１－７、・・・・、ＣＧ２０ｎ－０～ＣＧ２０ｎ－７）が設けられ、この列選択トランジスタは、第２のレベルシフト回路から出力される列選択信号（第２の信号電圧ＶＰ２０２）をゲート入力とし、１つのメモリセルブロックのメモリセルのビット線を選択し、８ビット単位のメモリセルを選択する。
　この列選択トランジスタにより選択されたメモリセルブロックのビット線は、当該列選択トランジスタを介して、データ入出力線Ｄ２００～Ｄ２０７に接続される。またデータ変換回路２４００は、１バイト単位の書き込データの入力信号Ｄｉｎ２００～Ｄｉｎ２０７を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄ２００～Ｄ２０７を通してメモリセルのトランジスタのドレインに印加する第３の電圧信号ＶＰ２０３を出力する。また、センスアンプ回路２５００－０～２５００－７は、データ入出力線Ｄ２００～Ｄ２０７に読み出されたメモリセルのデータを増幅して外部に出力する。
　これにより、本発明の不揮発性半導体メモリ素子を使用して、ＭＴＰを構成することができると共に、ソース線を２行ずつ共通にし、レイアウト上で、無駄な空き領域をなくすことができる。
　なお、第１８、第１９、第２０、および第２１の実施形態において、バイト単位の書き込み、消去動作について説明を行ったが、バイト単位に限るものではない。
　例えば、図示しない、列デコーダ一括選択信号を列デコーダ２３００に入力して、列デコーダ２３００－１～２３００－ｎを同時に選択するように設定すれば、１つのワード線に接続されるメモリセル、例えばＭ２１１－０～Ｍ２１ｎ－７（ｎ×８個）の全てが同時に、書き込みあるいは消去できる。これにより、所謂、ページ単位での書き込み、消去が可能となる。
　また、メモリアレイ（メモリセルブロック）の構成は、図３０、図３１に示す例では、列アドレス単位（ｎビット）でまとめて配置されているが、図３４、図３５に示す例では、Ｉ／Ｏビット数単位（ここではバイト単位）でまとめる構成としている。
　どちらの方式を採用するかは、レイアウト上の配置の都合も考慮して、判断される。
　さらには、図３４、図３５に示す例では、入出力Ｉ／Ｏ単位として、バイト単位（８ビット）としているが、これは、ワード単位（１６ビット）あるいはダブルワード単位（３２ビット）、あるいはそれ以上のＩ／Ｏビット数で構成しても、主旨および効果は同一である。
［第２２の実施形態］
　図３８は、本発明の第２２の実施形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図３８に示す例は、図３０に示すＯＴＰのメモリセルのレイアウト配置の例を示したものである。すなわち、図２５Ａ～図２５Ｄに示すメモリセルをアレイに配置したものである。
　図３８において、ワード線（コントロールゲート）ＷＬ２０１、ＷＬ２０２、ＷＬ２０３・・・をメタル配線により図面上で左右方向（横方向）に通し、ソース線Ｓ２０１、Ｓ２０２を左右方向に通し、ビット線ＢＩＴ２０１、ＢＩＴ２０２、ＢＩＴ２０３・・・を図面上で上下方向（縦方向）に通し、図２５Ａ～図２５Ｄに示す不揮発性半導体メモリ（メモリセル）を、上下左右に対称型に配置し、ｎ－ｗｅｌｌを互いに共通にして、面積縮小を図っている。このようして、無駄な空きスペースをなくし、効率の良い配置としている。特性的にも、面積的にも最適な配置となる。このレイアウトは、図３５に示すソース共通型の不揮発性半導体メモリ装置にも適用できる。
　このように、第２２の実施形態に示す不揮発性半導体メモリ装置においては、メモリセルとして、図２５Ａ～図２５Ｄに示す本発明の不揮発性半導体メモリ素子（メモリセル）がＯＴＰとして使用される。
　そして、このレイアウトで配置されるメモリセルは、例えば、図３８において破線で囲った部分Ａ２０００のメモリセル（ワード線ＷＬ２０１とビット線ＢＩＴ２０２とで選択されるメモリセル）に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部２００３には、トランジスタのドレインとなる第１のｎ型拡散層２００５と、トランジスタのチャネルを形成するゲート領域部（第１のｎ型拡散層２００５と第２のｎ型拡散層２００６との中間の領域）と、トランジスタのソースとなる第２のｎ型拡散層２００６とが含まれる。
　このトランジスタ形成部２００３の左側に、第１のメタル配線２０１２を上下方向に配置する。このメタル配線２０１２は、トランジスタ形成部２００３と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線２０１２はトランジスタのドレイン（第１のｎ型拡散層２００５）とコンタクトにより接続される。この第１のメタル配線２０１２は、ビット線ＢＩＴ２０２に接続されている。
　トランジスタ形成部２００３の左側に方形状のｎ型ウェル２００２を、所定の幅と深さを持って左右方向に形成する。方形状のフローティングゲート２００９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル２００２の表面に対向し、かつ右端部側の領域がゲート領域部（第１のｎ型拡散層２００５と第２のｎ型拡散層２００６の中間のチャネル形成領域）に対向するように配置される。
　ｎ型ウェル２００２の左側には、このｎ型ウェル２００２のフローティングゲート２００９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層２０１５が左右方向に形成される。このｐ型拡散層２０１５とコントロールゲート配線２０１９はコンタクトにより接続される。このコントロールゲート配線２０１９は、フローティングゲート２００９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクトによりｐ型拡散層２０１５と接続される。コントロールゲート配線２０１９は、共通のワード線ＷＬ２０１に接続される。
　第２のメタル配線２０１３は、トランジスタＴ２０１のソースとなる第２のｎ型拡散層２００６に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線２０１３はコンタクトにより第２のｎ型拡散層２００６に接続される。この第２のメタル配線２０１３は、共通のソース線Ｓ２０１に接続される。
　そして、各メモリセルの配置において、ｎ型ウェル２００２を互いに共通にして左右に対称に配置される２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、第２のメタル配線２０１３（ソース線Ｓ２０１）を互いに共通にして下方向に対称に配置される２つのメモリセルとの計４つのメモリセルを配置の基本単位として、この構成の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
　これにより、本発明の不揮発性半導体メモリ素子を使用して、ＯＴＰを構成することができると共に、レイアウト上で、無駄な空き領域をなくすことができる。
　なお、図３８に示す第２２の実施形態では、メモリセル（ビット線ＢＩＴ２０２とワード線ＷＬ２０１とで選択されるメモリセル）において、メタル配線２０１２は、トランジスタ形成部２００３の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線２０１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
［第２３の実施形態］
　図３９Ａ及び図３９Ｂは、本発明の第２３の実施形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図２５Ａ～図２５Ｄに示す第１７の実施形態のメモリセルに対して、ｎ－ｗｅｌｌを省略して、さらに面積縮小効果を出したものである。
　図３９Ａは平面図、図３９ＢはＢ２０－Ｂ２０’に沿った断面図を示している。図３９Ａ及び図３９Ｂに示すメモリセルが、図２５Ａ～図２５Ｄに示すメモリセルと構成上異なるのは、図２５Ａに示すｎ－Ｗｅｌｌ（ｎ型ウェル）２を省略して、その代わり図３９Ｂに示すディプリーションタイプ（Ｄｅｐｌｅｔｉｏｎ－ｔｙｐｅ）のチャネルインプラ２０２１を設け、ｐ型拡散層２０１５をｎ型拡散層２０１５’に変更した点である。すなわち、図２５Ａ～図２５Ｄに示すトランジスタ形成部２００３内の、トランジスタＴ２０１のドレインとなる第１のｎ型拡散層２００５と、トランジスタのチャネルを形成するゲート領域部（第１の拡散層２００５と第２の拡散層２００６の中間の領域）と、第２のｎ型拡散層２００６の配置が同じであり、また、メタル配線２０１２、２０１３、コントロールゲート配線等についても同様である。また、図２５Ｂに示す等価回路も同様である。このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。
　このように、第２３の実施形態で示すメモリセルにおいては、ｎ－ｗｅｌｌを省略したため、キャパシタ２０１４のゲート下にはディプリーションタイプ（Ｄｅｐｌｅｔｉｏｎ－ｔｙｐｅ）のチャネルインプラ２０２１を行い、効率よくカップリングを行えるようにしている。標準ＣＭＯＳプロセスに対して、Ｄタイプのチャネルインプラが必要であるが、インプラ工程の追加なので、総工程に対して微増ですむため、プロセスの煩雑さの負荷にはならない。
　なお、第２３の実施形態において、前述のトランジスタのドレインとなる第１のｎ型拡散層はｎ型拡散層２００５が、前述の第２のｎ型拡散層はｎ型拡散層２００６が、第３のｎ型拡散層はｎ型拡散層２０１５’がそれぞれ相当する。また、前述の第１のメタル配線はメタル配線２０１２が、前述の第２のメタル配線はメタル配線２０１３がそれぞれ相当する。
　そして、半導体基板表面上の第１の方向（図上において上下方向）に、トランジスタ形成部２００３を配置し、このトランジスタ形成部２００３は、上から順番に、トランジスタＴ２０１のドレインとなる第１のｎ型拡散層２００５と、トランジスタＴ２０１のチャネルを形成するゲート領域部（第１の拡散層２００５と第２の拡散層２００６の中間の領域）と、トランジスタＴ２０１のソースとなる第２のｎ型拡散層２００６とが配置される。
　このトランジスタ形成部２００３の左側に、メタル配線２０１２を上下方向に配置する。このメタル配線２０１２は、トランジスタ形成部２００３と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線２０１２はトランジスタのドレイン（第１のｎ型拡散層２００５）とコンタクトにより接続される。
　また、トランジスタ形成部２００３の左側に方形状のディプリーションタイプ（Ｄｅｐｌｅｔｉｏｎ－ｔｙｐｅ）のチャネルインプラ２０２１を、所定の幅と深さを持って左右方向に形成する。方形状のフローティングゲート２００９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がチャネルインプラ２０２１の表面に対向し、かつ右端部側の領域がゲート領域部（第１のｎ型拡散層２００５と第２のｎ型拡散層２００６の中間のチャネル形成領域）に対向するように配置される。
　チャネルインプラ２０２１の左側には、このチャネルインプラ２０２１に隣接して、ｎ型拡散層２０１５’が左右方向に形成され、このｎ型拡散層２０１５’とコントロールゲート配線２０１９とがコンタクトにより接続される。コントロールゲート配線２０１９は、フローティングゲート２００９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト２０１６によりｎ型拡散層２０１５’と接続される。第２のメタル配線２０１３は、トランジスタＴ２０１のソースとなる第２のｎ型拡散層２００６に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、このメタル配線２０１３はコンタクト２０１１により第２のｎ型拡散層２００６に接続される。
　このような構成により、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、ＯＴＰまたはＭＴＰを実現できる。また、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。さらに、図２５Ａ～図２５Ｄに示すメモリセルに対して、ｎ－ｗｅｌｌを省略して、さらに面積縮小効果を出すことができる。
　なお、図３９Ａ及び図３９Ｂに示す第２３の実施形態では、メタル配線２０１２を、トランジスタ形成部２００３０の左側に配置したが、右側に配置することもできるし、真上に配置することもできる。
［第２４の実施形態］
　図４０は、本発明の第２４の実施形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。図４０に示す不揮発性半導体メモリ装置は、図３９Ａ及び図３９Ｂに示す不揮発性半導体メモリ素子（メモリセル）をアレイ上に配置したものである。
　図３８に示す不揮発性半導体メモリ装置と同様にメモリセルを上下左右対称に配置し、ｎ－ｗｅｌｌを省略した分、面積縮小が図られている。
　このように、第２４の実施形態に示す不揮発性半導体メモリ装置においては、メモリセルは、例えば、図４０において破線で囲った部分Ａ２０００のメモリセル（ワード線ＷＬ２０１とビット線ＢＩＴ２０２とで選択されるメモリセル）に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部２００３に、トランジスタのドレインとなる第１のｎ型拡散層２００５と、トランジスタのチャネルを形成するゲート領域部（第１のｎ型拡散層２００５と第２のｎ型拡散層２００６との中間の領域）と、トランジスタのソースとなる第２のｎ型拡散層２００６とが含まれる。
　このトランジスタ形成部２００３の左側に、第１のメタル配線２０１２が、トランジスタ形成部２００３と平行にかつ半導体基板表面から所定の距離を隔てて配置される。この第１のメタル配線２０１２は、ビット線ＢＩＴ２０２に接続されている。
　また、半導体基板上において、前記トランジスタ形成部２００３の左側に、図示しないディプリーションタイプ（Ｄｅｐｌｅｔｉｏｎ－ｔｙｐｅ）のチャネルインプラ（図３９Ｂのチャネルインプラ２０２１を参照）が、所定の幅と深さを持って左右方向に形成される。
　フローティングゲート２００９は、半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前述のチャネルインプラの表面に対向し、かつ右端部側の領域がトランジスタ形成部２００３のゲート領域部（第１のｎ型拡散層２００５と第２のｎ型拡散層２００６との中間の領域）に対向するように配置される。
　チャネルインプラの左側には、このチャネルインプラに隣接してｎ型拡散層２０１５’が設けられる。また、コントロールゲート配線２０１９が、フローティングゲート２００９に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置される。このコントロールゲート配線２０１９はワード線ＷＬ２０１に接続される。また、第２のメタル配線２０１３が、第２のｎ型拡散層２００６に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線２０１３は、第２のｎ型拡散層２００６とコンタクトにより接続される。この第２のメタル配線２０１３は、ソース線Ｓ２０１に接続される。
　そして、メモリセルアレイの配置において、ｎ型拡散層２０１５’を共有するように２つのメモリセルを左右対称に配置し（図上で左側のメモリセル）、当該左右に対称に配置された２つのメモリセルに対して、ソース線Ｓ２０１を共有するようにして、上下方向に２つのメモリセルを対称に配置し（図上で下側の２つのメモリセル）、これらの４つのメモリセルを基本単位として、左右方向にメモリセルアレイとして配列する。そして、左右方向に配列されたメモリセルアレイを上下方向にも平行に並べて配置する。
　このような構成により、２つの行のメモリセルにおいてソース線を共有する場合のレイアウトにおいて、メモリセルを効率的に配置し、メモリセルアレイの配置面積を低減することができる。
　なお、図４０に示す第２４の実施形態では、メモリセル（ビット線ＢＩＴ２０２とワード線ＷＬ２０１とで選択されるメモリセル）において、メタル配線２０１２は、トランジスタ形成部２００３の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線２０１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
［第２５の実施形態］
　図４１は、本発明の第２５の実施形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。図４１のフローティングゲートの形状に対して、トランジスタチャネル部分の幅よりキャパシタ部分の幅を広くして、無駄な空間を削減して、さらに面積の縮小を図ったものである。
　すなわち、このレイアウトで配置されるメモリセルは、例えば、図４１において破線で囲った部分Ａ２０００のメモリセル（ワード線ＷＬ２０１とビット線ＢＩＴ２０２とで選択されるメモリセル）に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部２００３には、トランジスタのドレインとなる第１のｎ型拡散層２００５と、トランジスタのチャネルを形成するゲート領域部（第１のｎ型拡散層２００５と第２のｎ型拡散層２００６との中間の領域）と、トランジスタのソースとなる第２のｎ型拡散層２００６とが含まれる。
　このトランジスタ形成部２００３の左側に、第１のメタル配線２０１２が、トランジスタ形成部２００３と平行にかつ半導体基板表面から所定の距離を隔てて配置される。この第１のメタル配線２０１２は、ビット線ＢＩＴ２０２に接続されている。
　また、半導体基板上において、前記トランジスタ形成部２００３の左側に、図示しないディプリーションタイプ（Ｄｅｐｌｅｔｉｏｎ－ｔｙｐｅ）のチャネルインプラ（図３９Ｂのチャネルインプラ２０２１を参照）が、所定の幅と深さを持って左右方向に形成される。
　フローティングゲート２００９は、半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前述のチャネルインプラの表面に対向し、かつ右端部側の領域がトランジスタ形成部２００３のゲート領域部（第１のｎ型拡散層２００５と第２のｎ型拡散層２００６との中間の領域）に対向するように配置される。また、このフローティングゲート２００９には、左端部の領域に方形状の面積拡張部２００９Ａを備えており、この面積拡張部２００９Ａによりキャパシタの容量を大きくするように構成されている。
　チャネルインプラの左側には、このチャネルインプラに隣接してｎ型拡散層２０１５’が設けられる。また、コントロールゲート配線２０１９が、フローティングゲート２００９に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置される。このコントロールゲート配線２０１９はワード線ＷＬ２０１に接続される。また、第２のメタル配線２０１３が、第２のｎ型拡散層２００６に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線２０１３は、第２のｎ型拡散層２００６とコンタクトにより接続される。この第２のメタル配線２０１３は、ソース線Ｓ２０１に接続される。
　そして、メモリセルアレイの配置において、ｎ型拡散層２０１５’を共有するように２つのメモリセルを左右対称に配置し（図上で左側のメモリセル）、当該左右に対称に配置された２つのメモリセルに対して、ソース線Ｓ２０１を共有するようにして、上下方向に２つのメモリセルを対称に配置し（図上で下側の２つのメモリセル）、これらの４つのメモリセルを構成に基本単位として、左右方向にメモリセルアレイとして配列する。そして、左右方向に配列されたメモリセルアレイを上下方向にも平行に並べて配置する。
　このような構成により、２つの行のメモリセルにおいてソース線を共有する場合のレイアウトにおいて、メモリセルを効率的に配置し、メモリセルアレイの配置面積を低減することができる。
　なお、図４１に示す第２５の実施形態では、メモリセル（ビット線ＢＩＴ２０２とワード線ＷＬ２０１とで選択されるメモリセル）において、メタル配線２０１２は、トランジスタ形成部２００３の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線２０１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
［第２６の実施形態］
　図４２は、本発明の第２６の実施形態にかかわる不揮発性半導体メモリ装置の構成を示す図である。図３１に示す不揮発性半導体メモリ装置の回路構成、および図３４に示す不揮発性半導体メモリ装置の回路構成に対応したレイアウト配置例であり、例えば、ソース線Ｓ２０１がワード線ＷＬ２０１に対応して配置され、同様に、ソース線Ｓ２０２、Ｓ２０３、Ｓ２０４がワード線ＷＬ２０２、ＷＬ２０２、ＷＬ２０４に対応して配置される。すなわち、ソース線がワード線毎に独立した場合のレイアウトである。
　このレイアウトで配置されるメモリセルは、例えば、図４２において破線で囲った部分Ａ２０００のメモリセル（ワード線ＷＬ２０３とビット線ＢＩＴ２０２とで選択されるメモリセル）に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部２００３には、トランジスタのドレインとなる第１のｎ型拡散層２００５と、トランジスタのチャネルを形成するゲート領域部（第１のｎ型拡散層２００５と第２のｎ型拡散層２００６との中間の領域）と、トランジスタのソースとなる第２のｎ型拡散層２００６とが配置される。
　このトランジスタ形成部２００３の左側に、第１のメタル配線２０１２が、トランジスタ形成部２００３と平行にかつ半導体基板表面から所定の距離を隔てて配置される。この第１のメタル配線２０１２は、ビット線ＢＩＴ２０２に接続されている。
　また、半導体基板上において、前記トランジスタ形成部２００３の左側に、図示しないディプリーションタイプ（Ｄｅｐｌｅｔｉｏｎ－ｔｙｐｅ）のチャネルインプラ（図３９Ｂのチャネルインプラ２０２１を参照）が、所定の幅と深さを持って左右方向に形成される。
　フローティングゲート２００９は、半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域がチャネルインプラの表面に対向し、かつ右端部側の領域がトランジスタ形成部２００３のゲート領域部（第１のｎ型拡散層２００５と第２のｎ型拡散層２００６との中間の領域）に対向するように配置される。また、このフローティングゲート２００９には、左端部の領域に方形状の面積拡張部２００９Ａを備えており、この面積拡張部２００９Ａによりキャパシタの容量を大きくするように構成されている。
　チャネルインプラの左側には、このチャネルインプラに隣接してｎ型拡散層２０１５’が設けられる。また、コントロールゲート配線２０１９が、フローティングゲート２００９に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置される。このコントロールゲート配線２０１９はワード線ＷＬ２０３に接続される。また、第２のメタル配線２０１３が、第２のｎ型拡散層２００６に対向するようにして、半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線２０１３は、第２のｎ型拡散層２００６とコンタクトにより接続される。
　そして、メモリセルアレイの配置において、ｎ型拡散層２０１５’を共有するように２つのメモリセルを左右対称に配置し（図上で左側のメモリセル）、当該左右に対称に配置された２つのメモリセルに対して上下方向に２つのメモリセルを対称に配置し（図上で上側のメモリセル）、これらの４つのメモリセルを単位として、左右方向にメモリセルアレイとして配列する。そして、左右方向に配列されたメモリセルアレイを上下方向に平行に並べて配置する。
　このような構成により、ソース線がワード線毎に独立した場合のレイアウトにおいて、メモリセルを効率的に配置し、メモリセルアレイの配置面積を低減することができる。
　なお、図４２に示す第２６の実施形態では、メモリセル（ビット線ＢＩＴ２０２とワード線ＷＬ２０３とで選択されるメモリセル）において、メタル配線２０１２は、トランジスタ形成部２００３の左側に配置したが、右側に配置しても同様であり、また、真上に配置しても良い。但し、この例では、右側に配置すると、メモリセルサイズがメタル配線２０１２の間隔で決まるので、多少メモリセルサイズが大きくなる場合がある。
［第２７の実施形態］
　図４３は、本発明の第２７の実施形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図に示す不揮発性半導体メモリ装置は、図３０に示す第１８の実施形態の不揮発性半導体メモリ装置を変形した例である。
　図４３に示す不揮発性半導体メモリ装置が、図３０に示す不揮発性半導体メモリ装置と構成上異なるのは、メモリセルブロックの構成が異なる点である。すなわち、図３０に示す例では、メモリアレイを列方向にＩ／Ｏビット数（図の例では８ビット）に応じて８分割し、列方向にｎビットの単位（アドレス単位）のメモリセルブロック２１００－０～２１００－７を構成している。一方、図４３に示す第２７の実施形態では、メモリセルアレイをＩ／Ｏビット数（図の例では８ビット）の単位で列方向に分割している。すなわち、メモリセルアレイに対して、８ビット単位で書き換えを行うので、レイアウトの配置をより良くするために、メモリセルアレイを、列方向に８ビット単位（Ｉ／Ｏ単位）で分割されたメモリセルブロック２１０１－１～２１０１－ｎで構成する。例えば、メモリセルブロック２１０１－１は、列方向に８ビット、行方向にｍビットのメモリセルＭ２１１－０～Ｍ２１１－７、・・・、Ｍ２ｍ１－０～Ｍ２ｍ１－７で構成される。
　このように、第２７の実施形態の不揮発性半導体メモリ装置においては、メモリセルはＭＴＰとして構成され、メモリセルが各行ごとに列方向に１バイト単位（Ｉ／Ｏビット数の単位）で列選択されるメモリセルブロックで構成されるように配置される。
　そして、各メモリセルのトランジスタのドレインが行方向に沿ってビット線ＢＩＴ２０１－０～ＢＩＴ２０ｎ－７により共通接続され、各行ごとに設けられるワード線ＷＬ２０１～ＷＬ２０ｍにより、各行のメモリセルのトランジスタのコントロールゲートＣＧ２００が、それぞれ列方向に沿って共通接続される。
　また、ソース線Ｓ２０１により、各行のメモリセルのトランジスタのソースが共通接続される。このソース線Ｓ２０１は、ＧＮＤ（“０”Ｖ）に接地される。
　各行ごとに設けられる行デコーダ２２００－１～２２００－ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、当該行選択信号の電圧レベルを選択してワード線ＷＬ２０１～ＷＬ２０ｍに印加する。
　列デコーダ２３００－１～２３００－ｎは、メモリセルブロック２１０１－１～２１０１－ｎごとに設けられる列デコーダであり、列方向に８ビット単位で１つのメモリセルブロックを選択する。第２のレベルシフト回路２３０３は、列デコーダから出力される列選択信号を第２の信号電圧ＶＰ２０２の信号に変換して出力する。
　また、各メモリセルブロックごとに、８ビット単位の列選択トランジスタ（ＣＧ２０１－０～ＣＧ２０１－７、・・・・、ＣＧ２０ｎ－０～ＣＧ２０ｎ－７）が設けられ、この列選択トランジスタは、第２のレベルシフト回路から出力される列選択信号（第２の信号電圧ＶＰ２０２）をゲート入力とし、１つのメモリセルブロックのビット線を選択し、８ビット単位のメモリセルを選択する。
　この列選択トランジスタにより選択されたメモリセルブロックのビット線は、当該列選択トランジスタを介して、データ入出力線Ｄ２００～Ｄ２０７に接続される。またデータ変換回路２４００は、１バイト単位の書き込データの入力信号Ｄｉｎ２００～Ｄｉｎ２０７を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄ２００～Ｄ２０７を通してメモリセルのトランジスタのドレインに印加する第３の電圧信号ＶＰ２０３を出力する。また、センスアンプ回路２５００－０～２５００－７は、データ入出力線Ｄ２００～Ｄ２０７に読み出されたメモリセルのデータを増幅して外部に出力する。
　これにより、本発明の不揮発性半導体メモリ素子を使用して、ＭＴＰを構成することができると共に、メモリセルアレイを列方向に８ビット単位で分割して、８ビット単位でデータの書き込み及び読み出しを行うことができる。
　なお、図４３に示す例では、メモリセルアレイを列方向に、８ビット単位でｎ個に分割する例について説明したが、これに限られず、Ｉ／Ｏビット数の要求仕様に応じて、ワード単位（１６ビットセル）あるいは、ダブルワード（３２ビットセル）等の任意のビット数の単位で分割することができる。
［第２８の実施形態］
　図４４は、本発明の第２８の実施形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図に示す不揮発性半導体メモリ装置は、図３５に示す第２１の実施形態の不揮発性半導体メモリ装置を変形した例である。
　図４４に示す不揮発性半導体メモリ装置が、図３５に示す不揮発性半導体メモリ装置と構成上異なるのは、メモリセルブロックの構成が異なる点である。すなわち、図３５に示す例では、メモリセルアレイを列方向にＩ／Ｏビット数（８ビット）の単位で分割してメモリセルブロックを構成している。一方、図４４に示す例は、メモリアレイを列方向にＩ／Ｏビット数（図の例では８ビット）に応じて８分割し、列方向にｎビットおよび行方向にｍビットの単位のメモリセルブロック２１００－０～２１００－７を構成している。すなわち、メモリセルはＭ２１１－０～Ｍ２１ｎ－０、・・・・、Ｍ２１１－７～Ｍ２１ｎ－７というように、列方向にｎビットのアドレス単位でまとめて、メモリセルブロック２１００－０～２１００－７までを構成する。
　列デコーダ２３００－１～２３００－ｎは、各メモリセルブロック２１００－０～２１００－７のアドレス幅ｎビットに対向して設けられるｎ個の列デコーダである。この列デコーダ２３００－１～２３００－ｎは、それぞれアドレスデコーダ２３０１、インバータ２３０２およびレベルシフト回路２３０３で構成される。レベルシフト回路２３０３は、列デコーダ２３００－１～２３００－ｎから出力され列選択信号を第２の信号電圧ＶＰ２０２に変換する。
　列選択トランジスタＣＧ２０１－０～ＣＧ２０ｎ－０、・・・、ＣＧ２０１－７～ＣＧ２０ｎ－７は、メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、第２のレベルシフト回路から出力される第２の信号電圧ＶＰ２０２（信号ＣＯＬ２０１～ＣＯＬ２０ｎ）をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、合計８ビット（Ｉ／Ｏビット数）のメモリセルのビット線を選択する。
　行デコーダ２２００－１～２２００－ｍの構成は、図３５に示す行デコーダと同じ構成である。また、メモリセルブロックにおけるビット線ＢＩＴ２０１－０～ＢＩＴ２０ｎ－７の接続方法、ワード線ＷＬ２０１～ＷＬ２０ｍの接続方法、ソース線Ｓ２００（１，２）～Ｓ２００（ｍ－１，ｍ）、スイッチ用トランジスタ２２０９－１、２２０９－２～２２０９－（ｍ－１）、２２０９－ｍの接続方法も図３５に示す回路と同様である。
　すなわち、各メモリセルのトランジスタのドレインが行方向に沿ってビット線ＢＩＴ２０１－０～ＢＩＴ２０ｎ－７により共通接続され、各行ごとに設けられるワード線ＷＬ２０１～ＷＬ２０ｍにより、各行のメモリセルのトランジスタのコントロールゲートＣＧ２００が、それぞれ列方向に沿って共通接続される。
　また、２行ごとに設けられるソース線Ｓ２００（１，２）～Ｓ２００（ｍ－１，ｍ）により、対となる２行のメモリセルのトランジスタのソースが、列方向に沿って共通接続される。このソース線には、一方の行からのオン・オフ信号（例えば、信号ＳＢ２０１）を受けて、ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するための第１のスイッチ用トランジスタ（例えば、スイッチ用トランジスタ２２０９－１）と、他方の行からオン・オフ信号（例えば、信号ＳＢ２０２）を受けて、ソース線をＧＮＤ（“０”Ｖ）に接地またはオープンにするかを選択するための第２のスイッチ用トランジスタ（例えば、スイッチ用トランジスタ２２０９－２）が共通に接続される。
　また、各行ごとに設けられる行デコーダ２２００－１～２２００－ｍは、アドレス信号を受けてメモリセルを選択する行選択信号を生成し、書き込みモードおよび消去モードに応じて、当該行選択信号の電圧レベルを選択してワード線ＷＬ２０１～ＷＬ２０ｍに印加する。また、行デコーダ２２００－１～２２００－ｍは、２ずつで対をなしており、一方の行デコーダ（例えば、行デコーダ２２００－１）から第１のスイッチ用トランジスタ（例えば、スイッチ用トランジスタ２２０９－１）をオン・オフする制御信号（例えば、信号ＳＢ２０１）を出力する。
　また、他方の行デコーダ（例えば、行デコーダ２２００－２）から第２のスイッチ用トランジスタ（例えば、２２０９－２）をオン・オフする制御信号（例えば、信号ＳＢ２０２）を出力する。
　また、列選択トランジスタＣＧ２０１－０～ＣＧ２０ｎ－０、・・・、ＣＧ２０１－７～ＣＧ２０ｎ－７により選択されたメモリセルブロックの合計８本のビット線は、当該列選択トランジスタを介して、データ入出力線Ｄ２００～Ｄ２０７に接続される。またデータ変換回路２４００は、１バイト単位の書き込データの入力信号Ｄｉｎ２００～Ｄｉｎ２０７を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線Ｄ２００～Ｄ２０７を通してメモリセルのトランジスタのドレインに印加する第３の電圧信号ＶＰ２０３を出力する。また、センスアンプ回路２５００－０～２５００－７は、データ入出力線Ｄ２００～Ｄ２０７に読み出されたメモリセルのデータを増幅して外部に出力する。
　このように、第２８の実施形態に示す不揮発性半導体メモリ装置は、メモリセルはＭＴＰとして構成され、列方向にｎビットのアドレス単位でまとめて、メモリセルブロックを構成し、また、またソース線を２行ずつ共通にし、レイアウト上で、無駄な空き領域をなくすように構成されている。
［第２９の実施形態］
　図４５Ａ～図４５Ｅは、本発明の第２９の実施形態に係る不揮発性半導体メモリ装置（メモリセル）の構成を示す図である。図４５Ａ～図４５Ｅに示すメモリセルが、図２５Ａ～図２５Ｄに示すメモリセルと異なるところは、図２５Ａ～図２５Ｄに示すコントロールゲートＣＧ２００（２０１９）に繋がるｎ型拡散層２０１７及びコンタクト２０１８を削除してｎ型ウェル２００２と切り離し、新たに、ｎ型ウェル２００２に接続するためのｎ型拡散層２０２３、ｎ型ウェル２００２に所望の電圧ＣＧＷｅｌｌ２００を与えるメタル配線２０２５と、ｎ型拡散層２０２３とメタル配線２０２５を接続するコンタクト２０２４を設けたことである。このｎ型拡散層２０２３、コンタクト２０２４及びメタル配線２０２５はメモリセルの空きスペースに配置することができ、メモリセルの面積を大きくすることはなく、図２５Ａ～図２５Ｄに示すｎ型拡散層２０１７、コンタクト２０１８を削除することによる面積縮小効果が大きい。
　図４５Ａに第２９の実施形態に係るメモリセルの平面図を示す。図４５Ｂには等価回路図、図４５Ｃには、図４５ＡのＡ２０－Ａ２０’に沿った断面図、図４５ＤにはＢ２０－Ｂ２０’に沿った断面図、図４５ＥにはＥ２０－Ｅ２０’に沿った断面図を示す。
　このメモリセルは、図４５Ｂの等価回路に示すように、トランジスタＴ２０１とキャパシタＣ２０１からなり、ドレインＤ２００、ソースＳ２００、コントロールゲートＣＧ２００、フローティングゲートＦＧ２００を有する。キャパシタＣ２０１は、コントロールゲートＣＧ２００とフローティングゲートＦＧ２００との間のキャパシタである。
　構造的には、図４５Ａ～図４５Ｅにおいて、符号２００１はｐ型半導体基板、符号２００２はｐ型半導体基板２００１上に形成されたｎ型ウェル（ｎ－ｗｅｌｌ）、符号２００３はトランジスタ形成部、符号２００４はトランジスタＴ２０１を構成するフローティングゲート型トランジスタのチャネル形成部（ゲート領域部）、符号２００５はトランジスタＴ２０１のドレインとなるｎ型拡散層、符号２００６はトランジスタＴ２０１のソースとなるｎ型拡散層、符号２００９はトランジスタＴ２０１のフローティングゲートとなるポリシリコン層でキャパシタＣ２０１の一端となる。符号２０１０はｎ型拡散層２００５とメタル配線２０１２を接続するコンタクト、符号２０１１はｎ型拡散層２００６とメタル配線２０１３を接続するコンタクト、符号２０１２はトランジスタＴ２０１のドレインＤ２００を引き出すためのメタル配線、符号２０１３はトランジスタＴ２０１のソースＳ２００を引き出すためのメタル配線、符号２０１４はキャパシタＣ２０１、符号２０１５はｐ型拡散層であり、キャパシタＣ１の他端となる。
　符号２０１６はｐ型拡散層２０１５とコントロールゲート配線２０１９を接続するコンタクト、符号２０２３はｎ型ウェル２００２上に形成されたｎ型拡散層、２０２４はｎ型拡散層２０２３とｎ型ウェル２００２へ電圧を供給するメタル配線２０２５とを接続するコンタクトである。符号２０１９はコントロールゲート配線となるメタル配線、２０２０は分離用絶縁酸化膜である。
　図４６Ａ及び図４６Ｂは、図４５Ａ～図４５Ｅに示すメモリセルの動作を説明するための図である。以下、図４６Ａ及び図４６Ｂを参照して、その動作について説明する。
　図４６ＡはＯＴＰの場合、図４６ＢはＭＴＰの場合である。
　図４６Ａに示す動作表は図２６Ａに示す動作表と同様のものであり、また、図４６Ｂに示す動作表は図２６Ｂに示す動作表と同様のものであり、メタル配線２０２５を通して、ｎ型ウェル２００２に印加する電圧ＣＧＷｅｌｌ２００を追加した点だけが異なる。このため、重複する説明は省略し、電圧ＣＧＷｅｌｌ２００についてだけ説明する。
　図４６Ａ及び図４６Ｂに示すように、メタル配線２０２５に印加する電圧ＣＧＷｅｌｌ２００には、ｎ型ウェル２００２とｎ型拡散層２０２３とで形成されるダイオードが順方向にバイアスされないように、常に高い電圧に設定して置く。例えば、コントロールゲートＣＧ２１９（キャパシタ２０１４のｐ型拡散層側）の電圧よりＣＧＷｅｌｌ２００の電圧が高い場合は、キャパシタ２０１４の反転層にバックバイアスが印加されるため、閾値がよりマイナスになり、多少効率が悪くなるが、微小であり、大きな問題とはならない。
　なお、図４５Ａ～図４５Ｅに示す第２９の実施形態では、メタル配線２０１２を、トランジスタ形成部２００３の左側に配置したが、右側に配置することもできる。
　なお、図４５Ａ～図４５Ｅに示す第２９の実施形態の不揮発性半導体メモリ素子において、前述のトランジスタのドレインとなる第１のｎ型拡散層はｎ型拡散層２００５が、前述の第２のｎ型拡散層はｎ型拡散層２００６が、前述の第４のｎ型拡散層はｎ型拡散層２０２３が、それぞれ相当する。また、前述のゲート領域部は、第１のｎ型拡散層２００５と第２のｎ型拡散層２００６との間の領域が相当する。前述の第１のメタル配線はメタル配線２０１２が、前述の第２のメタル配線はメタル配線２０１３が、前述の第３のメタル配線はメタル配線２０２５が、それぞれ相当する。
　また、フローティングゲートへの電荷の蓄積時（書き込み時）において、前述の第１トランジスタのゲートに印加される第１の高電圧は、図４６Ａに示すコントロールゲートＣＧ２００の電圧“６”Ｖが相当し、前述のドレインＤ２００に印加する第２の電圧は、ドレインＤ２００の電圧“５”Ｖが相当する。また、前述の第１の消去部において、ドレインＤ２００に印加される第３の電圧は、図４６Ｂに示すドレインＤ２００の電圧“８”Ｖが相当し、前述のソースＳ２００に印加される第４の電圧は、ソースＳ２００の電圧“２”Ｖが相当する。また、前述の第２の消去部において、コントロールゲートＣＧ２００に印加される第５の電圧は、図４６Ｂに示す、コントロールゲートＣＧ２００の電圧“１”Ｖが相当する。
　そして、半導体基板表面上の第１の方向（図４５Ａ上において上下方向）に、トランジスタを形成するトランジスタ形成部２００３を配置し、このトランジスタ形成部２００３は、上から順番に、トランジスタＴ２０１のドレインとなる第１のｎ型拡散層２００５と、チャネルを形成するゲート領域部２００４（第１の拡散層２００５と第２の拡散層２００６の中間の領域）と、トランジスタＴ２０１のソースとなる第２のｎ型拡散層２００６とが配置される。
　このトランジスタ形成部２００３の左側に、メタル配線２０１２を上下方向に配置する。このメタル配線２０１２は、トランジスタ形成部２００３と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線２０１２はトランジスタＴ２０１のドレイン（第１のｎ型拡散層２００５）とコンタクト２０１０により接続される。
　トランジスタ形成部２００３の左側には、ｎ型ウェル２００２が、所定の幅と深さを持って左右方向に形成される。方形状のフローティングゲート２００９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル２００２の表面に対向し、かつ右端部側の領域がトランジスタＴ２０１のゲート領域部２００４（第１のｎ型拡散層２００５と第２のｎ型拡散層２００６の中間のチャネル形成領域）に対向するように配置される。
　ｎ型ウェル２００２の左側には、このｎ型ウェル２００２のフローティングゲート２００９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層２０１５が左右方向に形成される。このｐ型拡散層２０１５とコントロールゲート配線２０１９はコンタクト２０１６により接続される。このコントロールゲート配線２０１９は、フローティングゲート２００９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト２０１６によりｐ型拡散層２０１５と接続される。第２のメタル配線２０１３は、トランジスタＴ２０１のソースとなる第２のｎ型拡散層２００６に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線２０１３はコンタクト２０１１により第２のｎ型拡散層２００６に接続される。
　また、ｐ型拡散層２０１５の上側、かつ第１のｎ型拡散層の左側の位置に、所定の幅と深さを持って第４のｎ型拡散層２０２３を形成する。そして、トランジスタ形成部２００３と平行にかつ半導体基板表面から所定の距離を隔てて配置される第３のメタル配線２０２５を設け、このメタル配線２０２５と第４のｎ型拡散層２０２３とをコンタクト２０２４により接続する。このメタル配線２０２５とｎ型拡散層２０２３とにより、ｎ型ウェル２００２に所望の電位を与える。
　このような構成により、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現できると共に、ＯＴＰまたはＭＴＰを実現できる。また、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。さらには、ｎ型ウェルに所定の電圧ＣＧＷｅｌｌ２００を与えるｎ型拡散層とメタル配線とを、空きスペースに配置することが出来、メモリセルの面積をより縮小することができる。
［第３０の実施形態］
　図４７は、本発明の第３０の実施形態に係わる不揮発性半導体メモリ装置の構成を示す図である。図４７に示す例は、本発明の不揮発性半導体メモリ素子（メモリセル）をマトリックスアレイ（メモリセルアレイ）に組み込んだ例であり、ＯＴＰの場合の例である。
　図４７に示す例では、メモリアレイの構成としては、入出力Ｉ／Ｏを、ＩＯ－０～ＩＯ－７の８ビット構成とし、メモリアレイは、列方向にｎビットおよび行方向にｍビットの単位のメモリセルブロック２１００－０～２１００－７により構成されている。
　すなわち、メモリセルをＭ２１１－０～Ｍ２１ｎ－０、Ｍ２１１－７～Ｍ２１ｎ－７というように、列方向にｎビットのアドレス単位でまとめて、メモリセルブロック２１００－０～２１００－７までを構成する。従って、ｍ行×ｎ列×８ビットのメモリ容量となる。
　行デコーダ２２００－１～２２００－ｍはそれぞれアドレスデコーダ２２０１、インバータ２２０２およびレベルシフト回路２２０３で構成される。また、レベルシフト回路２２０３の出力はそれぞれワード線ＷＬ２０１～ＷＬ２０ｍの信号となる。
　ＯＴＰは消去が無いので、ワード線は行方向に共通に接続できる。例えば、ワード線ＷＬ２０１はメモリセルＭ２１１－０～Ｍ２１ｎ－０、Ｍ２１１－７～Ｍ２１ｎ－７全て共通に接続される。ワード線ＷＬ２０ｍも同様である。
　列デコーダ２３００－１～２３００－ｎも行デコーダと同様に、それぞれアドレスデコーダ２３０１、インバータ２３０２およびレベルシフト回路２３０３で構成される。レベルシフト回路２３０３は、列デコーダ２３００－１～２３００－ｎから出力され列選択信号を第２の信号電圧ＶＰ２０２に変換する。
　このレベルシフト回路２３０３の出力はそれぞれ信号ＣＯＬ２０１～ＣＯＬ２０ｎとなり、それぞれ、列選択トランジスタＣＧ２０１－０～ＣＧ２０１－７、・・・、ＣＧ２０ｎ－０～ＣＧ２０ｎ－７のゲートに入力される。例えば、列デコーダ２３００－１の出力は、列選択トランジスタＣＧ２０１－０～ＣＧ２０１－７のゲート入力信号となる。
　メモリセルのドレインが接続されるビット線ＢＩＴ２０１－０～ＢＩＴ２０１－７は列選択トランジスタＣＧ２０１－０～ＣＧ２０１－７を介して、それぞれデータ線Ｄ２００～Ｄ２０７に接続される。
　同様に、ビット線ＢＩＴ２０ｎ－０～ＢＩＴ２０ｎ－７は列選択トランジスタＣＧ２０ｎ－０～ＣＧ２０ｎ－７を介して、それぞれデータ線Ｄ２００～Ｄ２０７に接続される。
　データ線Ｄ２００～Ｄ２０７には、書き込み入力データＤｉｎ２００～Ｄｉｎ２０７を受けて、書き込みデータ（書き込み電圧５Ｖ）を出力するデータ変換回路２４００、および読み出し時のメモリセルのデータを受けて、信号を増幅出力する読み出し出力回路となるセンスアンプ回路２５００－１～２５００－７が接続される。
　次に動作を説明する。
　書き込み時に、例えば、行デコーダ２２００－１及び列デコーダ２３００－１が選択されると、ワード線ＷＬ２０１及び信号ＣＯＬ２０１が選択され、それぞれ６Ｖ（第１の信号電圧ＶＰ２０１）及び８Ｖ（第２の信号電圧ＶＰ２０２）の電圧が印加される。また、このとき、書き込みデータＤｉｎ２００～Ｄｉｎ２０７に対応して、データ変換回路２４００より、書き込み電圧５Ｖ（第３の信号電圧ＶＰ２０３）がデータ入出力線Ｄ２００～Ｄ２０７に出力される。
　ここで、書き込みデータとして「Ｄｉｎ２００＝Ｄｉｎ２０２＝Ｄｉｎ２０４＝Ｄｉｎ２０６＝“０”データ（書き込みする）」、「Ｄｉｎ２０１＝Ｄｉｎ２０３＝Ｄｉｎ２０５＝Ｄｉｎ２０７＝“１”データ（書き込みしない）」が入力されたとする。
　この場合、データ線には、「Ｄ２００＝Ｄ２０２＝Ｄ２０４＝Ｄ２０６＝５Ｖ」、「Ｄ２０１＝Ｄ２０３＝Ｄ２０５＝Ｄ２０７＝０Ｖ」が出力され、信号ＣＯＬ２０１が選択されて８Ｖになっているので、ビット線の信号電圧は、「ＢＩＴ２０１－０＝ＢＩＴ２０１－２＝ＢＩＴ２０１－４＝ＢＩＴ２０１－６＝５Ｖ」、「ＢＩＴ２０１－１＝ＢＩＴ２０１－３＝ＢＩＴ２０１－５＝ＢＩＴ２０１－７＝０Ｖ」となり、メモリセルＭ２１１－０、Ｍ２１１－２、Ｍ２１１－４、Ｍ２１１－６には書き込みが行われ、メモリセルＭ２１１－１、Ｍ２１１－３、Ｍ２１１－５、Ｍ２１１－７は書き込みが行われない。このように、任意のメモリセルに任意のデータを書き込みできる。
　読み出しは、選択されたメモリセルが消去状態（“１”；オン）であれば、メモリセルに電流が流れ、書き込み状態（“０”；オフ）であれば、電流が流れないので、それを、センスアンプ回路２５００で増幅判定して、データＤｏｕｔ２００～Ｄｏｕｔ２０７を出力する。なお、この回路はＯＴＰであり、通常はメモリセルのデータの消去は行わないが、メモリセルを消去する必要が生じた場合は、選択されたコントロールゲートＷＬ２００を０Ｖ、選択された列デコーダを介してドレインに８Ｖを印加すれば良い。
　なお、図４９Ａに、上述した書き込み動作における動作表を示している。図に示すように、メタル配線２０２５に印加する電圧ＣＧＷｅｌｌ２００を常にコントロールゲートＣＧ２００（ワード線）の電圧と等しいか、それ以上に設定する。
　なお、図４７に示す第３１の実施形態に係る不揮発性半導体メモリ素子においては、前述の第１のレベルシフト回路はレベルシフト回路２２０３が、前述の第２のレベルシフト回路はレベルシフト回路２３０３が、それぞれ相当する。
　そして、第３１の実施形態の不揮発性半導体メモリ装置では、その構成として、列アドレスｎビット（ｎ≧１）と、ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数、例えば、８ビットとを基に、メモリセルアレイを列方向に列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロック２１００－０～２１００－７が配置される。
　そして、各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線ＢＩＴ２０１－０～ＢＩＴ２０ｂｎ－７と、各行ごとに設けられるワード線であって、メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線とＷＬ２０１～ＷＬ２０ｍと、各メモリセルのトランジスタのソースが共通接続されるソース線Ｓ２００と、各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダ２２００－１～２２００－ｍと、各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧ＶＰ２０１の信号に変換する第１のレベルシフト回路２２０３と、メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダ２３００－１～２３００－ｎと、列デコーダから出力される列選択信号を第２の信号電圧ＶＰ２０２の信号に変換する第２のレベルシフト回路２３０３と、メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、第２のレベルシフト回路２３０３から出力される第２の信号電圧ＶＰ２０２をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタＣＧ２０１－０～ＣＧ２０ｎ－７と、列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線Ｄ２００～Ｄ２０７と、Ｉ／Ｏビット数の書き込データの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、データ入出力線を通してトランジスタのドレインに印加する第３の電圧信号ＶＰ２０３を出力するデータ変換回路２４００と、データ入出力線Ｄ２００～Ｄ２０７に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路２５００と、を有して構成される。
　これにより、図４５Ａ～図４５Ｅに示す不揮発性半導体メモリ素子を使用して、ＯＴＰを実現できる。また、面積の大きくなるキャパシタ（フローティングゲートと半導体基板表面で形成されるキャパシタ）をコンパクトに配置して面積を最小限にすることができる。さらに、ｎ型ウェル２００２に所望の電圧ＣＧＷｅｌｌ２００を与えるｎ型拡散層２０２３とメタル配線２０２５とを、空きスペースに配置することができ、メモリセルの面積をより縮小することができる。
　以上、本発明の第３０の実施形態として、図４５Ａ～図４５Ｅに示す不揮発性半導体メモリ素子を用いてＯＴＰを構成する場合の例について説明したが、これに限定されず、他の構成のＯＴＰや、ＭＴＰを構成することができる。
　例えば、図３１に示す第１９の実施形態や、図４４に示す第２８の実施形態と同様に、メモリセルアレイを列方向にｎビットのアドレス単位でまとめたＭＴＰを構成することができる。また、図３４に示す第２０の実施形態と同様に、メモリセルアレイを列方向にＩ／Ｏビット単位（例えば、８ビット）でまとめたＭＴＰを構成することができる。さらには、図４３に示す第２７の実施形態と同様に、メモリセルアレイを列方向にＩ／Ｏビット単位（例えば、８ビット）でまとめたＯＴＰを構成することができる。
　図４９Ｂには、図４５Ａ～図４５Ｅに示す不揮発性半導体メモリ素子により、ＯＴＰおよびＭＴＰを構成する場合の動作表を示している。
［第３１の実施形態］
　図４８は、本発明の第３１の実施形態に係る不揮発性半導体メモリ装置の構成を示す図であり、メモリセルアレイのレイアウト配置を示している。
　図４８に示すメモリセルアレイのレイアウトは、図４５Ａ～図４５Ｅに示す不揮発性半導体メモリ素子（メモリセル）をアレイ状に配置したものであり、このメモリセルは、前述のようにｎ型ウェル２００２に接続するためのｎ型拡散層２０２３、Ｎ－Ｗｅｌｌに所定の電圧ＣＧＷｅｌｌ２００を与えるメタル配線２０２５と、ｎ型拡散層２０２３とメタル配線２０２５を接続するコンタクト２０２４を有している。
　そして、図４８に示すメモリセルアレイでは、ワード線ＷＬ２０１，ＷＬ２０２，ＷＬ２０３，・・・、およびソース線Ｓ２０１（Ｓ２０１，２０２），Ｓ２０１（Ｓ２０３，２０４），・・・を横に通し、ビット線ＢＩＴ２０１、ＢＩＴ２０２、ＢＩＴ２０３・・・を縦に通し、また、メタル配線２０２５を縦に通している。そして、図４５Ａ～図４５Ｅのメモリセルユニットを、メタル配線２０２５を中心にして左右に対称に配置し、ソース線Ｓ２０１を中心にして上下対称に配置し、また、ｎ型ウェル２００２を互いに共通にして、面積縮小を図っている。このｎ型ウェル２００２は、２列のメモリセル（例えば、ビット線ＢＩＴ２０１およびビット線ＢＩＴ２０２にドレインが接続される２列のメモリセル）ごとに共有されるｎ型ウェルであり、このｎ型ウェル２００２は、ｎ型ウェル２００２の複数個所に形成されたｎ型拡散層２０２３とコンタクト２０２４によりメタル配線２０２５に接続される。
　そして、このレイアウトで配置されるメモリセルは、例えば、図４８において破線で囲まれた部分Ａ２０００のメモリセル（ワード線ＷＬ２０１とビット線ＢＩＴ２０２とで選択されるメモリセル）に着目して説明すると、図上で上下方向に配置されるトランジスタ形成部２００３には、トランジスタのドレインとなる第１のｎ型拡散層２００５と、トランジスタのチャネルを形成するゲート領域部（第１のｎ型拡散層２００５と第２のｎ型拡散層２００６との中間の領域）と、トランジスタのソースとなる第２のｎ型拡散層２００６とが含まれる。
　このトランジスタ形成部２００３の左側に、第１のメタル配線２０１２を上下方向に配置する。このメタル配線２０１２は、トランジスタ形成部２００３と平行に半導体基板表面から所定の距離を隔て配置され、また、メタル配線２０１２はトランジスタのドレイン（第１のｎ型拡散層２００５）とコンタクト２０１０により接続される。この第１のメタル配線２０１２は、ビット線ＢＩＴ２０２に接続されている。
　方形状のフローティングゲート２００９は、半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域がｎ型ウェル２００２の表面に対向し、かつ右端部側の領域がゲート領域部（第１のｎ型拡散層２００５と第２のｎ型拡散層２００６の中間のチャネル形成領域）に対向するように配置される。
　ｎ型ウェル２００２の左側には、このｎ型ウェル２００２のフローティングゲート２００９と対向する領域の左側に隣接して、所定の幅と深さを持ってｐ型拡散層２０１５が左右方向に形成される。このｐ型拡散層２０１５とコントロールゲート配線２０１９はコンタクト２０１６により接続される。このコントロールゲート配線２０１９は、フローティングゲート２００９に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、また、コンタクト２０１６によりｐ型拡散層２０１５と接続される。コントロールゲート配線２０１９は、共通のワード線ＷＬ２０１に接続される。
　第２のメタル配線２０１３は、トランジスタＴ２０１のソースとなる第２のｎ型拡散層２００６に対向するようにして半導体基板表面から所定の距離を隔てて左右方向に配置され、この第２のメタル配線２０１３はコンタクト２０１１により第２のｎ型拡散層２００６に接続される。この第２のメタル配線２０１３は、共通のソース線Ｓ２０１に接続される。
　また、ｐ型拡散層２０１５の上側、かつ第１のｎ型拡散層２００５の左側の位置に、所定の幅と深さを持って第４のｎ型拡散層２０２３が形成され、第３のメタル配線２０２５は、第１のメタル配線２０１２と平行に半導体基板表面から所定の距離を隔て上下方向に配置される。この第３のメタル配線２０２５に、コンタクト２０２４により、第４のｎ型拡散層２０２３が接続される。
　そして、図４８に示す不揮発性半導体メモリ装置では、ｎ型ウェル２００２を互いに共通にして、メタル配線２０２５を中心にして左右に対称に配置される２つのメモリセル（ＢＩＴ２０１，ＷＬ２０１、およびＢＩＴ２０２，ＷＬ２０１により選択される２つのメモリセル）と、当該左右に対称に配置された２つのメモリセルに対して、共通のソース線Ｓ２０１を互いに共通にして下方向に対称に配置される２つのメモリセル（ＢＩＴ２０１，ＷＬ２０２、およびＢＩＴ２０２，ＷＬ２０２により選択される２つのメモリセル）と、の計４つのメモリセルを配置の基本単位にする。
　そして、この配置の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する。
　これにより、図４５Ａ～図４５Ｅに示す不揮発性半導体メモリ素子を、コンパクトに配置することができ、不揮発性半導体メモリ装置の面積を最小限にすることができる。
　以上説明したように、本発明の不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置においては、標準ロジックのＣＭＯＳプロセスで不揮発性メモリが実現でき、ロジック混載メモリを容易に、また安価に実現できる。
　まず、本発明の第３２～第３６の各実施形態は、１個の不揮発性半導体メモリセルに複数個のフローティングゲート型トランジスタを設けることを特徴としている。それらの説明に先立って、ここではまず、図５０Ａ～図５５を参照して、本発明の第３２～第３６の各実施形態で用いる不揮発性半導体メモリセルの基本的な構造・動作について、１セルに１個のフローティングゲート型トランジスタを設ける構造を用いて説明する。図５０Ａに不揮発性半導体メモリ（ＥＥＰＲＯＭセル）の平面図を示す。図５０Ｂには等価回路図、図５０Ｃには図５０ＡのＡ３０－Ａ３０’に沿った断面図、図５０ＤにはＢ３０－Ｂ３０’に沿った断面図、図５０ＥにはＣ３０－Ｃ３０’に沿った断面図を示す。このＥＥＰＲＯＭセルは、図５０Ｂの等価回路に示すように、直列接続されたトランジスタＴ３０１及びトランジスタＴ３０２と、キャパシタＣ３０１とから構成されている。ここで、トランジスタＴ３０１がメモリセルを選択するためのスイッチ（選択トランジスタ）であり、トランジスタＴ３０２がフローティングゲート型トランジスタである。このメモリセルにおいて、トランジスタＴ３０１のドレインがメモリセルのドレインＤ３００、トランジスタＴ３０２のソースがメモリセルのソースＳ３００、トランジスタＴ３０１のゲートが当該メモリセルを選択するためのセレクトゲートＳＧ３００、トランジスタＴ３０２のフローティングゲートＦＧ３００に一端が接続されたキャパシタＣ３０１の他端が当該メモリセルの記憶内容を制御するためのコントロールゲートＣＧ３００となる。このキャパシタＣ３０１は、コントロールゲートＣＧ３００とフローティングゲートＦＧ３００との間のキャパシタである。
　図５０Ａ～図５０Ｅにおいて、符号３００１はｐ型半導体基板、符号３００２はｐ型半導体基板３００１上に形成されたｎ型ウェル（以下ｎ－ｗｅｌｌとも表記する）、符号３００３はトランジスタＴ３０１を構成するトランジスタ（ｐ型半導体基板３００１の部分と酸化膜）、符号３００４はトランジスタＴ３０２を構成するフローティングゲート型トランジスタ（ｐ型半導体基板３００１の部分と酸化膜）、符号３００５はトランジスタＴ３０１のｎ型ドレイン拡散層、符号３００６はトランジスタＴ３０１のソースでありトランジスタＴ３０２のドレインともなるｎ型拡散層、符号３００７はトランジスタＴ３０２のソースとなるｎ型拡散層、符号３００８はトランジスタＴ３０１のゲートとなるポリシリコン層、符号３００９はトランジスタＴ３０２のフローティングゲートとなるポリシリコン層でキャパシタＣ３０１の一端となる。符号３０１０は拡散層３００５とメタル配線３０１２を接続するコンタクト、符号３０１１は拡散層３００７とメタル配線３０１３を接続するコンタクト、符号３０１２はトランジスタＴ３０１のドレインを引き出すためのメタル配線、符号３０１３はフローティングゲート型トランジスタＴ３０２のソースＳ３００を引き出すためのメタル配線、符号３０１４はキャパシタＣ３０１（ｎ型ウェル３００２の一部分と酸化膜）、符号３０１５はｐ型拡散層であり、キャパシタＣ３０１の他端となる。符号３０１６はｐ型拡散層３０１５とメタル配線３０１９を接続するコンタクト、符号３０１７はｎ型ウェル３００２上に形成されたｎ型拡散層、符号３０１８はｎ型拡散層３０１７とメタル配線３０１９とを接続するコンタクト、符号３０１９はコントロールゲート配線となるメタル配線、符号３０２０は分離用絶縁酸化膜である。
　このメモリセルの特徴は、ビット線となる、メモリセルのドレインＤ３００となるメタル配線３０１２を図面上の縦方向に配置し、セレクトゲートＳＧ３００となるポリシリコン配線３００８と、コントロールゲートＣＧ３００配線となるメタル配線３０１９とを図面上の横方向に配置し、さらに、面積の大きくなるキャパシタＣ３０１をコンパクトに配置して面積を最小限にしたことである。
　ここで、キャパシタＣ３０１は、ｎ型ウェル３００２、キャパシタ３０１４、ｐ型拡散層３０１５、コンタクト３０１６、ｎ型拡散層３０１７及びコンタクト３０１８から構成されている。
　図５０Ａ～図５０Ｅに示すメモリセルの動作を図５１を参照して説明する。書き込みに関しては、方式は２つある。第一の方法はホットエレクトロン注入による書き込み方式（単に「書き込み」と表記する）である。「書き込み」として、ＳＧ３００に８Ｖ、ＣＧ３００に３～８Ｖ、Ｄ３００に５Ｖ、Ｓ３００に０Ｖを印加する。トランジスタＴ３０２のドレインおよびゲートに高電圧が印加され、後述する飽和領域にて動作を行うため、ドレイン近傍で空乏層に高電界が印加され、ホットエレクトロンが発生し、それがフローティングゲートＦＧ３００に注入される。電子が注入されるため、トランジスタＴ３０２の閾値は見かけ上、高くなる。
　消去の場合は、ＳＧ３００に１０Ｖ、ＣＧ３００に０Ｖ、Ｄ３００に８Ｖ、Ｓ３００をｏｐｅｎ（開放）あるいは２Ｖ程度にバイアスして置く。この状態では、ドレインとフローティングゲートＦＧ３００間に高電界が印加され、ファウラーノルトハイムのトンネル電流（Ｆａｕｌｅｒ－Ｎｏｒｄｈｅｉｍ：以下ＦＮ電流と略す）が流れ、フローティングゲートＦＧ３００から電子がドレインに放出され、見かけ上、閾値が下がって見える。
　読み出しは、ＳＧ３００に３～５Ｖ、ＣＧ３００に０Ｖ、Ｄ３００に１Ｖ、Ｓ３００に０Ｖを印加すると、書き込み状態（閾値が正）であれば、電流は流れず“０”と判断、消去状態（閾値が負）であれば、電流が流れ、“１”と判断される。
　また、第二の書き込みの方法は、素子の耐圧が比較的高い場合であって書き込みもＦＮ電流で行う場合で、「書き込み３－２」とする。この場合は、ＳＧ３００に５Ｖ、ＣＧ３００に１５Ｖ、Ｄ３００に０Ｖ、Ｓ３００はｏｐｅｎあるいは０Ｖを印加すれば、チャネルとフローティングゲート間に高電圧が印加され、電子注入が行われる。
　図５２Ａには、トランジスタＴ３０２のみの特性として、ＶＣＧ－Ｉｄ特性を示している。図５２Ｂは、図５０Ａ～図５０Ｅに示す基本的な構造の不揮発性半導体メモリセルの回路図である。図５２Ａにおいて、ＶＣＧ３００はソースＳ３００を０Ｖとした場合のコントロールゲートＣＧ３００における電圧、ＩｄはトランジスタＴ３０２のドレイン電流を表す。初期の閾値は１Ｖ程度である。書き込みを行うと、フローティングゲートＦＧ３００内に電子が注入されるため、図のように、見かけ上、閾値が３Ｖと高くなった特性を示す。また、消去されると、見かけ上閾値が－３Ｖまで下がった特性を示す。ここで、上記書き込み電圧を３～８Ｖとしているのは、トランジスタＴ３０２が過消去されていると、後述のように、フローティングゲートＦＧ３００は正に帯電しているので、書き込み時に、あまりコントロールゲートＣＧ３００を高い電圧にすると、非飽和領域に入ってしまい、ホットエレクトロンが発生しづらくなり、書き込み特性が悪化する課題があるからである。過消去状態のときは、コントロールゲートＣＧ３００の電圧を低めに設定し、書き込みされてくれば、書き込み量に併せて、コントロールゲートＣＧ３００の電圧を徐々に高くする、ステップアップ書き込み方式を採用すれば良い。
　図５３Ａは、トランジスタＴ３０１とトランジスタＴ３０２が直列接続された特性を示す。図５３Ｂは、図５０Ａ～図５０Ｅに示す基本的な構造の不揮発性半導体メモリセルの回路図である。図５３Ａにおいて、読み出し時、コントロールゲートＣＧ３００の電圧ＶＣＧ３００＝０Ｖなので、初期値でトランジスタＴ３０２の閾値が１Ｖ程度であれば、ＶＳＧ－Ｉｄ特性（メモリセルの特性）は、ほぼ電流が流れない状態である。ここで、ＶＳＧ３００はセレクトゲートＳＧ３００の電圧、ＩｄはメモリセルのドレインＤ３００の電流である。書き込みを行うと、完全に電流が流れない。消去時は、トランジスタＴ３０２が常にオン状態なので、メモリセル特性としては、コントロールゲートＣＧ３００の電圧に比例して電流が流れる。
　図５４Ａに、図５０Ａ～図５０Ｅのメモリセルのカップリング系の等価回路を示す。図５４Ｂは、図５０Ａ～図５０Ｅに示す基本的な構造の不揮発性半導体メモリセルの回路図である。
　また、図５５にカップリングの計算式を示す。ここでＶＣＧ３００はコントロールゲートＣＧ３００の電圧、ＶＦＧ３００はフローティングゲートＦＧ３００の電圧、ＶＤ３００はゲートＤの電圧、ＶＳ３００はソースＳ３００の電圧、ＶＳｕｂ３００はｐ型半導体基板３００１の電圧である。また、Ｃ３００（ＦＣ３００）はコントロールゲートＣＧ３００とフローティングゲートＦＧ３００間のキャパシタ（＝キャパシタＣ３０１）、Ｃ３００（ＦＢ３００）はフローティングゲートＦＧ３００とｐ型半導体基板３００１間のキャパシタ、Ｃ３００（ＦＳ３００）はフローティングゲートＦＧ３００とソースＳ３００間のキャパシタ、Ｃ３００（ＦＤ３００）はフローティングゲートＦＧ３００とドレインＤ３００間のキャパシタである。
　フローティングゲートＦＧ３００の状態が初期状態（中性状態）とすると、この系のトータルチャージはゼロということから、図５５の式（１）でＱ３００＝０となり、（ＶＣＧ３００－ＶＦＧ３００）×Ｃ３００（ＦＣ３００）＋（ＶＤ３００－ＶＦＧ３００）×Ｃ３００（ＦＤ３００）＋（ＶＳ３００－ＶＦＧ３００）×Ｃ３００（ＦＳ３００）＋（ＶＳｕｂ３００－ＶＦＧ３００）×Ｃ３００（ＦＢ３００）＝０となる。
　ここで、Ｃ３００（ＦＣ３００）＋Ｃ３００（ＦＢ３００）＋Ｃ３００（ＦＤ３００）＋Ｃ３００（ＦＳ３００）＝ＣＴ３００（トータル）とすると、ＶＦＧ３００＝ＶＣＧ３００×Ｃ３００（ＦＣ３００）／ＣＴ３００＋Ｖｓｕｂ３００×Ｃ３００（ＦＢ３００）／ＣＴ３００＋ＶＤ３００×Ｃ３００（ＦＤ３００）／ＣＴ３００＋ＶＳ３００×Ｃ３００（ＦＳ３００）／ＣＴ３００となる。
　ここで、Ｃ３００（ＦＤ３００）＝Ｃ３００（ＦＳ３００）≒０、Ｖｓｕｂ３００＝ＶＳ３００＝０とすると、ＶＦＧ３００＝ＶＣＧ３００×Ｃ３００（ＦＣ３００）／｛Ｃ３００（ＦＣ３００）＋Ｃ３００（ＦＢ３００）｝となる（式（４））。
　ここで、Ｃ３００（ＦＣ３００）／｛Ｃ３００（ＦＣ３００）＋Ｃ３００（ＦＢ３００）｝＝α３００（カップリング比）とすると、ＶＦＧ３００＝α３００×ＶＣＧ３００となる。通常、α３００≒０．６に設定する。
　では、次に１個の不揮発性半導体メモリセルに複数個のフローティングゲート型トランジスタを設ける本発明の第３２～第３６の実施形態としての不揮発性半導体メモリセルについて説明する。
［第３２の実施形態］
　本発明の第３２の実施形態としての不揮発性半導体メモリセルについて、図５６Ａ～図５７Ｃを参照して説明する。図５６Ａに、不揮発性半導体メモリセルの平面図を、図５６Ｂには等価回路を、図５６Ｃには図５６ＡのＡ３０－Ａ３０’に沿った断面図、図５７ＡにはＢ３０－Ｂ３０’に沿った断面図、図５７ＢにはＣ３０－Ｃ３０’に沿った断面図、図５７ＣにはＤ３０－Ｄ３０’に沿った断面図を示す。なお、以下の各図において図５０Ａ～図５０Ｅに示すものと同一の（あるいは対応する）構成には同一の符号を用いている。また、各図において、図５０Ａ～図５０Ｅの構成と同一の（あるいは対応する）構成を複数設ける場合には、図５０Ａ～図５０Ｅで用いた符号（数字）に英字１文字（ａ、ｂなど）を追加した符号（例えばｎ型拡散層３００６に対してｎ型拡散層３００６ａ、３００６ｂなどとする）を用いることとする。
　このＥＥＰＲＯＭセルは、図５６Ｂの等価回路に示すように、トランジスタＴ３０１、トランジスタＴ３０２、トランジスタＴ３０３、キャパシタＣ３０１、キャパシタＣ３０２から構成されている。トランジスタＴ３０１には、トランジスタＴ３０２及びトランジスタＴ３０３を並列接続したものが直列接続されている。トランジスタＴ３０１がメモリセルを選択するためのスイッチであり、トランジスタＴ３０２及びトランジスタＴ３０３がフローティングゲート型トランジスタである。このメモリセルにおいて、トランジスタＴ３０１のドレインがメモリセルのドレインＤ３００、トランジスタＴ３０２及びトランジスタＴ３０３のソースがメモリセルのソースＳ３００、トランジスタＴ３０１のゲートがセレクトゲートＳＧ３００となる。また、トランジスタＴ３０２、Ｔ３０３のフローティングゲートＦＧ３０１、ＦＧ３０２に一端がそれぞれ接続されたキャパシタＣ３０１、Ｃ３０２の他端が共通のコントロールゲートＣＧ３００となる。トランジスタＴ３０２、Ｔ３０３のフローティングゲートＦＧ３０１、ＦＧ３０２の各一端は図に破線で示すように外部で接続されていることとする。このキャパシタＣ３０１は、コントロールゲートＣＧ３００とフローティングゲートＦＧ３０１との間のキャパシタであり、キャパシタＣ３０２は、コントロールゲートＣＧ３００とフローティングゲートＦＧ３０２との間のキャパシタである。図５６Ｂにおいて、トランジスタＴ３０２とトランジスタＴ３０３が、図５０ＢのトランジスタＴ３０２に対応する構成である。
　図５６Ａ及び図５６Ｃ、図５７Ａ～図５７Ｃにおいて、符号３００１はｐ型半導体基板、符号３００２はｐ型半導体基板３００１上に形成されたｎ型ウェル、符号３００３はトランジスタＴ３０１を構成するトランジスタ、符号３００４ａ及び符号３００４ｂはトランジスタＴ３０２及びＴ３０３を構成するフローティングゲート型トランジスタ、符号３００５はトランジスタＴ３０１のｎ型ドレイン拡散層、符号３００６ａ及び符号３００６ｂはトランジスタＴ３０１のソースでありトランジスタＴ３０２及びＴ３０３のドレインともなるｎ型拡散層、符号３００７はトランジスタＴ３０２及びＴ３０３のソースとなるｎ型拡散層、符号３００８はトランジスタＴ３０１のゲートとなるポリシリコン層、符号３００９ａ、符号３００９ｂはトランジスタＴ３０２、Ｔ３０３のフローティングゲートとなるポリシリコン層でキャパシタＣ３０１及びＣ３０２の一端となる。符号３０１０は拡散層３００５とメタル配線３０１２を接続するコンタクト、符号３０１１は拡散層３００７とメタル配線３０１３を接続するコンタクト、符号３０１２はトランジスタＴ３０１のドレイン（ドレインＤ３００）を引き出すためのメタル配線、符号３０１３はフローティングゲート型トランジスタＴ３０２及びＴ３０３のソース（ソースＳ３００）を引き出すためのメタル配線、符号３０１４ａ、符号３０１４ｂはそれぞれキャパシタＣ３０１、Ｃ３０２、符号３０１５ａ及び符号３０１５ｂはｐ型拡散層であり、それぞれキャパシタＣ３０１、Ｃ３０２の他端となる。符号３０１６ａ、符号３０１６ｂはｐ型拡散層３０１５ａ、３０１５ｂとメタル配線３０１９ａ、３０１９ｂを接続するコンタクト、符号３０１７ａ、符号３０１７ｂはｎ型ウェル３００２上に形成されたｎ型拡散層、符号３０１８ａ、符号３０１８ｂはｎ型拡散層３０１７ａ、３０１７ｂとメタル配線３０１９ａ、３０１９ｂとを接続するコンタクト、符号３０１９ａ、符号３０１９ｂはそれぞれ、Ｔ３０２及びＴ３０３のコントロールゲート配線となるメタル配線、符号３０２０は分離用絶縁酸化膜、符号２１ａ、符号２１ｂはメタル配線層３０２２をｎ型拡散層３００６ａ、３００６ｂにつなぐコンタクト、符号３０２２はメタル配線層である。
　本実施形態のメモリセルは、トランジスタＴ３０２及びＴ３０３のコントロールゲートＣＧ３００を共通のｎ型ウェル３００２によって形成するようにしている。すなわち、コントロールゲートＣＧ３００と複数のフローティングゲート型トランジスタＴ３０２、Ｔ３０３の各フローティングゲートＦＧ３０１、ＦＧ３０２との間に形成された複数のキャパシタＣ３０１，Ｃ３０２が、同一のｎ型ウェル３００２を用いて形成されたものであることを特徴としている。このようにすることによって、Ｗｅｌｌ（ウェル）を分離する境界が必要なくなり、セル面積が小さく出来る。また、ビット線となる、メモリセルのドレインＤ３００となるメタル配線３０１２を図面上の縦方向に配置し、セレクトゲートＳＧ３００となるポリシリコン配線３００８と、コントロールゲートＣＧ３００配線となるメタル配線３０１９ａ、３０１９ｂとを図面上の横方向に配置し、さらに、面積の大きくなるキャパシタＣ３０１、Ｃ３０２をコンパクトに配置して、また、記憶素子となるトランジスタＴ３０２、Ｔ３０３のドレイン３００６ａ、３００６ｂをメタル配線３０２２で繋ぎ、面積を最小限にしている。また、本実施形態のメモリセルは、複数のフローティングゲート型トランジスタＴ３０２、Ｔ３０３と選択トランジスタとなるトランジスタＴ３０１とがｐ型半導体基板３００１上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタＴ３０２、Ｔ３０３の各ドレインが直線状のメタル配線３０２２で接続されたものであることを一つの特徴としている。ここで、キャパシタＣ３０１は、ｎ型ウェル３００２、キャパシタＣ３０１（３０１４ａ）、ｐ型拡散層３０１５ａ、コンタクト３０１６ａ、ｎ型拡散層３０１７ａ、コンタクト３０１８ａで構成されている。また、キャパシタＣ３０２は、ｎ型ウェル３００２、キャパシタＣ３０２（３０１４ｂ）、ｐ型拡散層３０１５ｂ、コンタクト３０１６ｂ、ｎ型拡散層３０１７ｂ、コンタクト３０１８ｂで構成されている。
　なお、図５６Ａでは、ｐ型拡散層３０１５ａ、３０１５ｂは分離してあるが、同電位であるので、一体化してｐ型拡散層３０１５としても良い。このほうが面積が小さくなる場合は有効である。但し、この例では、トランジスタＴ３０２とトランジスタＴ３０３のコントロールゲートは互いに接続されるので、図５６Ｂの等価回路に示すように、トランジスタＴ３０２とトランジスタＴ３０３のコントロールゲートは共通にコントロールゲートＣＧ３００となる。
　トランジスタＴ３０２とトランジスタＴ３０３のコントロールゲートを共通にＣＧ３００とした場合の動作は、図５１を参照して説明したものと同一である。
［第３３の実施形態］
　図５８に図５６Ａ～図５６Ｃのメモリセルをアレイに配置した例を示す。メモリセルは、行方向（横方向）にＭ３１１～Ｍ３１４の４個が配置され、列方向（縦方向）にＭ３１１～Ｍ３３１のように３個配置され、４×３＝１２個のセルが配置されている。共通部分を対照的に配置することによって、図５６Ａ～図５６Ｃのメモリセルがさらに効果的に配置され、面積縮小化が可能となっている。
　この場合、メモリセルＭ３１１とメモリセルＭ３１２のように、横方向に並んだ１対のメモリセルが、共通のｎ型ウェル３００２を使用するとともに、コンタクト３０１８ａ及び３０１８ｂも共用している。また、縦方向に並んだメモリセルＭ３１１～Ｍ３３１は、共通のメタル配線３０１２に接続され、これがビット線ＢＩＴ３０１となる。同様にメモリセルＭ３１２～Ｍ３３２は、共通のメタル配線３０１２に接続され、これがビット線ＢＩＴ３０２となる。さらにメモリセルＭ３１３～Ｍ３３３、メモリセルＭ３１４～Ｍ３３４は、それぞれ共通のメタル配線３０１２に接続され、これらがビット線ＢＩＴ３０３、ＢＩＴ３０４となる。また、横方向に並んだメモリセルＭ３１１～Ｍ３１４の各コンタクト３０１６ａ、３０１８ａは共通のメタル配線３０１９ａに接続され、各コンタクト３０１６ｂ、３０１８ｂは共通のメタル配線３０１９ｂに接続され、これらのメタル配線３０１９ａとメタル配線３０１９ｂがそれぞれコントロールゲート配線ＣＧ３０１となる。この一対のコントロールゲート配線ＣＧ３０１は、図示していないメモリアレイ外部の回路で接続される。また、横方向に並んだメモリセルＭ３１１～Ｍ３１４の各コンタクト３０１１は共通のメタル配線３０１３に接続され、このメタル配線３０１３がソース配線Ｓ３０１となる。同様に、横方向に並んだメモリセルＭ３２１～Ｍ３２４の各コンタクト３０１６ａ、３０１８ａは共通のメタル配線３０１９ａに接続され、各コンタクト３０１６ｂ、３０１８ｂは共通のメタル配線３０１９ｂに接続され、これらのメタル配線３０１９ａとメタル配線３０１９ｂがそれぞれコントロールゲート配線ＣＧ３０２となる。この一対のコントロールゲート配線ＣＧ３０２は、図示していないメモリアレイ外部の回路で接続される。また、横方向に並んだメモリセルＭ３２１～Ｍ３２４の各コンタクト３０１１は共通のメタル配線３０１３に接続され、このメタル配線３０１３がソース配線Ｓ３０２となる。また、横方向に並んだメモリセルＭ３３１～Ｍ３３４の各コンタクト３０１６ａ、３０１８ａは共通のメタル配線３０１９ａに接続され、各コンタクト３０１６ｂ、３０１８ｂは共通のメタル配線３０１９ｂに接続され、これらのメタル配線３０１９ａとメタル配線３０１９ｂがそれぞれコントロールゲート配線ＣＧ３０３となる。この一対のコントロールゲート配線ＣＧ３０３は、図示していないメモリアレイ外部の回路で接続される。また、横方向に並んだメモリセルＭ３３１～Ｍ３３４の各コンタクト３０１１は共通のメタル配線３０１３に接続され、このメタル配線３０１３がソース配線Ｓ３０３となる。また、３本のポリシリコン層３００８がそれぞれ横に並んだメモリセルで共通に使用され、上から順にセレクトゲート配線ＳＧ３０１、ＳＧ３０２及びＳＧ３０３となる。
［第３４の実施形態］
　図５９Ａ～図５９Ｃには、さらに別の実施形態を示す。図５９Ａが本実施形態のメモリセルの平面図、図５９Ｂが等価回路図、図５９Ｃが図５９ＡのＡ３０－Ａ３０’に沿った断面図である。なお、図５９Ａ～図５９Ｃにおいて、図５６Ａ～図５７Ｃに示すものと同一の（あるいは対応する）構成には同一の符号を用いている。メモリセルの信頼性をさらに向上させるために、図５９Ｂの等価回路に示すように、トランジスタＴ３０１と直列に、互いに並列接続されたフローティングゲート型トランジスタＴ３０２、Ｔ３０３、Ｔ３０４の３個を不揮発性半導体メモリ素子として設けている。この例では、３個のトランジスタＴ３０２、Ｔ３０３、Ｔ３０４のコントロールゲートＣＧ３００は共通にして、面積縮小効果を出している。
　本実施形態は、図５６Ａ～図５６Ｃに示す第３３の実施形態のメモリセルと比べ、コントロールゲート用のｎ型ウェル３００２を省略するとともに、ｎ型拡散層３０１７ａ、３０１７ｂとコンタクト３０１８ａ、３０１８ｂを省略し、さらにトランジスタＴ３０２～Ｔ３０４のキャパシタＣ３０１～Ｃ３０３の他端をなす拡散層をｎ型拡散層３０５５に変更して、共通にしている点が異なっている。また、トランジスタＴ３０２～Ｔ３０４のキャパシタＣ３０１～Ｃ３０３の他端が共通に接続されるコントロールゲートＣＧ３００には、コンタクト３０１６を介してメタル配線層３０１９が接続されている。すなわち、本実施形態は、コントロールゲートＣＧ３００と複数のフローティングゲート型トランジスタＴ３０２～Ｔ３０４の各フローティングゲートとの間に形成された複数のキャパシタＣ３０１～Ｃ３０３が、同一のｎ型拡散層３０５５を用いて形成されたものであることを特徴としている。
　なお、図５９Ａ～図５９Ｃにおいて、符号３００４ｃはトランジスタＴ３０４を構成するフローティングゲート型トランジスタ、符号３００６ａはトランジスタＴ３０１のソースでありトランジスタＴ３０２のドレインともなるｎ型拡散層、符号３００６ｂはトランジスタＴ３０１のソースとメタル配線層３０２２を介して接続されていてトランジスタＴ３０３、Ｔ３０４のドレインともなるｎ型拡散層、符号３００７ａはトランジスタＴ３０２、Ｔ３０３のソースとなるｎ型拡散層、符号３００７ｂはトランジスタＴ３０４のソースとなるｎ型拡散層、符号３００９ｃはトランジスタＴ３０４のフローティングゲートとなるポリシリコン層でキャパシタＣ３０３の一端となり、符号３０１１ａはｎ型拡散層３００７ａとメタル配線３０１３ａを接続するコンタクト、符号３０１１ｂはｎ型拡散層３００７ｂとメタル配線３０１３ｂを接続するコンタクト、符号３０１３ａはトランジスタＴ３０２及びＴ３０３のソースを引き出すためのメタル配線、符号３０１３ｂはトランジスタＴ３０４のソースを引き出すためのメタル配線、符号３０１９はトランジスタＴ３０２～Ｔ３０４のコントロールゲート配線となるメタル配線である。
　また、図示しないが、キャパシタＣ３０１～Ｃ３０３を形成するゲート部にリン（ｐ＋）等の不純物をインプラ（Ｉｍｐｌａｎｔａｔｉｏｎ）して、Ｄ－タイプ（Ｄｅｐｌｅｔｉｏｎ）化しておけば、効率の良いキャパシタとして動作する。
［第３５の実施形態］
　図６０には、図５９Ａ～図５９Ｃのメモリセルをアレイ配置した実施形態を示す。図６０に示すメモリセルは、行方向（横方向）にＭ３１１～Ｍ３１４の４個が配置され、列方向（縦方向）にＭ３１１～Ｍ３３１のように３個配置され、４×３＝１２個のセルが配置されている。共通部分を対照的に配置することによって、図５９Ｂのメモリセルがさらに効果的に配置され、面積縮小化が可能となっている。この場合、トランジスタＴ３０１のｎ型ドレイン拡散層３００５とメタル配線３０１２を接続するコンタクト３０１０と、トランジスタＴ３０４のソースとなるｎ型拡散層３００７ｂとメタル配線３０１３ｂを接続するコンタクト１１ｂとが、上下のメモリセル（例えばメモリセルＭ３２１とメモリセルＭ３３１）で共通となり、また、左右のメモリセル（例えばメモリセルＭ３１１とメモリセルＭ３１２）の複数のキャパシタＣ３０１～Ｃ３０３が同一のｎ型拡散層３０５５内に形成されていて、レイアウトがさらに縮小化できる。
　この場合、横方向に並んだメモリセルＭ３１１～Ｍ３１４の各コンタクト３０１６は共通のメタル配線（図５９Ａ～図５９Ｃのメタル配線３０１９）に接続され、そのメタル配線がコントロールゲート配線ＣＧ３０１となる。また、横方向に並んだメモリセルＭ３１１～Ｍ３１４の各コンタクト３０１１ａ又は３０１１ｂはそれぞれ共通のメタル配線３０１３ａ又は３０１３ｂに接続され、このメタル配線３０１３ａがソース配線Ｓ３１１に、このメタル配線３０１３ｂがソース配線Ｓ３１２になる。このソース配線Ｓ３１１とソース配線Ｓ３１２が図５９Ａ～図５９ＣのメモリセルのソースＳ３００に対応するものであり、図示していないメモリアレイ外部の回路でソース配線Ｓ３１１とソース配線Ｓ３１２は接続される。
　同様に、横方向に並んだメモリセルＭ３２１～Ｍ３２４の各コンタクト３０１６は共通のメタル配線に接続され、このメタル配線がコントロールゲート配線ＣＧ３０２となる。また、横方向に並んだメモリセルＭ３２１～Ｍ３２４の各コンタクト３０１１ａ又は３０１１ｂは共通のメタル配線３０１３ａ又は３０１３ｂに接続され、このメタル配線３０１３ａがソース配線Ｓ３２１に、このメタル配線３０１３ｂがソース配線Ｓ３２２になる。このソース配線Ｓ３２１とソース配線Ｓ３２２が図５９Ａ～図５９ＣのメモリセルのソースＳ３００に対応するものであり、図示していないメモリアレイ外部の回路でソース配線Ｓ３２１とソース配線Ｓ３２２は接続される。横方向に並んだメモリセルＭ３３１～Ｍ３３４についても同様である。
［第３６の実施形態］
　図６１には、本発明の第３２～第３６の各実施形態のメモリセルを用いた不揮発性半導体メモリ装置の回路構成を示す。図６１における不揮発性半導体メモリセルＭ３１１～Ｍ３ｍｎとしては、例えば図５６Ａ～図５６Ｃ、図５９Ａ～図５９Ｃ等を参照して説明した不揮発性半導体メモリセルを用いることができる。
また、その場合の各メモリセルの配置は、図５８、図６０を参照して説明したアレイ配置を用いることができる。
　図６１において、符号（Ｍ３１１）～（Ｍ３ｍｎ）はｍ×ｎ個のメモリセル、符号３１００はこれらのメモリセルＭ３１１～Ｍ３ｍｎをアレイ配置したメモリセルアレイ、符号３２００－１～３２００－ｍはｍ個の行デコーダ、符号３３００は列選択ゲート回路、符号３４００－１～３４００－ｎはｎ個の列デコーダ、符号３５００は書き込み、消去制御回路、符号３６００は読み出し時に動作するセンスアンプ、符号３７００は内部電源用回路である。なお、図６１に示す回路構成では、各メモリセルＭ３１１～Ｍ３ｍｎが、図５６Ａ～図５６Ｃ等を参照して説明した３個のトランジスタＴ３０１～Ｔ３０３から構成されるメモリセルを用いることとしているが、フローティングゲート型トランジスタＴ３０２、Ｔ３０３等の並列接続数は２個に限らず、図５９Ａ～図５９Ｃに示すような３個であっても、それ以上であってもよい。
　行デコーダ３２００－１は、行アドレスが入力されるデコーダ部３２０１、セレクトゲートＳＧ３０１へ出力を出すインバータ３２０２及びレベルシフタ兼バッファ３２０３、コントロールゲートＣＧ３０１へ出力を出すＮＡＮＤ（ナンド）回路３２０４及びレベルシフタ兼バッファ（出力部）３２０５から構成される。セレクトゲート出力ＳＧ３０１はメモリアレイ３１００に含まれる行方向（図面上の横方向）に配置されたｎ個のメモリセルＭ３１１～Ｍ３１ｎに共通に接続され、コントロールゲート出力ＣＧ３０１は同じくメモリセルＭ３１１～Ｍ３１ｎに共通に接続される。セレクトゲート出力ＳＧ３０１は各メモリセルＭ３１１～Ｍ３１ｎのセレクトゲートＳＧ３００に接続され、コントロールゲート出力ＣＧ３０１は各メモリセルＭ３１１～Ｍ３１ｎのコントロールゲートＣＧ３００に接続される。なお、行デコーダ３２００－１のＮＡＮＤ回路３２０４に入力されている書き込み信号Ｗ３００は、メモリセルＭ３１１～Ｍ３１ｎのコントロールゲートＣＧ３００を選択するための信号であり、書き込み信号Ｗ３００が“１”のとき、ＮＡＮＤ回路３２０４が活性化される。また、消去時及び読み出し時には、書き込み信号Ｗ３００＝“０”とすることで、ＮＡＮＤ回路３２０４が非活性化され、コントロールゲートＣＧ３００が０Ｖに制御される。行デコーダ３２００－１は、以上の構成で、メモリセルを指定する行アドレス（アドレス信号）をデコードした信号と、メモリセルの書き込み信号Ｗ３００とに基づいて生成した制御信号ＣＧ３０１を、所定のコントロールゲートＣＧ３００（メモリセルＭ３１１～Ｍ３１ｎのコントロールゲートＣＧ３００）に出力することになる。
　行デコーダ３２００－ｍも同様の構成である。行デコーダ３２００－ｍのセレクトゲート出力ＳＧ３０ｍはメモリアレイ３１００に含まれる行方向に配置されたｎ個のメモリセルＭ３ｍ１～Ｍ３ｍｎに共通に接続され、コントロールゲート出力ＣＧ３０ｍは同じくメモリセルＭ３ｍ１～Ｍ３ｍｎに共通に接続される。セレクトゲート出力ＳＧ３０ｍは各メモリセルＭ３ｍ１～Ｍ３ｍｎのセレクトゲートＳＧ３００に接続され、コントロールゲート出力ＣＧ３０ｍは各メモリセルＭ３ｍ１～Ｍ３ｍｎのコントロールゲートＣＧ３００に接続される。
　また、行デコーダ３２００－１～３２００－ｍ内のレベルシフタ兼バッファ３２０３及びレベルシフタ兼バッファ３２０５には、内部電源用回路３７００から出力された電源ＶＰ３０１及びＶＰ３０２が供給され、各メモリセルＭ３１１～Ｍ３１ｎ、・・・、Ｍ３ｍ１～Ｍ３ｍｎのセレクトゲートＳＧ３００とコントロールゲートＣＧ３００に印加される電圧が制御できるようになっている。
　列選択ゲート回路３３００は、ｎ個の列選択ゲートトランジスタＣＯＬＧ３０１～ＣＯＬＧ３０ｎで構成され、それぞれゲートには列デコーダ３４００－１～３４００－ｎからの出力ＣＯ３０１～ＣＯ３０ｎが入力される。選択ゲートトランジスタＣＯＬＧ３０１～ＣＯＬＧ３０ｎの各ドレインはデータ線Ｄａｔａ３００に共通に接続されるとともに、各ソースはそれぞれビット線ＢＩＴ３０１～ＢＩＴ３０ｎに接続されている。なお、列デコーダ３４００－１は、列アドレスが入力されるデコーダ部３４０１、インバータ３４０２、列線選択信号ＣＯ３０１を出力するレベルシフタ兼バッファ３４０３から構成される。他の列デコーダ３４００－２～３４００－ｎも同様に構成される。
　また、列デコーダ３４００－１～３４００－ｎ内のレベルシフタ兼バッファ３４０３には、内部電源用回路３７００から出力された電源ＶＰ３０３が供給され、列選択ゲートトランジスタＣＯＬＧ３０１～ＣＯＬＧ３０ｎの各ゲートに印加される電圧が制御できるようになっている。
　書き込み、消去制御回路３５００は、書き込み信号Ｗ３００あるいは消去信号Ｅを受けて書き込み電圧あるいは消去電圧をデータ線Ｄａｔａ３００上に出力する制御回路である。書き込み、消去制御回路３５００は、また、書き込み時はＤｉｎ３００信号により“０”を書くか“１”を書く（実質的には“１”は書き込み禁止）か制御する。この書き込み、消去制御回路３５００には、内部電源用回路３７００から出力された電源ＶＰ３０４が供給され、各メモリセルＭ３１１～Ｍ３１ｎ、・・・、Ｍ３ｍ１～Ｍ３ｍｎのドレインＤ３００に印加される電圧が制御できるようになっている。
　なお、センスアンプ３６００は読み出し時にメモリセルのデータを増幅出力するセンスアンプであり、内部電源用回路３７００は書き込み、消去及び読み出し時に必要な電圧を発生する電源回路である。また、トランジスタ３８００は、そのドレインが各メモリセルＭ３１１～Ｍ３ｍｎのソースＳ３００に接続され、そのソースに所定の電圧が印加されるとともに、信号ＥＢ３００でオン・オフ制御される。このトランジスタ３８００を制御することで、各メモリセルＭ３１１～Ｍ３ｍｎのソースＳ３００をオープンにしたり、所定の電位を印加したりすることができるようになっている。また、本実施形態では、書き込み及び消去に必要な電圧（ＶＰ３０１～ＶＰ３０４）を、内部電源用回路３７００で発生させているが、これらの電圧ＶＰ３０１～ＶＰ３０４を、外部から直接供給して、内部電源用回路３７００を省略しても動作は同じである。
　図６２に、図６１に示す不揮発性半導体メモリ装置の動作表を示す。図６２は、各動作モードにおいて、各メモリセルＭ３１１～Ｍ３ｍｎのセレクトゲートＳＧ３００、コントロールゲートＣＧ３００、ドレインＤ３００、ソースＳ３００に印加される電圧と、書き込み信号Ｗ３００の論理レベルを示している。ここで書き込み信号Ｗ３００は書き込み時に“１”となり、非書き込み時（すなわち読み出し又は消去時）に“０”となる信号であり、図６１の書き込み、行デコーダ３２００－１～３２００－ｍ及び消去制御回路３５００に入力される信号である。上述したように行デコーダ３２００－１～３２００－ｍのＮＡＮＤ回路３２０４に入力されている書き込み信号Ｗ３００は、各メモリセルＭ３１１～Ｍ３ｍｎのコントロールゲートＣＧ３００を選択するための信号であり、書き込み時にはＮＡＮＤ回路３２０４を活性化するためＷ３００＝“１”とされ、消去時及び読み出し時はコントロールゲートＣＧ３００を常に０ＶとするためＷ３００＝“０”とされる。
　図６２に示すように、書き込み時（ホットエレクトロン注入による書き込み方式）では、Ｗ３００を“１”として、ＳＧ３００に８Ｖ、ＣＧ３００に３～８Ｖ、Ｄ３００に５Ｖ、Ｓ３００に０Ｖを印加する。トランジスタＴ３０２及びＴ３０３のドレインおよびゲートに高電圧が印加され、上述した飽和領域にて動作を行うため、ドレイン近傍で空乏層に高電界が印加され、ホットエレクトロンが発生し、それがフローティングゲートＦＧ３００に注入される。電子が注入されるため、トランジスタＴ３０２及びＴ３０３の閾値は見かけ上、高くなる。
　書き込みベリファイ時（書き込みできたか否かを確認しながらの書き込み時）には、Ｗ３００を“１”として、ＳＧ３００に３Ｖ、ＣＧ３００に２Ｖ、Ｄ３００に１Ｖ、Ｓ３００に０Ｖを印加する。図５２Ａを参照して説明したように、書き込みができていれば閾値が高くなっている。したがって、ＣＧ３００が２Ｖで、書き込みが出来ていれば、ドレイン電流は流れない。この電流が検知できなければ（あるいは所定値以下ならば）、閾値は２Ｖ以上になっているということで、書き込み終了。もし、閾値が２Ｖ以下で、まだ書き込みが十分出来ていなければ、再度書き込みを行って、閾値が２Ｖ以上になるまで続ける。
　消去の場合は、Ｗ３００を“０”として、ＳＧ３００に１０Ｖ、ＣＧ３００に０Ｖ、Ｄ３００に８Ｖ、Ｓ３００をｏｐｅｎ（開放）あるいは２Ｖ程度にバイアスして置く。この状態では、ドレインとフローティングゲートＦＧ３００（ＦＧ３０１及びＦＧ３０２）間に高電界が印加され、ＦＮ電流が流れ、フローティングゲートＦＧ３００から電子がドレインに放出され、見かけ上、閾値が下がって見える。
　消去ベリファイの場合は、Ｗ３００を“０”として、ＳＧ３００に３Ｖ、ＣＧ３００に０Ｖ、Ｄ３００に１．５Ｖ、Ｓ３００に０．５Ｖ以上の電圧を印加する。この状態で、消去を示す規定の電流が流れていれば消去終了と判断される。メモリセル電流が規定値に達していない場合は、さらに消去を追加し、再度、消去ベリファイを行う。
　読み出しは、Ｗ３００を“０”として、ＳＧ３００に３Ｖ（あるいは３～５Ｖ）、ＣＧ３００に０Ｖ、Ｄ３００に１Ｖ、Ｓ３００に０Ｖを印加すると、書き込み状態（閾値が正）であれば、電流は流れず“０”と判断、消去状態（閾値が負）であれば、電流が流れ、“１”と判断される。
　また、書き込みもＦＮ電流で行う書き込み３－２では、Ｗ３００を“１”として、ＳＧ３００に８Ｖ（あるいは５Ｖ）、ＣＧ３００に１５Ｖ、Ｄ３００に０Ｖ、Ｓ３００はｏｐｅｎあるいは０Ｖを印加すれば、チャネルとフローティングゲート間に高電圧が印加され、電子注入が行われる。
　以上の構成では、行デコーダ３２００－１～３２００－ｍが、書き込み信号Ｗ３００に応じて、少なくともデータ消去時と読み出し時に各レベルシフタ兼バッファ３２０５の出力電圧が０Ｖとなる。
　以上、本発明の第３２～第３６の各実施形態によれば、１層ポリシリコンプロセスで、レイアウト面積の増大を抑えつつ、複数の並列接続されたフローティングゲート型トランジスタを用いてメモリセルを構成することができるので、標準ロジックのＣＭＯＳプロセスで高信頼性を確保した不揮発性半導体メモリが実現でき、ロジック混載メモリを容易に、また安価に実現できる。
　なお、本発明の第３２～第３６の実施形態は、上記のものに限定されず、例えば各メモリセルにおけるフローティングゲート型トランジスタの並列接続の個数を３以上の複数とする変更などを行うことが可能である。
［第３７の実施形態］
　図６３Ａは、第３７の実施形態におけるメモリ素子４００１を構成する１個のトランジスタの平面図を、図６３Ｂは断面図を、図６３Ｃは等価回路を示す。図６３Ａ～図６３Ｃに示すメモリ素子４００１は、１層ポリシリコンのセル構造を用いて半導体基板ＳＵＢ４００（電位Ｖｓｕｂ４００）上に形成されたフローティングゲートＦＧ４００、ドレインＤ４００及びソースＳ４００を含み構成される。このフローティングゲートＦＧ４００は、電荷保持領域となるものであり電極は設けられず、半導体基板ＳＵＢ４００に形成されたゲート絶縁層上にポリシリコンにより形成される。ドレインＤ４００及びソースＳ４００は、それぞれ半導体基板ＳＵＢ４００上に形成された拡散領域であり、それぞれコンタクトを介して電極が設けられている。
　図６４は、メモリ素子４００１のカップリング系の等価回路を示した概略図である。フローティングゲートＦＧ４００にある電荷Ｑ４００が入っているとすると、この系のトータルチャージがＱ４００ということになるので、電荷Ｑ４００は、次式（５）のように表される。
Figure JPOXMLDOC01-appb-M000006
　なお、ＶＦＧ４００、ＶＤ４００、ＶＳ４００、Ｖｃｈ４００は、それぞれフローティングゲートＦＧ４００の電位、ドレインＤ４００の電位、ソースＳ４００の電位、チャネルＣＨ４００の電位である。また、Ｃ４００（ＦＢ４００）は、フローティングゲートＦＧ４００と半導体基板ＳＵＢ４００との間の静電容量であり、Ｃ４００（ＦＤ４００）は、フローティングゲートＦＧ４００とドレインＤ４００との間の静電容量であり、Ｃ４００（ＦＳ４００）は、フローティングゲートＦＧ４００とソースＳ４００との間の静電容量であり、Ｃ４００（ＦＣ４００）は、フローティングゲートＦＧ４００とチャネルＣＨ４００との間の静電容量である。ここで、総静電容量をＣＴ４００とすると、次式（６）のように表される。
Figure JPOXMLDOC01-appb-M000007
　更に、ＶＦＧ４００は次式（７）のように表される。
Figure JPOXMLDOC01-appb-M000008
　ここで、Ｑ４００／ＣＴ４００［Ｖ］は、フローティングゲートＦＧ４００に電荷が注入されているときの電位を示す。ここで、Ｖｓｕｂ４００＝０［Ｖ］とすると、
Figure JPOXMLDOC01-appb-M000009
　ここで、各静電容量の比は、プロセスによっても多少異なるが、概略、Ｃ４００（ＦＤ４００）：Ｃ４００（ＦＳ４００）：Ｃ４００（ＦＣ４００）＝０．１：０．１：０．８、程度となる。ここで、フローティングゲートＦＧ４００内の電荷をＱ４００・ＣＴ４００＝－ΔＶＦＧ４００とすると、ＣＴ４００＝１として、ＶＦＧ４００は次式（９）のように表される。
Figure JPOXMLDOC01-appb-M000010
　ここで、図６３Ａ～図６３Ｃで示したメモリ素子４００１の消去について説明する。メモリ素子４００１を構成するトランジスタのチャネルＣＨ４００の閾値は、０．５［Ｖ］とする。メモリ素子４００１に対する消去は、ＶＤ４００＝８Ｖ、ＶＳ４００＝ｏｐｅｎ（オープン）の電位を印加して行う。ソースＳ４００がオープンなので、このトランジスタのチャネルＣＨ４００部分には空乏層が広がり、フローティングゲートＦＧ４００と半導体基板ＳＵＢ４００との間の静電容量は非常に小さくなるので無視できる。消去時のフローティングゲートＦＧ４００の電位ＶＦＧ４００（Ｅｒａｓｅ）は、ΔＶＦＧ４００＝０として、次のように表される。
Figure JPOXMLDOC01-appb-M000011
　図６５は、メモリ素子４００１を構成するトランジスタのドレイン電圧とドレイン電流との関係を、ＶＦＧ４００の電位をパラメータとして模式的に表したグラフである。横軸方向は、ドレインＤ４００に印加するドレイン電圧ＶＤ４００であり、縦軸方向は、ドレインに流れるドレイン電流ＩＤである。
　ドレインＤ４００に電圧を印加すると、まず初めに、ドレイン近傍にて空乏層の電界集中が起こり、図６５に示すように、いわゆる高エネルギーによるＢａｎｄ　ｔｏ　Ｂａｎｄ（ＢｔｏＢ；バンド・バンド間）の電流が流れ、正孔と電子のペアが発生する。高エネルギーを有する正孔であるホットホールの一部がフローティングゲートＦＧ４００に取込まれ、更にドレインＤ４００に印加する電圧を上げると、酸化膜が比較的厚い場合には、図示されるグラフのように、ファウラーノルトハイム（Ｆｏｗｌｅｒ－Ｎｏｒｄｈｅｉｍ）のトンネル電流（以下、ＦＮ電流という）が流れる前にジャンクションブレークダウンが起こり、大電流が急激にドレインＤ４００から半導体基板ＳＵＢ４００に流れる。このジャンクションブレークダウンが発生するブレークダウン電圧をＶＢＤ４００という。
　なお、バンド・バンド間の電流の詳細は、「文献：『フラッシュメモリ技術ハンドブック』、編者：舛岡富士雄、発行所：株式会社サイエンスフォーラム、１９９３年８月１５日第１版第１刷発行。第５章第２節　不揮発性メモリセルにおけるバンド間トンネル現象の解析、Ｐ２０６～２１５」を参照。ここで、ＢｔｏＢ電流及びブレークダウン電流はある一定電界で発生するので、フローティングゲートＦＧ４００の電位に依存する。図６６に示すように、ゲートに印加するゲート電圧ＶＧ４００にＶＢＤ４００に依存し、ＶＦＧ４００が低いとＶＤＢ４００も低くなり、ＶＦＧ４００が高いとＶＢＤ４００も高くなる。
　引き続き、消去動作を考察する。バンド・バンド間電流が発生する限界電位を５Ｖとすると、ＶＤ４００＝８Ｖでは、フローティングゲートＦＧ４００の電位ＶＦＧ４００は３Ｖになるまで消去される。言い換えれば、ホットホールがフローティングゲートに注入される。
　消去時は、ソースＳ４００をオープンとするため、ＶＳ４００はほぼ０Ｖ、チャネルもオフしているので、チャネル電位Ｖｃｈ４００もほぼ０Ｖとすると、初期状態では、ΔＶＦＧ４００＝０Ｖなので、式（９）から式（１０）が導き出される。初期のＶＦＧ４００は、０．８Ｖとなるので、消去後３Ｖとなると、消去時の変化量ΔＶＦＧ４００（Ｅｒａｓｅ）は、＋２．２Ｖとなる。
　一方、メモリ素子４００１に対する書き込みは、ＶＤ４００＝５Ｖ、ＶＳ４００＝０Ｖの電位を印加して行う。このとき、書き込み前の初期状態は通常消去状態で、フローティングゲートＦＧ４００に正孔が蓄積されている状態とすると、このトランジスタのチャネルはオン状態なので、チャネルは飽和領域で動作している。従って、チャネルＣＨ４００とフローティングゲートＦＧ４００との実勢カップリング面積は通常約半分になっていると仮定すると、式（９）より書き込み時のフローティングゲートＦＧ４００の電位ＶＦＧ４００（Ｐｒｏｇｒａｍ）は、式（１１）として導き出される。
Figure JPOXMLDOC01-appb-M000012
　フローティングゲートＦＧ４００の電位ＶＦＧ４００が２．５Ｖとなり、チャネルがオンすると共に、高エネルギーを有する電子であるホットエレクトロンが発生し、チャネル電流が流れる。この際、一部のホットエレクトロンが、フローティングゲートＦＧ４００に取込まれて書き込みが行われる。ここで、トランジスタの閾値が０．５Ｖなので、フローティングゲートＦＧ４００の電位ＶＦＧ４００が０．５Ｖになるとチャネル電流は流れなくなり書き込みが終了する。このとき、フローティングゲートＦＧ４００の電位ＶＦＧ４００が、２．５Ｖから０．５Ｖに変化するので、書き込み時の変化量ΔＶＦＧ４００（Ｐｒｏｇｒａｍ）は、－２．０Ｖとなる。
　図６５は、メモリ素子４００１の消去及び書き込み状態のトランジスタ特性を模式的に示した図である。横軸方向は、フローティングゲートＦＧ４００の電位ＶＦＧ４００であり、縦軸方向は、ドレインＤ４００に流れるドレイン電流Ｉｄであり、消去状態、中性状態及び書き込み状態の３つの状態において、フローティングゲートＦＧ４００の電位ＶＦＧ４００に取込まれている電荷を変化させた場合のドレイン電流を模式的に示した図である。
　次に、メモリ素子４００１の読み出しの説明を行う。読み出しは、ＶＤ４００＝１Ｖ、ＶＳ４００＝０Ｖの電圧を印加して行う。このとき、フローティングゲートＦＧ４００にΔＶＦＧ４００の電荷が取込まれているとすると、フローティングゲートＦＧ４００の電位ＶＦＧ４００（Ｒｅａｄ）は、次式（１２）として導き出される。
Figure JPOXMLDOC01-appb-M000013
　メモリ素子４００１に「０」が記憶されているときの読み出しの場合、書き込み時にフローティングゲートＦＧ４００には、フローティングゲートＦＧ４００の電位が初期状態に比べ電位が－ΔＶＦＧ４００（Ｐｒｏｇｒａｍ）＝－２．０Ｖ変化する量の電子が蓄積されている。これにより、式（１２）からフローティングゲートＦＧ４００の電位ＶＦＧ４００（“０”）は、次式（１３－１）のように導き出される。一方、メモリ素子４００１に「１」が記憶されているときの読み出しは、消去時にフローティングゲートＦＧ４００には、フローティングゲートＦＧ４００の電位が初期状態に比べ電位がΔＶＦＧ４００（Ｅｒａｓｅ）＝＋２．２Ｖ変化する量の正孔が蓄積されている。これにより、式（１２）からフローティングゲートＦＧ４００の電位ＶＦＧ４００（“１”）は、次式（１３－２）のように導き出される。
Figure JPOXMLDOC01-appb-M000014
　図６７は、メモリ素子４００１の動作をまとめた図である。なお、ドレインＤ４００及びソースＳ４００に印加する電位を逆にした場合においても、メモリ素子４００１は、動作することが可能である。
　次に、図６８Ａ～図６８Ｃを用いて、不揮発性半導体メモリセル４００２の構成を説明する。図６８Ａは、不揮発性半導体メモリセル４００２の平面図であり、図６８Ｂは、図６８ＡのＡ４０－Ａ４０’に沿った断面図であり、図６８Ｃは、図６８Ａ及び図６８Ｂで構成される不揮発性半導体メモリセル４００２の等価回路を示した図である。
　まず、図６８Ｃに図示するように、不揮発性半導体メモリセル４００２は、ドレイン端子Ｄ４００、ソース端子Ｓ４００、セレクトゲート端子ＳＧ４００、ＭＯＳトランジスタであるセレクトトランジスタＴｒ４２１、及びフローティングゲート型の１層ポリシリコントランジスタであるメモリ素子Ｔｒ４２２を有している。なお、メモリ素子Ｔｒ４２２は、図６３Ａ～図６３Ｃに示したメモリ素子４００１と同じ特性を有し、動作する。
　セレクトトランジスタＴｒ４２１のドレインはドレイン端子Ｄ４００に接続され、セレクトトランジスタＴｒ４２１のソースとメモリ素子Ｔｒ４２２のドレインとは接続され、メモリ素子Ｔｒ４２２のソースはソース端子Ｓ４００に接続されている。セレクトゲート端子ＳＧ４００は、セレクト信号が入力され、セレクトトランジスタＴｒ４２１のゲートに接続されている。
　次に、図６８Ａ及び図６８Ｂを用いて、不揮発性半導体メモリセル４００２の構造を説明する。４２００はｐ型半導体基板であり、ｐ型半導体基板上のトランジスタ形成部４０２０には、ｎ型拡散層４２０１、ゲート領域部４２０４、ｎ型拡散層４２０２、ゲート領域部４２０５、ｎ型拡散層４２０３の順に直列に領域が形成される。
　ｎ型拡散層４２０１（第１のｎ型拡散層）は、セレクトトランジスタＴｒ４２１のドレインを形成する。ｎ型拡散層４２０２（第２のｎ型拡散層）は、セレクトトランジスタＴｒ４２１のソース及びメモリ素子Ｔｒ４２２のドレインを形成する。ｎ型拡散層４２０３（第３のｎ型拡散層）は、メモリ素子Ｔｒ４２２のソースを形成する。
　ゲート領域部４２０４は、ｎ型拡散層４２０１、４２０２の間の領域で、セレクトトランジスタＴｒ４２１のチャネルが形成される領域である。ゲート領域部４２０５は、ｎ型拡散層４２０２、４２０３の間の領域で、メモリ素子Ｔｒ４２２のチャネルが形成される領域である。
　ポリシリコン配線４２０６（第１のポリシリコン）は、セレクトトランジスタＴｒ４２１のゲート電極を形成する。ポリシリコン配線４２０７は、メモリ素子Ｔｒ４２２のゲート電極を形成する。
　メタル配線４２０８（第１のメタル配線）は、ｎ型拡散層４２０１とドレイン端子Ｄ４００とを接続する。メタル配線４２０９（第２のメタル配線）は、ｎ型拡散層４２０３とソース端子Ｓ４００とを接続する。コンタクト４２１０は、ｎ型拡散層４２０１とメタル配線４２０８とを接続する。
　コンタクト４２１１は、ｎ型拡散層４２０３とメタル配線４２０９とを接続する。
　次に、図６９を用いて不揮発性半導体メモリセル４００２の動作を説明する。
（消去の動作）
　不揮発性半導体メモリセル４００２において、メモリ素子Ｔｒ４２２のフローティングゲートにホットホールを注入することで、フローティングゲートに蓄積された電子を放出させる消去動作は、以下のように行う。
　セレクトゲート端子ＳＧ４００に１０Ｖの電圧を印加し、ドレイン端子Ｄ４００に８Ｖの電圧を印加し、ソース端子Ｓ４００をオープン（開放状態）にする。このとき、セレクトトランジスタＴｒ４２１はオン状態となり、メモリ素子Ｔｒ４２２のドレインは、セレクトトランジスタＴｒ４２１を介して、８Ｖの電圧を印加される。
　これにより、メモリ素子Ｔｒ４２２のドレイン近傍にて空乏層の電界集中が起こり、ＢｔｏＢの電流が流れ、正孔と電子のペアが発生する。発生する高エネルギーを有する正孔であるホットホールの一部がフローティングゲートに取込まれ、フローティングゲートから電子が放出される。フローティングゲートに正孔が蓄積されるため、メモリ素子Ｔｒ４２２の閾値が下がる。
　なお、ドレイン端子Ｄ４００に印加する電圧がセレクトトランジスタＴｒ４２１を介してメモリ素子Ｔｒ４２２のドレインに印加され、セレクトゲート端子に印加する電圧は、ドレイン端子Ｄ４００に印加する電圧より高いほうが、メモリ素子Ｔｒ４２２のドレイン電圧を制御しやすいことになる。
（書き込みの動作）
　メモリ素子Ｔｒ４２２のフローティングゲートにホットエレクトロンを注入することで、フローティングゲートに電子を注入する書き込み動作は、以下のようにして行う。セレクトゲート端子ＳＧ４００に７Ｖの電圧を印加し、ドレイン端子Ｄ４００に５Ｖの電圧を印加し、ソース端子Ｓ４００に０Ｖの電圧を印加する。書き込みを行うときは通常消去状態であるので、フローティングゲート内に正孔が蓄積され、メモリ素子Ｔｒ４２２はオン状態にある。
　これにより、メモリ素子Ｔｒ４２２のドレインとソースとのチャネル電流と共にホットエレクトロンが発生し、一部のホットエレクトロンがフローティングゲートに注入される。
　フローティングゲートに電子が蓄積されるため、メモリ素子Ｔｒ４２２の閾値は、高くなる。
（読み出し動作）
　セレクトゲート端子ＳＧ４００に３Ｖの電圧を印加し、ドレイン端子Ｄ４００に１Ｖの電圧を印加し、ソース端子Ｓ４００に０Ｖの電圧を印加して行う。
　なお、読み出し時にゲートに印加される電圧（３Ｖ）に対して、メモリ素子Ｔｒ４２２の閾値電圧が高い状態（書き込み状態）場合をデータ“０”が記憶されているとし、メモリ素子Ｔｒ４２２の閾値電圧が低い状態（消去状態）の場合をデータ“１”が記憶されているとする。
（非選択動作）
　メモリ素子Ｔｒ４２２に対して動作を行わないとき、セレクトゲート端子ＳＧ４００に０Ｖの電圧を印加する。これにより、セレクトトランジスタＴｒ４２１がオフ状態になり、非選択の状態となる。
　上述のように不揮発性半導体メモリセル４００２に対する書き込み、消去、読み出し及び非選択を行う。なお、それぞれの動作におけるフローティングゲートＦＧ４００の電位及び電位の変化量は、図６７に示した電位及び電位の変化量と同じである。
　不揮発性半導体メモリセル４００２が備えるメモリ素子Ｔｒ４２２に１層ポリシリコンによるフローティングゲートＦＧ４００を有する構成を用いたことにより、不揮発性半導体メモリセル４００２は、標準ＣＭＯＳプロセス、すなわち、論理回路を形成するＣＭＯＳトランジスタに用いられるプロセスを用いて製造することが可能である。
［第３８の実施形態］
　図７０Ａ～図７０Ｃは、第３８の実施形態における不揮発性半導体メモリセル３の構成を示した概略図である。図７０Ａは、不揮発性半導体メモリセル４００３の平面図であり、図７０Ｂは、図７０ＡのＢ４０－Ｂ４０’に沿った断面図であり、図７０Ｃは、図７０Ａ及び図７０Ｂで構成される不揮発性半導体メモリセル４００３の等価回路を示した図である。
　まず、図７０Ｃに図示するように、不揮発性半導体メモリセル４００３は、ドレイン端子Ｄ４００、ソース端子Ｓ４００、セレクトゲート端子ＳＧ４００、ＭＯＳトランジスタであるセレクトトランジスタＴｒ４３１、及びフローティングゲート型の１層ポリシリコントランジスタであるメモリ素子Ｔｒ４３２、Ｔｒ４３３を有している。なお、メモリ素子Ｔｒ４３２、Ｔｒ４３３は、図６３Ａ～図６３Ｃに示したメモリ素子４００１と同じ特性を有し、動作する。
　セレクトトランジスタＴｒ４３１は、ドレインがドレイン端子Ｄ４００に接続され、ソースがメモリ素子Ｔｒ４３２、Ｔｒ４３３のドレインと接続されている。メモリ素子Ｔｒ４３２、Ｔｒ４３３は、ソースがソース端子Ｓ４００に接続されている。すなわち、並列に接続されたメモリ素子Ｔｒ４３２、Ｔｒ４３３と、セレクトトランジスタＴｒ４３１とは直列に接続されている。セレクトゲート端子ＳＧ４００は、セレクト信号が入力され、セレクトトランジスタＴｒ４３１のゲートに接続されている。
　次に、図７０Ａ及び図７０Ｂを用いて、不揮発性半導体メモリセル４００３の構造を説明する。ｐ型半導体基板４３００上のトランジスタ形成部４０３０には、ｎ型拡散層４３０１（第１のｎ型拡散層）、ゲート領域部４３０５、ｎ型拡散層４３０２（第２のｎ型拡散層）、ゲート領域部４３０６、ｎ型拡散層４３０３（第３のｎ型拡散層）、ゲート領域部４３０７、ｎ型拡散層４３０４（第４のｎ型拡散層）の順に直列に配置され、直列方向に長尺状の領域が形成されている。
　不揮発性半導体メモリセル４００３において、ｎ型拡散層４３０１は、セレクトトランジスタＴｒ４３１のドレインを形成する。ｎ型拡散層４３０２は、セレクトトランジスタＴｒ４３１のソース及びメモリ素子Ｔｒ４３２のドレインを形成する、ｎ型拡散層４３０３は、メモリ素子Ｔｒ４３２のソース及びメモリ素子Ｔｒ４３３のソースを形成する。ｎ型拡散層４３０４は、メモリ素子Ｔｒ４３３のドレインを形成する。
　ゲート領域部（第１のゲート領域部）４３０５は、ｎ型拡散層４３０１、４３０２の間の領域であり、セレクトトランジスタＴｒ４３１のチャネルが形成される領域である。ゲート領域部４３０６（第２のゲート領域部）は、ｎ型拡散層４３０２、４３０３の間の領域であり、メモリ素子Ｔｒ４３２のチャネルが形成される領域である。ゲート領域部４３０７（第３のゲート領域部）は、ｎ型拡散層４３０３、４３０４の間の領域であり、メモリ素子Ｔｒ４３３のチャネルが形成される領域である。
　ポリシリコン４３０８（第１のポリシリコン）は、セレクトトランジスタＴｒ４２１のゲート電極を形成する。ポリシリコン４３０９（第２のポリシリコン）は、メモリ素子Ｔｒ４３２のフローティングゲートＦＧ４０２の電極を形成する。ポリシリコン４３１０（第３のポリシリコン）は、メモリ素子Ｔｒ４３３のフローティングゲートＦＧ４０３の電極を形成する。
　メタル配線４３１１（第１のメタル配線）は、コンタクト４３１４を介してセレクトトランジスタＴｒ４３１のドレインを形成するｎ型拡散層４３０１とドレイン端子Ｄ４００とを接続し、直列方向に垂直の方向に配置される。メタル配線４３１２（第２のメタル配線）は、ｎ型拡散層４３０２とｎ型拡散層４３０４とを、コンタクト４３１５、４３１６を介して接続し、直列方向に配置される。メタル配線４３１３（第３のメタル配線）は、コンタクト４３１７を介してｎ型拡散層４３０３とソース端子Ｓ４００とを接続し、直列方向に垂直の方向に配置される。
　なお、メタル配線４３１３は、半導体基板４３００表面から一定の距離を保って配置される。また、メタル配線４３１１、４３１２は、メタル配線４３１３よりも半導体基板４３００の表面から離れた距離を保って配置される。
　次に、図７１は、不揮発性半導体メモリセル４００３の動作を示す図である。不揮発性半導体メモリセル４００３の動作を説明する。
（書き込みの動作）
　不揮発性半導体メモリセル４００３において、メモリ素子Ｔｒ４３２、Ｔｒ４３３のフローティングゲートＦＧ４０２、ＦＧ４０３にホットエレクトロンを注入することで、当該フローティングゲートに電子を蓄積する書き込み動作は、以下のようにして行う。セレクトゲート端子ＳＧ４００に７Ｖの電圧を印加し、ドレイン端子に５Ｖの電圧を印加し、ソース端子Ｓ４００に０Ｖの電圧を印加する。書き込み動作を行うときは通常消去状態であるので、フローティングゲートＦＧ４０２、ＦＧ４０３内に正孔が蓄積されているために閾値がシフトして、メモリ素子Ｔｒ４３２、Ｔｒ４３３はオン状態である。これにより、メモリ素子Ｔｒ４３２、Ｔｒ４３３それぞれのドレインとソースとの間に流れるチャネル電流と共に、ホットエレクトロンが発生し、一部のホットエレクトロンがフローティングゲートＦＧ４０２、ＦＧ４０３に注入される。フローティングゲートＦＧ４０２、ＦＧ４０３に電子が蓄積される。この結果、メモリ素子Ｔｒ４３２、Ｔｒ４３３の閾値は、高くなり、書き込みが行われた状態となる。
　メモリ素子Ｔｒ４３２、Ｔｒ４３３それぞれのフローティングゲートＦＧ４０２、ＦＧ４０３にホットホールを注入することで、フローティングゲートＦＧ４０２、ＦＧ４０３に蓄積されている電子を放出させる消去動作は、以下に示す消去４－１及び消去４－２の２つの方法がある。
（消去４－１の動作）
　まず、一方の消去４－１の動作は、セレクトゲート端子ＳＧ４００に１０Ｖの電圧を印加し、ドレイン端子Ｄ４００に８Ｖの電圧を印加し、ソース端子Ｓ４００をオープンにして行う。消去動作を行うとき通常フローティングゲートＦＧ４０２、ＦＧ４０３は、書き込み状態にあるので、フローティングゲートＦＧ４０２、ＦＧ４０３内に電子が蓄積されているために閾値がシフトして、不揮発性メモリ素子Ｔｒ４３２、Ｔｒ４３３はオフ状態である。このとき、メモリ素子Ｔｒ４３２、Ｔｒ４３３のそれぞれのドレイン近傍にて空乏層の電界集中が起こり、ＢｔｏＢの電流が流れると共に、正孔と電子のペアが発生する。発生する正孔のうち高エネルギーを有するホットホールの一部がフローティングゲートＦＧ４０２、ＦＧ４０３に取込まれ、フローティングゲートＦＧ４０２、ＦＧ４０３から電子が放出される。この結果、フローティングゲートＦＧ４０２、ＦＧ４０３は、電子を放出する（正孔を取込む）ことによりメモリ素子Ｔｒ４３２、Ｔｒ４３３の閾値は下がり、消去状態となる。
（消去４－２の動作）
　次に、消去４－２の動作は、セレクトゲート端子ＳＧ４００に０Ｖの電圧を印加し、ドレイン端子Ｄ４００をオープンにし、ソース端子Ｓ４００に８Ｖの電圧を印加して行う。消去動作を行うとき通常フローティングゲートＦＧ４０２、ＦＧ４０３は、書き込み状態にあるので、メモリ素子Ｔｒ４３２、Ｔｒ４３３はオフ状態である。また、セレクトトランジスタＴｒ４３１はオフ状態である。
それぞれの端子に電圧を印加することにより、メモリ素子Ｔｒ４３２、Ｔｒ４３３のソース付近にて空乏層の電界集中が起こり、ＢｔｏＢの電流が流れると共に、高エネルギーを有する正孔と電子のペアが発生する。発生する正孔の一部がフローティングゲートＦＧ４０２、ＦＧ４０３に取込まれ、フローティングゲートＦＧ４０２、ＦＧ４０３から電子が放出される。この結果、フローティングゲートＦＧ４０２、ＦＧ４０３は、電子を放出する（正孔を取込む）ことにより、メモリ素子Ｔｒ４３２、Ｔｒ４３３の閾値は下がり、消去状態となる。
（読み出し動作）
　続いて、読み出し動作について説明する。読み出し動作は、セレクトゲート端子ＳＧ４００に３Ｖの電圧を印加し、ドレイン端子Ｄ４００に１Ｖの電圧を印加し、ソース端子Ｓ４００に０Ｖの電圧を印加することで行う。
　なお、読み出し時にゲートに印加される電圧（３Ｖ）に対して、メモリ素子Ｔｒ４３２、Ｔｒ４３３の閾値電圧が高い状態（書き込み状態）場合をデータ“０”が記憶されているとし、メモリ素子Ｔｒ４３２、Ｔｒ４３３の閾値電圧が低い状態（消去状態）の場合をデータ“１”が記憶されているとする。
　上述のように不揮発性半導体メモリセル４００３に対する書き込み及び消去のデータを記憶させる動作と、データを読み出し動作を行う。
　不揮発性半導体メモリセル４００３は、上述の書き込み、消去の動作を用いてメモリ素子Ｔｒ４３２、Ｔｒ４３３が有するポリシリコンで形成されたフローティングゲートＦＧ４０２、ＦＧ４０３に電荷を蓄積させてデータを記憶する。また、不揮発性半導体メモリセル４００３は、２層又は３層ポリシリコンを用いたメモリ素子を用いた構成に比べ、用いるプロセスが複雑にならず、標準ＣＭＯＳプロセスを用いて製造できる。これにより、従来の２層ポリシリコン又は３層ポリシリコンを用いた場合と比べ、製造工程を削減することができ、製造コストを削減することが可能となる。また、不揮発性半導体メモリセル４００３が並列に接続された２つのメモリ素子Ｔｒ４３２、Ｔｒ４３３を備える構成としている。これにより、１ビット当たり２つの素子を用いることで信頼性を高めることが可能となる。
（不揮発性半導体メモリ装置４３５０の構成）
　次に、図７２は、不揮発性半導体メモリセル４００３を用いた不揮発性半導体メモリ装置４３５０の構成を示した概略図である。不揮発性半導体メモリ装置４３５０は、制御部４３５１、センスアンプ回路４３５２、図７０Ａ～図７０Ｃに示した不揮発性半導体メモリセル４００３がｍ行ｎ列（ｍ，ｎ≧２）のマトリックス状に配置された複数の不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎを備えている。
　また、不揮発性半導体メモリ装置４３５０は、ドレイン線Ｄ４０１～Ｄ４０ｎ、ソース線Ｓ４０１～Ｓ４０ｍ、セレクトゲート線ＳＧ４０１～ＳＧ４０ｍ、データ入出力線Ｄａｔａ４００、列選択ゲートＳＷ４０１～ＳＷ４０ｎ、列選択信号線Ｃ４０１～Ｃ４０ｎを備えている。
　ドレイン線Ｄ４０１～Ｄ４０ｎそれぞれは、マトリックス状に配置された不揮発性半導体メモリセル４００３の列それぞれに対応して設けられ、それぞれの列を構成する不揮発性半導体メモリセル４００３のドレイン端子Ｄ４００と共通接続される。
　セレクトゲート線ＳＧ４０１～ＳＧ４０ｍそれぞれは、マトリックス状に配置された不揮発性半導体メモリセル４００３の行それぞれに対応して設けられ、それぞれの行を構成する不揮発性半導体メモリセル４００３のセレクトゲート端子ＳＧ４００に共通接続される。
　ソース線Ｓ４０１～Ｓ４０ｎそれぞれは、マトリックス状に配置された不揮発性半導体メモリセル４００３の行それぞれに対応して設けられ、それぞれの行を構成する不揮発性半導体メモリセル４００３のソース端子Ｓ４００に共通接続される。
　列選択ゲートＳＷ４０１～ＳＷ４０ｎは、対応するドレイン線Ｄ４０１～Ｄ４０ｎに一端を接続され、他端をデータ入出力線Ｄａｔａ４００に接続され、ドレイン線Ｄ４０１～Ｄ４０ｎとデータ入出力線Ｄａｔａ４００との接続及び切断を切替える。
　不揮発性半導体メモリ装置４３５０において、制御部４３５１は、制御回路４３５３、列デコーダ・ドライバ４３５４、行デコーダ・ドライバ４３５５－１～４３５５－ｍを有している。行デコーダ・ドライバ４３５５－１～４３５５－ｍは、不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎの行ごとに備えられる。
　制御回路４３５３は、外部から入力される動作を示す命令信号に基づいて、列デコーダ・ドライバ４３５４及び行デコーダ・ドライバ４３５５－１～４３５５－ｍそれぞれに、動作に対応した電圧の印加を指示する制御信号を出力する。ここで、命令信号は、書き込み、消去４－１、消去４－２及び読み出しのいずれかの動作を示す信号である。また、制御回路４３５３は、入力される命令信号に基づいてデータ入出力線Ｄａｔａ４００に電圧を印加するか、あるいは、データ入出力線Ｄａｔａ４００との接続をオープンにするかの制御を行う。
　また、列デコーダ・ドライバ４３５４は、外部から入力される記憶領域を選択するアドレス信号と制御回路４３５３から入力される制御信号とに基づいて、列選択信号線Ｃ４０１～Ｃ４０ｎに電圧を印加して列選択ゲートＳＷ４０１～ＳＷ４０ｎのオン及びオフの切り替えをする。列選択ゲートＳＷ４０１～ＳＷ４０ｎは、オンが選択されると、それぞれの列選択ゲートＳＷ４０１～ＳＷ４０ｎに接続されたドレイン線Ｄ４０１～Ｄ４０ｎとデータ入出力線Ｄａｔａ４００とを通電状態にする。また、列選択ゲートＳＷ４０１～ＳＷ４０ｎは、オフが選択されると、それぞれの列選択ゲートＳＷ４０１～ＳＷ４０ｎに接続されたドレイン線Ｄ４０１～Ｄ４０ｎとデータ入出力線Ｄａｔａ４００とを非通電状態にする。ここで、制御信号は、書き込み、消去４－１、消去４－２、及び読み出しのそれぞれの動作に対応し、列選択信号線Ｃ４０１～Ｃ４０ｎ、セレクトゲート線ＳＧ４０１～ＳＧ４０ｍ、ソース線Ｓ４０１～Ｓ４０ｎに印加する電圧を示す信号である。
　また、行デコーダ・ドライバ４３５５－１～４３５５－ｍは、外部から入力される記憶領域を選択するアドレス信号をデコードし、それぞれに接続されたセレクトゲート線及びソース線に電圧を印加するか否かを決定する。このとき、行デコーダ・ドライバ４３５５－１～４３５５－ｍがそれぞれに接続されたセレクトゲート線及びソース線に印加する電圧は、制御回路４３５３から入力される制御信号により定められる。ここで、行デコーダ・ドライバ４３５５－１～４３５５－ｍがソース線Ｓ４０１～Ｓ４０ｎに印加する電圧は、入力される制御信号が示す動作に対応する図７１に示した書き込み、消去及び読み出しの動作に応じた電圧であり、セレクトゲート線ＳＧ４０１～ＳＧ４０ｎに印加する電圧は、図７１に示した書き込み、消去及び読み出しの動作に応じた電圧である。
　センスアンプ回路４３５２は、読み出し動作のとき、データ入出力線Ｄａｔａ４００に読み出された不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎのデータを検出し、検出したデータを増幅して外部に出力する。
　次に、不揮発性半導体メモリ装置４３５０の動作について説明する。ここでは、一例として、不揮発性半導体メモリセルＭ４１２に対しての書き込み、消去及び読み出しを説明する。
（不揮発性半導体メモリセルＭ４１２の書き込みの動作）
　まず、制御回路４３５３には、外部から書き込みを示す命令信号が入力される。列デコーダ・ドライバ４３５４及び行デコーダ・ドライバ４３５５－１～４３５５－ｍには、外部からアドレス信号が入力される。
　また、制御回路４３５３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａ４００に５Ｖの電圧を印加し、列デコーダ・ドライバ４３５４及び行デコーダ・ドライバ４３５５－１～４３５５－ｍに書き込みに対応した制御信号を出力する。また、列デコーダ・ドライバ４３５４は、入力されたアドレス信号及び制御信号に基づいて列選択信号線Ｃ４０２に７Ｖの電圧を印加する。また、行デコーダ・ドライバ４３５５－１は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線ＳＧ４０１に７Ｖの電圧を印加し、ソース線Ｓ４０１に０Ｖの電圧を印加する。このとき、他の行デコーダ・ドライバ４３５５－２～４３５５－ｍは、それぞれに接続されたセレクトゲート線及びソース線をオープン状態にする。
　これにより、データ入出力線Ｄａｔａ４００は、列選択ゲートＳＷ４０２を介して、ドレイン線Ｄ４０２に接続された不揮発性半導体メモリセルＭ４１２～Ｍ４ｍ２のドレイン端子Ｄ４００と接続される。不揮発性半導体メモリセルＭ４１２～Ｍ４ｍ２それぞれのドレイン端子Ｄ４００には、５Ｖの電圧が印加される。また、セレクトゲート線ＳＧ４０１に７Ｖの電圧が印加されたことにより、不揮発性半導体メモリセルＭ４１１～Ｍ４１ｎが有するセレクトトランジスタＴｒ４３１がオン状態になる。そして、不揮発性半導体メモリセルＭ４１２が有するメモリ素子Ｔｒ４３２、Ｔｒ４３３は、ドレインに５Ｖの電圧が印加され、ソースに０Ｖの電圧が印加される。この結果、不揮発性半導体メモリセルＭ４１２が有するメモリ素子Ｔｒ４３２、Ｔｒ４３３は、それぞれのフローティングゲートＦＧ４０２、ＦＧ４０３にホットエレクトロンが注入されて電荷を蓄積し、書き込み状態となる。
（不揮発性半導体メモリセルＭ４１２の消去４－１の動作）
　まず、制御回路４３５３には、外部の装置から消去４－１を示す命令信号が入力される。列デコーダ・ドライバ４３５４及び行デコーダ・ドライバ４３５５－１～４３５５－ｍには、外部の装置からアドレス信号が入力される。
　また、制御回路４３５３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａ４００に８Ｖの電圧を印加し、列デコーダ・ドライバ４３５４及び行デコーダ・ドライバ４３５５－１～４３５５－ｍに消去４－１に対応した制御信号を出力する。また、列デコーダ・ドライバ４３５４は、入力されたアドレス信号及び制御信号に基づいて列選択信号線Ｃ４０２に１０Ｖの電圧を印加する。また、行デコーダ・ドライバ４３５５－１は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線ＳＧ４０１に１０Ｖの電圧を印加し、ソース線Ｓ４０１をオープン状態にする。このとき、他の行デコーダ・ドライバ４３５５－２～４３５５－ｍは、それぞれに接続されたセレクトゲート線ＳＧ４０２～ＳＧ４０ｍ及びソース線Ｓ４０２～Ｓ４０ｍをオープン状態にする。
　これにより、データ入出力線Ｄａｔａ４００は、列選択ゲートＳＷ４０２を介して、ドレイン線Ｄ４０２に接続された不揮発性半導体メモリセルＭ４１２～Ｍ４ｍ２のドレイン端子Ｄ４００と接続される。そして、不揮発性半導体メモリセルＭ４１２～Ｍ４ｍ２それぞれのドレイン端子Ｄ４００には、８Ｖの電圧が印加される。また、セレクトゲート線ＳＧ４０１に１０Ｖの電圧が印加されたことにより、不揮発性半導体メモリセルＭ４１１～Ｍ４１ｎが有するセレクトトランジスタＴｒ４３１がオン状態になる。そして、不揮発性半導体メモリセルＭ４１２が有するメモリ素子Ｔｒ４３２、Ｔｒ４３３は、ドレインに８Ｖの電圧が印加され、また、ソースがオープン状態になる。この結果、不揮発性半導体メモリセルＭ４１２が有するメモリ素子Ｔｒ４３２、Ｔｒ４３３は、それぞれのフローティングゲートＦＧ４０２、ＦＧ４０３はホットホールが注入されて電荷を蓄積し、消去状態となる。
（不揮発性半導体メモリセルＭ４１２の消去４－２の動作）
　まず、制御回路４３５３には、外部から消去４－２を示す命令信号が入力される。列デコーダ・ドライバ４３５４及び行デコーダ・ドライバ４３５５－１～４３５５－ｍには、外部からアドレス信号が入力される。また、制御回路４３５３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａ４００をオープン状態にし、列デコーダ・ドライバ４３５４及び行デコーダ・ドライバ４３５５－１～４３５５－ｍに消去４－２に対応した制御信号を出力する。
　列デコーダ・ドライバ４３５４は、入力されたアドレス信号及び制御信号に基づいて、列選択信号Ｃ４０２に０Ｖの電圧を印加する。行デコーダ・ドライバ４３５５－１は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線ＳＧ４０１に０Ｖの電圧を印加し、ソース線Ｓ４０１に８Ｖの電圧を印加する。このとき、他の行デコーダ・ドライバ４３５５－２～４３５５－ｍは、それぞれに接続されたセレクトゲート線ＳＧ４０２～ＳＧ４０ｍ及びソース線Ｓ４０２～Ｓ４０ｍに電圧の印加を行わず、当該セレクトゲート線及び当該ソース線をオープン状態にする。
　これにより、全てのドレイン線Ｄ４０１～Ｄ４０ｎは、オープン状態となる。また、セレクトゲート線ＳＧ４０１に０Ｖの電圧が印加されているので、不揮発性半導体メモリセルＭ４１１～Ｍ４１ｎが有するセレクトトランジスタＴｒ４３１がオフ状態となる。この結果、不揮発性半導体メモリセルＭ４１１～Ｍ４１ｎの有するメモリ素子Ｔｒ４３２、Ｔｒ４３３は、ドレインがオープン状態で、ソースに８Ｖの電圧が印加される。その結果、不揮発性半導体メモリセルＭ４１１～Ｍ４１ｎそれぞれのフローティングゲートＦＧ４０２、ＦＧ４０３にはホットホールが注入されて電荷が蓄積され、消去状態となる。すなわち、不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎの行ごとの一括消去が行われる。
（不揮発性半導体メモリセルＭ４１２の読み出しの動作）
　まず、制御回路４３５３には、外部から読み出しを示す命令信号が入力される。列デコーダ・ドライバ４３５４及び行デコーダ・ドライバ４３５５－１～４３５５－ｍには、外部からアドレス信号が入力される。また、制御回路４３５３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａ４００をオープン状態にし、列デコーダ・ドライバ４３５４及び行デコーダ・ドライバ４３５５－１～４３５５－ｍに読み出しに対応した制御信号を出力する。
　列デコーダ・ドライバ４３５４は、入力されたアドレス信号及び制御信号に基づいて、列選択信号Ｃ４０２に３Ｖの電圧を印加する。行デコーダ・ドライバ４３５５－１は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線ＳＧ４０１に３Ｖの電圧を印加し、ソース線Ｓ４０１に０Ｖの電圧を印加する。このとき、他の行デコーダ・ドライバ４３５５－２～２５５－ｍは、それぞれに接続されたセレクトゲート線ＳＧ４０２～ＳＧ４０ｍ及びソース線Ｓ４０２～Ｓ４０ｍに電圧の印加を行わず、当該セレクトゲート線及び当該ソース線をオープン状態にする。
　これにより、データ入出力線Ｄａｔａ４００は、列選択ゲートＳＷ４０２を介して、ドレイン線Ｄ４０２に接続される。また、不揮発性半導体メモリセルＭ４１２のセレクトトランジスタＴｒ４３１はオン状態となり、不揮発性半導体メモリセルＭ４１２のメモリ素子Ｔｒ４３２、Ｔｒ４３３のドレインは、データ入出力線Ｄａｔａ４００と接続される。
　このとき、当該メモリ素子Ｔｒ４３２、Ｔｒ４３３が書き込み状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Ｔｒ４３２、Ｔｒ４３３がオフ状態であれば電流は流れない。また、当該メモリ素子Ｔｒ４３２、Ｔｒ４３３が消去状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Ｔｒ４３２、Ｔｒ４３３がオン状態であれば電流は流れる。
　センスアンプ回路４３５２は、データ入出力線Ｄａｔａ４００の電流を増幅及び検出をして、外部の装置にデータを出力する。
　このように、不揮発性半導体メモリセル４００３を複数配置し、それぞれのセレクトゲート端子ＳＧ４００、ドレイン端子Ｄ４００及びソース端子Ｓ４００を上述のように接続することで、多ビットを記憶し、ランダムにアクセスができる不揮発性半導体メモリ装置４３５０を構成することが可能である。また、センスアンプ回路４３５２、制御回路４３５３、列デコーダ・ドライバ４３５４、行デコーダ・ドライバ４３５５－１～４３５５－ｍを不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎと同様に標準ＣＭＯＳプロセスで設計することで、製造工程数を削減することができ製造コストを削減することが可能となる。また、１ビット当たり複数のメモリ素子を用いた信頼性の高い不揮発性半導体メモリ装置４３５０を構成することが可能となる。
（第３８の実施形態のメモリセルアレイのレイアウト）
　次に、図７３は、不揮発性半導体メモリ装置４３５０のメモリセルアレイ部分を示す概略図であり、不揮発性半導体メモリセル４００３が平行に行列状に配置された不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎのレイアウトを示している。
　図示するように、メモリセルアレイ部分では、図７０Ａで示した不揮発性半導体メモリセル４００３のレイアウトの配置が示されている。
　不揮発性半導体メモリセルＭ４１１は、ｐ型半導体基板表面上のトランジスタ形成部４０３０ａにおいて、図示していないが、図７０Ａに示したように、ｎ型拡散層とゲート領域部とが交互に順に配置され、それぞれが直列に方形状に形成されている。
　不揮発性半導体メモリセルＭ４１１において、ポリシリコン４３０８ａは、セレクトゲート線ＳＧ４０１であって、セレクトトランジスタＴｒ４３１のゲート電極である。ポリシリコン４３０９ａは、メモリ素子Ｔｒ４３２のフローティングゲート電極である。ポリシリコン４３１０ａは、不揮発性半導体メモリ素子Ｔｒ４３３のフローティングゲート電極である。
　メタル配線４３１１ａは、ｎ型拡散層４３０１（図７０Ｂ）とコンタクト４３１４ａを介して接続するドレイン端子Ｄ４００である。メタル配線４３１２ａは、ｎ型拡散層４３０２（図７０Ｂ）とｎ型拡散層４３０４（図７０Ｂ）とを、コンタクト４３１５ａ、４３１６ａを介して、接続する。メタル配線４３１３ａは、メモリ素子Ｔｒ４３２、Ｔｒ４３３のソースを形成するｎ型拡散層とコンタクト４３１７ａを介して接続されるソース端子Ｓ４００である。
　次に、不揮発性半導体メモリセルＭ４２１は、ｐ型半導体基板表面上のトランジスタ形成部４０３０ｂにおいて、図示していないが、図７０Ａに示したｎ型拡散層とゲート領域部とが縦方向に交互に直列に配置され、方形状に形成されている。
　不揮発性半導体メモリセルＭ４２１において、ポリシリコン４３０８ｂは、セレクトゲート線ＳＧ４０２であって、セレクトトランジスタＴｒ４３１のゲート電極である。ポリシリコン４３０９ｂは、メモリ素子Ｔｒ４３２のフローティングゲート電極である。ポリシリコン４３１０ｂは、不揮発性半導体メモリ素子Ｔｒ４３３のフローティングゲート電極である。
　メタル配線４３１１ｂは、ｎ型拡散層４３０１（図７０Ｂ）とコンタクト４３１４ｂを介して接続するドレイン端子Ｄ４００である。メタル配線４３１２ｂは、ｎ型拡散層４３０２（図７０Ｂ）とｎ型拡散層４３０４（図７０Ｂ）とを、コンタクト４３１５ｂ、４３１６ｂを介して、接続する。メタル配線４３１３ｂは、メモリ素子Ｔｒ４３２、Ｔｒ４３３のソースを形成するｎ型拡散層とコンタクト４３１７ｂを介して接続されるソース端子Ｓ４００である。
　図示する配置において、不揮発半導体メモリセルＭ４１１のドレイン端子Ｄ４００であるメタル配線４３１１ａと、不揮発半導体メモリセルＭ４２１のドレイン端子Ｄ４００であるメタル配線４３１１ｂとは、共用されている。また、不揮発半導体メモリセルＭ４１１、Ｍ４２１それぞれのコンタクト４３１４ａ、４３１４ｂは共用され、更に、不揮発半導体メモリセルＭ４１１、Ｍ４２１それぞれのセレクトトランジスタＴｒ４３１のドレインを形成するｎ型拡散層も共用されている。
　このように、上下方向に隣接する２つの不揮発性半導体メモリセル４００３は、セレクトトランジスタＴｒ４３１のドレインとなるｎ型拡散層４３０１、ドレイン端子Ｄ４００となるメタル配線４３１１、及びコンタクト４３１４を共用して、メタル配線４３１１に対して上下対称に配置される。このように配置される２つの不揮発性半導体メモリセル４００３を配置の基本単位とする。
　不揮発性半導体メモリ装置４３５０の不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎは、配置の基本単位を上下方向及び左右方向に並べてマトリックス状に配置される。
　ここで、不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎは、行ごとにそれぞれのソース端子Ｓ４００を接続するメタル配線４３１１を共通に接続するソース線Ｓ４０１、Ｓ４０２、Ｓ４０３、Ｓ４０４、・・・を左右方向に直線状に通している。また、不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎは、行ごとにそれぞれのポリシリコン４３０８、すなわち、セレクトトランジスタＴｒ４３１のゲート電極を共通に接続するセレクトゲート線ＳＧ４０１、ＳＧ４０２、ＳＧ４０３、ＳＧ４０４、・・・を左右方向に直線状に通している。また、不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎは、列ごとにそれぞれのドレイン端子Ｄ４００を共通に接続するドレイン配線Ｄ４０１、Ｄ４０２、Ｄ４０３、Ｄ４０４、・・・を上下方向に直線状に通している。
　上述のように、不揮発性半導体メモリ装置４３５０のメモリセルアレイは、不揮発性半導体メモリセル４００３が有するセレクトトランジスタＴｒ４３１のドレインを形成するｎ型拡散層４３０１、コンタクト４３１４、及びメタル配線４３１１を互いに共通して上下対称の配置を基本単位とし、一部分を共用して配置されている。
　これにより、不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎを配置する際、従来必要であった上下間のスペースを削減できると共に、ｎ型拡散層４３０１、コンタクト４３１４及びメタル配線４３１１の共用により不揮発性半導体メモリセルに要する面積を小さくすることが可能になる。また、メモリセルアレイの面積が削減され、不揮発性半導体メモリ装置４３５０の面積が小さくなり、１枚の半導体ウェハから製造できる不揮発性半導体メモリ装置４３５０の数を増やすことが可能となる。また、製造コストの削減も可能となる。
［第３９の実施形態］
　図７４は、第３９の実施形態の不揮発性半導体メモリ装置４３６０の構成を示した概略図である。不揮発性半導体メモリ装置４３６０は、第３８の実施形態の不揮発性半導体メモリ装置４３５０に比べ、不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎのソース端子Ｓ４００に接続されるソース線Ｓ４０１～Ｓ４０ｍが共通接続され１つのソース線に共通化されている。
　不揮発性半導体メモリ装置４３６０において、不揮発性半導体メモリ装置４３５０と異なる制御部４３６１、制御回路４３６３、行デコーダ・ドライバ４３６５－１～４３６５－ｍ、ソースドライバ４３６６以外の構成については、同じ符号を付して説明を省略し、以下、異なる構成の制御回路４３６３、行デコーダ・ドライバ４３６５－１～４３６５－ｍ、ソースドライバ４３６６について説明する。
　制御部４３６１は、制御回路４３６３、列デコーダ・ドライバ４３５４、行デコーダ・ドライバ４３６５－１～４３６５－ｍ、及びソースドライバ４３６６を有している。行デコーダ・ドライバ４３６５－１～４３６５－ｍは、不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎの行ごとに備えられ、それぞれの行のセレクトゲート線ＳＧ４０１～ＳＧ４０ｍと接続される。
　制御回路４３６３は、外部から入力される命令信号に基づいて、列デコーダ・ドライバ４３５４、行デコーダ・ドライバ４３６５－１～４３６５－ｍ及びソースドライバ４３６６それぞれに、動作に対応した電圧の印加を指示する制御信号を出力する。ここで、命令信号は、書き込み、消去４－１、消去４－２及び読み出しのいずれかの動作を示す信号である。また、制御回路４３６３は、入力される命令信号に基づいてデータ入出力線Ｄａｔａ４００に電圧を印加するか、あるいは、データ入出力線Ｄａｔａ４００との接続をオープンにするかの制御を行う。
　また、列デコーダ・ドライバ４３５４は、外部から入力される記憶領域を選択するアドレス信号と制御回路４３６３から入力される制御信号とに基づいて、列選択信号線Ｃ４０１～Ｃ４０ｎに電圧を印加して列選択ゲートＳＷ４０１～ＳＷ４０ｎのオン及びオフの切り替えをする。列選択ゲートＳＷ４０１～ＳＷ４０ｎは、オンが選択されると、それぞれの列選択ゲートＳＷ４０１～ＳＷ４０ｎに接続されたドレイン線Ｄ４０１～Ｄ４０ｎとデータ入出力線Ｄａｔａ４００とを通電状態にする。また、列選択ゲートＳＷ４０１～ＳＷ４０ｎは、オフが選択されると、それぞれの列選択ゲートＳＷ４０１～ＳＷ４０ｎに接続されたドレイン線Ｄ４０１～Ｄ４０ｎとデータ入出力線Ｄａｔａ４００とを非通電状態にする。ここで、制御信号は、書き込み、消去４－１、消去４－２、及び読み出しのそれぞれの動作に対応し、列選択信号線Ｃ４０１～Ｃ４０ｎ、セレクトゲート線ＳＧ４０１～ＳＧ４０ｍ、ソース線Ｓ４０１～Ｓ４０ｍに印加する電圧を示す信号である。
　また、行デコーダ・ドライバ４３６５－１～４３６５－ｍは、外部から入力される記憶領域を選択するアドレス信号をデコードし、それぞれに接続されたセレクトゲート線に電圧を印加するか否かを決定する。このとき、行デコーダ・ドライバ４３６５－１～４３６５－ｍが、それぞれに接続されたセレクトゲート線に印加する電圧は、制御回路４３６３から入力される動作に対応した電圧の印加を指示する制御信号により定められる。ソースドライバ４３６６は、制御回路４３６３から入力される制御信号に基づいて、全ての不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎのソース端子に共通接続されたソース線に電圧を印加する。ここで、ソースドライバ４３６６がソース線に印加する電圧は、図７１に示した書き込み、消去及び読み出しの動作に応じた電圧である。また、行デコーダ・ドライバ４３６５－１～４３６５－ｍがセレクトゲート線ＳＧ４０１～ＳＧ４０ｎに印加する電圧は、図７１に示した書き込み、消去及び読み出しに応じた電圧である。
　次に、不揮発性半導体メモリ装置４３６０の動作について説明する。ここでは、一例として、不揮発性半導体メモリセルＭ４１２に対しての書き込み、消去及び読み出しを説明する。
（不揮発性半導体メモリセルＭ４１２の書き込みの動作）
　まず、制御回路４３６３には、外部から書き込みを示す命令信号が入力される。列デコーダ・ドライバ４３５４及び行デコーダ・ドライバ４３６５－１～４３６５－ｍには、外部からアドレス信号が入力される。
　また、制御回路４３６３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａ４００に５Ｖの電圧を印加し、列デコーダ・ドライバ４３５４、行デコーダ・ドライバ４３６５－１～４３６５－ｍ及びソースドライバ４３６６に書き込みに対応した制御信号を出力する。また、列デコーダ・ドライバ４３５４は、入力されたアドレス信号及び制御信号に基づいて列選択信号線Ｃ４０２に７Ｖの電圧を印加する。また、行デコーダ・ドライバ４３６５－１は、入力されたアドレス信号及び制御信号に基づいて、セレクトゲート線ＳＧ４０１に７Ｖの電圧を印加する。このとき、他の行デコーダ・ドライバ４３６５－２～４３６５－ｍは、それぞれに接続されたセレクトゲート線ＳＧ４０２～ＳＧ４０ｍをオープン状態にする。
　これにより、データ入出力線Ｄａｔａ４００は、列選択ゲートＳＷ４０２を介して、ドレイン線Ｄ４０２に接続された不揮発性半導体メモリセルＭ４１２～Ｍ４ｍ２のドレイン端子Ｄ４００と接続されて、それぞれのドレイン端子Ｄ４００に５Ｖの電圧が印加されることになる。また、セレクトゲート線ＳＧ４０１に７Ｖの電圧が印加されているので、不揮発性半導体メモリセルＭ４１１～Ｍ４１ｎが有するセレクトトランジスタＴｒ４３１がオン状態となる。この結果、不揮発性半導体メモリセルＭ４１２が有するメモリ素子Ｔｒ４３２、Ｔｒ４３３は、ドレインに５Ｖの電圧が印加され、また、ソースに０Ｖの電圧が印加されることで、それぞれのフローティングゲートＦＧ４０２、ＦＧ４０３にはホットエレクトロンが注入されて電荷を蓄積し、書き込み状態となる。
（不揮発性半導体メモリセルＭ４１２の消去４－１の動作）
　まず、制御回路４３６３には、外部から消去４－１を示す命令信号が入力される。列デコーダ・ドライバ４３５４及び行デコーダ・ドライバ４３６５－１～４３６５－ｍには、外部からアドレス信号が入力される。
　また、制御回路４３６３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａ４００に８Ｖの電圧を印加し、列デコーダ・ドライバ４３５４、行デコーダ・ドライバ４３６５－１～４３６５－ｍに消去４－１に対応した制御信号を出力する。また、列デコーダ・ドライバ４３５４は、入力されたアドレス信号及び制御信号に基づいて列選択信号線Ｃ４０２に１０Ｖの電圧を印加する。また、行デコーダ・ドライバ４３６５－１は、入力されたアドレス信号及び制御信号に基づいてセレクトゲート線ＳＧ４０１に１０Ｖの電圧を印加する。また、ソースドライバ４３６６は、入力された制御信号に基づいてソース線をオープン状態にする。このとき、他の行デコーダ・ドライバ４３６５－２～４３６５－ｍは、それぞれに接続されたセレクトゲート線ＳＧ４０２～ＳＧ４０ｍをオープン状態にする。
　これにより、データ入出力線Ｄａｔａ４００は、列選択ゲートＳＷ４０２を介して、ドレイン線Ｄ４０２に接続された不揮発性半導体メモリセルＭ４１２～Ｍ４ｍ２のドレイン端子Ｄ４００と接続されて、それぞれのドレイン端子Ｄ４００に８Ｖの電圧が印加されることになる。また、セレクトゲート線ＳＧ４０１に１０Ｖの電圧が印加されているので、不揮発性半導体メモリセルＭ４１１～Ｍ４１ｎが有するセレクトトランジスタＴｒ４３１がオン状態となる。この結果、不揮発性半導体メモリセルＭ４１２が有するメモリ素子Ｔｒ４３２、Ｔｒ４３３は、ドレインに８Ｖの電圧が印加され、また、ソースがオープン状態になることで、それぞれのフローティングゲートＦＧ４０２、ＦＧ４０３にはホットホールが注入されて電荷が蓄積し、消去状態となる。
（不揮発性半導体メモリセルＭ４１２の消去４－２の動作）
　まず、制御回路４３６３には、外部から消去４－２を示す命令信号が入力される。列デコーダ・ドライバ４３５４及び行デコーダ・ドライバ４３６５－１～４３６５－ｍには、外部からアドレス信号が入力される。
　また、制御回路４３６３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａ４００をオープン状態にし、列デコーダ・ドライバ４３５４、行デコーダ・ドライバ４３６５－１～４３６５－ｍ、ソースドライバに消去４－２に対応した制御信号を出力する。また、列デコーダ・ドライバ４３５４は、入力されたアドレス信号及び制御信号に基づいて列選択信号線Ｃ４０２に０Ｖの電圧を印加する。また、行デコーダ・ドライバ４３６５－１は、入力されたアドレス信号及び制御信号に基づいてセレクトゲート線ＳＧ４０１に０Ｖの電圧を印加する。また、ソースドライバ４３６６は、入力された制御信号に基づいてソース線に８Ｖの電圧を印加する。このとき、他の行デコーダ・ドライバ４３６５－２～４３６５－ｍは、それぞれに接続されたセレクトゲート線ＳＧ４０２～ＳＧ４０ｍをオープン状態にする。
　これにより、全てのドレイン線Ｄ４０１～Ｄ４０ｎは、オープン状態となる。また、セレクトゲート線ＳＧ４０１に０Ｖの電圧が印加されているので、不揮発性半導体メモリセルＭ４１１～Ｍ４１ｎが有するセレクトトランジスタＴｒ４３１がオフ状態となる。この結果、不揮発性半導体メモリセルＭ４１１～Ｍ４１ｎの有するメモリ素子Ｔｒ４３２、Ｔｒ４３３は、ドレインがオープン状態で、ソースに８Ｖの電圧が印加される。その結果、不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎそれぞれのフローティングゲートＦＧ４０２、ＦＧ４０３にはホットホールが注入されて電荷が蓄積し、消去状態となる。すなわち、全ての不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎに対して一括消去が行われる。
（不揮発性半導体メモリセルＭ４１２の読み出しの動作）
　まず、制御回路４３６３には、外部から読み出しを示す命令信号が入力される。列デコーダ・ドライバ４３５４及び行デコーダ・ドライバ４３６５－１～４３６５－ｍには、外部からアドレス信号が入力される。
　また、制御回路４３６３は、入力された命令信号に基づいて、データ入出力線Ｄａｔａ４００をオープン状態にし、列デコーダ・ドライバ４３５４、行デコーダ・ドライバ４３６５－１～４３６５－ｍ、ソースドライバ４３６６に読み出しに対応した制御信号を出力する。また、列デコーダ・ドライバ４３５４は、入力されたアドレス信号及び制御信号に基づいて列選択信号線Ｃ４０２に３Ｖの電圧を印加する。また、行デコーダ・ドライバ４３６５－１は入力されたアドレス信号及び制御信号に基づいてセレクトゲート線ＳＧ４０１に３Ｖの電圧を印加する。また、ソースドライバ４３６６は、入力された制御信号に基づいてソース線に０Ｖの電圧を印加する。このとき、他の行デコーダ・ドライバ４３６５－２～４３６５－ｍは、それぞれに接続されたセレクトゲート線ＳＧ４０２～ＳＧ４０ｍをオープン状態にする。
　これにより、データ入出力線Ｄａｔａ４００は、列選択ゲートＳＷ４０２を介して、ドレイン線Ｄ４０２に接続される。また、不揮発性半導体メモリセルＭ４１２のセレクトトランジスタＴｒ４３１はオン状態となり、不揮発性半導体メモリセルＭ４１２のメモリ素子Ｔｒ４３２、Ｔｒ４３３のドレインは、データ入出力線Ｄａｔａ４００と接続される。
　このとき、当該メモリ素子Ｔｒ４３２、Ｔｒ４３３が書き込み状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Ｔｒ４３２、Ｔｒ４３３がオフ状態であれば電流は流れない。また、当該メモリ素子Ｔｒ４３２、Ｔｒ４３３が消去状態、すなわち、それぞれのフローティングゲートに蓄積された電荷によりメモリ素子Ｔｒ４３２、Ｔｒ４３３がオン状態であれば電流は流れる。
　センスアンプ回路４３５２は、データ入出力線Ｄａｔａ４００の電流を増幅及び検出をして、外部の装置にデータを出力する。
　このように、複数の不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎを配置し、それぞれのセレクトゲート端子ＳＧ４００、ドレイン端子Ｄ４００及びソース端子Ｓ４００を上述のように接続することで、多ビットを記憶し、ランダムにアクセスができる不揮発性半導体メモリ装置４３６０を構成することが可能である。全ての不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎのソース端子を共通接続することで、全ての不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎに対して一括で消去を行うことが可能となる。また、センスアンプ回路４３５２、制御回路４３６３、列デコーダ・ドライバ４３５４、行デコーダ・ドライバ４３６５－１～４３６５－ｍを不揮発性半導体メモリセルＭ４１１～Ｍ４ｍｎと同様に標準ＣＭＯＳプロセスで設計することで、製造工程数を減らして製造コストを削減することが可能となる。また、１ビット当たり複数のメモリ素子を用いた信頼性の高い不揮発性半導体メモリ装置４３６０を構成することが可能となる。
　なお、メモリセルアレイを行単位でいくつかのブロックに分け、それぞれのブロックごとにソースドライバ４３６６を備える構成にしても良い。その場合、分けたブロックごとに消去を行うことが可能となる。
［第４０の実施形態］
　図７５Ａ～図７５Ｃは、第４０の実施形態の不揮発性半導体メモリセル４００４の構成を示す概略図である。図７５Ａは不揮発性半導体メモリセル４００４の平面図であり、図７５Ｂは図７５ＡのＣ４０－Ｃ４０’に沿った断面図であり、図７５Ｃは図７５Ａ及び図７５Ｂで構成される不揮発性半導体メモリセル４００４の等価回路を示した図である。
　まず、図７５Ｃに図示されるように、不揮発性半導体メモリセル４００４は、ドレイン端子Ｄ４００、ソース端子Ｓ４００、セレクトゲート端子ＳＧ４００、ＭＯＳトランジスタであるセレクトトランジスタＴｒ４４１、及びフローティングゲート型の１層ポリシリコントランジスタである不揮発性半導体メモリ素子Ｔｒ４４２、Ｔｒ４４３、Ｔｒ４４４を有している。なお、メモリ素子Ｔｒ４４２、Ｔｒ４４３、Ｔｒ４４４は、図６３Ａ～図６３Ｃに示したメモリ素子４００１と同じ特性を有し、動作する。
　セレクトトランジスタＴｒ４４１は、ドレインがドレイン端子Ｄ４００に接続され、ソースがメモリ素子Ｔｒ４４２、Ｔｒ４４３、Ｔｒ４４４のドレインに接続されている。メモリ素子Ｔｒ４４２、Ｔｒ４４３、Ｔｒ４４４は、ソースがソース端子Ｓ４００に接続されている。すなわち、メモリ素子Ｔｒ４４２、Ｔｒ４４３、Ｔｒ４４４は、互いに並列に接続されている。また、不揮発性半導体メモリ素子Ｔｒ４４２、Ｔｒ４４３、Ｔｒ４４４は、セレクトトランジスタＴｒ４４１と直列に接続されている。
　次に、図７５Ａ及び図７５Ｂを用いて、不揮発性半導体メモリセル４００４の構造を説明する。ｐ型半導体基板４４００の表面上のトランジスタ形成部４０４０には、ｎ型拡散層４４０１（第１のｎ型拡散層）、ゲート領域部４４０６、ｎ型拡散層４４０２（第２のｎ型拡散層）、ゲート領域部４４０７、ｎ型拡散層４４０３（第３のｎ型拡散層）、ゲート領域部４４０８、ｎ型拡散層４４０４（第４のｎ型拡散層）、ゲート領域部４４０９、ｎ型拡散層４４０５（第５のｎ型拡散層）の順に領域が形成されている。
　不揮発性半導体メモリセル４００４において、ｎ型拡散層４４０１は、セレクトトランジスタＴｒ４４１のドレインを形成する。ｎ型拡散層４４０２は、セレクトトランジスタＴｒ４４１のソース及びメモリ素子Ｔｒ４４２のドレインを形成する。ｎ型拡散層４４０３は、メモリ素子Ｔｒ４４２、Ｔｒ４４３のソースを形成する。ｎ型拡散層４４０４は、メモリ素子Ｔｒ４４２、Ｔｒ４４３のドレインを形成する。ｎ型拡散層４４０５は、メモリ素子Ｔｒ４４３のソースを形成する。
　ゲート領域部４４０６は、ｎ型拡散層４４０１、４４０２の間の領域であり、セレクトトランジスタＴｒ４４１のチャネルが形成される領域である。ゲート領域部４４０７は、ｎ型拡散層４４０２、４４０３の間の領域であり、メモリ素子Ｔｒ４４２のチャネルが形成される領域である。ゲート領域部４４０８は、ｎ型拡散層４４０３、４４０４の間の領域であり、メモリ素子Ｔｒ４４３のチャネルが形成される領域である。ゲート領域部４４０９は、ｎ型拡散層４４０４、４４０５の間の領域であり、メモリ素子Ｔｒ４４４のチャネルが形成される領域である。
　ポリシリコン４４１０（第１のポリシリコン）は、セレクトトランジスタＴｒ４４１のゲート電極を形成する。ポリシリコン４４１１（第２のポリシリコン）は、メモリ素子Ｔｒ４４２のフローティングゲート電極を形成する。ポリシリコン４４１２（第３のポリシリコン）は、メモリ素子Ｔｒ４４３のフローティングゲート電極を形成する。ポリシリコン４４１３（第４のポリシリコン）は、メモリ素子Ｔｒ４４４のフローティングゲート電極を形成する。
　メタル配線４４１４（第１のメタル配線）は、コンタクト４４１８を介して、セレクトトランジスタＴｒ４４１のドレインであるｎ型拡散層４４０１と接続されたドレイン端子Ｄ４００である。メタル配線４４１５（第２のメタル配線）は、ｎ型拡散層４４０２とｎ型拡散層４４０４とをコンタクト４４１９、４４２１を介して接続する。メタル配線４４１６（第３のメタル配線）は、ｎ型拡散層４４０３にコンタクト４４２０を介して接続されるソース端子Ｓ４００ａである。メタル配線４４１７（第４のメタル配線）は、ｎ型拡散層４４０５にコンタクト４４２２を介して接続されるソース端子Ｓ４００ｂである。
　なお、メタル配線４４１６、４４１７は、ｐ型半導体基板４４００の表面から一定の距離を保って配置される。メタル配線４４１４、４４１５は、メタル配線４４１６、４４１７よりもｐ型半導体基板４４００の表面から離れた距離を保って配置される。
　また、ソース端子Ｓ４００は、ソース端子Ｓ４００ａであるメタル配線４４１６及びソース端子Ｓ４００ｂであるメタル配線４４１７からなり、不揮発性半導体メモリセル４００４が用いられる際には、トランジスタ形成部４０４０の外部でメタル配線４４１６、４４１７が互いに接続されて、ソース端子Ｓ４００を構成することになる。
　上述のように構成される不揮発性半導体メモリセル４００４は、１ビット当たり３つのメモリ素子Ｔｒ４４２、Ｔｒ４４３、Ｔｒ４４４を用いて構成される。このため、第３８の実施形態の図７０Ａ～図７０Ｃに示した不揮発性半導体メモリセル４００３に比べ、メモリ素子の数を増やしたことで、製造不良、経年変化及び使用による劣化による故障に対して高い信頼性を得ることが可能となる。
（不揮発性半導体メモリセル４００４のレイアウト）
　次に、図７６は、不揮発性半導体メモリセル４００４を用いたメモリセルアレイの配置を示す概略図である。メモリセルアレイには、図７５Ａで示した不揮発性半導体メモリセル４００４が複数平行に行列状に配置されている。
　不揮発性半導体メモリセル４００４ａにおいて、トランジスタ形成部４０４０ａには、図示していないが、図７５Ｂに示したように、ｐ型半導体基板上にｎ型拡散層とゲート領域部とが交互に直列に配置され、直列方向に長尺状の領域を形成している。
　ポリシリコン４４１０ａは、セレクトゲート線ＳＧ４００ａ１であって、セレクトトランジスタＴｒ４４１のゲート電極である。ポリシリコン４４１１ａは、メモリ素子Ｔｒ４４２のフローティングゲート電極である。ポリシリコン４４１２ａは、メモリ素子Ｔｒ４４３のフローティングゲート電極である。ポリシリコン４４１３ａは、メモリ素子Ｔｒ４４４のフローティングゲート電極である。
　メタル配線４４１４ａは、セレクトトランジスタＴｒ４４１のドレインとコンタクト４４１８ａを介してドレイン端子Ｄ４００と接続し、直列方向に垂直に配置される。メタル配線４４１５ａは、ｎ型拡散層４４０２（図７５Ｂ）とｎ型拡散層４４０４（図７５Ｂ）とを、コンタクト４４１９ａ、４４２１ａを介して接続し、直列方向に配置される。メタル配線４４１６ａは、ｎ型拡散層４４０３（図７５Ｂ）とソース線Ｓ４００ａ１とをコンタクト４４２０ａを介して接続し、直列方向に垂直の方向に配置される。メタル配線４４１７ａは、ｎ型拡散層４４０５（図７５Ｂ）とソース線Ｓ４００ｂ１とをコンタクト４４２２ａを介して接続し、直列方向と垂直の方向に配置される。
　次に、不揮発性半導体メモリセル４００４ｂにおいて、トランジスタ形成部４０４０ｂには、図示されていないが、図７５Ｂに示したように、半導体基板上にｎ型拡散層とゲート領域部とが交互に直列に配置された方形状の領域を形成している。
　ポリシリコン４４１０ｂは、セレクトトランジスタＴｒ４４１のゲートであり、セレクトゲート線ＳＧ４００ａ２である。ポリシリコン４４１１ｂは、メモリ素子Ｔｒ４４２のフローティングゲートである。ポリシリコン４４１２ｂは、メモリ素子Ｔｒ４４３のフローティングゲートである。ポリシリコン４４１３ｂは、メモリ素子Ｔｒ４４４のフローティングゲートである。
　メタル配線４４１４ｂは、セレクトトランジスタＴｒ４４１のドレインとコンタクト４４１８ｂを介して接続されるドレイン端子Ｄ４００である。メタル配線４４１５ｂは、ｎ型拡散層４４０２（図７５Ｂ）とｎ型拡散層４４０４（図７５Ｂ）とを、コンタクト４４１９ｂ、４４２１ａを介して接続する。メタル配線４４１６ｂは、メモリ素子Ｔｒ４４２、Ｔｒ４４３のソースであるｎ型拡散層にコンタクト４４２０ｂを介して接続されるソース線Ｓ４００ａ２である。メタル配線４４１７ｂは、メモリ素子Ｔｒ４４４のソースであるｎ型拡散層にコンタクト４４２２ｂを介して接続されるソース線Ｓ４００ｂ２である。
　次に、不揮発性半導体メモリセル４００４ｃにおいて、トランジスタ形成部４０４０ｃには、図示されていないが、図７５Ｂに示したように、半導体基板上にｎ型拡散層とゲート領域部とが交互に直列に配置され方形状の領域を形成している。
　ポリシリコン４４１０ｃは、セレクトゲート線ＳＧ４００ａ３であって、セレクトトランジスタＴｒ４４１のゲート電極である。ポリシリコン４４１１ｃは、メモリ素子Ｔｒ４４２のフローティングゲート電極である。ポリシリコン４４１２ｃは、メモリ素子Ｔｒ４４３のフローティングゲート電極である。ポリシリコン４４１３ｃは、メモリ素子Ｔｒ４４４のフローティングゲート電極である。
　メタル配線４４１４ｃは、コンタクト４４１８ｃを介してセレクトトランジスタＴｒ４４１のドレインと接続されるドレイン端子Ｄ４００である。メタル配線４４１５ｃは、ｎ型拡散層４４０２（図７５Ｂ）とｎ型拡散層４４０４（図７５Ｂ）とを、コンタクト４４１９ｃ、４４２１ｃを介して接続する。メタル配線４４１６ｃは、コンタクト４４２０ｃを介してメモリ素子Ｔｒ４４２、Ｔｒ４４３のソースであるｎ型拡散層と接続されるソース線Ｓ４００ａ３である。メタル配線４４１７ｃは、コンタクト４４２２ｃを介してメモリ素子Ｔｒ４４４のソースであるｎ型拡散層と接続されるソース線Ｓ４００ｂ３である。
　図示する配置において、不揮発性半導体メモリセル４００４ａのドレイン端子Ｄ４００であるメタル配線４４１４ａと、不揮発性半導体メモリセル４００４ｂのドレイン端子であるメタル配線４４１４ｂとは、共用されている。また、コンタクト４４１８ａとコンタクト４４１８ｂは共用され、更に、不揮発性半導体メモリセル４００４ａ、４００４ｂそれぞれのセレクトトランジスタＴｒ４４１のドレインであるｎ型拡散層も共用されている。
　また、不揮発性半導体メモリセル４００４ｂ、４００４ｃそれぞれのソース端子Ｓ４００ｂとなるメタル配線４４１７ｂ、４４１７ｃは共通化され、コンタクト４４２２ｂ、４４２２ｃも共通化されている。更に、不揮発性半導体メモリセル４００４ｂ、４００４ｃそれぞれのメモリ素子Ｔｒ４４４のソースを形成するｎ型拡散層も共用されている。
　上下方向に隣接して配置される不揮発性半導体メモリセル４００４は、セレクトトランジスタＴｒ４４１のドレインとなるｎ型拡散層４４０１、ドレイン端子Ｄ４００となるメタル配線４４１４及びコンタクト４４１８を共用し、メタル配線４４１４に対して上下対称に配置される。
　更に、上下方向に隣接して配置される不揮発性半導体メモリセル４００４は、メモリ素子Ｔｒ４４４のソースとなるｎ型拡散層４４０５、ソース端子Ｓ４００ｂとなるメタル配線４４１７及びコンタクト４４２２を共用し、メタル配線４４１７に対して上下対称に配置される。
　このように、複数の不揮発性半導体メモリセル４００４をマトリックス状（行列状）に配置したメモリセルアレイは、図７５Ａ及び図７５Ｂに示した不揮発性半導体メモリセル４００４のレイアウトのｎ型拡散層４４０１を互いに共用し、更に、ｎ型拡散層４４０５を互いに共用することで、上下方向に隣接する不揮発性半導体メモリセル４００４それぞれを上下方向に対称に配置して構成される。
　また、上下方向に配置されたそれぞれの不揮発性半導体メモリセル４００４のドレイン端子Ｄ４００としてのメタル配線４４１４ａ、４４１４ｂ、４４１４ｃは、不揮発半導体メモリセル４００４に上下方向に沿って配置される共通のドレイン線Ｄ４００ａ１に接続される。同様に、他の列においても、ドレイン線Ｄ４００ａ２、Ｄ４００ａ３、Ｄ４００ａ４が設けられ、ドレイン端子Ｄ４００としてのメタル配線４４１４が接続される。
　更に、上述のように上下方向に配置された不揮発半導体メモリセル４００４の列を左右方向に平行に並べて配置し、それぞれのソース線Ｓ４００ａ１、Ｓ４００ｂ１、Ｓ４００ａ２、Ｓ４００ｂ２、Ｓ４００ａ３、Ｓ４００ｂ３は、左右方向に直線状に接続される。同様に、セレクトゲート線ＳＧ４００ａ１、ＳＧ４００ａ２、ＳＧ４００ａ３は、左右方向に直線状に接続される。
　このように、上下方向に隣接する不揮発性半導体メモリセル４００４それぞれの間で、共用する部分を設けることで、それぞれを隔てるための領域を設けずにメモリセルアレイを構成することができる。これにより、不揮発性半導体メモリセル４００４を配置する際の上下方向の領域を削減することが可能となる。また、図７３に示した第３８の実施形態の配置では、２行目の配置と３行目の配置との間にそれぞれのｎ型拡散層を隔てるためのスペースを設けていた。一方、本実施形態の配置は、そのようなスペースを必要とせずに配置でき、更に配置面積を削減することが可能となる。
　なお、第４０の実施形態で示したメモリセルアレイを第３８の実施形態及び第３９の実施形態で示した不揮発性半導体メモリ装置のメモリセルアレイとして用いてもよい。その場合、ソース端子Ｓ４００ａ、Ｓ４００ｂを共通に接続し、行ドライバ又はソースドライバに接続することになる。
これにより、第３８の実施形態及び第３９の実施形態の不揮発性半導体メモリ装置に比べ、信頼性の高い不揮発性半導体メモリ装置を構成することが可能になる。
［第４１の実施形態］
　図７７は、不揮発性半導体メモリセル５００１の回路構成を示す概略図である。図示するように、不揮発性半導体メモリセル５００１は、選択トランジスタＴｒ５１１（第１の選択トランジスタ）、選択トランジスタＴｒ５１４（第２の選択トランジスタ）、フローティングゲート型のメモリ素子Ｔｒ５１２（第１のメモリ素子）、フローティングゲート型のメモリ素子Ｔｒ５１３（第２のメモリ素子）を備える。
　選択トランジスタＴｒ５１１は、ドレインがドレイン端子Ｄ５００（第１の端子）に接続され、ゲートがセレクトゲート端子ＳＧＤ５００（第１のセレクト端子）に接続され、ソースがメモリ素子Ｔｒ５１２のドレインと接続される。メモリ素子Ｔｒ５１２は、ゲートがコントロールゲート端子ＣＧ５００に接続され、ソースがメモリ素子Ｔｒ５１３のドレインに接続される。メモリ素子Ｔｒ５１３は、ゲートがコントロールゲート端子ＣＧ５００に接続され、ソースが選択トランジスタＴｒ５１４のドレインに接続される。選択トランジスタＴｒ５１４は、ゲートがセレクトゲート端子ＳＧＳ５００（第２のセレクト端子）に接続され、ソースがソース端子Ｓ５００に接続される。すなわち、ドレイン端子Ｄ５００とソース端子Ｓ５００との間に、選択トランジスタＴｒ５１１、メモリ素子Ｔｒ５１２、メモリ素子Ｔｒ５１３及び選択トランジスタＴｒ５１４が直列に接続されている。
　次に、図７８及び図７９Ａ～図７９Ｃを用いて、不揮発性半導体メモリセル５００１のレイアウトについて説明する。図７８は、不揮発性半導体メモリセル５００１のレイアウトの構成を示す概略図である。図７９Ａは、図７８のＡ５１－Ａ５１’に沿った断面構造を示す概略図である。図７９Ｂは、図７８のＢ５１－Ｂ５１’に沿った断面構造を示す概略図である。図７９Ｃは、図７８のＣ５９－Ｃ５９’に沿った断面構造を示す概略図である。
　不揮発性半導体メモリセル５００１は、ｐ型半導体基板５１００上に形成（配置）される。トランジスタ形成部５１２０には、ｎ型拡散層５１０４（第１のｎ型拡散層）、ｎ型拡散層５１１６（第２のｎ型拡散層）、ｎ型拡散層５１１７（第３のｎ型拡散層）、ｎ型拡散層５１１８（第４のｎ型拡散層）、ｎ型拡散層５１０５（第５のｎ型拡散層）が順に直列方向（第１の方向）に形成される。ｎ型拡散層５１０４とｎ型拡散層５１１６とは、選択トランジスタＴｒ５１１のチャネルが形成されるゲート領域部５１１５ａを介して対向して配置される。ｎ型拡散層５１１６とｎ型拡散層５１１７とは、メモリ素子Ｔｒ５１２のチャネルが形成されるゲート領域部５１０６ａを介して対向して配置される。ｎ型拡散層５１１７とｎ型拡散層５１１８とは、メモリ素子Ｔｒ５１３のチャネルが形成されるゲート領域部５１０６ｂを介して対向して配置される。ｎ型拡散層５１１８とｎ型拡散層５１０５とは、選択トランジスタＴｒ５１４のチャネルが形成されるゲート領域部５１１５ｂを介して対向して配置される。
　また、ｎ型拡散層５１０４は、コンタクト５１０７ａを介して、ドレイン端子Ｄ５００と接続される。また、ｎ型拡散層５１０５は、コンタクト５１０７ｂを介して、ソース端子Ｓ５００と接続される。
　ポリシリコン５１１４ａ（第１のポリシリコン）は、ゲート領域部５１１５ａの上部に設けられた選択トランジスタＴｒ５１１のゲート電極である。ポリシリコン５１０３ａ（第２のポリシリコン）は、ゲート領域部５１０６ａの上部に設けられたメモリ素子Ｔｒ５１２のゲート電極である。ポリシリコン５１０３ｂ（第３のポリシリコン）は、ゲート領域部５１０６ｂの上部に設けられたメモリ素子Ｔｒ５１３のゲート電極である。ポリシリコン５１１４ｂ（第４のポリシリコン）は、ゲート領域部５１１５ｂの上部に設けられた選択トランジスタＴｒ５１４のゲート電極である。
　ｎ型拡散層５１０１（第６の拡散層）は、ｐ型半導体基板５１００上にウェル構造を有している。また、ｎ型拡散層５１０１は、トランジスタ形成部５１２０と平行に設けられ、ポリシリコン５１０３ａ、５１０３ｂと交差する位置に配置される。また、ｎ型拡散層５１０１は、一部が凸状に盛り上がったゲート領域部５１０２（５１１０ａ、５１１０ｂ）がポリシリコン５１０３ａ、５１０３ｂとの間隔を狭くする形状に形成される。この間隔によりフローティングゲートの静電容量の設定が行われる。また、ポリシリコン５１０３ａ、５１０３ｂは、トランジスタ形成部５１２０の直列方向に対して垂直に配置される。メタル配線５１１１（第１のメタル配線）は、コンタクト５１１２ａ、５１１２ｂを介して、ｎ型拡散層５１０１とコントロールゲート端子ＣＧ５００とを接続する。なお、図示しないが、ゲート領域部５１０２のポリシリコン５１１４ａ、５１０３ａ、５１０３ｂ、５１１４ｂの下以外の領域には、ｎ型（ｎ＋）拡散層が形成される。
　図８０は、不揮発性半導体メモリセル５００１の書き込み５－１、書き込み５－２、消去６－１、消去６－２及び読み出しの動作電圧を示す図である。メモリ素子Ｔｒ５１２、Ｔｒ５１３のフローティングゲートに電子が注入されて蓄積される書き込み５－１の動作及び書き込み５－２の動作、メモリ素子Ｔｒ５１２、Ｔｒ５１３のフローティングゲートから電子を放出させる消去６－１の動作及び消去６－２の動作、メモリ素子Ｔｒ５１２、Ｔｒ５１３が記憶しているデータを読み出す動作、それぞれの場合に印加する電圧が示されている。
（書き込み５－１の動作）
　ドレイン端子Ｄ５００に５Ｖの電圧（第１の電圧）を印加し、ソース端子Ｓ５００及び半導体基板５１００に０Ｖの電圧を印加し、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００にドレイン端子Ｄ５００に印加した電圧以上の７Ｖの電圧（第３の電圧）を印加し、コントロールゲート端子ＣＧ５００にドレイン端子Ｄ５００に印加した電圧以上の９Ｖの電圧（第２の電圧）を印加する。
　メモリ素子Ｔｒ５１２、Ｔｒ５１３が直列に接続されているため書き込みに時間を要する場合があり、コントロールゲート端子ＣＧ５００に印加する電圧を高めの９Ｖの電圧に設定している。ここで、メモリ素子Ｔｒ５１２、Ｔｒ５１３のドレイン及びゲートに印加する電圧は、メモリ素子Ｔｒ５１２、Ｔｒ５１３が飽和領域で動作する電圧である。
　このとき、メモリ素子Ｔｒ５１２、Ｔｒ５１３各々のゲート領域部５１０６ａ、５１０６ｂにチャネルが形成され、チャネル電流と共に、高いエネルギーを有する電子であるホットエレクトロンが発生し、発生したホットエレクトロンがフローティングゲートに注入されて蓄積される。これにより、不揮発性半導体メモリセル５００１の閾値電圧が初期状態より高い電圧に変化し、書き込み状態となる。
（書き込み５－２の動作）
　ドレイン端子Ｄ５００、ソース端子Ｓ５００、半導体基板５１００に０Ｖの電圧を印加し、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００に７Ｖの電圧を印加し、コントロールゲート端子ＣＧ５００に１２Ｖの電圧（第４の電圧）を印加する。ここで、コントロールゲート端子ＣＧ５００に印加する電圧（第４の電圧）は、半導体基板５１００とメモリ素子Ｔｒ５１２、Ｔｒ１３それぞれのコントロールゲートとの間でファウラーノルトハイムのトンネル電流を発生させる電圧である。
　このとき、メモリ素子Ｔｒ５１２、Ｔｒ５１３のフローティングゲートと半導体基板５１００との間に高電界が加わり、ＦＮ電流が発生し、電子がフローティングゲートに注入されて蓄積される。これにより、不揮発性半導体メモリセル５００１の閾値電圧が初期状態より高い電圧に変化し、書き込み状態となる。
　この書き込み５－２は、ＦＮ電流による書き込みであり、書き込み５－１と異なり、複数のメモリ素子Ｔｒ５１２、Ｔｒ５１３に対して同時に書き込みを行っても書き込み時間の特性への影響はない。
（消去６－１の動作）
　コントロールゲート端子ＣＧ５００に０Ｖの電圧を印加し、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００、ドレイン端子Ｄ５００、ソース端子Ｓ５００及び半導体基板５１００に１２Ｖの電圧を印加する。
　このとき、書き込み５－２の場合と逆方向にＦＮ電流が流れ、フローティングゲートから電子が放出され、閾値電圧が初期状態より低い電圧に変化した消去状態となる。
（消去６－２の動作）
　ドレイン端子Ｄ５００及びソース端子Ｓ５００に１０Ｖの電圧（第５の電圧）を印加し、半導体基板５１００に０Ｖの電圧を印加し、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００にドレイン端子Ｄ５００及びソース端子Ｓ５００に印加した電圧以上の１２Ｖ（第８の電圧）の電圧を印加し、コントロールゲート端子ＣＧ５００に０Ｖの電圧を印加する。ここで、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００に印加する１２Ｖの電圧（第８の電圧）は、ドレイン端子Ｄ５００及びソース端子Ｓ５００に印加した電圧と選択トランジスタＴｒ５１１、Ｔｒ５１２の閾値電圧とを併せた電圧より高い電圧である。すなわち、（セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００に印加する電圧（第８の電圧））≧（ドレイン端子及びソース端子に印加する電圧）＋（選択トランジスタＴｒ５１１、Ｔｒ５１２の閾値電圧）であればよい。
　このとき、メモリ素子Ｔｒ５１２のドレイン付近及びメモリ素子Ｔｒ５１３のソース付近には高電界が加わり、ＦＮ電流が流れると共に、フローティングゲートから電子が放出される。これにより、閾値電圧が初期状態より低い電圧に変化した消去状態となる。
（読み出しの動作）
　ドレイン端子Ｄ５００に１Ｖの電圧（第６の電圧）を印加し、ソース端子Ｓ５００及び半導体基板５１００に０Ｖの電圧を印加し、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００にドレイン端子Ｄ５００に印加した電圧より高い３Ｖの電圧（第７の電圧）を印加し、コントロールゲート端子ＣＧ５００に０Ｖ～３Ｖの電圧を印加する。コントロールゲート端子ＣＧ５００に印加する電圧は、メモリ素子Ｔｒ５１２，Ｔｒ５１３の初期状態の閾値電圧を超える電圧で、且つ、予め定めた書き込み状態の閾値電圧以下の任意の電圧を読み出し電圧として設定する。
　このように設定することで、書き込み動作において、直列に接続されたメモリ素子Ｔｒ５１２、Ｔｒ５１３のうち、少なくともどちらか１つに書き込みが行われていれば、不揮発性半導体メモリセル５００１はオフとなり、書き込み状態と判断することができる。すなわち、メモリ素子Ｔｒ５１２、Ｔｒ５１３を直列に接続することで、不揮発性半導体メモリセル５００１に対しての書き込みデータの信頼性を向上させることが可能となる。
　一方、消去状態の不揮発性半導体メモリセル５００１において、図９６に示したように、電子が抜けることでメモリ素子Ｔｒ５１２，Ｔｒ５１３の閾値電圧が初期状態の電圧に漸近する。
そこで、読み出し電圧を初期状態の閾値電圧より高い電圧に設定することで、不良とはならずに、読み出しを行うことができる。すなわち、この不揮発性半導体メモリセル５００１は、書き込み動作のみに注意を払えばよい。
　また、図示しないが、フローティングゲートとドレインとの間の酸化膜、あるいは、フローティングとソースとの間の酸化膜が破損して、ショートした場合を考慮して、メモリ素子Ｔｒ５１２、Ｔｒ５１３の初期状態の閾値電圧よりもドレイン電圧及びコントロールゲート端子ＣＧ５００の読み出し電圧を高く設定する。これにより、ゲート破損を起こしても、破損したメモリ素子Ｔｒ５１２、Ｔｒ５１３は、オン状態となるので、消去不良とはならず、オフ側の不良のみに注意を払えばよい。
　次に、図８１及び図８２Ａ及び図８２Ｂを用いて、書き込み禁止の動作について説明する。
　図８１は、書き込み禁止の動作を示す図である。書き込み禁止とは、例えば、不揮発性半導体メモリセル５００１に対して、ドレイン端子Ｄ５００、ソース端子Ｓ５００、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００及び半導体基板５１００に０Ｖの電圧が印加され、コントロールゲート端子ＣＧ５００に１２Ｖの電圧が印加する。このときの不揮発性半導体メモリセル５００１は、非選択の状態となる。
　図８２Ａは、不揮発性半導体メモリセル５００１の静電容量のカップリングを示す概略図である。Ｃ５０１は、コントロールゲート端子ＣＧ５００とフローティングゲートとの間の静電容量である。Ｃ５０２は、フローティングゲート５１０３ａ、５１０３ｂと、メモリ素子Ｔｒ５１２、Ｔｒ５１３のソース及びドレインであるｎ型拡散層５１１６、５１１７、５１１８との間の静電容量である。Ｃ５０３は、フローティングゲート５１０３ａ、５１０３ｂとチャネルが形成されるゲート領域部５１０６ａ、５１０６ｂとの間の静電容量である。Ｃ５０４は、ｎ型拡散層５１１６、５１１７、５１１８と半導体基板５１００との間の静電容量である。Ｃ５０５は、ゲート領域部５１０６ａ、５１０６ｂの反転層と半導体基板５１００との間の静電容量である。
　このとき、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００は、０Ｖの電圧が印加されているので、選択トランジスタＴｒ５１１、Ｔｒ５１４はオフである。
　図８２Ｂは、不揮発性半導体メモリセル５００１の静電容量の等価回路を示す概略図である。通常、静電容量の比は、Ｃ５０１：Ｃ５０２：Ｃ５０３：Ｃ５０４：Ｃ５０５＝１５：２：６：１：１に設定すると好適である。このように静電容量の比を設定した場合、コントロールゲート端子ＣＧ５００に印加する電圧ＶＣＧ５００を１２Ｖにするとカップリングにより、フローティングゲートの電圧ＶＦＧ５００、メモリ素子Ｔｒ５１２、Ｔｒ５１３のソース及びドレインの電圧Ｖｄｒａｉｎ５００は、図８１に図示されるようにＶＦＧ５００＝７．２Ｖ、Ｖｄｒａｉｎ５００＝５．８Ｖとなる。
　書き込み禁止の動作においてＶｄｒａｉｎ５００が５．８Ｖとなることで、メモリ素子Ｔｒ５１２、Ｔｒ５１３は、コントロールゲート端子に１２Ｖの電圧が印加されても、加えられる電界が弱まり、ＦＮ電流は流れず書き込みが行われない書き込み禁止状態となる。この動作は、不揮発性半導体メモリセル５００１をマトリックス状に配置したメモリセルアレイを構成するときに重要な動作となる。
　以上のように、メモリ素子Ｔｒ５１２、Ｔｒ５１３を直列に接続することにより、書き込み状態に対する信頼性を向上させることが可能となる。また、前述したレイアウトを用いることで、４つのトランジスタを直列方向に配置することができ、少ない配置面積で不揮発性半導体メモリセル５００１を実装することが可能となる。
［第４２の実施形態］
　図８３Ａ～図８３Ｄは、第４２の実施形態の不揮発性半導体メモリセル５０２０を示す概略図である。また、不揮発性半導体メモリセル５０２０は、図７７に図示される不揮発性半導体メモリセル５００１と等価な回路である。図示するレイアウトを用いることで、第４２の実施形態の不揮発性半導体メモリセル５０２０は、第４１の実施形態より少ない配置面積で配置することができる。図８３Ａは、不揮発性半導体メモリセル５００１のレイアウトの平面図を示す概略図である。図８３Ｂは、図８３ＡのＡ５２－Ａ５２’に沿った断面構造を示す概略図である。図８３Ｃは、図８３ＡのＢ５２－Ｂ５２’に沿った断面構造を示す概略図である。図８３Ｄは、図８３ＡのＣ５２－Ｃ５２’に沿った断面構造を示す概略図である。
　第４１の実施形態に比べ、ｎ型拡散層５１０１を用いずに、ｎ＋拡散層５２１９（第６の拡散層）を用いて構成する。ｐ型半導体基板５２００上のトランジスタ形成部５２２０には、ｎ型拡散層５２０４（第１のｎ型拡散層）、ポリシリコン５２１４ａ（第１のポリシリコン）、ｎ型拡散層５２１６（第２のｎ型拡散層）、ポリシリコン５２０３ａ（第２のポリシリコン）、ｎ型拡散層５２１７（第３のｎ型拡散層）、ポリシリコン５２０３ｂ（第３のポリシリコン）、ｎ型拡散層５２１８（第４のｎ型拡散層）、ポリシリコン５２１４ｂ（第４のポリシリコン）、ｎ型拡散層５２０５（第５のｎ型拡散層）が順に直列方向（第１の方向）に形成される。
　ｎ型拡散層５２０４は、選択トランジスタＴｒ５１１のドレインである。ｎ型拡散層５２１６は、選択トランジスタＴｒ５１１のソース及びメモリ素子Ｔｒ５１２のドレインである。ｎ型拡散層５２１７は、メモリ素子Ｔｒ５１２のソース及びメモリ素子Ｔｒ５１３のドレインである。ｎ型拡散層５２１８は、メモリ素子Ｔｒ５１３のソース及び選択トランジスタＴｒ５１４のドレインである。ｎ型拡散層５２０５は、選択トランジスタＴｒ５１４のソースである。
　また、ｎ型拡散層５２０４は、コンタクト５２０７ａを介してドレイン端子Ｄ５００と接続される。また、ｎ型拡散層５２０５は、コンタクト５２０７ｂを介してソース端子Ｓ５００と接続される。
　ｎ型拡散層５２０４、５２１６は、選択トランジスタＴｒ５１１のチャネルが形成されるゲート領域部５２１５ａを介して対向して配置される。ｎ型拡散層５２１６、５２１７は、メモリ素子Ｔｒ５１２のチャネルが形成されるゲート領域部５２０６ａを介して対向して配置される。
ｎ型拡散層５２１７、５２１８は、メモリ素子Ｔｒ５１３のチャネルが形成されるゲート領域部５２０６ｂを介して対向して配置される。ｎ型拡散層５２１８、５２０５は選択トランジスタＴｒ５１４のチャネルが形成されるゲート領域部５２１５ｂを介して対向して配置される。
　ポリシリコン５２１４ａは、ゲート領域部５２１５ａの上部に設けられた選択トランジスタＴｒ５１１のゲート電極である。ポリシリコン５２０３ａは、ゲート領域部５２０６ａの上部に設けられたメモリ素子Ｔｒ５１２のゲート電極である。ポリシリコン５２０３ｂは、ゲート領域部５２０６ｂの上部に設けられたメモリ素子Ｔｒ５１３のゲート電極である。ポリシリコン５２１４ｂは、ゲート領域部５２１５ｂの上部に設けられた選択トランジスタＴｒ５１４のゲート電極である。また、ポリシリコン５２１４ａ、５２０３ａ、５２０３ｂ、５２１４ｂそれぞれは、トランジスタ形成部５２２０の直列方向に対して垂直の方向に形成される。
　ｎ＋型拡散層５２１９は、半導体基板５２００上にトランジスタ形成部５２２０と平行に、且つ、ポリシリコン５２０３ａ、５２０３ｂと交わる位置に配置される。メタル配線５２１１（第１のメタル配線）は、ｎ＋型拡散層５２１９とコントロールゲート端子ＣＧ５００とをコンタクト５２１２ａ、５２１２ｂを介して接続する。酸化膜５２１３は、トランジスタ形成部５２２０とポリシリコン５２１４ａ、５２０３ａ、５２０３ｂ、５２１４ｂとを隔てるように半導体基板５２００上に設けられる。また、酸化膜５２１３は、ｎ＋型拡散層５２１９とポリシリコン５２１４ａ、５２０３ａ、５２０３ｂ、５２１４ｂとの間に、それぞれを隔てるように半導体基板５２００上に設けられる。なお、ゲート領域部５２１５ａ、５２０６ａ、５２０６ｂ、５２１５ｂの上部には、ゲート酸化膜が形成されている。ｎ＋型拡散層５２１９のポリシリコン５２０３ａに対向する面５２１０ａと、ポリシリコン５２０３ａとは、メモリ素子Ｔｒ５１２のフローティングゲートのキャパシタを形成する。
　不揮発性半導体メモリセル５０２０は、ｎ＋型拡散層を用いるため、製造工程としては、ゲート酸化膜を形成するまえにｎ＋型拡散層を作り込む必要があるので、論理回路を形成するＣＭＯＳトランジスタと同様なプロセスである標準ＣＭＯＳプロセスに対して工程数が増加するが、不揮発性半導体メモリセル５００１の面積を小さくすることが可能である。
　異なる手法として、ｎ型拡散層を形成した後で、深めのディプリーションタイプ（Ｄｅｐｌｅｔｉｏｎ－ｔｙｐｅ）のチャネルインプラ（燐あるいはヒ素など）を打ち込むことで、同等の効果が得られる。また、インプラ工程が追加されるのみであるから、標準ＣＭＯＳプロセスと殆ど同じである。
　上述の不揮発性半導体メモリセル５０２０を用いることで、第４１の実施形態に比べ、更に少ない面積で不揮発性半導体メモリセル５００１を実装することが可能となる。
［第４３の実施形態］
　図８４は、複数の不揮発性半導体メモリセル５００１あるいは不揮発性半導体メモリセル５０２０を用いたメモリセルアレイ５０２１の構成を示す概略図である。図示するように、不揮発性半導体メモリセル５００１あるいは不揮発性半導体メモリセル５０２０をマトリックス状に配置してメモリセルアレイ５０２１を構成している。同じ列の不揮発性半導体メモリセル５００１各々は、ドレイン端子Ｄ５００、ソース端子Ｓ５００及びコントロールゲート端子ＣＧ５００それぞれが共通接続される。例えば、同じ列の不揮発性半導体メモリセルＭ５１１、Ｍ５２１、・・・、Ｍ５ｍ１（以下、メモリセルＭ５１１、Ｍ５２１、・・・、Ｍ５ｍ１）は、ドレイン端子Ｄ５００がドレイン線Ｄ５０１に共通接続され、ソース端子Ｓ５００がソース線Ｓ５０１に共通接続され、コントロールゲート端子ＣＧ５００がコントロールゲート線ＣＧ５０１に共通接続される。
　また、同じ行のメモリセルＭ５１１、Ｍ５１２、・・・、Ｍ５１ｎは、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００それぞれを共通接続する。例えば、同じ行のメモリセルＭ５１１、Ｍ５１２、・・・、Ｍ５１ｎは、セレクトゲート端子ＳＧＤ５００がセレクトゲート線ＳＧＤ５０１に共通接続され、セレクトゲート線ＳＧＳ５００がセレクトゲート線ＳＧＳ５０１に共通接続される。
　図８５は、メモリセルアレイ５０２１のレイアウトを示す概略図である。不揮発性半導体メモリセル５０２０を使用した例である。
　メモリセルアレイ５０２１において、メモリセルＭ５１１、・・・、Ｍ５ｍｎは、行方向及び列方向にマトリックス状に配置される。また、図の上下方向（トランジスタ形成部５２２０の直列方向）に隣接するメモリセルＭ５１１、・・・、Ｍ５ｍｎは、互いに直列方向に垂直な方向に対して対称に配置される。更に、メモリセルＭ５１１、・・・、Ｍ５ｍｎは、直列方向に隣接する一方のメモリセルと選択トランジスタＴｒ５１１のドレインであるｎ型拡散層５２０４及びコンタクト５２０７ａを共用し、直列方向に隣接する他方と選択トランジスタＴｒ５１４のソースであるｎ型拡散層５２０５及びコンタクト５２０７ｂを共用する。
　このように直列方向に配置された列が複数、平行に配置されてメモリセルアレイ５０２１を構成する。
　更に、メモリセルアレイ５０２１は、それぞれの列ごとに、直列方向に配置されるソース線Ｓ５０１、Ｓ５０２、・・・、Ｓ５０ｎ、ドレイン線Ｄ５０１、Ｄ５０２、・・・、Ｄ５０ｎを備える。列ごとに備えられたソース線Ｓ５０１、Ｓ５０２、・・・、Ｓ５０ｎには、当該列のメモリセルのソース端子が共通接続され、ドレイン線Ｄ５０１、Ｄ５０２、・・・、Ｄ５０ｎには、当該列のメモリセルのドレイン端子が共通接続される。また、上下方向に隣接するメモリセルＭ５１１、・・・、Ｍ５ｍｎが有するｎ＋型拡散層５２１９及びｎ＋型拡散層５２１９にコンタクト５２１２ａ、５２１２ｂを介して接続されたメタル配線５２１１は、互いに接続される。
　図８６は、メモリセルアレイ５０２１の書き込み、消去、読み出し及び書き込みベリファイの動作における印加する電圧の一例を示す図である。図示するように、Ｍ５１１を選択して、書き込み、消去、読み出し及び書き込みベリファイを行う際の動作を示している。
（書き込みの動作）
　書き込みの動作は、コントロールゲート線ＣＧ５０１に１２Ｖの電圧を印加し、他のコントロールゲート線には０Ｖの電圧を印加する。また、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に７Ｖの電圧を印加し、他のセレクトゲート線ＳＧＤ５０２、・・・、ＳＧＤ５０ｍ、ＳＧＳ５０２、・・・、ＳＧＳ５０ｍには０Ｖの電圧を印加する。また、全てのドレイン線及び全てのソース線、半導体基板には０Ｖの電圧を印加する。
　これにより、選択されたメモリセルＭ５１１に対して、図８０に示した書き込み５－２の動作となり、メモリセルＭ５１１に書き込みが行われる。一方、メモリセルＭ５２１、・・・、Ｍ５ｍ１に対しては、コントロールゲート端子ＣＧ５００に１２Ｖの電圧が印加されるが、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００に０Ｖの電圧が印加され、図８１に示した書き込み禁止の動作となり、記憶するデータが保持される。また、メモリセルＭ５１２、・・・、Ｍ５１ｎそれぞれは、コントロールゲート端子に０Ｖの電圧が印加され、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００に７Ｖの電圧が印加される。これにより、フローティングゲートには電界が加わらず書き込みは行われず、記憶するデータが保持される。その他のメモリセルのコントロールゲート端子ＣＧ５００、セレクトゲート端子ＳＧＤ５００，ＳＧＳ５００、ドレイン端子Ｄ５００及びソース端子Ｓ５００には、０Ｖの電圧が印加されて、書き込みは行われない。
（消去の動作）
　消去の動作は、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に１２Ｖの電圧を印加し、他のセレクトゲート線に０Ｖの電圧を印加する。また、ドレイン線Ｄ５０１及びソース線Ｓ５０１に１０Ｖの電圧を印加し、他のドレイン線及びソース線に０Ｖの電圧を印加する。また、全てのコントロールゲート線及び半導体基板に０Ｖの電圧を印加する。
　これにより、選択されたメモリセルＭ５１１に対して、図８０に示した消去６－２の動作となり、メモリセルＭ５１１に消去が行われる。一方、メモリセルＭ５２１、・・・、Ｍ５ｍ１に対しては、コントロールゲート端子に０Ｖの電圧が印加され、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００に０Ｖの電圧が印加され、ドレイン端子Ｄ５００及びソース端子Ｓ５００に１０Ｖの電圧が印加され、メモリ素子Ｔｒ５１２、Ｔｒ５１３それぞれのドレイン及びソースには、電圧が印加されず消去が行われない。また、メモリセルＭ５１２、・・・、Ｍ５１ｎに対しては、コントロールゲート端子に０Ｖの電圧が印加され、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００に１２Ｖの電圧が印加され、ドレイン端子Ｄ５００及びソース端子Ｓ５００に０Ｖの電圧が印加され、メモリ素子Ｔｒ５１２、Ｔｒ５１３それぞれのフローティングゲートに電界が加わらず、消去が行われない。また、その他のメモリセルに対しては、コントロールゲート端子ＣＧ５００、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００、ドレイン端子Ｄ５００及びソース端子Ｓ５００に０Ｖの電圧が印加され、消去は行われない。
（読み出しの動作）
　読み出しの動作は、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に３Ｖの電圧を印加し、他のセレクトゲート線に０Ｖの電圧を印加する。また、ドレイン線Ｄ５０１に１Ｖの電圧を印加し、他のドレイン線に０Ｖの電圧を印加する。また、全てのソース線、コントロールゲート線及び半導体基板に０Ｖの電圧を印加する。
　これにより、選択されたメモリセルＭ５１１に対して、図８０に示した読み出しの動作となり、メモリ素子Ｔｒ５１２、Ｔｒ５１３の閾値電圧の状態によって、メモリセルＭ５１１はオンあるいはオフとなる。
（書き込みベリファイの動作）
　書き込んだメモリセルの閾値電圧のチェックである書き込みベリファイを行う場合、コントロールゲート線ＣＧ５０１に例えば１Ｖの電圧を印加し、他のコントロールゲート線に０Ｖの電圧を印加する。また、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に３Ｖの電圧を印加し、他のセレクトゲート線に０Ｖの電圧を印加する。また、ドレイン端Ｄ５０１に１Ｖの電圧を印加し、他のドレイン端に０Ｖの電圧を印加する。また、全てのソース線、及び半導体基板に０Ｖの電圧を印加する。
　このとき、選択したメモリセルＭ５１１に対する書き込みの動作後の閾値電圧が１Ｖ以下であれば電流が流れ、書き込みの動作後の閾値電圧が１Ｖ以上であれば電流が流れず、書き込み後の閾値電圧を判定することができる。更に、コントロールゲート線ＣＧ５０１に印加する電圧を、例えば、０Ｖ～３Ｖと変化させることで、書き込み後の閾値電圧をモニタすることができる。すなわち、予め定めた書き込み状態の閾値電圧、あるいは、読み出し電圧以上にメモリ素子Ｔｒ５１２、Ｔｒ５１３の閾値電圧が変化しているか否かを検出することが可能となる。
　図８７は、メモリセルアレイ５０２１の書き込み、消去、読み出し、書き込みベリファイ及び消去ベリファイの動作における印加する電圧の一例を示す図である。図示するように、図８６で示した動作に加え、消去ベリファイの動作を追加して示している。ここでは、追加された消去ベリファイについて説明する。
（消去ベリファイの動作）
　消去したメモリセルの閾値電圧のチェックである消去ベリファイを行う場合、コントロールゲート線ＣＧ５０１に例えば０Ｖの電圧を印加し、他のコントロールゲート線に０Ｖの電圧を印加する。また、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に３Ｖの電圧を印加し、他のセレクトゲート線に０Ｖの電圧を印加する。また、ドレイン端Ｄ５０１に１Ｖの電圧を印加し、他のドレイン端に０Ｖの電圧を印加する。また、全てのソース線、及び半導体基板に０Ｖの電圧を印加する。
　書き込みベリファイと同様に、選択したメモリセルＭ５１１のメモリ素子Ｔｒ５１２、Ｔｒ５１３のオン及びオフによる電流によりチェックを行う。読み出し動作のときにコントロールゲート線ＣＧ５０１に印加する読み出し電圧を１Ｖとする場合、書き込みベリファイ時にコントロールゲート線ＣＧ５０１に印加する電圧を２Ｖ、消去ベリファイ時にコントロールゲート線ＣＧ５０１に印加する電圧を０Ｖとすれば、書き込み及び消去ともに、閾値電圧に対して１Ｖのマージンを確保することができる。また、これにより、予め定めた消去状態の閾値電圧、あるいは、読み出し電圧以下にメモリ素子Ｔｒ５１２、Ｔｒ５１３の閾値電圧が変化しているか否かを検出することが可能となる。
　次に、図８８は、メモリセルアレイ５０２１のページ書き込み、ページ消去及びページ読み出しの動作における印加電圧を示した図である。図示するように、マトリックス状に配置された不揮発性半導体メモリセル５００１のメモリセルＭ５１１～Ｍ５１ｎに対して、行単位で一括に書き込みを行うページ書き込み、行単位で一括に消去を行うページ消去の動作を示している。
（ページ書き込みの動作）
　ページ書き込みの動作は、全てのコントロールゲート線ＣＧ５０１～ＣＧ５０ｎに１２Ｖの電圧を印加し、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に７Ｖの電圧を印加し、他のセレクトゲート線に０Ｖの電圧を印加し、全てのドレイン線、全てのソース端子及び半導体基板に０Ｖの電圧を印加する。
　これにより、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に接続される全てのメモリセルＭ５１１～Ｍ５１ｎに対して同時に書き込みが行われる。
（ページ消去の動作）
　ページ消去の動作は、全てのドレイン線及び全てのソース線に１０Ｖの電圧を印加し、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に１２Ｖの電圧を印加し、他のセレクトゲート線に０Ｖの電圧を印加し、全てのコントロールゲート線及び半導体基板に０Ｖの電圧を印加する。
　これにより、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に接続される全てのメモリセルＭ５１１～Ｍ５１ｎに対して同時に消去が行われる。
　上述のように、不揮発性半導体メモリセル５００１をマトリックス状に配置し、ドレイン端子Ｄ５００、ソース端子Ｓ５００、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００及びコントロールゲート端子ＣＧ５００を接続することにより、複数のデータを記憶するメモリセルアレイ５０２１を構成することができる。また、上下に隣接する不揮発性半導体メモリセル５００１において、選択トランジスタＴｒ５１１のドレインであるｎ型拡散層５２０４及びコンタクト５２０７ａを共用し、更に、選択トランジスタＴｒ５１４のソースであるｎ型拡散層５２０５及びコンタクト５２０７ｂを共用する。これにより、配置に要する面積を削減することが可能である。
［第４４の実施形態］
　図８９は、第４３の実施形態のメモリセルアレイ５０２１を用いた不揮発性半導体メモリ装置５１５０の構成を示した概略図である。図示するように、不揮発性半導体メモリ装置５１５０は、制御部５１６０、センスアンプ回路５１５６、スイッチＳＷＧ５０１～ＳＷＧ５０ｎ、ＳＷＧ５０１Ｂ～ＳＷＧ５０ｎＢ、ＳＷＤ５０１～ＳＷＤ５０ｎ、ＳＷＳ５０１～ＳＷＳ５０ｎ、ゲート電源回路５１５５に接続されるゲート電源線Ｇ５００、ＧＢ５００、ゲートデコーダ・ドライバ５１５４に接続されるゲート選択線Ｇ５０１～Ｇ５０ｎ、Ｇ５０１Ｂ～Ｇ５０ｎＢ、ドレイン電源回路５１５３に接続されるソース電源線ＳＬ５００及びドレイン電源線ＤＬ５００、列デコーダ・ドライバ５１５２に接続される列選択線Ｃ５０１～Ｃ５０ｎを備える。
　制御部５１６０は、制御回路５１５１、行デコーダ・ドライバＲＯＷ５０１～ＲＯＷ５０ｍ、列デコーダ・ドライバ５１５２、ドレイン電源回路５１５３、ゲートデコーダ・ドライバ５１５４及びゲート電源回路５１５５を備える。
　メモリセルアレイ５０２１は、複数の不揮発性半導体メモリセル５００１をマトリックス状に配置して構成される。同じ列の不揮発性半導体メモリセル５００１各々は、ドレイン端子Ｄ５００、ソース端子Ｓ５００及びコントロールゲート端子ＣＧ５００それぞれが共通接続される。例えば、同じ列の不揮発性半導体メモリセルＭ５１１、Ｍ５２１、・・・、Ｍ５ｍ１（以下、メモリセルＭ５１１、Ｍ５２１、・・・、Ｍ５ｍ１）は、ドレイン端子Ｄ５００がドレイン線Ｄ５０１に共通接続され、ソース端子Ｓ５００がソース線Ｓ５０１に共通接続され、コントロールゲート端子ＣＧ５００がコントロールゲート線ＣＧ５０１に共通接続される。
　また、同じ行のメモリセル５００１各々は、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００それぞれを共通接続する。例えば、同じ行のメモリセルＭ５１１、Ｍ５１２、・・・、Ｍ５１ｎは、セレクトゲート端子ＳＧＤ５００がセレクトゲート線ＳＧＤ５０１に共通接続され、セレクトゲート線ＳＧＳ５００がセレクトゲート線ＳＧＳ５０１に共通接続される。
　スイッチＳＷＤ５０１～ＳＷＤ５０ｎ（第１のスイッチ）は、対応するドレイン線Ｄ５０１～Ｄ５０ｎとドレイン電源線ＤＬ５００との間に設けられる。スイッチＳＷＳ５０１～ＳＷＳ５０ｎ（第２のスイッチ）は、対応するソース線Ｓ５０１～Ｓ５０ｎとソース電源線ＳＬ５００との間に設けられる。スイッチＳＷＧ５０１～ＳＷＧ５０ｎ（第３のスイッチ）は、対応するコントロールゲート線ＣＧ５０１～ＣＧ５０ｎとゲート電源線Ｇ５００との間に設けられる。スイッチＳＷＧ５０１Ｂ～ＳＷＧ５０ｎＢ（第４のスイッチ）は、対応するコントロールゲート線ＣＧ５０１～ＣＧ５０ｎとゲート電源線ＧＢ５００との間に設けられる。
　制御回路５１５１には、書き込み、消去、読み出し、書き込みベリファイ及び消去ベリファイのいずれかの動作を示す命令信号が入力される。また、制御回路５１５１は、入力された命令信号をデコードしてゲート電源回路５１５５、ゲートデコーダ・ドライバ５１５４、ドレイン電源回路５１５３、列デコーダ・ドライバ５１５２及び行デコーダ・ドライバＲＯＷ５０１～ＲＯＷ５０ｍそれぞれに印加する電圧を示す制御信号を出力する。ここで、制御信号により示される電圧は、図８６～図８８で示された電圧である。
　ゲート電源回路５１５５は、制御回路５１５１から入力される制御信号に基づいてゲート線Ｇ５００及びゲート線ＧＢ５００に図８６～図８８に示したコントロールゲート端子ＣＧ５００に印加する電圧を出力する制御を行う。このとき、ゲート電源線Ｇ５００に印加される電圧は、メモリセルＭ５１１～Ｍ５ｍｎのうち選択されたメモリセルが有するコントロールゲート端子ＣＧ５００に印加される電圧である。一方、ゲート電源線ＧＢ５００に印加される電圧は、非選択の不揮発性半導体メモリセル５００１のコントロールゲート端子ＣＧ５００に印加される電圧である。
　ゲートドライバ５１５４には、外部からメモリセルＭ５１１～Ｍ５ｍｎを選択するアドレス信号と、制御回路５１５１から制御信号とが入力される。また、ゲートドライバ５１５４は、入力されたアドレス信号及び制御信号に基づいて、ゲート線Ｇ５０１～Ｇ５０ｎ、Ｇ５０１Ｂ～Ｇ５０ｎＢを介してスイッチＳＷＧ５０１～ＳＷＧ５０ｎ、ＳＷＧ５０１Ｂ～ＳＷＧ５０ｎＢのゲートに電圧を印加してオン及びオフを切り替え、アドレス信号により選択されたメモリセルを含む列のコントロールゲート線にゲート線Ｇ５００を接続し、他の列にゲート線ＧＢ５００を接続する。
　ドレイン電源回路５１５３は、制御回路５１５１から入力された制御信号に基づいて、ドレイン線ＤＬ５００とソース線ＳＬ５００に電圧を印加する。ここで、ドレイン電源回路５１５３がドレイン電源線ＤＬ５００に印加する電圧は、図８６～図８８に示したドレイン端子Ｄ５００に印加する電圧である。また、ドレイン電源回路５１５３がソース電源線ＳＬ５００に印加する電圧は、図８６～図８８に示したソース端子Ｓ５００に印加する電圧である。
　列デコーダ・ドライバ５１５２には、外部からメモリセルＭ５１１～Ｍ５ｍｎを選択するアドレス信号と、制御回路５１５１から制御信号とが入力される。また、列デコーダ・ドライバ５１５２は、入力されたアドレス信号及び制御信号に基づいて、列選択線Ｃ５０１～Ｃ５０ｎを介してスイッチＳＷＤ５０１～ＳＷＤ５０ｎのゲートに電圧を印加してオン及びオフを切り替え、アドレス信号により選択されたメモリセルを含む行のドレイン線とドレイン電源線ＤＬ５００を接続する。また、列デコーダ・ドライバ５１５２は、入力されたアドレス信号及び制御信号に基づいて、列選択線Ｃ５０１～Ｃ５０ｎを介してスイッチＳＷＳ５０１～ＳＷＳ５０ｎのゲートに電圧を印加してオン及びオフを切り替え、アドレス信号により選択されたメモリセルを含む行のソース線とソース電源線ＳＬ５００を接続する。
　行デコーダ・ドライバＲＯＷ５０１～ＲＯＷ５０ｍには、外部からメモリセルＭ５１１～Ｍ５ｍｎを選択するアドレス信号と、制御回路５１５１から制御信号とが入力される。また、行デコーダ・ドライバＲＯＷ５０１～ＲＯＷ５０ｍは、入力されたアドレス信号をデコードして、それぞれに対応する行に選択されたメモリセルが含まれているか否かを判定する。更に、行デコーダ・ドライバＲＯＷ５０１～ＲＯＷ５０ｍは、それぞれが対応する行に選択されたメモリセルが含まれるとき、図８６～図８８に示された「選択セル」に対応する電圧をセレクトゲート線に印加する。また、行デコーダ・ドライバＲＯＷ５０１～ＲＯＷ５０ｍは、それぞれが対応する行に選択されたメモリセルが含まれないとき、図８６～図８８に示された「非選択セル」に対応する電圧をセレクトゲート線に印加する。
　センスアンプ回路５１５６は、読み出しの動作において、ドレイン電源線ＤＬ５００に流れる電流を検出及び増幅を行い、外部に読み出したデータを出力する。
　このように、不揮発性半導体メモリ装置５１５０を構成することで、不揮発性半導体メモリセル５００１を用いたメモリセルアレイ５０２１を制御し、データの書き込み、消去及び読み出しを行うことができる。
［第４５の実施形態］
　図９０は、複数の不揮発性半導体メモリセル５００１（メモリセルＭ５１１ａ～メモリセルＭ５ｍｎａ）を行方向及び列方向にマトリックス状に配置したメモリセルアレイ５０２２の構成を示す概略図である。メモリセルアレイ５０２２は、第４３の実施形態の図８４で示したメモリセルアレイ５０２１に対して、書き込みベリファイ及び消去ベリファイをメモリ素子Ｔｒ５１２、Ｔｒ５１３それぞれ個別に行える変更が加えてある。
　メモリセルアレイ５０２２に備えられる不揮発性半導体メモリセル５００１それぞれに、２つのコントロールゲート信号を用いて、メモリ素子Ｔｒ５１２、Ｔｒ５１３に異なるコントロールゲート信号をゲートに印加する。図示するように、例えば、同じ列のメモリセルアレイＭ５１１ａ～Ｍ５ｍ１ａは、メモリ素子Ｔｒ５１２のゲートがコントロールゲート線ＣＧ５０１に接続され、メモリ素子Ｔｒ５１３のゲートがコントロールゲート線ＣＧ５０２に接続される。また、隣接する列のメモリセルアレイＭ５１２ａ～Ｍ５ｍ２ａは、メモリ素子Ｔｒ５１２のゲートがコントロールゲート線ＣＧ５０２に接続され、メモリ素子Ｔｒ５１３のゲートがコントロールゲート線ＣＧ５０３に接続される。
　また、更に隣接する列のメモリセルアレイＭ５１３ａ～Ｍ５ｍ３ａは、メモリ素子Ｔｒ５１２のゲートがコントロールゲート線ＣＧ５０３に接続され、メモリ素子Ｔｒ５１３のゲートがコントロールゲート線ＣＧ５０４に接続される。行方向に隣接する不揮発性半導体メモリセル５００１は、互いに、メモリ素子Ｔｒ５１２、Ｔｒ５１３のゲートに接続されるコントロールゲート線を共有する。言い換えると、不揮発性半導体メモリセル５００１は、行方向（横方向）に隣接する不揮発性半導体メモリセル５００１の一方とメモリ素子Ｔｒ５１２、Ｔｒ５１３のいずれか一方のゲートに接続するコントロールゲート線を共用し、隣接する他方の不揮発性半導体メモリセル５００１の他方とメモリ素子Ｔｒ５１２、Ｔｒ５１３のいずれか他方のゲートに接続するコントロールゲート線を共用する。
　このようにすると、書き込みベリファイ及び消去ベリファイにおいて、不揮発性半導体メモリセル５００１が有する直列に接続されたメモリ素子Ｔｒ５１２、Ｔｒ５１３の閾値電圧を独立にベリファイすることができ、第４３の実施形態のメモリセルアレイ５０２１に比べ、正確な閾値電圧の判定をすることが可能となる。
　図９１は、メモリセルアレイ５０２２のレイアウトを示した概略図である。メモリセルアレイ５０２２に備えられた複数の不揮発性半導体メモリセル５００１（メモリセルＭ５１１ａ～Ｍ５ｍｎａ）は、同様にマトリックス状に列方向及び行方向に平行に配置されている。ここでは、不揮発性半導体メモリセル５００１のレイアウトの説明を、メモリセルＭ５１１ａのレイアウトを用いて行う。
　メモリセルＭ５１１ａにおいて、トランジスタ形成部５２２０には、図８３Ａ～図８３Ｄで示したように、ｎ型拡散層５２０４（第１のｎ型拡散層）、ポリシリコン５２１４ａ（第１のポリシリコン）、ｎ型拡散層５２１６（第２のｎ型拡散層）、ポリシリコン５２０３ａ（第２のポリシリコン）、ｎ型拡散層５２１７（第３のｎ型拡散層）、ポリシリコン５２０３ｂ（第３のポリシリコン）、ｎ型拡散層５２１８（第４のｎ型拡散層）、ポリシリコン５２１４ｂ（第４のポリシリコン）、ｎ型拡散層５２０５（第５のｎ型拡散層）が順に直列方向に形成される。
　ｎ型拡散層５２０４は、選択トランジスタＴｒ５１１のドレインである。ｎ型拡散層５２１６は、選択トランジスタＴｒ５１１のソース及びメモリ素子Ｔｒ５１２のドレインである。ｎ型拡散層５２１７は、メモリ素子Ｔｒ５１２のソース及びメモリ素子Ｔｒ５１３のドレインである。ｎ型拡散層５２１８は、メモリ素子Ｔｒ５１３のソース及び選択トランジスタＴｒ５１４のドレインである。ｎ型拡散層５２０５は、選択トランジスタＴｒ５１４のソースである。
　ｎ型拡散層５２０４、５２１６は、選択トランジスタＴｒ５１１のチャネルが形成されるゲート領域部５２１５ａを介して対向して配置される。ｎ型拡散層５２１６、５２１７は、メモリ素子Ｔｒ５１２のチャネルが形成されるゲート領域部５２０６ａを介して対向して配置される。
ｎ型拡散層５２１７、５２１８は、メモリ素子Ｔｒ５１３のチャネルが形成されるゲート領域部５２０６ｂを介して対向して配置される。ｎ型拡散層５２１８、５２０５は、選択トランジスタＴｒ５１４のチャネルが形成されるゲート領域部５２１５ｂを介して対向して配置される。
　ｎ＋型拡散層５２１９ａ（第６の拡散層）とｎ＋型拡散層５２１９ｂ（第７の拡散層）は、トランジスタ形成部５２２０に沿って、両側に配置され、直列方向に形成される。また、ｎ＋型拡散層５２１９ａは、コンタクト５２１２ａ、５２１２ｂを介してコントロールゲート線ＣＧ５０１（第１のメタル配線）に接続される。また、ｎ＋型拡散層５２１９ｂは、コンタクト５２２２ａ、５２２２ｂを介してコントロールゲート線ＣＧ５０２（第２のメタル配線）に接続される。
　ポリシリコン５２０３ａは、ゲート領域部５２０６ａの上部に設けられ、ｎ＋型拡散層５２１９ａと交わる位置に配置され、メモリ素子Ｔｒ５１２のフローティングゲートを構成する。
ポリシリコン５２０３ｂは、ゲート領域部５２０６ｂの上部に設けられ、ｎ＋型拡散層５２１９ｂと交わる位置に配置され、メモリ素子Ｔｒ５１３のフローティングゲートを構成する。
　メモリセルアレイ５０２２において、メモリセルＭ５１１ａ～Ｍ５ｍｎａは、行方向及び列方向にマトリックス状に平行に配置される。
　メモリセルＭ５１１ａ～Ｍ５ｍｎａは、列方向に隣接する一方のメモリセルと、互いに、選択トランジスタＴｒ５１１のドレインであるｎ型拡散層５２０４及びコンタクト５２０７ａを共用し、隣接する他方のメモリセルと、互いに、選択トランジスタＴｒ５１４のソースであるｎ型拡散層５２０５及びコンタクト５２０７ｂを共用し、列方向に隣接するメモリセルのｎ＋型拡散層５２１９ａ、５２１９ｂは接続される。また、列方向に隣接するメモリセルＭ５１１ａ～Ｍ５ｍｎａは、互いに直列方向と垂直方向に対して、対称に配置される。
　行方向に隣接するメモリセルＭ５１１ａ～Ｍ５ｍｎａそれぞれが有するポリシリコン５２０３ａは、行方向に隣接するメモリセルのいずれか一方のメモリセルとｎ＋型拡散層５２１９ａを共用し、メモリセルＭ５１１ａ～Ｍ５ｍｎａそれぞれが有するポリシリコン５２０３ｂは、隣接する他方のメモリセルとｎ＋型拡散層５２１９ｂを共用する。例えば、行方向に隣接するメモリセルＭ５１１ａとメモリセルＭ５１２ａとの間では、ｎ＋型拡散層５２１９ｂ、及びｎ＋型拡散層５２１９ｂが接続されたコントロールゲート線ＣＧ５０２が共用される。
　また、マトリックスの列ごとにドレイン線Ｄ５０１～Ｄ５０ｎ、ソース線Ｓ５０１～Ｓ５０ｎが設けられる。また、ドレイン線Ｄ５０１～Ｄ５０ｎは、それぞれの列のメモリセルが有するｎ型拡散層５２０４とコンタクト５２０７ａを介して共通接続される。また、ソース線Ｓ５０１～Ｓ５０ｎは、それぞれの列のメモリセルが有するｎ型拡散層５２０５とコンタクト５２０７ｂを介して共通接続される。
　このように配置されるメモリセルアレイ５０２２は、それぞれの不揮発性半導体メモリセル５００１に備えられるメモリ素子Ｔｒ５１２、Ｔｒ５１３の閾値電圧を独立にチェックできる構成になっている。このように、閾値電圧を独立にチェックできるようにしたが、メモリ素子Ｔｒ５１３のフローティングゲート電極であるポリシリコン５２０３ｂの配置位置を移動させたのみであるため、レイアウト面積の増加は殆どなく実装することが可能である。
　次に、図９２は、メモリセルアレイ５０２２の書き込み、消去、読み出し及びベリファイの動作における印加電圧の一例を示す図である。図９２において、楕円で囲んでいる箇所は、選択されたメモリセルであることを示している。図示するように、メモリセルＭ５１１が選択された場合の書き込み、消去、読み出し、及び書き込みベリファイの動作を示している。
　以下、それぞれの動作について、説明する。なお、選択トランジスタＴｒ５１１、Ｔｒ５１４の閾値電圧は１Ｖとする。
（書き込みの動作）
　書き込みの動作は、コントロールゲート線ＣＧ５０１、ＣＧ５０２に１２Ｖの電圧を印加し、コントロールゲート線ＣＧ５０３に０Ｖの電圧を印加する。また、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に５Ｖの電圧を印加し、セレクトゲート線ＳＧＤ５０２、ＳＧＳ５０２に５Ｖの電圧を印加する。また、ドレイン線Ｄ５０１に０Ｖの電圧を印加し、ドレイン線Ｄ５０２に５Ｖの電圧を印加する。また、ソース線Ｓ５０１に０Ｖの電圧を印加し、ソース線Ｓ５０２に５Ｖの電圧を印加する。予め定めた時間が経過した後に、セレクトゲート線ＳＧＤ５０２、ＳＧＳ５０２に印加している電圧を５Ｖから０Ｖに変化させる。更にその後に、コントロールゲート線ＣＧ５０１、ＣＧ５０２に１２Ｖの電圧を印加する。
　これにより、選択されたメモリセルＭ５１１のメモリ素子Ｔｒ５１２、Ｔｒ５１３には、図８０で示した書き込み５－２と同様に、ＦＮ電流による書き込みが行われる。
　選択されたメモリセルＭ５１１と同じ列に含まれるメモリセルＭ５２１は、セレクトゲート線ＳＧＤ５０２、ＳＧＳ５０２に５Ｖの電圧が印加される間にメモリ素子Ｔｒ５１２、Ｔｒ５１３のソース、ドレイン及びチャネル（Ｖｄｒａｉｎ５００）を０Ｖの電圧に放電され、後にセレクトゲート線ＳＧＤ５０２、ＳＧＳ５０２に印加される電圧が０Ｖに変化して選択トランジスタＴｒ５１１、Ｔｒ５１４がオフになる。更に後に、コントロールゲート線ＣＧ５０１、ＣＧ５０２に１２Ｖの電圧が印加されることで、図８２Ａ及び図８２Ｂに示したカップリングにより、フローティングゲートの電圧Ｖｄｒａｉｎ５００が約５．８Ｖとなり、メモリ素子Ｔｒ５１２、Ｔｒ５１３に加わる電界が緩和され、メモリセルＭ５２１には書き込みが行われない。
　また、選択されたメモリセルＭ５１１と同じ行に含まれるメモリセルＭ５１２は、メモリ素子Ｔｒ５１２のコントロールゲートには１２Ｖの電圧が印加されるが、ドレイン端子Ｄ５００、ソース端子Ｓ５００、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００に５Ｖの電圧が印加されるため、メモリ素子Ｔｒ５１２、Ｔｒ５１３のドレインあるいはソースには約４Ｖ（５Ｖ－選択トランジスタの閾値電圧）の電圧が印加され、加えられる電界が緩和されて、メモリセルＭ５１２には書き込みが行われない。
　更に、メモリセルＭ５２２は、ドレイン端子Ｄ５００及びソース端子Ｓ５００に５Ｖの電圧が印加され、セレクトゲート線ＳＧＤ５０２、ＳＧＳ５０２からセレクトゲート端子ＳＧＤ５００、ＳＧＳ５００に５Ｖの電圧が印加される。これにより、メモリ素子Ｔｒ５１２、Ｔｒ５１３のドレインあるいはソースを約４Ｖに充電される。後に、セレクトゲート線ＳＧＤ５０２、ＳＧＳ５０２に印加される電圧が０Ｖになり、更に後に、コントロールゲート線ＣＧ５０２に印加される電圧が１２Ｖに変化するが、メモリ素子Ｔｒ５１２、Ｔｒ５１３のドレインあるいはソースに約４Ｖの電圧がチャージされているため、加えられる電界が緩和され、メモリセルＭ５２２には書き込みが行われない。
（消去の動作）
　次に、消去の動作について説明する。消去の動作は、全てのコントロールゲート線ＣＧ５０１～ＣＧ５０ｎに０Ｖの電圧が印加される。また、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に１２Ｖの電圧が印加され、他のセレクトゲート線ＳＧＤ５０２～ＳＧＤ５０ｍ、ＳＧＳ５０２～ＳＧＳ５０ｍに０Ｖの電圧が印加される。また、ドレイン線Ｄ５０１及びソース線Ｓ５０１に１０Ｖの電圧が印加され、ドレイン線Ｄ５０２及びソース線Ｓ５０２に５Ｖの電圧が印加され、他のドレイン線Ｄ５０３～Ｄ５０ｎ及びソース線Ｓ５０３～Ｓ５０ｎに０Ｖの電圧が印加される。
　これにより、選択されたメモリセルＭ５１１は、図８０に示した消去６－２と同様に消去が行われる。選択されたメモリセルＭ５１１と同じ列に含まれるメモリセル、例えば、メモリセルＭ５２１は、選択トランジスタＴｒ５１１、Ｔｒ５１４がオフのため、メモリ素子Ｔｒ５１２、Ｔｒ５１３に対して消去動作は行われず、記憶しているデータが保持される。選択されたメモリセルＭ５１１と同じ行に含まれるメモリセル、例えば、メモリセルＭ５１２は、選択トランジスタＴｒ５１１、Ｔｒ５１４のゲートに１２Ｖの電圧が印加されオンであり、メモリ素子Ｔｒ５１２のドレイン及びメモリ素子Ｔｒ５１３のソースに約５Ｖの電圧が印加されるが、加えられる電界が弱く消去は行われず、記憶しているデータが保持される。他のメモリセルには、電圧が印加されず、消去の動作が行われない。
（読み出しの動作）
　読み出しの動作について説明する。読み出しの動作は、全てのコントロールゲート線ＣＧ５０１～ＣＧ５０ｎに１Ｖの読み出し電圧を印加し、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に３Ｖの電圧を印加し、ドレイン線Ｄ５０１に１Ｖの電圧を印加し、ソース線Ｓ５０１、Ｓ５０２、ドレイン線Ｄ５０２、セレクトゲート線ＳＧＤ５０２、ＳＧＳ５０２に０Ｖの電圧を印加して行う。
　これにより、選択されてメモリセルＭ５１１のみが図８０に示した読み出し動作となり、メモリセルＭ５１１が記憶するデータが出力される。他のメモリセルは、セレクトゲート端子ＳＧＤ５００、ＳＧＳ５００、ドレイン端子Ｄ５００、ソース端子Ｓ５００の全てに電圧が印加されないことから、読み出しが行われない。
（ベリファイ）
　ベリファイの動作について説明する。ベリファイは、メモリセルＭ５１１が有するメモリ素子Ｔｒ５１２、Ｔｒ５１３それぞれ個別に行う。メモリ素子Ｔｒ５１２に対するベリファイの動作は、コントロールゲート線ＣＧ５０２に５Ｖの電圧を印加し、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に３Ｖの電圧を印加し、ドレイン線Ｄ５０１に１Ｖの電圧を印加し、ソース線Ｓ５００に０Ｖの電圧を印加し、コントロールゲート線ＣＧ５０１に印加する電圧を０～３Ｖと可変にすることで行う。
　これにより、メモリセルＭ５１１のメモリ素子Ｔｒ５１３のコントロールゲートに５Ｖの電圧を印加し、メモリ素子Ｔｒ５１２のコントロールゲートに０～３Ｖの電圧を印加して、ドレイン線Ｄ５０１に流れる電流を計測することで、メモリ素子Ｔｒ５１２の閾値電圧を判定して、ベリファイすることができる。
　また、メモリセルＭ５１１が有するメモリ素子Ｔｒ５１３に対しては、コントロールゲート線ＣＧ５０１に５Ｖの電圧を印加し、セレクトゲート線ＳＧＤ５０１、ＳＧＳ５０１に３Ｖの電圧を印加し、ドレイン線Ｄ５０１に１Ｖの電圧を印加し、ソース線Ｓ５００に０Ｖの電圧を印加し、コントロールゲート線ＣＧ５０２に印加する電圧を０～３Ｖと可変にすることで行う。
　これにより、メモリセルＭ５１１のメモリ素子Ｔｒ５１２のコントロールゲートに５Ｖの電圧を印加し、メモリ素子Ｔｒ５１３のコントロールゲートに０～３Ｖの電圧を印加して、ドレイン線Ｄ５０１に流れる電流を計測することで、メモリ素子Ｔｒ５１２の閾値電圧を判定して、ベリファイすることができる。言い換えれば、予め定めた書き込み状態の閾値電圧、あるいは、読み出し電圧以上にメモリ素子Ｔｒ５１２、Ｔｒ５１３の閾値電圧が変化しているか否か、更に、予め定めた消去状態の閾値電圧、あるいは、読み出し電圧以下にメモリ素子Ｔｒ５１２、Ｔｒ５１３の閾値電圧が変化しているか否かを検出することが可能となる。
　上述のように、メモリセルアレイ５０２２が有する複数の不揮発性半導体メモリセル５００１に備えられる２つのメモリ素子Ｔｒ５１２、Ｔｒ５１３のそれぞれのゲートに対して、異なるコントロールゲート線を接続する構成により、不揮発性半導体メモリセル５００１に備えられるメモリ素子Ｔｒ５１２、Ｔｒ５１３それぞれ独立にベリファイを行うことが可能となる。更に、行方向及び列方向のマトリックス状に配置された複数の不揮発性半導体メモリセル５００１の行方向に互いに隣接する不揮発性半導体メモリセル５００１において、コントロールゲート線を共有する構成により、メモリセルアレイ５０２２の配置に要する面積を増加させることなく、ベリファイの機能を向上させることが可能となる。
［第４６の実施形態］
　図９３Ａ及び図９３Ｂは、第４６の実施形態の不揮発性半導体メモリセル５０３０を２層ポリシリコンのＭＯＳプロセスを用いたレイアウトの構成を示す概略図である。図９３Ａは、不揮発性半導体メモリセル５０３０のレイアウトを示す平面を示す概略図である。図９３Ｂは、図９３ＡのＡ５３－Ａ５３’に沿った断面構造を示す概略図である。レイアウト５０３０は、図７７に示す不揮発性半導体メモリセル５００１で示される等価回路と同じ構成である。
　ｐ型半導体基板５３００上のトランジスタ形成部５３２０は、ｎ型拡散層５３０４、ポリシリコン５３１４ａ、ｎ型拡散層５３１６、ポリシリコン５３１９ａ、ｎ型拡散層５３１７、ポリシリコン５３１９ｂ、ｎ型拡散層５３１８、ポリシリコン５３１４ｂ、ｎ型拡散層５３０５が順に直列方向（第１の方向）に配置された領域である。
　ｎ型拡散層５３０４、５３１６は、選択トランジスタＴｒ５１１のチャネルが形成されるゲート領域部５３１５ａを介して対向して配置される。ｎ型拡散層５３１６、５３１７は、メモリ素子Ｔｒ５１２のチャネルが形成されるゲート領域部５３０６ａを介して対向して配置される。
ｎ型拡散層５３１７、５３１８は、メモリ素子Ｔｒ５１３のチャネルが形成されるゲート領域部５３０６ｂを介して対向して配置される。ｎ型拡散層５３１８、５３０５は、選択トランジスタＴｒ５１４のチャネルが形成されるゲート領域部５３１５ｂを介して対向して配置される。
　ポリシリコン５３１４ａは、選択トランジスタＴｒ５１１のゲート電極である。ポリシリコン５３１９ａは、メモリ素子Ｔｒ５１２のコントロールゲート電極である。ポリシリコン５３１９ｂは、メモリ素子Ｔｒ５１３のコントロールゲート電極である。ポリシリコン５３１４ｂは、選択トランジスタＴｒ５１４のゲート電極である。
　ポリシリコン５３０３ａは、ポリシリコン５３１９ａとゲート領域部５３０６ａとの間に設けられ、メモリ素子Ｔｒ５１２のフローティングゲートを形成し、キャパシタを構成する。ポリシリコン５３０３ｂは、ポリシリコン５３１９ｂとゲート領域部５３０６ｂとの間に設けられ、メモリ素子Ｔｒ５１３のフローティングゲートを形成し、キャパシタを構成する。
　図９４は、メモリセルアレイ５０３１のレイアウトを示した概略図である。図示するように、不揮発性半導体メモリセル５００１（メモリセルＭ５１１ｂ～Ｍ５ｍｎｂ）のレイアウト５０３０を行方向及び列方向にマトリックス状に配置している。
　トランジスタ形成部５３２０の直列方向に配置される不揮発性半導体メモリセル５０３０は、隣接する互いの選択トランジスタＴｒ５１１のドレインであるｎ型拡散層５３０４及びコンタクト５３０７ａを共用し、更に、選択トランジスタＴｒ５１４のソースであるｎ型拡散層５３０５及びコンタクト５３０７ｂを共用する。また、直列方向に対して垂直方向に配置されるポリシリコン５３１４ａ、５３１９ａ、５３１９ｂ、５３１４ｂは、当該方向に沿って配置される他の不揮発性半導体メモリセル５０３０と、それぞれのポリシリコンが共通接続される。
　また、直列方向に対して垂直方向にソース線Ｓ５０１～Ｓ５０ｎは、行方向ごとにそれぞれ不揮発性半導体メモリセル５０３０のｎ型拡散層５３０５にコンタクト５３０７ｂを介して、共通接続する。また、トランジスタ形成部５３２０に沿って、平行に配置されるドレイン線Ｄ５０１～Ｄ５０ｎは、対応する各列の選択トランジスタＴｒ５１１のドレインであるｎ型拡散層５３０４にコンタクト５３０７ａを介して共通接続される。
　なお、メモリセルアレイ５０３１のデータの書き込み及び読み出しについては、図８６で示した書き込み、消去、読み出し及び書き込みベリファイと同様の動作で行う。
　２層ポリシリコンのＭＯＳプロセスを用いることで、第４１の実施形態から第４５の実施形態で示した不揮発性半導体メモリセル５００１のレイアウトに比べ、トランジスタ形成部５３２０に沿って、キャパシタを構成するｎ型拡散層又はｎ＋型拡散層を配置しなくて良いため、実装に要する面積を削減することが可能である。また、１つのデータに対して２つのメモリ素子Ｔｒ５１２、Ｔｒ５１３を用いてデータを記憶することで、信頼性を向上させることが可能である。
　以上、第４１の実施形態から第４５の実施形態で示したように、第４３の実施形態のメモリセルアレイ５０２１のレイアウト、あるいは、第４４の実施形態のメモリセルアレイ５０２２のレイアウトを用いることで、１層ポリシリコンを用いた不揮発性半導体メモリセル５００１は、論理回路を形成するＣＭＯＳトランジスタと同様なプロセスを用いて製造することができると共に、信頼性を向上することができる。これにより、不揮発性半導体メモリセル５００１を、ＳｏＣ（Ｓｙｓｔｅｍ　Ｏｎ　Ｃｈｉｐ）製品などのロジック混載メモリとして容易に且つ安価に用いることが可能になる。
　なお、第４５の実施形態で示した不揮発性半導体メモリセル５０３０を第４３の実施形態で示した不揮発性半導体メモリ装置５１５０に用いてもよい。
　以上、本発明の実施形態について説明したが、本発明の不揮発性半導体メモリ素子、不揮発性半導体メモリセルおよび不揮発性半導体メモリ装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
　本発明は、標準ロジックのＣＭＯＳプロセスで不揮発性メモリを実現し、キャパシタをコンパクトに配置して面積を最小限にする、不揮発性半導体メモリ素子などに適用できる。
１００１・・・ｐ型半導体基板、１００２・・・ｎ型ウェル（ｎ－Ｗｅｌｌ）、１００３・・・ＭＯＳトランジスタ（第１のゲート領域部）、１００４・・・フローティングゲート型トランジスタ（第２のゲート領域部）、１００５・・・ｎ型拡散層（Ｔ１０１のドレイン、第１のｎ型拡散層）、１００６・・・ｎ型拡散層（Ｔ１０１のソースおよびＴ１０２のドレイン、第２のｎ型拡散層）、１００７・・・ｎ型拡散層（Ｔ１０２のソース、第３のｎ型拡散層）、１００８・・・ポリシリコン層（Ｔ１０１のゲート）、１００９・・・フローティングゲート、１０１０、１０１１、１０１６、１０１８・・・コンタクト、１０１２、１０１３・・・メタル配線、１０１４・・・キャパシタ、１０１５・・・ｐ型拡散層、１０１５’・・・ｎ型拡散層（第４のｎ型拡散層）、１０１５Ａ・・・ｎ型拡散層（第５のｎ型拡散層）、１０１５Ｂ・・・ｎ型拡散層（第６のｎ型拡散層）、１０１７・・・ｎ型拡散層、１０１９・・・コントロールゲート配線（メタル配線）、１０２０・・・分離用酸化膜、１０２１、１０２１Ａ、１０２１Ｂ・・・チャネルインプラ、１０２２、１０２３・・・サブコンタクト、１０２４・・・サブコンタクト配線、１０２５・・・ｐ型拡散層領域、１０２６・・・ｎ型拡散層（第７のｎ型拡散層）、１０２７・・・コンタクト、１０２８・・・メタル配線（第３のメタル配線）、１０３０・・・トランジスタ形成部、１１００－１～１１００－ｎ、１１００－０～１１００－７・・・メモリセルアレイ（メモリセルブロック）、１２００－１～１２００－ｍ・・・行デコーダ、１２０１・・・デコーダ回路、１２０２・・・インバータ、１２０３、１２０５・・・レベルシフト回路、１２０４・・・ＮＡＮＤ回路、１３００・・・セレクト回路、１３０１、１３０３・・・転送ゲートトランジスタ、１３０２、１３０４、１３１２・・・スイッチ用トランジスタ、１３１０・・・ＰＭＯＳトランジスタ、１３１１・・・ＮＭＯＳトランジスタ、１４００－１～１４００－ｎ・・・列デコーダ、１４０１・・・デコーダ回路、１４０２・・・インバータ、１４０３、１４０５・・・レベルシフト回路、１４０４・・・ＮＡＮＤ回路、１５００・・・データ入力変換回路、１６００・・・センスアンプ、１７００・・・電源電圧制御回路、２００１・・・ｐ型半導体基板、２００２・・・ｎ型ウェル（ｎ－ｗｅｌｌ）、２００３・・・トランジスタ形成部、２００４・・・トランジスのチャネル形成部（ゲート領域部）、２００５・・・ｎ型拡散層（第１のｎ型拡散層）、２００６・・・ｎ型拡散層（第２のｎ型拡散層）、２００９・・・フローティングゲート、２００９Ａ・・・面積拡張部、２０１０、２０１１・・・コンタクト、２０１２・・・メタル配線（第１のメタル配線）、２０１３・・・メタル配線（第２のメタル配線）、２０１４・・・キャパシタ、２０１５・・・ｐ型拡散層、２０１５’・・・ｎ型拡散層（第３のｎ型拡散層）、２０１９・・・コントロールゲート配線、２０２１・・・ディプリーションタイプ（Ｄｅｐｌｅｔｉｏｎ－ｔｙｐｅ）のチャネルインプラ、２０２３・・・ｎ型拡散層（第４のｎ型拡散層）、２０２４・・・コンタクト、２０２５・・・メタル配線（第３のメタル配線）、２１００－０～２１００－７・・・メモリセルブロック、２１０１－１～２１０１－ｎ・・・メモリセルブロック、２２００、２２００Ａ、２２００－１～２２００－ｍ・・・行デコーダ、２２０１・・・アドレスデコーダ、２２０２・・・インバータ、２２０３・・・レベルシフト回路（第１のレベルシフト回路）、２２０９－１、２２０９－２、２２０９－ｍ・・・スイッチ用トランジスタ、２２２０・・・行デコーダ、２３００－１～２３００－ｎ・・・列デコーダ、２３０１・・・アドレスデコーダ、２３０２・・・インバータ、２３０３・・・レベルシフト回路（第２のレベルシフト回路）、２４００・・・データ変換回路、２５００・・・センスアンプ回路、３００１・・・ｐ型半導体基板、３００２、３００２ａ、３００２ｂ・・・ｎ型ウェル（ｎ－ｗｅｌｌ）、３００３・・・トランジスタ、３００４・・・フローティングゲート型トランジスタ、３００５・・・ｎ型ドレイン拡散層、３００６・・・ｎ型拡散層、３００７・・・ｎ型拡散層、３００８・・・ポリシリコン層、３００９・・・ポリシリコン層、３０１０・・・コンタクト、３０１１・・・コンタクト、３０１２・・・メタル配線、３０１３・・・メタル配線、３０１４・・・キャパシタ、３０１５、３０１５ａ、３０１５ｂ・・・ｐ型拡散層、３０５５・・・ｎ型拡散層、３０１６・・・コンタクト、３０１７・・・ｎ型拡散層、３０１８・・・コンタクト、３０１９、３０１９ａ、３０１９ｂ・・・メタル配線、３０２０・・・分離用絶縁酸化膜、３１００・・・メモリセルアレイ、３２００－１～３２００－ｍ・・・行デコーダ、３２０１・・・デコーダ部、３２０２・・・インバータ、３２０３・・・レベルシフタ兼バッファ、３２０４・・・ＮＡＮＤ回路、３２０５・・・レベルシフタ兼バッファ、３３００・・・列選択ゲート回路、３４００－１～３４００－ｎ・・・列デコーダ、３４０１・・・デコーダ部、３４０２・・・インバータ、３４０３・・・レベルシフタ兼バッファ、３５００・・・書き込み、消去制御回路、３６００・・・センスアンプ、
３７００・・・内部電源用回路、４００１・・・メモリ素子、４００２・・・不揮発性半導体メモリセル、４００３・・・不揮発性半導体メモリセル、４００４・・・不揮発性半導体メモリセル、４０２０・・・トランジスタ形成部、４０３０・・・トランジスタ形成部、４０４０・・・トランジスタ形成部、４２００・・・ｐ型半導体基板、４２０１、４２０２、４２０３・・・ｎ型拡散層、４２０４、４２０５・・・ゲート領域部、４２０６、４２０７・・・ポリシリコン、４２０８、４２０９・・・メタル配線、４２１０、４２１１・・・コンタクト、４３００・・・ｐ型半導体基板、４３０１、４３０２、４３０３、４３０４・・・ｎ型拡散層、４３０５、４３０６、４３０７・・・ゲート領域部、４３０８、４３０９、４３１０・・・ポリシリコン、４３１１、４３１２、４３１３・・・メタル配線、４３１４、４３１５、４３１６、４３１７・・・コンタクト、４３５０・・・不揮発性半導体メモリ装置、４３５１・・・制御部、４３５２・・・センスアンプ回路、４３５３・・・制御回路、４３５４・・・列ドライバ、４３５５－１・・・行ドライバ、４３５５－ｍ・・・行ドライバ、４３６１・・・制御部、４３６５－１・・・行ドライバ、４３６５－ｍ・・・行ドライバ、４３６６・・・列ドライバ、４４０１、４４０２、４４０３、４４０４、４４０５・・・ｎ型拡散層、４４０６、４４０７、４４０８、４４０９・・・ゲート領域部、４４１０、４４１１、４４１２、４４１３・・・ポリシリコン、４４１４、４４１５、４４１６、４４１７・・・メタル配線、４４１８、４４１９、４４２０、４４２１、４４２２・・・コンタクト、５００１、５０２０・・・不揮発性半導体メモリセル、５００９・・・不揮発性半導体メモリセル、５０２１、５０２２・・・メモリセルアレイ、５０３０・・・不揮発性半導体メモリセル、５０３１・・・メモリセルアレイ、５１５０・・・不揮発性半導体メモリ装置、５１５１・・・制御回路、５１５２・・・列デコーダ・ドライバ、５１５３・・・ドレイン電源回路、５１５４・・・ゲートデコーダ・ドライバ、５１５５・・・ゲート電源回路、５１５６・・・センスアンプ回路、５１６０・・・制御部、Ｃ１０１・・・キャパシタ、Ｃ１０１－０～Ｃ１０ｎ－７・・・列選択トランジスタ、Ｃ３０１、Ｃ３０２・・・キャパシタ、Ｃ４０１、Ｃ４０２、Ｃ４０ｎ・・・列選択信号線、ＣＧ１００・・・コントロールゲート、ＣＧ２０１－０～ＣＧ２０１－７、ＣＧ２０ｎ－０～ＣＧ２０ｎ－７・・・列選択トランジスタ、ＣＧ３００、ＣＧ３０１、ＣＧ３０２・・・コントロールゲート、Ｄ２００～Ｄ２０７・・・データ入出力線、Ｄ３００・・・メモリセルのドレイン、Ｄ４０１、Ｄ４０２、Ｄ４０ｎ・・・ドレイン線、Ｄａｔａ４００・・・データ入出力線、ＦＧ３００、ＦＧ３０１、ＦＧ３０２・・・フローティングゲート、Ｍ３１１～Ｍ３１４、Ｍ３２１～Ｍ３２４、Ｍ３３１～Ｍ３３４、Ｍ３１１～Ｍ３ｍｎ・・・メモリセル、Ｍ４１１、Ｍ４１２、Ｍ４１ｎ、Ｍ４ｍ１、Ｍ４ｍｎ・・・不揮発性半導体メモリセル、Ｓ３００・・・メモリセルのソース、Ｓ４０１、Ｓ４０２、Ｓ４０ｎ・・・ソース線、ＳＧ１００・・・セレクトゲート、ＳＧ３００・・・セレクトゲート、ＳＧ４０１、ＳＧ４０２、ＳＧ４０ｎ・・・セレクトゲート線、ＳＷ４０１、ＳＷ４０２、ＳＷ４０３・・・列選択ゲート、Ｔ１０１・・・トランジスタ（第１トランジスタ）、Ｔ１０２・・・フローティングゲート型トランジスタ（第２トランジスタ）、Ｔ３０１・・・トランジスタ（ＭＯＳトランジスタ）、Ｔ３０２、Ｔ３０３、Ｔ３０４・・・フローティングゲート型トランジスタ（フローティングゲート型ＭＯＳトランジスタ）、Ｔｒ４２１・・・セレクトトランジスタ、Ｔｒ４２２・・・メモリ素子、Ｔｒ４３１・・・セレクトトランジスタ、Ｔｒ４３２、Ｔｒ４３３・・・メモリ素子、Ｔｒ４４１・・・セレクトトランジスタ、Ｔｒ４４２、Ｔｒ４４３、Ｔｒ４４４・・・メモリ素子、Ｔｒ５０９・・・メモリ素子、Ｔｒ５１１、Ｔｒ５１４・・・選択トランジスタ、Ｔｒ５１２、Ｔｒ５１３・・・メモリ素子

Claims (77)

  1. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であって、
    　前記フローティングゲートへの電荷の蓄積時には、
    　前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、
    　前記フローティングゲートに蓄積された電荷の消去時には、
    　前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
    　前記不揮発性半導体メモリ素子はその構成部分のレイアウトとして、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、
    　前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のｎ型ウェルと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域部に対向するように配置される方形状のフローティングゲートと、
    　前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、
    　前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、
    　を備える不揮発性半導体メモリ素子。
  2. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であって、
    　前記フローティングゲートへの電荷の蓄積時には、
    　前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、
    　前記フローティングゲートに蓄積された電荷の消去時には、
    　前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
    　前記不揮発性半導体メモリ素子はその構成部分のレイアウトとして、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、
    　前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域部に対向するように配置される方形状のフローティングゲートと、
    　前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第４のｎ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第４のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
    　前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
    　を備える不揮発性半導体メモリ素子。
  3. 　前記フローティングゲートへの電荷の蓄積時に、
    　前記第１トランジスタのゲートに第１の高電圧を印加しドレインに第２の電圧を印加し、
    　前記第２トランジスタのコントロールゲートに第３の電圧を印加し、ソースに０Ｖの電圧を印加し、
    　前記第２トランジスタのドレイン近傍にホットエレクトロンを発生させ、前記フローティングゲートに注入すると共に、
    　前記フローティングゲートに蓄積された電荷の消去時に、
    　前記第１トランジスタのゲートに第４の電圧を印加し、前記ドレインに第５の電圧を印加し、
    　前記第２トランジスタのコントロールゲートに０Ｖを印加し、ソースをオープンにするか、または、前記第４の電圧または前記第５の電圧よりも小さな第６の電圧を印加し、
    　前記第２トランジスタのドレインとフローティングゲート間に高電界を印加することにより、フローティングゲートからドレインに電荷を放出させる請求項１または請求項２に記載の不揮発性半導体メモリ素子。
  4. 　前記フローティングゲートへの電荷の蓄積時に、
    　前記第２トランジスタのコントロールゲートに印加する第３の電圧を、段階的に上昇させて印加する請求項３に記載の不揮発性半導体メモリ素子。
  5. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であって、
    　前記フローティングゲートへの電荷の蓄積時には、
    　前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、
    　前記フローティングゲートに蓄積された電荷の消去時には、
    　前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
    　前記不揮発性半導体メモリ素子はその構成部分のレイアウトとして、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、
    　前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域に対向するように配置される方形状のフローティングゲートと、
    　前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第４のｎ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第４のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
    　前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
    　前記半導体基板上の前記第１のメタル配線の側方であって、かつ前記第１トランジスタのゲートとなる方形状のポリシリコン層の上側の位置に、前記メモリセルを形成する半導体基板の領域の電圧の上昇を抑制するためのサブコンタクトと、
    　を備える不揮発性半導体メモリ素子。
  6. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であって、
    　前記フローティングゲートへの電荷の蓄積時には、
    　前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、
    　前記フローティングゲートに蓄積された電荷の消去時には、
    　前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、ＦＮ電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
    　前記不揮発性半導体メモリ素子はその構成部分のレイアウトとして、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、
    　前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成されるｎ型ウェルと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域部に対向するように配置される方形状のフローティングゲートと、
    　前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、
    　前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、
    　前記ｎ型ウェルに所望の電位を与えるためのｎ型拡散層であって、前記ｎ型ウェルの表面上において、前記ｐ型拡散層の上側、かつ前記第１のｎ型拡散層の左側の領域の所定の位置に、所定の幅と深さを持って形成される第７のｎ型拡散層と、
    　前記トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第７のｎ型拡散層にコンタクトにより接続される第３のメタル配線と、
    　を備える不揮発性半導体メモリ素子。
  7. 　前記フローティングゲートへの電荷の蓄積時に、
    　前記第１トランジスタのゲートに第１の高電圧を印加しドレインに第２の電圧を印加し、
    　前記第２トランジスタのコントロールゲートに第３の電圧を印加し、ソースに０Ｖの電圧を印加し、
    　前記第２トランジスタのドレイン近傍にホットエレクトロンを発生させ、前記フローティングゲートに注入すると共に、
    　前記フローティングゲートに蓄積された電荷の消去時に、
    　前記第１トランジスタのゲートに第４の電圧を印加し、前記ドレインに第５の電圧を印加し、
    　前記第２トランジスタのコントロールゲートに０Ｖを印加し、ソースをオープンにするか、または、前記第４の電圧または前記第５の電圧よりも小さな第６の電圧を印加し、
    　前記第２トランジスタのドレインとフローティングゲート間に高電界を印加することにより、フローティングゲートからドレインに電荷を放出させる請求項６に記載の不揮発性半導体メモリ素子。
  8. 　前記フローティングゲートへの電荷の蓄積時に、
    　前記第２トランジスタのコントロールゲートに印加する第３の電圧を、段階的に上昇させて印加する請求項６に記載の不揮発性半導体メモリ素子。
  9. 　前記第３のメタル配線の印加する電圧を、前記コントロールゲートの電圧と等しいか、または、それ以上に設定する請求項６から請求項８いずれかに記載の不揮発性半導体メモリ素子。
  10. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であって、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のｎ型ウェルと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
    　前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、
    　前記第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、
    　を備える不揮発性半導体メモリ素子。
  11. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であって、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
    　前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
    　前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
    　を備える不揮発性半導体メモリ素子。
  12. 　前記不揮発性半導体メモリ素子はＭＴＰとして構成され、
    　前記フローティングゲートに蓄積された電荷の蓄積時に、
    　前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに０Ｖの電圧を印加し、
    　前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入すると共に、
    　前記フローティングゲートへの電荷の消去時に、
    　第１の消去部として、
    　前記トランジスタのコントロールゲートに０Ｖの電圧を印加し、前記ドレインに第３の電圧を印加し、前記ソースをオープンにするか、または、前記第３の電圧よりも小さい第４の電圧を印加し、
    　ドレインとフローティングゲート間に高電界を印加することにより、ファウラーノルトハイムのトンネル電流により前記フローティングゲートの電荷を放出する放出部と、
    　前記第１の消去部の実行後に行われる第２の消去部として、
    　前記トランジスタのコントロールゲートに０Ｖまたは前記第３の電圧よりも小さい第５の電圧を印加し、前記ドレインに前記第３の電圧を印加し、前記ソースに０Ｖを印加し、
    　前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入する注入部と、
    　を備える請求項１０または請求項１１に記載の不揮発性半導体メモリ素子。
  13. 　前記不揮発性半導体メモリ素子はＯＴＰとして構成され、
    　前記フローティングゲートへの電荷の蓄積時に、
    　前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに０Ｖの電圧を印加し、
    　前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入するように構成される請求項１０または請求項１１に記載の不揮発性半導体メモリ素子。
  14. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であって、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成されるｎ型ウェルと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
    　前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、
    　前記第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、
    　前記ｎ型ウェルに所望の電位を与えるためのｎ型拡散層であって、前記ｎ型ウェルの表面上において、前記ｐ型拡散層の上側、かつ前記第１のｎ型拡散層の左側の領域の所定の位置に、所定の幅と深さを持って形成される第４のｎ型拡散層と、
    　前記トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第４のｎ型拡散層にコンタクトにより接続される第３のメタル配線と、
    　を備える不揮発性半導体メモリ素子。
  15. 　前記不揮発性半導体メモリ素子はＯＴＰとして構成され、
    　前記フローティングゲートへの電荷の蓄積時に、
    　前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに０Ｖの電圧を印加し、
    　前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入するように構成される請求項１４に記載の不揮発性半導体メモリ素子。
  16. 　前記不揮発性半導体メモリ素子はＭＴＰとして構成され、
    　前記フローティングゲートに蓄積された電荷の蓄積時に、
    　前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに０Ｖの電圧を印加し、
    　前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入すると共に、
    　前記フローティングゲートへの電荷の消去時に、
    　第１の消去部として、
    　前記トランジスタのコントロールゲートに０Ｖの電圧を印加し、前記ドレインに第３の電圧を印加し、前記ソースをオープンにするか、または、前記第３の電圧よりも小さい第４の電圧を印加し、
    　ドレインとフローティングゲート間に高電界を印加することにより、ファウラーノルトハイムのトンネル電流により前記フローティングゲートの電荷を放出す放出部と、
    　前記第１の消去部の実行後に行われる第２の消去部として、
    　前記トランジスタのコントロールゲートに０Ｖまたは前記第３の電圧よりも小さい第５の電圧を印加し、前記ドレインに前記第３の電圧を印加し、前記ソースに０Ｖを印加し、
    　前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入する注入部と、
    　を備える請求項１４に記載の不揮発性半導体メモリ素子。
  17. 　前記第３のメタル配線に印加する電圧を、前記コントロールゲートの電圧と等しいか、または、それ以上に設定する請求項１４から請求項１６のいずれかに記載の不揮発性半導体メモリ素子。
  18. 　半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルであって、
    　共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、
    　前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、
    　前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものである不揮発性半導体メモリセル。
  19. 　前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが、同一のｎ型ウェルを用いて形成されたものである請求項１８に記載の不揮発性半導体メモリセル。
  20. 　前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが、同一のｎ型拡散層を用いて形成されたものである請求項１８に記載の不揮発性半導体メモリセル。
  21. 　半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルであって、
    　ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
    　フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた複数のメモリ素子と、
    　を有し、
    　前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第１の端子に第１の電圧を印加し、前記第２の端子に第１の電圧より低い電圧を印加して行い、
    　前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により前記セレクトトランジスタをオンにし、前記第１の端子に前記第１の電圧より高い電圧を印加し、前記第２の端子をオープンにするか、もしくは、前記セレクト信号により前記セレクトトランジスタをオフにし、前記第２の端子に前記第１の電圧より高い電圧を印加して行う不揮発性半導体メモリセル。
  22. 　前記複数のメモリ素子に対してデータを書き込む場合、前記複数のメモリ素子のドレインとソースとの間に流れるチャネル電流と共に、高いエネルギーを有する電子であるホットエレクトロンを発生させ、発生したホットエレクトロンを前記メモリ素子のフローティングゲートに注入し、
    　前記複数のメモリ素子に対してデータを消去する場合、前記複数のメモリ素子のドレイン又はソースと、前記半導体基板との間に流れるバンド・バンド間電流と共に、高いエネルギーを有する正孔であるホットホールを発生させ、発生したホットホールを前記メモリ素子のフローティングゲートに注入する請求項２１に記載の不揮発性半導体メモリセル。
  23. 　前記複数のメモリ素子は、第１のメモリ素子と第２のメモリ素子とからなり、
    　前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、
    　前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、
    　前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
    　前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
    　前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、
    　前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
    　前記第２のメモリ素子のドレインを形成する第４のｎ型拡散層と
    　が第１の方向に向かって順に直列に配置されるトランジスタ形成部と、
    　前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、
    　前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、
    　前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線と、
    　を備える請求項２１又は請求項２２に記載の不揮発性半導体メモリセル。
  24. 　前記複数のメモリ素子は、第１のメモリ素子、第２のメモリ素子及び第３のメモリ素子からなり、
    　前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、
    　前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、
    　前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
    　前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
    　前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、
    　前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
    　前記第２のメモリ素子のドレイン及び前記第３のメモリ素子のドレインを形成する第４のｎ型拡散層と、
    　前記第３のメモリ素子のフローティングゲート電極を形成する第４のポリシリコンと、
    　前記第３のメモリ素子のソースを形成する第５のｎ型拡散層と
    　が第１の方向に向かって順に直列に配置されるトランジスタ形成部と、
    　前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、
    　前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、
    　前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線と、
    　前記第５のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第４のメタル配線と、
    　を備える請求項２１又は請求項２２に記載の不揮発性半導体メモリセル。
  25. 　半導体基板上に形成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルであって、
    　ドレインに第１の端子が接続され、ゲートに第１のセレクト端子が接続された第１の選択トランジスタと、
    　ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第１のメモリ素子と、
    　ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第２のメモリ素子と、
    　ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタと
    　を有し、
    　前記第１の選択トランジスタのソースと前記第１のメモリ素子のドレインとを構成するｎ型拡散層は共用され、
    　前記第１のメモリ素子のソースと前記第２のメモリ素子のドレインとを構成するｎ型拡散層は共用され、
    　前記第２のメモリ素子のソースと前記第２の選択トランジスタのドレインとを構成するｎ型拡散層は共用される不揮発性半導体メモリセル。
  26. 　前記第１のメモリ素子及び前記第２のメモリ素子は、
    　１層のポリシリコンで形成されたフローティングゲート型のトランジスタである請求項２５に記載の不揮発性半導体メモリセル。
  27. 　前記第１のメモリ素子及び前記第２のメモリ素子は、
    　２層のポリシリコンで形成されたフローティングゲート型のトランジスタである請求項２６に記載の不揮発性半導体メモリセル。
  28. 　前記第１のメモリ素子及び前記第２のメモリ素子にデータを記憶させる場合、
    　前記第２の端子と前記半導体基板に印加する電位を基準電位としたとき、前記第１の端子に第１の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に前記第１の電圧以上の電圧を印加して前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにし、前記コントロールゲート端子に第２の電圧を印加し、
    　前記第１のメモリ素子及び前記第２のメモリ素子それぞれのドレイン－ソース間に流れる電流によりホットエレクトロンを発生させ、前記第１のメモリ素子及び前記第２のメモリ素子それぞれのフローティングゲートに電子が注入され蓄積されるか、
    　あるいは、前記第１のセレクト端子及び前記第２のセレクト端子に第３の電圧を印加して前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにし、前記コントロールゲート端子に第４の電圧を印加し、
    　前記第１のメモリ素子のフローティングゲートからドレインに流れるファウラーノルトハイムのトンネル電流により、当該フローティングゲートに電子が注入され蓄積されると共に、前記第２のメモリ素子のフローティングゲートからソースに流れるファウラーノルトハイムのトンネル電流により、当該フローティングゲートに電子が注入され蓄積され、
    　前記第１のメモリ素子及び前記第２のメモリ素子が記憶するデータを消去する場合、
    　前記コントロールゲート端子に印加する電位を基準電位としたとき、前記第１の端子、前記第２の端子、及び前記半導体基板に前記第４の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に第８の電圧を印加し、
    　前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記半導体基板から前記第１のメモリ素子及び前記第２のメモリ素子それぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、当該フローティングゲートから電子を放出させるか、
    　あるいは、前記半導体基板及び前記コントロールゲート端子に印加する電位を基準電位としたとき、前記第１の端子及び前記第２の端子に第５の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に前記第８の電圧を印加し、
    　前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソースからそれぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、当該フローティングゲートから電子を放出させ、
    　前記第１のメモリ素子及び前記第２のメモリ素子に記憶されているデータを読み出す場合、
    　前記第２の端子及び前記半導体基板に印加する電位を基準電位としたとき、前記第１の端子に第６の電圧を印加し、前記第１のセレクト端子及び前記第２のセレクト端子に第７の電圧を印加し、前記コントロールゲート端子に読み出し電圧を印加し、
    　前記第１の端子と前記第２の端子との間に電流が流れるか否かで記憶されているデータを読み出す請求項２５又は請求項２６に記載の不揮発性半導体メモリセル。
  29. 　半導体基板上に形成されるＭＯＳトランジスタである第１のメモリ素子及び第２のメモリ素子と、当該メモリ素子を選択するＭＯＳトランジスタである第１の選択トランジスタ、第２の選択トランジスタから構成される不揮発性半導体メモリセルであって、
    　前記第１の選択トランジスタのドレインを形成する第１のｎ型拡散層と、
    　前記第１の選択トランジスタのゲート電極を形成する第１のポリシリコンと、
    　前記第１の選択トランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
    　前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
    　前記第１のメモリ素子のソース及び前記第２のメモリ素子のドレインを形成する第３のｎ型拡散層と、
    　前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
    　前記第２のメモリ素子のソース及び前記第２の選択トランジスタのドレインを形成する第４のｎ型拡散層と、
    　前記第２の選択トランジスタのゲート電極を形成する第４のポリシリコンと、
    　前記第２の選択トランジスタのソースを形成する第５のｎ型拡散層と
    　が順に直列方向に配置されたトランジスタ形成部と、
    　前記トランジスタ形成部と平行に前記直列方向に、且つ、前記第２のポリシリコン及び前記第３のポリシリコンと交差する位置に配置された第６の拡散層と、
    　前記第６の拡散層とコンタクトを介して接続された前記直列方向に配置された第１のメタル配線と
    　を有する不揮発性半導体メモリセル。
  30. 　前記第６の拡散層は、ウェル構造によるｎ型拡散層である請求項２９に記載の不揮発性半導体メモリセル。
  31. 　前記第６の拡散層は、
    　ｐ型半導体基板上に敷かれたｎ＋型拡散層であるか、あるいは、
    　ｐ型半導体基板上にディプリーションタイプのトランジスタを形成する際のチャネルインプラによるｎ型拡散層である請求項２９に記載の不揮発性半導体メモリセル。
  32. 　半導体基板上に形成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルであって、
    　ドレインに第１の端子が接続され、ゲートに第１のセレクト端子に接続された第１の選択トランジスタと、
    　ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートに第１のコントロールゲート端子が接続された第１のメモリ素子と、
    　ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに第２のコントロールゲート端子が接続された第２のメモリ素子と、
    　ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタと
    　を有し、
    　前記第１の選択トランジスタのソースと前記第１のメモリ素子のドレインとを構成するｎ型拡散層は共用され、
    　前記第１のメモリ素子のソースと前記第２のメモリ素子のドレインとを構成するｎ型拡散層は共用され、
    　前記第２のメモリ素子のソースと前記第２の選択トランジスタのドレインとを構成するｎ型拡散層は共用される不揮発性半導体メモリセル。
  33. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルは、
    　前記フローティングゲートへの電荷の蓄積時には、
    　前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、
    　前記フローティングゲートに蓄積された電荷の消去時には、
    　前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
    　前記不揮発性半導体メモリ装置は、
    　前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、
    　前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　前記メモリセルブロックごとに設けられるセレクトゲート配線であって、メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続されるセレクトゲート配線と、
    　前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続されるコントロールゲート配線と、
    　列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、
    　アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、
    　前記行デコーダから出力される信号を前記セレクトゲートに印加する第１の電圧の信号に変換する第１のレベルシフト回路と、
    　前記行デコーダから出力される信号を前記コントロールゲートに印加する第２の電圧の信号に変換する第２のレベルシフト回路と、
    　アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、
    　前記列デコーダから出力される列選択信号を第３の電圧の信号に変換する第３のレベルシフト回路と、
    　前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし、第１のレベルシフト回路の出力信号をセレクトゲートに転送する第１の転送ゲートトランジスタと、前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし、前記第２のレベルシフト回路の出力信号をコントロールゲートに転送する第２の転送ゲートトランジスタとを有するセレクト回路と、
    　前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のメモリセルのビット線を選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、
    　前記列単位のビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  34. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルは、
    　前記フローティングゲートへの電荷の蓄積時には、
    　前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、
    　前記フローティングゲートに蓄積された電荷の消去時には、
    　前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
    　前記不揮発性半導体メモリ装置は、
    　前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、
    　前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　前記各メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続されるセレクトゲート配線と、
    　前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続されるコントロールゲート配線と、
    　列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、
    　アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、
    　前記行デコーダから出力される信号を前記セレクトゲートに印加する第１の電圧の信号に変換する第１のレベルシフト回路と、
    　前記行デコーダから出力される信号を前記コントロールゲートに印加する第２の電圧の信号に変換する第２のレベルシフト回路と、
    　アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、
    　前記列デコーダから出力される列選択信号を第３の電圧の信号に変換する第３のレベルシフト回路と、
    　前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし、前記第２のレベルシフト回路の出力信号をコントロールゲートに転送する転送ゲートトランジスタを有するセレクト回路と、
    　前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のビット数のメモリセルのビット線を選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される列単位のビット数のデータ入出力線と、
    　前記列単位のビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  35. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルは、
    　前記フローティングゲートへの電荷の蓄積時には、
    　前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、
    　前記フローティングゲートに蓄積された電荷の消去時には、
    　前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
    　前記不揮発性半導体メモリ装置は、
    　前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、
    　前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　前記各メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続されるセレクトゲート配線と、
    　前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続されるコントロールゲート配線と、
    　列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、
    　アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、
    　前記行デコーダから出力される信号を前記セレクトゲートに印加する第１の電圧の信号に変換する第１のレベルシフト回路と、
    　アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、
    　前記列デコーダから出力される選択信号を第３の電圧に変換する第３のレベルシフト回路と、
    　前記列デコーダから出力される列選択信号を第２の電圧の信号に変換する第２のレベルシフト回路と、
    　前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第２のレベルシフト回路から出力される列選択信号をゲート入力とし、第１のレベルシフト回路の出力信号をコントロールゲートに転送する転送ゲートトランジスタを有するセレクト回路と、
    　前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のビット数のメモリセルのビット線を選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択された列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、
    　前記列単位のビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  36. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルは、
    　前記フローティングゲートへの電荷の蓄積時には、
    　前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、
    　前記フローティングゲートに蓄積された電荷の消去時には、
    　前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
    　前記不揮発性半導体メモリ装置は、
    　前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、
    　前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　前記各メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続されるセレクトゲート配線と、
    　前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続されるコントロールゲート配線と、
    　列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、
    　アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、
    　前記行デコーダから出力される信号を前記セレクトゲートに印加する第１の電圧の信号に変換する第１のレベルシフト回路と、
    　アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、
    　前記列デコーダから出力される選択信号を前記列選択トランジスタのゲートに印加する第２の電圧に変換する第２のレベルシフト回路と、
    　前記列デコーダから出力される列選択信号を第３の電圧の信号に変換する第３のレベルシフト回路と、
    　前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、前記第２のレベルシフト回路から出力される信号を電源電圧とし、前記第１のレベルシフト回路の出力の信号を入力信号とし、出力信号をコントロールゲートに出力するインバータを有するセレクト回路と、
    　前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のメモリセルのビット線を選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、
    　前記列単位のビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  37. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルはその構成部分のレイアウトとして、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、
    　前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のｎ型ウェルと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域部に対向するように配置される方形状のフローティングゲートと、
    　前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、
    　前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記第３のｎ型拡散層に接続される第２のメタル配線と、
    　を備えると共に、
    　前記各メモリセルの配置において、
    　前記ｎ型ウェルを互いに共通にして、左右に対称に配置される２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つの不揮発性半導体メモリ素子との計４つのメモリセルを配置の基本単位として、
    　前記配置の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する不揮発性半導体メモリ装置。
  38. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルはその構成部分のレイアウトとして、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、
    　前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記第２トランジスタの前記第２のゲート領域部に対向するように配置される方形状のフローティングゲートと、
    　前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第４のｎ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第４のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
    　前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
    　を備えると共に、
    　前記各メモリセルの配置において、
    　前記コントロールゲート配線への接続端子となる第４のｎ型拡散層を互いに共有して左右に対称に配置される前記２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして、下方向に対称に配置される２つのメモリセルの計４つのメモリセルを配置の基本単位として、
    　前記配置の基本単位となる４つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する不揮発性半導体メモリ装置。
  39. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルはその構成部分のレイアウトとして、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、
    　前記半導体基板上において、前記トランジスタ形成部の左側および右側に、所定の幅と深さを持って左右方向に形成される方形状の第１および第２のディプリーションタイプのチャネルインプラと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記第１のチャネルインプラの表面に対向し、かつその中央部分の領域が前記第２トランジスタのドレインとなる前記第２のｎ型拡散層に対向し、右端部側の領域が前記第２のチャネルインプラの表面に対向するように配置される方形状のフローティングゲートと、
    　前記第１のチャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートとなる第５のｎ型拡散層と、
    　前記第２のチャネルインプラの右側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートとなる第６のｎ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、フローティングゲートに電位を付与するためのコントロールゲートが接続されるコントロールゲート配線であって、一部が前記フローティングゲートと対向すると共に、前記第１および第２のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
    　前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
    　を備えると共に、
    　前記各メモリセルの配置において、
    　前記コントロールゲートとなる第５および第６のｎ型拡散層を互い共有するように左右方向にメモリセルを配列すると共に、
    　前記左右方向に配列されたメモリセルに対し、前記第２のメタル配線を共通にして、下方向に対称にメモリセルを配列する不揮発性半導体メモリ装置。
  40. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルはその構成部分のレイアウトとして、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、前記第１トランジスタのドレインとなる第１のｎ型拡散層と、第１トランジスタのチャネルを形成する第１のゲート領域部と、第１トランジスタのソースであり第２トランジスタのドレインともなる第２のｎ型拡散層と、第２トランジスタのチャネルを形成する第２のゲート領域部と、ソースとなる第３のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記第１トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記第１トランジスタのゲート領域部に一部が対向するようにして左右方向に形成され前記第１トランジスタのゲートとなる方形状のポリシリコン層と、
    　前記半導体基板上において、前記トランジスタ形成部の左側および右側に、所定の幅と深さを持って左右方向に形成される方形状の第１および第２のディプリーションタイプのチャネルインプラと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記第１のチャネルインプラの表面に対向し、かつその中央部分の領域が前記第２トランジスタの前記第２のゲート領域に対向し、右端部側の領域が前記第２のチャネルインプラの表面に対向するように配置される方形状のフローティングゲートと、
    　前記第１のチャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートとなる第５のｎ型拡散層と、
    　前記第２のチャネルインプラの右側に隣接し、所定の幅と深さを持って左右方向に形成されコントロールゲートとなる第６のｎ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、フローティングゲートに電位を付与するためのコントロールゲートが接続されるコントロールゲート配線であって、一部が前記フローティングゲートと対向すると共に、前記第１および第２の型拡散層とコンタクトにより接続されるコントロールゲート配線と、
    　前記第２トランジスタのソースとなる第３のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
    　前記半導体基板上の前記第１のメタル配線の側方であって、かつ前記第１トランジスタのゲートとなる方形状のポリシリコン層の上側の位置に、前記メモリセルを形成する半導体基板の領域の電圧の上昇を抑制するためのサブコンタクトと、
    　を備えると共に、
    　前記各メモリセルの配置において、
    　前記コントロールゲートとなる第５および第６のｎ型拡散層を互い共有するように左右方向にメモリセルを配列すると共に、
    　前記左右方向に配列された２つのメモリセルに対し、前記第２のメタル配線を共通にして、下方向に対称にメモリセルを配列する不揮発性半導体メモリ装置。
  41. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルは、
    　前記フローティングゲートへの電荷の蓄積時には、
    　前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、
    　前記フローティングゲートに蓄積された電荷の消去時には、
    　前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
    　前記不揮発性半導体メモリ装置は、
    　前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、
    　各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　各メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続される複数のセレクトゲート配線と、
    　各メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続される複数のコントロールゲート配線と、
    　列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、
    　アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、
    　前記行デコーダから出力される信号から前記セレクトゲートに印加する信号を第１の電圧に変換する第１のレベルシフト回路と、
    　前記行デコーダから出力される信号から前記コントロールゲートに印加する信号を第２の電圧に変換する第２のレベルシフト回路と、
    　アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、
    　前記列デコーダから出力される列選択信号を第３の電圧の列選択信号に変換する第３のレベルシフト回路と、
    　前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のメモリセルのビット線を選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択された前記列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、
    　前記列単位のビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  42. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルは、
    　前記フローティングゲートへの電荷の蓄積時には、
    　前記第２トランジスタのドレイン近傍でホットエレクトロンを発生させて前記フローティングゲートに電荷を注入するか、または、前記フローティングゲートに高電圧を印加し、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入し、
    　前記フローティングゲートに蓄積された電荷の消去時には、
    　前記第２トランジスタのドレインとフローティングゲート間に高電圧を印加し、前記ファウラーノルトハイムのトンネル電流により前記フローティングゲートに蓄積された電荷を放出するように構成され、
    　前記不揮発性半導体メモリ装置は、
    　前記メモリセルが列方向に所定のビット数ｋ（ｋ≧１）個に分割され、列方向にｎビット（ｎ≧１）の幅を有する前記ｋ個のメモリセルブロックで構成されるように配置され、
    　各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　各メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続される複数のセレクトゲート配線と、
    　各メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続される複数のコントロールゲート配線と、
    　各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
    　前記行デコーダから出力される信号を前記セレクトゲートに印加する第１の電圧の信号に変換する第１のレベルシフト回路と、
    　前記行デコーダから出力される信号を前記コントロールゲートに印加する第２の電圧の信号に変換する第２のレベルシフト回路と、
    　前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、
    　前記列デコーダから出力される列選択信号を第３の電圧の列選択信号に変換する第３のレベルシフト回路と、
    　前記メモリセルブロックのそれぞれに対応して設けられるｎビット単位の列選択トランジスタであって、前記第３のレベルシフト回路から出力される第３の電圧の信号をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、合計ｋビットのメモリセルを選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択されたｋビットのビット線に当該列選択トランジスタを介して接続されるｋビットのデータ入出力線と、
    　ｋビット単位の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  43. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記各メモリセルは、請求項６に記載の不揮発性半導体メモリ素子であり、ｎ型ウェルに所望の電圧を印加するための第７のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、
    　前記不揮発性半導体メモリ装置は、
    　前記メモリセルが各行ごとに列方向に１バイトあるいはワード単位等の所定のビット数の列単位で列選択されるメモリセルブロックで構成されるように配置されると共に、
    　前記各メモリセルの第１トランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　前記各メモリセルの第１トランジスタのゲートであるセレクトゲートが列方向に沿って共通接続されるセレクトゲート配線と、
    　前記メモリセルブロックごとに設けられるコントロールゲート配線であって、メモリセルの第２トランジスタのゲートであるコントロールゲートが列方向に沿って共通接続されるコントロールゲート配線と、
    　列方向に前記列単位で選択される列選択範囲内ごとに設けられるソース線であって、当該列選択範囲内の全部の行の各メモリセルの第２トランジスタのソースが共通接続されるソース線と、
    　アドレス信号を受けて前記メモリセルを選択する行選択信号を出力する行デコーダと、
    　前記行デコーダから出力される信号を前記セレクトゲートに印加する第１の電圧の信号に変換する第１のレベルシフト回路と、
    　アドレス信号を受けて前記メモリセルを前記列単位で選択する列選択信号を出力する列デコーダと、
    　前記列デコーダから出力される選択信号を第３の電圧に変換する第３のレベルシフト回路と、
    　前記列デコーダから出力される列選択信号を第２の電圧の信号に変換する第２のレベルシフト回路と、
    　前記メモリセルブロックごとに配置されると共に選択されたメモリセルブロック内のトランジスタにゲート電圧を印加するためのセレクト回路であって、第１のレベルシフト回路の出力信号をドレイン入力とし、前記第２のレベルシフト回路から出力される列選択信号の電圧をゲート入力とし、前記第１のレベルシフト回路の出力信号または前記電列選択信号の電圧に応じた電圧を前記コントロールゲートに転送する転送ゲートトランジスタを有するセレクト回路と、
    　前記第３のレベルシフト回路から出力される列選択信号をゲート入力とし前記列単位のビット数のメモリセルのビット線を選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択された列単位のビット線に当該列選択トランジスタを介して接続される前記列単位のビット数のデータ入出力線と、
    　前記列単位のビット数の書き込みデータの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力するデータ入力変換回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  44. 　半導体基板上に形成されるＭＯＳ構造の第１トランジスタと、フローティングゲート型の第２トランジスタとからなり、標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性半導体メモリ素子であるメモリセルをマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記各メモリセルは、請求項６に記載の不揮発性半導体メモリ素子であり、ｎ型ウェルに所望の電圧を印加するための第７のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、
    　前記各メモリセルの配置において、
    　前記ｎ型ウェルを互いに共通にして、左右に対称に配置される２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つの不揮発性半導体メモリ素子と、の計４つのメモリセルを配置の基本単位として、
    　前記配置の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する不揮発性半導体メモリ装置。
  45. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルは、ＯＴＰとして、
    　前記フローティングゲートへの電荷の蓄積時に、
    　前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに０Ｖの電圧を印加し、
    　前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入するように構成され、
    　前記不揮発性半導体メモリ装置は、
    　列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、
    　前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
    　各メモリセルのトランジスタのソースが共通接続されるソース線と、
    　各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
    　前記各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧の信号に変換する第１のレベルシフト回路と、
    　前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、
    　前記列デコーダから出力される列選択信号を第２の信号電圧の信号に変換する第２のレベルシフト回路と、
    　前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
    　前記Ｉ／Ｏビット数の書き込データの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号を出力する書き込み制御回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  46. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルは、ＯＴＰとして、
    　前記フローティングゲートへの電荷の蓄積時に、
    　前記トランジスタのコントロールゲートに第１の電圧を印加し、ドレインに第２の電圧を印加し、前記ソースに０Ｖの電圧を印加し、
    　前記トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入するように構成され、
    　前記不揮発性半導体メモリ装置は、
    　ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数の単位で、前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、
    　前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
    　各メモリセルのトランジスタのソースが共通接続されるソース線と、
    　各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
    　前記各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧の信号に変換する第１のレベルシフト回路と、
    　アドレス信号を受けて前記メモリセルを列方向に前記Ｉ／Ｏビット数の単位で選択する列選択信号を出力する列デコーダと、
    　前記列デコーダから出力される選択信号を第２の信号電圧に変換する第２のレベルシフト回路と、
    　前記メモリセルブロックごとに設けられる前記Ｉ／Ｏビット数単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧をゲート入力とし、選択されたメモリセルブロックから前記Ｉ／Ｏビット数のメモリセルのビット線を選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
    　前記Ｉ／Ｏビット数の書き込データの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第３の電圧信号を出力する書き込み制御回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  47. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルは、ＭＴＰとして構成され、
    　前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入する工程が実行され、
    　前記フローティングゲートへの電荷の消去時に、
    　ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入する第１の工程と、
    　前記第１の工程の実行後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入する第２の工程と、
    　が実行されるように構成される不揮発性半導体メモリ装置。
  48. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルは、ＭＴＰとして構成され、
    　前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入すると共に、
    　前記フローティングゲートへの電荷の消去時に、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
    　前記不揮発性半導体メモリ装置は、
    　列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、
    　前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
    　各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
    　前記各ソース線ごとに設けられ、当該ソース線をＧＮＤに接地またはオープンにするかを選択するためのスイッチ用トランジスタと、
    　各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、当該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、
    　前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、
    　前記列デコーダから出力される列選択信号を第２の信号電圧の信号に変換する第２のレベルシフト回路と、
    　前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される列選択信号をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
    　前記Ｉ／Ｏビット数の書き込データの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号を出力する書き込み制御回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  49. 　前記行デコーダは、
    　２ビットの第１又は第２の書き込み制御信号を制御入力とし、
    　前記第１又は第２の書き込み制御信号の値に応じて、
    　メモリセルへのデータ書き込み時に、前記ワード線に第１の信号電圧を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、
    　メモリセルのデータ消去時に、前記ワード線に０Ｖを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、
    　メモリセルのデータ消去時に、前記ワード線に０Ｖを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第２の消去モードと、
    　を備える請求項４８に記載の不揮発性半導体メモリ装置。
  50. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルは、ＭＴＰとして構成され、
    　前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入すると共に、
    　前記フローティングゲートへの電荷の消去時に、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
    　前記不揮発性半導体メモリ装置は、
    　ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数を単位として前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、
    　前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
    　各行ごとに設けられるソース線であって、前記メモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
    　前記各ソース線ごとに設けられ、当該ソース線をＧＮＤに接地またはオープンにするかを選択するためのスイッチ用トランジスタと、
    　各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、当該行選択信号の電圧レベルを選択して前記ワード線に印加するとともに、前記スイッチ用トランジスタのオン・オフ制御する信号を出力する行デコーダと、
    　アドレス信号を受けて前記メモリセルを列方向に前記Ｉ／Ｏビット数の単位で選択する列選択信号を出力する列デコーダと、
    　前記列デコーダから出力される列選択信号を第２の信号電圧に変換する第２のレベルシフト回路と、
    　前記メモリセルブロックごとに設けられる前記Ｉ／Ｏビット数単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧をゲート入力とし、選択されたメモリセルブロックから前記Ｉ／Ｏビット数のメモリセルのビット線を選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
    　前記Ｉ／Ｏビット数の書き込データの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記メモリセルのトランジスタのドレインに印加する第４の電圧信号を出力する書き込み制御回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  51. 　前記行デコーダは、
    　２ビットの第１又は第２の書き込み制御信号を制御入力とし、
    　前記第１又は第２の書き込み制御信号の値に応じて、
    　メモリセルへのデータ書き込み時に、前記ワード線に第１の信号電圧を出力し、前記スイッチ用トランジスタをオンにする書き込みモードと、
    　メモリセルのデータ消去時に、前記ワード線に０Ｖを出力し、前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、
    　メモリセルのデータ消去時に、前記ワード線に０Ｖを出力し、前記スイッチ用トランジスタをオンにする信号を出力する第２の消去モードと、
    　を備える請求項５０に記載の不揮発性半導体メモリ装置。
  52. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルは、ＭＴＰとして構成され、
    　前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入すると共に、
    　前記フローティングゲートへの電荷の消去時に、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
    　前記不揮発性半導体メモリ装置は、
    　列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、
    　前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
    　対となる２つの行ごとに設けられるソース線であって、前記２つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
    　前記ソース線ごとに設けられる２つのスイッチ用トランジスタであって、前記対となる２つの行デコーダの一方からの信号により当該ソース線をＧＮＤに接地またはオープンにするかを選択する第１のスイッチ用トランジスタ、および前記対となる２つの行デコーダの他方からの信号により当該ソース線をＧＮＤに接地またはオープンにするかを選択する第２のスイッチ用トランジスタと、
    　各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、当該行選択信号の電圧レベルを選択してワード線に印加するとともに、２つで対をなし、一方から前記第１のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第２のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、
    　前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、
    　前記列デコーダから出力される列選択信号を第２の信号電圧の信号に変換する第２のレベルシフト回路と、
    　前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
    　前記Ｉ／Ｏビット数の書き込データの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号を出力する書き込み制御回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  53. 　前記行デコーダは、
    　メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第１の信号電圧を出力すると共に、当該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、
    　メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に０Ｖを出力し、当該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、当該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、
    　メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に０Ｖを出力し、当該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に０Ｖを出力すると共に、当該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第２の消去モードと、
    　を備える請求項５２に記載の不揮発性半導体メモリ装置。
  54. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルは、ＭＴＰとして構成され、
    　前記フローティングゲートへの電荷の蓄積時に、ＭＯＳトランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを前記フローティングゲートに注入すると共に、
    　前記フローティングゲートへの電荷の消去時に、ファウラーノルトハイムのトンネル電流により前記フローティングゲートに電荷を注入した後に、トランジスタのドレイン近傍にホットエレクトロンを発生させ、当該ホットエレクトロンを所定時間、前記フローティングゲートに注入するように構成されると共に、
    　前記不揮発性半導体メモリ装置は、
    　ｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数の単位で前記メモリセルアレイを列方向に分割して構成される複数のメモリセルブロックが配置され、
    　前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
    　対となる２つの行ごとに設けられるソース線であって、前記２つの行のメモリセルのトランジスタのソースを列方向に沿って共通接続するソース線と、
    　前記ソース線ごとに設けられる２つのスイッチ用トランジスタであって、前記対となる２つの行デコーダの一方からの信号により当該ソース線をＧＮＤに接地またはオープンにするかを選択する第１のスイッチ用トランジスタ、および前記対となる２つの行デコーダの他方からの信号により当該ソース線をＧＮＤに接地またはオープンにするかを選択する第２のスイッチ用トランジスタと、
    　各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成し、当該行選択信号の電圧レベルを選択してワード線に印加するとともに、２つで対をなし、一方から前記第１のスイッチ用トランジスタをオン・オフする制御信号を出力し、他方から前記第２のスイッチ用トランジスタをオン・オフする制御信号を出力する行デコーダと、
    　アドレス信号を受けて前記メモリセルを列方向に前記Ｉ／Ｏビット数の単位で選択する列選択信号を出力する列デコーダと、
    　前記列デコーダから出力される選択信号を第２の信号電圧に変換する第２のレベルシフト回路と、
    　前記メモリセルブロックごとに設けられる前記Ｉ／Ｏビット数単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧をゲート入力とし、選択されたメモリセルブロックから前記Ｉ／Ｏビット数のメモリセルのビット線を選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
    　前記Ｉ／Ｏビット数の書き込データの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記第１トランジスタのドレインに印加する第４の電圧信号を出力する書き込み制御回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  55. 　前記行デコーダは、
    　メモリセルへのデータ書き込み時に、選択された行デコーダである場合に前記ワード線に第１の信号電圧を出力すると共に、当該行デコーダに対応する前記スイッチ用トランジスタをオンにする書き込みモードと、
    　メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に０Ｖを出力し、当該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に所定の電圧信号を出力し、当該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第１の消去モードと、
    　メモリセルのデータ消去時に、選択された行デコーダである場合に、前記ワード線に０Ｖを出力し、当該行デコーダに対応する前記スイッチ用トランジスタをオンにする信号を出力すると共に、非選択の行デコーダである場合に、前記ワード線に０Ｖを出力すると共に、当該行デコーダに対応する前記スイッチ用トランジスタをオフにする信号を出力する第２の消去モードと、
    　を備える請求項５４に記載の不揮発性半導体メモリ装置。
  56. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルはその構成部分のレイアウトとして、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のｎ型ウェルと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、その左端部側の領域が前記ｎ型ウェルの表面に対向し、かつ右端部側の領域が前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
    　前記ｎ型ウェルの前記フローティングゲートと対向する領域の左側に隣接して、所定の幅と深さを持って左右方向に形成されると共にコントロールゲート配線への接続端子となるｐ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、コンタクトにより前記ｐ型拡散層と接続されるコントロールゲート配線と、
    　前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層にコンタクトにより接続される第２のメタル配線と、
    　を備えると共に、
    　前記各メモリセルの配置において、
    　前記ｎ型ウェルを互いに共通にして左右に対称に配置される２つの前記メモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つのメモリセルとの計４つのメモリセルを配置の基本単位として、
    　前記構成の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する不揮発性半導体メモリ装置。
  57. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルはその構成部分のレイアウトとして、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートと、
    　前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
    　前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
    　を備えると共に、
    　前記各メモリセルの配置において、
    　前記コントロールゲートの接続端子となる第３のｎ型拡散層を互いに共有するようにして左右に対称に配置される２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして、下方向に対称に配置される２つのメモリセルの計４つのメモリセルを配置の基本単位として、
    　前記構成の基本単位となる４つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する不揮発性半導体メモリ装置。
  58. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルはその構成部分のレイアウトとして、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、
    　前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
    　前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
    　を備えると共に、
    　前記各メモリセルの配置において、
    　前記コントロールゲートの接続端子となる第３のｎ型拡散層を互いに共有するようにして左右に対称に配置され前記２つのメモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして、下方向に対称に配置される２つのメモリセルの計４つのメモリセルを配置の基本単位として、
    　前記構成の基本単位となる４つのメモリセルを、左右向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する不揮発性半導体メモリ装置。
  59. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記メモリセルはその構成部分のレイアウトとして、
    　前記半導体基板上の第１の方向を上下方向で表し、前記第１の方向と直交する第２の方向を左右方向で表した場合に、
    　前記上下方向に、トランジスタのドレインとなる第１のｎ型拡散層と、トランジスタのチャネルを形成するゲート領域部と、トランジスタのソースとなる第２のｎ型拡散層とが順次に配置される方形状のトランジスタ形成部と、
    　前記トランジスタ形成部の左側あるいは右側に、当該トランジスタ形成部と平行にかつ半導体基板表面から所定の距離を隔てて配置されると共に、前記トランジスタのドレインにコンタクトにより接続される第１のメタル配線と、
    　前記半導体基板上において、前記トランジスタ形成部の左側に、所定の幅と深さを持って左右方向に形成される方形状のディプリーションタイプのチャネルインプラと、
    　前記半導体基板表面に対向して左右方向に配置されると共に、左端部側の領域が前記チャネルインプラの表面に対向し、かつ右端部側の領域が前記トランジスタの前記ゲート領域部に対向するように配置される方形状のフローティングゲートであって、前記チャネルインプラの表面に対向する左端部の領域に方形状の面積拡張部を備えて配置されるフローティングゲートと、
    　前記チャネルインプラの左側に隣接し、所定の幅と深さを持って左右方向に形成されると共に、前記コントロールゲート配線への接続端子となる第３のｎ型拡散層と、
    　前記フローティングゲートに対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第３のｎ型拡散層とコンタクトにより接続されるコントロールゲート配線と、
    　前記トランジスタのソースとなる第２のｎ型拡散層に対向するようにして前記半導体基板表面から所定の距離を隔てて左右方向に配置されると共に、前記第２のｎ型拡散層とコンタクトにより接続される第２のメタル配線と、
    　を備えると共に、
    　前記各メモリセルの配置において、
    　前記コントロールゲートの接続端子となる第３のｎ型拡散層を互いに共有するようにして２つの前記メモリセルを左右対称に配置し、当該左右に対称に配置された２つのメモリセルに対して上方向に対称にメモリセルを配置し、これらの４つのメモリセルを単位として、左右方向にメモリセルアレイとして配列すると共に、
    　前記左右方向に配列されたメモリセルアレイを上下方向に平行に並べて配置する不揮発性半導体メモリ装置。
  60. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列してメモリセルアレイが構成される不揮発性半導体メモリ装置であって、
    　前記各メモリセルは、請求項１４に記載の不揮発性半導体メモリ素子であって、ｎ型ウェルに所望の電圧を印加するための第４のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、
    　前記不揮発性半導体メモリ装置は、
    　列アドレスｎビット（ｎ≧１）とｉｏビット（ｉｏ≧１）の入出力Ｉ／Ｏビット数とを基に、前記メモリセルアレイを列方向に前記列アドレスｎビット単位で、前記Ｉ／Ｏビット数に分割して構成される複数のメモリセルブロックが配置され、
    　前記各メモリセルのトランジスタのドレインが行方向に沿って共通接続される複数のビット線と、
    　各行ごとに設けられるワード線であって、前記メモリセルのトランジスタのコントロールゲートを列方向に沿って共通接続するワード線と、
    　各メモリセルのトランジスタのソースが共通接続されるソース線と、
    　各行ごとに設けられる行デコーダであって、アドレス信号を受けて前記メモリセルを選択する行選択信号を生成する行デコーダと、
    　前記各行デコーダから出力される行選択信号を前記ワード線に印加する第１の信号電圧の信号に変換する第１のレベルシフト回路と、
    　前記メモリセルブロックにおける列方向のビット数ｎに対応して設けられる列デコーダであって、前記各メモリセルブロックから１つのメモリセルを選択する列選択信号を出力するｎ個の列デコーダと、
    　前記列デコーダから出力される列選択信号を第２の信号電圧の信号に変換する第２のレベルシフト回路と、
    　前記メモリセルブロックのそれぞれに対して設けられるｎビット単位の列選択トランジスタであって、前記第２のレベルシフト回路から出力される第２の信号電圧をゲート入力とし、各メモリセルブロックから１つのメモリセルのビット線を選択し、前記Ｉ／Ｏビット数のメモリセルを選択する列選択トランジスタと、
    　前記列選択トランジスタにより選択された前記Ｉ／Ｏビット数のビット線に当該列選択トランジスタを介して接続される前記Ｉ／Ｏビット数のデータ入出力線と、
    　前記Ｉ／Ｏビット数の書き込データの入力信号を受けてデータの書き込みおよびデータ消去を行う際に、前記データ入出力線を通して前記トランジスタのドレインに印加する第３の電圧信号を出力する書き込み制御回路と、
    　前記データ入出力線に読み出されたメモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　を備える不揮発性半導体メモリ装置。
  61. 　半導体基板上に標準ＣＭＯＳプロセスで構成されるフローティングゲートタイプの１層ポリシリコン不揮発性メモリ素子であるメモリセルのそれぞれを、ワード線とデータ線の交点にマトリックス状に配列して構成される不揮発性半導体メモリ装置であって、
    　前記各メモリセルは、請求項１４に記載の不揮発性半導体メモリ素子であって、ｎ型ウェルに所望の電圧を印加するための第４のｎ型拡散層と第３のメタル配線を有する不揮発性半導体メモリ素子で構成されると共に、
    　前記各メモリセルの配置において、
    　前記ｎ型ウェルを互いに共通にして左右に対称に配置される２つの前記メモリセルと、当該左右に対称に配置された２つのメモリセルに対して、前記第２のメタル配線を互いに共通にして下方向に対称に配置される２つのメモリセルと、の計４つのメモリセルを配置の基本単位として、
    　前記構成の基本単位となる４つのメモリセルを、左右方向に平行に並べて配置すると共に、上下方向にも平行に並べて配置する不揮発性半導体メモリ装置。
  62. 　半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルを、複数個格子状に配列して有する不揮発性半導体メモリ装置であって、
    　前記各不揮発性半導体メモリセルが、
    　共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、
    　前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、
    　前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものであり、かつ、前記コントロールゲートと複数の前記フローティングゲート型トランジスタの各フローティングゲートとの間に形成された複数のキャパシタが同一のｎ型拡散層内に形成されたものであって、
    　前記ｎ型拡散層が複数の不揮発性半導体メモリセルで共用されている不揮発性半導体メモリ装置。
  63. 　半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルを、複数個格子状に配列して有する不揮発性半導体メモリ装置であって、
    　前記各不揮発性半導体メモリセルが、
    　共通の前記コントロールゲートで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタと、
    　前記複数のフローティングゲート型トランジスタと直列に接続され、前記セレクトゲートに接続される選択トランジスタとを有し、
    　前記複数のフローティングゲート型トランジスタと前記選択トランジスタとが前記半導体基板上で直線状に配列されたものであって、前記複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものであり、
    　前記不揮発性半導体メモリセルを指定するアドレス信号をデコードした信号と、前記不揮発性半導体メモリセルの書き込み信号とに基づいて生成した制御信号を、所定の前記コントロールゲートに出力する出力部を有するデコーダを備えている不揮発性半導体メモリ装置。
  64. 　前記デコーダが、前記書き込み信号に応じて、データ消去時と読み出し時に前記出力部の出力電圧を０Ｖとする請求項６３に記載の不揮発性半導体メモリ装置。
  65. 　半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる複数の不揮発性半導体メモリセルを有する不揮発性半導体メモリ装置であって、
    　前記複数の不揮発性半導体メモリセルは、
    　ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
    　フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた複数のメモリ素子と、
    　を有し、
    　前記複数のメモリ素子に対してデータを書き込む場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第１の端子に第１の電圧を印加し、前記第２の端子に前記第１の電圧より低い電圧を印加して行い、
    　前記複数のメモリ素子に対してデータを消去する場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第１の端子に前記第１の電圧より高い電圧を印加し、前記第２の端子をオープンにして行い、
    　前記複数のメモリ素子からデータを読み出す場合、前記セレクト信号により、前記セレクトトランジスタをオンにし、前記第２の端子に前記第１の電圧より低い電圧を印加して行い、
    　前記不揮発性半導体メモリセルが行列状に配置されたメモリセルアレイと、
    　前記複数の不揮発性半導体メモリセルの前記ドレイン端子が、列ごとに共通に接続された複数のドレイン線と、
    　前記複数のドレイン線それぞれに接続された複数の列選択ゲートと、
    　前記複数のドレイン線と前記複数の列選択ゲートを経由して接続されたデータ入出力線と、
    　前記データ入出力線に読み出された前記不揮発性半導体メモリセルのデータを増幅して外部に出力するセンスアンプ回路と、
    　前記複数の不揮発性半導体メモリセルが有する前記セレクトトランジスタのゲートが、行ごとに共通接続された複数のセレクトゲート線と、
    　前記複数の不揮発性半導体メモリセルの前記ソース端子が、行ごとに共通に接続された複数のソース線と、
    　外部から入力される記憶領域を選択するアドレス信号及び動作を示す命令信号に基づいて、前記列選択ゲートのオン及びオフを切り替え、前記複数のセレクトゲート線及び前記複数のソース線に電圧を印加する制御部と、
    　を備える不揮発性半導体メモリ装置。
  66. 　前記複数のソース線の全てに接続されたソースドライバを備え、
    　前記複数の不揮発性半導体メモリセルの全てに対して一括して消去を行う場合、
    　前記制御部が、前記複数の不揮発性半導体メモリセルの前記複数のセレクトゲート線の全てに前記セレクトトランジスタがオフになる電圧を印加し、前記ソースドライバが前記第１の電圧より低い電圧を印加する請求項６５に記載の不揮発性半導体メモリ装置。
  67. 　前記複数の不揮発性半導体メモリセルを複数のブロックに行単位で分け、
    　前記複数のブロックそれぞれのソース線が接続されるソースドライバを複数備え、
    　複数の行の前記不揮発性半導体メモリセルに対して消去するブロック消去を行う場合、
    　前記制御部が、前記複数の不揮発性半導体メモリセルの前記複数のセレクトゲート線の全てに前記セレクトトランジスタがオフになる電圧を印加し、前記複数のソースドライバが前記第１の電圧より低い電圧を印加する請求項６５に記載の不揮発性半導体メモリ装置。
  68. 　半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、
    　前記不揮発性半導体メモリセルは、
    　ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
    　フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた第１のメモリ素子及び第２のメモリ素子と、
    　を有し、
    　前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、
    　前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、
    　前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
    　前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
    　前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、
    　前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
    　前記第２のメモリ素子のドレインを形成する第４のｎ型拡散層と
    　が第１の方向に向かって順に直列に配置されるトランジスタ形成部と、
    　前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、
    　前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、
    　前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線と、
    　を備えると共に、
    　前記複数の不揮発性半導体メモリセルの配置において、
    　前記第１のｎ型拡散層及び前記第１のメタル配線を互いに共通にして、前記第１のメタル配線に対して前記第１の方向に対称に配置される２つの前記不揮発性メモリセルを配置の基本単位として、
    　前記配置の基本単位をマトリックス状に並べて配置し、
    　前記第１の方向と垂直な方向に隣接する不揮発性半導体メモリセルの前記第１のポリシリコン及び前記第３のメタル配線それぞれは、前記第１の方向と垂直な方向に直線状に接続される不揮発性半導体メモリ装置。
  69. 　半導体基板上に論理回路を形成するＣＭＯＳトランジスタと同様なプロセスで構成されるＭＯＳトランジスタからなる不揮発性半導体メモリセルを複数配置して構成される不揮発性半導体メモリ装置であって、
    　前記不揮発性半導体メモリセルは、
    　ドレインを前記第１の端子に接続され、ゲートにセレクト信号が印加されたセレクトトランジスタと、
    　フローティングゲート型の１層ポリシリコントランジスタであって、ドレインが前記セレクトトランジスタのソースと接続され、ソースが第２の端子に接続された並列に設けられた第１のメモリ素子、第２のメモリ素子及び第３のメモリ素子と、
    　を有し、
    　前記不揮発性半導体メモリセルは、構成部分のレイアウトとして、
    　前記セレクトトランジスタのドレインを形成する第１のｎ型拡散層と、
    　前記セレクトトランジスタのゲート電極を形成する第１のポリシリコンと、
    　前記セレクトトランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
    　前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
    　前記第１のメモリ素子のソース及び前記第２のメモリ素子のソースを形成する第３のｎ型拡散層と、
    　前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
    　前記第２のメモリ素子のドレイン及び前記第３のメモリ素子のドレインを形成する第４のｎ型拡散層と、
    　前記第３のメモリ素子のフローティングゲート電極を形成する第４のポリシリコンと、
    　前記第３のメモリ素子のソースを形成する第５のｎ型拡散層と
    　が第１の方向に向かって順に直列に配置されるトランジスタ形成部と、
    　前記第１のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第１のメタル配線と、
    　前記第２のｎ型拡散層及び前記第４のｎ型拡散層それぞれとコンタクトを介して接続され、前記第１の方向と同じ方向に配置される第２のメタル配線と、
    　前記第３のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第３のメタル配線と、
    　前記第５のｎ型拡散層にコンタクトを介して接続され、前記第１の方向に対して垂直方向に配置される第４のメタル配線と
    　を備えると共に、
    　前記不揮発性半導体メモリセルの配置において、
    　前記第１のｎ型拡散層及び前記第１のメタル配線を共用し、前記第１のメタル配線に対して前記第１の方向に対称に配置され、且つ、前記第５のｎ型拡散層及び前記第４のメタル配線を共用し、前記第４のメタル配線に対して前記第１の方向に対称に配置される複数の前記不揮発性半導体メモリセルを列とし、
    　前記列を前記第１の方向に対して垂直な方向に平行に並べて前記不揮発性半導体メモリセルをマトリックス状に配置し、
    　前記列は、それぞれ当該列に含まれる前記不揮発性半導体メモリセルが備える前記第１のメタル配線と接続し、当該列に沿って前記第１の方向に配置される第５のメタル配線を備え、
    　前記第１の方向に対して垂直な方向に隣り合う前記不揮発性半導体メモリセルの前記第１のポリシリコン、前記第３のメタル配線及び前記第４のメタル配線は、それぞれ前記第１の方向に対して垂直な方向に直線状に接続される不揮発性半導体メモリ装置。
  70. 　半導体基板上に形成されるＭＯＳトランジスタからなる複数の不揮発性半導体メモリセルを配置したメモリセルアレイを備える不揮発性半導体メモリ装置であって、
    　前記不揮発性半導体メモリセルは、
    　ドレインに第１の端子が接続され、ゲートに第１のセレクト端子に接続された第１の選択トランジスタと、
    　ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第１のメモリ素子と、
    　ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第２のメモリ素子と、
    　ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタと
    　を有すると共に、
    　前記複数の不揮発性半導体メモリセルは、マトリックス状に配置され、
    　前記マトリックス状に配置された前記不揮発性半導体メモリセルの列ごとにコントロールゲート線、ドレイン線及びソース線が設けられ、
    　それぞれの前記コントロールゲート線には、当該コントロールゲート線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記コントロールゲート端子全てが共通接続され、
    　それぞれの前記ドレイン線には、当該ドレイン線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記ドレイン端子全てが共通接続され、
    　それぞれの前記ソース線には、当該ソース線が設けられた前記列の前記不揮発性半導体メモリセルが有する前記ソース端子全てが共通接続され、
    　前記マトリックス状に配置された前記不揮発性半導体メモリセルの行ごとに第１のセレクトゲート線及び第２のセレクトゲート線が設けられ、
    　前記第１のセレクトゲート線には、当該第１のセレクトゲート線が設けられた前記行の前記不揮発性半導体メモリセルが有する前記第１のセレクトゲート端子全てが共通接続され、
    　前記第２のセレクトゲート線には、当該第２のセレクトゲート線が設けられた前記行の前記不揮発性半導体メモリセルが有する前記第２のセレクトゲート端子全てが共通接続される不揮発性半導体メモリ装置。
  71. 　前記半導体基板に印加する電圧を基準電圧として、
    　選択された前記不揮発性半導体メモリセルにデータの書き込みを行う場合、
    　当該不揮発性半導体メモリセルに接続された前記コントロールゲート線に第４の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第３の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に０Ｖの電圧を印加し、
    　前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記第１のメモリ素子及び前記第２のメモリ素子のフローティングゲートから前記半導体基板へファウラーノルトハイムのトンネル電流を流し、当該フローティングゲートに電子が注入されて蓄積され、
    　選択された前記不揮発性半導体メモリセルのデータの消去を行う場合、
    　当該不揮発性半導体メモリセルに接続された前記コントロールゲート線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第８の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に第５の電圧を印加し、
    　前記第１の選択トランジスタ及び前記第２の選択トランジスタをオンにして、前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソースからそれぞれのフローティングゲートへファウラーノルトハイムのトンネル電流を流し、当該フローティングゲートから電子を放出させ、
    　選択された不揮発性半導体メモリセルが記憶するデータを読み出す場合、
    　当該不揮発性半導体メモリセルに接続された前記コントロールゲート線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線に第６の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ソース線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第７の電圧を印加し、
    　当該不揮発性半導体メモリセルに電流が流れるか否かで記憶されているデータを検出し、
    　選択された前記行を構成する前記不揮発性半導体メモリセルに対して同時に書き込みを行うページ書き込みを行う場合、
    　前記列ごとの前記コントロールゲート線全てに前記第４の電圧を印加し、前記選択された前記行に接続される前記第１のセレクトゲート線及び第２のセレクトゲート線に前記第３の電圧を印加し、当該列に接続される前記ドレイン線及び前記ソース線に０Ｖの電圧を印加し、
    　当該列を構成する前記不揮発性半導体メモリセルそれぞれの前記第１のメモリセル及び前記第２のメモリセルのフローティングゲートから前記半導体基板へファウラーノルトハイムのトンネル電流を流し、当該フローティングゲートに電子が注入されて蓄積され、
    　選択された前記行を構成する前記不揮発性半導体メモリセルに対して同時に消去を行うページ消去を行う場合、
    　前記列ごとに設けられる前記コントロールゲート線全てに対して０Ｖの電圧を印加し、前記列ごとに設けられる全ての前記ドレイン線及び全ての前記ソース線に前記第５の電圧を印加し、選択された前記行に設けられる前記第１のセレクトゲート線及び前記第２のセレクトゲート線に前記第８の電圧を印加し、
    　当該列を構成する前記不揮発性半導体メモリセルそれぞれが有する前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソース近傍に高電界を加えて、当該メモリ素子のフローティングゲートにファウラーノルトハイムのトンネル電流を流し、当該フローティングゲートから電子を放出させる請求項７０に記載の不揮発性半導体メモリ装置。
  72. 　選択された前記不揮発性半導体メモリセルに対して当該不揮発性半導体メモリセルが有する前記第１のメモリ素子及び前記第２のメモリ素子の閾値電圧が予め設定された書き込み状態の閾値電圧以上に変化しているかベリファイを行う場合、
    　当該不揮発性半導体メモリセルに接続された前記ドレイン線に前記第６の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に前記第６の電圧より高い前記第７の電圧を印加し、当該不揮発性半導体メモリセルに接続されたコントロールゲート線に電圧を印加して、当該不揮発性半導体メモリセルに電流が流れたか否かで閾値電圧を検出する請求項７１に記載の不揮発性半導体メモリ装置。
  73. 　半導体基板上に形成されるＭＯＳトランジスタである第１のメモリ素子及び第２のメモリ素子と、当該メモリ素子を選択するＭＯＳトランジスタである第１の選択トランジスタ、第２の選択トランジスタから構成される不揮発性半導体メモリセルを複数配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、
    　前記不揮発性半導体メモリセルは、
    　前記第１の選択トランジスタのドレインを形成する第１のｎ型拡散層と、
    　前記第１の選択トランジスタのゲート電極を形成する第１のポリシリコンと、
    　前記第１の選択トランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
    　前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
    　前記第１のメモリ素子のソース及び前記第２のメモリ素子のドレインを形成する第３のｎ型拡散層と、
    　前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
    　前記第２のメモリ素子のソース及び前記第２の選択トランジスタのドレインを形成する第４のｎ型拡散層と、
    　前記第２の選択トランジスタのゲート電極を形成する第４のポリシリコンと、
    　前記第２の選択トランジスタのソースを形成する第５のｎ型拡散層と
    　が順に直列方向に配置されたトランジスタ形成部と、
    　前記トランジスタ形成部と平行に前記直列方向に配置され、且つ、前記第２のポリシリコン及び前記第３のポリシリコンと交差する位置に配置された第６の拡散層と、
    　前記第６の拡散層とコンタクトを介して接続された前記直列方向に配置された第１のメタル配線と
    　を備えると共に、
    　前記メモリセルアレイの配置として、
    　前記複数の不揮発性半導体メモリセルは、マトリックス状に並べられて配置され、
    　前記複数の不揮発性半導体メモリセルは、それぞれ、前記直列方向に隣接する一方の前記不揮発性半導体メモリセルと前記第１のｎ型拡散層を共用し、更に、隣接する他方の前記不揮発性半導体メモリセルと前記第５のｎ型拡散層を共用し、
    　前記直列方向に平行に配置された前記メモリ素子は、前記第１のメタル配線が直線状に共通接続され、前記第１のｎ型拡散層がコンタクトを介してドレイン線に共通接続され、前記第５のｎ型拡散層がコンタクトを介してソース線に共通接続され、
    　前記直列方向に対して垂直方向に平行に配置された前記メモリ素子は、当該垂直方向に隣接する前記不揮発性半導体メモリセルの前記第１のポリシリコン及び前記第４のポリシリコンそれぞれが共通接続される不揮発性半導体メモリ装置。
  74. 　半導体基板上に形成されるＭＯＳトランジスタからなる複数の不揮発性半導体メモリセルを配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、
    　前記複数の不揮発性半導体メモリセルは、
    　ドレインに第１の端子が接続され、ゲートに第１のセレクト端子に接続された第１の選択トランジスタと、
    　ドレインに前記第１の選択トランジスタのソースが接続され、コントロールゲートにコントロールゲート端子が接続された第１のメモリ素子と、
    　ドレインに前記第１のメモリ素子のソースが接続され、コントロールゲートに前記コントロールゲート端子が接続された第２のメモリ素子と、
    　ドレインに前記第２のメモリ素子のソースが接続され、ソースに第２の端子が接続され、ゲートに第２のセレクト端子が接続された第２の選択トランジスタと
    　を有し、
    　前記メモリセルアレイは、
    　前記不揮発性半導体メモリセルが行方向及び列方向にマトリックス状に配置され、
    　前記不揮発性半導体メモリセルの列ごとに前記コントロールゲートに共通接続されたコントロールゲート線と、
    　前記不揮発性半導体メモリセルの列ごとに前記ドレイン端子と共通接続されたドレイン線と、
    　前記不揮発性半導体メモリセルの列ごとに前記ソース端子と共通接続されたソース線と、
    　前記不揮発性半導体メモリセルの行ごとに前記第１のセレクトゲート端子に接続された第１のセレクトゲート線と、
    　前記不揮発性半導体メモリセルの行ごとに前記第２のセレクトゲート端子に接続された第２のセレクトゲート線と
    　を有し、
    　前記ドレイン線とドレイン電源線との間に設けられた第１のスイッチと、
    　前記ソース線とソース電源線との間に設けられた第２のスイッチと、
    　前記コントロールゲート線と第１のゲート電源線との間に設けられた第３のスイッチと、
    　前記コントロールゲート線と第２のゲート電源線との間に設けられた第４のスイッチと、
    　前記メモリセルアレイに含まれる前記不揮発性半導体メモリセルを選択するアドレス信号と、書き込み、消去及び読み出しのいずれかの動作を示す命令信号とが入力され、入力された前記アドレス信号と前記命令信号とに基づいて、前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチ、前記第１のゲート電源線、前記第２のゲート電源線、前記第１のセレクトゲート線及び前記第２のセレクトゲート線に電圧を印加して、前記アドレス信号で選択された前記不揮発性半導体メモリセルに対して前記命令信号に対応した動作を行う制御部と、
    　を備える不揮発性半導体メモリ装置。
  75. 　請求項３２に記載の不揮発性半導体メモリセルを複数用いたメモリセルアレイを有する不揮発性半導体メモリ装置であって、
    　前記メモリセルアレイは、
    　行方向及び列方向のマトリックス状に配置された複数の前記不揮発性半導体メモリセルと、
    　前記マトリックス状に配置された前記不揮発性半導体メモリセルの列ごとに前記第１のコントロールゲート端子に共通接続されたコントロールゲート線と、
    　前記マトリックス状に配置された列ごとに、前記不揮発性半導体メモリセルの前記ドレイン端子と共通接続されたドレイン線と、
    　前記マトリックス状に配置された列ごとに、前記不揮発性半導体メモリセルの前記ソース端子と共通接続されたソース線と、
    　前記マトリックス状に配置された行ごとに、前記不揮発性半導体メモリセルの前記第１のセレクトゲート端子と共通接続された第１のセレクトゲート線と、
    　前記マトリックス状に配置された行ごとに、前記不揮発性半導体メモリセルの前記第２のセレクトゲート端子と共通接続された第２のセレクトゲート線と、
    　を有し、
    　前記ドレイン線とドレイン電源線との間に設けられた第１のスイッチと、
    　前記ソース線とソース電源線との間に設けられた第２のスイッチと、
    　前記コントロールゲート線と第１のゲート電源線との間に設けられた第３のスイッチと、
    　前記コントロールゲート線と第２のゲート電源線との間に設けられた第４のスイッチと、
    　前記メモリセルアレイに含まれる前記不揮発性半導体メモリセルを選択するアドレス信号と、書き込み、消去及び読み出しのいずれかの動作を示す命令信号とが入力され、入力された前記アドレス信号及び前記命令信号に基づいて前記第１のスイッチ、前記第２のスイッチ、前記第３のスイッチ及び前記第４のスイッチ、前記第１のゲート電源線、前記第２のゲート電源線、前記第１のセレクトゲート線及び前記第２のセレクトゲート線に電圧を印加して、前記アドレス信号で選択された前記不揮発性半導体メモリセルに対して前記命令信号に対応した動作を行う制御部と、
    　を有し、
    　前記行方向に隣接した前記不揮発性半導体メモリセルは、互いに前記コントロールゲート線を共有し、前記複数の不揮発性半導体メモリセルが有する前記第１のコントロールゲート端子と前記第２のコントロールゲート端子とは、互いに異なる前記コントロールゲート線に接続される不揮発性半導体メモリ装置。
  76. 　前記半導体基板に印加する電圧を基準電圧とし、
    　書き込みの動作を行う場合、前記制御部は、
    　選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第１の電圧を印加し、
    　当該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に０Ｖの電圧を印加し、
    　選択された前記不揮発性半導体メモリセルと前記コントロールゲートを共用する前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線と、前記第２のセレクトゲート線とを近傍セレクトゲート線とし、当該不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線と、前記近傍セレクトゲート線とに前記第１の電圧を印加し、
    　予め定めた時間が経過後に前記近傍セレクトゲート線に印加する電圧を０Ｖに変更し、
    　選択された前記不揮発性半導体メモリセルに接続された前記コントロールゲート線に第４の電圧を印加し、
    　選択された前記不揮発性半導体メモリセルの前記第１のメモリ素子のドレイン付近及び前記第２のメモリ素子のソース付近に高電界を加え、前記第１のメモリ素子及び前記第２のメモリ素子それぞれのコントロールゲートから前記半導体基板にファウラーノルトハイムのトンネル電流を発生させ、当該メモリ素子それぞれのフローティングゲートに電子が注入されて蓄積されると共に、隣接する列の前記不揮発性半導体メモリセルの前記第１のメモリ素子及び前記第２のメモリ素子それぞれのフローティングゲートには、カップリングにより電位を上げて加えられる電界を緩和し、誤書き込みを防ぎ、
    　消去の動作を行う場合、前記制御部は、
    　選択された不揮発性半導体メモリセルに接続された２つの前記コントロールゲート線に０Ｖの電圧を印加し、
    　選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に第８の電圧を印加し、
    　選択された前記不揮発性半導体メモリセルに接続された前記ドレイン線及び前記ソース線に第５の電圧を印加し、
    　選択された前記不揮発性半導体メモリセルの前記第１のメモリ素子のドレイン付近及び前記第２のメモリ素子のソース付近に高電界を加え、前記第１のメモリ素子のドレイン及び前記第２のメモリ素子のソースからそれぞれのコントロールゲートにファウラーノルトハイムのトンネル電流を発生させ、当該メモリ素子それぞれのフローティングゲートから電子を放出させ、
    　読み出しの動作を行う場合、前記制御部は、
    　選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び第２のセレクトゲート線に第７の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ドレイン線に第６の電圧を印加し、当該不揮発性半導体メモリセルに接続された前記ソース線に０Ｖの電圧を印加し、当該不揮発性半導体メモリセルに接続された前記コントロールゲート線に前記第６の電圧を印加し、当該不揮発性半導体メモリセルと前記コントロールゲート線を共用する前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線、前記第２のセレクトゲート線、前記ドレイン線及び前記ソース線に０Ｖを印加し、
    　選択された前記不揮発性半導体メモリセルに電流が流れるか否かで記憶されているデータを読み出し、
    　選択された前記不揮発性半導体メモリセルに対して当該不揮発性半導体メモリセルが有する前記第１のメモリ素子及び前記第２のメモリ素子の閾値電圧が予め設定された書き込み状態の閾値電圧以上に変化しているかベリファイの動作を行う場合、前記制御部は、選択された前記不揮発性半導体メモリセルに接続された前記第１のセレクトゲート線及び前記第２のセレクトゲート線に前記第７の電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記ドレイン線に前記第６の電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記ソース線に０Ｖの電圧を印加し、選択された前記不揮発性半導体メモリセルに接続された前記第１のメモリ素子及び前記第２のメモリ素子のいずれか一方のメモリ素子にデータ読み出し時に印加する電圧より高い前記第１の電圧を印加し、他方のメモリ素子に閾値電圧を確認するための電圧を印加し、
    　選択された不揮発性半導体メモリセルに接続された前記第１のセレクトゲート及び前記第２のセレクトゲートをオンにし、前記一方のメモリ素子をオンにし、前記他方のメモリ素子がオンになるか否かを流れる電流により検出する請求項７５に記載の不揮発性半導体メモリ装置。
  77. 　半導体基板上に形成されるＭＯＳトランジスタである第１のメモリ素子及び第２のメモリ素子と、当該メモリ素子を選択するＭＯＳトランジスタである第１の選択トランジスタ、第２の選択トランジスタから構成される不揮発性半導体メモリセルを配置したメモリセルアレイを有する不揮発性半導体メモリ装置であって、
    　前記第１の選択トランジスタのドレインを形成する第１のｎ型拡散層と、
    　前記第１の選択トランジスタのゲート電極を形成する第１のポリシリコンと、
    　前記第１の選択トランジスタのソース及び前記第１のメモリ素子のドレインを形成する第２のｎ型拡散層と、
    　前記第１のメモリ素子のフローティングゲート電極を形成する第２のポリシリコンと、
    　前記第１のメモリ素子のソース及び前記第２のメモリ素子のドレインを形成する第３のｎ型拡散層と、
    　前記第２のメモリ素子のフローティングゲート電極を形成する第３のポリシリコンと、
    　前記第２のメモリ素子のソース及び前記第２の選択トランジスタのドレインを形成する第４のｎ型拡散層と、
    　前記第２の選択トランジスタのゲート電極を形成する第４のポリシリコンと、
    　前記第２の選択トランジスタのソースを形成する第５のｎ型拡散層と
    　が順に直列方向に配置されたトランジスタ形成部と、
    　前記トランジスタ形成部と平行に前記直列方向に、且つ、前記第２のポリシリコンと交差する位置に配置された第６の拡散層と、
    　前記トランジスタ形成部と平行に、且つ、前記トランジスタ形成部に対して前記第６のｎ型拡散層と反対側に前記直列方向に、且つ、前記第３のポリシリコンと交差する位置に配置された第７の拡散層と、
    　前記第６の拡散層とコンタクトを介して接続された前記直列方向に配置された第１のメタル配線と、
    　前記第７の拡散層とコンタクトを介して接続された前記直列方向に配置された第２のメタル配線と
    　を備えると共に、
    　前記メモリセルアレイの配置として、
    　前記複数の不揮発性半導体メモリセルは、行方向及び列方向にマトリックス状に並べられて配置され、
    　前記不揮発性半導体メモリセルは、それぞれ、前記直列方向に隣接する前記不揮発性半導体メモリセルと前記直列方向に垂直な方向に対して対称に配置され、隣接する前記不揮発性半導体メモリセルの一方と前記第１のｎ型拡散層を共用し、隣接する他方の前記不揮発性半導体メモリセルと前記第５のｎ型拡散層を共用し、
    　前記直列方向に隣接する前記不揮発性半導体メモリセルの前記第６の拡散層及び前記第７の拡散層は接続され、
    　前記直列方向に隣接する前記不揮発性半導体メモリセルの前記第１のメタル配線及び前記第２のメタル配線は接続され、
    　また、前記不揮発性半導体メモリセルは、前記直列方向の垂直な方向に隣接する前記不揮発性半導体メモリセルと、前記第６の拡散層、前記第１のメタル配線、前記第７の拡散層及び前記第２のメタル配線を共用し、前記第１のポリシリコン及び前記第４のポリシリコンが接続され、
    　更に、前記不揮発性半導体メモリセルは、前記列ごとに、前記第１のｎ型拡散層がコンタクトを介してドレイン線と共通接続され、前記第５のｎ型拡散層がコンタクトを介してソース線と共通接続される不揮発性半導体メモリ装置。
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