本発明は、不揮発性半導体記憶装置及びその書き込み方法に関する。特に、ディスターブストレスを緩和できるPチャネル型不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き込み方法に関する。
近年、不揮発性半導体記憶装置はNAND型に代表されるフラッシュメモリが携帯電話、携帯音楽プレーヤー、デジタルカメラ、デジタルビデオカメラ等の携帯機器におけるデータ記憶素子としては大きな市場を獲得している。NAND型、NOR型フラッシュメモリはこれを背景に大容量化、低コスト化を進め1Gbit〜16Gbitという半導体記憶素子として最大の記憶容量を有するチップを低価格で供給している。これらの市場は主に音や映像信号をデジタル化した膨大な量のデータを保存することを目的としたもので、不揮発性、大容量、低コストが強く求められるものである。
一方で、あらゆる機器にマイコン等のLSIが組み込まれるようになり、これに伴いこれら多くのLSIそれぞれに小〜中容量のデータを不揮発に記憶させておきたいという要求が高まってきている。このような目的のためには、大容量が必要ないことに加えて、EEPROMのように小さな単位(バイト〜数バイト程度)でのデータの書き換えが要求される。
フラッシュメモリ、EEPROMそれぞれの場合において重要なのは性能だけでなく不揮発性を特徴とする信頼性である。信頼性の中でも各動作時のディスターブストレスを緩和することは、動作マージンを大きくとることができ、信頼性向上につながる。特に、EEPROMの場合においては、小さな単位でのデータ書き換えをしなければいけない都合上、フラッシュメモリの場合と比べて、ディスターブストレスが多くなるため、技術難易度は高くなる。
ここで、ディスターブストレスについて従来のNOR型フラッシュメモリを参照して説明する。図42に示すように、NOR型フラッシュメモリのメモリセルアレイはN型ウェルNWに形成された複数のメモリセルM<n><n>、M<n+1><n>、M<n><n+1>、M<n+1><n+1>から構成される。個々のメモリセルは浮遊ゲート等の電荷蓄積層を有するP型MISトランジスタから構成されており、それぞれソース、ドレイン及びゲートを有している。n行のメモリセルM<n><n>、M<n><n+1>のゲート電極は行方向に配置されたメモリゲート線MG<n>に接続され、n+1行のメモリセルM<n+1><n>、M<n+1><n+1>のゲートは行方向に配置されたメモリゲート線MG<n+1>に接続されている。n列のメモリセルM<n><n>、M<n+1><n>のドレインは列方向に配置されたビット線BL<n>に接続され、n+1列のメモリセルM<n><n+1>、M<n+1><n+1>のドレインは列方向に配置されたビット線BL<n+1>に接続されている。このこれらメモリセルのソースは共通して行方向に配置されたソース線SLに接続されている。
メモリセルのソース及びドレインは非対称の構造を有し、ドレイン側からのB4−HE注入効率を高くしている。B4−HEとは、Back Bias assisted Band to Band tunneling induced Hot Electronの略であり、ゲートおよびN型ウェルに高電圧を印加することによりドレイン近傍のバンド間トンネリングにより発生した電子によるホットエレクトロンである。このホットエレクトロンを電荷蓄積層に注入して書き込みを行う。メモリセルに書き込みを行う際には、ウェルにバックゲート電圧(例えば、8V)を印加し、ソースに電源電圧VCC(例えば、1.8V)を印加して、ドレインに0V(非選択セルのドレインはVCC)を印加する。
図43及び図44を参照して、従来の不揮発性半導体記憶装置におけるディスターブの問題点を説明する。一般的にはディスターブには3種類がある。書き込むべき選択メモリセルと同一メモリゲート線に接続された他のメモリセルに発生するディスターブがゲートディスターブGD(Gate Disturb)である。書き込むべき選択メモリセルと同一ビット線に接続された他のメモリセルに発生するディスターブがドレインディスターブDD(Drain Disturb)である。書き込むべき選択メモリセルと異なったメモリゲート線及びビット線に接続された他のメモリセルにおいて発生するディスターブがウェルディスターブWD(Well Disturb)である。
図43は、NOR型フラッシュメモリのメモリセルアレイにおけるB4−HE書き込み動作時に各所に印加される電圧を示している。書き込みを禁止するために非選択ビット線に供給されるインヒビット電圧が1.8V(VCC)である例を示している。選択されたメモリセルがM<n><n>である。選択メモリゲート線MG<n>には8Vが、非選択メモリゲート線MG<n+1>には1.8V(VCC)が供給される。選択ビット線(書き込みをなすべきメモリセル)BL<n>には0Vが、非選択ビット線BL<n+1>には1.8V(VCC)が供給される。ソース線には1.8V(VCC)が、N型ウェルNWには8Vが印加される。
この場合、選択メモリセルM<n><n>のドレイン近傍のバンド間トンネル電流によるホットエレクトロンが電荷蓄積層に注入され、しきい値電圧がプラス方向にシフトする(しきい値の絶対値は小さくなる)。非選択メモリセルM<n><n+1>は、選択メモリセルM<n><n>と比較すれば、そのドレイン電圧のみが異なり、0V/1.8V(VCC)の違いのみで、選択/非選択を区別しなければならない。その結果、非選択メモリセルM<n><n+1>のしきい値も同時に変動してしまうおそれがある。これがゲートディスターブである。非選択メモリゲート線MG<n+1>には1.8V(VCC)が供給されるが、この電圧は、1.8V(VCC)以下にすることも可能である。しかし、低くしすぎると非選択メモリセルM<n+1><n>を経由してソース線から選択ビット線BL<n>にリーク電流が流れてしまうという問題がある。したがって、非選択メモリゲート線MG<n+1>の電圧はリーク電流が流れない程度まで低くすることができる。
図44は、NOR型フラッシュメモリのメモリセルアレイにおけるB4−HE書き込み動作時に各所に印加される電圧を示している。書き込みを禁止するために非選択ビット線に供給されるインヒビット電圧が3.6V(2VCC)である例を示している。選択されたメモリセルがM<n><n>である。選択メモリゲート線MG<n>には8Vが、非選択メモリゲート線MG<n+1>には1.8V(VCC)より高い電圧が供給される。選択ビット線(書き込みをなすべきメモリセル)BL<n>には0Vが、非選択ビット線BL<n+1>には3.6V(2VCC)が供給される。ソース線には1.8V(VCC)が、N型ウェルNWには8Vが印加される。
この場合、選択メモリセルM<n><n>のドレイン近傍のバンド間トンネル電流によるホットエレクトロンが電荷蓄積層に注入され、しきい値電圧がプラス方向にシフトする(しきい値の絶対値は小さくなる)。非選択メモリセルM<n><n+1>は、選択メモリセルM<n><n>と比較すれば、そのドレイン電圧が大きく異なり、0V/3.6V(2VCC)の違いで、選択/非選択を区別することができる。つまり、ゲートディスターブの問題は発生しにくくなる。一方で、非選択メモリセルM<n+1><n+1>が導通してしまわないように、非選択メモリゲート線MG<n+1>には高い電圧を供給しなくてはならない。この電圧が低すぎると非選択メモリセルM<n+1><n+1>を経由して非選択ビット線BL<n+1>からソース線SLにリーク電流が流れてしまう。しかし、非選択メモリゲート線MG<n+1>に供給される電圧を高くしすぎると、非選択メモリセルM<n+1><n>のしきい値電圧がプラス方向にシフトする(しきい値の絶対値は小さくなる)という問題が発生する。これがドレインディスターブである。
以上より、従来の不揮発性半導体記憶装置においては、ゲートディスターブとドレインディスターブのトレードオフの関係を満たす電圧設定を行う必要があり、その電圧設定は容易ではなかった。特に、ディスターブストレスの厳しいEEPROMにおいては、最適なバイアス条件を見つけることが非常に難しくなる。
特開2006−156925号公報
特開2006−128594号公報
特開2006−269697号公報
米国特許第5687118号
本発明は、B4−HE書き込み動作を適用したメモリセルにおいて、ディスターブストレスを緩和できるPチャネル型の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き込み方法を提供することにある。
上記課題を解決するため、本発明の一実施態様においては、半導体基板に形成されたN型ウェルと、それぞれ、N型ウェル表面に所定の間隔を開けて形成された第1のP+領域及び第2のP+領域と、N型ウェルの第1、第2のP+領域間を第1のチャネル領域とし、この第1のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第1のゲート絶縁膜及び第1の方向に延在する第1のゲート電極とを有する、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、第1の方向と直行する第2の方向に配置され、第1のP+領域と接続された第1の配線と、第2の方向に配置され、第2のP+領域と接続された第2の配線とを有することを特徴とする不揮発性半導体記憶装置を提供する。
また、上記課題を解決するため、本発明の他の実施態様においては、半導体基板に形成されたN型ウェルと、それぞれ、N型ウェル表面に所定の間隔を開けて形成された第1のP+領域、第2のP+領域及び第3のP+領域と、N型ウェルの第1、第2のP+領域間を第1のチャネル領域とし、この第1のチャネル領域の上方に形成された第1のゲート絶縁膜及び第1の方向に延在する第1のゲート電極と、N型ウェルの第2、第3のP+領域間を第2のチャネル領域とし、この第2のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第2のゲート絶縁膜及び第1の方向に延在する第2のゲート電極とを有する、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、第1の方向と直行する第2の方向に配置され、第1のP+領域と接続された第1の配線と、第2の方向に配置され、第3のP+領域と接続された第2の配線とを有することを特徴とする不揮発性半導体記憶装置を提供する。
また、上記課題を解決するため、本発明のさらに他の実施態様においては、半導体基板に形成さ半導体基板に形成されたN型ウェルと、それぞれ、N型ウェル表面に所定の間隔を開けて形成された第1のP+領域、第2のP+領域、第3のP+領域及び第4のP+領域と、N型ウェルの第1、第2のP+領域間を第1のチャネル領域とし、この第1のチャネル領域の上方に形成された第1のゲート絶縁膜及び第1の方向に延在する第1のゲート電極と、N型ウェルの第3、第4のP+領域間を第2のチャネル領域とし、この第2のチャネル領域の上方に形成された第2のゲート絶縁膜及び第1の方向に延在する第2のゲート電極とN型ウェルの第2、第3のP+領域間を第3のチャネル領域とし、この第3のチャネル領域の上方に形成されたトンネル絶縁膜、電荷蓄積層、第3のゲート絶縁膜及び第1の方向に延在する第3のゲート電極とを有する、複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、第1の方向と直行する第2の方向に配置され、第1のP+領域と接続された第1の配線と、第2の方向に配置され、第4のP+領域と接続された第2の配線とを有することを特徴とする不揮発性半導体記憶装置を提供する。
また、上記課題を解決するため、本発明の他の実施態様においては、第1、第2の配線を同電位Vd_Vsとし、N型ウェル及び電荷蓄積層上のゲート電極に、それぞれ、Vd_Vsより高電圧の正の電圧VbおよびVgを印加することにより、バンド間トンネリングにより発生した電子によるホットエレクトロンを発生させ、このホットエレクトロンを電荷蓄積層に注入してデータの書き込みを行うことを特徴とする不揮発性半導体記憶素子のデータ書き込み方法を提供する。
本発明によれば、B4−HE書き込み動作を適用したメモリセルにおいて、ディスターブストレスを緩和するPチャネル型の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き込み方法を提供することができる。
以下、本発明の実施の形態を、図面を参照しつつ、説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
図1乃至図7を参照して本発明の実施例1を説明する。
図1に示すように、本発明の実施例1にかかるNOR型フラッシュメモリのメモリセルアレイはN型ウェルNWに形成された複数のメモリセルM<n><n>、M<n+1><n>、M<n><n+1>、M<n+1><n+1>から構成される。個々のメモリセルは浮遊ゲート等の電荷蓄積層を有するP型MISトランジスタから構成されており、それぞれソース、ドレイン及びゲートを有している。n行のメモリセルM<n><n>、M<n><n+1>のゲート電極は行方向に配置されたメモリゲート線MG<n>に接続され、n+1行のメモリセルM<n+1><n>、M<n+1><n+1>のゲートは行方向に配置されたメモリゲート線MG<n+1>に接続されている。n列のメモリセルM<n><n>、M<n+1><n>のドレインは列方向に配置されたビット線BL<n>に接続され、n+1列のメモリセルM<n><n+1>、M<n+1><n+1>のドレインは列方向に配置されたビット線BL<n+1>に接続されている。このように、メモリセルアレイはAND型アレイの形態を有している。
さらに、n列のメモリセルM<n><n>、M<n+1><n>のソースは列方向に配置されたソース線SL<n>に接続され、n+1列のメモリセルM<n><n+1>、M<n+1><n+1>のソースは列方向に配置されたソース線SL<n+1>に接続されている。このように、ソース線SLはビット線と対になっており、メモリセルを構成するMISトランジスタのソース電圧はビット線毎に独立制御可能である。個々のメモリセルは1つのP型MISトランジスタから構成されている。
図2に、図1に示したメモリセルアレイを駆動するための回路を含めた不揮発性半導体記憶装置の全体構成を示す。この不揮発性半導体記憶装置は、図1に示したメモリセルアレイ(Memory Array)と、メモリゲート線MGを駆動するメモリゲート線ドライバ(MG Driver)と、ビット線BL及びソース線SLを駆動するYゲート(YG)、センスアンプ(Sense Amp)及び書き込みドライバ(Write Driver)から構成される。さらに、この不揮発性半導体記憶装置は、メモリゲート線ドライバ(MG Driver)、Yゲート(YG)、センスアンプ(Sense Amp)及び書き込みドライバ(Write Driver)を制御するための制御回路(Control Circuit)及びこれらに電源を供給する電源回路(Power Circuit)を有する。
図3Aには、図1に示したメモリセルアレイに含まれるメモリセル1つ分のレイアウトが示されている。ソース及びドレインは埋込拡散層によって形成されており、図中上下に隣接するメモリセルと接続されてビット線BL及びソース線SLを構成している。電荷蓄積層及びコントロールゲートであるメモリゲート線MGはメモリセルのチャネル方向と平行に延在するように形成されている。ビット線BL及びソース線SLとメモリゲート線MGは直交している。
図3Aには、図1に示したメモリセルアレイに含まれるメモリセル1つ分の1つのレイアウト例が示されている。ソース・ドレインの構造は同一であり、いわゆる対称構造をとっている。ソース及びドレインは埋込拡散層によって形成されており、図中上下に隣接するメモリセルと接続されてビット線BL及びソース線SLを構成している。電荷蓄積層及びコントロールゲートであるメモリゲート線MGはメモリセルのチャネル方向と平行に延在するように形成されている。ビット線BL及びソース線SLとメモリゲート線MGは直交している。以上のように構成することによって、メモリセルを高密度に充填することが可能になり、大容量メモリにかかわらずチップサイズを縮小することが可能となる。
図3Bには、図1に示したメモリセルアレイに含まれるメモリセル1つ分の、他のレイアウト例が示されている。ソース・ドレインの構造は同一であり、いわゆる対称構造をとっている。ソース及びドレインとビット線BL及びソース線SLとの各コンタクトは、互い違いに配置されている。ビット線BL及びソース線SLは図中上下に延びる。電荷蓄積層及びコントロールゲートであるメモリゲート線MGはメモリセルのチャネル方向と平行に延在するように形成されている。ビット線BL及びソース線SLとメモリゲート線MGは直交している。以上のように構成することによって、ビット線BL及びソース線SLを金属配線で形成することができ、標準CMOSプロセスに適合させることができる。
図4Aには、図1に示したメモリセルアレイに含まれるメモリセル1つ分の、断面図の一例が示されている。このメモリセルは、半導体基板のP型半導体基板(P−sub)に形成されたN型ウェル(N−well)中に形成されている。メモリセルは、P+型の拡散領域からなるソース(S)及びドレイン(D)と、両者の間の領域(チャネル)上に積層形成されたゲート絶縁膜、フローティングゲート(FG)、ゲート間絶縁膜及びメモリセルゲート(MG)から構成されている。フローティングゲート(FG)に電子が保持されることによってメモリセルのしきい値が変化し、データが記憶される。
図4Bには、図2に示したメモリセルアレイに含まれるメモリセル1つ分の、断面図の一例が示されている。このメモリセルは、半導体基板のP型半導体基板(P−sub)に形成されたN型ウェル(N−well)中に形成されている。メモリセルは、P+型の拡散領域からなるソース(S)及びドレイン(D)と、両者の間の領域(チャネル)上に積層形成された電荷蓄積層を有する絶縁膜(例えば、ONO膜)、ゲート間絶縁膜及びメモリセルゲート(MG)から構成されている。電荷蓄積層に電子が保持されることによってメモリセルのしきい値が変化し、データが記憶される。
図5は、本発明の実施例1における各部位に印加される電圧とその電位の大小関係を示している。表中Selとあるのは選択を、Unselとあるのは非選択を示している。表中READは読み出しを、PGMは書き込みを、ERSは消去をそれぞれ意味している。消去には2とおりの場合があり、1つはブロック単位、ひとつはワード線単位である。
図6は、本発明の一実施例における各部位に印加される具体的な電圧例を示している。ここで電圧とその電位の大小関係を示している。表中Senseとあるのは図示しないセンスアンプと接続され、読み出しに必要な電位が印加されるという意味であり、表中HiZとあるのはハイインピーダンス状態を意味する。
図7Aは、読み出し時に各部位に印加される電圧を示している。メモリゲート線MG<n>には−2Vが、メモリゲート線MG<n+1>にはVCCが、ソース線SL<n>及びSL<n+1>にはVCCが、選択ビット線BL<n>にはsenseが、非選択のビット線BL<n+1>にはVCCが印加される。N型ウェルNWに印加される電圧はVCCである。
図7Bは、書き込み時に各部位に印加される電圧を示している。メモリゲート線MG<n>には8Vが、メモリゲート線MG<n+1>には0Vが、ソース線SL<n>には0Vが、ソース線SL<n+1>には8Vが、選択ビット線BL<n>には0Vが、非選択のビット線BL<n+1>には8Vがそれぞれ印加される。N型ウェルNWに印加される電圧は8Vである。先に述べたとおり、メモリセルのソース・ドレインの構造は対称構造をとっている。そして、選択されたメモリセルのソース及びドレインには同一の0Vが印加されるとともに、N型ウェルNWとメモリゲート線MG<n>にはいずれも8Vが印加されることから、ソース・ドレインの両側からB4−HE書き込みがなされることになる。また、書き込み時のソース・ドレインの電位差が0Vであるため、ゲート長のスケーリングが容易である。加えて、ゲートディスターブGDが問題となるメモリセルの4つの端子に全て同一の8Vが印加されているため、ゲートディスターブ問題が完全に回避されている。
図7Cは、ブロック単位の消去時に各部位に印加される電圧の一例を示している。メモリゲート線MG<n>及びメモリゲート線MG<n+1>には−10Vが、ソース線SL<n>及びソース線SL<n+1>には10Vが、ビット線BL<n>及びビット線BL<n+1>はHiZにおかれる。N型ウェルNWに印加される電圧は10Vである。この条件において、FNトンネル電流によって蓄積された電子がチャネル全面に放出されて、消去が行われる。ビット線BL<n>及びビット線BL<n+1>はHiZではなく、10Vにドライブしてもよい。この場合、周辺トランジスタの耐圧は10V以上にすることで足りる。
図7Dは、ブロック単位の消去時に各部位に印加される電圧の他の一例を示している。メモリゲート線MG<n>及びメモリゲート線MG<n+1>には0Vが、ソース線SL<n>及びソース線SL<n+1>には20Vが、ビット線BL<n>及びビット線BL<n+1>はHiZにおかれる。N型ウェルNWに印加される電圧は20Vである。この条件においても、FNトンネル電流によって蓄積された電子がチャネル全面に放出されて、消去が行われる。ビット線BL<n>及びビット線BL<n+1>はHiZではなく、20Vにドライブしてもよい。この場合、周辺トランジスタは耐圧が20V以上のものが必要になるが、全て0V以上の正電圧で動作が可能となる。
図7Eは、ワード線単位の消去時に各部位に印加される電圧の一例を示している。メモリゲート線MG<n>には−10Vが、メモリゲート線MG<n+1>には−10Vが、ソース線SL<n>及びソース線SL<n+1>には10Vが、ビット線BL<n>及びビット線BL<n+1>はHiZにおかれる。N型ウェルNWに印加される電圧は10Vである。この条件において、−10Vが供給されるメモリゲート線MG<n>に接続された一行分のメモリセルの蓄積ゲートから、FNトンネル電流によって電子がチャネル全面に放出されて、消去が行われる。ビット線BL<n>及びビット線BL<n+1>はHiZではなく、10Vにドライブしてもよい。この場合、周辺トランジスタの耐圧は10V以上にすることで足りる。
図7Fは、ワード線単位の消去時に各部位に印加される電圧の他の一例を示している。メモリゲート線MG<n>には0Vが、メモリゲート線MG<n+1>には20Vが、ソース線SL<n>及びソース線SL<n+1>には20Vが、ビット線BL<n>及びビット線BL<n+1>はHiZにおかれる。N型ウェルNWに印加される電圧は20Vである。この条件においても、0Vが供給されるメモリゲート線MG<n>に接続された一行分のメモリセルの蓄積ゲートから、FNトンネル電流によって電子がチャネル全面に放出されて、消去が行われる。ビット線BL<n>及びビット線BL<n+1>はHiZではなく、20Vにドライブしてもよい。この場合、周辺トランジスタは耐圧が20V以上のものが必要になるが、全て0V以上の正電圧で動作が可能となる。
続いて、図8乃至図14を参照して本発明の実施例2を説明する。
図8に示すように、本発明の実施例2にかかるNOR型フラッシュメモリのメモリセルアレイはN型ウェルNWに形成された複数のメモリセルから構成される。個々のメモリセルは浮遊ゲート等の電荷蓄積層を有するセルトランジスタと選択トランジスタとから構成されている。浮遊ゲート等の電荷蓄積層を有するP型MISトランジスタと選択トランジスタとは、いずれもソース、ドレイン及びゲートを有している。n行のメモリセルのセルトランジスタのゲート電極は行方向に配置されたメモリゲート線MG<n>に接続され、n+1行のメモリセルのセルトランジスタのゲートは行方向に配置されたメモリゲート線MG<n+1>に接続されている。n行のメモリセルの選択トランジスタのゲート電極は行方向に配置されたワード線WL<n>に接続され、n+1行のメモリセルの選択トランジスタのゲートは行方向に配置されたワード線WL<n+1>に接続されている。n列のメモリセルの選択トランジスタのドレインは列方向に配置されたビット線BL<n>に接続され、n+1列のメモリセルの選択トランジスタのドレインは列方向に配置されたビット線BL<n+1>に接続されている。このように、メモリセルアレイはAND型アレイの形態を有している。
さらに、n列のメモリセルのセルトランジスタのソースは列方向に配置されたソース線SL<n>に接続され、n+1列のメモリセルのセルトランジスタのソースは列方向に配置されたソース線SL<n+1>に接続されている。このように、ソース線SLはビット線と対になっており、メモリセルを構成するセルトランジスタのソース電圧はビット線毎に独立制御可能である。個々のメモリセルは1つのP型MISトランジスタから構成されている。
図9に、図8に示したメモリセルアレイを駆動するための回路を含めた不揮発性半導体記憶装置の全体構成を示す。この不揮発性半導体記憶装置は、図2に示したものとは、ワード線ドライバ(WLドライバ)が付加されている点及びこれに相応する各種の制御回路が付加されている点で異なっている。
図10には、図8に示したメモリセルアレイに含まれるメモリセル1つ分の、レイアウト例が示されている。選択トランジスタのドレインとビット線BLとのコンタクト及びセルトランジスタのソースとソース線SLとの各コンタクトは、互い違いに配置されている。ビット線BL及びソース線SLは図中上下に延びる。電荷蓄積層及びコントロールゲートであるメモリゲート線MGはメモリセルのチャネル方向と直交するように形成されている。ビット線BL及びソース線SLとメモリゲート線MG及びワード線WLは直交している。以上のように構成することによって、ビット線BL及びソース線SLを金属配線で形成することができ、標準CMOSプロセスに適合させることができる。
図11Aには、図8に示したメモリセルアレイに含まれるメモリセル1つ分の、断面図の一例が示されている。このメモリセルは、半導体基板のP型半導体基板(P−sub)に形成されたN型ウェル(N−well)中に形成されている。メモリセルトランジスタは、P+型の拡散領域からなるソース(S)及びドレイン(D)と、両者の間の領域(チャネル)上に積層形成されたゲート絶縁膜、フローティングゲート(FG)、ゲート間絶縁膜及びメモリセルゲート(MG)から構成されている。フローティングゲート(FG)に電子が保持されることによってメモリセルのしきい値が変化し、データが記憶される。選択トランジスタは、P+型の拡散領域からなるソース(S)及びドレイン(D)と、両者の間の領域(チャネル)上に積層形成されたゲート絶縁膜、ゲート(WL)から構成されている。メモリセルトランジスタのドレインと選択トランジスタのソースは共通拡散層にて構成されている。なお、選択トランジスタのドレイン(ビット線に接続されている)及びメモリセルトランジスタのソース(ソース線に接続されている)には浅くかつ低濃度のP−層が形成されている。つまり、メモリセルトランジスタ及び選択トランジスタのソース・ドレインは対称構造を有していない。選択トランジスタのゲート絶縁膜の厚さは、標準電源電圧(VCC)用のトランジスタのゲート絶縁膜の厚さ、または、外部入出力(I/O)用のトランジスタのゲート絶縁膜の厚さと同じであることが望ましい。また、選択トランジスタのゲート絶縁膜の厚さは、メモリセルトランジスタのゲート絶縁膜(トンネル絶縁膜)の厚さと同じであっても良い。
なお、選択トランジスタのゲート絶縁膜の厚さは、標準電源電圧(VCC)用のトランジスタのゲート絶縁膜の厚さ、外部入出力(I/O)用のトランジスタのゲート絶縁膜の厚さ及びメモリ素子のトンネル絶縁膜の厚さのいずれとも異なってもよい。
なお、選択トランジスタのチャネル領域の長さは、メモリセルトランジスタのチャネル領域の長さと同じでも良いし、これよりも長くても良い。
図11Bには、図8に示したメモリセルアレイに含まれるメモリセル1つ分の、断面図の他の例が示されている。このメモリセルは、半導体基板のP型半導体基板(P−sub)に形成されたN型ウェル(N−well)中に形成されている。メモリセルトランジスタは、P+型の拡散領域からなるソース(S)及びドレイン(D)と、両者の間の領域(チャネル)上に積層形成された電荷蓄積層を含む絶縁膜(例えばONO膜)及びメモリセルゲート(MG)から構成されている。電荷蓄積層に電子が保持されることによってメモリセルのしきい値が変化し、データが記憶される。選択トランジスタは、P+型の拡散領域からなるソース(S)及びドレイン(D)と、両者の間の領域(チャネル)上に積層形成されたゲート絶縁膜、ゲート(WL)から構成されている。メモリセルトランジスタのドレインと選択トランジスタのソースは共通拡散層にて構成されている。メモリセルトランジスタ及び選択トランジスタのソース・ドレインは対称構造を有していない。選択トランジスタのゲート絶縁膜の厚さは、標準電源電圧(VCC)用のトランジスタのゲート絶縁膜の厚さ、または、外部入出力(I/O)用のトランジスタのゲート絶縁膜の厚さと同じであってもよい。
図12は、本発明の実施例2における各部位に印加される電圧とその電位の大小関係を示している。表中Selとあるのは選択を、Unselとあるのは非選択を示している。表中READは読み出しを、PGMは書き込みを、ERSは消去をそれぞれ意味している。消去には2とおりの場合があり、1つはブロック単位、ひとつはワード線単位である。重要な点は、書き込み時に、ビット線及びソース線を同電位Vd_Vs(図表中ではVbsl_p)とし、N型ウェル及び電荷蓄積層上のゲート電極に、それぞれ、Vd_Vsより高電圧の正の電圧Vb(図表中でVnw_p)およびVg(図表中ではVmg_p)を印加することにより、バンド間トンネリングにより発生した電子によるホットエレクトロンを発生させ、このホットエレクトロンを電荷蓄積層に注入してデータの書き込みを行う
図13は、本発明の実施例2における各部位に印加される具体的な電圧例を示している。ここで電圧とその電位の大小関係を示している。図5と同様、表中Senseとあるのは図示しないセンスアンプと接続され、読み出しに必要な電位が印加されるという意味であり、表中HiZとあるのはハイインピーダンス状態を意味する。
図14Aは、読み出し時に各部位に印加される電圧を示している。ワード線WL<n>及びメモリゲート線MG<n>には0Vが、ワード線WL<n+1>にはVCCが、メモリゲート線MG<n+1>には0Vが、ソース線SL<n>及びSL<n+1>にはVCCが、選択ビット線BL<n>にはsenseが、非選択のビット線BL<n+1>にはVCCがそれぞれ印加される。N型ウェルNWに印加される電圧はVCCである。選択トランジスタが存在するために、読み出し時においても、メモリセルのオフリーク(同一ビット線に接続された非選択のメモリセルにリーク電流が流れてしまうこと)をカットオフできるため、しきい値を深く設定する必要はなく、読み出し時のワード線の制御を0V/VCCの制御(電源電圧のみの制御)が可能となる。
図14Bは、書き込み時に各部位に印加される電圧を示している。ワード線WL<n>には−2Vが、メモリゲート線MG<n>には8Vが、ワード線WL<n+1>には8Vが、メモリゲート線MG<n+1>には0Vが、ソース線SL<n>には0Vが、ソース線SL<n+1>には8Vが、選択ビット線BL<n>には0Vが、非選択のビット線BL<n+1>には8Vがそれぞれ印加される。N型ウェルNWに印加される電圧は8Vである。このメモリセルを用いた書き込みには、以下のメリットがある。すなわち、非選択のメモリセルのドレイン側選択トランジスタが、選択されたビット線BL<n>の電圧0Vをカットオフするので、ドレインディスターブDD耐性が改善する。また、書き込み時のソース・ドレインの電位差が0Vであるため、ゲート長のスケーリングが容易である。加えて、ゲートディスターブGDが問題となるメモリセルのセルトランジスタの4つの端子に全て同一の8Vが印加されているため、ゲートディスターブ問題が完全に回避されている。
図14Cは、ブロック単位の消去時に各部位に印加される電圧の一例を示している。ワード線WL<n>及びワード線WL<n+1>には10Vが、メモリゲート線MG<n>及びメモリゲート線MG<n+1>には−10Vが、ソース線SL<n>及びソース線SL<n+1>には10Vが、ビット線BL<n>及びビット線BL<n+1>は10Vにおかれる。N型ウェルNWに印加される電圧は10Vである。この条件において、FNトンネル電流によって蓄積された電子がチャネル全面に放出されて、消去が行われる。この場合、周辺トランジスタの耐圧は10V以上にすることで足りる。
図14Dは、ブロック単位の消去時に各部位に印加される電圧の他の一例を示している。ワード線WL<n>及びワード線WL<n+1>には20Vが、メモリゲート線MG<n>及びメモリゲート線MG<n+1>には0Vが、ソース線SL<n>及びソース線SL<n+1>には20Vが、ビット線BL<n>及びビット線BL<n+1>は20Vにおかれる。N型ウェルNWに印加される電圧は20Vである。この条件においても、FNトンネル電流によって蓄積された電子がチャネル全面に放出されて、消去が行われる。この場合、周辺トランジスタは耐圧が20V以上のものが必要になるが、全て0V以上の正電圧で動作が可能となる。
図14Eは、ワード線単位の消去時に各部位に印加される電圧の一例を示している。ワード線WL<n>及びワード線WL<n+1>には10Vが、メモリゲート線MG<n>には−10Vが、メモリゲート線MG<n+1>には−10Vが、ソース線SL<n>及びソース線SL<n+1>には10Vが、ビット線BL<n>及びビット線BL<n+1>には10Vが供給される。N型ウェルNWに印加される電圧は10Vである。この条件において、−10Vが供給されるメモリゲート線MG<n>に接続された一行分のメモリセルの蓄積ゲートから、FNトンネル電流によって電子がチャネル全面に放出されて、消去が行われる。
図14Fは、ワード線単位の消去時に各部位に印加される電圧の他の一例を示している。ワード線WL<n>及びワード線WL<n+1>には20Vが、メモリゲート線MG<n>には0Vが、メモリゲート線MG<n+1>には20Vが、ソース線SL<n>及びソース線SL<n+1>には20Vが、ビット線BL<n>及びビット線BL<n+1>には20Vがそれぞれ印加される。N型ウェルNWに印加される電圧は20Vである。この条件においても、0Vが供給されるメモリゲート線MG<n>に接続された一行分のメモリセルの蓄積ゲートから、FNトンネル電流によって電子がチャネル全面に放出されて、消去が行われる。
続いて、図15乃至図20Fを参照して本発明の実施例3を説明する。
図15に示すように、本発明の実施例3にかかるNOR型フラッシュメモリのメモリセルアレイはN型ウェルNWに形成された複数のメモリセルから構成される。個々のメモリセルは浮遊ゲート等の電荷蓄積層を有するセルトランジスタとドレイン側選択トランジスタとソース側選択トランジスタとから構成されている。浮遊ゲート等の電荷蓄積層を有するセルトランジスタとドレイン側及びソース側選択トランジスタとは、いずれもソース、ドレイン及びゲートを有している。n行のメモリセルのセルトランジスタのゲート電極は行方向に配置されたメモリゲート線MG<n>に接続され、n+1行のメモリセルのセルトランジスタのゲートは行方向に配置されたメモリゲート線MG<n+1>に接続されている。n行のメモリセルのドレイン側及びソース側選択トランジスタのゲート電極は行方向に配置されたワード線WL<n>(但し、メモリゲート線MG<n>を挟むように2本平行して走る。)に接続され、n+1行のメモリセルの各選択トランジスタのゲートは行方向に2本配置されたワード線WL<n+1>に接続されている。n列のメモリセルの選択トランジスタのドレインは列方向に配置されたビット線BL<n>に接続され、n+1列のメモリセルの選択トランジスタのドレインは列方向に配置されたビット線BL<n+1>に接続されている。このように、メモリセルアレイはAND型アレイの形態を有している。
さらに、n列のメモリセルのセルトランジスタのソースは列方向に配置されたソース線SL<n>に接続され、n+1列のメモリセルのセルトランジスタのソースは列方向に配置されたソース線SL<n+1>に接続されている。このように、ソース線SLはビット線と対になっており、メモリセルを構成するセルトランジスタのソース電圧はビット線毎に独立制御可能である。個々のメモリセルは1つのP型MISトランジスタから構成されている。
図15に示したメモリセルアレイを駆動するための回路を含めた不揮発性半導体記憶装置の全体構成は図9に示したもの(実施例2に対応)とほぼ同じであるから説明を省略する。
図16には、図15に示したメモリセルアレイに含まれるメモリセル1つ分の、レイアウト例が示されている。ドレイン側選択トランジスタのドレインとビット線BLとのコンタクト及びソース側選択トランジスタのソースとソース線SLとの各コンタクトは、互い違いに配置されている。ビット線BL及びソース線SLは図中上下に延びる。電荷蓄積層及びコントロールゲートであるメモリゲート線MGはメモリセルのチャネル方向と直交するように形成されている。ビット線BL及びソース線SLとメモリゲート線MG及び2本のワード線WLは直交している。以上のように構成することによって、ビット線BL及びソース線SLを金属配線で形成することができ、標準CMOSプロセスに適合させることができる。
図17Aには、図15に示したメモリセルアレイに含まれるメモリセル1つ分の、断面図の一例が示されている。このメモリセルは、半導体基板のP型半導体基板(P−sub)に形成されたN型ウェル(N−well)中に形成されている。メモリセルトランジスタは、P+型の拡散領域からなるソース(S)及びドレイン(D)と、両者の間の領域(チャネル)上に積層形成されたゲート絶縁膜、フローティングゲート(FG)、ゲート間絶縁膜及びメモリセルゲート(MG)から構成されている。フローティングゲート(FG)に電子が保持されることによってメモリセルのしきい値が変化し、データが記憶される。ドレイン側及びソース側の両選択トランジスタは、いずれもP+型の拡散領域からなるソース(S)及びドレイン(D)と、両者の間の領域(チャネル)上に積層形成されたゲート絶縁膜、ゲート(WL)から構成されている。メモリセルトランジスタのドレインとドレイン側選択トランジスタのソースは共通拡散層にて構成されている。また、メモリセルトランジスタのソースとソース側選択トランジスタのドレインは共通拡散層にて構成されている。ドレイン側選択トランジスタのドレイン(ビット線に接続されている)及びソース側選択トランジスタのソース(ソース線に接続されている)には浅くかつ低濃度のP−層が形成されている。そして、メモリセルトランジスタのソース・ドレインは浅くかつ低濃度のP−層は形成されておらず、したがって、対称構造を有している。ドレイン側選択トランジスタ及びソース側選択トランジスタのゲート絶縁膜の厚さは、標準電源電圧(VCC)用のトランジスタのゲート絶縁膜の厚さ、または、外部入出力(I/O)用のトランジスタのゲート絶縁膜の厚さと同じであることが望ましい。また、選択トランジスタのゲート絶縁膜の厚さは、メモリセルトランジスタのゲート絶縁膜(トンネル絶縁膜)の厚さと同じであっても良い。
なお、選択トランジスタのゲート絶縁膜の厚さは、標準電源電圧(VCC)用のトランジスタのゲート絶縁膜の厚さ、外部入出力(I/O)用のトランジスタのゲート絶縁膜の厚さ及びメモリ素子のトンネル絶縁膜の厚さのいずれとも異なってもよい。
なお、選択トランジスタのチャネル領域の長さは、メモリセルトランジスタのチャネル領域の長さと同じでも良いし、これよりも長くても良い。
図17Bには、図15に示したメモリセルアレイに含まれるメモリセル1つ分の、断面図の他の例が示されている。このメモリセルは、半導体基板のP型半導体基板(P−sub)に形成されたN型ウェル(N−well)中に形成されている。メモリセルトランジスタは、P+型の拡散領域からなるソース(S)及びドレイン(D)と、両者の間の領域(チャネル)上に積層形成された電荷蓄積層を含む絶縁膜(例えばONO膜)及びメモリセルゲート(MG)から構成されている。電荷蓄積層に電子が保持されることによってメモリセルのしきい値が変化し、データが記憶される。ドレイン側及びソース側の両選択トランジスタは、いずれもP+型の拡散領域からなるソース(S)及びドレイン(D)と、両者の間の領域(チャネル)上に積層形成されたゲート絶縁膜、ゲート(WL)から構成されている。メモリセルトランジスタのドレインとドレイン側選択トランジスタのソースは共通拡散層にて構成されている。また、メモリセルトランジスタのソースとソース側選択トランジスタのドレインは共通拡散層にて構成されている。ドレイン側選択トランジスタのドレイン(ビット線に接続されている)及びソース側選択トランジスタのソース(ソース線に接続されている)には浅くかつ低濃度のP−層が形成されている。そして、メモリセルトランジスタのソース・ドレインは浅くかつ低濃度のP−層は形成されておらず、したがって、対称構造を有している。ドレイン側選択トランジスタ及びソース側選択トランジスタのゲート絶縁膜の厚さは、標準電源電圧(VCC)用のトランジスタのゲート絶縁膜の厚さ、または、外部入出力(I/O)用のトランジスタのゲート絶縁膜の厚さと同じであることが望ましい。
図18は、本発明の実施例3における各部位に印加される電圧とその電位の大小関係を示している。表中Selとあるのは選択を、Unselとあるのは非選択を示している。表中READは読み出しを、PGMは書き込みを、ERSは消去をそれぞれ意味している。消去には2とおりの場合があり、1つはブロック単位、ひとつはワード線単位である。
図19は、本発明の実施例3における各部位に印加される具体的な電圧例を示している。ここで電圧とその電位の大小関係を示している。図5と同様、表中Senseとあるのは図示しないセンスアンプと接続され、読み出しに必要な電位が印加されるという意味である。
図20Aは、読み出し時に各部位に印加される電圧を示している。ワード線WL<n>及びメモリゲート線MG<n>には0Vが、ワード線WL<n+1>にはVCCが、メモリゲート線MG<n+1>には0Vが、ソース線SL<n>及びSL<n+1>にはVCCが、選択ビット線BL<n>にはsenseが、非選択のビット線BL<n+1>にはVCCがそれぞれ印加される。N型ウェルNWに印加される電圧はVCCである。選択トランジスタが存在するために、読み出し時においても、メモリセルのオフリーク(同一ビット線に接続された非選択のメモリセルにリーク電流が流れてしまうこと)をカットオフできるため、しきい値を深く設定する必要はなく、読み出し時のワード線の制御を0V/VCCの制御(電源電圧のみの制御)が可能となることは実施例2と同様である。
図20Bは、書き込み時に各部位に印加される電圧を示している。ワード線WL<n>には−2Vが、メモリゲート線MG<n>には8Vが、ワード線WL<n+1>には8Vが、メモリゲート線MG<n+1>には8Vが、ソース線SL<n>には0Vが、ソース線SL<n+1>には8Vが、選択ビット線BL<n>には0Vが、非選択のビット線BL<n+1>には8Vがそれぞれ印加される。N型ウェルNWに印加される電圧は8Vである。このメモリセルを用いた書き込みには、以下のメリットがある。すなわち、非選択のメモリセルのドレイン側選択トランジスタが、選択されたビット線BL<n>の電圧0Vをカットオフするので、ドレインディスターブDD耐性が改善する。また、書き込み時のソース・ドレインの電位差が0Vであるため、ゲート長のスケーリングが容易である。加えて、ゲートディスターブGDが問題となるメモリセルのセルトランジスタの4つの端子に全て同一の8Vが印加されているため、ゲートディスターブ問題が完全に回避されている。さらに加えて、ドレイン側及びソース側の両選択トランジスタにより、選択されたビット線BL及びソース線SL電圧の0Vをカットオフでき、非選択メモリセルゲート電圧をN型ウェル電圧NWと同電位とすることで、ドレインディスターブ耐性がさらに改善される。
図20Cは、ブロック単位の消去時に各部位に印加される電圧の一例を示している。ワード線WL<n>及びワード線WL<n+1>には10V−αが、メモリゲート線MG<n>及びメモリゲート線MG<n+1>には−10Vが、ソース線SL<n>及びソース線SL<n+1>には10Vが、ビット線BL<n>及びビット線BL<n+1>には10Vがそれぞれ印加される。N型ウェルNWに印加される電圧は10Vである。この条件において、FNトンネル電流によって蓄積された電子がチャネル全面に放出されて、消去が行われる。この場合、周辺トランジスタの耐圧は10V以上にすることで足りる。ゲートストレスが極力小さくなるように、αは小さいほどよいが、選択トランジスタが導通するように設定されればよい。
図20Dは、ブロック単位の消去時に各部位に印加される電圧の他の一例を示している。ワード線WL<n>及びワード線WL<n+1>には20V−αが、メモリゲート線MG<n>及びメモリゲート線MG<n+1>には0Vが、ソース線SL<n>及びソース線SL<n+1>には20Vが、ビット線BL<n>及びビット線BL<n+1>には20Vがそれぞれ印加される。N型ウェルNWに印加される電圧は20Vである。この条件においても、FNトンネル電流によって蓄積された電子がチャネル全面に放出されて、消去が行われる。この場合、周辺トランジスタは耐圧が20V以上のものが必要になるが、全て0V以上の正電圧で動作が可能となる。
図20Eは、ワード線単位の消去時に各部位に印加される電圧の一例を示している。ワード線WL<n>及びワード線WL<n+1>には10V−αが、メモリゲート線MG<n>には−10Vが、メモリゲート線MG<n+1>には−10Vが、ソース線SL<n>及びソース線SL<n+1>には10Vが、ビット線BL<n>及びビット線BL<n+1>には10Vが供給される。N型ウェルNWに印加される電圧は10Vである。この条件において、−10Vが供給されるメモリゲート線MG<n>に接続された一行分のメモリセルの電荷蓄積層から、FNトンネル電流によって電子がチャネル全面に放出されて、消去が行われる。
図20Fは、ワード線単位の消去時に各部位に印加される電圧の他の一例を示している。ワード線WL<n>及びワード線WL<n+1>には20V−αが、メモリゲート線MG<n>には0Vが、メモリゲート線MG<n+1>には20Vが、ソース線SL<n>及びソース線SL<n+1>には20Vが、ビット線BL<n>及びビット線BL<n+1>には20Vがそれぞれ印加される。N型ウェルNWに印加される電圧は20Vである。この条件においても、0Vが供給されるメモリゲート線MG<n>に接続された一行分のメモリセルの電荷蓄積層から、FNトンネル電流によって電子がチャネル全面に放出されて、消去が行われる。
図21は、従来例と本発明の各実施例の対比をした図表である。メモリ素子のソース・ドレインの構造の対称性、アレイ構成、ゲート長のスケーリングの容易性、読み出し(READ)における消費電力及び書き込み(PROGRAM)におけるディスターブ特性について対比した。この図表より、いずれの実施例においても、各種ディスターブ特性を満たす電位設定が可能で、また、書き込み時にソース・ドレイン間の電位差がゼロであることからゲート長Lをシュリンクしやすい。また、実施例2及び実施例3においては、読み出しにおける消費電力が従来例よりも小さくなる。さらに、書き込みディスターブ耐性は、従来例よりも実施例1の方が改善されており、これよりも実施例2の方が改善されており、さらに、実施例3においてはさらなる改善がみられる。
図22は、従来例と本発明の各実施例とを、書き込み時の各ディスターブストレスに着目して対比をした図表である。図中GDはゲートディスターブGDが問題となるメモリセル(選択メモリセルと同一の行に存在するメモリセル)、DDはドレインディスターブDDが問題となるメモリセル(選択メモリセルと同一の列に存在するメモリセル)、WDはウェルディスターブWDが問題となるメモリセル(選択メモリセルと異なった行、列に存在するメモリセル)を示している。この図から、実施例3においては、全てのディスターブ問題が解決されていることが理解される。
図23は、上記説明した各実施例を適用したバイト型EEPROM(8ビット単位で書き込み・消去をすることのできる不揮発性メモリ)を実現した例(実施例4)にかかるメモリセルアレイの構成図である。その特徴は、8ビット単位での消去を実現するために、8ビット毎にメモリ素子のゲート電極(メモリセルゲートMG)を分割したことにある。そして、ゲート電極の制御は選択線SELにて駆動されるMG用選択トランジスタ(PMOS)にて行う。このMG用選択トランジスタは、メモリセルと同一のN型ウェル内部に形成されている。この構成は上記した本発明の全ての実施例(実施例1、2及び3)において適用可能である。図24に、実施例3にかかるメモリセルを適用したバイト型EEPROMに適用した例を示す。
図25は、実施例4にかかる不揮発性半導体記憶装置の全体回路構成図であり、実施例1にかかるメモリセルを適用した場合を示す。この不揮発性半導体記憶装置は、図23に示したメモリセルアレイ(Memory Array)と、メモリゲート線MGを駆動するメモリゲート線ドライバ(MG Driver)と、ビット線BL及びソース線SLを駆動するYゲート(YG)、センスアンプ(Sense Amp)及び書き込みドライバ(Write Driver)、選択線SELを駆動するSELドライバ(SEL Driver)から構成される。さらに、この不揮発性半導体記憶装置は、メモリゲート線ドライバ(MG Driver)、Yゲート(YG)、センスアンプ(Sense Amp)及び書き込みドライバ(Write Driver)を制御するための制御回路(Control Circuit)及びこれらに電源を供給する電源回路(Power Circuit)を有する。図34は図25に示した全体回路構成図の変形例であり、実施例2及び3にかかるメモリセルを適用した場合を示す。SELドライバ(SEL Driver)とは別にワード線WLドライバ(WL Driver)をメモリセルアレイの反対側に設けた例である。
図26は、読み出し(Read)動作における動作電圧の条件にかかる具体例を示した図である。ここでは、図中丸で囲ったメモリセルが読み出し選択される例を示してある。選択線SEL<0>及び選択線SEL<1>には0Vが、ワード線WL<0>には0Vが、ワード線WL<1>にはVCCが、メモリゲート線MG<0>及びメモリゲート線MG<1>にはVCCが、ビット線BLについてはBL<0>がsense、ビット線はVCCが、ソース線SLは全てVCCが印加される。N型ウェルNWはVCCが印加される。
図27は読み出し動作時における各ノードに印加される電圧を示したタイムチャートである。時刻t1からt2の間で選択されたワード線WLの電位が0Vへと立ち下がるとともに、選択されたビット線BLはセンスアンプに接続される。時刻t3からt4の間で選択されたワード線WLの電位がVCCに戻されるとともに選択されたビット線BLはセンスアンプから切り離される。読み出しは、時刻t2からt3の間でなされる。
図28は、書き込み(Program)動作における動作電圧の条件にかかる具体例を示した図である。ここでは、図中選択と記されたメモリセルが書き込み対象のメモリセルであり、GDと記されたメモリセルがゲートディスターブGDが問題となるメモリセルであり、図中DDと記されたメモリセルがドレインディスターブDDが問題となるメモリセルであり、WDと記されたメモリセルがウェルディスターブWDが問題となるメモリセルである。また、非選択のメモリセルは点線で囲った。選択線SEL<0>及び選択線SEL<1>には0Vが、ワード線WL<0>には0Vが、ワード線WL<1>には8Vが、メモリゲート線MG<0>及びメモリゲート線MG<1>には8Vが、ビット線BLについては選択されたビット線BL<0>にはVCCが、他のビット線BLには8Vが、選択されたソース線SL<0>にはVCCが、他のソース線SLは全て8Vが印加される。N型ウェルNWには8Vが印加される。特徴的なことは、選択されたメモリセル以外の全てのディスターブストレスが回避されていることである。なお、この実施例においては、MG用選択トランジスタをメモリセルと同じN型ウェル内に形成しているため、MGの電位はN型ウェルNWの電位以下に設定する必要がある。
図29は書き込み動作時における各ノードに印加される電圧を示したタイムチャートである。時刻t1からt2の間で選択されたワード線WLの電位が0Vへと立ち下がるとともに非選択のワード線WLの電位がVCCから8Vへと立ち上がる。時刻t2からt3の間でメモリゲート線MGの電位がVCCから8Vへと立ち上がるとともに、非選択のビット線BL、非選択のソース線SL、ウェル電位NWがVCCから8Vへと立ち上がる。書き込み(パルス)は、時刻t3からt4の間でなされる。
図30は、消去(Erase)動作における動作電圧の条件にかかる具体例を示した図である。ここでは、図中選択と記されたメモリセルが消去対象のメモリセルである。選択線SEL<0>には0Vが、選択線SEL<1>には18Vが、ワード線WL<0>及びワード線WL<1>には18V−αが、メモリゲート線MG<0>にはVCCが、メモリゲート線MG<1>には18Vが、ビット線BL及びソース線SLには18Vがそれぞれ印加される。N型ウェルNWには18Vが印加される。特徴的なことは、選択されたメモリセル以外の全てのディスターブストレスが回避されていることである。なお、この実施例においては、メモリセルの選択トランジスタのゲート電圧を、チャネルが導通する程度の電圧、すなわち18V−αとすることで、ゲートストレスを緩和することができる。また、この例においては、動作電圧をすべて0V以上で実現しており、正の電圧を発生するチャージポンプ回路のみで動作させることが可能である。
図31は消去動作時における各ノードに印加される電圧を示したタイムチャートである。時刻t1からt2の間で非選択の選択線SELの電位が18Vへと立ち上がる。時刻t2からt3の間でワード線WL、ビット線BL、ソース線SL及び非選択のメモリゲート線MGの電位がVCCから18V−αに立ち上がる。消去(パルス)は、時刻t3からt4の間でなされる。
図32は、上記説明した各実施例を適用したバイト型EEPROM(8ビット単位で書き込み・消去をすることのできる不揮発性メモリ)を実現した他の例(実施例5)にかかるメモリセルアレイの構成図である。その特徴は、8ビット単位での消去を実現するために、8ビット毎にメモリ素子のゲート電極(メモリセルゲートMG)を分割したことにある。そして、ゲート電極の制御は選択線SELにて駆動されるMG用選択トランジスタ(NMOS)にて行う。このMG用選択トランジスタは、メモリセルの形成されたN型ウェルに隣接して形成されたP型ウェル内部に形成されている。この構成は上記した本発明の全ての実施例(実施例1、2及び3)において適用可能である。図33に、実施例3にかかるメモリセルを適用したバイト型EEPROMに適用した例を示す。図25又は図34は実施例5にかかる不揮発性半導体記憶装置の全体回路構成図である
図35は、読み出し(Read)動作における動作電圧の条件にかかる具体例を示した図である。ここでは、図中丸で囲ったメモリセルが読み出し選択される例を示してある。選択線SEL<0>及び選択線SEL<1>にはVCCが、ワード線WL<0>には0Vが、ワード線WL<1>にはVCCが、メモリゲート線MG<0>及びメモリゲート線MG<1>には0Vが、ビット線BLについてはBL<0>がsense、ビット線はVCCが、ソース線SLは全てVCCが印加される。N型ウェルNWはVCCが印加される。
図36は読み出し動作時における各ノードに印加される電圧を示したタイムチャートである。時刻t1からt2の間で選択されたワード線WLの電位が0Vへと立ち下がるとともに、選択されたビット線BLはセンスアンプに接続される。時刻t3からt4の間で選択されたワード線WLの電位がVCCに戻されるとともに選択されたビット線BLはセンスアンプから切り離される。読み出しは、時刻t2からt3の間でなされる。
図37は、書き込み(Program)動作における動作電圧の条件にかかる具体例を示した図である。ここでは、図中選択と記されたメモリセルが書き込み対象のメモリセルであり、GDと記されたメモリセルがゲートディスターブGDが問題となるメモリセルであり、図中DDと記されたメモリセルがドレインディスターブDDが問題となるメモリセルであり、WDと記されたメモリセルがウェルディスターブWDが問題となるメモリセルである。また、非選択のメモリセルは点線で囲った。選択線SEL<0>及び選択線SEL<1>には8Vが、ワード線WL<0>には0Vが、ワード線WL<1>には8Vが、メモリゲート線MG<0>及びメモリゲート線MG<1>には8Vが、ビット線BLについては選択されたビット線BL<0>にはVCCが、他のビット線BLには8Vが、選択されたソース線SL<0>にはVCCが、他のソース線SLは全て8Vが印加される。N型ウェルNWには8Vが印加される。その結果、メモリセルのセルトランジスタのゲートには8V−Vth(但し、VthはMG用トランジスタのしきい値電圧)が印加される。特徴的なことは、選択されたメモリセル以外の全てのディスターブストレスが回避されていることである。なお、この実施例においては、MG用選択トランジスタをメモリセルを形成するN型ウェルとは独立して形成しているため、MGの電位とNWの電位とは独立に設定できる。
図38は書き込み動作時における各ノードに印加される電圧を示したタイムチャートである。時刻t1からt2の間で選択されたワード線WLの電位が0Vへと立ち下がるとともに非選択のワード線WLの電位がVCCから8Vへと立ち上がる。時刻t2からt3の間でメモリゲート線MGの電位がVCCから8Vへと立ち上がるとともに、非選択のビット線BL、非選択のソース線SL、ウェル電位NWがVCCから8Vへと立ち上がる。書き込み(パルス)は、時刻t3からt4の間でなされる。
図39は、消去(Erase)動作における動作電圧の条件にかかる具体例を示した図である。ここでは、図中選択と記されたメモリセルが消去対象のメモリセルである。選択線SEL<0>には16Vが、選択線SEL<1>には0Vが、ワード線WL<0>及びワード線WL<1>には16V−αが、メモリゲート線MG<0>には0Vが、メモリゲート線MG<1>には16Vが、ビット線BL及びソース線SLには16Vがそれぞれ印加される。N型ウェルNWには16Vが印加される。特徴的なことは、選択されたメモリセル以外の全てのディスターブストレスが回避されていることである。なお、この実施例においては、メモリセルの選択トランジスタのゲート電圧を、チャネルが導通する程度の電圧、すなわち16V−αとすることで、ゲートストレスを緩和することができる。また、この例においては、動作電圧をすべて0V以上で実現しており、正の電圧を発生するチャージポンプ回路のみで動作させることが可能である。さらに、MG用選択トランジスタをNMOSで構成することによって、MG電圧をVCCではなく0Vにでき、その分だけ、NW、BL、SLの各電圧の低電圧化が可能となる。
図40は消去動作時における各ノードに印加される電圧を示したタイムチャートである。時刻t1からt2の間で選択された選択線SELの電位が16Vへと立ち上がるとともに非選択の選択線SELの電位がVCCから0Vに立ち下がる。時刻t2からt3の間でワード線WL、ビット線BL、ソース線SL及び非選択のメモリゲート線MGの電位がVCCから16V−αに立ち上がる。消去(パルス)は、時刻t3からt4の間でなされる。
図41は、MG用選択トランジスタをPMOSで構成した例(実施例4)とNMOSで構成した例(実施例5)の比較をまとめた図表である。アレイ面積は、NMOSを用いると、ウェル分離が必要となる分だけ大きくなるが、書き込み条件における電圧設定の制約がなくなる。その他の効果は、図表に示したとおりである。
以上、本発明の不揮発性メモリを説明したが、本発明は前述の実施例に限定されるものではない。例えば、実施例4、5においては、8ビット毎にメモリゲート線を分離したが、これは複数ビットであれば16ビットでも32ビットでもそれより多数ビットであっても2n(n>3:整数)ビットであってもかまわない。また、10V、20V、18V、16V等という具体的な電圧はこれら以外の高電圧であってもよい。
本発明の実施例1にかかる不揮発性メモリのアレイ構成図である。
本発明の実施例1にかかる不揮発性メモリの全体構成図である。
本発明の実施例1にかかる不揮発性メモリのメモリセルアレイのレイアウトの一例である。
本発明の実施例1にかかる不揮発性メモリのメモリセルアレイのレイアウトの一例である。
本発明の実施例1にかかる不揮発性メモリのメモリセルの断面図の一例である。
本発明の実施例1にかかる不揮発性メモリのメモリセルの断面図の一例である。
本発明の実施例1における各部位に印加される電圧とその電位の大小関係を示した図表である。
本発明の実施例1における各部位に印加される電圧の具体例である。
本発明の実施例1における読み出し動作時における各部位に印加される電圧の具体例である。
本発明の実施例1における書き込み動作時における各部位に印加される電圧の具体例である。
本発明の実施例1における消去動作時における各部位に印加される電圧の具体例である。
本発明の実施例1における消去動作時における各部位に印加される電圧の具体例である。
本発明の実施例1における消去動作時における各部位に印加される電圧の具体例である。
本発明の実施例1における消去動作時における各部位に印加される電圧の具体例である。
本発明の実施例2にかかる不揮発性メモリのアレイ構成図である。
本発明の実施例2にかかる不揮発性メモリの全体構成図である。
本発明の実施例2にかかる不揮発性メモリのメモリセルアレイのレイアウトの一例である。
本発明の実施例2にかかる不揮発性メモリのメモリセルの断面図の一例である。
本発明の実施例2にかかる不揮発性メモリのメモリセルの断面図の一例である。
本発明の実施例2における各部位に印加される電圧とその電位の大小関係を示した図表である。
本発明の実施例2における各部位に印加される電圧の具体例である。
本発明の実施例2における読み出し動作時における各部位に印加される電圧の具体例である。
本発明の実施例2における書き込み動作時における各部位に印加される電圧の具体例である。
本発明の実施例2における消去動作時における各部位に印加される電圧の具体例である。
本発明の実施例2における消去動作時における各部位に印加される電圧の具体例である。
本発明の実施例2における消去動作時における各部位に印加される電圧の具体例である。
本発明の実施例2における消去動作時における各部位に印加される電圧の具体例である。
本発明の実施例3にかかる不揮発性メモリのアレイ構成図である。
本発明の実施例3にかかる不揮発性メモリのメモリセルアレイのレイアウトの一例である。
本発明の実施例3にかかる不揮発性メモリのメモリセルの断面図の一例である。
本発明の実施例3にかかる不揮発性メモリのメモリセルの断面図の一例である。
本発明の実施例3における各部位に印加される電圧とその電位の大小関係を示した図表である。
本発明の実施例3における各部位に印加される電圧の具体例である。
本発明の実施例3における読み出し動作時における各部位に印加される電圧の具体例である。
本発明の実施例3における書き込み動作時における各部位に印加される電圧の具体例である。
本発明の実施例3における消去動作時における各部位に印加される電圧の具体例である。
本発明の実施例3における消去動作時における各部位に印加される電圧の具体例である。
本発明の実施例3における消去動作時における各部位に印加される電圧の具体例である。
本発明の実施例3における消去動作時における各部位に印加される電圧の具体例である。
従来例と本発明の各実施例の対比をした図表である。
従来例と本発明の各実施例とを、書き込み時の各ディスターブストレスに着目して対比をした図表である。
本発明の実施例4にかかる不揮発性メモリのメモリセルアレイの構成図である。
本発明の実施例4にかかる不揮発性メモリのメモリセルアレイの構成図である。
本発明の実施例4にかかる不揮発性メモリの全体構成図である。
本発明の実施例4における読み出し動作時における各部位に印加される電圧の具体例である。
本発明の実施例4における読み出し動作におけるタイムチャートである。
本発明の実施例4における書き込み動作時における各部位に印加される電圧の具体例である。
本発明の実施例4における書き込み動作におけるタイムチャートである。
本発明の実施例4における消去動作時における各部位に印加される電圧の具体例である。
本発明の実施例4における消去動作におけるタイムチャートである。
本発明の実施例5にかかる不揮発性メモリのメモリセルアレイの構成図である。
本発明の実施例5にかかる不揮発性メモリのメモリセルアレイの構成図である。
本発明の実施例5にかかる不揮発性メモリの全体構成図である。
本発明の実施例5における読み出し動作時における各部位に印加される電圧の具体例である。
本発明の実施例5における読み出し動作におけるタイムチャートである。
本発明の実施例5における書き込み動作時における各部位に印加される電圧の具体例である。
本発明の実施例5における書き込み動作におけるタイムチャートである。
本発明の実施例5における消去動作時における各部位に印加される電圧の具体例である。
本発明の実施例5における消去動作におけるタイムチャートである。
本発明の実施例4と実施例5を比較した図表である。
従来のNOR型不揮発性メモリのアレイ構成図である。
従来のNOR型不揮発性メモリのディスターブの一例である。
従来のNOR型不揮発性メモリのディスターブの一例である。
符号の説明
M メモリセル
MG メモリゲート線
BL ビット線
SL ソース線