JP2013187467A - Ｎｏｒ型フラッシュメモリセル及びその構造 - Google Patents

Abstract

【課題】ＦＮ効率及び電荷トラップ効率を向上させるＮＯＲ型フラッシュメモリセルを提供する。
【解決手段】ＮＯＲ型フラッシュメモリセル３００は、第１トランジスタＭ１と、第２トランジスタＭ２と、第３トランジスタＭ３とを含む。第１トランジスタは、制御端子と、第１端子と、第２端子とを有する。制御端子は、ワードライン信号ＷＬを受信するために使用され、第１端子は、ビットライン信号ＢＬを受信するために使用される。第１トランジスタのゲートは、シリコンリッチ窒化物層及び酸化物層を含み、シリコンリッチ窒化物層は、酸化物層内に埋め込まれる。第２トランジスタの制御端子は、読み出し信号を受信するために使用され、第２端子は、読み出し信号に基づいて、ソースライン信号ＳＬを転送するために使用される。第３トランジスタは、第１トランジスタとビットライン信号が流れるビットラインとの間に接続され、制御端子は、中間制御信号を受信する。
【選択図】図３

Description

本発明は、フラッシュメモリセルに関するものであり、特に、ＮＯＲ型フラッシュメモリセル（NOR flash memory cell）に関するものである。

近年、家電製品に高容量及び長寿命の不揮発性メモリ（non-volatile memory）を提供することがますます重要になってきている。フラッシュメモリ技術の急速な発展と共に、高容量及び長寿命の不揮発性メモリは、フラッシュメモリで構成されたものが主流になっている。

ＳｉＮゲートを有する従来のＮＯＲ型フラッシュメモリセルは、ＦＮ効率と電荷トラップ効率が低い。そのため、従来のＮＯＲ型フラッシュメモリセルを複数有するＮＯＲ型フラッシュメモリは、プログラム速度が遅く、ＮＯＲ型フラッシュメモリの電力消費量も多い。

本発明は、ＮＯＲ型フラッシュメモリセルを提供する。ＮＯＲ型フラッシュメモリセルは、第１トランジスタと、第２トランジスタと、少なくとも１つの第３トランジスタとを含む。第１トランジスタのゲートは、シリコンリッチ窒化物層及び酸化物層を含み、シリコンリッチ窒化物層は、酸化物層内に埋め込まれる。シリコンリッチ窒化物材料ゲートを有する第１トランジスタは、トラップ準位（trapping level）が浅いため、ＦＮ効率を向上させ、トラップ中心（trapping center）を増やして電荷トラップ効率を促進する。

本発明は、ＮＯＲ型フラッシュメモリセルを提供する。ＮＯＲ型フラッシュメモリセルは、第１トランジスタと、第２トランジスタと、少なくとも１つの第３トランジスタとを含む。第１トランジスタは、制御端子と、第１端子と、第２端子とを有する。制御端子は、ワードライン信号を受信するために使用され、第１端子は、ビットライン信号を受信するために使用される。第１トランジスタのゲートは、シリコンリッチ窒化物（silicon-rich nitride）層及び酸化物層を含み、シリコンリッチ窒化物層は、酸化物層内に埋め込まれる。第２トランジスタは、制御端子と、第１端子と、第２端子とを有する。第２トランジスタの制御端子は、読み出し信号を受信するために使用され、第２トランジスタの第１端子は、第１トランジスタの第２端子に接続される。第２トランジスタの第２端子は、読み出し信号に基づいて、ソースライン信号を転送するために使用される。第３トランジスタは、第１トランジスタの第１端子とビットライン信号が流れるビットラインの間に接続される。第３トランジスタは、制御端子と、第１端子と、第２端子とを有する。第３トランジスタの制御端子は、中間制御信号を受信し、第３トランジスタの第１端子は、ビットライン信号を受信し、第３トランジスタの第２端子は、第１トランジスタの第１端子に接続される。

本発明は、基板と、アクティブエリアと、第１ゲート構造と、第２ゲート構造と、少なくとも１つの第３ゲート構造とを含むＮＯＲ型フラッシュメモリセルの構造を提供する。アクティブエリアは、基板の上に配置される。第１ゲート構造は、アクティブエリアに配置され、アクティブエリアの第１部分領域を覆う。第１ゲート構造は、シリコンリッチ窒化物材料で形成される。第２ゲート構造は、アクティブエリアに配置され、アクティブエリアの第２部分領域を覆う。第３ゲート構造は、アクティブエリアに配置され、第１開口と第１ゲート構造の間の第３部分領域を覆う。アクティブエリアは、第１開口を有し、第１開口は、第１ゲート構造の第１側部に配置され、第１側部は、第２ゲート構造に隣接しない。ＮＯＲ型フラッシュメモリセルは、さらに、第１開口を覆って、ビットライン信号受信端子を形成する第１導電構造を含む。

ＮＯＲ型フラッシュメモリセルは、電荷蓄積材料としてシリコンリッチ窒化物材料を有するゲートを提供するトランジスタを有する。シリコン窒化物（SiN）ゲートを有するトランジスタに比べ、シリコンリッチ窒化物材料ゲートを有するトランジスタは、トラップ準位が浅いため、ＦＮ効率を向上させ、トラップ中心を増やして電荷トラップ効率を促進することができる。

ＮＯＲ型フラッシュメモリセルの回路図である。 フラッシュメモリの回路図である。 ＮＯＲ型フラッシュメモリセルの別の回路図である。 フラッシュメモリの別の回路図である。 ＮＯＲ型フラッシュメモリセルの構造である。 ＮＯＲ型フラッシュメモリセルの別の構造である。

以下、添付の図面を例として、本発明の実施形態を詳細に説明する。各図面及び関連説明において、同一又は類似する構成要素には、同一の参照番号を使用する。

図１を参照すると、図１は、ＮＯＲ型フラッシュメモリセルの回路図である。ＮＯＲ型フラッシュメモリセル１００は、第１トランジスタＭ１と、第２トランジスタＭ２とを含む。第１トランジスタＭ１は、制御端子（ゲート）と、第１端子（ドレイン／ソース）と、第２端子（ソース／ドレイン）とを有する。第１トランジスタＭ１の制御端子は、ワードライン信号ＷＬを受信するために使用され、第１トランジスタＭ１の第２端子は、第２トランジスタＭ２に接続される。トランジスタＭ１〜Ｍ２は、Ｎ型トランジスタ又はＰ型トランジスタであってもよい。

トランジスタＭ２は、制御端子（ゲート）と、第１端子（ドレイン／ソース）と、第２端子（ソース／ドレイン）とを有する。トランジスタＭ２の制御端子は、読み出し信号ＳＳＧを受信するために使用され、トランジスタＭ２の第１端子は、トランジスタＭ１の第２端子に直接接続され、トランジスタＭ２の第２端子は、読み出し信号ＳＳＧに基づいてソースライン信号ＳＬを転送するために使用される。

本実施形態において、トランジスタＭ１及びＭ２は、いずれもＮ型金属酸化膜半導体（metal oxide semiconductor, NMOS）トランジスタである。

注意すべきこととして、トランジスタＭ１は、従来のトランジスタに代わって、プログラム及び消去を迅速に行う記憶機能のために用いられる。つまり、トランジスタＭ１のゲート誘導体は、シリコンリッチ窒化物層によって形成される。さらに詳しく説明すると、トランジスタＭ１のゲート誘導体は、酸化物層及びシリコンリッチ窒化物層によって形成され、シリコンリッチ窒化物層は、酸化物層内に埋め込まれる（酸化物‐シリコンリッチ窒化物‐酸化物の構造）。シリコンリッチ窒化物層は、シリコン窒化物（Si₃N₄）又はシリコン酸窒化物（Si_xN_yO_z）で構成されてもよい。

シリコン窒化物（SiN）ゲートを有する従来のトランジスタに比べ、トランジスタＭ１は、トラップ準位が浅いため、シリコンリッチ窒化物層を有するトランジスタＭ１は、トラップ中心を増やして電荷トラップ効率及びＦＮ効率を促進する。そのため、トランジスタＭ１のトンネリング酸化物／上部酸化物の応力（stress）を最小化することができる。

一方、トランジスタＭ２のゲートの材料は限定しない。トランジスタＭ２は、シリコンゲート又はシリコン窒化物（SiN）ゲートを有する従来のトランジスタであってもよい。もちろん、トランジスタＭ２は、シリコンリッチ窒化物ゲートを有するトランジスタであってもよい。

図２を参照すると、図２は、フラッシュメモリの回路図である。図２のフラッシュメモリ２００は、複数のＮＯＲ型フラッシュメモリセル２１０〜２６０によって形成される。ＮＯＲ型フラッシュメモリセル２１０〜２６０は、一列に配置される。ＮＯＲ型フラッシュメモリセル２１０〜２６０のそれぞれの回路構造は、ＮＯＲ型フラッシュメモリセル１００と同じである。本実施形態において、ＮＯＲ型フラッシュメモリセル２１０及び２４０は、ビットライン信号ＢＬ１を受信し、ＮＯＲ型フラッシュメモリセル２２０及び２５０は、ビットライン信号ＢＬ２を受信し、ＮＯＲ型フラッシュメモリセル２３０及び２６０は、ビットライン信号ＢＬ３を受信する。ＮＯＲ型フラッシュメモリセル２１０〜２３０は、ワードライン信号ＷＬ１及び読み出し信号ＳＳＧ１を受信し、ＮＯＲ型フラッシュメモリセル２４０〜２６０は、ワードライン信号ＷＬ２及び読み出し信号ＳＳＧ２を受信する。さらに、ＮＯＲ型フラッシュメモリセル２１０〜２３０によって転送されたソースライン信号は、１つに接続されて、ソースライン信号ＳＬ１になる。ＮＯＲ型フラッシュメモリセル２４０〜２６０によって転送されたソースライン信号は、１つに接続されて、ソースライン信号ＳＬ２になる。

フラッシュメモリ２００がプログラム操作を実行した時、ワードライン信号ＷＬ１〜ＷＬ２のうちの１つに高電圧（例えば、１４Ｖ）が提供され、ビットライン信号ＢＬ１〜ＢＬ３のうちの１つに低電圧（例えば、０Ｖ）が提供される。例えば、ＮＯＲ型フラッシュメモリセル２２０がプログラムを行うよう選択された場合、ワードライン信号ＷＬ１の電圧レベルが高電圧１４Ｖに上昇し、ビットライン信号ＢＬ２の電圧レベルが低電圧０Ｖに設定されるため、ＮＯＲ型フラッシュメモリセル２２０内のトランジスタＭ３は、ＦＮトンネリング（Fowler-Nordheim tunneling）機構を可能にするトランジスタＭ３のゲートとドレイン（又はソース）の間の電圧降下（１４−０＝１４Ｖ）に基づいてプログラムされる。同時に、ワードライン信号ＷＬ２の電圧レベルが低電圧０Ｖで維持され、ビットライン信号ＢＬ１及びＢＬ３の電圧レベルが、例えば、５Ｖに設定される。そのため、ＮＯＲ型フラッシュメモリセル２１０及び２３０〜２６０は、ワードライン信号とビットライン信号の間の電圧降下が十分に大きくないため、プログラムされない。また、プログラム操作を実行するための読み出し信号ＳＳＧ１及びＳＳＧ２の電圧レベルは、０Ｖで維持される。

フラッシュメモリ２００が消去操作を実行した時、フラッシュメモリ２００においてワードライン信号ＷＬ１及びＷＬ２を受信するトランジスタの基板が、高電圧１４Ｖに引き上げられる。同時に、ワードライン信号ＷＬ１及びＷＬ２が０Ｖに設定されるため、ＮＯＲ型フラッシュメモリセル２１０〜２６０は、ＦＮトンネリング機構を可能にするワードライン信号ＷＬ１又はＷＬ２を受信するトランジスタのゲートと基板の間の電圧降下（０−１４＝−１４Ｖ）に基づいて消去される。

フラッシュメモリ２００がデータ読み出し操作を実行した時、ワードライン信号ＷＬ１〜ＷＬ２のうちの１つに低電圧０Ｖが提供され、読み出し信号ＳＳＧ１〜ＳＳＧ２のうちの１つに読み出し電圧（例えば、３Ｖ）が提供され、ビットライン信号ＢＬ１〜ＢＬ３のうちの１つに読み出し対応電圧（例えば、１Ｖ）が提供される。例えば、ＮＯＲ型フラッシュメモリセル２２０が読み出しを行うよう選択された場合、ワードライン信号ＷＬ１の電圧レベルが低電圧０Ｖに設定され、読み出し信号ＳＳＧ１が読み出し電圧３Ｖに設定され、ビットライン信号ＢＬ１が読み出し対応電圧１Ｖに設定される。ＮＯＲ型フラッシュメモリセル２２０のトランジスタＭ３に保存されたデータは、読み出し信号ＳＳＧ１に基づいて電源が入るトランジスタＭ４を介して、ビットライン信号ＢＬ１に転送される。同時に、ワードライン信号ＷＬ２及び読み出し信号ＳＳＧ２が０Ｖに設定され、ビットライン信号ＢＬ１及びＢＬ３も０Ｖに設定される。ＮＯＲ型フラッシュメモリセル２１０及び２３０〜２６０に保存されたデータは、転送されない。

図３を参照すると、図３は、ＮＯＲ型フラッシュメモリセルの別の回路図である。本実施形態において、ＮＯＲ型フラッシュメモリセル３００は、３つのトランジスタＭ１〜Ｍ３を含む。トランジスタＭ１〜Ｍ３のそれぞれは、制御端子（ゲート）と、第１端子（ドレイン／ソース）と、第２端子（ソース／ドレイン）とを有する。トランジスタＭ１及びＭ２の接続形態は、図１と同じである。トランジスタＭ３は、トランジスタＭ１の第１端子とビットライン信号ＢＬが流れるビットラインの間に接続される。つまり、トランジスタＭ１は、トランジスタＭ３を介して、ビットライン信号ＢＬを受信する。ここで、注意すべきこととして、トランジスタＭ１の数は、１又は１よりも大きくてもよい。ＮＯＲ型フラッシュメモリセルが複数のトランジスタＭ１を有する場合、トランジスタＭ１は、ビットライン信号ＢＬが流れるビットラインとトランジスタＭ２の間に直列に結合される。トランジスタＭ３のゲートは、一般に、中間制御信号ＢＳＧを受信するために使用される。トランジスタＭ１〜Ｍ３は、Ｎ型トランジスタ又はＰ型トランジスタであってもよい。

図４を参照すると、図４は、フラッシュメモリの別の回路図である。フラッシュメモリ４００は、複数のＮＯＲ型フラッシュメモリセル４１０〜４６０を含む。ＮＯＲ型フラッシュメモリセル４１０〜４６０は、一列に配置される。ＮＯＲ型フラッシュメモリセル４１０〜４６０のそれぞれの回路構造は、ＮＯＲ型フラッシュメモリセル３００と同じである。

フラッシュメモリ４００がプログラム操作を実行した時、ワードライン信号ＷＬ１〜ＷＬ２のうちの１つに高電圧（例えば、１４Ｖ）が提供され、中間制御信号ＢＳＧ１〜ＢＳＧ２のうちの１つに電圧（例えば、２．５Ｖ）が提供され、ビットライン信号ＢＬ１〜ＢＬ３のうちの１つに低電圧（例えば、０Ｖ）が提供される。例えば、ＮＯＲ型フラッシュメモリセル４２０がプログラムを行うよう選択された場合、ワードライン信号ＷＬ１の電圧レベルが高電圧１４Ｖに上昇し、中間制御信号ＢＳＧ１の電圧レベルが２．５Ｖに設定され、ビットライン信号ＢＬ２の電圧レベルが低電圧０Ｖに設定されるため、ＮＯＲ型フラッシュメモリセル４２０のトランジスタＭ４は、ＦＮトンネリング機構を可能にするトランジスタＭ５のゲートとチャネルの間の電圧降下に基づいてプログラムされる。同時に、ワードライン信号ＷＬ２の電圧レベルが低電圧０Ｖで維持され、中間制御信号ＢＳＧ２の電圧レベルが０Ｖに設定され、ビットライン信号ＢＬ１及びＢＬ３の電圧レベルが、例えば２．５Ｖに設定される。そのため、ＮＯＲ型フラッシュメモリセル４１０及び４３０〜４６０は、ワードライン信号とビットライン信号の間の電圧降下が十分に大きくないため、プログラムされない。ここで、言及すべきこととして、ＮＯＲ型フラッシュメモリセル４１０、４２０及び４３０のトランジスタＭ３、Ｍ６及びＭ９によってそれぞれ受信されたビット信号ＢＬ１〜ＢＬ２の電圧レベルは、２．５Ｖと０Ｖの間で変動する。つまり、５Ｖの電圧レベルは、本実施形態では必要ないため、フラッシュメモリ４００の電力消費量を減らすことができる。また、読み出し信号ＳＳＧ１及びＳＳＧ２の電圧レベルは、０Ｖで維持される。

ここで、注意すべきこととして、中間制御信号ＢＳＧ１並びにビットライン信号ＢＬ１及びＢＬ２に電圧２．５Ｖを提供するため、ワードライン信号ＷＬ１の電圧レベルが高電圧１４Ｖに上昇した時に、ＮＯＲ型フラッシュメモリセル４１０及び４３０が阻止される。つまり、ＮＯＲ型フラッシュメモリセルは、プログラムを行うのを阻止される。

フラッシュメモリ４００が消去操作を実行した時、フラッシュメモリ４００においてワードライン信号ＷＬ１及びＷＬ２を受信するトランジスタの基板が、高電圧１４Ｖに引き上げられる。同時に、ワードライン信号ＷＬ１及びＷＬ２が０Ｖに設定されるため、ＮＯＲ型フラッシュメモリセル４１０〜４６０は、ＦＮトンネリング機構を可能にするワードライン信号ＷＬ１又はＷＬ２を受信するトランジスタのゲートと基板の間の電圧降下（０−１４＝−１４Ｖ）に基づいて消去される。フラッシュメモリ４００がデータ読み出し操作を実行した時、ワードライン信号ＷＬ１〜ＷＬ２のうちの１つに低電圧０Ｖが提供され、読み出し信号ＳＳＧ１〜ＳＳＧ２のうちの１つに読み出し電圧（例えば、３Ｖ）が提供され、中間制御信号ＢＳＧ１〜ＢＳＧ２のうちの１つに電圧（例えば、２．５Ｖ）が提供され、ビットライン信号ＢＬ１〜ＢＬ３のうちの１つに読み出し対応電圧（例えば、１Ｖ）が提供される。例えば、ＮＯＲ型フラッシュメモリセル４２０が読み出しを行うよう選択された場合、ワードライン信号ＷＬ１の電圧レベルが低電圧０Ｖに設定され、読み出し信号ＳＳＧ１が読み出し電圧３Ｖに設定され、中間制御信号ＢＳＧ１が２．５Ｖに設定され、ビットライン信号ＢＬ２が読み出し対応電圧１Ｖに設定される。ＮＯＲ型フラッシュメモリセル４２０のトランジスタＭ５に保存されたデータは、読み出し信号ＳＳＧ１に基づいて電源が入るトランジスタＭ４を介して、ソースライン信号ＳＬ１に転送される。同時に、ワードライン信号ＷＬ２、中間制御信号ＢＳＧ２及び読み出し信号ＳＳＧ２が０Ｖに設定され、ビットライン信号ＢＬ１及びＢＬ３も０Ｖに設定される。ＮＯＲ型フラッシュメモリセル４１０及び４３０〜４６０に保存されたデータは、読み出されない。

図５を参照すると、図５は、ＮＯＲ型フラッシュメモリセルの構造である。ＮＯＲ型フラッシュメモリセル５００は、基板５１０と、アクティブエリア５２０と、ゲート構造５３１及び５３２と、ビットライン信号受信端子５２１と、ソースライン信号転送端子５２２とを含む。アクティブエリア５２０は、基板５１０上に配置され、基板５１０は、ウェハのＰ型基板又はＮ型基板内のＰウェルであってもよい。アクティブエリア５２０とゲート構造５３１の上に配置された第１ゲート構造は、アクティブエリア５２０の第１部分領域を覆い、ゲート構造５３１は、シリコンリッチ窒化物材料を含む。アクティブエリア５２０とゲート構造５３２の上に配置された第２ゲート構造は、アクティブエリア５２０の第２部分領域を覆う。

本実施形態において、アクティブエリア５２０は、第１開口を有し、第１開口は、ゲート構造５３１の第１側部に配置され、第１側部は、ゲート構造５３２に隣接しない。ＮＯＲ型フラッシュメモリセル５００は、さらに、第１開口を覆ってビットライン信号受信端子５２１を形成するための第１導電構造を含む。また、アクティブエリア５２０は、さらに、第２開口を有し、第２開口は、ゲート構造５３２の第２側部に配置され、第２側部は、ゲート構造５３１に隣接しない。ＮＯＲ型フラッシュメモリセル５００は、さらに、第２開口を覆ってソースライン信号転送端子５２２を形成する第２導電構造を含む。

本実施形態において、ゲート構造５３２は、シリコンリッチ窒化物材料及びポリ材料によって形成されてもよい。シリコンリッチ窒化物材料は、シリコン窒化物（Si₃N₄）又はシリコン酸窒化物（Si_xN_yO_z）であってもよい。

図６を参照すると、図６は、ＮＯＲ型フラッシュメモリセルの別の構造である。ＮＯＲ型フラッシュメモリセル６００は、基板６１０と、アクティブエリア６２０と、ゲート構造６３１、６３２及び６３３と、ビットライン信号受信端子６２１と、ソースライン信号転送端子６２２とを含む。図５の実施形態と比較して、ＮＯＲ型フラッシュメモリセル６００は、さらに、ゲート構造６３３を含む。ゲート構造６３３は、アクティブエリア６２０に配置され、ゲート構造６３３は、第１開口とゲート構造６３１の間の第３部分領域を覆う。

本実施形態において、ゲート構造６３３は、シリコンリッチ窒化物材料又はポリ材料によって形成されてもよい。

以上のように、本発明において、ＮＯＲ型フラッシュメモリセルは、電荷蓄積材料としてシリコンリッチ窒化物材料を有するゲートを提供するトランジスタを有する。つまり、シリコン窒化物（SiN）ゲートを有するトランジスタに比べ、シリコンリッチ窒化物材料ゲートを有するトランジスタを使用することによって、ＦＮ効率が向上する。それに応じて、ＮＯＲ型フラッシュメモリセルが属するシステムの性能が向上する。

以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲及び、それと均等な領域を基準として定めなければならない。

本発明の実施形態に係るＮＯＲ型フラッシュメモリセルは、ＦＮ効率を向上させ、トラップ中心を増やして電荷トラップ効率を促進することができる。そのため、ＮＯＲ型フラッシュメモリセルのプログラム速度が上がり、ＮＯＲ型フラッシュメモリセルの電力消費量を減らすことができる。

１００、２１０〜２６０、３００、４１０〜４６０、５００、６００ ＮＯＲ型フラッシュメモリセル
２００、４００ フラッシュメモリ
Ｍ１〜Ｍ９ トランジスタ
ＷＬ、ＷＬ１〜ＷＬ２ ワードライン信号
ＢＬ、ＢＬ１〜ＢＬ２ ビットライン信号
ＳＬ、ＳＬ１〜ＳＬ２ ソースライン信号
ＳＳＧ、ＳＳＧ１〜ＳＳＧ２ 読み出し信号
ＢＳＧ、ＢＳＧ１〜ＢＳＧ２ 中間制御信号
５１０、６１０ 基板
５２０、６２０ アクティブエリア
５２１、６２１ ビットライン信号受信端子
５２２、６２２ ソースライン信号転送端子
５３１〜５３２、６３１〜６３３ ゲート構造

Claims (13)

1. ワードライン信号を受信する制御端子、ビットライン信号を受信する第１端子、および第２端子を有し、ゲートが、シリコンリッチ窒化物層および酸化物層を含み、前記シリコンリッチ窒化物層が、前記酸化物層内に埋め込まれた第１トランジスタと、
   読み出し信号を受信する制御端子、前記第１トランジスタの前記第２端子に接続された第１端子、および前記読み出し信号に基づいてソースライン信号を転送する第２端子を有する第２トランジスタと、
   前記第１トランジスタの前記第１端子と前記ビットライン信号が流れるビットラインとの間に接続され、中間制御信号を受信する制御端子、前記ビットライン信号を受信する第１端子、及び前記第１トランジスタの前記第１端子に接続された第２端子を有する少なくとも１つの第３トランジスタと、を含むＮＯＲ型フラッシュメモリセル。
2. 前記第３トランジスタが、Ｎ型トランジスタ又はＰ型トランジスタである請求項１記載のＮＯＲ型フラッシュメモリセル。
3. 前記第１及び前記第２トランジスタが、Ｎ型トランジスタ又はＰ型トランジスタである請求項１に記載のＮＯＲ型フラッシュメモリセル。
4. 前記シリコンリッチ窒化物層が、シリコン窒化物（Si₃N₄）で構成された請求項１に記載のＮＯＲ型フラッシュメモリセル。
5. 前記シリコンリッチ窒化物層が、シリコン酸窒化物（Si_xN_yO_z）で構成された請求項１に記載のＮＯＲ型フラッシュメモリセル。
6. ＮＯＲ型フラッシュメモリセルの構造であって、
   基板と、
   前記基板の上に配置されたアクティブエリアと、
   前記アクティブエリアに配置され、前記アクティブエリアの第１部分領域を覆い、シリコンリッチ窒化物によって形成された第１ゲート構造と、
   前記アクティブエリアに配置され、前記アクティブエリアの第２部分領域を覆う第２ゲート構造と、
   前記アクティブエリアに配置され、第１開口と前記第１ゲート構造の間の第３部分領域を覆う少なくとも１つの第３ゲート構造とを含み、
   前記アクティブエリアが、前記第１開口を有し、前記第１開口が、前記第１ゲート構造の第１側部に配置され、前記第１側部が、前記第２ゲート構造に隣接しないとともに、
   前記ＮＯＲ型フラッシュメモリセルの構造が、さらに、前記第１開口を覆って、ビットライン信号受信端子を形成する第１導電構造を含むＮＯＲ型フラッシュメモリセルの構造。
7. 前記アクティブエリアが、さらに、第２開口を有し、前記第２開口が、前記第２ゲート構造の第２側部に配置され、前記第２側部が、前記第１ゲート構造に隣接しないとともに、前記ＮＯＲ型フラッシュメモリセルの構造が、さらに、前記第２開口を覆って、ソースライン信号転送端子を形成する第２導電構造を含む請求項６に記載のＮＯＲ型フラッシュメモリセルの構造。
8. 前記第３ゲート構造が、シリコンリッチ窒化物材料又はポリ材料によって形成された請求項６に記載のＮＯＲ型フラッシュメモリセルの構造。
9. 前記第２ゲート構造が、シリコンリッチ窒化物材料又はポリ材料によって形成された請求項６に記載のＮＯＲ型フラッシュメモリセルの構造。
10. 前記第１ゲート構造が、ワードライン信号を受信するために使用され、前記第２ゲート構造が、読み出し信号を受信するために使用される請求項６に記載のＮＯＲ型フラッシュメモリセルの構造。
11. 前記基板が、Ｐ型基板である請求項６記載のＮＯＲ型フラッシュメモリセルの構造。
12. 前記シリコンリッチ窒化物層が、シリコン窒化物（Si₃N₄）で構成された請求項６に記載のＮＯＲ型フラッシュメモリセルの構造。
13. 前記シリコンリッチ窒化物層が、シリコン酸窒化物（Si_xN_yO_z）で構成された請求項６に記載のＮＯＲ型フラッシュメモリセルの構造。

Images