JP2007066355A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】NAND型フラッシュメモリにおいて、実効的なチャネル容量を下げ、セルフ・ブースト方式の動作時においてチャネル電位ブースト比を大きくし、メモリセルの誤書き込みに対する信頼性を改善する。
【解決手段】半導体基板の表層部に選択的に形成されたウェル領域23と、ウェル領域に形成され、複数の電気的書き換え可能な不揮発性のメモリセルトランジスタが直列接続されて構成されたメモリセルアレイと、セルアレイの消去、書き込みおよび読み出しを行うための消去／書き込み／読み出し制御回路と、セルウェル領域とセルウェルバイアス印加端子10との間に接続されたキャパシタ15とを具備する。
【選択図】図７

Description

本発明は、電気的にデータの書替え可能な不揮発性半導体記憶装置（EEPROM）に係り、特に不揮発性メモリセルに対する読み出し／書き込み制御に関するもので、例えばNAND型フラッシュメモリに使用されるものである。

電気的にデータの書替え可能な不揮発性半導体メモリは、消去／書き込み動作により、メモリセルトランジスタの浮遊ゲートの電荷量を変えることでその閾値電圧を変え、データを記憶する。例えば、電子を放出して閾値電圧を負にすることで“１”データを、電子を注入して閾値電圧を正にすることで“０”データをそれぞれ記憶させる。電子の放出／注入は、例えば浮遊ゲートと半導体基板間でトンネル酸化膜を介して行われる。

不揮発性半導体メモリの１つであるNAND型フラッシュメモリは、複数のメモリセルが直列に接続されて、NANDストリング（セルユニット）を構成する。NANDストリングの一端は、第１の選択ゲートトランジスタを介してビット線に、他端は第２の選択ゲートトランジスタを介してソース線に接続される。NANDストリング内で複数のメモリセルは、隣接するもの同士でソース，ドレイン拡散層を共有する。

セルアレイは、ワード線に沿って配列される複数のメモリセルの集合が１ページ或いは２ページを構成し、ワード線方向に配列される複数のNANDストリングの集合が１ブロックを構成する。データ読み出し或いは書き込みはページ単位で行われ、データ消去はブロック単位で行われる。

NANDストリング内での選択的なメモリセルの書き込みあるいは読み出しは、NANDストリング中の選択されたメモリセル以外のメモリセルを電流経路となるように制御することで可能であり、消去は、NANDストリング内のメモリセル全てを同時に選択して一括消去することで可能である。

一方、セルフ・ブースト方式を採用した従来のNAND型不揮発性メモリにおいて、データ読み出し時に基板またはソース線にバイアスを印加するためのバイアス印加手段を備える点と、セルのチャネル形成領域の不純物濃度を適切に設定する点が特許文献１に開示されている。また、セルフ・ブースト方式を採用した従来のNAND型不揮発性半導体メモリにおいて、データ書き込み時に書き込み禁止トランジスタの素子形成領域に負電圧を印加する負バイアス手段を備える点が特許文献２に開示されている。

セルフ・ブースト方式は、上記特許文献１，２に詳しく記載されているように、制御電極と浮遊電極との容量結合、および、浮遊電極とチャネル形成領域との容量結合に基づき、ワード線に印加された電位によって“１”データを書き込む選択メモリ素子のチャネル形成領域を昇圧させる方法である。このようなセルフ・ブースト方式を採用することによって、“１”データを書き込む選択メモリ素子において、制御電極とチャネル形成領域との間には大きな電位差が生ぜず、浮遊ゲートに電子が注入されない。

図１０は、従来のNAND型不揮発性メモリにおけるNANDストリングがブースト状態の時の容量結合の一部を示す等価回路図である。このようにNANDストリングがブースト状態の時、選択ゲートはカットオフされているので、セルチャネル39は電位的に浮遊状態になっている。そのため、チャネル電位(Vch)は、非選択ワード線33にかかる高電位(Vpass)、および選択ワード線34にかかるプログラム電位(Vpgm)とカップリングして電位が上昇し、メモリセルの浮遊ゲート・制御ゲート相互間（中間）の絶縁膜の容量11(Cono)、トンネル酸化膜の容量12(Cox)、チャネル容量14(Cch)の容量結合で決まる電位にまでブーストされる。ここで、10はウェルバイアス端子である。ConoとCoxの直列容量をCinsとし、１つのNANDストリング当りのワード線WLの本数をNとすると、図１０に示した容量結合の関係より求めたチャネル電位Vchは、次式(1)に示すように低下する。

Vch=Vch_init＋Cboost(Vpass-Vthbk-Vch_init)
＋Cboost×1/(N-1)×(Vpgm-Vth-Vch_init) …(1)
ここで、Vch_initはセルドレイン端拡散層の初期電位であり、ドレイン側選択ゲートのゲートにバックバイアスVch_initだけかかった時の閾値をVth_sgdとすると、次式(2)で示される。

Vch_init=Vsgd-Vth_sgd …(2)
また、(1)式中のCboostはブースト比であり、ConoとCoxの直列容量Cins、チャネル容量Cch、STI（NANDストリング配列の列間に形成されているトレンチ型素子分離領域）の容量Cstiで決まる。

Cboost=15Cins/(16Cins+16Cch+Csti) …(3)
セルのチャネル濃度が高い、およびセル拡散濃度が高い場合は、チャネル容量Cchが高くなり、ブースト比Cboostが低くなり、ブースト時のチャネル39の電位(Vch)は低くなる。ブースト時のチャネル39の電位(Vch)が低くなると、選択ワード線33の高電位(Vpgm)とブースト時のチャネル39の電位(Vch)の電位差が高くなり、電荷が浮遊ゲート電極に注入されて選択セルで誤書き込みが発生し、元の“１”データがそれより高い閾値の“０”データに化ける。

このような誤書き込みを改善するため、チャネル容量を下げるようにセルのチャネル濃度を下げると、セルの中性閾値（セルを通常のMOSトランジスタとして見た場合の閾値）が下がるので、浮遊ゲート電極の保持電荷の抜けが増え、データリテンションが悪くなるという副作用がある。また、セルのチャネル濃度を下げると、選択ゲートの閾値を、セルのチャネル、およびウェルのイオン注入で決まる閾値より高くしたい場合、隣り合う選択ゲート間の基板領域にハローイオン注入（基板のゲート下方の隅部に対して斜め方向から例えばボロンイオンを注入する）などを追加で行う必要がある。しかし、追加のハローイオン注入量が増えると、選択ゲートの閾値のバラツキの悪化やオフセット特性が生じ易いなどの副作用が懸念される。このような現象は、多値データを記憶するメモリセルでも同様に発生する。
特開２０００−１３２９８４号公報 特開平１１−８６５７０号公報

本発明は前記した従来の問題点を解決すべくなされたもので、実効的なチャネル容量を下げ、セルフ・ブースト方式の動作時においてチャネル電位ブースト比を一層大きくすることができ、メモリセルの誤書き込みに対する信頼性の改善を期待し得る不揮発性半導体記憶装置を提供することを目的とする。

本発明の不揮発性半導体記憶装置は、半導体基板の表層部に形成されたウェル領域と、前記ウェル領域に形成され、複数の電気的書き換え可能な不揮発性のメモリセルトランジスタが直列接続されて構成されたメモリセルアレイと、前記メモリセルアレイの消去、書き込みおよび読み出しを制御する消去／書き込み／読み出し制御回路と、前記ウェル領域とウェルバイアス印加端子との間に接続されたキャパシタとを具備する。

本発明の不揮発性半導体記憶装置によれば、実効的なチャネル容量を下げ、セルフ・ブースト方式動作時においてチャネル電位ブースト比を一層大きくすることができ、メモリセルの誤書き込みに対する信頼性の改善を期待することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るNAND型フラッシュメモリの機能ブロック構成を示す。メモリセルアレイ１は、電気的書き換え可能な不揮発性のメモリセルトランジスタ（以下、セルトランジスタと記す）がマトリクス状に配置されて構成されている。メモリセルアレイ１の各部に動作モードに応じて必要な制御電圧を与えて、データの消去読み出しおよび書き込みを行うための消去／書き込み／読み出し制御回路として、カラム制御回路２、ロウ制御回路３、ソース線制御回路４、ウェル制御回路５が設けられている。

カラム制御回路２は、メモリセルアレイ１に隣接して設けられており、メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、また、メモリセルからのデータ読み出しを行い、セルデータを読み出すためのセンスアンプ回路、読み出しおよび書き込みデータを保持するデータラッチ、およびカラム選択ゲートを有する。

ロウ制御回路３は、メモリセルアレイ１のワード線を選択し、選択および非選択ワード線に消去、書き込み、読み出しに必要な電圧を印加し、ワード線を選択するロウデコーダと、選択および非選択ワード線に所定の駆動電圧を与えるワード線ドライバを含む。ソース線制御回路４は、メモリセルアレイ１の共通ソース線を制御し、ウェル制御回路５は、メモリセルアレイ１が形成されたウェル領域の電圧を制御する。

データ入出力バッファ６は、外部のホストデバイスにＩ／Ｏ端子を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ６は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取るほか、メモリセルの選択をするため、外部からのアドレスデータをカラム制御回路２やロウ制御回路３にステートマシン８を介して送る。

コマンド・インターフェイス７は、ホストデバイスからの外部制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータかコマンドデータかアドレスデータかを判断し、コマンドデータであれば受け取りコマンド信号としてステートマシン８に転送する。

ステートマシン８は、フラッシュメモリ全体の管理を行う。即ちホストデバイスからのコマンドを受け、読み出し、書き込み、消去の制御や、データの入出力制御を行う。

メモリセルアレイ１は、複数個（例えば1024個）のメモリブロックに分割されている。各ブロックはデータ消去の単位である。各メモリブロックにおいて、セルトランジスタは、互いに交差するビット線とワード線の各交差部に配置されている。

図２は、図１中のメモリセルアレイのメモリブロックの一部を取り出して一例を示す等価回路図である。NAND型ストリング（メモリユニット）20は、１６個のメモリセルMCが直列に接続されて構成され、その一端は第１の選択ゲートSGDを介してビット線BLiに、他端は第２の選択ゲートSGSを介して共通ソース線CELSRCに接続される。上記第１の選択ゲートSGDのゲートは第１の選択ゲート線SGDLに接続され、第２の選択ゲートSGSのゲートは第２の選択ゲート線SGSLに接続されている。そして、１６個のメモリセルの各制御ゲートCGi(i=01〜16)は、１６本のワード線WLi(i=01〜16)の一部として接続されており、１本のワード線に繋がる複数個のメモリセルに対して同時にデータの書き込みと読み出しが行われる。各メモリセルが記憶する１ビットのデータが、書き込みと読み出しの最小単位（ページ）を構成する。

図３は、図２中のNAND型ストリング20の１個分の配列方向に沿う断面構造の一例および初期動作（セルフ・ブースト動作）時の電圧関係の一例を示す。本例のNAND型フラッシュメモリは、ｐ型半導体基板（p-sub）21上にｎ型ウェル（n-well）22とｐ型ウェル（p-well）23が二重構造として形成されている。そして、セルトランジスタは、ｐ型ウェル23に選択的にソース領域およびドレイン領域としてｎ拡散層が形成され、このソース領域・ドレイン領域間のチャネル領域上にトンネル酸化膜14を介して浮遊ゲートFGi(i=01〜16)が形成されている。さらに、浮遊ゲートFGi上にONO膜（酸化膜／窒化膜／酸化膜の積層膜）15と制御ゲートCGiが積層形成されている。

なお、メモリセルの浮遊ゲートFGiと制御ゲートCGiはポリシリコンが用いられており、選択ゲートSGD、SGSの浮遊ゲートFGと制御ゲートCGはポリシリコンが用いられるとともに電気的に連なって形成されている。

図７は、第１の実施形態の構成の要部を示している。本実施形態に係るNAND型フラッシュメモリにおいて、NANDストリングが形成されたウェル領域（p-well）23とウェルバイアス印加端子10との間には、ある容量(Cext)を持つキャパシタ15と第１のスイッチ回路（本例ではNMOSトランジスタ）16を直列に挿入した経路１が形成されている。さらに、ウェル領域23とウェルバイアス印加端子10との間で、前記経路１とは分岐して、ウェルバイアス印加端子10からウェル領域23へ直接にウェルバイアスを選択的に印加するための第２のスイッチ回路（本例ではNMOSトランジスタ）17からなる経路２が形成されている。図８は、図７に示した一部の構成の容量結合を示す等価回路図である。

本実施形態のNAND型フラッシュメモリの動作は、基本的には、前述したNAND型不揮発性メモリと同様であるが、書き込み時にはトランジスタ16をオン、トランジスタ17をオフにして経路１を用いる点が異なり、書き込み時以外の消去動作や読み出し動作などではトランジスタ16をオフ、トランジスタ17をオンにして経路２を用いる。

即ち、書き込み時には、トランジスタ16をオン、トランジスタ17をオフにして経路１を用いることにより、実効的なチャネル容量は、チャネル容量14(Cch)とキャパシタ15の容量(Cext)の直列容量となる。これにより、キャパシタ15の容量(Cext)を独立に調整することにより、セルのチャネル、およびウェルのイオン注入の条件を変えること無く、従来例のチャネル容量14(Cch)より低減することができ、ブースト比が上がるので、誤書き込みの改善を期待することができる。

書き込み時以外の消去動作や読み出し動作などでは、トランジスタ16をオフ、トランジスタ17をオンにして、経路２を用いることにより、前述したNAND型不揮発性メモリと同様にウェル領域18をウェルバイアス端子10につなげることにより、消去動作や読み出し動作などを保証することができる。

以下、本実施形態のNAND型フラッシュメモリにおけるNANDストリングのセルフ・ブースト動作、チャネル初期電位の転送動作、メモリセルのブースト状態時の電圧関係の一例および誤書き込みが発生し難いことについて説明する。

いま、図３に示すように、選択ワード線４に接続されているメモリセルの浮遊ゲートに電子が注入されておらず、このメモリセルトランジスタに“１”データを書き込むとする。また、非書き込みセルの初期状態の電位の例として、ビット線31にVdd、ドレイン側選択ゲートSGDのゲートにはVsgd、非選択ワード線33、選択ワード線34、ソース側選択ゲートSGSのゲート、ソース線36はそれぞれ基準電位(0V)にバイアスされているとする。この時、ドレイン側選択ゲートSGDを介して、ビット線拡散層37からセルドレイン端拡散層38へ初期充電が行われる。セルドレイン端拡散層38の初期電位Vch_initは、ドレイン側選択ゲートSGDのゲートにバックバイアスVch_initだけかかった時の閾値をVth_sgdとすると、下記のようになる。

Vch_init=Vsgd-Vth_sgd …(4)
上記初期充電が完了するとドレイン側選択ゲートSGDは自動的にカットオフされる。次に、図４に示すように、非選択ワード線33、および選択ワード線34を基準電位(0V)から上げ始める。非選択セルの閾値をVth_bk、選択セルの閾値をVthとすると、Vth_bkより高い電位まで上がると、セルドレイン端拡散層38の初期電位Vch_initを転送し始める。そして、非選択ワード線33と選択ワード線34がVth_bk+Vch_init、および、Vth+Vch_initより高くなるとセルドレイン端拡散層38の初期電位Vch_initは、メモリセルの拡散層、およびチャネルに転送完了となる。その後、図５に示すように、例えば非選択ワード線33をある高電位(Vpass)、選択ワード線34をVpassより更に高いプログラム電位(Vpgm)までそれぞれ上げる。この時、メモリセルはブースト状態となる。なお、図５中、50は空乏層を示している。

上記したようにNANDストリングがブースト状態の時、選択ゲートはカットオフされているので、セルチャネル39は電位的に浮遊状態になっている。そのため、チャネル電位(Vch)は、非選択ワード線33にかかる高電位(Vpass)、および選択ワード線34にかかるプログラム電位(Vpgm)とカップリングして電位が上昇し、メモリセルのポリシリコンゲート電極相互間（中間）の絶縁膜の容量11(Cono)、トンネル酸化膜の容量12(Cox)、チャネル容量14(Cch)、キャパシタ15の容量(Cext)の容量結合で決まる電位にまでブーストされる。この場合、図８に示すチャネル容量14(Cch)とキャパシタ15の容量(Cext)の直列容量は、チャネル容量14(Cch)より小さくなるので、チャネル電位Vchの低下量は図１０に示した従来例の容量結合の場合より少ない。上記したようにブースト時のチャネル39の電位(Vch)の低下量が少ないと、選択ワード線33の高電位(Vpgm)とブースト時のチャネル39の電位(Vch)の電位差が低くなり、図６中に矢印Ａで示すように電荷が浮遊ゲートに注入されて選択セルで誤書き込みが発生するおそれが少なくなる。

なお、上記例では、トランジスタ16をキャパシタ15に直列に接続したが、図９に示すようにトランジスタ16をキャパシタ15に並列に接続し、トランジスタ16のオン／オフ状態を上記例とは逆にスイッチ制御するように変更してもよい。

なお、キャパシタ15として、シリコン基板／絶縁膜／ポリシリコンが積層されたプレーナ構造、シリコン基板に形成されたトレンチ内に絶縁膜を介してポリシリコンを埋め込んだトレンチ構造、シリコン基板上に形成された金属層／絶縁膜／金属層が積層された構造、シリコン基板中に作りこまれたP-N接合の空乏層容量を用いたP-N接合構造、などを採用することができる。

なお、本発明は、NAND型フラッシュメモリ以外のメモリの一部にも適用可能である。

本発明の第１の実施形態に係るNAND型フラッシュメモリの構成を示すブロック図。 図１中のメモリセルアレイの一部の等価回路図。 図２中のNANDストリングの１個分の配列方向に沿う断面構造の一例および初期動作時の電圧関係の一例を示す図。 本発明の第１の実施形態に係るNAND型フラッシュメモリにおけるNANDストリングの１個分の配列方向に沿う断面構造の一例およびチャネル初期電位の転送動作時の電圧関係の一例を示す図。 本発明の第１の実施形態に係るNAND型フラッシュメモリにおけるNANDストリングの１個分の配列方向に沿う断面構造の一例およびメモリセルのブースト状態時の電圧関係の一例を示す図。 本発明の第１の実施形態に係るNAND型フラッシュメモリにおけるNANDストリングの１個分の配列方向に沿う断面構造の一例および誤書き込みが発生する場合の経路を示す図。 本発明の第１の実施形態に係るNAND型フラッシュメモリにおけるNANDストリングの一部の断面構造および回路を示す図。 図８の等価回路図。 本発明の第１の実施形態の変形例の一部を示す等価回路図。 従来のNAND型フラッシュメモリにおけるNANDストリングがブースト状態の時の容量結合を示す等価回路図。

符号の説明

33…非選択ワード線、34…選択ワード線、10…ウェルバイアス端子、11…ゲート間絶縁膜容量、12…トンネル酸化膜容量、13…直列容量、14…チャネル容量、15…直列容量、16…トランジスタ、17…トランジスタ、23…ウェル領域、33…非選択ワード線、34…選択ワード線。

Claims (5)

1. 半導体基板の表層部に形成されたウェル領域と、
   前記ウェル領域に形成され、複数の電気的書き換え可能な不揮発性のメモリセルトランジスタが直列接続されて構成されたメモリセルアレイと、
   前記メモリセルアレイの消去、書き込みおよび読み出しを制御する消去／書き込み／読み出し制御回路と、
   前記ウェル領域とウェルバイアス印加端子との間に接続されたキャパシタ
   とを具備することを特徴とする不揮発性半導体記憶装置。
2. 前記ウェル領域と前記ウェルバイアス印加端子との間で前記キャパシタが接続された経路とは分岐して接続された第１のスイッチ回路をさらに具備することを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記ウェル領域とウェルバイアス印加端子との間で前記キャパシタに直列に接続された第２のスイッチ回路をさらに具備することを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記消去／書き込み／読み出し制御回路は、前記メモリセルアレイの書き込み時に、前記キャパシタと前記第２のスイッチ回路が接続された経路を介して、前記ウェルバイアス印加端子から前記ウェル領域にウェルバイアスを印加することを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記メモリセルアレイは、
   一方向に配列されたNANDストリングのメモリセルトランジスタの制御ゲートにそれぞれ共通接続される複数のワード線と、
   前記ワード線と交差する方向に配置され、前記各NANDストリングの一端が第１の選択ゲートトランジスタを介して接続される複数のビット線と、
   前記各NANDストリングの他端が第２の選択ゲートトランジスタを介して接続される共通ソース線と、
   一方向に配列された前記第１の選択ゲートトランジスタのゲートおよび第２の選択ゲートトランジスタのゲートにそれぞれ対応して共通接続される第１の選択ゲート線および第２の選択ゲート線
   とを有することを特徴とする請求項１または２記載の不揮発性半導体記憶装置。

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