JP2006196700A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 チップサイズを小さくできるＮＡＮＤ型ＥＥＰＲＯＭを提供する。
【解決手段】 ＮＡＮＤセルがアレイ状に配置されたセルアレイ４１は、ｐ型のセルウェル３に形成されている。セルアレイ４１の半分がサブセルアレイ４１−１であり、残りの半分がサブセルアレイ４１−２である。サブセルアレイ４１−１，４１−２は、ｐ型のセルウェル３を共用している。サブセルアレイ４１−１に対応するセンスアンプ３３−１からサブセルアレイ４１−２に対応するセンスアンプ３３−２へ延びたビット線群４３が途中で分断され、ビット線群４３−１，４３−２に分けられている。ビット線群４３−１はサブセルアレイ４１−１に対応し、ビット線群４３−２はサブセルアレイ４１−２に対応する。
【選択図】 図１２

Description

本発明は、電気的にデータの書換えが可能な不揮発性半導体記憶装置に関し、例えばＮＡＮＤ型ＥＥＰＲＯＭに関する。

従来より、半導体メモリの一つとして、データを電気的に書換え可能としたＥＥＰＲＯＭが知られている。中でも、１ビットを記憶する単位であるメモリセルを複数個直列接続して構成されたＮＡＮＤセルを有するＮＡＮＤ型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。ＮＡＮＤ型は、例えば、ディジタルスチルカメラの画像データを記憶するためのメモリカードに利用されている。

ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルは、チャネル領域となる半導体基板上に絶縁膜を介して浮遊ゲートとワード線が積層されたＦＥＴ-ＭＯＳ構造を有する。ＮＡＮＤセルは、複数個のメモリセルを隣接するもの同士でソース／ドレインが共用される形で直列接続して構成される（例えば特許文献１）。ソース／ドレインとは、ソースおよびドレインのうち少なくともいずれかの機能を果たす不純物領域のことである。
特開２００２−３１３０８９号公報（図３２）

本発明は、チップサイズを小さくできる不揮発性半導体記憶装置を提供することを目的とする。

本発明の一態様に係る不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に形成されたセルウェルと、前記セルウェルにＮＡＮＤセルをアレイ状に配置して構成されたセルアレイの一部分である第１サブセルアレイと、前記セルアレイの残りの部分であり、前記第１サブセルアレイと同じ前記セルウェルに配置された第２サブセルアレイと、前記第１サブセルアレイと対応する第１センスアンプと、前記第２サブセルアレイと対応する第２センスアンプと、前記第１センスアンプから前記第２センスアンプへ延びたビット線群が途中で分断されたものの一方側であり、前記第１サブセルアレイと対応する第１ビット線群と、前記ビット線群が途中で分断されたものの他方側であり、前記第２サブセルアレイと対応する第２ビット線群と、を備えることを特徴とする。

本発明に係る不揮発性半導体記憶装置によれば、チップサイズを小さくすることが可能となる。

本発明の実施形態を以下の項目に分けて説明する。
［本実施形態に係るＮＡＮＤセルの説明］
｛ＮＡＮＤセルの構造｝
｛ＮＡＮＤセルの動作｝
（書込み動作）
（消去動作）
（読出し動作）
［本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの説明］
｛ＮＡＮＤ型ＥＥＰＲＯＭの構造｝
｛本実施形態の主な特徴｝
（特徴１）
（特徴２）
（特徴３）
［変形例］
｛変形例１｝
｛変形例２｝
［本実施形態の構成の要約］
｛１｝〜｛１１｝
なお、図において、既に説明した図の符号で示すものと同一又は同等のものについては、同一符号を付すことにより説明を省略する。

［本実施形態に係るＮＡＮＤセルの説明］
｛ＮＡＮＤセルの構造｝
図１は、本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられるＮＡＮＤセルの断面の模式図である。図２は、図１のＮＡＮＤセルの等価回路図である。図１及び図２に示すように、ＮＡＮＤセル１は、ｐ型のセルウェル３に、選択トランジスタＴｒ１、１６個のメモリセルＭＣ０〜１５及び選択トランジスタＴｒ２が直列接続されて構成される。ｐ型のセルウェル３は、ｐ⁻型の半導体基板５のｎ型のセルウェル７に形成されている。セルウェルは、ｎ型のセルウェル７とｐ型のセルウェル３のダブルウェルである。

メモリセルは、データの電気的な書換えが可能な不揮発性のセルである。各メモリセルは同じ構成をしており、メモリセルＭＣ０を例にすれば、ｐ型のセルウェル３の表面に所定の間隔を設けて形成されたｎ^＋型の不純物領域９（ソース／ドレイン）と、ｐ型のセルウェル３のうち不純物領域９同士の間に位置するチャネル領域１１と、チャネル領域１１上に図示しないゲート絶縁膜を介して形成された浮遊ゲート１３と、浮遊ゲート１３上に図示しない絶縁膜を介して形成されたワード線ＷＬ０と、を備える。

ＮＡＮＤセル１において、１６個のメモリセルは隣接するもの同士でソース／ドレインが共用される形で直列接続されている。ＮＡＮＤセル１を構成するメモリセルの数が１６個の場合で説明しているが、メモリセルの数が８，３２，６４個等の場合でもよい。

直列接続された１６個のメモリセルの両端に選択トランジスタＴｒ１，Ｔｒ２が配置されている。詳細に説明すると、メモリセルＭＣ０側には、選択ゲート線ＳＧ１を有する選択トランジスタＴｒ１が形成されている。このトランジスタＴｒ１の電流経路の一端が不純物領域９を介してメモリセルＭＣ０の電流経路の一端に接続されている。選択トランジスタＴｒ１の電流経路の他端、つまりセルウェル３に形成されたｎ^＋型の不純物領域１５には、ソース線ＣＥＬＳＲＣが接続されている。選択トランジスタＴｒ１は、メモリセルとソース線ＣＥＬＳＲＣとの接続及び切り離しの制御をする。

一方、メモリセルＭＣ１５側には、選択ゲート線ＳＧ２を有する選択トランジスタＴｒ２が形成されている。選択トランジスタＴｒ２は、不純物領域９を介して電流経路の一端がメモリセルＭＣ１５の電流経路の一端と接続されている。トランジスタＴｒ２の電流経路の他端、つまりセルウェル３に形成されたｎ^＋型の不純物領域１７には、ビット線ＢＬが接続されている。選択トランジスタＴｒ２は、メモリセルとビット線ＢＬとの接続及び切り離しの制御をする。

｛ＮＡＮＤセルの動作｝
（書込み動作）
データの書込み動作について、図３〜図６を用いて説明する。図３は、“０”書込みがされるメモリセルを含むＮＡＮＤセル１の等価回路図であり、図５は“１”書込みの場合のそれである。図３，５のＮＡＮＤセル１は、メモリセルの数が１６個である。図４は、“０”書込みがされるメモリセルの模式図であり、図６は“１”書込みの場合のそれである。

書込みは、ＮＡＮＤセル１が消去状態、つまりＮＡＮＤセル１の各メモリセルのしきい値が負電圧の状態にしてから実行される。書込みは、ソース線ＣＥＬＳＲＣ側のメモリセルＭＣ０から順に行う。メモリセルＭＣ１への書込みを例として説明する。

まず、“０”書込みをする場合、図３及び図４に示すように、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＴｒ２をオンにすると共にビット線ＢＬの電圧をＶｓｓ（接地電圧：０Ｖ）に設定する。なお、選択ゲート線ＳＧ１の電圧はＶｓｓなので、選択トランジスタＴｒ１はオフを維持する。

次に、メモリセルＭＣ１のワード線ＷＬ１に高電圧Ｖｐｇｍ（２０Ｖ程度）を印加し、これ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ程度）を印加する。ビット線ＢＬの電圧は０Ｖなので、その電圧は選択されたメモリセルＭＣ１のチャネル領域１１まで伝達される。つまり、チャネル領域１１の電圧は０Ｖが維持される。

ワード線ＷＬ１とチャネル領域１１との間の電位差が大きいため、メモリセルＭＣ１の浮遊ゲート１３にトンネル電流により電子ｅが注入される。これにより、メモリセルＭＣ１のしきい値が正の状態（“０”が書込まれた状態）となる。

一方、“１”書込みをする場合について、上記“０”書込みと異なる点を中心に図５及び図６を用いて説明する。まず、ビット線ＢＬに例えばＶｃｃを印加する。選択ゲート線ＳＧ２にはＶｃｃが印加されているため、チャネル領域１１の電圧がＶｃｃマイナスＶｔｈ（Ｖｃｃ−Ｖｔｈ、なおＶｔｈは選択トランジスタＴｒ２のしきい値電圧である。）になると、選択トランジスタＴｒ２がカットオフする。したがって、チャネル領域１１は、電圧がＶｃｃ−Ｖｔｈのフローティング状態となる。

次に、ワード線ＷＬ１に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）を印加すると、各ワード線とチャネル領域１１との容量カップリングにより、チャネル領域１１の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。

チャネル領域１１の電圧が高電圧に昇圧されるため、“０”の書込みの場合と異なり、ワード線ＷＬ１とチャネル領域１１の間の電位差が小さい。したがって、メモリセルＭＣ１の浮遊ゲート１３には、トンネル電流による電子注入が起こらない。よって、メモリセルＭＣ１のしきい値は、負の状態（“１”が書込まれた状態）に保たれる。

なお、１本のワード線に共通接続されたメモリセルに、一括して書込み（例えば２５６バイト分のデータの同時書込み）をすることにより、書込みの高速化を図っている。

（消去動作）
図７は、消去動作がされるＮＡＮＤセルの等価回路図である。消去は、ワード線ＷＬ０〜ＷＬ１５の電圧をＶｓｓ（接地電圧：０Ｖ）に設定する。一方、ビット線ＢＬをフローティングにすると共に選択ゲート線ＳＧ１，ＳＧ２は初期電圧Ｖａ（例えばＶｃｃ）に設定した後、フローティングにする。ｐ型及びｎ型のセルウェル３，７（図１）に高電圧Ｖｅｒａ（例えば２０Ｖ程度）を印加する。これにより、メモリセルＭＣ０〜ＭＣ１５において浮遊ゲート中の電子がトンネル電流によりｐ型のセルウェル３に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。なお、データの消去は、複数のＮＡＮＤセル１で構成されたブロックの単位で一括消去される。ブロックの詳細は後で説明する。

（読出し動作）
図８は、データの読出しがされるメモリセルを含むＮＡＮＤセル１の等価回路図である。図９は、“０”、“１”のデータ分布を示すグラフであり、横軸がしきい値電圧、縦軸がメモリセル数を示している。読出し動作は、読出しの選択がされたメモリセルＭＣ１のワード線ＷＬ１の電圧を電圧Ｖｒ（例えばＶｓｓ：０Ｖ）に設定し、非選択のメモリセルのワード線ＷＬ０，２〜１５及び選択ゲート線ＳＧ１，２に電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄを印加する。これにより、読出しの選択がされたメモリセルＭＣ１に電流が流れるか否かを検出する。つまり、メモリセルＭＣ１に記憶されたデータが“０”の場合、メモリセルＭＣ１はオフなので、ビット線ＢＬは放電しない。一方、“１”の場合、メモリセルＭＣ１はオンするので、ビット線ＢＬが放電する。

［本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの説明］
｛ＮＡＮＤ型ＥＥＰＲＯＭの構造｝
図１０は、本実施形態に係わるＮＡＮＤ型ＥＥＰＲＯＭのチップ２１の全体構成を示すブロック図である。ＮＡＮＤ型ＥＥＰＲＯＭを構成する各ブロックについて説明する。メモリセルアレイ２３は、図２のＮＡＮＤセル１がアレイ状に配置された構造を有する。データ回路２５は、書込み時にメモリセルへの書込みデータを、読出し時にメモリセルからの読出しデータを一時記憶するラッチ回路を備える。ロウデコーダ２７は、メモリセルアレイ２３に配置されたワード線や選択ゲート線の選択制御をする。

カラムデコーダ２９は、カラムアドレス信号に基づいて、メモリセルアレイ２３のカラムを選択する。書込み時、選択されたカラムに属するデータ回路２５内のラッチ回路には、入力データがデータ入出力バッファ３１及びセンスアンプ３３を経由して入力される。また、読出し時、選択されたカラムに属するデータ回路２５内のラッチ回路の出力データは、センスアンプ３３及びデータ入出力バッファ３１を経由して出力される。

アドレス信号のうちロウアドレス信号は、アドレスバッファ３５を経由してロウデコーダ２７に入力される。アドレス信号のうちカラムアドレス信号は、アドレスバッファ３５を経由してカラムデコーダ２９に入力される。

ウェル電圧制御回路３７は、動作モード（書込み動作、消去動作、読出し動作など）に基づいて、図１のｐ型及びｎ型のセルウェル３，７の電圧を制御する。本実施形態では、ｐ型のセルウェル３とｎ型のセルウェル７とが同電圧にバイアスされる。電圧発生回路３９は、セルウェルやワード線などに印加する電圧（例えば、高電圧Ｖｐｇｍ、高電圧Ｖｅｒａ）を発生する。

図１１は、ＮＡＮＤ型ＥＥＰＲＯＭのチップ２１の一部を模式的に示す平面図である。ｐ⁻型の半導体基板５には、ｎ型のセルウェル７及びｐ型のセルウェル３のダブルウェルが多数形成され、この図では三つのダブルウェルが示されている。図１０のメモリセルアレイ２３は、各セルウェル３に形成されたセルアレイ４１の集合である。セルアレイ４１は、ＮＡＮＤセル１をアレイ状に配置して構成される。セルアレイ４１の半分がサブセルアレイ４１−１であり、セルアレイ４１の残りの半分がサブセルアレイ４１−２である。サブセルアレイ４１−１，４１−２の一方が第１サブセルアレイであり、他方が第２サブセルアレイである。

図１０のデータ回路２５、センスアンプ３３、ロウデコーダ２７は、各サブセルアレイに対応させて分割して配置されている。詳しくは、サブセルアレイ４１−１に対応してデータ回路２５−１、センスアンプ３３−１及びロウデコーダ２７−１が設けられている。これらにより、サブセルアレイ４１−１内のメモリセルが制御される。また、サブセルアレイ４１−２に対応してデータ回路２５−２、センスアンプ３３−２及びロウデコーダ２７−２が設けられ、これらにより、サブセルアレイ４１−２内のメモリセルが制御される。データ回路２５−１，２５−２の集合がデータ回路２５であり、センスアンプ３３−１，３３−２の集合がセンスアンプ３３であり、ロウデコーダ２７−１，２７−２の集合がロウデコーダ２７である。センスアンプ３３−１，３３−２の一方が第１センスアンプであり、他方が第２センスアンプである。

図１２は、一つのｐ型のセルウェル３に配置されたサブセルアレイ４１−１，４１−２を模式的に示す平面図である。ビット線ＢＬの集まりであるビット線群４３は、センスアンプ３３−１からセンスアンプ３３−２へ延びている。ビット線群４３は、サブセルアレイ４１−１とサブセルアレイ４１−２との境界１９上で分断され、ビット線群４３−１とビット線群４３−２とに分けられている。すなわち、ビット線群４３−１は、ビット線群４３が途中で分断されたものの一方側であり、サブセルアレイ４１−１と対応し、ビット線群４３−２は、ビット線群４３が途中で分断されたものの他方側であり、サブセルアレイ４１−２と対応する。ビット線群４３−１，４３−２の一方が第１ビット線群であり、他方が第２ビット線群である。

図１３は、図１２のサブセルアレイ４１−１とサブセルアレイ４１−２との境界領域４５の等価回路図である。サブセルアレイ４１−１とサブセルアレイ４１−２との境界１９（図１２）に沿ってサブセルアレイ４１−１，４１−２のＮＡＮＤセル１の群がソース線ＣＥＬＳＲＣを中心に対称に配置されている。

詳しくは、ソース線ＣＥＬＳＲＣがサブセルアレイ４１−１とサブセルアレイ４１−２との境界（図１２の境界１９）に沿って延びており、この境界と対応している。ソース線ＣＥＬＳＲＣから近い順に、選択ゲート線ＳＧ１、１６本のワード線ＷＬ０〜ＷＬ１５、選択ゲート線ＳＧ２が配置されている。これらの線はソース線ＣＥＬＳＲＣと同じ方向に延びている。

ソース線ＣＥＬＳＲＣと交差する方向に、ビット線ＢＬと基準電位線ＶＬが延びており、６４本のビット線ＢＬ０〜ＢＬ６３毎に基準電位線ＶＬが配置されている。基準電位線ＶＬはソース線ＣＥＬＳＲＣと接続されている。

１つのページ４７は、１本のワード線ＷＬに繋がるメモリセルの集合である。また、１つのブロック４９は、ソース線ＣＥＬＳＲＣが延びる方向、つまりビット線ＢＬが並ぶ方向に配置された６４個のＮＡＮＤセル１により構成される。サブセルアレイ４１−１，４１−２は、複数（例えば１０００個）のブロック４９が集まって構成される。上記（消去動作）の欄で説明したように、データはブロック４９単位で一括に消去される。

図１４は、図１３の境界領域４５のバルク層の平面図である。図１５は、図１３の境界領域４５のビット線層の平面図である。図１６は、Ｘ（ａ）−Ｘ（ｂ）に沿った断面図である。図１７は、Ｙ（ａ）−Ｙ（ｂ）に沿った断面図である。図１６及び図１７に示す境界領域４５の断面の構造については、図１で説明しなかった箇所を中心に説明する。

主に図１４を参照して、ビット線ＢＬの延びる方向に延びた素子分離絶縁層５１が、ｐ⁻型の半導体基板５、ｎ型のセルウェル７及びｐ型のセルウェル３を含む半導体層に形成されている。素子分離絶縁層５１は、例えばＳＴＩ(Shallow Trench Isolation)を用いて形成される。隣り合う素子分離絶縁層５１の間がメモリセルＭＣ等の素子が形成される活性領域５３となる。活性領域５３は、チャネル領域１１やソース／ドレインとなるｎ^＋型の不純物領域９等を含む。

主に図１６及び図１７を参照して、チャネル領域１１上には、ゲート絶縁膜５５を介して浮遊ゲート１３が形成され、浮遊ゲート１３上には絶縁膜５７を介してワード線ＷＬ０〜ＷＬ１５が形成されている。選択ゲート線ＳＧ１，２は、浮遊ゲート１３と同じ層にゲート絶縁膜を介して形成されている。選択ゲート線ＳＧ１，２の上には、導電膜５９がある。導電膜５９は、ワード線ＷＬ０〜ＷＬ１５と同じ層に位置する。導電膜５９は、選択ゲート線ＳＧ１，２と接続されていても、浮遊状態でもよい。

主に図１７を参照して、メモリセルＭＣ０〜１５および選択トランジスタＴｒ１，Ｔｒ２を覆うように層間絶縁膜６１が形成されている。層間絶縁膜６１上には導電層Ｍ０が形成されている。導電層Ｍ０には、ソース線ＣＥＬＳＲＣやビット線ＢＬの中間接続配線層６３等が含まれる。ソース線ＣＥＬＳＲＣは、選択トランジスタＴｒ１のｎ^＋型の不純物領域１５に接続される。この接続箇所がセルソースコンタクトＣＳＣである。ソース線ＣＥＬＳＲＣの幅に相当する部分は、セルソースコンタクトＣＳＣを中心にして、サブセルアレイ４１−１，４１−２のワード線ＷＬ１まで層間絶縁膜６１上に広がっている。

中間接続配線層６３は、選択トランジスタＴｒ２のｎ^＋型の不純物領域１７に接続される。この接続箇所がドレインコンタクトＤＲＣである。中間接続配線層６３の幅に相当する部分は、選択トランジスタＴｒ２のｎ^＋型の不純物領域９〜ｎ^＋型の不純物領域１７まで層間絶縁膜６１上に広がっている。

導電層Ｍ０を覆うように層間絶縁膜６５が形成されている。層間絶縁膜６５上には導電層Ｍ１が形成される。導電層Ｍ１には、ビット線ＢＬ０〜ＢＬ６３や基準電位線ＶＬが含まれる。ビット線ＢＬ０〜ＢＬ６３は、対応する活性領域５３（図１４）の真上に位置している。ビット線ＢＬ０〜ＢＬ６３は、選択トランジスタＴｒ２のｎ^＋型の不純物領域９上において中間接続配線層６３と接続されている。したがって、ビット線ＢＬ０〜ＢＬ６３は、中間接続配線層６３を介して選択トランジスタＴｒ２のｎ^＋型の不純物領域１７に接続される。ビット線ＢＬ０〜ＢＬ６３と中間接続配線層６３との接続箇所がビット線コンタクトＢＬＣである。ビット線コンタクトＢＬＣは、ドレインコンタクトＤＲＣより、セルソースコンタクトＣＳＣ側に位置する。

主に図１５及び図１７を参照して、ビット線群４３−１の各ビット線の分断端６７は、サブセルアレイ４１−１のワード線ＷＬ０と選択ゲート線ＳＧ１との間の上に位置しており、ビット線群４３−２の各ビット線の分断端６７は、サブセルアレイ４１−２のワード線ＷＬ０と選択ゲート線ＳＧ１との間の上に位置している。したがって、サブセルアレイ４１−１のＮＡＮＤセル１の群のビット線コンタクトＢＬＣからサブセルアレイ４１−２のＮＡＮＤセル１の群のビット線コンタクトＢＬＣまでの間でビット線群が分断されている。ビット線ＢＬ０〜ＢＬ６３は、ビット線コンタクトＢＬＣから分断端６７までのコンタクトフリンジ６９を有している。

｛本実施形態の主な特徴｝
（特徴１）
本実施形態の特徴１について比較形態と比較して説明する。図１８は、比較形態に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられる多数のセルアレイのうち、隣り合う２つのセルアレイ７１，７３を模式的に示す平面図である。

本実施形態と同様に、各セルアレイ７１，７３は、それぞれ別のセルウェル３に形成されている。セルアレイ７１に対応するデータ回路７５及びセンスアンプ７７は、隣のセルアレイ７３が形成された領域と反対側の領域に形成されている。同様に、セルアレイ７３に対応するデータ回路７５及びセンスアンプ７７は、隣のセルアレイ７１が形成された領域と反対側の領域に形成されている。

セルアレイ７１とセルアレイ７３との間の領域７９には、セルアレイ７１，７３のｐ型のセルウェル３、ｎ型のセルウェル７、セルウェル７同士を分離する素子分離絶縁層８１が形成されており、センスアンプ等の回路は形成されていない。領域７９にはメモリセルを形成できないのでデッドスペースとなる。

これに対して、図１２に示すように、本実施形態では１つのセルアレイ４１をサブセルアレイ４１−１（第１サブセルアレイの一例）とサブセルアレイ４１−２（第２サブセルアレイの一例）とに分け、これらを独立して制御するためにビット線群４３を分断している。したがって、図１８に示す領域７９がなくなり、その分だけ、図１０に示すＮＡＮＤ型ＥＥＰＲＯＭのチップ２１のサイズを小さくできる。

（特徴２）
図１３及び図１７を見れば分かるように、ソース線ＣＥＬＳＲＣがサブセルアレイ４１−１とサブセルアレイ４１−２との境界に位置しており、ソース線ＣＥＬＳＲＣを中心に対称に配置された２個のＮＡＮＤセル１のビット線コンタクトＢＬＣ間にビット線がなくてもＮＡＮＤセル１を制御できる。したがって、ビット線コンタクトＢＬＣ間でビット線群４３−１とビット線群４３−２に分断すればよく、また、分断箇所の長さも問わない。ビット線コンタクトＢＬＣ間の長さは、２個分のＮＡＮＤセル１の長さと略等しく、分断箇所の寸法として相当の余裕がある。よって、ビット線群の分断を含むビット線群のパターニングが容易となる。

また、上記相当の余裕により、図１５に示すように、コンタクトフリンジ６９の長さやビット線群４３−１の分断端６７とビット線群４３−２の分断端６７との距離を、最小加工寸法Ｆより大きくできる。したがって、この点からもビット線群の分断を含むビット線群のパターニングが容易となる。

（特徴３）
本実施形態では、図１２に示すように、サブセルアレイ４１−１（第１サブセルアレイの一例）とサブセルアレイ４１−２（第２サブセルアレイの一例）とでセルウェル３，７を共用している。データの書込みや読出しは、セルウェル３，７の電圧がＶｓｓ（接地電圧：０Ｖ）で実行されるので、サブセルアレイ４１−１，４１−２のうち一方でこれらの動作が実行されても、他方に影響はない。したがって、データの書込み及び読出しはこれまでの制御と同様にすることができる。

これに対して、データの消去は、セルウェル３，７に高電圧を印加する。このため、サブセルアレイ４１−１，４１−２のうち一方のあるブロックで消去動作が実行される際、他方の各ブロックに影響が及ばないようにする必要がある。これについての説明の前に、その前提となるブロック単位のデータの一括消去について、サブセルアレイ４１−１を例にして図１２、図１９及び図２０を用いて説明する。図１９は、ワード線制御回路８３の一例の回路図である。ワード線制御回路８３は、各ブロックに対応して設けられている。図２０は、消去動作のタイミングチャートである。

サブセルアレイ４１−１は、多数のブロック（図１３のブロック４９）の集合である。その中のあるブロックのデータを一括消去する場合、そのブロックのワード線制御回路８３に対してロウデコーダ２７−１から入力する信号Ｓ１は、Ｖｃｃ（つまり「Ｈ」）になる。この信号は、高電圧スイッチ回路８５に入力して、この回路８５からＶｃｃの信号Ｓ２が出力される。信号Ｓ２によりＭＯＳトランジスタＨＮ０〜ＨＮ１７がオンする。信号線ＣＧ０〜１５の電圧はＶｓｓ、信号線ＳＧＳ，ＳＧＤの電圧はＶｃｃにそれぞれ設定されている。上記オンにより、ワード線ＷＬ０〜ＷＬ１５の電圧はＶｓｓ（接地電圧：０Ｖ）となる。一方、選択ゲート線ＳＧ１，ＳＧ２の電圧は、接地電圧よりも大きいＶｃｃ−Ｖｔｈ（ＶｔｈはＭＯＳトランジスタＨＮ０，ＨＮ１５のしきい値電圧）となり、かつ選択ゲート線ＳＧ１，ＳＧ２はフローティングの状態となる。以上により、一括消去の対象となるブロックが選択状態となる。

そして、ｐ型のセルウェル３及びｎ型のセルウェル７に高電圧Ｖｅｒａ（例えば２０Ｖ）を印加する。このとき、選択状態のブロックにおいて、ワード線ＷＬ０〜ＷＬ１５の電圧はＶｓｓなので、メモリセルＭＣ０〜ＭＣ１５とセルウェル３との電位差は、消去を行うのに十分な値となる。よって、メモリセルＭＣ０〜ＭＣ１５において浮遊ゲート中の電子がトンネル電流によりセルウェル３に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。これにより、選択状態のブロックからデータが一括消去される。

なお、選択状態のブロックにおいて、選択ゲート線ＳＧ１，ＳＧ２とセルウェル３との容量カップリングにより、選択ゲート線ＳＧ１，ＳＧ２の電圧はＶｃｃ−Ｖｔｈから上昇し、これにより、選択トランジスタＴｒ１，Ｔｒ２のオフ状態が維持される。選択ゲート線ＳＧ１，ＳＧ２の電圧がＶｓｓで選択ゲート線ＳＧ１，ＳＧ２をフローティングにすると、上記容量カップリングによる選択ゲート線ＳＧ１，ＳＧ２の電圧上昇が不十分となり、選択トランジスタＴｒ１，Ｔｒ２がオンする可能性がある。そこで、選択ゲート線ＳＧ１，ＳＧ２の電圧がＶｃｃ−Ｖｔｈで選択ゲート線ＳＧ１，ＳＧ２をフローティングにしている。

一方、サブセルアレイ４１−１の消去対象となるブロック以外の残りのブロックでは、それらのブロックのワード線制御回路８３に対してロウデコーダ２７−１から入力する信号Ｓ１は、Ｖｓｓ（つまり「Ｌ」）になる。この信号は高電圧スイッチ回路８５に入力して、この回路８５からＶｓｓの信号Ｓ２が出力される。信号Ｓ２によりＭＯＳトランジスタＨＮ０〜ＨＮ１７がオフする。信号線ＣＧ０〜１５、信号線ＳＧＳ，ＳＧＤの電圧はＶｃｃにそれぞれ設定されている。このため、上記オフにより、ワード線ＷＬ０〜ＷＬ１５は、その電圧が接地電圧よりも大きい電圧でフローティングの状態となる。また、上記オフにより、Ｖｓｓの信号Ｓ１がインバータＩを経由して、ＭＯＳトランジスタＨＮ１８，ＨＮ１９のゲートに印加されるので、ＭＯＳトランジスタＨＮ１８，ＨＮ１９がオン状態となる。この状態でかつＳＧＤＳがＶｃｃなので、選択ゲート線ＳＧ１，ＳＧ２の電圧は、接地電圧よりも大きいＶｃｃ−Ｖｔｈ（ＶｔｈはＭＯＳトランジスタＨＮ１８，ＨＮ１９のしきい値電圧）となり、かつ選択ゲート線ＳＧ１，ＳＧ２はフローティングの状態となる。以上により、サブセルアレイ４１−１の消去対象となるブロック以外の残りのブロックが非選択状態となる。

この非選択状態でｐ型のセルウェル３及びｎ型のセルウェル７に高電圧Ｖｅｒａが印加されると、ワード線ＷＬ０〜ＷＬ１５とセルウェル３との容量カップリングにより、ワード線ＷＬ０〜ＷＬ１５の電圧が上昇する。このため、非選択状態のブロックのメモリセルＭＣ０〜ＭＣ１５とセルウェル３との電位差は、消去には不十分な値となる。よって、浮遊ゲートの電子はセルウェル３に移動しないので、メモリセルＭＣ０〜ＭＣ１５のしきい値は変化せず、維持される。非選択状態のブロックの選択ゲート線ＳＧ１，ＳＧ２、選択トランジスタＴｒ１，Ｔｒ２の動作は、選択状態のブロックのそれらの場合と同じである。

以上がサブセルアレイ４１−１におけるブロック単位のデータの一括消去である。本実施形態では、サブセルアレイ４１−２は、サブセルアレイ４１−１とセルウェル３，７を共用している。したがって、サブセルアレイ４１−２の各ブロックのワード線ＷＬ０〜ＷＬ１５の電圧をＶｓｓ（接地電圧：０Ｖ）にしていると、サブセルアレイ４１−１の選択状態のブロックと同様の状態となり、サブセルアレイ４１−２の各ブロックのデータが一括消去される。

そこで、サブセルアレイ４１−２の全部のブロックは、サブセルアレイ４１−１の非選択状態のブロックと同じ非選択状態にする。これにより、サブセルアレイ４１−１のあるブロックのデータを一括消去する際に、サブセルアレイ４１−２の各ブロックが影響を受けないようにすることができる。

［変形例］
｛変形例１｝
図２１は、本実施形態の変形例１に係る一対のサブセルアレイ４１−１，４１−２を模式的に示す平面図であり、図１２と対応する。変形例１において、ビット線群４３−２（第２ビット線群の一例）の各ビット線ＢＬは、ビット線群４３−１（第１ビット線群の一例）の各ビット線ＢＬよりも短くされている。ビット線が短いとビット線の容量が小さいので、データの読出しが速くなる。よって、例えば、サブセルアレイ４１−２でデータを比較的高速で読出す必要がある画像データを記憶し、サブセルアレイ４１−１でデータを比較的高速で読出す必要がない音声データを記憶するようにすることができる。

｛変形例２｝
図２２は、本実施形態の変形例２に係る一対のビット線群４３−１，４３−２を模式的に示す平面図である。変形例２では、ビット線コンタクトＢＬＣに比較的近い位置の分断端６７を有するビット線ＢＬと、ビット線コンタクトＢＬＣに比較的遠い位置の分断端６７を有するビット線ＢＬとが交互に配置されている。したがって、ビット線群４３−１の分断端の並び、ビット線群４３−２の分断端６７の並びが、それぞれジグザグ状にされている。これに対して、図１３では、ビット線群４３−１，４３−２の分断端６７は、直線状に並んでいる。ビット線群４３−１，４３−２の分断端６７の並びをそれぞれジグザグ状にすることにより、ビット線群４３−１，４３−２のパターンニングの際のリソグラフィが容易となる。

なお、分断端６７の並びは図２２に限定されず、例えば、図２３に示すように、ビット線コンタクトＢＬＣに比較的近い位置の分断端６７を有するビット線ＢＬ２本と、ビット線コンタクトＢＬＣに比較的遠い位置の分断端６７を有するビット線ＢＬ２本とが交互に配置されていてもよい。

［本実施形態の構成の要約］
以上説明した発明を実施するための最良の形態の構成について要約すると、次のようになる。

｛１｝
半導体基板と、
前記半導体基板に形成されたセルウェルと、
前記セルウェルにＮＡＮＤセルをアレイ状に配置して構成されたセルアレイの一部分である第１サブセルアレイと、
前記セルアレイの残りの部分であり、前記第１サブセルアレイと同じ前記セルウェルに配置された第２サブセルアレイと、
前記第１サブセルアレイと対応する第１センスアンプと、
前記第２サブセルアレイと対応する第２センスアンプと、
前記第１センスアンプから前記第２センスアンプへ延びたビット線群が途中で分断されたものの一方側であり、前記第１サブセルアレイと対応する第１ビット線群と、
前記ビット線群が途中で分断されたものの他方側であり、前記第２サブセルアレイと対応する第２ビット線群と、を備える
ことを特徴とする不揮発性半導体記憶装置。

｛２｝
前記第２ビット線群の各ビット線は前記第１ビット線群の各ビット線よりも短い、
ことを特徴とする｛１｝に記載の不揮発性半導体記憶装置。

｛３｝
前記第１ビット線群の分断端の並び及び前記第２ビット線群の分断端の並びはジグザグ状である、
ことを特徴とする｛１｝に記載の不揮発性半導体記憶装置。

｛４｝
前記第１サブセルアレイと前記第２サブセルアレイとの境界に沿って前記第１及び第２サブセルアレイの前記ＮＡＮＤセルの群がソース線を中心に対称に配置されており、
前記第１サブセルアレイの前記ＮＡＮＤセルの群のビット線コンタクトから前記第２サブセルアレイの前記ＮＡＮＤセルの群のビット線コンタクトまでの間で前記ビット線群が分断されている、
ことを特徴とする｛１｝に記載の不揮発性半導体記憶装置。

｛５｝
前記第１及び第２ビット線群の各ビット線は、ビット線コンタクトから分断端までのコンタクトフリンジを有しており、
前記コンタクトフリンジの長さ及び前記第１ビット線群の分断端と前記第２ビット線群の分断端との距離は、最小加工寸法より大きい、
ことを特徴とする｛１｝に記載の不揮発性半導体記憶装置。

｛６｝
前記ＮＡＮＤセルは、一方の選択トランジスタ、複数のメモリセル、他方の選択トランジスタが直列接続されて構成され、
前記第１及び第２サブセルアレイは、前記ビット線群のビット線が並ぶ方向に複数の前記ＮＡＮＤセルを配置して構成されたブロックが複数集まって構成され、
前記ブロックの単位でデータが一括消去され、
前記第１サブセルアレイのブロックのデータを一括消去する場合、一括消去の対象となるブロックを選択状態にすると共に前記第１サブセルアレイの残りのブロック及び前記第２サブセルアレイの全部のブロックを非選択状態にする、
ことを特徴とする｛１｝に記載の不揮発性半導体記憶装置。

｛７｝
一括消去の対象となるブロックについて、前記複数のメモリセルのワード線の電圧を接地電圧にすると共に前記一方及び他方の選択トランジスタの選択ゲート線の電圧を接地電圧より大きくしかつこれらの選択ゲート線をフローティングにすることにより、一括消去の対象となるブロックを選択状態にし、
前記第１サブセルアレイの残りのブロック及び前記第２サブセルアレイの全部のブロックについて、前記複数のメモリセルのワード線をフローティングにすると共に前記一方及び他方の選択トランジスタの選択ゲート線の電圧を接地電圧より大きくしかつこれらの選択ゲート線をフローティングにすることにより、前記第１サブセルアレイの残りのブロック及び前記第２サブセルアレイの全部のブロックを非選択状態にし、
前記セルウェルに所定の電圧を印加して選択状態の前記ブロックのデータを一括消去する、
ことを特徴とする｛６｝に記載の不揮発性半導体記憶装置。

｛８｝
前記第１サブセルアレイと前記第２サブセルアレイとの境界に沿って前記第１及び第２サブセルアレイの前記ＮＡＮＤセルの群がソース線を中心に対称に配置されており、
前記第１サブセルアレイの前記ＮＡＮＤセルの群のビット線コンタクトから前記第２サブセルアレイの前記ＮＡＮＤセルの群のビット線コンタクトまでの間で前記ビット線群が分断されており、
前記第１ビット線群の分断端の並び及び前記第２ビット線群の分断端の並びはジグザグ状である、
ことを特徴とする｛１｝に記載の不揮発性半導体記憶装置。

｛９｝
前記第１及び第２ビット線群の各ビット線は、ビット線コンタクトから分断端までのコンタクトフリンジを有しており、
前記コンタクトフリンジの長さ及び前記第１ビット線群の分断端と前記第２ビット線群の分断端との距離は、最小加工寸法より大きく、
前記第１ビット線群の分断端の並び及び前記第２ビット線群の分断端の並びはジグザグ状である、
ことを特徴とする｛１｝に記載の不揮発性半導体記憶装置。

｛１０｝
前記第１サブセルアレイと前記第２サブセルアレイとの境界に沿って前記第１及び第２サブセルアレイの前記ＮＡＮＤセルの群がソース線を中心に対称に配置されており、
前記第１サブセルアレイの前記ＮＡＮＤセルの群のビット線コンタクトから前記第２サブセルアレイの前記ＮＡＮＤセルの群のビット線コンタクトまでの間で前記ビット線群が分断されており、
前記第１及び第２ビット線群の各ビット線は、ビット線コンタクトから分断端までのコンタクトフリンジを有しており、
前記コンタクトフリンジの長さ及び前記第１ビット線群の分断端と前記第２ビット線群の分断端との距離は、最小加工寸法より大きい、
ことを特徴とする｛１｝に記載の不揮発性半導体記憶装置。

｛１１｝
前記第１サブセルアレイと前記第２サブセルアレイとの境界に沿って前記第１及び第２サブセルアレイの前記ＮＡＮＤセルの群がソース線を中心に対称に配置されており、
前記第１サブセルアレイの前記ＮＡＮＤセルの群のビット線コンタクトから前記第２サブセルアレイの前記ＮＡＮＤセルの群のビット線コンタクトまでの間で前記ビット線群が分断されており、
前記第１及び第２ビット線群の各ビット線は、ビット線コンタクトから分断端までのコンタクトフリンジを有しており、
前記コンタクトフリンジの長さ及び前記第１ビット線群の分断端と前記第２ビット線群の分断端との距離は、最小加工寸法より大きく、
前記第１ビット線群の分断端の並び及び前記第２ビット線群の分断端の並びはジグザグ状である、
ことを特徴とする｛１｝に記載の不揮発性半導体記憶装置。

本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられるＮＡＮＤセルの断面の模式図である。 図１のＮＡＮＤセルの等価回路図である。 ＮＡＮＤセルの書込み動作の一例において、“０”書込みがされるメモリセルを含むＮＡＮＤセルの等価回路図である。 図３の“０”書込みがされるメモリセルの模式図である。 ＮＡＮＤセルの書込み動作の一例において、“１”書込みがされるメモリセルを含むＮＡＮＤセルの等価回路図である。 図５の“１”書込みがされるメモリセルの模式図である。 ＮＡＮＤセルの消去動作の一例において、データが消去されるＮＡＮＤセルの等価回路図である。 ＮＡＮＤセルの読出し動作の一例において、データの読出しがされるメモリセルを含むＮＡＮＤセルの等価回路図である。 “０”、“１”のデータ分布を示すグラフである。 本実施形態に係わるＮＡＮＤ型ＥＥＰＲＯＭのチップの全体構成を示すブロック図である。 本実施形態に係わるＮＡＮＤ型ＥＥＰＲＯＭのチップの一部を模式的に示す平面図である。 本実施形態において、一つのセルウェルに配置された一対のサブセルアレイを模式的に示す平面図である。 図１２に示す一対のサブセルアレイの境界領域の等価回路図である。 図１３に示す境界領域のバルク層の平面図である。 図１３に示す境界領域のビット線層の平面図である。 図１４及び図１５のＸ（ａ）−Ｘ（ｂ）に沿った断面図である。 図１４及び図１５のＹ（ａ）−Ｙ（ｂ）に沿った断面図である。 比較形態に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられる多数のセルアレイのうち、隣り合う２つのセルアレイを模式的に示す平面図である。 本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられるワード線制御回路の一例の回路図である。 本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの消去動作のタイミングチャートである。 本実施形態の変形例１に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられる一対のサブセルアレイを模式的に示す平面図である。 本実施形態の変形例２に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられる一対のビット線群の一例を模式的に示す平面図である。 本実施形態の変形例２に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられる一対のビット線群の他の例を模式的に示す平面図である。

符号の説明

１・・・ＮＡＮＤセル、３・・・ｐ型のセルウェル、７・・・ｎ型のセルウェル、１９・・・一方のサブセルアレイと他方のサブセルアレイとの境界、３３，３３−１，３３−２・・・センスアンプ、４１・・・セルアレイ、４１−１，４１−２・・・サブセルアレイ、４３，４３−１，４３−２・・・ビット線群、４９・・・ブロック、６７・・・分断端、６９・・・コンタクトフリンジ、Ｔｒ１，Ｔｒ２・・・選択トランジスタ、ＳＧ１，ＳＧ２・・・選択ゲート線、ＢＬＣ・・・ビット線コンタクト

Claims (5)

1. 半導体基板と、
   前記半導体基板に形成されたセルウェルと、
   前記セルウェルにＮＡＮＤセルをアレイ状に配置して構成されたセルアレイの一部分である第１サブセルアレイと、
   前記セルアレイの残りの部分であり、前記第１サブセルアレイと同じ前記セルウェルに配置された第２サブセルアレイと、
   前記第１サブセルアレイと対応する第１センスアンプと、
   前記第２サブセルアレイと対応する第２センスアンプと、
   前記第１センスアンプから前記第２センスアンプへ延びたビット線群が途中で分断されたものの一方側であり、前記第１サブセルアレイと対応する第１ビット線群と、
   前記ビット線群が途中で分断されたものの他方側であり、前記第２サブセルアレイと対応する第２ビット線群と、を備える
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記第２ビット線群の各ビット線は前記第１ビット線群の各ビット線よりも短い、
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１ビット線群の分断端の並び及び前記第２ビット線群の分断端の並びはジグザグ状である、
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記第１及び第２ビット線群の各ビット線は、ビット線コンタクトから分断端までのコンタクトフリンジを有しており、
   前記コンタクトフリンジの長さ及び前記第１ビット線群の分断端と前記第２ビット線群の分断端との距離は、最小加工寸法より大きい、
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
5. 前記ＮＡＮＤセルは、一方の選択トランジスタ、複数のメモリセル、他方の選択トランジスタが直列接続されて構成され、
   前記第１及び第２サブセルアレイは、前記ビット線群のビット線が並ぶ方向に複数の前記ＮＡＮＤセルを配置して構成されたブロックが複数集まって構成され、
   前記ブロックの単位でデータが一括消去され、
   前記第１サブセルアレイのブロックのデータを一括消去する場合、一括消去の対象となるブロックを選択状態にすると共に前記第１サブセルアレイの残りのブロック及び前記第２サブセルアレイの全部のブロックを非選択状態にする、
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。

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