JPH11121706A

JPH11121706A - 集積回路メモリー

Info

Publication number: JPH11121706A
Application number: JP30629997A
Authority: JP
Inventors: Shoon Fu-Cha; ショーンフーチャ
Original assignee: OKO DENSHI KOFUN YUGENKOSHI
Current assignee: OKO DENSHI KOFUN YUGENKOSHI
Priority date: 1997-10-02
Filing date: 1997-10-02
Publication date: 1999-04-30
Anticipated expiration: 2017-10-02
Also published as: JP4074694B2

Abstract

(57)【要約】【課題】二重メモリセルと集積回路に固有のモードとＲ
ＯＭモードを与えることを目的とする。【解決手段】ＲＯＭコード注入が標準のメモリアレイに
組み込まれる。注入は通常の基板バイアス状態の下でセ
ルのスレッショルドに大きな影響を与えない深い注入で
ある。１つの実施形態におけるセルは、セルのフローテ
ィングゲートに蓄積された電荷によって支配的に決定さ
れるフラッシュモードにおいて、また基板バイアスが与
えられるリードオンリモードにおいて、読み取られるフ
ローティングゲートセルである。従って、メモリデバイ
スの少なくとも１つの区分における各セルに、１ビット
がリードオンリーモードにおいて蓄積され、他のビット
がプログラム可能で、消去できるモードで蓄積される場
合、セル当たり１より多くのビットがデバイスに蓄積さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は、集積回路メモリに関
し、特に、例えばリードオンリ(read only) モード及び
他のモード、ＥＰＲＯＭ(erasable and programmable:
消去及び再書き込み可能な）モードを有する二重モード
メモリに関する。

【０００２】

【従来の技術】集積回路のメモリ装置のコストは、与え
られた量のデータ、しばしばデバイスの密度と呼ばれる
パラメータ、を蓄積するのに必要な集積回路上の面積の
大きさに密接に関連する。集積回路上の面積を節約する
ことによって、製造業者は、製造工場において与えられ
たウェハにより多くのチップを作ることができる。ウェ
ハ当たりに多くのチップを有することは、メモリ装置の
使用者に恩恵を与えるコストの節約に直接関係する。メ
モリ装置の密度を増加するための１つの方法は、メモリ
セル当たり１ビットより多くを蓄積するステップを含
む。従って、例えばセル当たり２ビットを蓄積する能力
によって、集積回路上のデータ密度を二倍にすることが
できる。

【０００３】セル当たりの多数ビット技術は、フローテ
ィングゲートのメモリデバイスに対して開発されてい
る。Mehrota 他による米国特許第 5,163,021号を参照さ
れたい。しかし、フローティングゲートメモリの手法は
フローティングゲートの複雑なチャージングやディスチ
ャージング、および複雑性を増し、デバイスの信頼性を
減少する難しいセンシング技術を伴う。メモリデバイス
の密度を増加する他の技術は、デバイス上の与えられた
面積にメモリセルの多層を有する。これは、一般に、ト
ランジスタが互いの頂部に積み重ねられた薄膜技術を用
い、面積当たりに１メモリセルより多くを形成して具現
化される。この分野の代表的な先行技術はHongによって
発明せれた米国特許第 5,358,887号を含む。多層の手法
は特別な製造ステップ、及びコストを増加し、信頼性を
減少する特別なデコーディング回路を必要とする。

【０００４】メモリデバイスの他の特徴は、それらに蓄
積されるべきデータの型式から生じる。ブートコード(b
oot code) 及び初期化パラメータのようなあるデータ
は、データが蓄積される回路の動作中はまれに読み取ら
れるだけである。たのデータはしばしば読み取られるが
チャージされない。他の種類のデータにとって、それを
ダイナミックに変化し、不揮発形でそれを維持すること
ができることが重要である。これらの異なる種類のデー
タは、特別な使用パターンのために設計されたいろいろ
なメモリデバイスにしばしば維持される。従って、シス
テムにおいて変化する必要のないブートコードは、低コ
ストのために、しばしばリードオンリーメモリに蓄積さ
れる。他の種類の多くの流れプログラムはフラッシュメ
モリに蓄積される。しかし、いろいろな種類の蓄積を行
うために、設計者はシステムに多くの１メモリチップを
用いる必要がある。

【０００５】従って、メモリデバイスにセル当たり多ビ
ットを実現するため、及び単一デバイスにリードオンリ
ーおよびプログラム可能なモードを与えるの簡単で、コ
ストの掛からない技術に対する必要性がある。

【０００６】

【発明の概要】本発明は、ＲＯＭモードおよび固有のモ
ードを含む二重モードメモリセルと集積回路を提供す
る。本発明によると、ＲＯＭコードの注入は、動作の固
有のモードに対して設計されたメモリアレイに組み込ま
れる。この注入は通常の基板バイアス状態の下でセルの
スレッショルドに大きな影響を与えない深い注入であ
る。しかし、基板バイアスが増加されるにしたがって、
それらはセルのスレッショルドに段々影響を与える。従
って、本発明の特徴におけるセルは、セルのフローティ
ングゲートに蓄積された電荷によって主に決定されるフ
ラッシュモードにおいて、また基板バイアスが与えら
れ、読み取られるべきセクターにおけるフローティング
ゲートに蓄積された電荷は等化されるか、さもなければ
補償され、そしてセルのスレッショルドはＲＯＭコード
の注入によって主に決定されるリードオンリーモードに
おいて、読み取られるフローティングゲートのメモリセ
ルを有する。従って、１ビットがリードオンリーモード
で蓄積され、他のビットが、メモリ装置の少なくとも１
つのセクターの各セルにおいて消去及び再書き込み可能
なモードで蓄積される場合、セル当たりに１ビットより
多くが装置に蓄積される。本発明が適用される他の装置
の固有のモードは、スタティックランダムアクセスメモ
リ(static random access memory: ＳＲＡＭ) 、ダイナ
ミックランダムアクセスメモリ(dynamic random access
memory:ＤＲＡＭ）、フェロエレクトリックランダムア
クセスメモリ(ferro-electric random access memory:
ＦＲＡＭ) 、ＥＰＲＯＭ等を含む。

【０００７】本発明は、フローティングゲートのメモリ
セルのアレイを含む集積回路メモリとして特徴づけられ
る。このメモリセルは、半導体基板にチャネル領域を有
し、チャネル領域のドープ濃度及びフローティングゲー
トの変化に依存するスレッショルド電圧を有するフロー
ティングゲートトランジスタを有する。このアレイは、
チャネル領域のベースドープ濃度を有するメモリセルの
第１のセット、及びチャネル領域のドープ濃度を変化す
るコード注入（code implant) を伴うアレイにおけるメ
モリセルの第２のセットを有する。複数のワードライン
とビットラインは、それぞれアレイにおけるメモリセル
の行と列に結合され、それによってアレイに蓄積された
データを読み取り、また、それによってアレイにおける
メモリセルのフローティングゲートをチャージし、また
ディスチャージする。チップ上の資源（リソース）は、
メモリセルが特定のスレッショルド電圧を有するアレイ
におけるメモリセルのチャネル領域へ第１のバイアス電
位を与えるために、また基板効果(body effect) による
メモリセルにおけるスレッショルド電圧にシフトを含む
ようにメモリセルのチャネル領域へ第２のバイアス電位
を与えるために、設けられる。基板効果によるシフト
は、コード注入によるメモリセルの第１のセットにおけ
るよりメモリセルの第２のセットにおいて大きい。

【０００８】集積回路メモリは、第１のバイアス電位が
チャネル領域に与えられ、メモリセルのスレッショルド
電圧は、フローティングゲートにおける変化によって主
に決定される第１のモードにおけるアレイのメモリセル
を読みだす資源も含む。また、集積回路メモリは、第２
のバイアス電位がチャネル領域に与えられ、アレイにお
いて読み取られるべきフローティングゲートの変化が等
化される第２のモードにおいてセルを読みだす回路を含
む。第２のモードにおいて、メモリセルのスレッショル
ド電圧はコード注入の有無によって主に決定される。好
適な実施形態のコード注入はホウ素を含み、上述に概略
されたスレッショルド条件に対して可能にする深い注入
を作るのに充分高いエネルギーで注入プロセスを伴う、
本発明によるメモリセルの第２のセットのチャネル領域
における深さを有する。従って、例えば、シリコン基板
におけるホウ素のイオン注入プロセスは１７５−５００
ｋｅＶの範囲、好ましくは２００−２５０ｋｅＶの範囲
のエネルギーを有する。

【０００９】本発明の他の特徴によると、フローティン
グゲートのメモリセルのアレイは複数のセクターを有す
る。資源はセクターベースによって１つのセクター上の
ＲＯＭモードにおいて読みだすために動作できる。他の
特徴によると、ＲＯＭコード注入は、装置の複数のセク
ターの１つのセクターのみに注入される。従って、デバ
イス上の単一セル又は単一アレイに対して、リードオン
リーメモリモードおよびネーティブモード、例えば消去
および再書き込み可能なモードを有するフレキシブルな
集積回路のメモリ装置が提供される。これは、消去およ
び再書き込み可能な動作に対して同じメモリセルを用い
る能力を備えながら、デバイス上のＲＯＭモードにおけ
る永続性のデータを蓄積することを可能にする。２つの
読み取りモードに基づくこのセル当たりの多数ビット手
法は、ボードスペースが非常に節約され、独特の方法で
メモリ密度を増加する。

【００１０】本発明の他の特徴及び利点は、図面、詳細
な説明、および特許請求の範囲を精査することによって
理解されるであろう。

【００１１】

【実施の形態】図１−図８に関して、本発明の好適な実
施形態の詳細な記述がなされている。二重モードセルを
実現するためのセル構造が図１と図２を参照して記載さ
れている。製造プロセス、集積回路用のアーキテクチ
ャ、および読出し技術が図3-図８に関して記載されてい
る。図１は、本発明による２つのＲＯＭコード注入状態
を有する２つのフローティングゲート／ＲＯＭセルを示
す。従って、セル１は、半導体基板１０に形成されたｎ
チャネルフローティングゲートトランジスタである。こ
のｎチャネルトランジスタは、例えばメモリアレイにお
けるワードラインによって形成された制御ゲート、フロ
ーティングゲート１１Ａ、基板１０にｎ型注入によって
形成されたドレイン１２、及び基板１０にｎ型注入によ
って形成されたソース１３を含む。本発明によるｎチャ
ネルセルはチャネルウエル１４に形成される。このチャ
ネルウエル１４自体は分離ウェル１５内に具現化され
る。分離ウエル１５はｐ型半導体基板１６に形成され
る。チャネルウェル１４は、基板バイアス電位がｎチャ
ネルトランジスタのチャネル領域に加えられる基板バイ
アス端子１７に結合される。好適な実施形態において、
チャネル領域は、注入を有しないセルのスレッショルド
電圧に関連するｎチャネルトランジスタのスレッショル
ド電圧を上昇するために用いられるＶ_T調整注入と呼ば
れるｐ^-注入を有して形成される。このベース注入は、
チャネルウエル１４の濃度に依存していて、必要である
かも知れないし、必要でないかも知れない。従って、図
１におけるセル１は、Ｖ_T調整注入１８のみを有し、コ
ード注入を有しない二重モードセルに相当する。

【００１２】図１のセル２は、本発明による深いコード
注入を示す。セル１の素子に対応するセル２の同じ素子
は、同じ参照番号を有する。従って、セル２は、領域１
８によって表されたＶ_T調整注入と領域２０によって表
された深い注入を含む。深い注入２０は領域１８のＶ_T
調整注入より大きなドーパント濃度を有し、その深さが
Ｖ_T調整注入より大きくなるように高いエネルギーで注
入される。セル１とセル２において、スレッショルド電
圧Ｖ_Tは、電流がトランジスタに導通される制御ゲート
１１とソース１３間の電圧であり、フローティングゲー
ト１１Ａにおける電荷の結合、セルのチャネルにおける
ドープ濃度、およびチャネル１４に印加された基板バイ
アス電位１７によって、主に決定される。図２は、フロ
ーティングゲート上の電荷が等しいと仮定して、スレッ
ショルド電圧Ｖ_Tと基板バイアス電圧Ｖ_SBとの関係を示
す簡単なグラフである。セル１に対して、点５０におけ
るスレッショルド電圧Ｖ_T01はＶ_T調整注入によって主
に決められる。基板バイアス電圧Ｖ_SBが増加するにした
がって、セル１のスレッショルドも同様に増加する。臨
界的な基板バイアス電圧Ｖ_SBCにおいて、セル１のスレ
ッショルドは点５１に示される。

【００１３】セル２に対して、スレッショルド電圧Ｖ
_T02は、点５２に示され、基板バイアス電圧Ｖ_SBCでス
レッショルド電圧は点５３に示される。図示されている
ように、増加した基板バイアス電位によって導かれるス
レッショルド電圧におけるシフトは、それが深い注入２
０によるセル１におけるよりもセル２において大きい。
従って、図２に示されるように、フローティングゲート
の電荷が先ず、例えばＲＯＭモードにおいて読み取られ
るべきセル上の消去動作（又は再書き込み動作）によっ
て等化される限り、点６１のワードラインの電位Ｖ_WLR
によって臨界的な基板バイアス電位Ｖ_SBCを与えた後、
ＲＯＭモードの読み取り回路は、セル１とセル２間で識
別することができる。図２における基板電位Ｖ_SBは、例
えば図１のセル１とセル２のようなｎチャネルデバイス
に対して負である。ｐチャネルデバイスに対しては、基
板電位は正である。

【００１４】図３（Ａ）と図３（Ｂ）は本発明によるコ
ード注入のためのプロセスを示す。図３（Ａ）はコード
注入前の断面における代表的なフローティングゲートの
メモリアレイを示す。従って、アレイはｐ型基板１００
上に形成される。ｎ型分離ウエル１０１は基板１００に
形成される。ｐ型チャネルウエル１０２は分離ウエルに
形成される。埋め込まれた拡散ビットライン１０３−１
０８がチャネルウエルに形成される。誘電体層１１０が
半導体基板上に形成される。この誘電体層１１０は、ビ
ットライン拡散間で拡散それ自体上よりセルのチャネル
領域上で薄く、セルに対してトンネル誘電体を形成す
る。フローティングゲート１２０は、各セルのトンネル
誘電体上に形成され、インターポリ(interpoly) 誘電体
１２１によって覆われている。ポリシリコンのワードラ
イン１１１が共重合体の誘電体１２１上に形成され、フ
ローティングゲートセルの行を作る。例えばホウ素リン
珪酸ガラス（ＢＰＳＧ）のような不活性層１１２がワー
ドライン上に形成される。

【００１５】深い、ｎ型分離ウエル１１０が集積回路の
製造プロセスにおける初期のステップとして、１つの実
施形態において形成され、その製造プロセス中にｎ型分
離ウエルがパターン化され、例えば６×１０¹²/cm²のリ
ン注入が約１２０ｋｅＶで行われ、約１２時間１０５０
℃で生じる。ｐ型チャネルウエル１０２は、この実施の
形態において、ｐ型ウエルをパターン化し、約１００ｋ
ｅＶで７×１０¹²/cm²のホウ素の注入し、続いて約１０
５０℃で約３時間１０分のアニールを実行することによ
って実現される。この処理は、約６μｍの深さで選択さ
れた領域にｎ型ウエルを生じ、約３μｍの深さでｎ型ウ
エルの選択された領域にｐ型ウエルを生じる。ｎ型とｐ
型のウエルを形成するためのプロセスのパラメータは、
特別な設計の必要性に適合するように、実施の形態毎に
変化する。図３（Ａ）のフローティングゲートセルの製
造ステップも、同様にいろいろな技術で行なうことがで
きる。例えば、Tom D.H Yiu 他によって発明され、あた
かもここに完全に述べられたものとして参照によって、
取り込まれた"FLASH EPROM INTEGRATED CIRCUIT ARCHIT
ECTURE" の米国特許第 5,526,707号を参照されたい。

【００１６】本発明によるコード注入を実現するため
に、図３（Ｂ）に示された深い注入ステップが実行され
る。図３（Ｂ）は不活性層１１２上にホトレシジトマス
ク１３０の適用を示す。ホトレジストマスクはアレイの
選択されたセルのチャネル領域１３１、１３２を露光す
るために用いられる。この実施形態においては、深いホ
ウ素の注入が１７５−５００ｋｅＶの範囲、より好まし
くは２００−２５０ｋｅＶの範囲のエネルギーでイオン
注入プロセスによって実施される。図３（Ｂ）に見られ
るように、ＲＯＭコード注入ステップはＲＯＭモードデ
ータを蓄積するセルに行う。例えば、セル１３５はビッ
ト（０）を蓄積し、セル１３６はビット（１）を蓄積す
る。図４は、本発明による集積回路のメモリ装置の簡略
化した図である。集積回路のメモリは、例えば、図１及
び図３（Ａ）−図３（Ｂ）について示されたフラッシュ
メモリ／ＲＯＭセル３００のアレイを含む。セル３００
のアレイはチャネルウエル３０１に形成される。行デコ
ーダ３０２と列レコーダ３０３はアレイ３００に接続さ
れる。アドレスは、特定のセルを選択するためにライン
３０４上に行デコーダと列レコーダに供給される。アド
レスされたセルのデータは列デコーダ回路を介して出力
データ３０６が供給される読み取り状態マシン３０５へ
供給される。読み取り状態マシン３０５は上述されたチ
ャネルウエル３０１の基板バイアスを制御するウエルバ
イアス回路３０７へ結合される。また、装置は、アレイ
に結合された再書き込み、消去状態マシン３１０、この
分野において公知の行デコーダと列デコーダを含む。好
適な実施の形態において、フローティングゲートメモリ
アレイはセクター毎の消去動作を可能にするセクターア
ーキテクチャで実現され、これは例えば、ここに記載さ
れたものとして参照によって組み込まれた"FLASH EPROM
WITH BLOCK ERASE FLAGS FOR OVER-ERASE PROTECTION"
の米国特許第 5,414,664号に記載されている。

【００１７】読み取り状態マシン３０５の動作は一例に
よる図５を参照して理解される。図５に示された技術に
よると、状態マシンは、先ず読み取りデータコマンドを
受け取るステップ（ステップ４００）を含むプロセスを
実行するようにプログラムされる。読み取りデータコマ
ンドは、フラッシュ又はＲＯＭモード読み取りが要求さ
れる（ステップ４０１）か否かを決めるために判断され
る。もし、フラッシュモード読み取りが選択されるな
ら、チャネルウエルは第１のレベルにセットされ（ステ
ップ４０２）、データは読み取られる（ステップ４０
３）。フラッシュモードにおいて、セルのあるデータは
セルのフローティングゲートにおける変化によって主に
決められる。深い注入はスレッショルドに著しく影響を
与えない。更に、再書き込みと消去のアルゴリズムは、
標準のプログラム／ベリファイ／リトライアルゴリズム
による深い注入のあるセル、および深い注入のないセル
のスレッショルドをセットするために動作する。ここに
記載されたものとして参照によって組み込まれた"ERASE
AND PROGRAM VERIFICATION CIRCUIT FOR NONVOLATILEM
EMORY" の米国特許第 5,463,586号を参照されたい。

【００１８】もし、ステップ４０１において、ＲＯＭモ
ードが選択されるなら、読み取り状態マシンは、読み取
られるべきセクターに対してセクター消去動作を開始
し、読み取りプロセス（ステップ４０４）前にセクター
を消去することによって、フローティングゲート上の電
荷に対して補償する。次に、プロセスはＲＯＭモードの
バイアスレベル、例えば、−２ボルトにチャネルウエル
をセットするステップ（ステップ４０５）を含む。ワー
ドラインデコーダはワードラインを選択するために用い
られ、それをＲＯＭモード読み取り電圧にセットし、デ
ータが読み取られる（ステップ４０６）。ＲＯＭモード
読み取り電圧は図２の電圧Ｖ_WLR６０に相当する。読み
取り状態マシン３０５の動作は他の例による図６を参照
して理解される。図６に示された技術によると、状態マ
シンは、先ず、読み取りデータコマンドを受け取るステ
ップ（ステップ４１０）を含むプロセスを実行するよう
にプログラムされる。読み取りデータコマンドは、フラ
ッシュ又はＲＯＭモード読み取りが要求される（ステッ
プ４１１）かどうかを決めるために判断される。もし、
フラッシュモードの読み取りが選択されるなら、チャネ
ルウエルは第１のレベル、例えば接地、にセットされ
（ステップ４１２）、データは読み取られる（ステップ
４１３）。フラッシュモードにおいて、セルのあるデー
タは、セルのフローティングゲートにおける変化によっ
て主に決められる。深い注入は、スレッショルドに著し
く影響を与えない。更に、再書き込みと消去のアルゴリ
ズムは、上述のように標準のプログラム／ベリファイ／
リトライアルゴリズムによる深い注入のあるセル、およ
び深い注入のないセルのスレッショルドをセットするた
めに動作する。

【００１９】もし、ステップ４１１において、ＲＯＭモ
ードが選択されるなら、読み取り状態マシンは、第１の
読み取りを開始して、フローティングゲート上の電荷に
対して補償するために、通常の基板バイアスの下で、読
み取られるセルのスレッショルドを決める（ステップ４
１４）。次に、プロセスはＲＯＭモードのバイアスレベ
ル、例えば−２ボルト、にチャネルウエルをセットする
ステップ（ステップ４１５）を含む。ワードラインデコ
ーダは、それをフローティングゲートの電荷による高い
スレッショルド状態を有するセルに対する第１のレベ
ル、例えば図２の点５３より上のレベル、を有するＲＯ
Ｍ読み取り電圧に、およびフローティングゲートの変化
による低いスレッショルドを有するセルに対して第２の
レベル、例えば図２の点５１より上のレベルにセット
し、データが読み取られる（ステップ４１６）。

【００２０】図６の他の手法において、例えば、データ
を感知するために感知回路におけるバイナリーのサーチ
方法を用いて、ＲＯＭコード注入がセルにおいて行われ
た否かを決めるために、フローティングゲート上に蓄積
された電荷は、先ず基板バイアスのないセルのスレッシ
ョルドを、それから基板バイアスのあるセルのスレッシ
ョルドを感知することによって補償される。この方法、
即ちＲＯＭモードの読み取り動作のセクターの主部がセ
ルのフローティングゲートの電荷に対して補償するため
に消去される必要がない。本発明による分離ウエルとチ
ャネルウエルをレイアウトする２つの基本的なアーキテ
クチャが図７と図８に示されている。図７は、フローテ
ィングゲートメモリセルの対応する複数の分離アレイと
共に複数のチャネルウエルがある実施形態を示す。図７
において、半導体基板は外側のボックス６００によって
表されている。分離ウエルはボックス６０１である。図
におけるチャネルウエルは、チャネルウエル６０２、チ
ャネルウエル６０３、及びチャネルウエル６０４を有す
る。図に表されているように、各１つにフローティング
ゲートメモリセルの対応アレイを有する多くのチャネル
ウエルがある。図７の装置におけるフローティングゲー
トメモリセルは、ドレインとソース拡散領域およびワー
ドラインを有する簡略化されたフォーマットに示されて
いる。構造を完成するために必要な、しかし図示されて
いない全体のビットライン、ブロック選択回路、及び他
の回路は、当業者によって充分理解される。例えば、こ
のアーキテクチャは、米国特許第 5,399,891号、米国特
許第 5,414,664号、又は米国特許第 5,526,307号に記載
されているように実現され、それらの全てはここに述べ
られた参照によって、取り込まれる。図７と図８のドレ
イン−ソース−ドレイン構造が現在好適であるが、例え
ば、連続したアレイを有する仮想グランドアーキテクチ
ャのような他の構造が適している。

【００２１】この例において、複数のドレイン−ソース
−ドレイン構造はチャネルウエル６０２に示されてお
り、そのチャネルウエルにおいて、ドレイン拡散６０
６、ソース拡散６０７およびドレイン拡散６０８はセル
の２つの列（カラム）を規定し、またワードライン６１
０、６１１、６１２、６１３は、メモリセル上のドレイ
ン拡散６０６、ソース拡散６０７およびドレイン拡散６
０８と交差する。チャネルウエル６０２内に、追加のド
レイン−ソース−ドレイン構造６１５、６１６がチャネ
ルウエル６０２内にアレイを備えるために含まれる。図
に示されるように、分離ウエル６０１、ドレイン拡散領
域６０６、６０８、及びソース領域６０７の全ては、同
じ導電型、好ましくはｎ型を有する。基板６００とチャ
ネル領域６０２は同じ導電型、好ましくはｐ型を有す
る。

【００２２】他のチャネルウエル６０３と６０４におけ
るアレイは同様な構造を有している。従って、複数のワ
ードライン６２０はチャネルウエル６０３に対して含ま
れている。ワードライン６２０と交差するチャネルウエ
ル６０３内のドレイン−ソース−ドレイン構造６２１、
６２２、６２３はフラッシュメモリセルのアレイを形成
する。同様にして、チャネルウエル６０４は、ワードラ
イン６３０、およびドレイン−ソース−ドレイン構造６
３１、６３２、６３３からなるフラッシュメモリセルの
アレイを有する。このアーキテクチャは、チャネルウエ
ル、例えばチャネルウエル６０３、のブロックサイズと
等しいブロックサイズを有するアレイを消去することが
望ましシステムに適している。チャネルウエルは、選択
されないセルの乱れ（ディスターバンス）を避けるため
に、また基板上のアレイの外側にある周辺装置上のスト
レスを減少するために個々にバイアスされることができ
る。

【００２３】図７において、ＲＯＭモードの読み取りの
ため、図３（Ａ）−（Ｂ）のマスキング動作によって作
られた深い注入は、例えば、チャネルウエル６０３のセ
ルのチャネルにおける“Ｘ”シンボルによって表され
る。図８のアーキテクチャは、小さなアレイサイズ及び
小さな全体の集積回路サイズに適している。図８のアー
キテクチャによれば、基板７００は、第１の導電型、例
えばｐ型、を有している。分離ウエル７０１は、第２の
導電型、好ましくはｎ型を有している。チャネルウエル
７０２は、基板と同じ導電型を有していて、分離ウエル
内に形成される。フローティングゲートメモリセルの複
数のブロックがチャネルウエル７０２内に形成されて、
大きなアレイを生成する。従って、第１のブロックは、
ドレイン−ソース−ドレイン構造のセット７１０、７１
１、７１２及びワードラインのセット７１３を有する。
個々のフラッシュメモリセルは、ソースとドレイン拡散
間で、アレイのワードラインの下に存在する。セルの第
２のブロックは、ワードライン７２３と共にドレイン−
ソース−ドレイン構造７２０、７２１、７２２に基づい
ている。セルの第３のブロックはワードライン７３３と
共にドレイン−ソース−ドレイン構造７３０、７３１、
７３２に基づいている。

【００２４】図７におけるように、図８において、ＲＯ
Ｍモードの読み取りのため、図３（Ａ）−（Ｂ）のマス
キング動作によって作られた深い注入は、例えば、１つ
のセクターにおいてセルのチャネルにおける“Ｘ”シン
ボルによって表される。従って、二重のモードフラッシ
ュメモリ／ＲＯＭ装置を製造するのに、安いコストで簡
単な構造は、特に深い注入がある場合に、ドーピング濃
度を有するボディ効果の非直線性利用して、提供され
る。以上、本発明の好適な実施形態の説明を行ったが、
本発明を開示された正確な形状に限定することを意図す
るものでない。この分野の当業者にとって、多くの変更
および変形が明らかであろう。本発明の範囲は、請求項
およびその均等物によって定められるべきものである。

【図面の簡単な説明】

【図１】本発明によるＲＯＭモードに対する２つのコー
ディング状態にある、二重モードの、フローティングゲ
ートメモリ、マスクＲＯＭセルを示す。

【図２】基板バイアスを増加することによって誘導され
るスレッショルド電圧のシフトを示す。

【図３】（Ａ）および（Ｂ）は本発明の二重モード装置
のための、本発明によるコード注入プロセスを示す。

【図４】本発明による二重モードセルのアレイを有する
集積回路メモリの簡略化したブロック図を示す。

【図５】図４の集積回路メモリのための読み取りプロセ
スを示すフローチャートである。

【図６】図４の集積回路メモリのための他の読み取りプ
ロセスを示すフローチャートである。

【図７】セクター毎のチャネルウエルを有する、二重モ
ードアレイ用の３重ウエルのアーキテクチャを示す。

【図８】単一のチャネルウエルを有する、二重モードア
レイ用の３重ウエルのアーキテクチャを示す。

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【手続補正書】

【提出日】平成１０年１月２９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】集積回路メモリ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/8247 29/788 29/792

Claims

【特許請求の範囲】

【請求項１】集積回路メモリであって、第１の蓄積モードによるデータを蓄積するメモリセルの
アレイを備え、前記メモリセルは、半導体基板のチャネ
ル領域におけるチャネルを有し、且つ前記チャネル領域
のドープ濃度に依存するスレッショルド電圧を有するト
ランジスタを有し、前記アレイは前記チャネル領域のベ
ースドープ濃度を有するメモリセルの第１セットと前記
チャネル領域のドープ濃度を変更するコード注入を伴う
アレイにおけるメモリセルの第２セットを有し、前記アレイに蓄積されたデータを読み取るために、アレ
イにおけるメモリセルの行と列にそれぞれ結合する複数
のワードラインとビットライン、及び前記メモリセルが
特定のスレッショルド電圧を有する第１の読み取りモー
ド中に、アレイにおけるメモリセルのトランジスタのチ
ャネル領域に第１のバイアス電位を与え、且つ前記第１
の蓄積モードによって蓄積されたデータを感知し、また
前記メモリセルの前記スレッショルドにおいて、前記コ
ード注入によるメモリセルの第１のセットにおけるより
メモリセルの第２のセットにおいて異なっているシフト
を行うために、第２の読み取りモード中に、前記アレイ
におけるメモリセルのチャネル領域に第２のバイアス電
位を与え、且つコード注入によって蓄積されたデータを
感知する資源、を有することを特徴とする集積回路メモ
リ。
【請求項２】前記メモリセルのトランジスタは、フロー
ティングゲートトランジスタを有し、前記メモリセルの
スレッショルド電圧は、第１の読み取りモード中に、ま
た前記第２のバイアス電位が前記アレイにおいて読み取
られるべきセルのフローティングアレイの電荷が補償さ
れチャネル領域に与えられる第２のモードにおいて、前
記フローティングゲートにおける電荷によって主に決定
され、且つ前記メモリセルのスレッショルド電圧がコー
ド注入にの有無によって主に決定されることを特徴とす
る請求項１に記載の集積回路メモリ。
【請求項３】前記メモリセルは、ｎチャネルフローティ
ングゲートトランジスタを有し、且つ前記第２のバイア
ス電位は負であり、第１のバイアス電位は接地されてい
ることを特徴とする請求項１に記載の集積回路メモリ。
【請求項４】第２のバイアス電位は、前記第１のバイア
ス電位より大きな絶対値を有することを特徴とする請求
項１に記載の集積回路メモリ。
【請求項５】前記メモリセルのアレイにおけるトランジ
スタは、ベースドープ濃度を確立するためにベース注入
を含むことを特徴とする請求項１に記載の集積回路メモ
リ。
【請求項６】前記コード注入はｐ型ドーパントを有する
ことを特徴とする請求項１に記載の集積回路メモリ。
【請求項７】前記コード注入はホウ素を含み、１７５−
５００ｋｅＶの範囲にあるエネルギーでイオン注入プロ
セスを有する注入によるメモリセルの第２のセットのチ
ャネル領域に深さを有することを特徴とする請求項１に
記載の集積回路メモリ。
【請求項８】前記コード注入はホウ素を含み、２００−
２５０ｋｅＶの範囲にあるエネルギーでイオン注入プロ
セスを有する注入によるメモリセルの第２のセットのチ
ャネル領域に深さを有することを特徴とする請求項１に
記載の集積回路メモリ。
【請求項９】前記メモリセルのアレイはベースドープ濃
度を確立するためにベース注入を含むことを特徴とする
請求項１に記載の集積回路メモリ。
【請求項１０】前記メモリセルのアレイは複数のセクタ
ーと前記第２のバイアス電位を与える資源が前記複数の
セクターに結合され、セクター毎のバイアス上で行われ
ることを特徴とする請求項１に記載の集積回路メモリ。
【請求項１１】前記メモリセルの第２のセットは、複数
のセクターにおける単一のセクターのセルからなること
を特徴とする請求項１０に記載の集積回路メモリ。
【請求項１２】集積回路メモリであって、フローティングゲートメモリセルのアレイであって、前
記メモリセルは、半導体基板のチャネル領域におけるチ
ャネルを有し、且つ前記チャネル領域のベースドープ濃
度とフローティングゲートの電荷に依存するスレッショ
ルド電圧を有するフローティングゲートトランジスタを
有し、前記アレイは前記チャネル領域のベースドープ濃
度を有するメモリセルの第１セットと前記チャネル領域
のドープ濃度を変更するコード注入を伴うアレイにおけ
るメモリセルの第２セットを有し、前記アレイに蓄積されたデータを読み取るために、また
前記アレイにおけるメモリセルのフローティングゲート
を充電および放電するために、アレイにおけるメモリセ
ルの行と列にそれぞれ結合する複数のワードラインとビ
ットライン、及び前記メモリセルが特定のスレッショル
ド電圧を有するアレイにおけるメモリセルのチャネル領
域に第１のバイアス電位を与え、且つ前記メモリセルの
前記スレッショルドにおいて、前記コード注入によるメ
モリセルの第１のセットにおけるよりメモリセルの第２
のセットにおいて異なっているシフトを行うために、メ
モリセルのチャネル領域に第２のバイアス電位を与える
資源、を有することを特徴とする集積回路メモリ。
【請求項１３】前記第１のバイアス電位がチャネル領域
に与えられ、前記メモリセルのスレッショツド電圧がフ
ローティングゲートにおける電荷によって主に決定され
る第１のモードにおいて、また前記第２のバイアス電位
がアレイにおいて読み取られるセルのフローティングゲ
ートにおける電荷が補償されるチャネル領域へ与えら
れ、、前記メモリセルのスレッショルド電圧がコード注
入の有無によって主に決定される第２のモードにおい
て、アレイのメモリセルを読み取る資源を有することを
特徴とする請求項１２に記載の集積回路メモリ。
【請求項１４】前記メモリセルはｎチャネルフローティ
ングゲートトランジスタを含み、前記第２のバイアス電
位は負であり、前記第１のバイアス電位は接地されてい
ることを特徴とする請求項１２に記載の集積回路メモ
リ。
【請求項１５】前記第２のバイアス電位は、第１のバイ
アス電位より大きな絶対値を有することを特徴とする請
求項１２に記載の集積回路メモリ。
【請求項１６】前記メモリセルのアレイはベースドープ
濃度を確立するためにベース注入を含むことを特徴とす
る請求項１２に記載の集積回路メモリ。
【請求項１７】コード注入はｐ型ドーパントを含むこと
を特徴とする請求項１２に記載の集積回路メモリ。
【請求項１８】前記コード注入はホウ素を含み、１７５
−５００ｋｅＶの範囲にあるエネルギーでイオン注入プ
ロセスを有する注入によるメモリセルの第２のセットの
チャネル領域に深さを有することを特徴とする請求項１
２に記載の集積回路メモリ。
【請求項１９】前記コード注入はホウ素を含み、２００
−２５０ｋｅＶの範囲にあるエネルギーでイオン注入プ
ロセスを有する注入によるメモリセルの第２のセットの
チャネル領域に深さを有することを特徴とする請求項１
２に記載の集積回路メモリ。
【請求項２０】前記メモリセルのアレイはベースドープ
濃度を確立するためにベース注入を含むことを特徴とす
る請求項１２に記載の集積回路メモリ。
【請求項２１】前記メモリセルのアレイは複数のセクタ
ーと前記第２のバイアス電位を与える資源が前記複数の
セクターに結合され、セクター毎のバイアス上で行われ
ることを特徴とする請求項１に記載の集積回路メモリ。
【請求項２２】前記メモリセルの第２のセットは、複数
のセクターにおける単一のセクターのセルからなること
を特徴とする請求項２１に記載の集積回路メモリ。