KR100659211B1 - 반도체 집적 회로 장치 - Google Patents

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후미따까 아라이
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가부시끼가이샤 도시바
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Abstract

제조 코스트를 억제하면서, 복수의 반도체 메모리를 탑재할 수 있는 반도체 집적 회로 장치를 제공한다. 제1, 제2 선택 트랜지스터와, 상기 제1, 제2 선택 트랜지스터 사이에 직렬 접속된 복수의 제1 메모리 셀 트랜지스터를 포함하는 제1 불휘발성 반도체 메모리와, 직렬 접속된 제3 선택 트랜지스터 및 제2 메모리 셀 트랜지스터를 포함하는 제2 불휘발성 반도체 메모리를 구비한다. 제1, 제2 메모리 셀 트랜지스터가 각각 구비하는 제1, 제2 게이트 절연막(603)은 동일한 막 두께를 갖고, 상기 제1, 제2 플로팅 게이트(604)는 동일한 막 두께를 갖고, 상기 제1, 제2 게이트간 절연막(605)은 동일한 막 두께를 갖고, 상기 제1, 제2 컨트롤 게이트(606)는 동일한 막 두께를 갖는다.
NAND형 플래시 메모리, 선택 트랜지스터, 메모리 셀 트랜지스터, 메모리 셀 어레이, 게이트 절연막, 플로팅 게이트, 워드선, 비트선

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 제1 실시 형태에 따른 시스템 LSI의 블록도.
도 2는 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리의 블록도.
도 3은 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리의 메모리 셀 어레이의 평면도.
도 4는 도 3에서의 Y1-Y1'선을 따라 자른 단면도.
도 5는 본 발명의 제1 실시 형태에 따른 3Tr-NAND형 플래시 메모리의 블록도.
도 6은 본 발명의 제1 실시 형태에 따른 3Tr-NAND형 플래시 메모리의 메모리 셀 어레이의 평면도.
도 7은 도 6에서의 Y2-Y2'선을 따라 자른 단면도.
도 8은 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리의 블록도.
도 9는 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리의 메모리 셀 어레이의 평면도.
도 10은 도 9에서의 Y3-Y3'선을 따라 자른 단면도.
도 11은 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리의 NAND 셀의 평면도.
도 12는 본 발명의 제1 실시 형태에 따른 3Tr-NAND형 플래시 메모리의 메모리 셀의 평면도.
도 13은 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리의 메모리 셀의 평면도.
도 14는 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 단면도.
도 15는 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리가 구비하는 메모리 셀 어레이의 회로도로서, 기입 동작 시의 모습을 도시하는 도면.
도 16은 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리가 구비하는 메모리 셀 어레이의 회로도로서, 소거 동작 시의 모습을 도시하는 도면.
도 17은 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리가 구비하는 메모리 셀 어레이의 회로도로서, 판독 동작 시의 모습을 도시하는 도면.
도 18은 본 발명의 제1 실시 형태에 따른 3Tr-NAND형 플래시 메모리가 구비하는 메모리 셀 어레이의 회로도로서, 기입 동작 시의 모습을 도시하는 도면.
도 19는 본 발명의 제1 실시 형태에 따른 3Tr-NAND형 플래시 메모리가 구비하는 메모리 셀 어레이의 회로도로서, 소거 동작 시의 모습을 도시하는 도면.
도 20은 본 발명의 제1 실시 형태에 따른 3Tr-NAND형 플래시 메모리가 구비하는 메모리 셀 어레이의 회로도로서, 판독 동작 시의 모습을 도시하는 도면.
도 21은 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리 셀 어레이의 회로도로서, 기입 동작 시의 모습을 도시하는 도면.
도 22는 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리 셀 어레이의 회로도로서, 소거 동작 시의 모습을 도시하는 도면.
도 23은 본 발명의 제1 실시 형태에 따른 2Tr 플래시 메모리가 구비하는 메모리 셀 어레이의 회로도로서, 판독 동작 시의 모습을 도시하는 도면.
도 24는 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제1 제조 공정의 단면도.
도 25는 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제2 제조 공정의 단면도.
도 26은 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제3 제조 공정의 단면도.
도 27은 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제4 제조 공정의 단면도.
도 28은 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제5 제조 공정의 단면도.
도 29는 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제6 제조 공정의 단면도.
도 30은 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제7 제조 공정의 단면도.
도 31은 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제8 제조 공정의 단면도.
도 32는 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제9 제조 공정의 단면도.
도 33은 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제10 제조 공정의 단면도.
도 34는 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제11 제조 공정의 단면도.
도 35는 본 발명의 제1 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제12 제조 공정의 단면도.
도 36은 본 발명의 제2 실시 형태에 따른 NAND형 플래시 메모리의 메모리 셀 어레이의 평면도.
도 37은 본 발명의 제2 실시 형태에 따른 3Tr-NAND형 플래시 메모리의 메모리 셀 어레이의 평면도.
도 38은 본 발명의 제2 실시 형태에 따른 2Tr 플래시 메모리의 메모리 셀 어레이의 평면도.
도 39는 본 발명의 제3 실시 형태에 따른 2Tr 플래시 메모리의 블록도.
도 40은 본 발명의 제3 실시 형태에 따른 2Tr 플래시 메모리의 메모리 셀 어레이, 기입용 디코더, 및 셀렉트 게이트 디코더의 회로도.
도 41은 본 발명의 제3 실시 형태에 따른 2Tr 플래시 메모리 및 I/O 회로의 단면도.
도 42는 본 발명의 제3 실시 형태에 따른 2Tr 플래시 메모리의 제1 제조 공 정의 단면도.
도 43은 본 발명의 제3 실시 형태에 따른 2Tr 플래시 메모리의 제2 제조 공정의 단면도.
도 44는 본 발명의 제3 실시 형태에 따른 2Tr 플래시 메모리의 제3 제조 공정의 단면도.
도 45는 본 발명의 제3 실시 형태에 따른 2Tr 플래시 메모리의 제4 제조 공정의 단면도.
도 46은 본 발명의 제3 실시 형태에 따른 2Tr 플래시 메모리의 제5 제조 공정의 단면도.
도 47은 본 발명의 제3 실시 형태에 따른 2Tr 플래시 메모리의 제6 제조 공정의 단면도.
도 48은 본 발명의 제3 실시 형태에 따른 2Tr 플래시 메모리의 제7 제조 공정의 단면도.
도 49는 본 발명의 제3 실시 형태에 따른 2Tr 플래시 메모리의 제8 제조 공정의 단면도.
도 50은 본 발명의 제3 실시 형태에 따른 시스템 LSI가 구비하는 MOS 트랜지스터의 단면도.
도 51은 본 발명의 제4 실시 형태에 따른 2Tr 플래시 메모리의 메모리 셀 어레이의 회로도.
도 52는 본 발명의 제4 실시 형태에 따른 2Tr 플래시 메모리의 단면도.
도 53은 본 발명의 제5 실시 형태에 따른 시스템 LSI의, 전원 투입 직후에서의 동작의 흐름도.
도 54는 본 발명의 제5 실시 형태의 변형예에 따른 NAND형 플래시 메모리를 구비한 반도체 제품의 블록도.
도 55는 본 발명의 제1 내지 제5 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제1 제조 공정의 단면도.
도 56은 본 발명의 제1 내지 제5 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제2 제조 공정의 단면도.
도 57은 본 발명의 제1 내지 제5 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제3 제조 공정의 단면도.
도 58은 본 발명의 제1 내지 제5 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제4 제조 공정의 단면도.
도 59는 본 발명의 제1 내지 제5 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제5 제조 공정의 단면도.
도 60은 본 발명의 제1 내지 제5 실시 형태에 따른 NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 제6 제조 공정의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 시스템 LSI
100 : NAND형 플래시 메모리
110, 210, 310 : 메모리 셀 어레이
120, 220, 320 : 컬럼 디코더
130, 230, 330 : 로우 디코더
140, 240, 340 : 센스 앰프
150, 250, 350 : 기입 회로
160, 260, 360 : 소스선 드라이버
200 : 3Tr-NAND형 플래시 메모리
300 : 2Tr 플래시 메모리
370 : 기입용 디코더
380 : 셀렉트 게이트 디코더
400 : MCU
500 : I/O 회로
600 : 실리콘 기판
601, 750, 751 : n형 웰 영역
602, 752, 755, 756, 820, 821 : p형 웰 영역
603, 760, 761, 830, 831 : 게이트 절연막
604, 950, 954 : 아몰퍼스 실리콘층(플로팅 게이트)
605 : 게이트간 절연막
606, 621, 622 : 다결정 실리콘층(컨트롤 게이트)
607, 609 : 실리사이드층
608 : 불순물 확산층
610 : 측벽 절연막
611, 614, 616, 618 : 층간 절연막
612, 613, 615, 617 : 금속 배선층
620 : 소자 분리 영역
700, 730 : 로우 어드레스 디코더 회로
701, 731 : NAND 게이트
702, 711, 732 : 인버터
710, 720 : 스위치 소자군
712, 720, 721, 758, 759, 800∼803, 810∼813 : n 채널 MOS 트랜지스터
757 : p 채널 MOS 트랜지스터
900 : 컨트롤러
910 : 레지스터
951 : 마스크재
952 : 트렌치
953 : 실리콘 산화막
[비특허 문헌 1] Imamiya K. et al.저, "A 125-mm/sup 2/1-Gb NAND Flash Memory With 10-Mbyte/s Program Speed", IEEE Journal of Solid-State Circuits, Vol.37, No.11, p.1493-1501 2002년 11월
[비특허 문헌 2] Ditewig T. et al.저, "An Embedded 1.2V-Read Flash Memory Module in a 0.18㎛ Logic Process", Solid-State Circuits Conference, 2001 Digest of Technical Papers ISSCC. 2001 IEEE International 5-7 p.34-35, 425, 2001년 2월
[비특허 문헌 3] Wei-Hua Liu저, "A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application", Non-Volatile Semiconductor Memory Workshop 4.1, 1997년
[특허 문헌 1] 일본특허출원 2003-209312호의 명세서
본 발명은 반도체 집적 회로 장치에 관한 것이다. 예를 들면, 불휘발성 반도체 기억 장치와 로직 회로가 동일한 반도체 기판 상에 형성된 반도체 집적 회로 장치에 관한 것이다.
종래, 디지털 카메라 등에 이용되는 데이터 스토리지용의 메모리로서, NAND형 플래시 메모리가 알려져 있다(예를 들면, 비특허 문헌 1 참조). NAND형 플래시 메모리는, 데이터의 기입 및 소거에, FN(Fowler-Nordheim) 터널링을 이용하고 있다.
또한, 마찬가지로 FN 터널링을 이용하여 데이터의 기입 및 소거를 행하는 NOR형 플래시 메모리가 알려져 있다(예를 들면, 비특허 문헌 2 참조). 이것은 핫 일렉트론에 의해 전자의 수수를 행하는 타입과 달리, 메모리 셀이 1개의 메모리 셀 트랜지스터와 2개의 선택 트랜지스터를 갖고 있다. 이하에서는 이와 같은 플래시 메모리를 3Tr-NAND형 플래시 메모리라고 부른다.
또한, 최근에는, NOR형 플래시 메모리와 NAND형 플래시 메모리의 양자의 장점을 겸비한 플래시 메모리가 제안되어 있다(예를 들면, 비특허 문헌 3 참조). 이 플래시 메모리는 1개의 메모리 셀 트랜지스터와 1개의 선택 트랜지스터를 포함하여 메모리 셀이 구성되어 있다. 이하에서는 이러한 플래시 메모리를 2Tr 플래시 메모리라고 부른다.
상기한 바와 같이, 여러 가지의 타입의 플래시 메모리가 제안되어 있다. 그러나, 각각의 플래시 메모리는 동작 전압이 서로 다르기 때문에, 복수의 타입의 플래시 메모리를 동일한 LSI에 탑재하려고 하면, LSI의 구성이 복잡하게 되어, 코스트가 매우 높게 된다고 하는 문제가 있었다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 그 목적은, 제조 코스트를 억제하면서, 복수의 반도체 메모리를 탑재할 수 있는 반도체 집적 회로 장치를 제공하는 데에 있다.
본 발명의 제1 양태에 따른 반도체 집적 회로 장치는, 제1, 제2 선택 트랜지스터와, 상기 제1, 제2 선택 트랜지스터 사이에 전류 경로가 직렬 접속된 복수의 제1 메모리 셀 트랜지스터를 포함하는 메모리 셀이 매트릭스 형상으로 배치된 제1 불휘발성 반도체 메모리와, 전류 경로가 직렬 접속된 제3 선택 트랜지스터 및 제2 메모리 셀 트랜지스터를 포함하는 메모리 셀이 매트릭스 형상으로 배치된 제2 불휘발성 반도체 메모리를 구비하고, 상기 제1 메모리 셀 트랜지스터는, 반도체 기판 상에 제1 게이트 절연막을 개재하여 형성된 제1 플로팅 게이트와, 상기 제1 플로팅 게이트 상에 제1 게이트간 절연막을 개재하여 형성된 제1 컨트롤 게이트를 포함하는 제1 적층 게이트를 갖고, 상기 제2 메모리 셀 트랜지스터는, 상기 반도체 기판 상에 제2 게이트 절연막을 개재하여 형성된 제2 플로팅 게이트와, 상기 제2 플로팅 게이트 상에 제2 게이트간 절연막을 개재하여 형성된 제2 컨트롤 게이트를 포함하는 제2 적층 게이트를 갖고, 상기 제1, 제2 게이트 절연막은 동일한 막 두께를 갖고, 상기 제1, 제2 플로팅 게이트는 동일한 막 두께를 갖고, 상기 제1, 제2 게이트간 절연막은 동일한 막 두께를 갖고, 상기 제1, 제2 컨트롤 게이트는 동일한 막 두께를 갖는다.
또한, 본 발명의 제2 양태에 따른 반도체 집적 회로 장치는, 제1, 제2 선택 트랜지스터와, 상기 제1, 제2 선택 트랜지스터 사이에 전류 경로가 직렬 접속된 복수의 제1 메모리 셀 트랜지스터를 포함하는 메모리 셀이 매트릭스 형상으로 배치된 제1 메모리 셀 어레이와, 제1 MOS 트랜지스터를 포함하여 형성되고, 상기 제1 메모리 셀 어레이에 데이터를 기입할 때에 상기 제1 메모리 셀 트랜지스터의 게이트에 정전압을 인가하고, 데이터를 소거할 때에 상기 제1 메모리 셀 트랜지스터의 게이트에 0V를 인가하는 제1 로우 디코더와, 전류 경로가 직렬 접속된 제3 선택 트랜지스터 및 제2 메모리 셀 트랜지스터를 포함하는 메모리 셀이 매트릭스 형상으로 배치된 제2 메모리 셀 어레이와, 제2 MOS 트랜지스터를 포함하여 형성되고, 상기 제2 메모리 셀 어레이에 데이터를 기입할 때에 상기 제2 메모리 셀 트랜지스터의 게이트에 정전압을 인가하고, 또한 상기 제3 선택 트랜지스터의 게이트에 부전압을 인가하고, 데이터를 소거할 때에 상기 제2 메모리 셀 트랜지스터의 게이트에 부전압을 인가하는 제2 로우 디코더를 구비하고, 상기 제1 메모리 셀 트랜지스터는, 반도체 기판 상에 제1 게이트 절연막을 개재하여 형성된 제1 플로팅 게이트와, 상기 제1 플로팅 게이트 상에 제1 게이트간 절연막을 개재하여 형성된 제1 컨트롤 게이트를 포함하는 제1 적층 게이트를 갖고, 상기 제2 메모리 셀 트랜지스터는, 상기 반도체 기판 상에 제2 게이트 절연막을 개재하여 형성된 제2 플로팅 게이트와, 상기 제2 플로팅 게이트 상에 제2 게이트간 절연막을 개재하여 형성된 제2 컨트롤 게이트를 포함하는 제2 적층 게이트를 갖고, 상기 제1, 제2 MOS 트랜지스터는, 동일 막 두께의 게이트 절연막을 갖는다.
또한, 본 발명의 제3 양태에 따른 반도체 집적 회로 장치는, 데이터를 보유하는 NAND형 플래시 메모리와, 상기 NAND형 플래시 메모리의 동작을 제어하는 제어 회로를 구비하고, 상기 NAND형 플래시 메모리는, 그 NAND형 플래시 메모리에서, 소거 동작 시에 동시에 소거되는 블록 사이즈의 데이터를 보유하는 것을 특징으로 한다.
이하, 본 발명의 실시 형태를 도면을 참조하여 설명한다. 이 설명에서, 전 도면에 걸쳐서 공통되는 부분에는 공통되는 참조 부호를 붙인다.
본 발명의 제1 실시 형태에 따른 반도체 집적 회로 장치에 대하여 도 1을 이용하여 설명한다. 도 1은 본 실시 형태에 따른 시스템 LSI의 블록도이다.
도시하는 바와 같이, 시스템 LSI(1)는, 동일 반도체 기판 상에 형성된 NAND형 플래시 메모리(100), 3Tr-NAND형 플래시 메모리(200), 2Tr 플래시 메모리(300), MCU(400), 및 I/O 회로(500)를 구비하고 있다.
NAND형 플래시 메모리(100)는 화상 데이터나 영상 데이터를 보존하는 스토리지용의 메모리로서 이용된다.
3Tr-NAND형 플래시 메모리(200)는 LSI(1)에 액세스하기 위한 ID 코드나 시큐러티 코드를 보유한다.
2Tr 플래시 메모리(300)는 MCU(400)가 동작하기 위한 프로그램 데이터를 보유한다.
MCU(400)는, 외부로부터 입력되는 각종 커맨드에 응답하여, 2Tr 플래시 메모리(300)로부터 판독한 프로그램에 기초한 처리를 행한다. 이 때, MCU(400)는 SRAM(Static Random Access Memory) 등을 거치지 않고, 직접 2Tr 플래시 메모리(300)에 액세스한다. MCU(400)가 행하는 처리의 예로서는, NAND형 플래시 메모리(100)에 대하여 입력되는 데이터의 압축이나 해동, 또는 외부 장치의 제어 등이 있다. 또한, MCU(400)는, NAND형 플래시 메모리에 보유되는 데이터에 외부로부터 액세스된 경우, 3Tr-NAND형 플래시 메모리(200)로부터 소정의 데이터를 판독한다. 그리고, MCU(400)는, 판독한 데이터와, 외부로부터 입력되는 ID 코드나 시큐러티 코드를 대조하여, 일치한 경우에 NAND형 플래시 메모리(100)에의 액세스를 허가한다. NAND형 플래시 메모리(100)에의 액세스가 허가되면, 외부(호스트)로부터 NAND형 플래시 메모리(100) 내의 데이터에의 액세스가 행하여진다. 즉, MCU(400)는 외 부로부터 수취한 커맨드에 응답하여 NAND형 플래시 메모리(100)에 트리거를 걸어, 데이터의 판독(기입)을 행한다.
I/O 회로(500)는 LSI(1)와 외부와의 신호 수수를 제어한다.
다음으로, 상기 LSI(1)에 포함되는 3개의 반도체 메모리(100, 200, 300)의 구성에 대하여, 이하 상세하게 설명한다.
<NAND형 플래시 메모리>
우선, NAND형 플래시 메모리(100)의 구성에 대하여 도 2를 이용하여 설명한다. 도 2는 NAND형 플래시 메모리의 블록도이다.
도시하는 바와 같이, NAND형 플래시 메모리(100)는, 메모리 셀 어레이(110), 컬럼 디코더(120), 로우 디코더(130), 센스 앰프(140), 기입 회로(150), 및 소스선 드라이버(160)를 구비하고 있다.
메모리 셀 어레이(110)는 매트릭스 형상으로 배치된 복수 개의 NAND 셀을 갖고 있다. NAND 셀 각각은, 8개의 메모리 셀 트랜지스터 MT와, 선택 트랜지스터 ST1, ST2를 포함하고 있다. 메모리 셀 트랜지스터 MT는, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트 상에 게이트간 절연막을 개재하여 형성된 컨트롤 게이트를 갖는 적층 게이트 구조를 구비하고 있다. 또한, 메모리 셀 트랜지스터 MT의 개수는 8개에 한정되지 않고, 16개나 32개이어도 되고, 그 수는 한정되는 것이 아니다. 메모리 셀 트랜지스터 MT는 인접하는 것끼리 소스, 드레인을 공유하고 있다. 그리고, 선택 트랜지스터 ST1, ST2 사이에, 그 전류 경로가 직렬 접속되도록 하여 배치되어 있다. 그리고, 직렬 접속된 메모리 셀 트랜지스터 MT의 일단측의 드레인 영역이 선택 트랜지스터 ST1의 소스 영역에 접속되고, 타단측의 소스 영역이 선택 트랜지스터 ST2의 드레인 영역에 접속되어 있다.
동일 행에 있는 메모리 셀 트랜지스터 MT의 제어 게이트는, 워드선 WL0∼WLm 중 어느 하나에 공통 접속되고, 동일 행에 있는 메모리 셀의 선택 트랜지스터 ST1, ST2의 게이트는, 각각 셀렉트 게이트선 SGD, SCS에 접속되어 있다. 또한, 동일 열에 있는 선택 트랜지스터 ST1의 드레인은, 비트선 BL0∼BLn 중 어느 하나에 공통 접속되어 있다. 그리고, 선택 트랜지스터 ST2의 소스는 소스선 SL에 공통 접속되고, 소스선 드라이버(160)에 접속되어 있다. 또한, 선택 트랜지스터 ST1, ST2는 반드시 양쪽이 필요하지는 않다. NAND 셀을 선택할 수 있는 것이면, 어느 한쪽만이 설치되어 있어도 된다.
컬럼 디코더(120)는 컬럼 어드레스 신호를 디코드하여, 컬럼 어드레스 디코드 신호를 얻는다. 그리고, 컬럼 어드레스 디코드 신호에 기초하여, 비트선 BL0∼BLn 중 어느 하나를 선택한다.
로우 디코더(130)는 로우 어드레스 신호를 디코드하여, 로우 어드레스 디코드 신호를 얻는다. 그리고, 로우 디코더(130)는 워드선 WL0∼WLm, 및 셀렉트 게이트선 SG0∼SGm 중 어느 하나를 선택한다.
센스 앰프(140)는 로우 디코더(130) 및 컬럼 디코더(120)에 의해서 선택된 메모리 셀 MC로부터 판독한 데이터를 증폭한다.
기입 회로(150)는 기입 데이터를 래치한다.
소스선 드라이버(160)는 소스선 SL에 전압을 공급한다.
도 3은 NAND형 플래시 메모리(100)가 구비하는 메모리 셀 어레이(110)의 일부 영역의 평면도이다.
도시하는 바와 같이, 반도체 기판(600) 중에, 제1 방향을 따른 스트라이프 형상의 소자 영역 AA가, 제2 방향을 따라서 복수 형성되어 있다. 그리고, 복수의 소자 영역 AA를 가로지르도록 하여, 제2 방향을 따른 스트라이프 형상의 워드선 WL0∼WLm이 형성되어 있다. 또한, 8개의 워드선을 사이에 두도록 하여, 제2 방향을 따른 스트라이프 형상의 셀렉트 게이트선 SGD, SGS가 형성되어 있다. 그리고, 워드선 WL0∼WLm과 소자 영역 AA가 교차하는 영역에는 메모리 셀 트랜지스터 MT가 형성되고, 셀렉트 게이트선 SGD, SGS와 소자 영역 AA가 교차하는 영역에는 각각 선택 트랜지스터 ST1, ST2가 형성되어 있다. 또한, 워드선 WL0∼WLm과 소자 영역 AA가 교차하는 영역에는, 메모리 셀 트랜지스터 MT마다 분리된 플로팅 게이트(도시 생략)가 형성되어 있다. 선택 트랜지스터 ST1, ST2도, 메모리 셀 트랜지스터 MT와 마찬가지로, 제어 게이트 및 플로팅 게이트를 갖고 있다. 그러나, 메모리 셀 트랜지스터 MT와 달리, 플로팅 게이트는, 제2 방향을 따라서 인접하는 선택 트랜지스터 ST끼리 공통 접속되어 있다. 그리고, 도시하지 않은 션트 영역에서, 선택 트랜지스터 ST1, ST2의 플로팅 게이트와 제어 게이트가 접속되어 있다.
선택 트랜지스터 ST2의 소스 영역 상에는 각각 제2 방향을 따른 스트라이프 형상의 소스선 SL이 형성되어 있다. 소스선 SL은 컨택트 플러그 CP1을 통하여 선택 트랜지스터 ST2의 소스 영역과 접속되어 있다. 그리고, 소스선 SL은 소스선 드 라이버(160)에 접속되어 있다.
소자 영역 AA 상에는 제1 방향을 따른 스트라이프 형상의 비트선 BL0∼BLn이 형성되어 있다. 비트선 BL0∼BLn은 컨택트 플러그 CP2를 통하여 선택 트랜지스터 ST1의 드레인 영역과 접속되어 있다.
도 4는 도면 3에서의 Y1-Y1'선 방향을 따른 단면도이다.
도시하는 바와 같이, p형 반도체(실리콘) 기판(600)의 소자 영역 AA의 표면 영역 내에, n형 웰 영역(601)이 형성되어 있다. 또한, n형 웰 영역(601)의 표면 영역 내에는 p형 웰 영역(602)이 형성되어 있다. 그리고, p형 웰 영역(602) 상에는 게이트 절연막(603)이 형성되고, 게이트 절연막(603) 상에, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극이 형성되어 있다. 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극은, 게이트 절연막(603) 상에 형성된 다결정 실리콘층(604), 다결정 실리콘층(604) 상에 형성된 게이트간 절연막(605), 게이트간 절연막(605) 상에 형성된 다결정 실리콘층(606), 및 다결정 실리콘층(606) 상에 형성된 실리사이드층(607)을 갖고 있다. 게이트간 절연막(605)은, 예를 들면 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막의 적층 구조인 ON막, NO막, 또는 ONO막으로 형성된다. 메모리 셀 트랜지스터 MT에서는, 다결정 실리콘층(604)은 워드선 방향에서 인접하는 소자 영역 AA 사이에서 상호 분리되어 있고, 플로팅 게이트(FG)로서 기능한다. 또한, 다결정 실리콘층(606) 및 실리사이드층(607)은 컨트롤 게이트(워드선 WL)로서 기능한다. 그리고, 다결정 실리콘층(606)은 워드선 방향에서 인접하는 소자 영역 AA 사이에서 공통 접속되어 있 다. 선택 트랜지스터 ST1, ST2에서는, 도시하지 않은 션트 영역에서 게이트간 절연막(605)의 일부가 제거되어 있고, 다결정 실리콘층(604, 606)은 전기적으로 접속되어 있다. 그리고, 다결정 실리콘층(604, 606) 및 실리사이드층(607)이, 셀렉트 게이트선 SGD, SGS로서 기능한다. 선택 트랜지스터 ST1, ST2에서는, 다결정 실리콘층(604) 및 다결정 실리콘층(606)은, 워드선 방향에서 인접하는 소자 영역 AA 사이에서 분리되어 있지 않고, 공통 접속되어 있다.
그리고, 인접하는 게이트 전극간에 위치하는 반도체 기판(600) 표면 내에는 소스·드레인 영역으로서 기능하는 불순물 확산층(608)이 형성되어 있다. 불순물 확산층(608)은 인접하는 트랜지스터끼리 공용되어 있다. 즉, 인접하는 2개의 선택 트랜지스터 ST1 사이의 불순물 확산층(608)은 2개의 선택 트랜지스터 ST1의 드레인 영역으로서 기능한다. 또한, 인접하는 2개의 선택 트랜지스터 ST2 사이의 불순물 확산층(608)은 2개의 선택 트랜지스터 ST2의 소스 영역으로서 기능한다. 또한, 인접하는 2개의 메모리 셀 트랜지스터 MT 사이의 불순물 확산층(608)은 2개의 메모리 셀 트랜지스터 MT의 소스·드레인 영역으로서 기능한다. 또한, 인접하는 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST1 사이의 불순물 확산층(608)은 메모리 셀 트랜지스터 MT의 드레인 영역 및 선택 트랜지스터 ST1의 소스 영역으로서 기능한다. 한편, 인접하는 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST2 사이의 불순물 확산층(608)은 메모리 셀 트랜지스터 MT의 소스 영역 및 선택 트랜지스터 ST2의 드레인 영역으로서 기능한다. 그리고, 선택 트랜지스터 ST1의 드레인 영역(608) 표면 내, 및 선택 트랜지스터 ST2의 소스 영역(35) 표면 내에는, 실리사이드층 (609)이 형성되어 있다. 또한, 메모리 셀 트랜지스터 MT의 소스·드레인 영역(608), 선택 트랜지스터 ST1의 소스 영역(608), 및 선택 트랜지스터 ST2의 드레인 영역(608) 내에는, 실리사이드층은 형성되지 않는다. 또한, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극(적층 게이트)의 측면에는, 측벽 절연막(610)이 형성되어 있다. 측벽 절연막(610)은 적층 게이트의 소스 영역에 면하는 측 및 드레인 영역에 면하는 측의 양쪽에 형성되어 있다. 그리고, 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST1, ST2의 적층 게이트 사이의 영역은 측벽 절연막(610)에 의해서 매립되어 있다. 따라서, 메모리 셀 트랜지스터 MT의 소스·드레인 영역, 선택 트랜지스터 ST1의 소스 영역, 및 선택 트랜지스터 ST2의 드레인 영역의 상면은 측벽 절연막(610)에 의해서 피복되어 있다.
그리고, 반도체 기판(600) 상에는, 상기 메모리 셀 트랜지스터 MT, 및 선택 트랜지스터 ST1, ST2를 피복하도록 하여, 층간 절연막(611)이 형성되어 있다. 층간 절연막(611) 중에는, 선택 트랜지스터 ST2의 소스 영역(608) 내에 형성된 실리사이드층(609)에 도달하는 컨택트 플러그 CP1이 형성되어 있다. 그리고, 층간 절연막(611) 상에는 컨택트 플러그 CP1에 접속되는 금속 배선층(612)이 형성되어 있다. 금속 배선층(612)은 소스선 SL로서 기능한다. 또한, 층간 절연막(611) 중에는, 선택 트랜지스터 ST1의 드레인 영역(608) 내에 형성된 실리사이드층(609)에 도달하는 컨택트 플러그 CP3가 형성되어 있다. 그리고, 층간 절연막(611) 상에는, 컨택트 플러그 CP3에 접속되는 금속 배선층(613)이 형성되어 있다.
층간 절연막(611) 상에는 금속 배선층(612, 613)을 피복하도록 하여, 층간 절연막(614)이 형성되어 있다. 그리고, 층간 절연막(614) 중에는 금속 배선층(613)에 도달하는 컨택트 플러그 CP4가 형성되어 있다. 그리고, 층간 절연막(614) 상에는 복수의 컨택트 플러그 CP4에 공통으로 접속된 금속 배선층(615)이 형성되어 있다. 금속 배선층(615)은 비트선 BL로서 기능한다. 상기 컨택트 플러그 CP3, CP4, 및 금속 배선층(613)이, 도 3에서의 컨택트 플러그 CP2에 상당한다.
층간 절연막(614) 상에는 금속 배선층(615)을 피복하도록 하여, 층간 절연막(616)이 형성되어 있다. 그리고, 층간 절연막(616) 상에는 금속 배선층(617)이 형성되어 있다. 금속 배선층(617)은, 도시하지 않은 영역에서, 선택 트랜지스터 ST1, ST2의 실리사이드층(607)에 접속되어 있고, 선택 게이트선 SGD, SGS의 션트 배선으로서 기능한다. 그리고, 층간 절연막(616) 상에는 금속 배선층(617)을 피복하도록 하여, 층간 절연막(618)이 형성되어 있다.
<3Tr-NAND형 플래시 메모리>
다음으로, 3Tr-NAND형 플래시 메모리(200)의 구성에 대하여, 도 5를 이용하여 설명한다. 도 5는 3Tr-NAND형 플래시 메모리(200)의 블록도이다.
도시하는 바와 같이, 3Tr-NAND형 플래시 메모리(200)는, 메모리 셀 어레이(210), 컬럼 디코더(220), 로우 디코더(230), 센스 앰프(240), 기입 회로(250), 및 소스선 드라이버(260)를 구비하고 있다.
메모리 셀 어레이(210)는 매트릭스 형상으로 배치된 복수 개((m+1)×(n+1)개, 단, m, n은 자연수)의 메모리 셀 MC를 갖고 있다. 메모리 셀 MC 각각은, 상호 전류 경로가 직렬 접속된 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST1, ST2를 갖고 있다. 그리고, 메모리 셀 트랜지스터 MT의 전류 경로는, 선택 트랜지스터 ST1, ST2의 전류 경로 사이에 접속되어 있다. 즉, NAND형 플래시 메모리(100)에 포함되는 NAND 셀에서, 메모리 셀 트랜지스터 MT를 1개로 한 것과 같다. 메모리 셀 트랜지스터 MT는, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트 상에 게이트간 절연막을 개재하여 형성된 컨트롤 게이트를 갖는 적층 게이트 구조를 구비하고 있다. 그리고, 선택 트랜지스터 ST1의 소스 영역이 메모리 셀 트랜지스터 MT의 드레인 영역에 접속되고, 메모리 셀 트랜지스터 MT의 소스 영역이, 선택 트랜지스터 ST2의 드레인 영역에 접속되어 있다. 또한, 열 방향에서 인접하는 메모리 셀 MC끼리는, 선택 트랜지스터 ST1의 드레인 영역, 또는 선택 트랜지스터 ST2의 소스 영역을 공유하고 있다.
동일 행에 있는 메모리 셀 MC의 메모리 셀 트랜지스터 MT의 제어 게이트는 워드선 WL0∼WLm 중 어느 하나에 공통 접속되고, 동일 행에 있는 메모리 셀의 선택 트랜지스터 ST1의 게이트는 셀렉트 게이트선 SGD0∼SGDm 중 어느 하나에 접속되고, 선택 트랜지스터 ST2의 게이트는, 셀렉트 게이트선 SGS0∼SGSm 중 어느 하나에 접속되어 있다. 또한, 동일 열에 있는 메모리 셀 MC의 선택 트랜지스터 ST1의 드레인 영역은 비트선 BL0∼BLn 중 어느 하나에 공통 접속되어 있다. 그리고, 메모리 셀 MC의 선택 트랜지스터 ST2의 소스 영역은 소스선 SL에 공통 접속되고, 소스선 드라이버(260)에 접속되어 있다.
컬럼 디코더(220)는 컬럼 어드레스 신호를 디코드하여, 컬럼 어드레스 디코드 신호를 얻는다. 그리고, 컬럼 어드레스 디코드 신호에 기초하여, 비트선 BL0∼ BLn 중 어느 하나를 선택한다.
로우 디코더(230)는 로우 어드레스 신호를 디코드하여, 로우 어드레스 디코드 신호를 얻는다. 그리고, 로우 디코더(230)는 워드선 WL0∼WLm, 및 셀렉트 게이트선 SG0∼SGm 중 어느 하나를 선택한다.
센스 앰프(240)는 로우 디코더(230) 및 컬럼 디코더(220)에 의해서 선택된 메모리 셀 MC로부터 판독한 데이터를 증폭한다.
기입 회로(250)는 기입 데이터를 래치한다.
소스선 드라이버(260)는 소스선 SL에 전압을 공급한다.
도 6은 3Tr-NAND형 플래시 메모리(200)가 구비하는 메모리 셀 어레이(210)의 일부 영역의 평면도이다.
도시하는 바와 같이, 반도체 기판(600) 중에, 제1 방향을 따른 스트라이프 형상의 소자 영역 AA가, 제2 방향을 따라서 복수 형성되어 있다. 그리고, 복수의 소자 영역 AA를 가로지르도록 하여, 제2 방향을 따른 스트라이프 형상의 워드선 WL0∼WLm 및 셀렉트 게이트선 SGD0∼SGDm, SGS0∼SGSm이 형성되어 있다. 즉, 1개의 워드선 WL0∼WLm 중 어느 하나가 셀렉트 게이트선 SGD0∼SGDm 중 어느 하나와 셀렉트 게이트선 SGS0∼SGSm 중 어느 하나의 사이에 삽입되어 있다. 워드선 WL0∼WLm과 소자 영역 AA가 교차하는 영역에는 메모리 셀 트랜지스터 MT가 형성되고, 셀렉트 게이트선 SGD0∼SGDm과 소자 영역 AA가 교차하는 영역에는 선택 트랜지스터 ST1이 형성되고, 셀렉트 게이트선 SGS0∼SGSm과 소자 영역 AA가 교차하는 영역에는 선택 트랜지스터 ST2가 형성되어 있다. 또한, 워드선 WL0∼WLm과 소자 영역 AA가 교차하는 영역에는, 메모리 셀 트랜지스터 MT마다 분리된 플로팅 게이트(도시 생략)가 형성되어 있다. 선택 트랜지스터 ST1, ST2도, 메모리 셀 트랜지스터 MT와 마찬가지로, 제어 게이트 및 플로팅 게이트를 갖고 있다. 그러나, 메모리 셀 트랜지스터 MT와 달리, 플로팅 게이트는, 제2 방향을 따라서 인접하는 선택 트랜지스터 ST끼리 공통 접속되어 있다. 그리고, 도시하지 않은 션트 영역에서, 선택 트랜지스터 ST의 플로팅 게이트와 제어 게이트가 접속되어 있다.
선택 트랜지스터 ST2의 소스 영역 상에는 각각 제2 방향을 따른 스트라이프 형상의 소스선 SL이 형성되어 있다. 소스선 SL은 컨택트 플러그 CP5를 통하여 선택 트랜지스터 ST2의 소스 영역과 접속되어 있다. 또한, 각 소스선 SL은 도시하지 않은 영역에서 공통 접속되고, 또한 소스선 드라이버(260)에 접속되어 있다.
소자 영역 AA 상에는 제1 방향을 따른 스트라이프 형상의 비트선 BL0∼BLn이 형성되어 있다. 비트선 BL0∼BLn은 컨택트 플러그 CP6를 통하여 선택 트랜지스터 ST1의 드레인 영역과 접속되어 있다.
도 7은 도 6에서의 Y2-Y2'선 방향을 따른 단면도이다.
도시하는 바와 같이, p형 반도체(실리콘) 기판(600)의 소자 영역 AA의 표면 영역 내에 n형 웰 영역(601)이 형성되어 있다. 또한, n형 웰 영역(601)의 표면 영역 내에는 p형 웰 영역(602)이 형성되어 있다. 그리고, p형 웰 영역(602) 상에는, 게이트 절연막(603)이 형성되고, 게이트 절연막(603) 상에, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극이 형성되어 있다. 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 게이트 전극은, 게이트 절연막(603) 상 에 형성된 다결정 실리콘층(604), 다결정 실리콘층(604) 상에 형성된 게이트간 절연막(605), 게이트간 절연막(605) 상에 형성된 다결정 실리콘층(606), 및 다결정 실리콘층(606) 상에 형성된 실리사이드층(607)을 갖고 있다. 게이트간 절연막(605)은 예를 들면 ON막, NO막 또는 ONO막으로 형성된다. 메모리 셀 트랜지스터 MT에서는, 다결정 실리콘층(604)은 워드선 방향에서 인접하는 소자 영역 AA 사이에서 상호 분리되어 있고, 플로팅 게이트(FG)로서 기능한다. 또한, 다결정 실리콘층(606) 및 실리사이드층(607)은 컨트롤 게이트(워드선 WL)로서 기능한다. 그리고, 다결정 실리콘층(606)은, 워드선 방향에서 인접하는 소자 영역 AA 사이에서 공통 접속되어 있다. 선택 트랜지스터 ST1, ST2에서는, 도시하지 않은 션트 영역에서, 게이트간 절연막(605)의 일부가 제거되어 있고, 다결정 실리콘층(604, 606)은 전기적으로 접속되어 있다. 그리고, 다결정 실리콘층(604, 606) 및 실리사이드층(607)이 셀렉트 게이트선 SGS, SGD로서 기능한다. 선택 트랜지스터 ST1, ST2에서는, 다결정 실리콘층(604) 및 다결정 실리콘층(606)은, 워드선 방향에서 인접하는 소자 영역 AA 사이에서 분리되어 있지 않고, 공통 접속되어 있다. 즉, 메모리 셀 트랜지스터 MT와 같이, 플로팅 게이트가 셀마다 분리되어 있는 것은 아니라 모두 연결되어 있다.
그리고, 인접하는 게이트 전극간에 위치하는 반도체 기판(600) 표면 내에는, 소스·드레인 영역으로서 기능하는 불순물 확산층(608)이 형성되어 있다. 불순물 확산층(608)은 인접하는 트랜지스터끼리 공용되어 있다. 즉, 인접하는 2개의 선택 트랜지스터 ST1 사이의 불순물 확산층(608)은 2개의 선택 트랜지스터 ST1의 드레인 영역으로서 기능한다. 또한, 인접하는 2개의 선택 트랜지스터 ST2 사이의 불순물 확산층(608)은 2개의 선택 트랜지스터 ST2의 소스 영역으로서 기능한다. 또한, 인접하는 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST1 사이의 불순물 확산층(608)은 메모리 셀 트랜지스터 MT의 드레인 영역 및 선택 트랜지스터 ST1의 소스 영역으로서 기능한다. 또한, 인접하는 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST2 사이의 불순물 확산층(608)은 메모리 셀 트랜지스터 MT의 소스 영역 및 선택 트랜지스터 ST2의 드레인 영역으로서 기능한다. 그리고, 선택 트랜지스터 ST1의 드레인 영역 및 선택 트랜지스터 ST2의 소스 영역(35)의 표면 내에는 실리사이드층(609)이 형성되어 있다. 또한, 메모리 셀 트랜지스터 MT의 소스·드레인 영역(608), 선택 트랜지스터 ST1의 소스 영역(608), 및 선택 트랜지스터 ST2의 드레인 영역(608) 내에는 실리사이드층은 형성되지 않는다. 또한, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터의 게이트 전극(적층 게이트)의 측면에는 측벽 절연막(610)이 형성되어 있다. 측벽 절연막(610)은 적층 게이트의 소스 영역(608)에 면하는 측 및 드레인 영역(608)에 면하는 측의 양쪽에 형성되어 있다. 그리고, 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST의 적층 게이트 사이의 영역은 측벽 절연막(610)에 의해서 매립되어 있다. 따라서, 메모리 셀 트랜지스터 MT의 소스·드레인 영역, 선택 트랜지스터 ST1의 소스 영역, 및 선택 트랜지스터 ST2의 드레인 영역의 상면은 측벽 절연막(610)에 의해서 피복되어 있다.
그리고, 반도체 기판(600) 상에는 상기 메모리 셀 트랜지스터 MT, 및 선택 트랜지스터 ST1, ST2를 피복하도록 하여, 층간 절연막(611)이 형성되어 있다. 층 간 절연막(611) 중에는, 선택 트랜지스터 ST2의 소스 영역(608) 내에 형성된 실리사이드층(609)에 도달하는 컨택트 플러그 CP5가 형성되어 있다. 그리고, 층간 절연막 C11 상에는, 컨택트 플러그 CP5에 접속되는 금속 배선층(612)이 형성되어 있다. 금속 배선층(612)은 소스선 SL로서 기능한다. 또한, 층간 절연막(611) 중에는, 선택 트랜지스터 ST1의 드레인 영역(608) 내에 형성된 실리사이드층(609)에 도달하는 컨택트 플러그 CP7이 형성되어 있다. 그리고, 층간 절연막(611) 상에는 컨택트 플러그 CP7에 접속되는 금속 배선층(613)이 형성되어 있다.
층간 절연막(611) 상에는 금속 배선층(612, 613)을 피복하도록 하여, 층간 절연막(614)이 형성되어 있다. 그리고, 층간 절연막(614) 중에는, 금속 배선층(613)에 도달하는 컨택트 플러그 CP8이 형성되어 있다. 그리고, 층간 절연막(614) 상에는, 복수의 컨택트 플러그 CP8에 공통으로 접속된 금속 배선층(615)이 형성되어 있다. 금속 배선층(615)은 비트선 BL로서 기능한다. 상기 컨택트 플러그 CP7, CP8, 및 금속 배선층(613)이, 도 6에서의 컨택트 플러그 CP6에 상당한다.
층간 절연막(614) 상에는 금속 배선층(615)을 피복하도록 하여, 층간 절연막(616)이 형성되어 있다. 그리고, 층간 절연막(616) 상에는 금속 배선층(617)이 형성되어 있다. 금속 배선층(617)은, 도시하지 않은 영역에서, 선택 트랜지스터 ST1, ST2의 실리사이드층(607)에 접속되어 있고, 선택 게이트선 SGD, SGS의 션트 배선으로서 기능한다. 그리고, 층간 절연막(616) 상에는 금속 배선층(617)을 피복하도록 하여, 층간 절연막(618)이 형성되어 있다.
<2Tr 플래시 메모리>
다음으로, 2Tr 플래시 메모리(300)의 구성에 대하여, 도 8을 이용하여 설명한다. 도 8은 2Tr 플래시 메모리(300)의 블록도이다.
도시하는 바와 같이, 2Tr 플래시 메모리(300)는, 메모리 셀 어레이(310), 컬럼 디코더(320), 로우 디코더(330), 센스 앰프(340), 기입 회로(350), 및 소스선 드라이버(370)를 구비하고 있다.
메모리 셀 어레이(310)는 매트릭스 형상으로 배치된 복수 개((m+1)×(n+1)개, 단, m, n은 자연수)의 메모리 셀 MC를 갖고 있다. 메모리 셀 MC 각각은, 상호 전류 경로가 직렬 접속된 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST를 갖고 있다. 메모리 셀 트랜지스터 MT는, 반도체 기판 상에 게이트 절연막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트 상에 게이트간 절연막을 개재하여 형성된 컨트롤 게이트를 갖는 적층 게이트 구조를 구비하고 있다. 그리고, 메모리 셀 트랜지스터 MT의 소스 영역이 선택 트랜지스터 ST의 드레인 영역에 접속되어 있다. 또한, 열 방향에서 인접하는 메모리 셀 MC끼리는 선택 트랜지스터 ST의 소스 영역 또는 메모리 셀 트랜지스터 MT의 드레인 영역을 공유하고 있다.
동일 행에 있는 메모리 셀 MC의 메모리 셀 트랜지스터 MT의 제어 게이트는 워드선 WL0∼WLm 중 어느 하나에 공통 접속되고, 동일 행에 있는 메모리 셀의 선택 트랜지스터 ST의 게이트는 셀렉트 게이트선 SG0∼SGm 중 어느 하나에 접속되어 있다. 또한, 동일 열에 있는 메모리 셀 MC의 메모리 셀 트랜지스터 MT의 드레인은 비트선 BL0∼BLn 중 어느 하나에 공통 접속되어 있다. 그리고, 메모리 셀 MC의 선택 트랜지스터 ST의 소스는 소스선 SL에 공통 접속되고, 소스선 드라이버(360)에 접속되어 있다.
컬럼 디코더(320)는 컬럼 어드레스 신호를 디코드하여, 컬럼 어드레스 디코드 신호를 얻는다. 그리고, 컬럼 어드레스 디코드 신호에 기초하여, 비트선 BL0∼BLn 중 어느 하나를 선택한다.
로우 디코더(330)는 로우 어드레스 신호를 디코드하여, 로우 어드레스 디코드 신호를 얻는다. 그리고, 로우 디코더(330)는 워드선 WL0∼WLm, 및 셀렉트 게이트선 SG0∼SGm 중 어느 하나를 선택한다.
센스 앰프(340)는 로우 디코더(330) 및 컬럼 디코더(320)에 의해서 선택된 메모리 셀 MC로부터 판독한 데이터를 증폭한다.
기입 회로(350)는 기입 데이터를 래치한다.
소스선 드라이버(360)는 소스선 SL에 전압을 공급한다.
도 9는 2Tr 플래시 메모리(300)가 구비하는 메모리 셀 어레이(310)의 일부 영역의 평면도이다.
도시하는 바와 같이, 반도체 기판(600) 중에, 제1 방향을 따른 스트라이프 형상의 소자 영역 AA가 제2 방향을 따라서 복수 형성되어 있다. 그리고, 복수의 소자 영역 AA를 가로지르도록 하여, 제2 방향을 따른 스트라이프 형상의 워드선 WL0∼WLm 및 셀렉트 게이트선 SG0∼SGm이 형성되어 있다. 그리고, 워드선 WL0∼WLm과 소자 영역 AA가 교차하는 영역에는 메모리 셀 트랜지스터 MT가 형성되고, 셀렉트 게이트선 SG0∼SGm과 소자 영역 AA가 교차하는 영역에는 선택 트랜지스터 ST가 형성되어 있다. 또한, 워드선 WL0∼WLm과 소자 영역 AA가 교차하는 영역에는, 메모리 셀 트랜지스터 MT마다 분리된 플로팅 게이트(도시 생략)가 형성되어 있다. 선택 트랜지스터 ST는, 메모리 셀 트랜지스터 MT와 마찬가지로, 제어 게이트 및 플로팅 게이트를 갖고 있다. 그러나, 메모리 셀 트랜지스터 MT와 달리, 플로팅 게이트는, 제2 방향을 따라서 인접하는 선택 트랜지스터 ST끼리 공통 접속되어 있다. 그리고, 도시하지 않은 션트 영역에서, 선택 트랜지스터 ST의 플로팅 게이트는 제어 게이트와 접속되어 있다.
인접하는 셀렉트 게이트선 SG 사이(SG0∼SG1 사이, SG2∼SG3 사이, …)에는 각각 제2 방향을 따른 스트라이프 형상의 소스선 SL이 형성되어 있다. 소스선 SL은 컨택트 플러그 CP9을 통하여 선택 트랜지스터 ST의 소스 영역과 접속되어 있다. 또한, 각 소스선 SL은 도시하지 않은 영역에서 공통 접속되고, 또한 소스선 드라이버(360)에 접속되어 있다.
소자 영역 AA 상에는 제1 방향을 따른 스트라이프 형상의 비트선 BL0∼BLn이 형성되어 있다. 비트선 BL0∼BLn은 컨택트 플러그 CP10을 통하여 메모리 셀 트랜지스터 MT의 드레인 영역과 접속되어 있다.
도 10은 도 9에서의 Y3-Y3'선 방향을 따른 단면도이다.
도시하는 바와 같이, p형 반도체(실리콘) 기판(600)의 소자 영역 AA의 표면 영역 내에 n형 웰 영역(601)이 형성되어 있다. 또한, n형 웰 영역(601)의 표면 영역 내에는 p형 웰 영역(602)이 형성되어 있다. 그리고, p형 웰 영역(602) 상에는 게이트 절연막(603)이 형성되고, 게이트 절연막(603) 상에 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 전극이 형성되어 있다. 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 전극은, 게이트 절연막(603) 상에 형성된 다결정 실리콘층(604), 다결정 실리콘층(604) 상에 형성된 게이트간 절연막(605), 게이트간 절연막(605) 상에 형성된 다결정 실리콘층(606), 및 다결정 실리콘층(606) 상에 형성된 실리사이드층(607)을 갖고 있다. 게이트간 절연막(605)은 예를 들면 ONT막, NO막, 또는 ONO막으로 형성된다. 메모리 셀 트랜지스터 MT에서는, 다결정 실리콘층(604)은 워드선 방향에서 인접하는 소자 영역 AA 사이에서 서로 분리되어 있고, 플로팅 게이트(FG)로서 기능한다. 또한, 다결정 실리콘층(606) 및 실리사이드층(607)은 컨트롤 게이트(워드선 WL)로서 기능한다. 그리고, 다결정 실리콘층(606)은 워드선 방향에서 인접하는 소자 영역 AA 사이에서 공통 접속되어 있다. 선택 트랜지스터 ST에서는, 도시하지 않은 션트 영역에서 게이트간 절연막(605)의 일부가 제거되어 있고, 다결정 실리콘층(604, 606)은 전기적으로 접속되어 있다. 그리고, 다결정 실리콘층(604, 606) 및 실리사이드층(607)이 셀렉트 게이트선 SG로서 기능한다. 선택 트랜지스터 ST에서는, 다결정 실리콘층(604) 및 다결정 실리콘층(606)은, 워드선 방향에서 인접하는 소자 영역 AA 사이에서 분리되어 있지 않고, 공통 접속되어 있다. 즉, 메모리 셀 트랜지스터 MT와 같이, 플로팅 게이트가 셀마다 분리되어 있는 것은 아니라 모두 연결되어 있다.
메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST를 포함하는 메모리 셀 MC는 다음과 같은 관계를 갖고 형성되어 있다. 즉, 인접하는 메모리 셀 MC, MC는 상호 선택 트랜지스터 ST끼리 또는 메모리 셀 트랜지스터 MT끼리가 인접하고 있다. 그리고, 인접한 것끼리는 불순물 확산층(608)을 공유하고 있다. 따라서, 인접하는 2 개의 메모리 셀 MC, MC는, 선택 트랜지스터 ST끼리 인접하는 경우에는 2개의 선택 트랜지스터 ST, ST가 공유하는 불순물 확산층(608)을 중심으로 하여 대칭으로 배치되어 있다. 반대로, 메모리 셀 트랜지스터 MT끼리 인접하는 경우에는 2개의 메모리 셀 트랜지스터 MT, MT가 공유하는 불순물 확산층(608)을 중심으로 하여 대칭으로 배치되어 있다.
그리고, 인접하는 게이트 전극간에 위치하는 반도체 기판(600) 표면 내에는 소스·드레인 영역으로서 기능하는 불순물 확산층(608)이 형성되어 있다. 불순물 확산층(608)은 인접하는 트랜지스터끼리 공용되어 있다. 즉, 인접하는 2개의 선택 트랜지스터 ST 사이의 불순물 확산층(608)은 2개의 선택 트랜지스터 ST의 소스 영역으로서 기능한다. 또한, 인접하는 2개의 메모리 셀 트랜지스터 MT 사이의 불순물 확산층(608)은 2개의 메모리 셀 트랜지스터 MT의 드레인 영역으로서 기능한다. 또한, 인접하는 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST 사이의 불순물 확산층(608)은 메모리 셀 트랜지스터 MT의 소스 영역 및 선택 트랜지스터의 드레인 영역으로서 기능한다. 그리고, 메모리 셀 트랜지스터 MT의 드레인 영역(608) 표면 내 및 선택 트랜지스터 ST의 소스 영역(608) 표면 내에는 실리사이드층(609)이 형성되어 있다. 또한, 메모리 셀 트랜지스터 MT의 소스 영역(608) 및 선택 트랜지스터 ST의 드레인 영역(608) 내에는 실리사이드층은 형성되지 않는다. 또한, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 전극(적층 게이트)의 측면에는 측벽 절연막(610)이 형성되어 있다. 측벽 절연막(610)은 적층 게이트의 소스 영역(608)에 면하는 측 및 드레인 영역(608)에 면하는 측의 양쪽에 형성되어 있다. 그 리고, 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST의 적층 게이트 사이의 영역은 측벽 절연막(610)에 의해서 매립되어 있다. 따라서, 메모리 셀 트랜지스터 MT의 소스 영역 및 선택 트랜지스터 ST의 드레인 영역의 상면은 측벽 절연막(610)에 의해서 피복되어 있다.
그리고, 반도체 기판(600) 상에는 상기 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST를 피복하도록 하여, 층간 절연막(611)이 형성되어 있다. 층간 절연막(611) 중에는, 2개의 선택 트랜지스터 ST, ST가 공유하는 불순물 확산층(소스 영역)(608) 내에 형성된 실리사이드층(609)에 도달하는 컨택트 플러그 CP9이 형성되어 있다. 그리고, 층간 절연막(611) 상에는 컨택트 플러그 CP9에 접속되는 금속 배선층(612)이 형성되어 있다. 금속 배선층(612)은 소스선 SL로서 기능한다. 또한, 층간 절연막(611) 중에는, 2개의 메모리 셀 트랜지스터 MT, MT가 공유하는 불순물 확산층(드레인 영역)(608) 내에 형성된 실리사이드층(609)에 도달하는 컨택트 플러그 CP11이 형성되어 있다. 그리고, 층간 절연막(611) 상에는 컨택트 플러그 CP11에 접속되는 금속 배선층(613)이 형성되어 있다.
층간 절연막(611) 상에는 금속 배선층(612, 613)을 피복하도록 하여, 층간 절연막(614)이 형성되어 있다. 그리고, 층간 절연막(614) 중에는 금속 배선층(613)에 도달하는 컨택트 플러그 CP12가 형성되어 있다. 그리고, 층간 절연막(614) 상에는 복수의 컨택트 플러그 CP12에 공통으로 접속된 금속 배선층(615)이 형성되어 있다. 금속 배선층(615)은 비트선 BL로서 기능한다. 상기 컨택트 플러그 CP11, CP12, 및 금속 배선층(613)이 도 9에서의 컨택트 플러그 CP10에 상당한 다.
층간 절연막(614) 상에는 금속 배선층(615)을 피복하도록 하여, 층간 절연막(616)이 형성되어 있다. 그리고, 층간 절연막(616) 상에는 금속 배선층(617)이 형성되어 있다. 금속 배선층(617)은, 도시하지 않은 영역에서, 선택 트랜지스터 ST의 실리사이드층(607)에 접속되어 있고, 선택 게이트선 SG의 션트 배선으로서 기능한다. 그리고, 층간 절연막(616) 상에는 금속 배선층(617)을 피복하도록 하여, 층간 절연막(618)이 형성되어 있다.
다음으로, 상기 구성의 NAND형 플래시 메모리(100), 3Tr-NAND형 플래시 메모리(200), 및 2Tr 플래시 메모리(300)의 디멘젼에 대하여 설명한다. 도 11은 NAND 셀의 평면도, 도 12는 3Tr-NAND형 플래시 메모리(200)가 구비하는 메모리 셀의 평면도, 도 13은 2Tr 플래시 메모리가 구비하는 메모리 셀의 평면도이다.
우선, 도 11에 도시하는 바와 같이, NAND 셀 1개당의 컬럼 방향을 따른 폭은, 예를 들면 260㎚이고, 소자 영역 AA의 폭(NAND 셀에 포함되는 각 MOS 트랜지스터의 채널 폭)은 약 130㎚이다. 또한, 셀렉트 게이트선 SGS0∼SGSm, SGD0∼SGDm의 게이트 길이는 예를 들면 225㎚, 워드선 WL0∼WLm의 게이트 길이는 125㎚, 인접하는 워드선 간격도 125㎚이다.
다음으로, 도 12에 도시하는 바와 같이, 3Tr-NAND형 플래시 메모리(200)가 구비하는 메모리 셀 MC 1개당의 컬럼 방향을 따른 폭은, 예를 들면 260㎚이고, 소자 영역 AA의 폭(메모리 셀에 포함되는 각 MOS 트랜지스터의 채널 폭)은 약 130㎚이다. 또한, 워드선 WL0∼WLm, 셀렉트 게이트선 SGS0∼SGSm, SGD0∼SGDm의 게이트 길이는, 예를 들면 250㎚이고, 워드선 WL과 셀렉트 게이트선 SGS, SGD의 간격도 250㎚이다.
다음으로, 도 13에 도시하는 바와 같이, 2Tr 플래시 메모리(300)가 구비하는 메모리 셀 MC 1개당의 컬럼 방향을 따른 폭은, 예를 들면 260㎚이고, 소자 영역 AA의 폭(메모리 셀에 포함되는 각 MOS 트랜지스터의 채널 폭)은 약 150㎚이다. 또한, 셀렉트 게이트선 SG0∼SGm의 게이트 길이는, 예를 들면 250㎚이고, 워드선 WL0∼WLm의 게이트 길이 및 워드선 WL과 셀렉트 게이트선 SG의 간격은 250㎚이다.
즉, 3개의 플래시 메모리(100, 200, 300)에 각각 포함되는 셀의 컬럼 방향의 폭은 동일하다. 그러나, 2Tr 플래시 메모리(300)에 포함되는 메모리 셀의 채널 폭은, 그 밖의 플래시 메모리(100, 200)에 포함되는 메모리 셀의 채널 폭보다 크게 되도록 형성되어 있다. 또한, 3Tr-NAND형 플래시 메모리(200), 2Tr 플래시 메모리(300)의 워드선 폭은 NAND형 플래시 메모리(100)의 워드선 폭보다 크게 되어 있다.
도 14는 NAND 셀, 3Tr-NAND형 플래시 메모리(200)가 구비하는 메모리 셀, 및 2Tr 플래시 메모리가 구비하는 메모리 셀의 단면도이다.
도시하는 바와 같이, 각각의 플래시 메모리(100, 200, 300)의 게이트 절연막(603)의 막 두께 dox1, dox2, dox3는 서로 동일하고, 예를 들면 8㎚의 막 두께로 형성되어 있다. 또한, 다결정 실리콘막(604)의 막 두께 dFG1, dFG2, dFG3의 막 두께도 서로 동일하고, 예를 들면 60㎚의 막 두께로 형성되어 있다. 또한, 게이트간 절연막(605)의 막 두께 dint-ox1, dint-ox2, dint-ox3의 막 두께도 서로 동일하고, 예를 들면 15.5㎚의 막 두께로 형성되어 있다. 또한, 다결정 실리콘막(606) 및 실 리사이드막(607)의 막 두께 dCG1, dCG2, dCG3의 막 두께도 서로 동일하고, 예를 들면 200㎚의 막 두께로 형성되어 있다.
다음으로, 상기 NAND형 플래시 메모리(100), 3Tr-NAND형 플래시 메모리, 및 2Tr 플래시 메모리의 동작에 대하여, 이하 설명한다.
<NAND형 플래시 메모리의 동작>
우선, NAND형 플래시 메모리(100)의 동작에 대하여, 이하 설명한다. 또, 이하에서는, 플로팅 게이트에 전자가 주입되어 있지 않고, 임계치 전압이 부인 상태를 "1" 데이터가 기입되어 있는 상태, 플로팅 게이트에 전자가 주입되고, 임계치 전압이 정인 상태를 "0" 데이터가 기입되어 있는 상태라고 정의한다.
<<기입 동작>>
기입 동작에 대하여, 도 2 및 도 15를 이용하여 설명한다. 도 15는 NAND형 플래시 메모리(100)의 메모리 셀 어레이(110)의 회로도로서, 간단히 하기 위해서, NAND 셀 수가 (2×4)개인 경우에 대하여 도시하고 있다. 데이터의 기입은 어느 하나의 워드선에 접속된 모든 메모리 셀 트랜지스터에 대하여 일괄하여 행해진다. 그리고, 메모리 셀 트랜지스터 MT의 플로팅 게이트에 전자를 주입할지의 여부로, "0" 데이터, "1" 데이터를 구별하여 기입한다. 전자의 플로팅 게이트에의 주입은, Fowler-Nordheim(FN) tunneling에 의해서 행해진다. 또한, 도 15에서는 워드선 WL6에 접속된 메모리 셀 트랜지스터 MT에 데이터를 기입하는 것으로 하고, 그 중, 비트선 BL1에 접속된 메모리 셀 트랜지스터 MT에 "0" 데이터를 기입하고, 비트선 BL0, BL2, BL3에 접속된 메모리 셀 트랜지스터 MT에 "1" 데이터를 기입하는 것으로 한다.
우선, 도 2에서, 도시하지 않은 I/O 단자로부터 기입 데이터("1", "0")가 입력된다. 그리고, 기입 회로(150)가, 해당 기입 데이터를 비트선마다 래치한다. 그리고, "1" 데이터가 입력된 경우, 기입 회로(150)는, 비트선에 Vcc1(예를 들면 3.3V)을 공급하고, 반대로 "0" 데이터가 입력되면, 비트선에 0V를 공급한다. 즉, 도 15에 도시하는 바와 같이, 기입 회로(150)는 비트선 BL0, BL2, BL3에 Vcc1을 인가하고, 비트선 BL1에 0V를 인가한다.
그리고, 로우 디코더(130)가, 데이터를 기입할 메모리 셀 트랜지스터가 포함되는 블록을 선택한다. 또한, "블록"이란, 셀렉트 게이트선 SGD, SGS 공통으로 하는 복수의 NAND 셀의 집합으로 정의한다. 그리고, 로우 디코더(130)는, 선택 블록에 접속되는 셀렉트 게이트선 SGD를 선택하고, 선택 셀렉트 게이트선 SGD에 Vcc1을 인가하고, 비선택 블록에 접속되는 셀렉트 게이트선 SGD, 및 모든 셀렉트 게이트선 SGS는 모두 비선택으로 하고, 비선택 셀렉트 게이트선 SGD, SGS에 0V를 인가한다. 즉, 도 15에 도시하는 바와 같이, 워드선 WL0∼WL7에 접속되는 블록이 선택되어, 선택 셀렉트 게이트선 SGD0에 Vcc1이 인가되고, 비선택 셀렉트 게이트선 SGS0, SGD1, SGS1에 0V가 인가된다.
그 결과, 선택 셀렉트 게이트선 SGD에 접속되는 선택 트랜지스터 ST1 중에, Vcc1이 인가되어 있는 비트선 BL에 접속되어 있는 선택 트랜지스터 ST1은 컷오프 상태로 된다. 한편, 0V가 인가되어 있는 비트선 BL에 접속되어 있는 선택 트랜지스터 ST1은 온 상태로 된다.
또한, 로우 디코더(130)는, 선택 블록 내에서, 어느 하나의 워드선 WL을 선택하고, 선택 워드선 WL에 Vpp1(예를 들면 18V)을 인가하고, 그 밖의 비선택 워드선 WL에 Vpass(예를 들면 10V)를 인가한다. 또한, 비선택 블록 내의 모든 워드선 WL에 0V를 인가한다. 이에 의해, 선택 블록 내에 포함되는 모든 메모리 셀 트랜지스터 MT에 채널 영역이 형성된다. 그렇게 하면, 선택 셀렉트 게이트선 SGD 및 Vcc1이 인가되어 있는 비트선에 접속되어 있는 선택 트랜지스터 ST1은 컷오프 상태에 있기 때문에, 해당 선택 트랜지스터 ST1을 포함하는 NAND 셀 내의 메모리 셀 트랜지스터 MT의 채널 전위는 플로팅으로 된다. 그리고, 워드선 WL과의 커플링에 의해, 기입 금지 전압까지 상승한다. 한편, 선택 셀렉트 게이트선 SGD 및 0V가 인가되어 있는 비트선에 접속되어 있는 선택 트랜지스터 ST2는 온 상태에 있기 때문에, 해당 선택 트랜지스터 ST1을 포함하는 NAND 셀 내의 메모리 셀 트랜지스터 MT의 채널 전위는 0V로 된다.
즉, 도 15에 도시하는 바와 같이, 로우 디코더(130)는 워드선 WL6를 선택하고, 선택 워드선 WL6에 Vpp1을 인가함과 함께, 워드선 WL6를 포함하는 NAND 셀에 접속되는 비선택 워드선 WL0∼WL5, WL7에 Vpass를 인가한다. 따라서, 워드선 WL0∼WL7에 접속되는 메모리 셀 트랜지스터 MT에 채널 영역이 형성된다. 그렇게 하면, 비트선 BL1에는 0V가 인가되어 있기 때문에, 비트선 BL1에 접속되는 선택 트랜지스터 ST1을 포함하는 NAND 셀 내의 메모리 셀 트랜지스터 MT의 채널 전위 Vch는 0V로 된다. 한편, 비트선 BL0, BL2, BL3에는 Vcc1이 인가되어 있기 때문에, 비트선 BL0, BL2, BL3에 접속되는 선택 트랜지스터 ST1을 포함하는 NAND 셀 내의 메모 리 셀 트랜지스터 MT의 채널 전위 Vch는, 워드선 WL0∼WL7과의 커플링에 의해, 기입 금지 전압(8∼10V)으로 상승한다. 또한, 로우 디코더(130)는 그 밖의 비선택 워드선 WL8∼WL15에 0V를 공급한다.
또한, 로우 디코더(130)는 NAND 셀이 형성되어 있는 기판(p형 채널 영역(602))에 0V를 공급한다.
상기의 결과, 컷오프로 된 선택 트랜지스터 ST1을 포함하는 NAND 셀 내의 메모리 셀 트랜지스터 MT에서는, 게이트·채널 사이의 전위차가 충분하지 않기 때문에, 플로팅 게이트에 전자는 주입되지 않는다. 즉, Vcc1이 인가되어 있는 비트선 및 선택 워드선 WL에 접속되어 있는 메모리 셀("1" 데이터를 기입할 메모리 셀)의 임계치는 부의 값을 보유한다. 도 15의 예이면, 비트선 BL0, BL2, BL3와, 워드선 WL0∼WL7에 접속된 메모리 셀 트랜지스터 MT의 플로팅 게이트에는 전자는 주입되지 않는다. 바꾸어 말하면, 비트선 BL0, BL2, BL3와, 선택 워드선 WL6에 접속된 메모리 셀 트랜지스터 MT에는 "1" 데이터가 기입된다.
한편, 선택 셀렉트 게이트선 SGD에 접속되고, 또한 0V가 인가되어 있는 비트선 BL에 접속되어 있는 선택 트랜지스터 ST1을 포함하는 NAND 셀 내에서, 비선택 워드선 WL에 접속되어 있는 메모리 셀 트랜지스터 MT에서는, 게이트·채널 사이의 전위차가 충분하지 않기 때문에, 플로팅 게이트에 전자는 주입되지 않는다. 즉, 데이터는 기입되지 않는다. 한편, 선택 워드선 WL에 접속되어 있는 메모리 셀 트랜지스터 MT에서는, 게이트·채널 사이의 전위차가 18V이므로, FN tunneling에 의해서 플로팅 게이트에 전자가 주입된다. 그 결과, 메모리 셀 트랜지스터 MT의 임 계치는 정으로 변화하는, 즉 "0" 데이터가 기입된다. 도 15의 예이면, 워드선 WL6에 Vpp1이 인가되는 결과, 비트선 BL1과 워드선 WL6에 접속된 메모리 셀 트랜지스터 MT의 채널 전위 Vch와 게이트의 전위차는 18V로 된다. 따라서, 비트선 BL1과 워드선 WL6에 접속된 메모리 셀 트랜지스터 MT의 플로팅 게이트에는 전자가 주입된다. 전자가 주입된 메모리 셀 트랜지스터 MT의 임계치는 정으로 변화하고, "0" 데이터가 기입된 것으로 된다.
이상과 같이 하여, 1 페이지의 메모리 셀 트랜지스터에 일괄하여 데이터가 기입된다.
<<소거 동작>>
다음으로, 소거 동작에 대하여, 도 2 및 도 16을 이용하여 설명한다. 도 16은 NAND형 플래시 메모리(100)의 메모리 셀 어레이(110)의 회로도로서, 간단히 하기 위해서, NAND 셀 수가 (2×4)개인 경우에 대하여 도시하고 있다. 데이터의 소거는 블록 일괄 소거이다. 소거 동작은 FN tunneling에 의해서 플로팅 게이트로부터 전자를 방출함으로써 행해진다. 도 16은 셀렉트 게이트선 SGD0, SGS0에 접속된 블록에 대하여 데이터의 소거를 행하는 경우를 도시하고 있다.
소거에서, 모든 비트선 BL은 플로팅으로 된다. 또한, 로우 디코더(130)는 모든 셀렉트 게이트선 SGD, SGS를 플로팅으로 한다. 그리고, 로우 디코더(130)는 어느 하나의 블록을 선택하고, 선택 블록에 포함되는 모든 워드선 WL에 0V를 공급함과 함께, 비선택 블록에 포함되는 모든 워드선 WL을 플로팅으로 한다. 또한, 로우 디코더(130)는, NAND 셀이 형성되어 있는 반도체 기판(p형 웰 영역(602))에 Vpp1(18V)을 인가한다. 즉, 도 16에 도시하는 바와 같이, 선택 블록에 접속되는 모든 워드선 WL0∼WL7에는 0V가 인가되고, 비선택 블록에 접속되는 모든 워드선 WL8∼WL15은 플로팅으로 된다. 또한, 모든 셀렉트 게이트선 SGD0, SGS0, SGD1, SGS1은 플로팅으로 된다.
그렇게 하면, 선택 블록 내에서는, 모든 메모리 셀 트랜지스터 MT와 반도체 기판 사이의 전위차가 18V로 되고, 플로팅 게이트 내의 전자가 FN tunneling에 의해서 반도체 기판으로 방출된다. 그 결과, 선택 블록 내의 모든 메모리 셀 트랜지스터 MT로부터 데이터가 소거되고, 메모리 셀 트랜지스터 MT의 임계치는 부로 된다. 즉, 도 16에 도시하는 바와 같이, 워드선 WL0∼WL7에 접속된 모든 메모리 셀 트랜지스터 MT의 플로팅 게이트로부터 전자가 반도체 기판으로 방출되어, 데이터가 소거된다.
비선택 블록 내에서는, 반도체 기판과의 커플링에 의해서 워드선 WL의 전위가 18V 정도로 상승한다. 따라서, 플로팅 게이트로부터 전자는 방출되지 않아, 데이터는 소거되지 않는다. 즉, 도 16에 도시하는 바와 같이, 워드선 WL8∼WL15의 전위는 커플링에 의해서 상승한다. 그 결과, 워드선 WL8∼WL15에 접속된 모든 메모리 셀 트랜지스터 MT로부터는, 데이터는 소거되지 않는다.
또한, 셀렉트 게이트선 SGS0, SGD0, SGS1, SGD1도, 커플링에 의해서 18V 정도로 전위가 상승하고, 선택 트랜지스터 ST의 게이트 산화막에 스트레스가 가해지지 않는다.
이상과 같이 하여, 선택 블록으로부터 일괄하여 데이터가 소거된다.
<<판독 동작>>
다음으로, 판독 동작에 대하여 도 2 및 도 17을 이용하여 설명한다. 도 17은 NAND형 플래시 메모리(100)의 메모리 셀 어레이(110)의 회로도로서, 간단히 하기 위해서, NAND 셀 수가 (2×4)개인 경우에 대하여 도시하고 있다. 도 17에서는, 비트선 BL1과 워드선 WL6에 접속된 메모리 셀 트랜지스터 MT로부터 데이터를 판독하는 경우에 대하여 도시하고 있다.
우선, 로우 디코더(130)는 데이터를 판독할 메모리 셀 트랜지스터가 포함되는 블록을 선택한다. 그리고, 로우 디코더(130)는 선택 블록에 접속되는 셀렉트 게이트선 SGD, SGS를 선택하고, 선택 셀렉트 게이트선 SGD, SCS에 예를 들면 4.5V를 인가한다. 또한, 비선택 블록에 접속되는 셀렉트 게이트선 SGD, SGS를 비선택으로 하고, 비선택 셀렉트 게이트선 SGD, SGS에 0V를 인가한다. 이에 의해, 선택 셀렉트 게이트선 SGD, SGS에 접속되는 선택 트랜지스터 ST1, ST2는 온 상태로 된다. 계속해서, 로우 디코더(130)는 선택 블록 내에서 어느 하나의 워드선 WL을 선택한다. 그리고, 선택 워드선 WL에 0V를 인가하고, 선택 블록 내에서의 비선택 워드선에 Vread(예를 들면 4.5V)를 인가한다. 비선택 블록 내에서의 모든 워드선 WL에는 0V가 인가된다. 즉, 도 17에 도시하는 바와 같이, 선택 블록에 접속되는 선택 셀렉트 게이트선 SGD0, SGS0에 4.5V가 인가되고, 그 밖의 비선택 셀렉트 게이트선 SGD1, SGS1에 0V가 인가된다. 이에 의해, 선택 셀렉트 게이트선 SGD0, SGS0에 접속되는 선택 트랜지스터 ST1, ST2가 온 상태로 된다. 또한, 선택 워드선 WL6에는 0V가 인가되고, 선택 블록 내의 비선택 워드선 WL0∼WL5, WL7에는 Vread가 인가 되고, 비선택 블록 내의 모든 워드선 WL8∼WL15에는 0V가 인가된다.
그렇게 하면, 선택 블록 내의 비선택 워드선에 접속된 메모리 셀 트랜지스터 MT는, 기입되어 있는 데이터가 "0"이든 "1"이든, 모두 온 상태로 된다. 한편, 선택 워드선에 접속된 메모리 셀 트랜지스터 MT는, 기입되어 있는 데이터가 "1"이면, 임계치가 부이므로 온 상태, 기입되어 있는 데이터가 "0"이면, 임계치가 정이므로 오프 상태로 된다.
이 상태에서, 선택 비트선 BL에, 예를 들면 2.0V가 인가된다. 그렇게 하면, 선택 워드선 WL 및 선택 비트선 BL에 접속되어 있는 메모리 셀 트랜지스터 MT에 기입되어 있는 데이터가 "1"이면, 비트선으로부터 소스선에 전류가 흐른다. 한편, 기입되어 있는 데이터가 "0"이면, 전류는 흐르지 않는다. 도 17의 예이면, 선택 비트선 BL1에 2.0V가 인가된다. 그렇게 하면, 선택 워드선 WL7과 선택 비트선 BL1에 접속되어 있는 메모리 셀 트랜지스터 MT에 기입되어 있는 데이터가 "1"이면, 비트선 BL1으로부터 소스선 SL에 전류가 흐르고, 기입되어 있는 데이터가 "0"이면, 전류는 흐르지 않는다.
이상과 같이, 비트선으로부터 소스선을 향하여 흐르는 전류에 의해서 변화하는 비트선 전위를, 센스 앰프(140)가 증폭함으로써, 데이터의 판독이 행해진다. 또, 도 17의 예에서는 1개의 비트선으로부터 데이터를 판독하는 경우에 대하여 도시하고 있지만, 물론, 복수의 비트선에 전위를 인가하여 복수의 메모리 셀 트랜지스터로부터 데이터를 동시에 판독하여도 된다.
<3Tr-NAND형 플래시 메모리의 동작>
다음으로, 3Tr-NAND형 플래시 메모리(200)의 동작에 대하여, 이하 설명한다. 3Tr-NAND형 플래시 메모리의 동작은, 기본적으로는 NAND형 플래시 메모리(100)와 거의 동일하다. 이하 상세하게 설명한다.
<<기입 동작>>
우선, 기입 동작에 대하여, 도 5 및 도 18을 이용하여 설명한다. 도 18은 3Tr-NAND형 플래시 메모리(200)의 메모리 셀 어레이(210)의 회로도로서, 간단히 하기 위해서, 메모리 셀 수가 (4×4)개인 경우에 대하여 도시하고 있다. 데이터의 기입은, 어느 하나의 워드선에 접속된 모든 메모리 셀 트랜지스터에 대하여 일괄하여 행해진다. 그리고, 메모리 셀 트랜지스터 MT의 플로팅 게이트에 전자를 주입할지의 여부로, "0" 데이터, "1" 데이터를 구별하여 기입한다. 전자의 플로팅 게이트에의 주입은 FN tunneling에 의해서 행해진다. 또한, 도 18에서, 워드선 WL0에 접속된 메모리 셀 트랜지스터 MT에 데이터를 기입하는 것으로 하고, 그 중, 비트선 BL1에 접속된 메모리 셀 트랜지스터 MT에 "0" 데이터를 기입하고, 비트선 BL0, BL2, BL3에 접속된 메모리 셀 트랜지스터 MT에 "1" 데이터를 기입하는 것으로 한다.
우선, 도 5에서, 도시하지 않은 I/O 단자로부터 기입 데이터("1", "0")가 입력된다. 그리고, 기입 회로(250)가 해당 기입 데이터를 비트선마다 래치한다. 그리고, "1" 데이터가 입력된 경우, 기입 회로(250)는 비트선에 Vcc1(예를 들면 3.3V)을 공급하고, 반대로 "0" 데이터가 입력되면, 비트선에 0V를 공급한다. 즉, 도 18에 도시하는 바와 같이, 기입 회로(250)는 비트선 BL0, BL2, BL3에 Vcc1을 인 가하고, 비트선 BL1에 0V를 인가한다.
그리고, 로우 디코더(230)가 어느 하나의 셀렉트 게이트선 SGD를 선택하고, 선택 셀렉트 게이트선 SGD에 Vcc1을 인가하고, 비선택 셀렉트 게이트선 SGD 및 모든 셀렉트 게이트선 SGS에 0V를 인가한다. 즉, 도 18에 도시하는 바와 같이, 로우 디코더(230)는 셀렉트 게이트선 SGD0를 선택하고, 선택 셀렉트 게이트선 SGD0에 Vcc1을 인가한다. 또한, 그 밖의 셀렉트 게이트선 SGD1, SGS0, SGS1에 0V를 인가한다.
그렇게 하면, 선택 셀렉트 게이트선 SGD에 접속되는 선택 트랜지스터 ST1 중, Vcc1이 인가되어 있는 비트선 BL에 접속되어 있는 선택 트랜지스터 ST1은 컷오프 상태로 된다. 한편, 0V가 인가되어 있는 비트선 BL에 접속되어 있는 선택 트랜지스터 ST1은 온 상태로 된다.
또한, 로우 디코더(230)는 어느 하나의 워드선 WL을 선택하고, 선택 워드선 WL에 Vpp1을 인가한다. 또한, 비선택 워드선 WL의 모두에 0V를 인가한다. 또한, 여기서 선택되는 워드선 WL은, 선택 셀렉트 게이트선 SGD를 포함하는 메모리 셀 MC에 접속되는 것이다. 이에 의해, 선택 워드선 WL에 접속되는 메모리 셀 트랜지스터 MT에 채널 영역이 형성된다. 그렇게 하면, 선택 셀렉트 게이트선 SGD 및 Vcc1이 인가되어 있는 비트선에 접속되어 있는 선택 트랜지스터 ST1은 컷오프 상태에 있기 때문에, 해당 선택 트랜지스터 ST1에 접속된 메모리 셀 트랜지스터 MT의 채널 전위는 플로팅으로 된다. 그리고, 워드선 WL과의 커플링에 의해, 기입 금지 전압까지 상승한다. 한편, 선택 셀렉트 게이트선 SGD 및 0V가 인가되어 있는 비트선에 접속되어 있는 선택 트랜지스터 ST2는 온 상태에 있기 때문에, 해당 선택 트랜지스터 ST1에 접속되는 메모리 셀 트랜지스터 MT의 채널 전위는 0V로 된다.
즉, 도 18에 도시하는 바와 같이, 로우 디코더(230)는 워드선 WL0를 선택하고, 선택 워드선 WL0에 Vpp1을 인가함과 함께, 그 밖의 비선택 워드선 WL1∼WL3에 0V를 인가한다. 따라서, 워드선 WL0에 접속되는 메모리 셀 트랜지스터 MT에 채널 영역이 형성된다. 그렇게 하면, 비트선 BL1에는 0V가 인가되어 있기 때문에, 비트선 BL1에 접속되는 선택 트랜지스터 ST1을 포함하는 메모리 셀 내의 메모리 셀 트랜지스터 MT의 채널 전위 Vch는 0V로 된다. 한편, 비트선 BL0, BL2, BL3에는 Vcc1이 인가되어 있기 때문에, 비트선 BL0, BL2, BL3에 접속되는 선택 트랜지스터 ST1을 포함하는 메모리 셀 내의 메모리 셀 트랜지스터 MT의 채널 전위 Vch는, 워드선 WL0와의 커플링에 의해, 기입 금지 전압(8∼10V)으로 상승한다. 또한, 로우 디코더(230)는 그 밖의 비선택 워드선 WL1∼WL3에 0V를 공급한다.
또한, 로우 디코더(230)는, 메모리 셀이 형성되어 있는 기판(p형 채널 영역(602))에 0V를 공급한다.
상기의 결과, 컷오프로 된 선택 트랜지스터 ST1을 포함하는 메모리 셀 내의 메모리 셀 트랜지스터 MT에서는, 게이트·채널 사이의 전위차가 충분하지 않기 때문에, 플로팅 게이트에 전자는 주입되지 않는다. 즉, Vcc1이 인가되어 있는 비트선 및 선택 워드선 WL에 접속되어 있는 메모리 셀("1" 데이터를 기입할 메모리 셀)의 임계치는 부의 값을 보유한다. 도 18의 예이면, 비트선 BL0, BL2, BL3와, 워드선 WL0에 접속된 메모리 셀 트랜지스터 MT의 플로팅 게이트에는 전자는 주입되지 않는다. 바꾸어 말하면, 비트선 BL0, BL2, BL3와, 선택 워드선 WL0에 접속된 메모리 셀 트랜지스터 MT에는 "1" 데이터가 기입된다.
한편, 선택 셀렉트 게이트선 SGD에 접속되고, 또한 0V가 인가되어 있는 비트선 BL에 접속되어 있는 선택 트랜지스터 ST1을 포함하는 메모리 셀 내의 메모리 셀 트랜지스터 MT에서는, 게이트·채널 사이의 전위차가 18V이기 때문에, FN tunneling에 의해서 플로팅 게이트에 전자가 주입된다. 그 결과, 메모리 셀 트랜지스터 MT의 임계치는 정으로 변화하는, 즉 "0" 데이터가 기입된다. 도 18의 예이면, 워드선 WL0에 Vpp1이 인가되는 결과, 비트선 BL1과 워드선 WL0에 접속된 메모리 셀 트랜지스터 MT의 채널 전위 Vch는 18V로 된다. 따라서, 비트선 BL1과 워드선 WL0에 접속된 메모리 셀 트랜지스터 MT의 플로팅 게이트에는 전자가 주입된다. 전자가 주입된 메모리 셀 트랜지스터 MT의 임계치는 정으로 변화하여, "0" 데이터가 기입된 것으로 된다.
이상과 같이 하여, 1 페이지의 메모리 셀 트랜지스터에 일괄하여 데이터가 기입된다.
<<소거 동작>>
다음으로, 소거 동작에 대하여, 도 5 및 도 19를 이용하여 설명한다. 도 19는 3Tr-NAND형 플래시 메모리(200)의 메모리 셀 어레이(210)의 회로도로서, 간단히 하기 위해서, 메모리 셀 수가 (4×4)개인 경우에 대하여 도시하고 있다. 데이터의 소거는 기입과 마찬가지로 페이지 일괄 소거이다. 소거 동작은 FN tunneling에 의해서 플로팅 게이트로부터 전자를 방출함으로써 행해진다. 도 19는 워드선 WL0에 접속된 메모리 셀 트랜지스터로부터 데이터의 소거를 행하는 경우를 도시하고 있다.
소거에서, 모든 비트선 BL은 플로팅으로 된다. 또한, 로우 디코더(230)는 모든 셀렉트 게이트선 SGD, SGS를 플로팅으로 한다. 그리고, 로우 디코더(230)는 어느 하나의 워드선을 선택하고, 선택 워드선 WL에 0V를 공급함과 함께, 비선택 워드선 WL을 플로팅으로 한다. 또한, 로우 디코더(230)는, 메모리 셀이 형성되어 있는 반도체 기판(p형 웰 영역(602))에 Vpp1(18V)을 인가한다. 즉, 도 19에 도시하는 바와 같이, 선택 워드선 WL0에는 0V가 인가되고, 비선택 워드선 WL1∼WL3는 플로팅으로 된다. 또한, 모든 셀렉트 게이트선 SGD0, SGS0, SGD1, SGS1은 플로팅으로 된다.
그렇게 하면, 선택 워드선 WL에 접속되어 있는 메모리 셀 트랜지스터 MT와 반도체 기판 사이의 전위차가 18V로 되고, 플로팅 게이트 내의 전자가 FN tunneling에 의해서 반도체 기판으로 방출된다. 그 결과, 선택 워드선에 접속되어 있는 메모리 셀 트랜지스터 MT로부터 데이터가 소거되어, 메모리 셀 트랜지스터 MT의 임계치는 부로 된다. 즉, 도 19에 도시하는 바와 같이, 워드선 WL0에 접속된 모든 메모리 셀 트랜지스터 MT의 플로팅 게이트로부터 전자가 반도체 기판으로 방출되어, 데이터가 소거된다.
비선택 워드선에 접속되어 있는 메모리 셀 트랜지스터 MT에서는, 반도체 기판과의 커플링에 의해서 워드선 WL의 전위가 18V 정도로 상승한다. 따라서, 플로팅 게이트로부터 전자는 방출되지 않아, 데이터는 소거되지 않는다. 즉, 도 19에 도시하는 바와 같이, 워드선 WL1∼WL3의 전위는 커플링에 의해서 상승한다. 그 결과, 워드선 WL1∼WL3에 접속된 모든 메모리 셀 트랜지스터 MT로부터는, 데이터는 소거되지 않는다. 또한, 셀렉트 게이트선도 마찬가지로, 커플링에 의해서 18V 정도까지 전위가 상승한다. 따라서, 선택 트랜지스터 ST의 게이트 절연막에는 전압 스트레스가 걸리지 않는다.
이상과 같이 하여, 선택된 페이지로부터 일괄하여 데이터가 소거된다. 또한, 도 19의 예에서는, 1개의 워드선에 접속된 메모리 셀 트랜지스터(1 페이지)로부터 데이터가 소거되는 예에 대하여 도시하고 있지만, 복수의 워드선에 접속된 메모리 셀 트랜지스터로부터 일괄하여 데이터가 소거되어도 된다. 이 경우에는 로우 디코더(230)가 복수의 워드선에 0V를 인가하면 된다.
<<판독 동작>>
다음으로, 판독 동작에 대하여 도 5 및 도 20을 이용하여 설명한다. 도 20은 3Tr-NAND형 플래시 메모리(200)의 메모리 셀 어레이(210)의 회로도로서, 간단히 하기 위해서, 메모리 셀 수가 (4×4)개인 경우에 대하여 도시하고 있다. 도 20에서는, 비트선 BL1과 워드선 WL0에 접속된 메모리 셀 트랜지스터 MT로부터 데이터를 판독하는 경우에 대하여 도시하고 있다.
우선, 로우 디코더(230)는, 데이터를 판독할 메모리 셀이 접속되는 셀렉트 게이트선 SGD, SGS를 선택하고, 선택 셀렉트 게이트선 SGD, SGS에, 예를 들면 4.5V를 인가한다. 그 밖의 셀렉트 게이트선 SGD, SGS가 비선택으로 되고, 비선택 셀렉트 게이트선 SGD, SGS에는 0V를 인가된다. 이에 의해, 선택 셀렉트 게이트선 SGD, SGS에 접속되는 선택 트랜지스터 ST1, ST2는 온 상태로 된다. 계속해서, 로우 디코더(230)는 모든 워드선 WL에 0V를 인가한다. 즉, 도 20에 도시하는 바와 같이, 선택 셀렉트 게이트선 SGD0, SGS0에 4.5V가 인가되고, 비선택 셀렉트 게이트선 SGD1∼SGD3, SGS1∼SGS3에 0V가 인가된다. 이에 의해, 선택 셀렉트 게이트선 SGD0, SGS0에 접속되는 선택 트랜지스터 ST1, ST2가 온 상태로 된다. 또한, 모든 워드선 WL0∼WL3에는 0V가 인가된다.
그렇게 하면, 메모리 셀 트랜지스터 MT는, 기입되어 있는 데이터가 "1"이면, 임계치가 부이므로 온 상태, 기입되어 있는 데이터가 "0"이면, 임계치가 정이므로 오프 상태로 된다.
이 상태에서, 선택 비트선 BL에 예를 들면 2.0V가 인가된다. 그렇게 하면, 선택 셀렉트 게이트선 SGD, SGS에 접속되어 있는 선택 트랜지스터 ST1, ST2에 접속되어 있는 메모리 셀 트랜지스터 MT에 기입되어 있는 데이터가 "1"이면, 비트선으로부터 소스선에 전류가 흐른다. 한편, 기입되어 있는 데이터가 "0"이면, 전류는 흐르지 않는다. 도 20의 예이면, 선택 비트선 BL1에 2.0V가 인가된다. 그렇게 하면, 워드선 WL0와 선택 비트선 BL1에 접속되어 있는 메모리 셀 트랜지스터 MT에 기입되어 있는 데이터가 "1"이면, 비트선 BL1으로부터 소스선 SL에 전류가 흐르고, 기입되어 있는 데이터가 "0"이면, 전류는 흐르지 않는다.
이상과 같이, 비트선으로부터 소스선을 향하여 흐르는 전류에 의해서 변화하는 비트선 전위를, 센스 앰프(240)가 증폭함으로써, 데이터의 판독이 행해진다. 또, 도 20의 예에서는, 1개의 비트선으로부터 데이터를 판독하는 경우에 대하여 도 시하고 있지만, 물론, 복수의 비트선에 전위를 인가하여, 복수의 메모리 셀 트랜지스터로부터 데이터를 동시에 판독하여도 된다.
<2Tr 플래시 메모리의 동작>
다음으로, 2Tr 플래시 메모리(300)의 동작에 대하여, 이하 설명한다. 2Tr 플래시 메모리에서는, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리와 달리, 정전압뿐만 아니라 부전압도 사용한다.
<<기입 동작>>
우선, 기입 동작에 대하여, 도 8 및 도 21을 이용하여 설명한다. 도 21은 2Tr 플래시 메모리(300)의 메모리 셀 어레이(310)의 회로도로서, 간단히 하기 위해서, 메모리 셀 수가 (4×4)개인 경우에 대하여 도시하고 있다. 데이터의 기입은 어느 하나의 워드선에 접속된 모든 메모리 셀에 대하여 일괄하여 행해진다. 그리고, 메모리 셀 트랜지스터 MT의 플로팅 게이트에 전자를 주입할지의 여부로, "0" 데이터, "1" 데이터를 구별하여 기입한다. 전자의 플로팅 게이트에의 주입은 FN tunneling에 의해서 행해진다. 또한, 도 21에서, 워드선 WL0에 접속된 메모리 셀 트랜지스터 MT에 데이터를 기입하는 것으로 하고, 그 중, 비트선 BL1에 접속된 메모리 셀 트랜지스터 MT에 "0" 데이터를 기입하고, 비트선 BL0, BL2, BL3에 접속된 메모리 셀 트랜지스터 MT에 "1" 데이터를 기입하는 것으로 한다.
우선, 도 8에서, 도시하지 않은 I/O 단자로부터 기입 데이터("1", "0")가 입력된다. 그리고, 기입 회로(350)가 해당 기입 데이터를 비트선마다 래치한다. 그리고, "1" 데이터가 입력된 경우, 기입 회로(350)는 비트선에 0V를 공급하고, 반대 로 "0" 데이터가 입력되면, 비트선에 VBB(예를 들면 -6V)를 공급한다. 도 21의 예에서는, 비트선 BL1에 VBB가 인가되고, 비트선 BL0, BL2, BL3에 0V가 공급된다.
그리고, 로우 디코더(330)가 워드선 WL0∼WLm 중 어느 하나를 선택한다. 그리고, 선택 워드선에 Vpp2(예를 들면 10V)를 공급한다. 또한, 로우 디코더(330)는 셀렉트 게이트선 SG0∼SGm에 VBB를 인가한다. 또한, 메모리 셀의 기판(p형 웰 영역(602))에 VBB를 공급한다. 따라서, 모든 선택 트랜지스터 ST는 오프 상태로 된다. 따라서, 선택 트랜지스터 ST와 소스선 SL은 전기적으로 분리된다. 도 21의 예이면, 로우 디코더(330)는, 선택 워드선 WL0에 Vpp2를 인가하고, 비선택 워드선 WL1∼WL3에 0V를 인가하고, 전 셀렉트 게이트선 SG0∼SG3에 VBB를 인가한다.
상기의 결과, "1" 데이터 또는 "0" 데이터에 대응하는 전위가, 비트선 BL0∼BLn을 통하여 메모리 셀 트랜지스터 MT의 드레인 영역에 공급된다. 그렇게 하면, 선택 워드선 WL에는 Vpp2가 인가되고, "1" 데이터를 기입할 메모리 셀 트랜지스터 MT의 드레인 영역에는 0V가 인가되고, "0" 데이터를 기입할 메모리 셀 트랜지스터 MT의 드레인 영역에는 VBB가 인가된다. 따라서, "1" 데이터를 기입할 메모리 셀 트랜지스터 MT에서는, 게이트·드레인간의 전위차(10V)가 충분하지 않기 때문에, 플로팅 게이트에 전자는 주입되지 않아, 메모리 셀 트랜지스터 MT는 부의 임계치를 보유한다. 한편, "0" 데이터를 기입할 메모리 셀 트랜지스터 MT에서는, 게이트·드레인간의 전위차(16V)가 크기 때문에, 플로팅 게이트에 전자가 FN tunneling에 의해서 주입된다. 그 결과, 메모리 셀 트랜지스터 MT의 임계치는 정으로 변화한다. 이상과 같이 하여, 1 페이지의 메모리 셀 MC에 일괄하여 데이터가 기입된다. 도 21의 예이면, 워드선 WL0와 비트선 BL1에 접속된 메모리 셀 트랜지스터 MT에 "0" 데이터가 기입되고(플로팅 게이트에 전자가 주입됨), 워드선 WL0와 비트선 BL0, BL2, BL3에 접속된 메모리 셀 트랜지스터 MT에 "1" 데이터가 기입된다(플로팅 게이트에 전자가 주입되지 않음). 상기 도면에서는 소스선 SL의 전위를 0V에 고정하고 있지만, 대신에 플로팅으로 하여도 상관없다. 예를 들면 선택 트랜지스터 ST의 컷오프가 충분하지 않은 경우에는, 소스선은 플로팅으로 하여 놓는 것이 바람직하다.
<<소거 동작>>
다음으로, 소거 동작에 대하여 도 8 및 도 22를 이용하여 설명한다. 도 22는 2Tr 플래시 메모리(300)의 메모리 셀 어레이(310)의 회로도로서, 간단히 하기 위해서, 메모리 셀 수가 (4×4)개인 경우에 대하여 도시하고 있다. 데이터의 소거는, 웰 영역을 공용하는 모든 메모리 셀에 대하여 일괄하여 행해진다.
도 8에서, 비트선 BL0∼BLn은 플로팅으로 된다. 또한, 로우 디코더(330)는, 모든 워드선 WL0∼WLm의 전위를 VBB로 하고, 반도체 기판(p형 웰 영역(602))의 전위 VPW를 Vpp(10V)로 한다. 그 결과, 메모리 셀 MC의 메모리 셀 트랜지스터의 플로팅 게이트로부터 전자가 FN tunneling에 의해서 반도체 기판으로 방출된다. 그 결과, 모든 메모리 셀 MC의 임계치 전압이 부로 되어, 데이터가 소거된다. 즉, 도 22의 예이면, 로우 디코더(330)는, 모든 워드선 WL0∼WL3에 VBB를 인가하고, 모든 셀렉트 게이트선 SG0∼SG3에 Vpp2를 인가하고, p형 웰 영역(602)에 Vpp2를 인가한다. 이에 의해, 비트선 BL0∼BL3와 워드선 WL0∼WL3의 교점에 있는 모든 메모리 셀 트랜지스터 MT의 플로팅 게이트로부터 전자가 방출된다.
<<판독 동작>>
다음으로, 판독 동작에 대하여 도 8 및 도 23을 이용하여 설명한다. 도 23은 2Tr 플래시 메모리(300)의 메모리 셀 어레이(310)의 회로도로서, 간단히 하기 위해서, 메모리 셀 수가 (4×4)개인 경우에 대하여 도시하고 있다. 도 23에서는, 비트면 BL1과 워드선 WL0에 접속된 메모리 셀 트랜지스터 MT로부터 데이터를 판독하는 경우에 대하여 도시하고 있다.
우선, 도 8에서, 로우 디코더(330)가 셀렉트 게이트선 SG0∼SGm 중 어느 하나를 선택한다. 선택 셀렉트 게이트선에는, "H" 레벨(Vcc1, 예를 들면 3.3V)이 공급된다. 비선택 셀렉트 게이트선은 모두 "L" 레벨(예를 들면 0V)이다. 따라서, 선택 셀렉트 게이트선에 접속된 선택 트랜지스터 ST는 온 상태로 되고, 비선택 셀렉트 게이트선에 접속된 선택 트랜지스터 ST는 오프 상태로 된다. 따라서, 선택 메모리 셀 내의 선택 트랜지스터 ST는 소스선 SL과 전기적으로 접속된다. 또한, 로우 디코더(330)는 모든 워드선 WL0∼WLm을 "L" 레벨(0V)로 한다. 또한, 소스선 드라이버(16)는 소스선 SL의 전위를 0V로 한다. 도 23의 예이면, 로우 디코더(330)는, 셀렉트 게이트선 SG0에 Vcc1을 인가하고, 그 밖의 셀렉트 게이트선 SG1∼SG3 및 전 워드선 WL0∼WL3에 0V를 인가한다.
그리고, 비트선 BL0∼BLn 중 어느 하나에, 예를 들면 1.3V 정도의 전압이 공급된다. 그렇게 하면, "1" 데이터가 기입되어 있는 메모리 셀 MC의 메모리 셀 트랜지스터 MT는, 임계치 전압이 부이기 때문에, 온 상태로 된다. 따라서, 선택 셀 렉트 게이트선에 접속되어 있는 메모리 셀 MC에서는, 비트선으로부터 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 전류 경로를 통하여, 소스선 SL을 향하여 전류가 흐른다. 한편, "0" 데이터가 기입되어 있는 메모리 셀 MC의 메모리 셀 트랜지스터 MT는, 임계치 전압이 정이기 때문에, 오프 상태이다. 따라서, 비트선으로부터 소스선을 향하여 전류는 흐르지 않는다. 이상의 결과, 비트선 BL0∼BLn의 전위가 변화하고, 그 변화량을 센스 앰프(340)가 증폭함으로써 판독 동작이 행해진다. 이상과 같이 하여, 1 페이지의 메모리 셀 MC로부터 데이터가 판독된다.
도 23의 예이면, 비트선 BL1에 1.3V가 인가된다. 따라서, 비트선 BL1과 워드선 WL0에 접속되어 있는 메모리 셀 트랜지스터 MT가 "0" 데이터를 보유하고 있으면, 전류가 비트선으로부터 소스선을 향하여 흐른다. 보유하고 있는 데이터가 "1"이면, 전류는 흐르지 않는다.
또한, 도 23에서는 1개의 비트선 BL1으로부터만 데이터를 판독하고 있지만, 물론, 복수의 비트선으로부터 동시에 데이터를 판독하더라도 상관없다. 이 경우에는 복수의 비트선에 1.3V를 인가하면 된다.
다음으로, 상기 구성의 LSI(1)의 제조 방법에 대하여, 특히 플래시 메모리(100, 200, 300)의 메모리 셀 어레이에 주목하여 설명한다. 도 24 내지 도 35는 본 실시 형태에 따른 시스템 LSI(1)가 구비하는 플래시 메모리(100, 200, 300)의 제조 공정을 순차적으로 도시하는 단면도이다. 또한, 도 24 내지 도 31은 워드선 방향을 따른 단면도를 도시하고 있고, 도 32 내지 도 35는 비트선 방향을 따른 단면도를 도시하고 있다.
우선, 비소(Arsenic), 인(Phosphorous) 등의 n형 불순물을 실리콘 기판(600)의 표면 영역 내에 이온 주입한다. 계속해서, 갈륨(Gallium), 붕소(Boron) 등의 p형 불순물을 실리콘 기판(600)의 표면 영역 내에 이온 주입한다. 그리고, 고온의 열 처리를 행함으로써, 도입한 불순물을 활성화시킨다. 그 결과, 도 24에 도시하는 바와 같이, 실리콘 기판(600)의 표면 영역 내에 n형 웰 영역(601)이 형성되고, n형 웰 영역(601)의 표면 영역 내에 p형 웰 영역(602)이 형성된다. n형 웰 영역(601) 및 p형 웰 영역(602)은 플래시 메모리(100, 200, 300)에 대하여 동시에 형성할 수 있다. 따라서, n형 웰 영역(601) 및 p형 웰 영역(602)의 불순물 농도 및 깊이는 3개의 플래시 메모리(100, 200, 300) 사이에서 동일하게 된다.
다음으로, 도 25에 도시하는 바와 같이, p형 웰 영역(602) 중에, STI(Shallow Trench Isolation) 기술을 이용하여 소자 분리 영역(620)을 형성한다. 즉, p형 웰 영역(602) 내에, 스트라이프 형상의 얕은 트렌치를 형성하고, 트렌치 내부를 실리콘 산화막 등의 절연막으로 매립한다. 소자 분리 영역(620)은 플래시 메모리(100, 200, 300)에 대하여 동시에 형성할 수 있다. 그 결과, 주위가 소자 분리 영역(620)에 둘러싸인, 스트라이프 형상의 소자 영역 AA가 형성된다. 또한, 소자 영역 AA의 폭은, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)에서는 130㎚, 2Tr 플래시 메모리(300)에서는 150㎚로 형성된다. 또한, 소자 분리 영역(620)의 폭은, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)에서는 130㎚, 2Tr 플래시 메모리(300)에서는 110㎚로 형성된다.
다음으로, 도 26에 도시하는 바와 같이, p형 웰 영역(602) 상에, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 절연막(603)을 형성한다. 게이트 절연막(603)은, 예를 들면 열 산화법에 의해 형성된 실리콘 산화막이고, 그 막 두께는 예를 들면 8㎚이다. 계속해서, 게이트 절연막(603) 및 소자 분리 영역(620) 상에, 아몰퍼스 실리콘층(604)을 예를 들면 60㎚의 막 두께로 형성한다. 아몰퍼스 실리콘층(604)은 메모리 셀 트랜지스터 MT의 플로팅 게이트 및 선택 트랜지스터 ST의 셀렉트 게이트로서 기능한다. 게이트 절연막(603) 및 아몰퍼스 실리콘층(604)은 플래시 메모리(100, 200, 300)에 대하여 동시에 형성할 수 있다. 따라서, 게이트 절연막(603) 및 아몰퍼스 실리콘층(604)의 막 두께는 3개의 플래시 메모리(100, 200, 300) 사이에서 동일하게 된다.
다음으로, 도 27에 도시하는 바와 같이, 포토리소그래피 기술과, RIE(Reactive Ion Etching) 등의 이방성의 에칭에 의해, 아몰퍼스 실리콘층(604)을 패터닝한다. 도 27은 워드선이 형성되는 영역의 단면도이다. 즉, 메모리 셀 트랜지스터 MT가 형성되는 영역에서는, 워드선 방향을 따라서 인접하는 메모리 셀 트랜지스터 사이에서 플로팅 게이트가 분리되도록, 아몰퍼스 실리콘층(604)이 패터닝된다. 단, 선택 트랜지스터 ST1, ST2, ST가 형성되는 영역에서는, 아몰퍼스 실리콘층(604)은 패터닝되지 않는다. 또한, 이 패터닝 공정은 3개의 플래시 메모리(100, 200, 300)에 대하여 동시에 행할 수 있다.
다음으로, 도 28에 도시하는 바와 같이, 예를 들면 CVD(Chemical Vapor Deposition)법에 의해, 아몰퍼스 실리콘층(604) 상에 ONO막(605)을, 예를 들면 15.5㎚의 막 두께로 형성한다. ONO막(605)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막의 다층 구조를 갖고 있고, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트간 절연막으로서 기능한다. 또한, ONO막은 실리콘 산화막과 실리콘 질화막의 다층막인 ON막이나 NO막으로 치환되어도 된다. 게이트간 절연막(605)은 플래시 메모리(100, 200, 300)에 대하여 동시에 형성할 수 있다. 따라서, 게이트간 절연막(605)의 막 두께는 3개의 플래시 메모리(100, 200, 300) 사이에서 동일하게 된다.
다음으로, 도 29에 도시하는 바와 같이, 예를 들면 CVD법에 의해, 게이트간 절연막(605) 상에 다결정 실리콘층(621)을, 예를 들면 40㎚의 막 두께로 형성한다. 다결정 실리콘층(621)은 워드선의 일부 및 셀렉트 게이트선의 일부로서 기능하는 것으로서, 플래시 메모리(100, 200, 300)에 대하여 동시에 형성할 수 있다. 따라서, 다결정 실리콘층(621)의 막 두께는 3개의 플래시 메모리(100, 200, 300) 사이에서 동일하게 된다.
다음으로, 도 30에 도시하는 바와 같이, 포토리소그래피 기술과 RIE에 의해, 셀렉트 게이트선의 일부로서 기능하는 다결정 실리콘층(621)의 일부와, 그 하부에 있는 게이트간 절연막(605)을 제거한다. 도 30은 셀렉트 게이트선이 형성되는 영역의 단면도이다. 그 결과, 바닥부에 아몰퍼스 실리콘층(604)이 노출된 컨택트홀 CH10, CH11, CH12가, 각각 플래시 메모리(100, 200, 300) 내에 형성된다. 물론, 컨택트홀 CH10∼CH12는 동일한 패터닝 공정에서 동시에 형성할 수 있다.
다음으로, 도 31에 도시하는 바와 같이, 예를 들면 CVD법에 의해, 다결정 실리콘층(621) 상에 다결정 실리콘층(622)을, 예를 들면 160㎚의 막 두께로 형성하 고, 컨택트홀 CH10∼CH12 내를 매립한다. 이에 의해, 선택 트랜지스터 ST1, ST2, ST에서는, 다결정 실리콘층(604)과 다결정 실리콘층(621, 622)이 전기적으로 접속된다. 다결정 실리콘층(622)은 워드선의 일부, 및 셀렉트 게이트선의 일부로서 기능하는 것으로서, 플래시 메모리(100, 200, 300)에 대하여 동시에 형성할 수 있다. 그리고, 다결정 실리콘층(621, 622)이, 도 4, 도 7, 도 10, 도 14에서의 다결정 실리콘층(606)에 상당한다. 따라서, 다결정 실리콘층(606)은 3개의 플래시 메모리(100, 200, 300) 사이에서 동일한 공정에 의해 동시에 형성되게 된다.
다음으로, 도 32에 도시하는 바와 같이, 다결정 실리콘층(606), 게이트간 절연막(605), 다결정 실리콘층(604), 게이트 절연막(603)을 패터닝하여, 각 MOS 트랜지스터의 게이트 전극을 형성한다. 이 패터닝 공정은 3개의 플래시 메모리(100, 200, 300)에 대하여 일괄하여 행할 수 있다. 이 때, 리소그래피는, 3개의 플래시 메모리 중에서, NAND형 플래시 메모리(100)의 게이트 패턴이 가장 고밀도로 되도록 설정하여 행해진다. 이것은, NAND형 플래시 메모리(100)에서는 다수의 규칙적인 패턴이 연속하고 있기 때문이다. 이 경우, 게이트 패턴이 NAND형 플래시 메모리(100)에 비해 불규칙한 3Tr-NAND형 플래시 메모리(200) 및 2Tr 플래시 메모리(300)의 게이트 패턴은, NAND형 플래시 메모리(100)보다 여유를 갖고 패터닝되는 것이 바람직하다. 예를 들면, NAND형 플래시 메모리(100)에서의 워드선 폭은 125㎚, 인접하는 워드선간의 거리는 125㎚, 셀렉트 게이트선 폭은 225㎚이다. 한편, 3Tr-NAND형 플래시 메모리(200)의 워드선 폭, 인접하는 게이트 간격, 및 셀렉트 게이트선 폭은, NAND형 플래시 메모리(100)의 경우보다 큰 250㎚이다. 또한, 2Tr 플래시 메모리(300)의 워드선 폭은 250㎚, 셀렉트 게이트선 폭은 250㎚, 및 인접하는 워드선과 셀렉트 게이트선의 간격은 250㎚이다.
다음으로, 도 33에 도시하는 바와 같이, p형 웰 영역(602)의 표면 영역 내에, 각 게이트 전극을 마스크로 하여, n형 불순물을 이온 주입한다. 그리고, 도입한 불순물을 열 처리에 의해 활성화함으로써, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2의 소스 또는 드레인으로서 기능하는 n+형 불순물 확산층(608)을 형성한다. 또한, 3개의 플래시 메모리(100, 200, 300)에 포함되는 n+형 불순물 확산층(608)은 동일한 이온 주입 공정에 의해 형성할 수 있다. 따라서, 각각의 n+형 불순물 확산층(608)은 상호 동일한 불순물 농도 및 깊이를 갖고 있다.
다음으로, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 상 및 반도체 기판(600) 상에 절연막(610)을 형성한다. 절연막(610)은 예를 들면 실리콘 질화막 등으로 형성된다. 절연막(610)은, 메모리 셀 트랜지스터 MT끼리의 게이트간, 및 메모리 셀 트랜지스터 MT의 게이트와 선택 트랜지스터 ST의 게이트간의 영역을 완전하게 매립한다. 다음으로, RIE법 등에 의해 절연막(610)을 에칭한다. 그 결과, 도 34에 도시하는 바와 같은 측벽 절연막(610)이 완성된다.
다음으로, 3개의 플래시 메모리에서의 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 상, 측벽 절연막(610) 상, 및 반도체 기판(600) 상에, Co층 및 Ti/TiN층을 포함하는 금속층을, 예를 들면 스퍼터링법에 의해 형성한다. 그리고, 예를 들면 질소 분위기 속에서의 온도 475℃의 어닐링 처리를 행한다. 그 결 과, 도 34에 도시하는 바와 같이, 금속층과 접하는 실리콘층 내에 실리사이드층(TiSi2, CoSi2)이 형성된다. 즉, 게이트의 다결정 실리콘층(606)의 표면 내에 실리사이드층(607)이 형성되고, NAND형 플래시 메모리(100)에서의 선택 트랜지스터 ST1의 드레인 영역 및 선택 트랜지스터 ST2의 소스 영역의 표면 내, 3Tr-NAND형 플래시 메모리(200)에서의 선택 트랜지스터 ST1의 드레인 영역 및 선택 트랜지스터 ST2의 소스 영역의 표면 내, 및 2Tr 플래시 메모리의 메모리 셀 트랜지스터 MT의 드레인 영역 및 선택 트랜지스터 ST의 소스 영역의 표면 내에, 실리사이드층(607)이 형성된다. 그 후, 여분의 금속층을, 예를 들면 웨트 에칭법에 의해 제거한다.
이상과 같이 하여, NAND형 플래시 메모리(100), 3Tr-NAND형 플래시 메모리(200), 및 2Tr 플래시 메모리의 메모리 셀이 완성된다.
다음으로, 도 35에 도시하는 바와 같이, 실리콘 기판(600) 상에, 메모리 셀 MC를 피복하도록 하여, 층간 절연막(611)을 예를 들면 CVD법에 의해 형성한다. 층간 절연막(611)은, 예를 들면 BPSG(Boron Phosphorous Silicate Glass)막에 의해서 형성된다. 그리고, 층간 절연막(611) 중에 컨택트 플러그 CP1, CP3, CP5, CP7, CP9, CP11을 형성한다. 컨택트 플러그 CP1, CP3는, NAND형 플래시 메모리(100)의 선택 트랜지스터 ST1의 드레인 영역 및 선택 트랜지스터 ST2의 소스 영역에 도달한다. 컨택트 플러그 CP5, CP7은, 3Tr-NAND형 플래시 메모리(200)의 선택 트랜지스터 ST1의 드레인 영역 및 선택 트랜지스터 ST2의 소스 영역에 도달한다. 컨택트 플러그 CP9, CP11은, 2Tr 플래시 메모리(300)의 메모리 셀 트랜지스터 MT의 드레인 영역 및 선택 트랜지스터 ST의 소스 영역에 도달한다.
계속해서, 층간 절연막(611) 상에, 구리나 알루미늄 등에 의해 금속층을 CVD법이나 스퍼터링법 등에 의해 형성한다. 그리고, 금속층을 소정의 패턴으로 패터닝함으로써, 금속 배선층(611, 612)을 형성한다.
그 후에는 층간 절연막, 금속 배선층 등을 형성하고, 도 1 내지 도 13에 도시하는 시스템 LSI(1)가 완성된다.
상기 본 실시 형태에 따른 반도체 집적 회로에 따르면, 이하의 효과가 얻어진다.
(1) 제조 코스트를 억제하면서, 복수 종의 플래시 메모리를 동일 칩 상에 탑재할 수 있다.
본 실시 형태에 따른 구성 및 제조 방법이면, NAND형 플래시 메모리(100), 3Tr-NAND형 플래시 메모리(200), 및 2Tr 플래시 메모리(100)가 구비하는 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST1, ST2, ST는, 동일한 공정에서 형성된다. 즉, 동일한 산화 공정, 성막 공정, 불순물 주입 공정, 포토리소그래피·에칭 공정에 의해서, 각 MOS 트랜지스터가 형성된다. 그 결과, 게이트 절연막(603), 게이트간 절연막(605), 메모리 셀 트랜지스터 MT의 플로팅 게이트(604) 및 컨트롤 게이트(606), 및 선택 트랜지스터의 셀렉트 게이트(604, 606)는, 3개의 플래시 메모리(100, 200, 300) 사이에서 동일하게 된다. 이러한 제조 방법이면, 1개의 플래시 메모리를 형성하는 데 필요한 공정 수에 의해서, 3개의 플래시 메모리의 메모리 셀 어레이를 형성할 수 있다. 따라서, 3 종류의 반도체 메모리를 탑재한 시스템 LSI 의 제조 코스트를 저감할 수 있다.
(2) 복수 종의 플래시 메모리의 가공 정밀도를 고정밀도로 유지하면서, 시스템 LSI의 사이즈를 저감할 수 있다.
본 실시 형태에 따른 제조 방법이면, 게이트 전극을 형성할 때의 패터닝 공정(포토리소그래피)은, 3개의 플래시 메모리(100, 200, 300) 사이에서 동시에 행해진다. 이 때, 각 플래시 메모리(100, 200, 300) 사이에서, 메모리 셀 어레이 중의 게이트 전극의 패턴은 서로 다르다. 보다 상세하게는, NAND 셀 내에 복수의 메모리 셀 트랜지스터 MT가 직렬 접속되어 있는 NAND형 플래시 메모리(100)에서는, 게이트 전극은 규칙적인 패턴의 반복으로 된다. 한편, 3Tr-NAND형 플래시 메모리(200) 및 2Tr 플래시 메모리(300)에서는, NAND형 플래시 메모리(100)에 비해 불규칙하게 게이트 전극이 나열되어 있다. 그렇게 하면, 최적의 포토리소그래피 조건은 플래시 메모리마다 서로 다르다. 예를 들면, 3Tr-NAND형 플래시 메모리(200)에 관하여 최적의 조건에서 포토리소그래피를 행하면, 3Tr-NAND형 플래시 메모리(200) 이외의 플래시 메모리(100, 300)에서는, 최소 가공 치수에 의한 가공이 곤란하게 된다.
그래서, 본 실시 형태에서는, NAND형 플래시 메모리(100)에 관하여, 최적의 조건 하에서의 포토리소그래피를 행하고 있다. 따라서, NAND형 플래시 메모리(100)에 관해서는, 예를 들면 메모리 셀 트랜지스터 MT의 게이트 길이는 최소 가공 치수로 형성할 수 있어, 미세화가 가능하게 된다. 본 실시 형태와 같이 NAND형 플래시 메모리(100)를 데이터 스토리지용의 메모리로서 사용하는 경우, LSI(1) 내에 서 NAND형 플래시 메모리(100)는 큰 면적을 차지한다. 따라서, NAND형 플래시 메모리(100)를 미세화함으로써, LSI(1)의 칩 사이즈를 효과적으로 저감할 수 있다.
또한, 상술한 바와 같이 NAND형 플래시 메모리에서의 미세화를 우선하면, 다른 플래시 메모리(200, 300)에서의 포토리소그래피는 반드시 최적의 조건 하에서 행할 수 있는 것은 아니다. 따라서, 플래시 메모리(200, 300)에 대해서는 충분한 오정합을 고려한 설계가 필요하다. 예를 들면, 3Tr-NAND형 플래시 메모리(200) 및 2Tr 플래시 메모리(300)의 메모리 셀 트랜지스터 MT의 게이트 길이는, NAND형 플래시 메모리(100)의 메모리 셀 트랜지스터 MT의 게이트 길이의 1.5배 이상 정도로 하는 것이 바람직하다. 이러한 구성으로 함으로써, NAND형 플래시 메모리(100), 3Tr-NAND형 플래시 메모리(200), 및 2Tr 플래시 메모리(300)의 가공을 고정밀도로 행할 수 있다. 또한, 결과적으로, 3Tr-NAND형 플래시 메모리(200) 및 2Tr 플래시 메모리의 집적도는, NAND형 플래시 메모리(100)의 집적도에 비해 뒤떨어지지만, LSI 전체에 차지하는 면적의 비율로부터, 종합적으로는 LSI의 칩 사이즈의 저감이 도모된다.
(3) 각 플래시 메모리의 동작 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)와, 2Tr 플래시 메모리(300)에서는, 기입 금지 전압의 공급 방법이 서로 다르다. NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)에서는, 메모리 셀 트랜지스터 MT의 채널 전위를 워드선과의 커플링에 의해서 기입 금지 전압까지 상승시킨다. 한편, 2Tr 플래시 메모리(300)에서는, 비트선으로부터 메모리 셀 트 랜지스터 MT의 채널에 기입 금지 전압이 인가된다.
그렇게 하면, NAND형 플래시 메모리(100)의 경우, 커플링에 의해 상승한 채널 전위를 떨어뜨리지 않기 때문에, 선택 트랜지스터에서의 리크 전류를 억제할 필요가 있다. 이것은 3Tr-NAND형 플래시 메모리(200)에서도 마찬가지이다. 단, 3개 r-NAND형 플래시 메모리(200)의 경우, 선택 트랜지스터 ST1, ST2 사이에 끼워진 메모리 셀 트랜지스터 수가 적기 때문에 채널 용량이 작다. 따라서, 커플링에 의해서 생긴 전하의 양이 NAND형 플래시 메모리(100)의 경우에 비해 적다. 이 때문에, 3Tr-NAND형 플래시 메모리(200)의 경우에는, NAND형 플래시 메모리(100)의 경우에 비교하여, 리크 전류에 의한 영향을 받기 쉽다.
이 점에서, 본 실시 형태에 따른 구성이면, 도 12에 도시하는 바와 같이, 3Tr-NAND형 플래시 메모리(200)의 선택 트랜지스터 ST1, ST2의 채널 폭(셀렉트 게이트선 폭)은, NAND형 플래시 메모리(100)의 선택 트랜지스터 ST1, ST2의 채널 폭보다 크게 되어 있다. 따라서, 3Tr-NAND형 플래시 메모리(200)의 선택 트랜지스터 ST1, ST2에서는 리크 전류가 흐르기 어려워, 3Tr-NAND형 플래시 메모리(200)의 동작 신뢰성을 향상시킬 수 있다.
또한, 2Tr 플래시 메모리(300)의 경우, 기입 금지 전압을 비트선으로부터 공급하기 때문에, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)에 비해, 리크 전류의 영향을 받기 어렵다. 그러나, 포토리소그래피에 의한 가공 시의 마진의 관점으로부터, 선택 트랜지스터 ST의 채널 길이는 250㎚ 정도인 것이 바람직하다.
또한, 상기 (2)와 같이, 워드선의 포토리소그래피 공정은, NAND형 플래시 메모리(100)에서 최적으로 되는 조건 하에서 행해진다. 따라서, 2Tr 플래시 메모리(300)의 메모리 셀 트랜지스터 MT의 채널 길이는 NAND형 플래시 메모리의 메모리 셀 트랜지스터보다 길게 된다. 일반적으로, 채널 길이가 길게 되면 셀 전류가 감소하여, 동작 스피드의 저하를 초래한다.
그러나, 본 실시 형태에 따른 구성이면, 도 13에 도시하는 바와 같이, 2Tr 플래시 메모리(300)의 채널 폭은 NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)보다 넓게 되어 있다. 그 결과, 2Tr 플래시 메모리(300)에 흐르는 셀 전류를 증가시키는 것이 가능하게 된다. 즉, NAND형 플래시 메모리(100)를 미세화하기 위해서 2Tr 플래시 메모리(300)가 입는 악영향을, 채널 폭을 크게 함으로써 보상하고 있다. 이에 의해, 2Tr 플래시 메모리의 동작 속도를 향상시킬 수 있다.
(4) 시스템 LSI를 고성능화할 수 있다.
본 실시 형태에 따른 시스템 LSI는, 상기 설명한 NAND형 플래시 메모리(100), 3Tr-NAND형 플래시 메모리(200), 및 2Tr 플래시 메모리(300)를 갖고 있다.
2Tr 플래시 메모리(300)는, NAND형 플래시 메모리(100)나 3Tr-NAND형 플래시 메모리(200)와 달리, 기입 및 소거 시에 정전압(10V)과 부전압(-6V)을 이용하고 있다. 그리고, 컨트롤 게이트와 채널 사이에 16V의 전위차를 부여하고 있다. 따라서, 기입 금지 전압을 10V와 -6V의 중간 부근의 0V에 설정할 수 있어, 비트선으로부터 기입 금지 전압을 인가하는 것이 용이하게 된다. 또한, 정전압과 부전압을 이용함으로써, 로우 디코더(330)에 사용되는 MOS 트랜지스터의 게이트 절연막에 인 가되는 전위차는 10V 혹은 -6V이다. 따라서, 2Tr 플래시 메모리(300)가 갖는 로우 디코더(330)에 사용되는 MOS 트랜지스터는, NAND형 플래시 메모리(100)나 3Tr-NAND형 플래시 메모리(200)가 갖는 로우 디코더(130, 230)에 사용되는 MOS 트랜지스터보다 게이트 절연막이 얇은 것을 사용할 수 있다. 이 때문에, 로우 디코더(330)를 소형화할 수 있음과 함께, 로우 디코더(330)의 동작 속도를 로우 디코더(130, 230)에 비해 고속화할 수 있다. 따라서, 상기 (3)의 효과와 더불어, 2Tr 플래시 메모리의 동작 속도를 향상시킬 수 있어, 랜덤 액세스의 고속화를 도모할 수 있다.
그리고, 본 실시 형태에서는, 상기 2Tr 플래시 메모리(300)에, MCU(400)가 동작하기 위한 프로그램 데이터를 저장하고 있다. 그렇게 하면, 상기 설명한 바와 같이 2Tr 플래시 메모리는 고속 동작이 가능하다. 따라서, MCU(400)가 RAM 등을 통하지 않고서 데이터를 2Tr 플래시 메모리(300)로부터 직접 판독할 수 있다. 그 결과, RAM 등이 불필요하게 되어, 시스템 LSI의 구성을 간략화 가능함과 함께, 동작 속도를 향상시킬 수 있다.
또한, 3Tr-NAND형 플래시 메모리(200)는 ID 코드나 시큐러티 코드를 보유한다. 이들 코드 데이터는 데이터량 자체는 그다지 크지 않지만, 빈번하게 변경/갱신되는 경우가 많다. 따라서, 이들 코드 데이터를 보유하는 메모리에는 어느 정도의 고속 동작이 요구된다. 이 점에서, 3Tr-NAND형 플래시 메모리(200)는, 소거 단위가 NAND형 플래시 메모리(100)만큼 크지 않고, 페이지 단위에서의 데이터의 재기입이 가능하다. 따라서, 3Tr-NAND형 플래시 메모리(200)는, 상기 코드 데이터를 보유하는 데 최적의 반도체 메모리라고 말할 수 있다.
또한, 종래, NAND형 플래시 메모리를 갖는 LSI이면, 재기입이 특정 블록에 집중하는 것을 방지하기 위해서, 다음과 같은 컨트롤러가 필요하였다. 즉, 웨어 레벨링이나 논리로 입력된 어드레스를 물리 어드레스로 변환하거나, 블록에 불량이 있었던 경우에, 해당 블록을 불량 블록으로 하여 이후 사용하지 않도록 제어를 행하기도 하는 컨트롤러이다. 그러나, 본 실시 형태에서는 이와 같은 컨트롤러는 불필요하다. 왜냐하면, NAND형 플래시 메모리(100) 내의 블록을 제어하는 펌웨어 프로그램을 2Tr 플래시 메모리(300)에 보유시키고, MCU(400)에 의해서 상기 제어를 행하게 하면 되기 때문이다. MCU(400)는 본래 행하는 작업(외부 장치의 제어나 NAND형 플래시 메모리(100)에 입력되는 데이터의 계산 처리 등) 사이의 시간을 사용하여, 상기 제어를 행하면 된다. 물론, MCU(400)의 능력과, 본래 MCU(400)가 처리하여야 하는 처리량의 대소를 확인하여, 처리량이 많은 경우에는, 하드웨어 시퀀서 등을 설치하여 NAND형 플래시 메모리(100)의 제어를 행하여도 된다.
다음으로, 본 발명의 제2 실시 형태에 따른 반도체 집적 회로 장치데 대하여 설명한다. 본 실시 형태는, 상기 제1 실시 형태에 따른 시스템 LSI가 보유하는 2Tr 플래시 메모리(300)의 메모리 셀 어레이에서, 컬럼 방향에서의 셀 폭을 크게 한 것이다. 도 36 내지 도 38은 각각 본 실시 형태에 따른 시스템 LSI(1)가 구비하는 NAND형 플래시 메모리(100), 3Tr-NAND형 플래시 메모리(200), 및 2Tr 플래시 메모리(300)가 보유하는 메모리 셀 어레이(110, 210, 310)의 일부 영역의 평면도이다.
도시하는 바와 같이, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모 리(200)에 관해서는, 상기 제1 실시 형태에서 설명한 바와 같다. 즉, NAND형 플래시 메모리(100)에서는, 소자 영역 폭(채널 폭)은 예를 들면 130㎚, 셀렉트 게이트선 SGS, SGD 폭(선택 트랜지스터 ST1, ST2의 채널 길이)은 예를 들면 225㎚, 워드선 WL 폭(메모리 셀 트랜지스터 MT의 채널 길이)은 125㎚, 인접하는 워드선 WL 간격은 예를 들면 125㎚로 설정되어 있다. 그리고, 1개의 NAND 셀당의 컬럼 방향을 따른 폭은, 예를 들면 260㎚이다. 따라서, 1개의 NAND 셀에서, 폭 65㎚의 소자 분리 영역(620)이, 폭 130㎚의 소자 영역 AA를 컬럼 방향을 따라서 양측으로부터 끼워넣은 모습으로 되어 있다.
또한, 3Tr-NAND형 플래시 메모리(200)도 제1 실시 형태와 마찬가지이다. 즉, 소자 영역 폭(채널 폭)은 예를 들면 130㎚, 셀렉트 게이트선 SGS, SGD 폭(선택 트랜지스터 ST1, ST2의 채널 길이)은 예를 들면 250㎚, 워드선 WL 폭(메모리 셀 트랜지스터 MT의 채널 길이)은 250㎚, 셀렉트 게이트선과 워드선 간격은 예를 들면 250㎚로 설정되어 있다. 그리고, 1개의 메모리 셀당의 컬럼 방향을 따른 폭은, 예를 들면 260㎚이다. 따라서, 1개의 메모리 셀에서, 폭 65㎚의 소자 분리 영역(620)이, 폭 130㎚의 소자 영역 AA를 컬럼 방향을 따라서 양측으로부터 끼워넣은 모습으로 되어 있다.
2Tr 플래시 메모리(300)에 관해서는, 도 38에 도시하는 바와 같이, 소자 영역 폭(채널 폭)은 150㎚, 셀렉트 게이트선 SG 폭(선택 트랜지스터 ST의 채널 길이)은 예를 들면 250㎚, 워드선 WL 폭(메모리 셀 트랜지스터 MT의 채널 길이)은 250㎚, 셀렉트 게이트선과 워드선 간격은 250㎚로 설정되어 있다. 그리고, 1개의 메 모리 셀당의 컬럼 방향을 따른 폭은, 예를 들면 300㎚이다. 따라서, 1개의 메모리 셀에서, 폭 75㎚의 소자 분리 영역(620)이, 폭 150㎚의 소자 영역 AA를 컬럼 방향을 따라서 양측으로부터 끼워넣은 모습으로 되어 있다.
본 실시 형태에 따른 LSI이면, 상기 제1 실시 형태에서 설명한 (1) 내지 (4)의 효과 외에, 하기 (5)의 효과를 얻을 수 있다.
(5) 시스템 LSI의 동작 성능을 향상시킬 수 있다.
상기 제1 실시 형태 및 본 실시 형태에 따른 2Tr 플래시 메모리(300)의 채널 폭은, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)에 비해, 넓게 되어 있다. 그렇게 하면, 2Tr 플래시 메모리(300)가 NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)와 동일한 셀 폭이면, 소자 분리 영역의 폭이 좁아지게 된다. 그리고, 채널 폭을 과도하게 넓히면, 소자 분리 영역에서의 소자 영역간의 전기적 분리가 불충분하게 되거나, 소자 분리 영역의 형성 자체가 곤란하게 되거나 하는 것이 생각된다.
그러나, 본 실시 형태에 따른 2Tr 플래시 메모리(300)의 메모리 셀은, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)에 비교하여, 컬럼 방향의 폭을 넓게 하고 있다. 이 때문에, 소자 분리 영역의 폭을 크게 할 수 있어, 프로세스가 간략하게 됨과 함께, 소자 영역간의 전기적인 분리를 확실하게 행할 수 있다. 또한, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)와 셀 폭이 동일한 경우에 비해, 소자 영역 폭(채널 폭)을 더 넓히는 것도 가능하게 된다. 그 결과, 메모리 셀이 흘리는 전류를 더욱 증대시킬 수 있고, 2Tr 플래시 메 모리의 동작 성능을 향상시킬 수 있다.
또한, 상술한 바와 같이, 2Tr 플래시 메모리(300)는 MCU(400)가 동작하기 위한 프로그램 등을 보유한다. 따라서, 데이터 스토리지용으로서 이용되는 NAND형 플래시 메모리(100)에 비해, 그 용량이 적어도 된다. 예를 들면 NAND형 플래시 메모리(100)의 기억 용량이 128M 비트라고 하면, 2Tr 플래시 메모리(300)의 기억 용량은 16M 비트 정도이다. 즉, LSI(1) 내에서 2Tr 플래시 메모리(300)가 차지하는 면적은, NAND형 플래시 메모리(100)가 차지하는 면적에 비해 매우 적다. 따라서, 2Tr 플래시 메모리(300)의 메모리 셀의 채널 폭을 크게 하였다고 하여도, LSI의 면적 증가는 최소한으로 억제할 수 있다.
다음으로, 본 발명의 제3 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명한다. 본 실시 형태는, 상기 제1, 제2 실시 형태에서 설명한 2Tr 플래시 메모리(300)에서, 로우 디코더(330)를 기입용과 판독용으로 분할하여 사용하는 것이다. 도 39는 본 실시 형태에 따른 시스템 LSI(1)가 구비하는 2Tr 플래시 메모리(300)의 블록도이다.
도시하는 바와 같이, 본 실시 형태에 따른 2Tr 플래시 메모리(300)의 구성은, 상기 제1 실시 형태에서 설명한 도 8에 도시하는 구성에서, 로우 디코더(330)를 폐하고, 기입용 디코더(370) 및 셀렉트 게이트 디코더(380)를 추가한 것이다. 바꾸어 말하면, 로우 디코더(330)가 기입용 디코더(370)와 셀렉트 게이트 디코더(380)를 포함하는 것이다.
기입용 디코더(370)는 기입 시에 워드선 WL0∼WLm 중 어느 하나를 선택하고, 선택 워드선에 정전위 Vpp2를 인가한다. 또한, 소거 시에, 전 워드선에 부전위 VBB를 인가한다. 또한, 판독 시에, 모든 셀렉트 게이트선 SG0∼SGm에 부전위 VBB를 인가한다.
셀렉트 게이트 디코더(380)는 판독 시에 셀렉트 게이트선 SG0∼SGm 중 어느 하나를 선택하고, 선택 셀렉트 게이트선에 정전위를 인가한다.
다음으로, 상기 기입용 디코더(370) 및 셀렉트 게이트 디코더(380)에 대하여, 도 40을 이용하여 설명한다. 도 40은 본 실시 형태에 따른 기입용 디코더, 셀렉트 게이트 디코더, 및 메모리 셀 어레이의 일부 영역의 회로도이다.
우선, 셀렉트 게이트 디코더(380)의 구성에 대하여 설명한다. 셀렉트 게이트 디코더(380)는 로우 어드레스 디코드 회로(730), 및 스위치 소자군(720)을 구비하고 있다. 로우 어드레스 디코드 회로(730)는 전원 전압 Vcc1(≒3.3V)에서 동작하고, (i+1) 비트의 로우 어드레스 신호 RA0∼RAi를 디코드하여 로우 어드레스 디코드 신호를 얻는다. 로우 어드레스 디코드 회로(730)는, 셀렉트 게이트선 SG0∼SGm마다 설치된 NAND 회로(731) 및 인버터(732)를 갖고 있다. NAND 회로(731)는 로우 어드레스 신호 RA0∼RAi의 각 비트의 NAND 연산을 행한다. 그리고, 인버터(732)가 NAND 연산 결과를 반전하여, 로우 어드레스 디코드 신호로서 출력한다.
스위치 소자군(720)은 n 채널 MOS 트랜지스터(721)를 갖고 있다. n 채널 MOS 트랜지스터(721)는 셀렉트 게이트선 SG0∼SGm마다 설치되어 있다. 그리고, 인버터(732)의 출력이, n 채널 MOS 트랜지스터(721)의 전류 경로를 통하여, 셀렉트 게이트선 SG0∼SGm에 공급된다. 또한, n 채널 MOS 트랜지스터(721)의 게이트에는 제어 신호 ZISOG가 입력된다.
다음으로, 기입용 디코더(370)의 구성에 대하여 설명한다. 기입용 디코더(370)는 로우 어드레스 디코드 회로(700) 및 스위치 소자군(710)을 구비하고 있다. 로우 어드레스 디코드 회로(700)는 (i+1) 비트의 로우 어드레스 신호 RA0∼RAi를 디코드하여 로우 어드레스 디코드 신호를 얻는다. 이 로우 어드레스 디코드 신호가 워드선 WL0∼WLm에 공급된다. 로우 어드레스 디코드 회로(700)는 워드선 WL0∼WLm마다 설치된 NAND 회로(701) 및 인버터(702)를 갖고 있다. NAND 회로(701) 및 인버터(702)는, 정전원 전압 노드가 전원 전압 노드 VCGNW에 접속되고, 부전원 전압 노드가 전원 전압 노드 VCGPW에 접속되어 있다. 그리고, 로우 어드레스 신호 RA0∼RAi의 각 비트의 NAND 연산을 행한다. 전원 전압 노드 VCGNW, VCGPW에는, 도시하지 않은 승압 회로가 발생하는 정전압 Vpp2, 및 부전압 VBB 또는 0V가 공급된다. 그리고, 인버터(702)가 NAND 연산 결과를 반전하여, 로우 어드레스 디코드 신호로서 출력한다.
스위치 소자군(710)은 인버터(711) 및 n 채널 MOS 트랜지스터(712)를 갖고 있다. 인버터(711) 및 n 채널 MOS 트랜지스터(712)는 셀렉트 게이트선 SG0∼SGm마다 설치되어 있다. 인버터(711)에는 제어 신호 PRGH가 입력되고, 인버터(711)는 제어 신호 PRGH를 반전시킨다. 또, 제어 신호 PRGH는 기입 시에 "H" 레벨로 되는 신호이다. 인버터(711)는 정전원 전압 노드가 VNW 노드에 접속되고, 부전원 전압 노드가 전원 전압 노드 VSGPW 노드에 접속되어 있다. VNW 노드에는 예를 들면 0V가 인가되고, 전원 전압 노드 VSGPW 노드에는 부전압 VBB가 공급된다. n 채널 MOS 트랜지스터(112)의 전류 경로의 일단은 인버터(711)의 출력 노드에 접속되고, 타단은 셀렉트 게이트선 SG0∼SGm에 접속되어 있다. n 채널 MOS 트랜지스터(712)의 게이트에는 제어 신호 WSG가 입력된다.
도 41은 도 40에 도시하는 메모리 셀 어레이(310), 셀렉트 게이트 디코더(380), 및 기입용 디코더(370)의, 일부 영역의 단면도를 모식적으로 도시하는 도면이다. 도 41에서는 특히, 1개의 메모리 셀 MC, 인버터(702, 732), 및 MOS 트랜지스터(712, 721)와 함께, I/O 회로(500)의 일부에 대해서도 도시하고 있다.
도시하는 바와 같이, 반도체 기판(600)의 표면 내에는, 상호 이격된 n형 웰 영역(601, 750, 751), 및 p형 웰 영역(770, 771)이 형성되어 있다. n형 웰 영역(750)은 기입용 디코더(370) 내의 인버터(702)를 형성하기 위한 것이다. 또한, n형 웰 영역(601)은 기입용 디코더(370) 내의 n 채널 MOS 트랜지스터(712), 메모리 셀 어레이(310) 내의 메모리 셀 MC, 및 셀렉트 게이트 디코더(380) 내의 n 채널 MOS 트랜지스터(721)를 형성하기 위한 것이다. 또한, n형 웰 영역(751) 및 p형 웰 영역(770)은, 셀렉트 게이트 디코더(380) 내의 인버터(732)의 일부를 형성하기 위한 것이다. p형 웰 영역(771)은 I/O 회로(500) 내의 MOS 트랜지스터를 형성하기 위한 것이다.
n형 웰 영역(750)의 표면 내에는 또한 p형 웰 영역(752)이 형성되어 있다. 그리고, n형 웰 영역(750) 상 및 p형 웰 영역(752) 상에, 각각 인버터(702)에 포함되는 p 채널 MOS 트랜지스터(753, 754)가 형성되어 있다. 또한, n형 웰 영역(750)은 VCGNW 노드에 접속되고, p형 웰 영역(752)은 VCGPW 노드에 접속되어 있다.
n형 웰 영역(601)의 표면 내에는 또한 p형 웰 영역(602, 755, 756)이 형성되어 있다. 그리고, p형 웰 영역(755, 602, 756) 상에는, 각각 기입용 디코더(370) 내의 MOS 트랜지스터(712), 메모리 셀 MC, 및 셀렉트 게이트 디코더(380) 내의 MOS 트랜지스터(721)가 형성되어 있다. 또한, 메모리 셀의 선택 트랜지스터 ST는 단층 게이트로서 도시되어 있지만, 메모리 셀 트랜지스터 MT와 마찬가지로 적층 게이트 구조이어도 된다. p형 웰 영역(755, 756)은 VSGPW 노드에 접속되어 있다.
n형 웰 영역(751) 상에는 인버터(732) 내의 p 채널 MOS 트랜지스터(757)가 형성되고, 또한 p형 웰 영역(770) 상에는 인버터(732) 내의 n 채널 MOS 트랜지스터(758)가 형성되어 있다. 그리고, n형 웰 영역(751)에는 전압 Vcc1이 공급된다. 또한, p형 웰 영역(771) 상에는 I/O 회로(500)에 포함되는 MOS 트랜지스터(759)가 형성되어 있다.
또한, 인버터(702) 내의 MOS 트랜지스터(753, 754)와, MOS 트랜지스터(712, 721)가 갖는 게이트 절연막(760)은, 그 막 두께가 예를 들면 40㎚이다. 또한, 인버터(732)와 MOS 트랜지스터(759)가 갖는 게이트 절연막(761)의 막 두께는, 게이트 절연막(760)보다 얇은, 예를 들면 11㎚(또는 6∼12㎚)이다. 이하에서는, 게이트 절연막 두께가 40㎚인 MOS 트랜지스터를 FHV 트랜지스터, 11㎚인 MOS 트랜지스터를 FLV 트랜지스터라고 부르기로 한다.
또한, 도 41에서는 1개의 메모리 셀 MC, 인버터(702, 732), 및 MOS 트랜지스터(712, 721)와 함께, I/O 회로(500)의 일부만 설명하고 있다. 그러나, NAND형 플래시 메모리(100)의 로우 디코더(130), 3Tr-NAND형 플래시 메모리(200)의 로우 디 코더(230), 2Tr 플래시 메모리(300)의 기입용 디코더(370) 및 MOS 트랜지스터(721)는, FHV 트랜지스터로 형성된다. 또한, 2Tr 플래시 메모리(300)의 셀렉트 게이트 디코더(380)에서의 MOS 트랜지스터(721) 이외의 영역 및 I/O 회로(500)는 FLV 트랜지스터로 형성된다.
다음으로, 상기 구성의 2Tr 플래시 메모리의 동작에 대하여, 도 40을 이용하여, 특히 기입용 디코더(370) 및 셀렉트 게이트 디코더(380)에 주목하면서 설명한다.
<기입 동작>
우선, 기입 동작을 시작함에 있어서, VCGNW 노드에는 Vpp2가 공급된다. VCGPW 노드의 전위는 항상 0V이다. 또한, VSGPW 노드에는 부전위 VBB가 공급된다.
그리고, 외부로부터 어드레스 신호가 입력된다. 그렇게 하면, 선택 워드선에 대응하는 NAND 게이트(701)의 출력은 "L" 레벨이기 때문에, 인버터(702)의 출력은 VCGNW=Vpp2로 된다. 한편, 비선택 워드선에 대응하는 NAND 게이트(701)의 출력은 "H" 레벨이기 때문에, 인버터(702)의 출력은 0V(VCGPW 노드의 전위)로 된다. 그 결과, 선택 워드선의 전위는 VCGNW=Vpp2, 비선택 워드선의 전위는 VCGPW=0V로 된다.
또한, 제어 신호 PRGH가 "H" 레벨(Vcc1)로 된다. 따라서, 인버터(711)의 출력은 VBB(VSGPW 노드의 전위)로 된다. 그리고, 제어 신호 WSG가 "H" 레벨(Vcc1)로 되기 때문에, n 채널 MOS 트랜지스터(712)는 모두 온 상태로 된다. 그 결과, 모든 셀렉트 게이트선 SG0∼SGm의 전위는 VBB로 된다.
또한, 제어 신호 ZISOG는, 기입 동작 시에는 "L" 레벨(0V)로 되어 있어, n 채널 MOS 트랜지스터(721)는 오프 상태이다. 따라서, 셀렉트 게이트 디코더(380)와 셀렉트 게이트선 SG0∼SGm은 전기적으로 분리되어 있다.
또한, 메모리 셀 어레이(310)가 형성되는 p형 웰 영역(602)의 전위 VPW를 부전위 VBB로 한다.
이상과 같이 하여, 선택 워드선 WL에 Vpp2가 공급되고, 비선택 워드선에 0V가 공급되고, 전 셀렉트 게이트선 SG0∼SGm에 VBB가 공급되고, 웰 영역(602)에 VBB가 공급된다. 이 상태에서, 비트선 BL에 0V 또는 VBB가 인가됨으로써, 선택 워드선 WL에 접속된 메모리 셀 MC에 데이터가 기입된다.
<소거 동작>
소거 동작이 개시되면, 기입용 디코더(370)는 p형 웰 영역(602)의 전위 VPW를 Vpp2로 한다. 또한, VCGNW 노드에는 Vcc2가 공급되고, VCGPW 노드에는 부전위 VBB가 공급된다. VSCPW 노드의 전위는 항상 0V로 되어 있다.
소거 시에, 전 워드선 WL0∼WLm에 대응하는 NAND 게이트(701)의 출력은 "H" 레벨이기 때문에, 인버터(702)의 출력은 VBB(VCGPW 노드의 전위)로 된다. 그 결과, 워드선 WL0∼WLm의 전위는 VBB로 된다. 또한, 제어 신호 WSG가 "L" 레벨(0V)로 되기 때문에, n 채널 MOS 트랜지스터(712)는 모두 오프 상태로 된다. 또한, 제어 신호 ZISOG는, 소거 동작 시에도 "L" 레벨(0V)로 되어 있어, n 채널 MOS 트랜지스터(721)는 오프 상태이다. 그 결과, 전 셀렉트 게이트선 SG0∼SGm은 플로팅 상태로 된다.
이상과 같이 하여, 전 워드선 WL0∼WLm에 VBB가 공급되고, 전 셀렉트 게이트선 SC0∼SGm이 플로팅으로 되어, 웰 영역(602)에 Vpp2가 공급된다. 그 결과, 메모리 셀 트랜지스터 MT의 플로팅 게이트로부터 전자가 방출되어, 데이터의 소거가 행하여진다.
<판독 동작>
우선, 로우 어드레스 디코드 회로(730)의 NAND 게이트(731)에 로우 어드레스 신호 RA가 입력된다. 선택 셀렉트 게이트선에 대응하는 NAND 게이트(731)의 출력은 "L", 비선택 셀렉트 게이트선에 대응하는 NAND 게이트(731)의 출력은 "H"이다. 그리고, NAND 게이트(731)의 출력이 인버터(732)에 의해서 반전되어, Vcc1 레벨의 로우 어드레스 디코드 신호로서 출력된다.
판독 시에, 제어 신호 ZISOG, WSG는 각각 "H" 레벨, "L" 레벨로 되어 있다. 따라서, MOS 트랜지스터(712)는 오프 상태로 되어 있어, 셀렉트 게이트선 SG0∼SGm은 기입용 디코더(370)와 전기적으로 분리되어 있다. 또한, MOS 트랜지스터(721)는 온 상태로 되어 있다. 따라서, 로우 어드레스 디코드 회로(730)로부터 공급되는 Vcc1 레벨의 신호가 셀렉트 게이트선에 공급된다. 즉, 선택 셀렉트 게이트선에는 Vcc1이 인가되고, 비선택 셀렉트 게이트선에는 0V가 인가된다.
또한, 전 워드선은 0V로 되어 있다.
이상과 같이 하여, 선택 셀렉트 게이트선에 접속된 선택 트랜지스터가 온 상태로 되어, 비트선에 전압을 인가함으로써, 메모리 셀 MC로부터 데이터가 판독된다.
상기한 바와 같이, 셀렉트 게이트선 SG에는, 기입 시에 기입용 디코더(370)로부터 부전위 VBB가 인가되고, 판독 시에는 셀렉트 게이트선 디코더로부터 정전위 Vcc1이 인가된다. 따라서, 기입 시에 셀렉트 게이트선 SG와 셀렉트 게이트 디코더(380)를 전기적으로 분리하기 위해서, MOS 트랜지스터(721)가 설치되고, 판독 시에 셀렉트 게이트선 SG와 기입용 디코더(370)를 전기적으로 분리하기 위해서, MOS 트랜지스터(712)가 설치되어 있다. 또한, 기입 동작 및 소거 동작의 상세에 대해서는, 예를 들면 일본특허출원 2003-209312호 명세서에 기재된 방법을 이용할 수 있다.
다음으로, 상기 FHV 트랜지스터 및 FLV 트랜지스터의 제조 방법을, 메모리 셀과 더불어 설명한다. 도 42 내지 도 49는 본 실시 형태에 따른 플래시 메모리의 제조 공정을 순차적으로 도시하는 단면도로서, 도 41에서의 MOS 트랜지스터(712)(FHV 트랜지스터), 메모리 셀 어레이(310), MOS 트랜지스터(721)(FHV 트랜지스터), 및 MOS 트랜지스터(758)(FLV 트랜지스터)의 구조를 보다 상세하게 도시하고 있다. 또한, 메모리 셀 어레이(310)는 워드선 WL을 따른 방향에 대하여 도시하고 있다.
우선, 도 42에 도시하는 바와 같이, 비소, 인 등의 n형 불순물을, 실리콘 기판(600)의 표면 영역 내에 이온 주입한다. 계속해서, 갈륨, 붕소 등의 p형 불순물을 실리콘 기판(600)의 표면 영역 내에 이온 주입한다. 그리고, 고온의 열 처리를 행함으로써, 도입한 불순물을 활성화시킨다. 그 결과, 도 42에 도시하는 바와 같이, 실리콘 기판(600)의 표면 영역 내에 n형 웰 영역(601)이 형성되고, n형 웰 영 역(601)의 표면 영역 내에 p형 웰 영역(755, 602, 756)이 형성된다. 계속해서, STI 기술을 이용하여 소자 분리 영역(620)을 형성한다. 소자 분리 영역(620)의 형성 방법은 제1 실시 형태에서 설명한 바와 같다.
다음으로, 도 43에 도시하는 바와 같이, 실리콘 기판(600) 상에, 메모리 셀 트랜지스터 MT 및 선택 트랜지스터 ST의 게이트 절연막(603)을 형성한다. 게이트 절연막(603)은, 예를 들면 열 산화법에 의해 형성된 실리콘 산화막이고, 그 막 두께는 예를 들면 8㎚이다. 계속해서, 게이트 절연막(166) 상에, 아몰퍼스 실리콘층(604)을 예를 들면 60㎚의 막 두께로 형성한다. 아몰퍼스 실리콘층(604)은 메모리 셀 트랜지스터 MT의 플로팅 게이트 및 선택 트랜지스터 ST의 셀렉트 게이트로서 기능한다. 그 후, 포토리소그래피 기술과, RIE 등의 이방성의 에칭에 의해, 아몰퍼스 실리콘층(604)을 패터닝한다. 즉, 메모리 셀 트랜지스터 MT가 형성되는 영역에서는, 워드선 방향을 따라서 인접하는 메모리 셀 트랜지스터 사이에서 플로팅 게이트가 분리되도록, 아몰퍼스 실리콘층(604)이 패터닝된다. 계속해서, 예를 들면 CVD법에 의해, 다결정 실리콘층(604) 상에 게이트간 절연막(605)을 형성한다. 그 후, 포토리소그래피 기술과 에칭에 의해, 메모리 셀 어레이(310)가 형성되는 영역 이외의 영역에 있는, 게이트 절연막(603), 아몰퍼스 실리콘층(604), 및 게이트간 절연막(605)을 제거하여, 도 43에 도시하는 구조를 얻는다.
다음으로, 도 44에 도시하는 바와 같이, 메모리 셀 어레이(310)를, 예를 들면 나이트라이드막 등으로 보호하면서, 실리콘 기판(600) 상에, 예를 들면 열 산화법에 의해, 예를 들면 막 두께 40㎚의 실리콘 산화막(760)을 형성한다. 실리콘 산 화막(760)은 FHV 트랜지스터의 게이트 절연막으로서 이용된다. 다음으로, 메모리 셀 어레이와 FHV 트랜지스터의 형성 영역 이외에 있는 게이트 절연막(760)을 제거하여, 실리콘 기판(600)을 노출시킨다.
다음으로, 도 45에 도시하는 바와 같이, 메모리 셀 어레이(310) 및 FHV 트랜지스터 형성 영역을, 예를 들면 나이트라이드막 등으로 보호하면서, 실리콘 기판(600) 상에, 예를 들면 열 산화법에 의해, 예를 들면 막 두께 11㎚의 실리콘 산화막(761)을 형성한다. 실리콘 산화막(761)은 FLV 트랜지스터의 게이트 절연막으로서 이용된다. 다음으로, 메모리 셀 어레이, FHV 트랜지스터, 및 FLV 트랜지스터의 형성 영역 이외에 있는 게이트 절연막(761)을 제거한다. 그리고, 나이트라이드막을 제거한다.
계속해서, 도 46에 도시하는 바와 같이, 게이트간 절연막(605) 상 및 게이트 절연막(760, 761) 상에, CVD법 등에 의해 막 두께 40㎚의 다결정 실리콘층(621)을 형성한다. 다결정 실리콘층(621)은 메모리 셀 트랜지스터 MT의 컨트롤 게이트, 선택 트랜지스터 ST의 셀렉트 게이트, FHV 트랜지스터, 및 FLV 트랜지스터의 게이트로서 이용된다.
그 후, 포토리소그래피 기술과 RIE에 의해, 셀렉트 게이트선으로 되는 다결정 실리콘층(621)의 일부와, 그 하부에 있는 게이트간 절연막(605)을 제거하여, 컨택트홀 CH12를 형성한다. 그리고, 다결정 실리콘층(621) 상에, 다시 다결정 실리콘층(622)을 형성하여, 컨택트홀 CH12를 매립한다. 다결정 실리콘층(622)은 다결정 실리콘층(621)과 함께, 메모리 셀 트랜지스터 MT의 컨트롤 게이트, 선택 트랜지 스터 ST의 셀렉트 게이트, FHV 트랜지스터, 및 FLV 트랜지스터의 게이트로서 이용된다.
다음으로, 도 49에 도시하는 바와 같이, 포토리소그래피 기술과 RIE에 의해, 다결정 실리콘층(621, 622), 게이트간 절연막(605), 아몰퍼스 실리콘층(604), 및 게이트 절연막(603, 760, 761)을 패터닝하여, 각 MOS 트랜지스터의 게이트 전극을 형성한다.
그 후에는, p형 웰 영역(755, 602, 756), 및 실리콘 기판(600)의 표면 영역 내에, 각 게이트 전극을 마스크로 하여 n형 불순물을 이온 주입한다. 그리고, 도입한 불순물을 열 처리에 의해 활성화함으로써, 소스 또는 드레인으로서 기능하는 n+형 불순물 확산층을 형성한다. 이에 의해, 메모리 셀 트랜지스터, 선택 트랜지스터, FHV 트랜지스터, 및 FLV 트랜지스터가 완성된다.
그 후에는, 층간 절연막이나 다층 금속 배선층을 형성하여, LSI(1)를 완성한다.
본 실시 형태에 따른 LSI이면, 상기 제1 실시 형태에서 설명한 (1) 내지 (4)의 효과 및 제2 실시 형태에서 설명한 (5)의 효과 외에, 하기 (6) 내지 (8)의 효과를 얻을 수 있다.
(6) 프로세스 코스트를 저감할 수 있다.
본 실시 형태에 따른 구성이면, 2Tr 플래시 메모리(300)의 로우 디코더(330)는 기입용 디코더(370) 및 셀렉트 게이트 디코더(380)를 갖고 있다. 기입용 디코 더(370)는, 워드선에 전압을 인가함과 함께, 기입 시에 셀렉트 게이트선에 부전압 VBB를 인가한다. 셀렉트 게이트 디코더(380)는 판독 시에 어느 하나의 셀렉트 게이트선에 정전압 Vcc1을 인가한다.
즉, 셀렉트 게이트선에 전압을 인가하는 디코더 회로가, 기입/소거용과 판독용으로 설치되어 있다. 기입/소거용으로서 이용되는 기입용 디코더(370)는, 부전압 VBB를 이용하기 때문에, 비교적 막 두께가 큰 게이트 절연막을 갖는 MOS 트랜지스터(FHV 트랜지스터)로 형성할 필요가 있다(본 실시 형태에서는 40㎚). 한편, 판독용에 이용되는 셀렉트 게이트 디코더(380)는, 비교적 막 두께가 작은 게이트 절연막을 갖는 MOS 트랜지스터(FLV 트랜지스터)로 형성할 수 있다(본 실시 형태에서는 11㎚).
이 점에서, NAND형 플래시 메모리(100), 3Tr-NAND형 플래시 메모리(200)에서는, 큰 정전압 Vpp1(예를 들면 20V)을 사용하고 있다. 한편, I/O 회로(500) 등의 로직 회로는 정전압 Vcc1에서 동작한다. 그래서, 본 실시 형태에서는, 기입용 디코더(370)를, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)의 로우 디코더(130, 230)에 이용되는 MOS 트랜지스터(FHV 트랜지스터)에 의해서 형성하고 있다. 한편, 셀렉트 게이트 디코더(380)를, I/O 회로(500) 등에 이용되는 MOS 트랜지스터(FLV 트랜지스터)에 의해서 형성하고 있다.
이와 같이, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)와 서로 다른 전압을 이용하는 2Tr 플래시 메모리의 로우 디코더(330)(기입용 디코더 및 셀렉트 게이트 디코더(380))를, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래 시 메모리(200)의 로우 디코더(130, 230)와 동일한 MOS 트랜지스터로 형성할 수 있다. 따라서, 제조 프로세스가 간략화되어, 프로세스 코스트를 저감할 수 있다.
또한, MOS 트랜지스터(721)를 설치함으로써, 셀렉트 게이트 디코더(380)는 기입 시에 셀렉트 게이트선과 분리된다. 이에 의해, 부전압 VBB가 로우 어드레스 디코드 회로(730)에 인가되는 것을 방지할 수 있다. 또한, 셀렉트 게이트선에는, 기입 시에 부전위 VBB가 인가된다는 점으로부터, MOS 트랜지스터(721)는 FHV 트랜지스터로 형성하는 것이 바람직하다.
(7) 시스템 LSI의 동작 성능을 향상시킬 수 있다.
2Tr 플래시 메모리(300)는 MCU(400)가 동작하기 위한 프로그램을 보유하고 있다. 그렇게 하면, 2Tr 플래시 메모리(300)에 대하여 고속 동작이 요구되는 것은 MCU(400)가 2Tr 플래시 메모리(300)로부터 프로그램을 불러낼 때로서, 즉 데이터의 판독 동작 시이다. 한편, 기입 동작 시 및 소거 동작 시에는, 특히 고속 동작은 요구되지 않는다. 왜냐하면, 2Tr 플래시 메모리(300)에 관하여 기입/소거를 행하는 것은, 제품 출하 시의 프로그램의 기입, 또는 버전업에 수반하는 프로그램의 재기입 시 등이기 때문이다. 이 장면에서는 NAND형 플래시 메모리(100) 정도의 고속성조차 필요로 하지 않는다.
이 점에서, 본 실시 형태에 따른 2Tr 플래시 메모리(300)는, FHV 트랜지스터로 형성된 기입용 디코더(370)와, FLV 트랜지스터로 형성된 셀렉트 게이트 디코더(380)를 구비하고 있다. 따라서, 2Tr 플래시 메모리의 기입/소거 동작은 NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)와 동일한 정도이지만, 판독 동작은 NAND형 플래시 메모리(100) 및 3개 r-NAND형 플래시 메모리(200)보다 압도적으로 빠르다.
2Tr 플래시 메모리(300)는 정전압 Vpp2(=10V)와 부전압 VBB(-6V)를 이용한다. 따라서, 2Tr 플래시 메모리(300) 내의 MOS 트랜지스터에의 최대 인가 전압은 10V 정도이다. 그렇게 하면, 본래, 게이트 절연막 두께가 18∼20㎚의 MOS 트랜지스터를 사용할 수 있다. 그러나, 본 실시 형태에서는, 2Tr 플래시 메모리(300)의 로우 디코더(330) 내의 MOS 트랜지스터에, NAND형 플래시 메모리(100)에서 사용되는 FHV 트랜지스터(게이트 절연막 두께=40㎚)를 유용하고 있다. 그렇게 하면, 로우 디코더(330)를 모두 FHV 트랜지스터로 형성하면, 2Tr 플래시 메모리(300)는 기입/소거/판독의 모든 동작이 늦어진다.
따라서, 본 실시 형태에서는 로우 디코더(330)를 기입/소거용과, 판독용으로 별개로 함으로써, 판독용 디코더를 FLV 트랜지스터로 형성할 수 있도록 하고 있다. 그 결과, 판독 동작을 고속화할 수 있다. 이 때, 기입/소거용의 디코더는 게이트 절연막 두께 40㎚의 FHV 트랜지스터로 형성되지만, 상술한 바와 같이, 기입/소거에는 NAND형 플래시 메모리(100)정도의 고속성조차 요구되지 않기 때문에, 동작상 문제가 발생하는 일은 없다. 또한, NAND형 플래시 메모리(100) 및 로직 회로에 사용되고 있는 MOS 트랜지스터를 유용하지 않고서, 게이트 절연막 두께 18∼20㎚의 MOS 트랜지스터를 이용하여 로우 디코더(330)를 형성한 경우에 비해서도, 판독용의 디코더를 FLV 트랜지스터로 형성하고 있기 때문에, 판독 동작을 고속화할 수 있다.
이상과 같이, 고속 동작이 가능한 2Tr 플래시 메모리에 MCU(400)의 프로그램 을 보유시킴으로써, 시스템 LSI(1)의 동작 속도가 향상된다.
(8) 2Tr 플래시 메모리의 점유 면적을 삭감할 수 있다.
본 실시 형태와 같이, 2Tr 플래시 메모리(300)의 로우 디코더를 기입/소거용과 판독용으로 별도로 함으로써, 기입용 디코더(370)에는 스피드가 요구되지 않는다. 또한, 기입용 디코더(370)에 포함되는 FHV 트랜지스터에 인가되는 전압은, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)에서의 20V보다 낮은 10V이다. 따라서, 2Tr 플래시 메모리(300)에서의 FHV 트랜지스터의 채널 길이를, NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)에서의 FHV 트랜지스터보다 짧게 할 수 있다. 또한, FLV 트랜지스터는 그 취급하는 전압이 3V 정도이기 때문에, FHV 트랜지스터보다 치수를 작게 할 수 있음은 물론이다.
도 50은 NAND형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)에 포함되는 FHV 트랜지스터, 2Tr 플래시 메모리(300)에 포함되는 FHV 트랜지스터, 및 2Tr 플래시 메모리(300)에 포함되는 FLV 트랜지스터의 단면도이다.
도시하는 바와 같이, 디자인 룰 0.13㎛로 가공을 행한 경우, NAND형 플래시 메모리(100) 및 3Tr-NANTD형 플래시 메모리(200)의 예를 들면 로우 디코더(130, 230)에 이용되는 FHV 트랜지스터의 채널 길이는 약 1.8㎛ 정도로 된다. 한편, 2Tr 플래시 메모리(300)의 기입용 디코더(370)에 이용되는 FHV 트랜지스터의 채널 길이는 약 0.7㎛ 정도로 된다. 그리고, FLV 트랜지스터의 채널 길이는 이들보다 작게 할 수 있다.
이와 같이, 동일한 FHV 트랜지스터이더라도, 2Tr 플래시 메모리(300)는 NAND 형 플래시 메모리(100) 및 3Tr-NAND형 플래시 메모리(200)보다 낮은 전압을 취급하기 때문에, 그 채널 길이를 작게 할 수 있다. 또한, 판독용 디코더(380)를 FLV 트랜지스터로 형성하고 있다. 따라서, 2Tr 플래시 메모리(200)의 로우 디코더의 면적을 작게 할 수 있다.
다음으로, 본 발명의 제4 실시 형태에 따른 반도체 집적 회로에 대하여 설명한다. 본 실시 형태는, 상기 제1 내지 제3 실시 형태에서, 2Tr 플래시 메모리(300)의 메모리 셀 어레이(310)에 계층 비트선 방식을 채용한 것이다. 도 51은 본 실시 형태에 따른 2Tr 플래시 메모리(300)의 메모리 셀 어레이(310)의 회로도와 그 주변 회로도이다.
도시하는 바와 같이, 메모리 셀 어레이(310)는 (m+1)×(n+1)(단, m, n은 자연수)개의 메모리 셀 블록 BLK, 및 메모리 셀 블록 BLK마다 설치된 기입용 셀렉터 WSEL 및 판독용 셀렉터 RSEL을 갖고 있다. 또한, 도 51에서는 (2×2)개의 메모리 셀 블록 BLK만을 도시하고 있지만, 이 수는 특별히 한정되는 것이 아니다.
각각의 메모리 셀 블록 BLK는 복수의 메모리 셀 MC를 포함하고 있다. 메모리 셀 MC는, 제1 실시 형태에서 설명한, 2Tr 플래시 메모리의 메모리 셀 MC이다. 각각의 메모리 셀 블록 BLK에는, 메모리 셀 MC가 (4×4)개 포함되어 있다. 또한, 열 방향으로 배치된 메모리 셀 MC의 수는, 도 51에서는 4개이지만, 이 수도 일례에 지나지 않고, 예를 들면 8개나 16개 등이어도 되고, 한정되는 것이 아니다. 열 방향에서 인접하는 메모리 셀 MC끼리는 선택 트랜지스터 ST의 소스 영역 또는 메모리 셀 트랜지스터 MT의 드레인 영역을 공유하고 있다. 그리고, 4열로 나열되는 메모 리 셀의 메모리 셀 트랜지스터 MT의 드레인 영역은 4개의 로컬 비트선 LBL0∼LBL3에 각각 접속되어 있다. 로컬 비트선 LBL0∼LBL3의 일단은 기입용 셀렉터 WSEL에 접속되고, 타단은 판독용 셀렉터 RSEL에 접속되어 있다.
또한, 메모리 셀 어레이(310) 내에서, 동일 행의 메모리 셀 트랜지스터 MT의 제어 게이트가 각각 워드선 WL0∼WL(4m-1) 중 어느 하나에 공통 접속되어 있다. 또한, 동일 행의 선택 트랜지스터 ST의 게이트는 각각 셀렉트 게이트선 SG0∼SG(4m-1) 중 어느 하나에 공통 접속되어 있다. 상술한 로컬 비트선 LBL0∼LBL3는 각각의 메모리 셀 블록 BLK 내에서 메모리 셀 트랜지스터를 공통 접속하는 데 대하여, 워드선 WL 및 셀렉트 게이트선 SG는 동일 행에 있는 메모리 셀 트랜지스터 및 선택 트랜지스터를 메모리 셀 블록 사이에서도 공통 접속한다. 그리고, 워드선 WL0∼WL(4m-1)은 기입용 디코더(370)에 접속되고, 셀렉트 게이트선 SG0∼SG(4m-1)은 셀렉트 게이트 디코더(380)에 접속되어 있다. 또한, 선택 트랜지스터 ST의 소스 영역은 복수의 메모리 셀 블록 BLK 사이에서 공통 접속되고, 소스선 드라이버(360)에 접속되어 있다.
다음으로, 기입용 셀렉터 WSEL의 구성에 대하여 설명한다. 기입용 셀렉터 WSEL의 각각은, 4개의 MOS 트랜지스터(800∼803)를 구비하고 있다. MOS 트랜지스터(800∼803)의 전류 경로의 일단은 로컬 비트선 LBL0∼LBL3의 일단에 각각 접속되어 있다. 그리고, MOS 트랜지스터(800과 801)의 전류 경로의 타단이 공통 접속되고, MOS 트랜지스터(802와 803)의 전류 경로의 타단이 공통 접속되어 있다. 이 MOS 트랜지스터(800과 801)의 공통 접속 노드를 노드 N10, MOS 트랜지스터(802와 803)의 공통 접속 노드를 N11이라고 이하에서는 부르기로 한다. MOS 트랜지스터(800∼803)의 게이트는 기입용 컬럼 선택선 WCSL0∼WCSL(2m-1) 중 어느 하나에 접속되어 있다. 또한, 동일 행에 있는 기입용 셀렉터 WSEL에 포함되는 MOS 트랜지스터(800, 802)는, 동일한 기입용 컬럼 선택선 WCSLi(i : 1, 3, 5, …)에 접속되고, 동일 행에 있는 기입용 셀렉터 WSEL에 포함되는 MOS 트랜지스터(801, 803)는 동일한 기입용 컬럼 선택선 WCSL(2m-1)에 접속된다. 기입용 컬럼 선택선 WCSL0∼WCSL(2m-1)은 기입 시에 컬럼 디코더(320)에 의해서 선택된다.
기입용 셀렉터 WSEL 내의 노드 N10, N11은 각각 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1) 중 어느 하나에 접속되어 있다. 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1)의 각각은 동일 열에 있는 기입용 셀렉터 SEL의 노드 N10끼리 또는 노드 N11끼리 공통 접속한다. 그리고, 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1)은 기입 회로(350)에 접속되어 있다.
기입 회로(350)는 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1)마다 설치된 래치 회로(351)를 구비하고 있다. 그리고, 기입 시에, 각 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1)에 대응하는 기입 데이터를 래치한다.
다음으로, 판독용 셀렉터 RSEL의 구성에 대하여 설명한다. 판독용 셀렉터 RSEL의 각각은 4개의 MOS 트랜지스터(810∼813)를 구비하고 있다. MOS 트랜지스터(810∼813)의 전류 경로의 일단은 로컬 비트선 LBL0∼LBL3의 타단에 각각 접속되어 있다. 그리고, MOS 트랜지스터(810∼813)의 전류 경로의 타단은 상호 공통 접속되어 있다. MOS 트랜지스터(810∼813)의 공통 접속 노드를 노드 N20라고 이하에서는 부르기로 한다. MOS 트랜지스터(810∼813)의 게이트는 각각 서로 다른 판독용 컬럼 선택선 RCSL0∼RCSL(4m-1)에 접속되어 있다. 또한, 동일 행에 있는 판독용 셀렉터 RSEL에 포함되는 MOS 트랜지스터(810∼813)의 각각은 동일한 판독용 컬럼 선택선 RCSL0∼RCSL(4m-1)에 접속되어 있다. 판독용 컬럼 선택선 RCSL0∼RCSL(4m-1)은 판독 시에 컬럼 디코더(320)에 의해서 선택된다.
판독용 셀렉터 RSEL 내의 노드 N20는 판독용 글로벌 비트선 RGBL0∼RGBL(n-1) 중 어느 하나에 접속되어 있다. 판독용 글로벌 비트선 RGBL0∼RGBL(n-1)의 각각은 동일 열에 있는 판독용 셀렉터 RSEL 내의 노드 N20끼리 공통 접속한다. 그리고, 판독용 글로벌 비트선 RGBL0∼RGBL(n-1)은 컬럼 셀렉터 CS를 통하여 센스 앰프(340)에 접속되어 있다.
컬럼 셀렉터 CS는 판독용 글로벌 비트선 RGBL0∼RGBL(n-1)마다 설치된 MOS 트랜지스터(720)를 구비하고 있다. MOS 트랜지스터(720) 각각의 게이트는 컬럼 디코더(320)에 의해서 선택된다.
본 실시 형태에 따른 메모리 셀 어레이(310)의 구성은 다음과 같이도 설명할 수 있다. 즉, 메모리 셀 어레이(310) 내에는 복수의 메모리 셀 MC가 매트릭스 형상으로 배치되어 있다. 동일 행에 있는 메모리 셀 MC의 메모리 셀 트랜지스터 MT의 제어 게이트는 워드선에 공통 접속되고, 동일 행에 있는 메모리 셀의 선택 트랜지스터의 게이트는 셀렉트 게이트선에 접속되어 있다. 그리고, 동일 열에 있는 4개의 메모리 셀 MC의 메모리 셀 트랜지스터 MT의 드레인은 로컬 비트선 LBL0∼LBL3 중 어느 하나에 공통 접속되어 있다. 즉, 메모리 셀 어레이(310) 내의 복수의 메 모리 셀 MC는, 일렬로 나열된 4개의 메모리 셀 MC마다, 서로 다른 로컬 비트선 LBL0∼LBL3 중 어느 하나에 접속되어 있다. 그리고, 동일 열에 있는 로컬 비트선 LBL0 및 동일 열에 있는 로컬 비트선 LBL1의 일단은 각각 MOS 트랜지스터(800, 801)를 통하여 동일한 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1)의 어느 하나에 공통 접속되어 있다. 또한, 동일 열에 있는 로컬 비트선 LBL2 및 동일 열에 있는 로컬 비트선 LBL3의 일단은 각각 MOS 트랜지스터(802, 803)를 통하여 동일한 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1) 중 어느 하나에 공통 접속되어 있다. 그리고, 동일 열에 있는 로컬 비트선 LBL0∼LBL3의 타단은 MOS 트랜지스터(810∼813)를 통하여 동일한 판독용 글로벌 비트선 RGBL0∼RGBL(n-1) 중 어느 하나에 공통 접속되어 있다. 그리고, 메모리 셀 MC의 선택 트랜지스터 ST의 소스는 공통 접속되고, 소스선 드라이버에 접속되어 있다. 상기 구성의 메모리 셀 어레이에서, 동일한 로컬 비트선에 접속된 4개의 메모리 셀 MC가 4열 모여, 1개의 메모리 셀 블록 BLK가 구성되어 있다. 동일 열의 메모리 셀 블록은 공통의 기입용 글로벌 비트선 및 판독용 글로벌 비트선에 접속되어 있다. 한편, 서로 다른 열에 있는 메모리 셀 블록 BLK는 각각 서로 다른 기입용 글로벌 비트선 및 판독용 글로벌 비트선에 접속되어 있다. 또한, 메모리 셀 블록 내의 메모리 셀 수, 판독용 글로벌 비트선 RGBL, 및 기입용 글로벌 비트선 WGBL의 개수는 본 예에 한정된 것이 아니다.
또한, 상기 구성에서, 기입용 셀렉터 WSEL 내의 MOS 트랜지스터(800∼803) 및 판독용 셀렉터 RSEL 내의 MOS 트랜지스터(810∼813)는 FHV 트랜지스터에 의해서 형성된다. 한편, 컬럼 셀렉터 CS 내의 MOS 트랜지스터(720)는 FLV 트랜지스터에 의해서 형성된다.
다음으로, 상기 메모리 셀 어레이(310) 및 컬럼 셀렉터 CS의 단면 구조에 대하여, 도 52를 이용하여 설명한다. 도 52는 메모리 셀 어레이(310) 및 컬럼 셀렉터 CS의 일부 영역의, 비트선 방향을 따른 단면을 도시하는 개략도이다.
도시하는 바와 같이, p형 실리콘 기판(600)의 표면 영역 내에는 n형 웰 영역(601) 및 p형 웰 영역(772)이 형성되어 있다. 그리고, n형 웰 영역(601)의 표면 영역 내에 상호 이격된 p형 웰 영역(602, 820, 821)이 형성되어 있다. p형 웰 영역(602)은, 상기 제1 내지 제3 실시 형태에서 설명한 바와 같이, 메모리 셀 MC를 형성하기 위한 것이다. 한편, p형 웰 영역(820, 821)은 각각 기입용 셀렉터 WSEL 및 판독용 셀렉터 RSEL을 형성하기 위한 것이다. 그리고, p형 웰 영역(820) 상에 MOS 트랜지스터(800∼803)가 형성되고, p형 웰 영역(821) 상에 MOS 트랜지스터(810∼813)가 형성되어 있다. MOS 트랜지스터(800∼803)의 전류 경로의 일단은 기입용 글로벌 비트선 WGBL0∼WGBL(2n-1)에 접속되고, 타단은 로컬 비트선 LBL0∼LBL3에 접속되어 있다. 또한, MOS 트랜지스터(810∼813)의 일단은 판독용 글로벌 비트선 RGBL0∼RGBL(n-1)에 접속되고, 타단은 로컬 비트선 LBL0∼LBL3에 접속되어 있다.
또한, 실리콘 기판(600) 상에는, p형 웰 영역(772) 상에 컬럼 셀렉터 CS 내의 MOS 트랜지스터(720)가 형성되어 있다. p형 웰 영역(772)과 p형 웰 영역(602, 820, 821)은 n형 웰 영역(601)에 의해서 전기적으로 분리되어 있다. 그리고, MOS 트랜지스터(720)의 전류 경로의 일단이 판독용 글로벌 비트선 RGBL0∼RGBL(n-1)에 접속되고, 타단이 센스 앰프에 접속되어 있다.
또한, MOS 트랜지스터(800∼803) 및 MOS 트랜지스터(810∼813)가 갖는 게이트 절연막(830)은 그 막 두께가 예를 들면 40㎚이다. 또한, MOS 트랜지스터(720)의 게이트 절연막(831)은 그 막 두께가 예를 들면 11㎚이다.
다음으로, 상기 구성의 2Tr 플래시 메모리의 동작에 대하여 설명한다.
<기입 동작>
데이터의 기입은 동일 행에 있는 모든 메모리 셀 블록에 대하여 일괄하여 행해진다. 단, 각 메모리 셀 블록 내에서, 동시에 기입되는 메모리 셀은, 로컬 비트선 LBL0, LBL1 중 어느 하나에 접속된 메모리 셀과, 로컬 비트선 LBL2, LBL3 중 어느 하나에 접속된 메모리 셀의 2개이다.
우선, 기입 데이터가 기입 회로(350) 내의 래치 회로에 저장된다. 그리고, 래치 회로에 저장된 기입 데이터에 따른 전압이 기입용 글로벌 비트선 WGBL의 각각에 공급된다. 또한, 기입용 디코더(30)가 어느 하나의 워드선을 선택하고, 선택 워드선에 정전압 Vpp2를 인가함과 함께, 전 셀렉트 게이트선에 부전위 VBB를 인가한다.
그리고, 컬럼 디코더(320)는 선택 워드선을 포함하는 메모리 셀 블록 BLK에 대응하는 기입용 셀렉터 WSEL에 접속된 2개의 기입용 컬럼 선택선 중 어느 하나를 선택한다. 이에 의해, 기입용 셀렉터 WSEL 내의 MOS 트랜지스터(800, 801) 중 어느 하나 및 MOS 트랜지스터(802, 803) 중 어느 하나가 온 상태로 된다. 그 결과, 기입용 글로벌 비트선 WGBL과, 로컬 비트선 LBL0, LBL1 중 어느 하나 및 로컬 비트선 LBL2, LBL3 중 어느 하나가 전기적으로 접속된다. 단, 기입용 글로벌 비트선에 접속되지 않은 로컬 비트선은, 도시하지 않은 트랜지스터로부터 비기입 전압(예를 들면 0V)이 인가된다. 또한, 선택 워드선을 포함하지 않은 메모리 셀 블록 BLK에 대응하는 기입용 셀렉터 WSEL에 접속된 기입용 컬럼 선택선은 모두 비선택으로 된다. 이 때문에, 선택 워드선을 포함하지 않은 메모리 셀 블록 BLK에 대응하는 기입용 셀렉터 WSEL 내의 MOS 트랜지스터(800∼803)는 오프 상태로 된다. 또한, 컬럼 디코더(320)는 모든 판독용 컬럼 선택선 RCSL0∼RCSL(4m-1)을 비선택으로 한다. 이에 의해, 모든 판독용 셀렉터 RSEL 내의 MOS 트랜지스터(810∼813)는 오프 상태로 된다. 따라서, 판독용 글로벌 비트선 RGBL과 로컬 비트선 LBL0∼LBL3는 전기적으로 분리되어 있다.
상기의 결과, 기입용 셀렉터 WSEL 내의 MOS 트랜지스터(800 또는 801)를 통하여, 기입용 글로벌 비트선으로부터, 선택 워드선을 포함하는 메모리 셀 블록 BLK의 로컬 비트선 LBL0 또는 LBL1에, "1" 데이터 또는 "0" 데이터에 대응하는 전압이 공급된다. 또한, MOS 트랜지스터(802 또는 803)를 통하여, 기입용 글로벌 비트선으로부터, 선택 워드선을 포함하는 메모리 셀 블록 BLK의 로컬 비트선 LBL2 또는 LBL3에, "1" 데이터 또는 "0" 데이터에 대응하는 전위가 공급된다.
그 결과, 선택 워드선에 접속되고, 또한 로컬 비트선 LBL0 또는 LBL1, 및 로컬 비트선 LBL2 또는 LBL3에 접속된 메모리 셀에 데이터가 기입된다.
<소거 동작>
데이터의 소거는 상기 제1 실시 형태와 마찬가지이기 때문에 설명은 생략한다.
<판독 동작>
본 실시 형태에서, 데이터는 메모리 셀 블록당 하나의 메모리 셀로부터 판독된다. 단, 1개의 메모리 셀 블록당 복수 개의 판독용 글로벌 비트선이 존재하는 경우에는 그 수만큼 데이터가 판독된다.
우선, 셀렉트 게이트 디코더(380)가 어느 하나의 셀렉트 게이트선 SG를 선택("H" 레벨)한다. 또한, 기입용 디코더(370)는 모든 워드선 WL을 비선택("L" 레벨)으로 한다. 또한, 소스선 드라이버(360)는 소스선의 전위를 0V로 한다.
그리고, 컬럼 디코더(320)는, 선택 셀렉트 게이트선을 포함하는 메모리 셀 블록 BLK에 대응하는 판독용 셀렉터 RSEL에 접속된, 4개의 판독용 컬럼 선택선 중 어느 하나를 선택한다. 이에 의해, 선택 셀렉트 게이트선을 포함하는 메모리 셀 블록 BLK에 대응하는 판독용 셀렉터 RSEL 내의 4개의 MOS 트랜지스터(810∼813) 중 어느 하나가 온 상태로 된다. 그 결과, 판독용 글로벌 비트선 RGBL과, 로컬 비트선 LBL0∼LBL3 중 어느 하나가 전기적으로 접속된다. 단, 선택 셀렉트 게이트선을 포함하지 않은 메모리 셀 블록 BLK에 대응하는 판독용 셀렉터 RSEL에 접속되는 모든 판독용 컬럼 선택선은 비선택으로 되고, 이들 판독용 셀렉터 RSEL 내의 4개의 MOS 트랜지스터(810∼813)의 모두는 오프 상태로 된다. 또한, 컬럼 디코더(320)는 모든 기입용 컬럼 선택선 WCSL0∼WCSL(2m-1)을 비선택으로 한다. 이에 의해, 모든 기입용 컬럼 선택선 WCSL0∼WCSL(2m-1) 내의 4개의 MOS 트랜지스터(800∼803)의 전부가 오프 상태로 된다. 따라서, 기입용 글로벌 비트선 WGBL과 로컬 비트선 LBL0∼LBL3는 전기적으로 분리되어 있다.
또한, 컬럼 디코더(320)는 컬럼 셀렉터 CS 내의 MOS 트랜지스터(720) 중 적어도 어느 하나를 온 상태로 한다.
상기의 결과, 1개의 메모리 셀 블록당, 로컬 비트선 LBL0∼LBL3 중 어느 하나에 접속된 메모리 셀이, MOS 트랜지스터(810∼813) 중 어느 하나, 판독용 글로벌 비트선, 및 MOS 트랜지스터(720)를 통하여 센스 앰프(340)에 접속된다.
그리고, 판독용 글로벌 비트선 RGBL의 전위 변화를 센스 앰프(340)가 증폭함으로써, 데이터의 판독이 행해진다.
본 실시 형태에 따른 구성이면, 상기 제1 내지 제3 실시 형태에서 설명한 (1) 내지 (8)의 효과 외에, 하기 (9) 내지 (11)의 효과가 얻어진다.
(9) 2Tr 플래시 메모리의 동작 속도를 향상시킬 수 있다.
본 실시 형태에 따른 구성이면, 비트선이 로컬 비트선과 글로벌 비트선(판독용 글로벌 비트선, 기입용 글로벌 비트선)으로 계층화되어 있다. 즉, 복수의 로컬 비트선의 각각에 복수의 메모리 셀이 접속되고, 복수의 글로벌 비트선의 각각에 복수의 로컬 비트선이 접속되어 있다. 도 51의 예이면, 1개의 기입용 글로벌 비트선 WGBL에, 기입용 셀렉터 WSEL을 통하여 2(m-1)개의 로컬 비트선(LBL0 및 LBL1, 또는 LBL2 및 LBL3)이 접속되어 있다. 그리고, (m-1)개의 로컬 비트선 LBL의 각각에, 4개의 메모리 셀이 접속되어 있다. 또한, 1개의 판독용 글로벌 비트선 RGBL에는 판독용 셀렉터 RSEL을 통하여 4(m-1)개의 로컬 비트선(LBL0∼LBL3)이 접속되어 있다. 그리고, 4(m-1)개의 로컬 비트선의 각각에 4개의 메모리 셀이 접속되어 있다.
기입 시에는, 선택 메모리 셀이 접속된 로컬 비트선 LBL만이 기입용 글로벌 비트선 WGBL에 접속된다. 선택 메모리 셀이 접속되지 않은 로컬 비트선 LBL은 기입용 셀렉터 WSEL에 의해서 기입용 글로벌 비트선 WGBL로부터 전기적으로 분리되어 있다. 따라서, 1개의 기입용 글로벌 비트선 WGBL로부터 보이는 것은, 선택 메모리 셀을 포함하는 1개의 로컬 비트선뿐, 즉 4개의 메모리 셀뿐이다. 선택 메모리 셀과 동일 열에 있고, 또한, 서로 다른 로컬 비트선 LBL에 접속된 비선택 메모리 셀은 그 전부가 기입용 글로벌 비트선 WGBL로부터는 보이지 않는다. 예를 들면, 도 51에서, 메모리 셀 어레이(310)가 1열당 8개 메모리 셀 블록 BLK를 포함하고 있었다고 가정한다. 만약, 비트선이 계층화되지 않고서, 동일 열의 로컬 비트선이 모두 공통 접속되고 래치 회로에 접속되어 있었다고 한다면, 로컬 비트선으로부터 보이는 메모리 셀 수는, 1개의 메모리 셀 블록당 4개이기 때문에, 토탈해서 (4개×8개)=32개이다. 그러나, 본 실시 형태에서는, 글로벌 비트선에 접속되는 것은 8개의 메모리 셀 블록 BLK 중의 1개뿐이다. 즉, 글로벌 비트선으로부터 보이는 메모리 셀 수는 4개뿐이고, 상술한 경우의 1/8의 개수이다. 즉, 이들 4개의 메모리 셀 MC만이, 기입용 글로벌 비트선 WGBL에 존재하는 기생 용량의 요인으로 된다. 선택 메모리 셀과 동일 열에 있고 또한 서로 다른 로컬 비트선 LBL에 접속된 비선택 메모리 셀은, 기입용 글로벌 비트선의 기생 용량의 원인으로는 되지 않는다. 따라서, 기입용 글로벌 비트선의 기생 용량을 대폭 삭감할 수 있다.
판독 시에도 마찬가지이다. 판독 시에도, 선택 메모리 셀이 접속된 로컬 비트선 LBL만이 판독용 글로벌 비트선 RGBL에 접속되고, 선택 메모리 셀이 접속되지 않은 로컬 비트선 LBL은 판독용 셀렉터 RSEL에 의해서 판독용 글로벌 비트선 RGBL 으로부터 전기적으로 분리되어 있다. 또한, 실제로 판독용 글로벌 비트선 RGBL에 접속되는 것은 1개의 메모리 셀 블록 BLK에 존재하는 4개의 로컬 비트선 LBL0∼LBL3 중 어느 하나뿐이다. 따라서, 1개의 판독용 글로벌 비트선 RGBL로부터 보이는 것은 선택 메모리 셀을 포함하는 4개의 메모리 셀뿐이다. 따라서, 판독용 글로벌 비트선의 기생 용량을 대폭으로 저감할 수 있다.
상기한 바와 같이, 기입용 글로벌 비트선 및 판독용 글로벌 비트선의 기생 용량을 삭감할 수 있는 결과, 플래시 메모리의 동작 속도를 향상시킬 수 있다.
(10) 판독 속도를 향상시킬 수 있다.
플래시 메모리에서는, 기입 시에는, Vpp2, VBB 등, 비교적 높은 전압을 취급할 필요가 있다. 이 요구를 만족하기 위해서는, 게이트 절연막이 두꺼운, 고내압의 MOS 트랜지스터(FHV 트랜지스터)를 사용하여야 한다. 한편, 판독 시에 취급되는 전압은 기입 시에 비해 낮다. 따라서, 판독 동작만을 생각하면, 게이트 절연막이 얇은 저내압의 MOS 트랜지스터(FLV 트랜지스터)를 사용하는 것이 바람직하고, 동작 속도의 관점으로부터도 저내압의 MOS 트랜지스터를 이용하는 것이 바람직하다.
이 점에서, 본 실시 형태에 따른 구성이면, 로컬 비트선이 기입용 글로벌 비트선과 판독용 글로벌 비트선에 접속되어 있다. 그리고, 메모리 셀은 기입용 글로벌 비트선을 통하여 기입 회로(350)에 접속되고, 판독용 글로벌 비트선을 통하여 센스 앰프(340)에 접속되어 있다. 즉, 기입 시의 신호 경로와 판독 시의 신호 경로가 서로 다르다. 따라서, 판독 시의 신호 경로에서는, 판독용 글로벌 비트선과 로컬 비트선을 접속하는 판독용 셀렉터 RSEL 이외의 회로를 모두 FLV 트랜지스터로 형성할 수 있다. 그 결과, 판독 동작 속도를 향상시킬 수 있다.
또한, 판독용 셀렉터 RSEL이 형성되는 p형 웰 영역(821)은, 메모리 셀이 형성되는 p형 웰 영역(602)과는 분리되어 있는 것이 바람직하다.
(11) 기입 동작의 신뢰성을 향상시킬 수 있다.
상기 (9)에서 설명한 바와 같이, 비트선이 계층화되어 있다. 특히 기입 경로에 대하여 주목하면, 1개의 기입용 글로벌 비트선에 복수의 로컬 비트선이 접속되어 있다. 그리고, 기입 시에는, 선택 메모리 셀을 포함하는 1개의 로컬 비트선만이 기입용 글로벌 비트선에 전기적으로 접속되고, 그 밖의 로컬 비트선은 기입용 글로벌 비트선으로부터 전기적으로 분리된다. 따라서, 선택 메모리 셀이 접속되지 않은 로컬 비트선에는, 기입 회로(350)로부터의 기입 데이터에 따른 전압은 인가되지 않는다. 따라서, 이들 로컬 비트선에 접속되어 있는 메모리 셀에의 오기입의 발생을 효과적으로 방지할 수 있어, 기입 동작의 신뢰성을 향상시킬 수 있다.
다음으로, 본 발명의 제5 실시 형태에 따른 반도체 집적 회로 장치에 대하여 설명한다. 본 실시 형태는, 상기 제1 내지 제4 실시 형태에서 설명한 시스템 LSI에서, 한번에 취급하는 데이터량을 컨트롤하는 방법에 관한 것이다.
상기 제1 실시 형태에서는, 3Tr-NAND형 플래시 메모리(200)에 저장하는 데이터로서, ID 코드나 시큐러티 코드의 경우에 대하여 설명하였다. 그러나, 3Tr-NAND형 플래시 메모리(200)에는, LSI(1)의 외부로부터 액세스되는 데이터의 입출력에 관한 파라미터를 기억시켜 놓을 수도 있다. 이 모습을 도시하고 있는 것이 도 53이다. 도 53은 LSI(1)에의 전원 투입 시의 처리의 흐름을 설명하는 흐름도이다.
우선, LSI(1)에 전원이 투입된다(단계 S1). 이 때에, NAND형 플래시 메모리(100)에의 액세스 방법에 관한 파라미터를 LSI(1)에 입력할 수 있다. 이 파라미터는, 예를 들면 1회의 어드레스 입력으로 액세스되는 데이터량의 정의인 섹터의 길이, NAND형 플래시 메모리(100)의 소거 시에 동시에 소거되는 블록 수, 커맨드 입력으로부터 최초의 데이터가 판독되기까지의 레이턴시, 판독 시에 연속하여 판독하는 섹터 수, 외부로부터의 입력 신호와 외부로의 출력 신호의 타이밍 세트의 설정 등이다. 이들 파라미터는 데이터를 액세스하기 전에 입력하여 설정을 한다. 이들 파라미터가 입력되면(단계 S2), 파라미터는 3Tr-NAND형 플래시 메모리(200)에 저장된다(단계 S3). 그 후에는, 입력된 파라미터에 따라서, NAND형 플래시 메모리(100)에의 액세스가 이루어진다(단계 S4).
외부로부터 이들 파라미터가 입력되어 있지 않은 경우, 3Tr-NAND형 플래시 메모리(200)에 이들 파라미터가 보유되어 있으면(단계 S5), 3Tr-NAND형 플래시 메모리(200)로부터 이들 파라미터를 판독한다(단계 S6). 그리고, 판독한 파라미터에 따라서, NAND형 플래시 메모리(100)에의 액세스가 이루어진다(단계 S7).
외부로부터 파라미터가 입력되지 않고, 또한 3Tr-NAND형 플래시 메모리(200)에 파라미터가 보유되어 있지 않은 경우, LSI(1)는 디폴트에 따라서 동작한다(단계 S8). LSI(1)의 내부에서는 상기 파라미터에 대하여 디폴트의 설정을 갖고 있다. 그리고, 이들 파라미터가 3Tr-NAND형 플래시 메모리(200)에 기입되어 있지 않으면(즉, 소거 상태 그대로이면), 디폴트값에 기초하여 동작한다.
LSI(1)를 동일한 설정의 외부 디바이스밖에 연결하지 않은 경우, 이들 파라미터는 한번 설정되면, 3Tr-NAND형 플래시 메모리(200) 내에 보존되므로, 전원을 끄더라도 보유되고, 재차 전원이 투입되더라도 이전의 설정에 기초하여 동작이 행해지도록 하는 것도 가능하다. 또한, 서로 다른 설정의 호스트 사이에서 사용하는 경우에는, 타이밍 세트나 레이턴시 등 인터페이스의 설정에 관해서는, 전원 투입 시마다 디폴트값으로 동작하고, 전원 투입 시마다 외부가 설정을 행하도록 하여도 된다. 또한, 1 소거 블록의 크기를 파라미터로 하여도 된다. 예를 들면, 화상 데이터라든가 영상 데이터는 1개의 파일의 사이즈가 크기 때문에, 액세스 단위를 소거 블록 단위로 하는 것도 가능하다.
본 실시 형태에 따른 LSI에 따르면, 상기 제1 내지 제4 실시 형태에서 설명한 (1) 내지 (11)의 효과 외에, 하기 (12)의 효과를 얻을 수 있다.
(12) 시스템 LSI의 동작 성능을 향상시킬 수 있다.
종래, 섹터 데이터를 기입할 때에는, 기입 시의 액세스 단위가 소거 블록보다 작기 때문에, 동일 논리 블록 어드레스에 이미 기입되어 있는 다른 데이터를, 별도의 소거 완료 블록으로 이동하고 나서, 해당 블록에 데이터를 기입할 필요가 있었다. 이 때문에, 외부로부터 기입하는 데이터 이외에 내부에서의 데이터 이동에 의한 기입 시간이 발생하여, 실효적인 데이터 기입 스피드가 늦어져 있었다. 그러나, 섹터의 길이를 소거 블록과 동일하거나 혹은 정수배로 함으로써, 이러한 낭비 시간의 발생을 억제할 수 있다.
예를 들면 블록 소거를 동시에 행하는 블록 수를 1, 소거 블록의 크기를 128k 바이트로 하고, 1 어드레스에서 액세스하는 데이터(섹터의 길이)는 128k 바이트로 함으로써, 내부에서의 데이터의 이동을 행할 필요가 없어진다. 따라서, 기입 스피드가 향상된다. 예를 들면, 디지털 카메라로 연속 복사하는 경우나 영상 데이터를 기록하는 경우에는, 화질이 향상되어 가면, 대량의 데이터가 고속으로 기록될 필요가 있으므로, 기록 매체로 되는 NAND형 플래시 메모리(100)의 기입 스피드의 향상이 필요하게 된다. 물론, 1개의 파일이 128k 바이트 이하의 작은 데이터를 저장하는 경우에는, 128k 바이트의 블록 중에 빈 영역을 많게 할 수 있기 때문에, 데이터의 저장 효율은 좋지 않다. 그러나, 화상 데이터나 동화상 데이터는 금후 해상도가 향상되어, 1개의 파일의 데이터 사이즈가 메가바이트 단위의 데이터로 된다고 생각된다. 그렇게 하면, 1개의 파일이 복수의 블록을 사용함으로써, 빈 영역이 적어져 효율이 오른다. 따라서, 용도를, 화상이나 영상 데이터 등의 1개의 파일 사이즈가 큰 데이터에 한정한 경우 등에는, 이 설정은 매우 유효하게 된다. 또한, 하나의 파일 사이즈가 더욱 커지면, 소거 단위를 2 블록으로 설정하고, 섹터의 길이도 동일(본 예에서는 256k 바이트)하게 하면 된다. 이와 같이, 소거 단위의 설정을 변경할 수 있도록 해 놓음으로써, 유저가 사용하는 용도에 따라서 최적의 상태로 설정할 수 있다.
또한, 본 실시 형태에서 설명한 소거 블록 사이즈의 설정은, NAND형 플래시 메모리(100), 3Tr-NAND형 플래시 메모리(200), 및 2Tr 플래시 메모리(300)의 혼재형 LSI에 한정된 것은 아니다. 예를 들면 도 54에 도시하는 바와 같이, NAND형 플래시 메모리(100)와, 별도 칩에서 소거 블록의 사이즈 설정을 행할 수 있는 컨트롤 러(900)를 세트로서 취급하는 제품이어도, 동일한 효과가 있다. 이 경우, 설정 데이터를, 예를 들면 NAND형 플래시 메모리(100)의 일부에 기입하여 놓는다. 그리고, 전원 투입 시에 컨트롤러(900)에 판독함으로써, NAND형 플래시 메모리(100)의 내부에 있는 데이터의 소거 단위의 블록 수가 컨트롤러(900)의 레지스터(910)에 설정된다. 그리고, 호스트가 외부로부터 이 레지스터(910)의 값을 판독함으로써, 외부의 호스트는 현재의 소거 단위의 블록 수를 인식할 수 있다. 따라서, 호스트는 그에 따라서 데이터에 액세스할 수 있다. 물론, 컨트롤러(900)와 NAND형 플래시 메모리(100)를 동일 칩 상에 형성하여도 된다. 이 경우에는, NAND형 플래시 메모리(100)와 컨트롤러(900) 사이의 데이터 버스를 크게 할 수 있고, 또한 그 배선 용량도 감소하기 때문에, 고속으로 또한 저소비 전력으로 되는 등 이점도 많다.
상기한 바와 같이, 본 발명의 제1 내지 제5 실시 형태에 따른 반도체 집적 회로 장치는, NAND형 플래시 메모리, 3Tr-NAND형 플래시 메모리(200), 및 2Tr 플래시 메모리를 구비하고 있다. 그리고, 이들 메모리 셀 어레이를 동일 공정에 의해 형성함으로써, 시스템 LSI의 제조 코스트를 저감할 수 있다.
또한, 3개의 플래시 메모리 중에 가장 용량이 큰 것(상기 실시 형태에서는 NAND형 플래시 메모리)이 가장 미세화되도록, 포토리소그래피 시의 조건을 설정하고 있다. 그리고, 그 밖의 플래시 메모리에 대해서는, 리소그래피 조건이 최적으로는 되지 않기 때문에, 이 점을 고려하면서 마진을 설정하고 있다. 따라서, 용량이 최대인 플래시 메모리 이외에서는, 최대한으로 미세화하기는 곤란하지만, 이들은 용량이 크지 않으므로 칩 사이즈를 대폭 증가시키는 것은 아니다. 오히려, 가 장 점유 면적이 큰 플래시 메모리에 대하여 최대한으로 미세화할 수 있기 때문에, LSI의 사이즈를 저감할 수 있다.
또한, 기입 금지 전압을 비트선으로부터 공급하는 플래시 메모리에 대해서는, 리크 전류의 영향이 적기 때문에, 채널 폭을 크게 함으로써 동작 속도를 향상시킬 수 있다.
또한, 상기 실시 형태에 따른 LSI에서는 NAND형 플래시 메모리를 데이터 스토리지용으로 사용하고 있다. 또한, NAND형 플래시 메모리보다 소거 단위가 작은 3Tr-NAND형 플래시 메모리(200)에 코드 데이터를 저장하고 있다. 또한, NAND형 플래시 메모리나 3Tr-NAND형 플래시 메모리(200)보다 고속 동작 가능한 2Tr 플래시 메모리에 펌웨어를 저장하고 있다. 이와 같이 데이터를 각 플래시 메모리로 나눔으로써, 플래시 메모리마다의 특징을 최대한으로 끌어낼 수 있어, 시스템 LSI로서의 성능을 향상시킬 수 있다. 또한, LSI로서 필요한 반도체 메모리를 모두 플래시 메모리에서 조달할 수 있고, 그 밖의 종류의 반도체 메모리, 예를 들면 DRAM 등은 불필요하여, LSI의 구조를 간략하게 할 수 있음과 함께, LSI의 제조 코스트를 저감할 수 있다.
또한, 플래시 메모리의 플로팅 게이트 및 소자 분리 영역의 형성 방법은 도 55 내지 도 60에 도시하는 방법을 이용하는 것도 가능하다. 우선, 도 55에 도시하는 바와 같이, 실리콘 기판(600) 내에 n형 웰 영역(601) 및 p형 웰 영역(602)을 형성한 후, 실리콘 기판(600) 상에 게이트 절연막(603)을 형성한다. 그리고, 게이트 절연막(603) 상에 아몰퍼스 실리콘층(950)을 형성하고, 아몰퍼스 실리콘층(950) 상 에 마스크재(951)를 형성한다.
다음으로, 도 56에 도시하는 바와 같이, 포토리소그래피 기술과 RIE법을 이용하여 마스크재(951), 아몰퍼스 실리콘층(950), 게이트 절연막(603), 및 실리콘 기판(600)을 에칭하여, 소자 분리 영역용의 트렌치(952)를 형성한다.
다음으로, 도 57에 도시하는 바와 같이, 트렌치(952) 내를 실리콘 산화막(953)으로 매립한다. 이 때, 웨트 에칭 등에 의해, 실리콘 산화막(953)을 트렌치(952)의 내부에만 남긴다.
다음으로, 도 58에 도시하는 바와 같이, 웨트 에칭 등에 의해 마스크재(951)를 제거한다. 이 때, 실리콘 산화막(953)의 상면 각부도 일부 에칭된다. 그 결과, 도시하는 소자 분리 영역(620)이 완성된다.
다음으로, 도 59에 도시하는 바와 같이, 아몰퍼스 실리콘층(950) 및 소자 분리 영역(620) 상에, 아몰퍼스 실리콘층(954)을 형성한다.
그리고, 도 60에 도시하는 바와 같이, 아몰퍼스 실리콘층(954)을 패터닝한다. 그 결과, 아몰퍼스 실리콘층(950, 954)에 의해서 플로팅 게이트가 형성된다. 그 후에는 제1 실시 형태에서 설명한 도 28 이후의 처리를 행하면 된다.
또한, 상기 실시 형태에서 설명한 NAND형 플래시 메모리(100), 3Tr-NAND형 플래시 메모리(200), 및 2Tr 플래시 메모리(300)의 채널 길이 및 채널 폭에 관해서는, 나타내고 있는 수치는 절대적인 값이 아니다. 각각의 플래시 메모리의 용도와, 그로부터 요구되는 성능(재기입 횟수, 동작 속도 등)으로부터 구체적인 수치는 정하면 된다. 또한, 세대에 따라서도 변하여 간다. 그러나, 데이터 스토리지로서 대용량화를 지향하는 NAND형 플래시 메모리와 고속 동작을 중요시하는 2Tr 플래시 메모리의 수치상의 관계는 상기 실시 형태에서 설명한 것이 바람직하다.
즉, 본 발명의 상기 실시 형태에 따른 반도체 집적 회로 장치는,
1. 제1, 제2 선택 트랜지스터와, 상기 제1, 제2 선택 트랜지스터 사이에 전류 경로가 직렬 접속된 복수의 제1 메모리 셀 트랜지스터를 포함하는 메모리 셀이 매트릭스 형상으로 배치된 제1 불휘발성 반도체 메모리와,
전류 경로가 직렬 접속된 제3 선택 트랜지스터 및 제2 메모리 셀 트랜지스터를 포함하는 메모리 셀이 매트릭스 형상으로 배치된 제2 불휘발성 반도체 메모리
를 구비하고,
상기 제1 메모리 셀 트랜지스터는, 반도체 기판 상에 제1 게이트 절연막을 개재하여 형성된 제1 플로팅 게이트와, 상기 제1 플로팅 게이트 상에 제1 게이트간 절연막을 개재하여 형성된 제1 컨트롤 게이트를 포함하는 제1 적층 게이트를 갖고,
상기 제2 메모리 셀 트랜지스터는, 상기 반도체 기판 상에 제2 게이트 절연막을 개재하여 형성된 제2 플로팅 게이트와, 상기 제2 플로팅 게이트 상에 제2 게이트간 절연막을 개재하여 형성된 제2 컨트롤 게이트를 포함하는 제2 적층 게이트를 갖고,
상기 제1, 제2 게이트 절연막은 동일한 막 두께를 갖고,
상기 제1, 제2 플로팅 게이트는 동일한 막 두께를 갖고,
상기 제1, 제2 게이트간 절연막은 동일한 막 두께를 갖고,
상기 제1, 제2 컨트롤 게이트는 동일한 막 두께를 갖는다.
2. 상기 1에 있어서, 제4, 제5 선택 트랜지스터와, 상기 제4, 제5 선택 트랜지스터 사이에 접속된 제3 메모리 셀 트랜지스터를 포함하는 메모리 셀이 매트릭스 형상으로 배치된 제3 불휘발성 반도체 메모리를 더 구비하고,
상기 제3 메모리 셀 트랜지스터는, 상기 반도체 기판 상에 제3 게이트 절연막을 개재하여 형성된 제3 플로팅 게이트와, 상기 제3 플로팅 게이트 상에 제3 게이트간 절연막을 개재하여 형성된 제3 컨트롤 게이트를 포함하는 제3 적층 게이트를 갖고,
상기 제1 내지 제3 게이트 절연막은 동일한 막 두께를 갖고,
상기 제1 내지 제3 플로팅 게이트는 동일한 막 두께를 갖고,
상기 제1 내지 제3 게이트간 절연막은 동일한 막 두께를 갖고,
상기 제1 내지 제3 컨트롤 게이트는 동일한 막 두께를 갖는다.
3. 상기 1 또는 2에 있어서, 상기 제1 적층 게이트의 게이트 길이는 상기 제2 적층 게이트의 게이트 길이보다 작다.
4. 상기 1 내지 3 중 어느 하나에 있어서, 상기 제1, 제2 선택 트랜지스터는, 상기 제1 적층 게이트와 동일한 구조를 갖는 제4 적층 게이트를 구비하고,
상기 제3 선택 트랜지스터는, 상기 제2 적층 게이트와 동일한 구조를 갖는 제5 적층 게이트를 구비한다.
5. 상기 2에 있어서, 상기 제1, 제2 선택 트랜지스터는, 상기 제1 적층 게이트와 동일한 구조를 갖는 제4 적층 게이트를 구비하고,
상기 제3 선택 트랜지스터는, 상기 제2 적층 게이트와 동일한 구조를 갖는 제5 적층 게이트를 구비하고,
상기 제4, 제5 선택 트랜지스터는, 상기 제3 적층 게이트와 동일한 구조를 갖는 제6 적층 게이트를 구비한다.
6. 상기 1 내지 4 중 어느 하나에 있어서, 상기 제1, 제2 불휘발성 반도체 메모리는, 상기 반도체 기판 내에 형성된 동일한 웰 구조를 갖는다.
7. 상기 2에 있어서, 상기 제1 내지 제3 불휘발성 반도체 메모리는, 상기 반도체 기판 내에 형성된 동일한 웰 구조를 갖는다.
8. 제1, 제2 선택 트랜지스터와, 상기 제1, 제2 선택 트랜지스터 사이에 전류 경로가 직렬 접속된 복수의 제1 메모리 셀 트랜지스터를 포함하는 메모리 셀이 매트릭스 형상으로 배치된 제1 메모리 셀 어레이와,
제1 MOS 트랜지스터를 포함하여 형성되고, 상기 제1 메모리 셀 어레이에 데이터를 기입할 때에 상기 제1 메모리 셀 트랜지스터의 게이트에 정전압을 인가하고, 데이터를 소거할 때에 상기 제1 메모리 셀 트랜지스터의 게이트에 0V를 인가하는 제1 로우 디코더와,
전류 경로가 직렬 접속된 제3 선택 트랜지스터 및 제2 메모리 셀 트랜지스터를 포함하는 메모리 셀이 매트릭스 형상으로 배치된 제2 메모리 셀 어레이와,
제2 MOS 트랜지스터를 포함하여 형성되고, 상기 제2 메모리 셀 어레이에 데이터를 기입할 때에 상기 제2 메모리 셀 트랜지스터의 게이트에 정전압을 인가하고, 또한 상기 제3 선택 트랜지스터의 게이트에 부전압을 인가하고, 데이터를 소거할 때에 상기 제2 메모리 셀 트랜지스터의 게이트에 부전압을 인가하는 제2 로우 디코더
를 구비하고,
상기 제1 메모리 셀 트랜지스터는, 반도체 기판 상에 제1 게이트 절연막을 개재하여 형성된 제1 플로팅 게이트와, 상기 제1 플로팅 게이트 상에 제1 게이트간 절연막을 개재하여 형성된 제1 컨트롤 게이트를 포함하는 제1 적층 게이트를 갖고,
상기 제2 메모리 셀 트랜지스터는, 상기 반도체 기판 상에 제2 게이트 절연막을 개재하여 형성된 제2 플로팅 게이트와, 상기 제2 플로팅 게이트 상에 제2 게이트간 절연막을 개재하여 형성된 제2 컨트롤 게이트를 포함하는 제2 적층 게이트를 갖고,
상기 제1, 제2 MOS 트랜지스터는, 동일 막 두께의 게이트 절연막을 갖는다.
9. 상기 8에 있어서, 제4, 제5 선택 트랜지스터와, 상기 제4, 제5 선택 트랜지스터 사이에 접속된 제3 메모리 셀 트랜지스터를 포함하는 메모리 셀이 매트릭스 형상으로 배치된 제3 메모리 셀 어레이와,
제3 MOS 트랜지스터를 포함하여 형성되고, 상기 제3 메모리 셀 어레이에 데이터를 기입할 때에 상기 제3 메모리 셀 트랜지스터의 게이트에 정전압을 인가하고, 데이터를 소거할 때에 상기 제3 메모리 셀 트랜지스터의 게이트에 0V를 인가하는 제3 로우 디코더
를 더 구비하고,
상기 제3 메모리 셀 트랜지스터는, 상기 반도체 기판 상에 제3 게이트 절연막을 개재하여 형성된 제3 플로팅 게이트와, 상기 제3 플로팅 게이트 상에 제3 게 이트간 절연막을 개재하여 형성된 제3 컨트롤 게이트를 포함하는 제3 적층 게이트를 갖고,
상기 제1 내지 제3 MOS 트랜지스터는, 동일 막 두께의 게이트 절연막을 갖는다.
10. 상기 8 또는 9에 있어서, 상기 제2 MOS 트랜지스터의 게이트 길이는 상기 제1 MOS 트랜지스터의 게이트 길이보다 작다.
11. 상기 9에 있어서, 상기 제2 MOS 트랜지스터의 게이트 길이는, 상기 제1, 제3 MOS 트랜지스터 중 적어도 한쪽의 게이트 길이보다 작다.
12. 상기 9 내지 11 중 어느 하나에 있어서, 상기 제2 메모리 셀 트랜지스터의 채널 폭은 상기 제1 메모리 셀 트랜지스터의 채널 폭보다 크다.
13. 상기 9 내지 12 중 어느 하나에 있어서, 상기 제2 선택 트랜지스터의 채널 폭은 상기 제1 선택 트랜지스터의 채널 폭보다 크다.
14. 상기 9 내지 13 중 어느 하나에 있어서, 게이트 폭 방향에서 인접하는 상기 제1 메모리 셀 트랜지스터의 인접 간격은, 게이트 폭 방향에서 인접하는 상기 제2 메모리 셀 트랜지스터의 인접 간격보다 작다.
15. 상기 9 내지 14 중 어느 하나에 있어서, 제4 MOS 트랜지스터를 포함하여 형성되고, 상기 제2 메모리 셀 어레이로부터 데이터를 판독할 때에, 상기 제3 선택 트랜지스터의 게이트에 정전압을 인가하는 제4 로우 디코더를 더 구비하고,
기입 시에는, 상기 제3 선택 트랜지스터의 게이트는 상기 제3 로우 디코더에 접속되며 또한 상기 제4 로우 디코더로부터 전기적으로 분리되고,
판독 시에는, 상기 제3 선택 트랜지스터의 게이트는 상기 제4 로우 디코더에 접속되며 또한 상기 제3 로우 디코더로부터 전기적으로 분리되고,
상기 제4 MOS 트랜지스터는 상기 제3 MOS 트랜지스터보다 얇은 게이트 절연막을 갖는다.
16. 상기 9 내지 14 중 어느 하나에 있어서, 상기 반도체 기판 상에 형성되고, 상기 제2 메모리 셀 어레이로부터 데이터를 직접 판독하는 마이크로 컨트롤러 유닛을 더 구비한다.
17. 상기 16에 있어서, 상기 제1 메모리 셀 어레이는, 화상 데이터 및 영상 데이터 중 적어도 한쪽을 보유하고,
상기 제2 메모리 셀 어레이는, 상기 마이크로 컨트롤러 유닛의 동작 명령을 포함하는 프로그램을 보유한다.
18. 데이터를 보유하는 NAND형 플래시 메모리와,
상기 NAND형 플래시 메모리의 동작을 제어하는 제어 회로
를 구비하고,
상기 NAND형 플래시 메모리는, 그 NAND형 플래시 메모리에서, 소거 동작 시에 동시에 소거되는 블록 사이즈의 데이터를 보유한다.
19. 상기 18에 있어서, 상기 NAND형 플래시 메모리 및 상기 제어 회로에 전원이 투입되었을 때, 상기 NAND형 플래시 메모리로부터 상기 블록 사이즈 데이터가 판독된다.
또한, 본원 발명은 상기 실시 형태에 한정되는 것이 아니고, 실시 단계에서 는 그 요지를 일탈하지 않는 범위에서 다양하게 변형하는 것이 가능하다. 또한, 상기 실시 형태에는 여러 단계의 발명이 포함되어 있어, 개시되는 복수의 구성 요건에서의 적당한 조합에 의해 여러 가지의 발명을 추출할 수 있다. 예를 들면, 실시 형태에 개시된 모든 구성 요건으로부터 몇 가지의 구성 요건이 삭제되어도, 발명이 이루고자 하는 기술적 과제의 란에서 설명한 과제를 해결할 수 있고, 발명의 효과의 란에 설명되어 있는 효과가 얻어지는 경우에는, 이 구성 요건이 삭제된 구성이 발명으로서 추출될 수 있다.
본 발명에 따르면, 제조 코스트를 억제하면서, 복수의 반도체 메모리를 탑재할 수 있는 반도체 집적 회로 장치를 제공할 수 있다.

Claims (13)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1, 제2 선택 트랜지스터와, 상기 제1, 제2 선택 트랜지스터 사이에 전류 경로가 직렬 접속된 복수의 제1 메모리 셀 트랜지스터를 포함하는 메모리 셀이 매트릭스 형상으로 배치된 제1 메모리 셀 어레이와,
    제1 MOS 트랜지스터를 포함하여 형성되고, 상기 제1 메모리 셀 어레이에 데이터를 기입할 때에 상기 제1 메모리 셀 트랜지스터의 게이트에 정전압을 인가하고, 데이터를 소거할 때에 상기 제1 메모리 셀 트랜지스터의 게이트에 0V를 인가하는 제1 로우 디코더와,
    전류 경로가 직렬 접속된 제3 선택 트랜지스터 및 제2 메모리 셀 트랜지스터를 포함하는 메모리 셀이 매트릭스 형상으로 배치된 제2 메모리 셀 어레이와,
    제2 MOS 트랜지스터를 포함하여 형성되고, 상기 제2 메모리 셀 어레이에 데이터를 기입할 때에 상기 제2 메모리 셀 트랜지스터의 게이트에 정전압을 인가하고, 또한 상기 제3 선택 트랜지스터의 게이트에 부전압을 인가하고, 데이터를 소거할 때에 상기 제2 메모리 셀 트랜지스터의 게이트에 부전압을 인가하는 제2 로우 디코더
    를 구비하고,
    상기 제1 메모리 셀 트랜지스터는, 반도체 기판 상에 제1 게이트 절연막을 개재하여 형성된 제1 플로팅 게이트와, 상기 제1 플로팅 게이트 상에 제1 게이트간 절연막을 개재하여 형성된 제1 컨트롤 게이트를 포함하는 제1 적층 게이트를 갖고,
    상기 제2 메모리 셀 트랜지스터는, 상기 반도체 기판 상에 제2 게이트 절연막을 개재하여 형성된 제2 플로팅 게이트와, 상기 제2 플로팅 게이트 상에 제2 게이트간 절연막을 개재하여 형성된 제2 컨트롤 게이트를 포함하는 제2 적층 게이트를 갖고,
    상기 제1, 제2 MOS 트랜지스터는, 동일 막 두께의 게이트 절연막을 갖는 것 을 특징으로 하는 반도체 집적 회로 장치.
  8. 제7항에 있어서,
    제4, 제5 선택 트랜지스터와, 상기 제4, 제5 선택 트랜지스터 사이에 접속된 제3 메모리 셀 트랜지스터를 포함하는 메모리 셀이 매트릭스 형상으로 배치된 제3 메모리 셀 어레이와,
    제3 MOS 트랜지스터를 포함하여 형성되고, 상기 제3 메모리 셀 어레이에 데이터를 기입할 때에 상기 제3 메모리 셀 트랜지스터의 게이트에 정전압을 인가하고, 데이터를 소거할 때에 상기 제3 메모리 셀 트랜지스터의 게이트에 0V를 인가하는 제3 로우 디코더
    를 더 구비하고,
    상기 제3 메모리 셀 트랜지스터는, 상기 반도체 기판 상에 제3 게이트 절연막을 개재하여 형성된 제3 플로팅 게이트와, 상기 제3 플로팅 게이트 상에 제3 게이트간 절연막을 개재하여 형성된 제3 컨트롤 게이트를 포함하는 제3 적층 게이트를 갖고,
    상기 제1 내지 제3 MOS 트랜지스터는, 동일 막 두께의 게이트 절연막을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 제7항에 있어서,
    제4 MOS 트랜지스터를 포함하여 형성되고, 상기 제2 메모리 셀 어레이로부터 데이터를 판독할 때에, 상기 제3 선택 트랜지스터의 게이트에 정전압을 인가하는 제4 로우 디코더를 더 구비하고,
    기입 시에는, 상기 제3 선택 트랜지스터의 게이트는 상기 제3 로우 디코더에 접속되며 또한 상기 제4 로우 디코더로부터 전기적으로 분리되고,
    판독 시에는, 상기 제3 선택 트랜지스터의 게이트는 상기 제4 로우 디코더에 접속되며 또한 상기 제3 로우 디코더로부터 전기적으로 분리되고,
    상기 제4 MOS 트랜지스터는, 상기 제3 MOS 트랜지스터보다 얇은 게이트 절연막을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  10. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 반도체 기판 상에 형성되고, 상기 제2 메모리 셀 어레이로부터 데이터를 직접 판독하는 마이크로 컨트롤러 유닛을 더 구비하는 것을 특징으로 하는 반도체 집적 회로 장치.
  11. 제7항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 메모리 셀 어레이는 화상 데이터 및 영상 데이터 중 적어도 한쪽을 보유하고,
    상기 제2 메모리 셀 어레이는, 상기 마이크로 컨트롤러 유닛의 동작명령을 포함하는 프로그램을 보유하는 것을 특징으로 하는 반도체 집적 회로 장치.
  12. 데이터를 보유하는 NAND형 플래시 메모리와,
    상기 NAND형 플래시 메모리의 동작을 제어하는 제어 회로
    를 구비하고,
    상기 NAND형 플래시 메모리는, 그 NAND형 플래시 메모리에서, 소거 동작 시에 동시에 소거되는 블록 사이즈의 데이터를 보유하는 것을 특징으로 하는 반도체 집적 회로 장치.
  13. 제12항에 있어서,
    상기 NAND형 플래시 메모리 및 상기 제어 회로에 전원이 투입되었을 때, 상기 NAND형 플래시 메모리로부터 상기 블록 사이즈 데이터가 판독되는 것을 특징으로 하는 반도체 집적 회로 장치.
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