KR101398797B1 - 비휘발성 반도체 기억 장치 및 그 소거 방법 - Google Patents
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Abstract
본 발명의 비휘발성 반도체 기억 장치는, 메모리 셀 MC의 드레인측을 공통 접속하는 제1 비트선 LBL과, 메모리 셀 트랜지스터 MT의 컨트롤 게이트를 공통 접속하는 워드선 WL과, 제2 비트선 MBL의 전위를 제어하는 열 디코더(12)와, 워드선의 전위를 제어하는 행 디코더(14)와, 제1 비트선과 제2 비트선의 사이에 설치된 제1 트랜지스터로서, 소스가 제1 비트선에 접속되고, 드레인이 제2 비트선을 통하여 열 디코더에 접속된 제1 트랜지스터 SST와, 제1 트랜지스터의 게이트의 전위를 제어하는 제1 제어부(23)를 포함하고, 메모리 셀은 제1 웰(26) 상에 형성되어 있으며, 제1 트랜지스터는 제1 웰과 전기적으로 분리된 제2 웰(74PS) 상에 형성되어 있고, 제1 트랜지스터의 게이트 절연막의 막 두께는, 행 디코더 내에 설치되며, 워드선에 접속된 제2 트랜지스터의 게이트 절연막의 막 두께보다 얇은 것이다.
Description
본 발명은 비휘발성 반도체 기억 장치 및 그 소거 방법에 관한 것이다.
최근, 선택 트랜지스터와 메모리 셀 트랜지스터를 갖는 메모리 셀이 형성된 비휘발성 반도체 기억 장치가 제안되어 있다.
이러한 비휘발성 반도체 기억 장치에서는, 비트선, 워드선, 소스선 등을 열 디코더나 행 디코더에 의해 적절하게 선택함으로써, 메모리 셀이 선택되고, 선택된 메모리 셀에 대하여 정보의 판독, 기록, 소거 등이 행해진다. 배경 기술로서는 이하와 같은 것이 있다.
그러나, 제안되어 있는 비휘발성 반도체 기억 장치에서는, 충분히 빠른 동작 속도를 얻을 수 없는 경우가 꼭 있었다.
본 발명의 목적은, 동작 속도가 빠른 비휘발성 반도체 기억 장치 및 그 소거 방법을 제공하는 것에 있다.
실시형태의 일 양태에 따르면, 메모리 셀 트랜지스터를 갖는 메모리 셀이 매트릭스형으로 복수 배열된 메모리 셀 어레이와, 동일한 열에 존재하는 복수의 상기 메모리 셀의 드레인측을 공통 접속하는 복수의 제1 비트선과, 동일한 행에 존재하는 복수의 상기 메모리 셀 트랜지스터의 컨트롤 게이트를 공통 접속하는 복수의 워드선과, 복수의 제2 비트선에 접속되어 상기 복수의 제2 비트선의 전위를 제어하는 열 디코더와, 상기 복수의 워드선에 접속되어 상기 복수의 워드선의 전위를 제어하는 행 디코더와, 상기 제1 비트선과 상기 제2 비트선의 사이에 각각 마련된 복수의 제1 트랜지스터로서, 상기 제1 트랜지스터의 소스가 상기 제1 비트선에 전기적으로 접속되고, 상기 제1 트랜지스터의 드레인이 상기 제2 비트선을 개재하여 상기 열 디코더에 전기적으로 접속된 제1 트랜지스터와, 상기 복수의 제1 트랜지스터의 게이트의 전위를 제어하는 제1 제어부를 갖고, 상기 메모리 셀 트랜지스터는 제1 웰 상에 형성되어 있으며, 상기 제1 트랜지스터는 상기 제1 웰과 전기적으로 분리되는 제2 웰 상에 형성되어 있고, 상기 제1 웰에 전압을 인가하는 제1 전압 인가부와, 상기 제2 웰에 전압을 인가하는 제2 전압 인가부를 더 구비하며, 상기 제1 트랜지스터의 게이트 절연막의 막 두께는, 상기 행 디코더 내에 마련되고 상기 워드선에 접속된 제2 트랜지스터의 게이트 절연막의 막 두께보다 얇은 것을 특징으로 하는 비휘발성 반도체 기억 장치가 제공된다.
실시형태의 다른 양태에 따르면, 메모리 셀 트랜지스터를 갖는 메모리 셀이 매트릭스형으로 복수 배열된 메모리 셀 어레이와, 동일한 열에 존재하는 복수의 상기 메모리 셀의 드레인측을 공통 접속하는 복수의 제1 비트선과, 동일한 행에 존재하는 복수의 상기 메모리 셀 트랜지스터의 컨트롤 게이트를 공통 접속하는 복수의 워드선과, 복수의 제2 비트선에 접속되어 상기 복수의 제2 비트선의 전위를 제어하는 열 디코더와, 상기 복수의 워드선에 접속되어 상기 복수의 워드선의 전위를 제어하는 행 디코더와, 상기 제1 비트선과 상기 제2 비트선의 사이에 각각 마련된 복수의 제1 트랜지스터로서, 상기 제1 트랜지스터의 소스가 상기 제1 비트선에 전기적으로 접속되고, 상기 제1 트랜지스터의 드레인이 상기 제2 비트선을 개재하여 상기 열 디코더에 전기적으로 접속된 제1 트랜지스터와, 상기 복수의 제1 트랜지스터의 게이트의 전위를 제어하는 제1 제어부를 갖고, 상기 메모리 셀 트랜지스터는 제1 웰 상에 형성되어 있으며, 상기 제1 트랜지스터는 상기 제1 웰과 전기적으로 분리된 제2 웰 상에 형성되어 있고, 상기 제1 트랜지스터의 게이트 절연막의 막 두께는, 상기 행 디코더 내에 마련되고, 상기 워드선에 접속된 제2 트랜지스터의 게이트 절연막의 막 두께보다 얇은 비휘발성 반도체 기억 장치의 소거 방법으로서, 상기 제1 웰을 제1 전위로 설정하고, 상기 제1 트랜지스터의 게이트 전극을 상기 제1 전위보다 낮은 제2 전위 또는 플로팅으로 설정하며, 상기 제2 웰을 상기 제1 전위보다 낮은 제3 전위로 설정하면서 상기 메모리 셀에 기록된 정보를 소거하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 소거 방법이 제공된다.
본원에 개시된 비휘발성 반도체 기억 장치 및 그 소거 방법에 따르면, 제1 웰과 제2 웰이 전기적으로 분리되어 있고, 제2 웰 상에 제1 트랜지스터가 형성되어 있다. 이 때문에, 메모리 셀 트랜지스터에 기록된 정보를 소거할 때에, 제1 웰에 인가되는 전압과 상이한 전압을 제2 웰에 인가하는 것이 가능하다. 이 때문에, 정보를 소거할 때에 제1 웰에 비교적 큰 전압이 인가된 경우라도 제1 트랜지스터에 가해지는 전압을 비교적 작게 하는 것이 가능해진다. 이 때문에, 제1 트랜지스터로서 저전압 트랜지스터를 이용한 경우라도, 소거 시에 제1 트랜지스터 섹터에 있어서 파괴가 생기는 것을 방지할 수 있다. 제1 트랜지스터로서 저전압 트랜지스터를 이용하는 것이 가능하기 때문에, 메모리 셀 트랜지스터에 기록된 정보를 판독할 때에, 충분히 큰 판독 전류가 얻어진다. 이 때문에, 메모리 셀 트랜지스터에 기록되어 있는 정보를 고속으로 판정하는 것이 가능해지고, 나아가서는 메모리 셀 트랜지스터 MT에 기록되어 있는 정보를 고속으로 판독하는 것이 가능해진다.
도 1은 제1 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다.
도 2는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 단면도이다.
도 3은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 메모리 셀 어레이를 나타내는 평면도이다.
도 4는 도 3의 A-A'를 따라 취한 단면도이다.
도 5는 도 3의 B-B'를 따라 취한 단면도이다.
도 6은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 각각의 구성 요소에 사용되고 있는 트랜지스터의 종별, 트랜지스터의 내압 및 트랜지스터의 게이트 절연막의 막 두께를 나타내는 도면이다.
도 7은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법, 기록 방법 및 소거 방법을 나타내는 도면이다.
도 8은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 타임 차트이다.
도 9는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 단면도이다.
도 10은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 1)이다.
도 11은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 2)이다.
도 12는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 3)이다.
도 13은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 4)이다.
도 14는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 5)이다.
도 15는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 6)이다.
도 16은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 7)이다.
도 17은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 8)이다.
도 18은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 9)이다.
도 19는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 10)이다.
도 20은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 11)이다.
도 21은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 12)이다.
도 22는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 13)이다.
도 23은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 14)이다.
도 24는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 15)이다.
도 25는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 16)이다.
도 26은 제1 실시형태의 변형예에 따른 비휘발성 반도체 기억 장치를 나타내는 단면도이다.
도 27은 제2 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다.
도 28은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 단면도이다.
도 29는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 메모리 셀 어레이를 나타내는 평면도이다.
도 30은 도 29의 C-C'를 따라 취한 단면도이다.
도 31은 도 29의 D-D'를 따라 취한 단면도이다.
도 32는 도 29의 E-E'를 따라 취한 단면도이다.
도 33은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 각각의 구성 요소에 사용되고 있는 트랜지스터의 종별, 트랜지스터의 내압 및 트랜지스터의 게이트 절연막의 막 두께를 나타내는 도면이다.
도 34는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법, 기록 방법 및 소거 방법을 나타내는 도면이다.
도 35는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 타임 차트이다.
도 36은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 단면도이다.
도 37은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 1)이다.
도 38은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 2)이다.
도 39는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 3)이다.
도 40은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 4)이다.
도 41은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 5)이다.
도 42는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 6)이다.
도 43은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 7)이다.
도 44는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 8)이다.
도 45는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 9)이다.
도 46은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 10)이다.
도 47은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 11)이다.
도 48은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 12)이다.
도 49는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 13)이다.
도 50은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 14)이다.
도 51은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 15)이다.
도 52는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 16)이다.
도 53은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 17)이다.
도 54는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 18)이다.
도 55는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 19)이다.
도 56은 제3 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다.
도 57은 제3 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 단면도이다.
도 58은 제3 실시형태에 따른 비휘발성 반도체 기억 장치의 각각의 구성 요소에 사용되고 있는 트랜지스터의 종별, 트랜지스터의 내압 및 트랜지스터의 게이트 절연막의 막 두께를 나타내는 도면이다.
도 59는 제3 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법, 기록 방법 및 소거 방법을 나타내는 도면이다.
도 60은 제3 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 단면도이다.
도 61은 제4 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다.
도 62는 제4 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 단면도이다.
도 63은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 각각의 구성 요소에 사용되고 있는 트랜지스터의 종별, 트랜지스터의 내압 및 트랜지스터의 게이트 절연막의 막 두께를 나타내는 도면이다.
도 64는 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법, 기록 방법 및 소거 방법을 나타내는 도면이다.
도 65는 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 단면도이다.
도 66은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 1)이다.
도 67은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 2)이다.
도 68은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 3)이다.
도 69는 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 4)이다.
도 70은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 5)이다.
도 71은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 6)이다.
도 72는 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 7)이다.
도 73은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 8)이다.
도 74는 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 9)이다.
도 75는 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 10)이다.
도 76은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 11)이다.
도 77은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 12)이다.
도 78은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 13)이다.
도 79는 참고예에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다.
도 80은 참고예에 따른 비휘발성 반도체 기억 장치를 나타내는 단면도이다.
도 2는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 단면도이다.
도 3은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 메모리 셀 어레이를 나타내는 평면도이다.
도 4는 도 3의 A-A'를 따라 취한 단면도이다.
도 5는 도 3의 B-B'를 따라 취한 단면도이다.
도 6은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 각각의 구성 요소에 사용되고 있는 트랜지스터의 종별, 트랜지스터의 내압 및 트랜지스터의 게이트 절연막의 막 두께를 나타내는 도면이다.
도 7은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법, 기록 방법 및 소거 방법을 나타내는 도면이다.
도 8은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 타임 차트이다.
도 9는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 단면도이다.
도 10은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 1)이다.
도 11은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 2)이다.
도 12는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 3)이다.
도 13은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 4)이다.
도 14는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 5)이다.
도 15는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 6)이다.
도 16은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 7)이다.
도 17은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 8)이다.
도 18은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 9)이다.
도 19는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 10)이다.
도 20은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 11)이다.
도 21은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 12)이다.
도 22는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 13)이다.
도 23은 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 14)이다.
도 24는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 15)이다.
도 25는 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 16)이다.
도 26은 제1 실시형태의 변형예에 따른 비휘발성 반도체 기억 장치를 나타내는 단면도이다.
도 27은 제2 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다.
도 28은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 단면도이다.
도 29는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 메모리 셀 어레이를 나타내는 평면도이다.
도 30은 도 29의 C-C'를 따라 취한 단면도이다.
도 31은 도 29의 D-D'를 따라 취한 단면도이다.
도 32는 도 29의 E-E'를 따라 취한 단면도이다.
도 33은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 각각의 구성 요소에 사용되고 있는 트랜지스터의 종별, 트랜지스터의 내압 및 트랜지스터의 게이트 절연막의 막 두께를 나타내는 도면이다.
도 34는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법, 기록 방법 및 소거 방법을 나타내는 도면이다.
도 35는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 타임 차트이다.
도 36은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 단면도이다.
도 37은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 1)이다.
도 38은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 2)이다.
도 39는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 3)이다.
도 40은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 4)이다.
도 41은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 5)이다.
도 42는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 6)이다.
도 43은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 7)이다.
도 44는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 8)이다.
도 45는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 9)이다.
도 46은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 10)이다.
도 47은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 11)이다.
도 48은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 12)이다.
도 49는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 13)이다.
도 50은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 14)이다.
도 51은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 15)이다.
도 52는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 16)이다.
도 53은 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 17)이다.
도 54는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 18)이다.
도 55는 제2 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 19)이다.
도 56은 제3 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다.
도 57은 제3 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 단면도이다.
도 58은 제3 실시형태에 따른 비휘발성 반도체 기억 장치의 각각의 구성 요소에 사용되고 있는 트랜지스터의 종별, 트랜지스터의 내압 및 트랜지스터의 게이트 절연막의 막 두께를 나타내는 도면이다.
도 59는 제3 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법, 기록 방법 및 소거 방법을 나타내는 도면이다.
도 60은 제3 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 단면도이다.
도 61은 제4 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다.
도 62는 제4 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 단면도이다.
도 63은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 각각의 구성 요소에 사용되고 있는 트랜지스터의 종별, 트랜지스터의 내압 및 트랜지스터의 게이트 절연막의 막 두께를 나타내는 도면이다.
도 64는 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법, 기록 방법 및 소거 방법을 나타내는 도면이다.
도 65는 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 단면도이다.
도 66은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 1)이다.
도 67은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 2)이다.
도 68은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 3)이다.
도 69는 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 4)이다.
도 70은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 5)이다.
도 71은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 6)이다.
도 72는 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 7)이다.
도 73은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 8)이다.
도 74는 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 9)이다.
도 75는 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 10)이다.
도 76은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 11)이다.
도 77은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 12)이다.
도 78은 제4 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도(그 13)이다.
도 79는 참고예에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다.
도 80은 참고예에 따른 비휘발성 반도체 기억 장치를 나타내는 단면도이다.
도 79는 참고예에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다. 도 80은 참고예에 따른 비휘발성 반도체 기억 장치를 나타내는 단면도이다.
도 79에 나타내는 바와 같이, 참고예에 따른 비휘발성 반도체 기억 장치는, 메모리 셀 트랜지스터 MT를 갖는 복수의 메모리 셀 MC를 갖고 있다. 매트릭스형으로 배열된 복수 메모리 셀 MC에 의해 메모리 셀 어레이가 형성되어 있다. 메모리 셀 어레이는 복수의 섹터 SCT로 분할되어 있다.
동일한 열에 존재하는 복수의 메모리 셀 트랜지스터 MT의 드레인은, 로컬 비트선 LBL에 의해 공통 접속되어 있다. 동일한 행에 존재하는 복수의 메모리 셀 트랜지스터 MT의 컨트롤 게이트는 워드선 WL에 의해 공통 접속되어 있다. 복수의 메모리 셀 트랜지스터 MT의 소스는 각각 소스선에 전기적으로 접속되어 있다.
각각의 섹터 SCT에는, 복수의 섹터 셀렉트 트랜지스터 SST가 마련되어 있다. 동일한 열에 존재하는 복수의 메모리 셀 트랜지스터 MT의 드레인을 공통 접속하는 로컬 비트선 LBL은 섹터 셀렉트 트랜지스터 SST의 소스에 각각 접속되어 있다. 동일한 열에 존재하는 복수의 섹터 셀렉트 트랜지스터 SST의 드레인은 메인 비트선 MBL에 의해 공통 접속되어 있다. 로컬 비트선 LBL은 섹터 셀렉트 트랜지스터 SST를 개재하여 메인 비트선 MBL에 접속되어 있다. 섹터 셀렉트 트랜지스터 SST의 게이트는 섹터 셀렉트선 SSL에 의해 공통 접속되어 있다.
섹터 셀렉트 트랜지스터 SST의 드레인을 공통 접속하는 복수의 메인 비트선 MBL은 열 디코더(212)에 접속되어 있다. 열 디코더(212)에는 메인 비트선 MBL에 흐르는 전류를 검출하기 위한 센스 앰프(213)가 접속되어 있다. 메모리 셀 트랜지스터 MT의 컨트롤 게이트를 공통 접속하는 복수의 워드선 WL은 행 디코더(214)에 접속되어 있다. 섹터 셀렉트 트랜지스터 SST의 게이트를 공통 접속하는 복수의 섹터 셀렉트선 SSL은 제어 회로(223)에 접속되어 있다.
도 80에 나타내는 바와 같이, 반도체 기판(220)에는 소자 영역을 확정하는 소자 분리 영역(222)이 형성되어 있다. 메모리 셀 어레이 영역(202)에는 반도체 기판(220) 내에 형성된 N형 웰(N형의 확산층)(224)과, N형 웰(224) 내에 형성된 P형 웰(226)이 형성되어 있다. 도 79에 나타내는 바와 같이, P형 웰(226)은 배선을 개재하여 제1 전압 인가 회로(215)에 접속되어 있다.
P형 웰(226) 상에는, 터널 절연막(228a)을 개재하여 플로팅 게이트(230a)가 형성되어 있다. 플로팅 게이트(230a) 상에는, 절연막(232a)을 개재하여 컨트롤 게이트(234a)가 형성되어 있다. 플로팅 게이트(230a)와 컨트롤 게이트(234a)를 갖는 적층체의 양측의 반도체 기판(220) 내에는, 소스/드레인 확산층(236a, 236c)이 형성되어 있다. 이렇게 해서, 플로팅 게이트(230a)와 컨트롤 게이트(234a)와 소스/드레인 확산층(236a, 236c)을 갖는 메모리 셀 트랜지스터 MT가 형성되어 있다. 메모리 셀 트랜지스터 MT의 소스 확산층(236)은 소스선 SL에 접속되어 있다.
섹터 셀렉트 트랜지스터가 형성되는 영역(207)에 있어서의 반도체 기판(220) 내에는 P형 웰(274P)이 형성되어 있다. P형 웰(274P) 상에는 게이트 절연막(276)을 개재하여 게이트 전극(234d)이 형성되어 있다. 게이트 전극(234d)의 양측의 반도체 기판(220) 내에는 소스/드레인 확산층(304)이 형성되어 있다. 이렇게 해서, 게이트 전극(234d)과 소스/드레인 확산층(304)을 갖는 섹터 셀렉트 트랜지스터 SST가 형성되어 있다. 섹터 셀렉트 트랜지스터 SST의 소스 확산층(304)은 로컬 비트선 LBL을 개재하여 메모리 셀 트랜지스터 MT의 드레인 확산층(236c)에 접속되어 있다.
열 디코더가 형성되는 영역(217)에 있어서의 반도체 기판(220) 내에는 P형 웰(274P)이 형성되어 있다. P형 웰(274P) 상에는 게이트 절연막(278)을 개재하여 게이트 전극(234d)이 형성되어 있다. 게이트 전극(278)의 양측의 반도체 기판(220) 내에는 소스/드레인 확산층(304)이 형성되어 있다. 이렇게 해서, 게이트 전극(234d)과 소스/드레인 확산층(304)을 갖는 NMOS 트랜지스터(312)가 형성되어 있다.
NMOS 트랜지스터(312)의 소스 확산층(304)은 메인 비트선 MBL을 개재하여 섹터 셀렉트 트랜지스터 SST의 드레인 확산층(304)에 접속되어 있다. NMOS 트랜지스터(312)의 드레인 확산층(304)은 열 디코더의 내부 회로에 접속되어 있다.
메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는 메인 비트선 MBL의 전위를 플로팅으로 한다. 또한, 섹터 선택선 SSL의 전위를 0 V로 한다.
다음에, 전압 인가 회로(215)에 의해, P형 웰(226)의 전위를 예를 들어 9 V로 설정한다.
다음에, 소거의 대상이 되는 제1 섹터 SCT1 내의 메모리 셀 MC에 접속된 워드선 WL11, WL12의 전위를, 예를 들어 -9 V로 한다. 한편, 소거의 대상이 아닌 제2 섹터 SCT2 내의 메모리 셀 MC에 접속된 워드선 WL21, WL22의 전위를, 예를 들어 플로팅으로 한다.
워드선 WL11, WL12의 전위를 예를 들어 -9 V로 설정하면, 메모리 셀 트랜지스터 MT의 플로팅 게이트(230a)로부터 전하가 방출된다. 이에 따라, 메모리 셀 트랜지스터 MT의 플로팅 게이트(230a)에 전하가 축적되어 있지 않은 상태가 되고, 메모리 셀 트랜지스터 MT의 정보가 소거되게 된다.
이와 같이, 참고예에 따른 비휘발성 반도체 기억 장치에서는, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, P형 웰(226)에 예를 들어 9 V 정도의 비교적 높은 전압이 인가된다. P형 웰(226)에 인가되는 전압은, 로컬 비트선 LBL을 개재하여 섹터 셀렉트 트랜지스터 SST의 소스 확산층(304)에 인가된다. 이 때문에, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는 섹터 셀렉트 트랜지스터 SST에 비교적 큰 전압이 인가되게 된다. 이 때문에, 섹터 셀렉트 트랜지스터 SST로서는, 비교적 내압이 높은 고내압 트랜지스터가 이용된다.
그러나, 고내압 트랜지스터는 저전압 트랜지스터와 비교하여 구동 전류가 비교적 작다. 이 때문에, 참고예에 따른 비휘발성 반도체 기억 장치와 같이, 섹터 셀렉트 트랜지스터 SST로서 고내압 트랜지스터를 이용한 경우에는, 메모리 셀 트랜지스터 MT에 기록된 정보를 판독할 때에 충분히 큰 판독 전류가 얻어지지 않는다. 이 때문에, 참고예에 따른 비휘발성 반도체 기억 장치에서는, 메모리 셀 트랜지스터 MT에 기록되어 있는 정보를 고속으로 판정하는 것이 곤란하고, 따라서 메모리 셀 트랜지스터 MT에 기록되어 있는 정보를 고속으로 판독하는 것은 곤란하다.
[제1 실시형태]
제1 실시형태에 따른 비휘발성 반도체 기억 장치 및 그 판독 방법, 기록 방법, 소거 방법, 및 그 비휘발성 반도체 기억 장치의 제조 방법을 도 1 내지 도 25를 이용하여 설명한다.
(비휘발성 반도체 기억 장치)
우선, 본 실시형태에 따른 비휘발성 반도체 기억 장치에 관해서 도 1 및 도 2를 이용하여 설명한다. 도 1은 본 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다. 도 2는 본 실시형태에 따른 비휘발성 반도체 기억 장치의 단면도이다.
도 1에 나타내는 바와 같이, 본 실시형태에 따른 비휘발성 반도체 기억 장치는, 메모리 셀 트랜지스터 MT를 갖는 복수의 메모리 셀 MC를 갖고 있다. 복수의 메모리 셀 MC는 매트릭스형으로 배열되어 있다. 매트릭스형으로 배열된 복수 메모리 셀 MC에 의해 메모리 셀 어레이가 형성되어 있다. 메모리 셀 어레이는 복수의 섹터 SCT로 분할되어 있다.
또한, 도 1에 있어서는, 복수의 섹터 SCT 중의 제1 섹터 SCT1와 제2 섹터 SCT2가 도시되어 있다.
동일한 열에 존재하는 복수의 메모리 셀 트랜지스터 MT의 드레인은 로컬 비트선(제1 비트선) LBL에 의해 공통 접속되어 있다.
동일한 행에 존재하는 복수의 메모리 셀 트랜지스터 MT의 컨트롤 게이트는 워드선 WL에 의해 공통 접속되어 있다.
또한, 도 1에 있어서는, 복수의 워드선 WL 중의 워드선 WL11, WL12, WL21, WL22이 도시되어 있다.
워드선 WL11은, 제1 섹터 SCT1의 제1행째에 존재하는 복수의 메모리 셀 트랜지스터 MT의 컨트롤 게이트를 공통 접속하는 것이다. 워드선 WL12은 제1 섹터 SCT1의 제2행째에 존재하는 복수의 메모리 셀 트랜지스터 MT의 컨트롤 게이트를 공통 접속하는 것이다. 워드선 WL21은 제2 섹터 SCT2의 제1행째에 존재하는 복수의 메모리 셀 트랜지스터 MT의 컨트롤 게이트를 공통 접속하는 것이다. 워드선 WL22는 제2 섹터 SCT2의 제2행째에 존재하는 복수의 메모리 셀 트랜지스터 MT의 컨트롤 게이트를 공통 접속하는 것이다.
복수의 메모리 셀 트랜지스터 MT의 소스는, 각각 소스선 SL에 전기적으로 접속되어 있다.
각각의 섹터에는 복수의 섹터 셀렉트 트랜지스터(섹터 선택 트랜지스터) SST가 마련되어 있다. 섹터 셀렉트 트랜지스터 SST로서는, 정격 전압이나 내압이 비교적 낮은 저전압 트랜지스터(저내압 트랜지스터)가 이용되고 있다.
도 6은, 각각의 구성 요소에 사용되고 있는 트랜지스터의 종별, 트랜지스터의 내압 및 트랜지스터의 게이트 절연막의 막 두께를 나타내는 도면이다.
도 6에 나타내는 바와 같이, 섹터 셀렉트 트랜지스터 SST로서는, 정격 전압이 예를 들어 5 V인 저전압 트랜지스터(5 VTr)가 이용되고 있다. 섹터 셀렉트 트랜지스터 SST의 내압은, 예를 들어 8 V 정도이다. 또한, 섹터 셀렉트 트랜지스터 SST의 게이트 절연막(78)(도 25 참조)의 막 두께는, 예를 들어 11 ㎚ 정도이다.
저전압 트랜지스터(저내압 트랜지스터)는, 고내압 트랜지스터(고전압 트랜지스터)와 비교하여, 게이트 길이가 짧고, 게이트 절연막의 막 두께가 얇으며, 구동 전류가 크다. 본 실시형태에서는, 섹터 셀렉트 트랜지스터 SST로서 저전압 트랜지스터가 이용되고 있기 때문에, 큰 판독 전류를 얻을 수 있다. 따라서, 큰 판독 전류를 얻을 수 있기 때문에, 메모리 셀 트랜지스터 MT에 기록된 정보를 고속으로 판정하는 것이 가능해지고, 따라서 고속인 판독을 실현하는 것이 가능하다.
동일한 열에 존재하는 복수의 메모리 셀 트랜지스터 MT의 드레인을 공통 접속하는 로컬 비트선 LBL은, 섹터 셀렉트 트랜지스터(섹터 선택 트랜지스터) SST의 소스에 각각 접속되어 있다.
동일한 열에 존재하는 복수의 섹터 셀렉트 트랜지스터 SST의 드레인은, 메인 비트선(제2 비트선, 글로벌 비트선) MBL에 의해 공통 접속되어 있다.
또한, 도 1에 있어서는, 복수의 메인 비트선 MBL 중의 메인 비트선 MBL1, MBL2이 도시되어 있다. 로컬 비트선 LBL은 섹터 셀렉트 트랜지스터 SST를 개재하여 메인 비트선 MBL에 접속되어 있다.
섹터 셀렉트 트랜지스터 SST의 게이트는 섹터 셀렉트선(섹터 선택선) SSL에 의해 공통 접속되어 있다.
또한, 도 1에 있어서는, 복수의 섹터 셀렉트선 SSL 중의 섹터 셀렉트선 SSL11, SSL12, SSL21, SSL22을 도시하고 있다.
섹터 셀렉트 트랜지스터 SST의 드레인을 공통 접속하는 복수의 메인 비트선 MBL은, 열 디코더(12)에 접속되어 있다. 열 디코더(12)는 복수의 메인 비트선 MBL의 전위를 각각 제어하는 것이다. 열 디코더(12)는 비교적 낮은 전압으로 동작하는 저전압 회로에 의해 형성되어 있다. 저전압 회로는 내압이 비교적 낮은 한편, 고속으로 동작할 수 있는 회로이다.
열 디코더(12)의 저전압 회로에는 저전압 트랜지스터(저내압 트랜지스터)(112N, 112P)(도 25 참조)가 이용되고 있다. 도 6에 나타내는 바와 같이, 열 디코더(12)에는, 정격 전압이 예를 들어 5 V인 저전압 트랜지스터(5 VTr)가 이용되고 있다. 열 디코더(12)에 이용되고 있는 저전압 트랜지스터(112N, 112P)의 내압은, 예를 들어 8 V 정도이다. 또한, 열 디코더(12)에 이용되고 있는 저전압 트랜지스터(112N, 112P)의 게이트 절연막(78)(도 25 참조)의 막 두께는, 예를 들어 11 ㎚ 정도이다. 열 디코더(12)에 저전압 트랜지스터(112N, 112P)를 이용하고 있는 것은, 메모리 셀 트랜지스터 MT에 기록된 정보를 고속으로 판독하는 것을 가능하게 하기 때문이다.
열 디코더(12)에는 메인 비트선 MBL에 흐르는 전류를 검출하기 위한 센스 앰프(13)가 접속되어 있다.
센스 앰프(13)에는 저전압 트랜지스터(112N, 112P)(도 25 참조)가 이용되고 있다. 도 6에 나타내는 바와 같이, 센스 앰프(13)에는, 정격 전압이 5 V인 저전압 트랜지스터(5 VTr)가 이용되고 있다. 센스 앰프(13)에 이용되고 있는 저전압 트랜지스터의 내압은, 예를 들어 8 V 정도이다. 또한, 센스 앰프(13)에 이용되고 있는 저전압 트랜지스터(112N, 112P)의 게이트 절연막(78)(도 25 참조)의 막 두께는, 예를 들어 11 ㎚ 정도이다. 센스 앰프(13)에 저전압 트랜지스터(112N, 112P)가 이용되고 있기 때문에, 메모리 셀 트랜지스터 MT에 기록된 정보를 고속으로 판정할 수 있고, 나아가서는, 고속 판독을 실현하는 것이 가능하다.
메모리 셀 트랜지스터 MT의 컨트롤 게이트(34a)를 공통 접속하는 복수의 워드선 WL은, 행 디코더(14)에 접속되어 있다. 행 디코더(14)는 복수의 워드선 WL의 전위를 각각 제어하는 것이다. 행 디코더(14)는 고전압 회로(고내압 회로)에 의해 형성되어 있다. 고전압 회로는 동작 속도가 비교적 느린 한편, 내압이 비교적 높은 회로이다. 행 디코더(14)의 고전압 회로에는 고전압 트랜지스터(고내압 트랜지스터)(110N, 110P)(도 2, 도 25 참조)가 이용되고 있다. 도 6에 나타내는 바와 같이, 행 디코더(14)에는 정격 전압이 예를 들어 10 V인 고내압 트랜지스터(10 VTr)가 이용되고 있다. 행 디코더(14)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 내압은, 예를 들어 12 V 정도이다. 또한, 행 디코더(14)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 게이트 절연막(76)의 막 두께는, 예를 들어 16 ㎚ 정도이다.
또한, 행 디코더(14)에 고내압 트랜지스터(110N, 110P)를 이용하고 있는 것은, 메모리 셀 트랜지스터 MT에 정보를 기록할 때나, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, 워드선 WL에 고전압을 인가하기 때문이다.
섹터 셀렉트 트랜지스터 SST의 게이트를 공통 접속하는 복수의 섹터 셀렉트선 SSL은 제어 회로(제어부)(23)에 접속되어 있다. 제어 회로(23)는 복수의 섹터 셀렉트선 SSL의 전위를 각각 제어하는 것이다. 제어 회로(23)는 비교적 낮은 전압으로 동작하는 저전압 회로에 의해 형성되어 있다.
제어 회로(23)에는 저전압 회로가 이용되고 있다. 제어 회로(23)의 저전압 회로에는, 저전압 트랜지스터(저내압 트랜지스터)(112N, 112P)(도 25 참조)가 이용되고 있다. 도 6에 나타내는 바와 같이, 제어 회로(23)에는, 정격 전압이 예를 들어 5 V인 저전압 트랜지스터(5 VTr)가 이용되고 있다. 제어 회로(23)에 이용되고 있는 저전압 트랜지스터(112N, 112P)의 내압은, 예를 들어 8 V 정도이다. 또한, 제어 회로(23)에 이용되고 있는 저전압 트랜지스터(112N, 112P)의 게이트 절연막(78)의 막 두께는, 예를 들어 11 ㎚ 정도이다. 제어 회로(23)에 저전압 트랜지스터(112N, 112P)를 이용하고 있는 것은, 섹터 SCT의 선택을 고속으로 행하는 것을 가능하게 하기 때문이다.
도 2의 (a)에 나타내는 바와 같이, 각각의 섹터 SCT에 있어서의 메모리 셀 어레이 영역(2)에는, 반도체 기판(20) 내에 형성된 N형 웰(N형의 확산층)(24)과, N형 웰(24) 내에 형성된 P형 웰(26)이 형성되어 있다. 이러한 구조는 트리플웰이라 칭해진다. 메모리 셀 트랜지스터 MT는 이러한 트리플웰 상에 형성되어 있다.
도 1에 나타내는 바와 같이, P형 웰(26)은 배선을 통하여 제1 전압 인가 회로(제1 전압 인가부)(15)에 접속되어 있다. 제1 전압 인가 회로(15)는 P형 웰(26)의 전위 VB1를 제어하는 것이다. 제1 전압 인가 회로(15)는 고전압 회로에 의해 형성되어 있다. 제1 전압 인가 회로(15)의 고전압 회로에는, 고내압 트랜지스터(110N, 110P)(도 2, 도 25 참조)가 이용되고 있다. 도 6에 나타내는 바와 같이, 제1 전압 인가 회로(15)에는 정격 전압이 예를 들어 10 V인 고내압 트랜지스터(10 VTr)가 이용되고 있다. 제1 전압 인가 회로(15)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 내압은, 예를 들어 12 V 정도이다. 또한, 제1 전압 인가 회로(15)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 게이트 절연막(76)(도 25 참조)의 막 두께는, 예를 들어 16 ㎚ 정도이다.
또한, 제1 전압 인가 회로(15)에 고내압 트랜지스터(110N, 110P)를 이용하고 있는 것은, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, P형 웰(26)에 고전압을 인가해야 하기 때문이다.
도 2의 (a)에 나타내는 바와 같이, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에 있어서의 반도체 기판(20) 내에는 N형 웰(N형의 확산층)(25)이 형성되어 있다. N형 웰(25) 내에는 P형 웰(74PS)이 형성되어 있다. 섹터 셀렉트 트랜지스터 SST는 이러한 트리플웰 상에 형성되어 있다.
도 1에 나타내는 바와 같이, P형 웰(74PS)은 배선을 통하여 제2 전압 인가 회로(제2 전압 인가부)(17)에 전기적으로 접속되어 있다. 제2 전압 인가 회로(16)는 P형 웰(74PS)의 전위 VB2를 제어하는 것이다. 제2 전압 인가 회로(16)는 저전압 회로에 의해 형성되어 있다. 제2 전압 인가 회로(17)의 저전압 회로에는 저전압 트랜지스터(112N, 112P)(도 25 참조)가 이용되고 있다. 도 6에 나타내는 바와 같이, 제2 전압 인가 회로(17)에는 정격 전압이 예를 들어 5 V인 저전압 트랜지스터(5 VTr)가 이용되고 있다. 제2 전압 인가 회로(17)에 이용되고 있는 저전압 트랜지스터(112N, 112P)의 내압은, 예를 들어 8 V 정도이다. 또한, 제2 전압 인가 회로(17)에 이용되고 있는 저전압 트랜지스터(112N, 112P)의 게이트 절연막(78)(도 25 참조)의 막 두께는, 예를 들어 11 ㎚ 정도이다.
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 구조를 도 2 내지 도 5를 이용하여 설명한다. 도 3은 본 실시형태에 따른 비휘발성 반도체 기억 장치의 메모리 셀 어레이를 나타내는 평면도이다. 도 4는 도 3의 A-A' 단면도이다. 도 5는 도 3의 B-B' 단면도이다.
반도체 기판(20)에는 소자 영역(21)을 획정하는 소자 분리 영역(22)이 형성되어 있다. 반도체 기판(20)으로서는, 예를 들어 P형의 실리콘 기판이 이용되고 있다. 소자 분리 영역(22)은, 예를 들어 STI(Shallow Trench Isolation)법에 의해 형성되어 있다.
도 2의 (a)에 나타내는 바와 같이, 메모리 셀 어레이 영역(2)에 있어서의 반도체 기판(20) 내에는, N형 웰(N형의 확산층)(24)이 형성되어 있다. 이러한 N형 웰(24)은 각각의 섹터 SCT(도 1 참조)마다 형성된다. N형의 웰(24) 내에는 P형 웰(26)이 형성되어 있다. P형 웰(26)은 N형 웰(24)에 의해, 반도체 기판(20)과 전기적으로 분리되어 있다.
P형 웰(26) 상에는 터널 절연막(28a)을 개재하여 플로팅 게이트(30a)가 형성되어 있다. 도 5에 나타내는 바와 같이, 플로팅 게이트(30a)는 각각의 소자 영역(21)마다 전기적으로 분리되어 있다.
플로팅 게이트(30a) 상에는 절연막(32a)을 개재하여 컨트롤 게이트(34a)가 형성되어 있다. 동일한 행에 존재하는 메모리 셀 트랜지스터 MT의 컨트롤 게이트(34a)는 공통 접속되어 있다. 바꾸어 말하면, 플로팅 게이트(30) 상에는, 절연막(32a)을 개재하여 컨트롤 게이트(34a)를 공통 접속하는 워드선 WL이 형성되어 있다.
플로팅 게이트(30a)의 양측의 반도체 기판(20) 내에는 N형의 불순물 확산층(36a, 36c)이 형성되어 있다. 상호 인접하는 메모리 셀 트랜지스터 MT의 소스는 동일한 불순물 확산층(36a)에 의해 형성되어 있다.
도 4에 나타내는 바와 같이, 플로팅 게이트(30a)와 컨트롤 게이트(34a)를 갖는 적층체의 측벽 부분에는 사이드월 절연막(37)이 형성되어 있다.
소스 영역(36a) 상, 드레인 영역(36c) 상, 컨트롤 게이트(34a) 상에는, 예를 들어 코발트 실리사이드로 이루어지는 실리사이드층(38a∼38c)이 각각 형성되어 있다. 소스 확산층(36a) 상의 실리사이드층(38a)은 소스 전극으로서 기능한다. 드레인 확산층(36c) 상의 실리사이드층(38c)은, 드레인 전극으로서 기능한다.
이렇게 해서, 플로팅 게이트(30a)와 컨트롤 게이트(34a)와 소스/드레인 확산층(36a, 36c)을 갖는 메모리 셀 트랜지스터 MT가, P형 웰(26) 상에 형성되어 있다.
섹터 셀렉트 트랜지스터 형성 영역(7)에 있어서의 반도체 기판(20) 내에는 N형 웰(N형의 확산층)(25)이 형성되어 있다. N형 웰(25) 내에는 P형 웰(74PS)이 형성되어 있다. P형 웰(74PS)은 N형 웰(25)에 의해 반도체 기판(20)과 전기적으로 분리되어 있다.
P형 웰(74PS) 상에는 게이트 절연막(78)을 개재하여 게이트 전극(34d)이 형성되어 있다. 게이트 전극(34d)의 양측의 반도체 기판(20) 내에는 N형의 불순물 확산층인 소스/드레인 확산층(104)이 형성되어 있다.
이렇게 해서, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 섹터 셀렉트 트랜지스터 SST가, P형 웰(74PS) 상에 형성되어 있다.
P형 웰(74PS)과 P형 웰(26)은 N형 웰(24, 25)에 의해 전기적으로 서로 분리되어 있다.
도 2의 (a)에 나타내는 바와 같이, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)과 메모리 셀 트랜지스터 MT의 드레인 확산층(36c)은, 로컬 비트선 LBL에 의해 전기적으로 접속되어 있다.
또한, 열 디코더가 형성되는 영역(27)에는 P형 웰(74P)이 형성되어 있다. P형 웰(74P) 상에는 게이트 절연막(78)을 개재하여 게이트 전극(34d)이 형성되어 있다. 게이트 전극(34a)의 양측의 반도체 기판(20) 내에는 N형의 불순물 확산층인 소스/드레인 확산층(104)이 형성되어 있다.
이렇게 해서, 열 디코더가 형성되는 영역(27)에 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 저전압 N채널 트랜지스터(112N)가 형성되어 있다.
도 2의 (a)에 나타내는 바와 같이, 열 디코더(12)의 저전압 N채널 트랜지스터(112N)의 소스 확산층(104)과, 섹터 셀렉트 트랜지스터 SST의 드레인 확산층(104)은, 메인 비트선 MBL에 의해 전기적으로 접속되어 있다. 저전압 N채널 트랜지스터(112N)의 드레인 확산층(104)은 열 디코더(12)의 내부 회로(저전압 회로)에 접속되어 있다.
또한, 도 2의 (b)에 나타내는 바와 같이, 반도체 기판(20) 내에는 N형 웰(N형의 확산층)(25)이 형성되어 있다. N형 웰(25) 내에는 P형 웰(72P)이 형성되어 있다. P형 웰(72P)은 N형 웰(25)에 의해 반도체 기판(20)과 전기적으로 분리되어 있다.
P형 웰(72P) 상에는 게이트 절연막(76)을 개재하여 게이트 전극(34c)이 형성되어 있다. 게이트 전극(34c)의 양측의 반도체 기판(20) 내에는 N형의 불순물 확산층인 소스/드레인 확산층(96)이 형성되어 있다.
이렇게 해서, 게이트 전극(34c)과 소스/드레인 확산층(96)을 갖는 고내압 N채널 트랜지스터(110N)가 P형 웰(72P) 상에 형성되어 있다.
또한, 반도체 기판(20) 내에는 N형 웰(72N)이 형성되어 있다. N형 웰(72N) 상에는 게이트 절연막(76)을 개재하여 게이트 전극(34c)이 형성되어 있다. 게이트 전극(34c)의 양측의 반도체 기판(20) 내에는, P형의 불순물 확산층인 소스/드레인 확산층(100)이 형성되어 있다.
이렇게 해서, 게이트 전극(34c)과 소스/드레인 확산층(100)을 갖는 고내압 P채널 트랜지스터(110P)가 형성되어 있다.
메모리 셀 트랜지스터 MT, 섹터 셀렉트 트랜지스터 SST, 저전압 트랜지스터(112N, 112P), 고내압 트랜지스터(110N, 110P) 등이 형성된 반도체 기판(20) 상에는, 층간 절연막(40)이 형성되어 있다(도 4, 도 5, 도 24, 도 25 참조). 층간 절연막(40)은, 예를 들어 실리콘 질화막(114)과, 실리콘 질화막(114) 상에 형성된 실리콘 산화막(116)에 의해 형성되어 있다(도 24, 도 25 참조).
층간 절연막(40)에는 소스 전극(38a), 드레인 전극(38b)에 각각 달하는 컨택트홀(42)이 형성되어 있다.
컨택트홀(42) 내에는, 예를 들어 텅스텐으로 이루어지는 도체 플러그(44)가 매립되어 있다.
도체 플러그(44)가 매립된 층간 절연막(40) 상에는 배선(제1 금속 배선층)(46)이 형성되어 있다.
배선(46)이 형성된 층간 절연막(40) 상에는 층간 절연막(48)이 형성되어 있다.
층간 절연막(48)에는 배선(46)에 달하는 컨택트홀(50)이 형성되어 있다.
컨택트홀(50) 내에는, 예를 들어 텅스텐으로 이루어지는 도체 플러그(52)가 매립되어 있다.
도체 플러그(52)가 매립된 층간 절연막(48) 상에는 배선(제2 금속 배선층)(54)이 형성되어 있다.
배선(54)이 형성된 층간 절연막(48) 상에는 층간 절연막(56)이 형성되어 있다.
층간 절연막(56)에는 배선(54)에 달하는 컨택트홀(58)이 형성되어 있다.
컨택트홀(58) 내에는, 예를 들어 텅스텐으로 이루어지는 도체 플러그(60)가 매립되어 있다.
도체 플러그(60)가 매립된 층간 절연막(56) 상에는 배선(제3 금속 배선층)(62)이 형성되어 있다.
(비휘발성 반도체 기억 장치의 동작)
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 동작 방법을 도 7 및 도 8을 이용하여 설명한다. 도 7은 본 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법, 기록 방법 및 소거 방법을 나타내는 도면이다. 도 7에 있어서 F는 플로팅을 나타내고 있다.
(판독 방법)
우선, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법에 대해서 도 7을 이용하여 설명한다.
또한, 여기서는, 도 1에 있어서 파선 A로 둘러싸인 메모리 셀 MC과 파선 B로 둘러싸인 메모리 셀 MC에 기록된 정보를 판독하는 경우를 예로 설명한다.
메모리 셀 트랜지스터 MT에 기록된 정보를 판독할 때에는, 각부의 전위를 이하와 같이 설정한다.
즉, 선택해야 할 메모리 셀 MC에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 섹터 선택선 SSL11의 전위를, 예를 들어 1.8 V로 한다. 한편, 선택된 섹터 선택선 SSL11 이외의 섹터 선택선 SSL12, SSL21, SSL22의 전위는 모두 0 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 메인 비트선(비트선) MBL1, MBL2의 전위를, 예를 들어 0.5 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 워드선 WL11의 전위를, 예를 들어 4.5 V로 한다. 한편, 선택된 워드선 WL11 이외의 워드선 WL12, WL21, WL22의 전위를, 0 V로 한다.
P형 웰(26)의 전위 VB1은 모두 0 V로 한다. 또한, P형 웰(74PS)의 전위 VB2는 모두 0 V로 한다. 소스선 SL의 전위는 모두 0 V로 한다.
본 실시형태에서는, 섹터 셀렉트 트랜지스터 SST로서 저전압 트랜지스터가 이용되고 있기 때문에, 메모리 셀 트랜지스터 MT에 기록된 정보를 판독할 때에, 충분히 큰 판독 전류가 얻어진다. 충분히 큰 판독 전류가 얻어지기 때문에, 본 실시형태에 따르면, 메모리 셀 트랜지스터 MT에 기록되어 있는 정보를 고속으로 판정하는 것이 가능해진다. 이 때문에, 본 실시형태에 따르면, 메모리 셀 트랜지스터 MT에 기록되어 있는 정보를 고속으로 판독하는 것이 가능해진다.
메모리 셀 트랜지스터 MT에 정보가 기록되어 있는 경우, 즉, 메모리 셀 트랜지스터 MT의 정보가 "0"인 경우에는, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)에 전하가 축적되어 있다. 이 경우에는, 메모리 셀 트랜지스터 MT의 소스 확산층(36a)과 드레인 확산층(36c)의 사이에 전류가 흐르지 않고, 선택된 메인 비트선 MBL에는 전류가 흐르지 않는다. 이 경우에는, 메모리 셀 트랜지스터 MT의 정보는 "0"이라고 판단된다.
한편, 메모리 셀 트랜지스터 MT에 기록된 정보가 소거되어 있는 경우, 즉 메모리 셀의 정보가 "1"인 경우에는, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)에 전하가 축적되어 있지 않다. 이 경우에는, 메모리 셀 트랜지스터 MT의 소스 확산층(36a)과 드레인 확산층(36c)의 사이에 전류가 흐르고, 선택된 메인 비트선 MBL에 전류가 흐른다. 선택된 메인 비트선 MBL에 흐르는 전류는 센스 앰프(13)에 의해 검출된다. 이 경우에는, 메모리 셀 트랜지스터 MT의 정보가 "1"이라고 판단된다.
(기록 방법)
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 기록 방법에 대해서 도 7을 이용하여 설명한다.
또한, 여기서는, 도 1에 있어서 파선 A로 둘러싸인 메모리 셀 MC에 정보를 기록하는 경우를 예로 설명한다.
메모리 셀 트랜지스터 MT에 정보를 기록할 때에는, 각부의 전위를 이하와 같이 설정한다.
즉, 선택해야 할 메모리 셀 MC에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 섹터 선택선 SSL11의 전위를, 예를 들어 5 V로 한다. 한편, 선택된 섹터 선택선 SSL11 이외의 섹터 선택선 SSL12, SSL21, SSL22의 전위는 모두 0 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 메인 비트선(비트선) MBL1의 전위를, 예를 들어 4 V로 한다. 한편, 선택된 메인 비트선 MBL1 이외의 메인 비트선 MBL2의 전위는 0 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 워드선 WL11의 전위를, 예를 들어 9 V로 한다. 한편, 선택된 워드선 WL11 이외의 워드선 WL12, WL21, WL22의 전위를 0 V로 한다.
P형 웰(26)의 전위 VB1은 모두 0 V로 한다. 또한, P형 웰(74PS)의 전위 VB2는 모두 0 V로 한다. 소스선 SL의 전위는 모두 0 V로 한다.
각부의 전위를 상기한 바와 같이 설정하면, 메모리 셀 트랜지스터 MT의 소스 확산층(36a)과 드레인 확산층(36c)의 사이에 전자가 흐르고, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a) 내에 전자가 도입된다. 이에 따라, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)에 전하가 축적되고, 메모리 셀 트랜지스터 MT에 정보가 기록되게 된다.
(소거 방법)
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 도 7 내지 도 9를 이용하여 설명한다. 도 8은 본 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 타임 차트이다. 또한, 도 8에 있어서의 파선은 0 V의 전위를 나타내고 있다. 도 9는 본 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 단면도이다.
메모리 셀 어레이에 기록된 정보의 소거는, 예를 들어 섹터 SCT 마다 행해진다. 여기서는, 제1 섹터 SCT1 내에 존재하는 복수의 메모리 셀 MC에 기록된 정보를 일괄하여 소거하는 경우를 예로 설명한다.
본 실시형태에서는, 이하와 같이 하여, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거한다.
또한, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, 메인 비트선 MBL의 전위는 항상 플로팅으로 한다. 또한, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, 소스선 SL의 전위는, 항상 플로팅으로 한다. 또한, 반도체 기판(20)의 전위는 0 V(접지)로 한다.
메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, 우선 제2 전압 인가 회로(17)에 의해, P형 웰(74PS)의 전위 VB2를 제3 전위 VERS3으로 설정한다. 여기서는, 제3 전위 VERS3을 예를 들어 5 V로 한다.
또한, 섹터 선택선 SSL의 전위를 제2 전위 VERS2로 설정한다. 여기서는, 제2 전위 VERS2를 예를 들어 5 V로 한다.
다음에, 제1 전압 인가 회로(15)에 의해, P형 웰(26)의 전위 VB1을 제1 전위 VERS1로 설정한다. 여기서는, 제1 전위 VERS1을 예를 들어 9 V로 한다.
다음에, 소거의 대상이 되는 제1 섹터 SCT1 내의 메모리 셀 MC에 접속된 워드선 WL11, WL12의 전위를, 예를 들어 -9 V로 한다. 한편, 소거의 대상이 아닌 제2 섹터 SCT2 내의 메모리 셀 MC에 접속된 워드선 WL21, WL22의 전위를, 예를 들어 플로팅으로 한다.
워드선 WL11, WL12의 전위를 예를 들어 -9 V로 설정하면, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)로부터 전하가 방출된다. 이에 따라, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)에 전하가 축적되어 있지 않은 상태가 되고, 메모리 셀 트랜지스터 MT의 정보가 소거되게 된다.
전술한 바와 같이, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, P형 웰(26)의 전위(제1 전위) VERS1은 예를 들어 9 V로 설정된다. P형 웰(26)의 전위 VERS1이 9 V로 설정되는 경우, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)의 전위 VERS1′는, 예를 들어 8.5∼8.7 V 정도가 된다. 소스 확산층(104)의 전위 VERS1′가 P형 웰(26)에 인가하는 바이어스 전압 VERS1보다 낮아지는 것은, P형 웰(26)과 드레인 확산층(36c)에 의해 형성되는 다이오드에 의해 전압 강하가 생기기 때문이다.
P형 웰(74PS)의 전위(제3 전위) VERS3가 예를 들어 5 V인 경우, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)과 P형 웰(74PS)의 사이의 전위차(VERS1′-VERS3)는, 예를 들어 3.5∼3.7 V 정도가 된다. 섹터 셀렉트 트랜지스터 SST의 내압은, 전술한 바와 같이 예를 들어 8 V 정도이기 때문에, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)과 P형 웰(74PS)의 사이에 있어서 파괴가 생기는 일은 없다.
또한, 섹터 선택선 SSL의 전위(제2 전위) VERS2가 예를 들어 5 V인 경우, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)과 소스 확산층(104)의 전위차(VERS1′-VERS2)는, 예를 들어 3.5∼3.7 V 정도가 된다. 섹터 셀렉트 트랜지스터 SST의 내압은, 전술한 바와 같이 예를 들어 8 V 정도이기 때문에, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)과 소스 확산층(104)의 사이에 있어서 파괴가 생기는 일은 없다.
P형 웰(74PS)의 전위(제3 전위) VERS3가 예를 들어 5 V로 설정되는 경우, 열 디코더(12)에 이용되고 있는 저전압 트랜지스터(112N)의 소스 확산층(104)의 전위 VERS3′는, 예를 들어 4.5∼4.7 V 정도가 된다. 열 디코더(12)의 저전압 트랜지스터(112N)의 소스 확산층(104)의 전위 VERS3′가 P형 웰(74PS)에 인가하는 바이어스 전압 VERS3보다 낮아지는 것은, P형 웰(74PS)과 드레인 확산층(104)에 의해 형성되는 다이오드에 의해 전압 강하가 생기기 때문이다.
열 디코더(12)에 이용되고 있는 저전압 트랜지스터의 내압은, 전술한 바와 같이 예를 들어 8 V 정도이기 때문에, 열 디코더(12)의 저전압 트랜지스터(112N) 에 있어서 파괴가 생기는 일은 없다.
또한, 각부의 전위는 상기한 바에 한정되는 것은 아니다.
P형 웰(26)의 전위(제1 전위) VERS1와 P형 웰(74PS)의 전위(제3 전위) VERS3의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS3가 설정된다.
보다 엄밀하게는, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)의 전위 VERS1′와 P형 웰(74PS)의 전위 VERS3의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 바이어스 전압 VERS1, VERS3이 설정된다.
또한, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)의 전위(제2 전위) VERS2와 P형 웰(26)의 전위(제1 전위) VERS1의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS3가 설정된다.
보다 엄밀하게는, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)의 전위 VERS2와 소스 확산층(104)의 전위 VERS1′의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS2가 설정된다.
또한, P형 웰(74PS)의 전위(제3 전위) VERS3가, 열 디코더(12)의 저전압 트랜지스터(112N)의 내압보다 작아지도록 P형 웰(74PS)의 전위 VERS3가 설정된다.
보다 엄밀하게는, 열 디코더(12)의 저전압 트랜지스터(112N)의 소스 확산층(104)의 전위 VERS3′와 P형 웰(74P)의 전위의 차가, 열 디코더(12)의 저전압 트랜지스터(112N)의 내압보다 작아지도록 제3 전위 VERS3가 설정된다.
제1 전위 VERS1, 제2 전위 VERS2 및 제3 전위 VERS3가 모두 플러스인 경우에는, 제2 전위 VERS2는 제1 전위 VERS1보다 낮게 설정되고, 제3 전위 VERS3도 제1 전위 VERS1보다 낮게 설정된다.
이와 같이, 본 실시형태에서는, P형 웰(74PS)과 P형 웰(26)이 N형 웰(24, 25)에 의해 전기적으로 분리되어 있고, 이러한 P형 웰(74PS) 상에 섹터 셀렉트 트랜지스터 SST가 형성되어 있다. 이 때문에, 본 실시형태에서는, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, P형 웰(26)에 인가되는 전압과 상이한 바이어스 전압을 P형 웰(74PS)에 인가하는 것이 가능하다. 이 때문에, 정보를 소거할 때에 P형 웰(26)에 비교적 큰 전압이 인가된 경우라도, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)과 P형 웰(74PS)의 사이의 전위차를 비교적 작게 하는 것이 가능해진다. 또한, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)에 바이어스 전압을 인가함으로써, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)과 소스 확산층(104)의 사이의 전위차를, 비교적 작게 하는 것이 가능하다. 이 때문에, 본 실시형태에 따르면, 섹터 셀렉트 트랜지스터 SST로서 내압이 비교적 낮은 저전압 트랜지스터를 이용한 경우라도, 소거 시에 섹터 셀렉트 트랜지스터 SST에 있어서 파괴가 생기는 것을 방지하는 것이 가능해진다. 본 실시형태에서는, 섹터 셀렉트 트랜지스터 SST로서 저전압 트랜지스터를 이용하는 것이 가능하기 때문에, 메모리 셀 트랜지스터 MT에 기록된 정보를 판독할 때에, 충분히 큰 판독 전류가 얻어진다. 이 때문에, 본 실시형태에 따르면, 메모리 셀 트랜지스터 MT에 기록되어 있는 정보를 고속으로 판정하는 것이 가능해지고, 나아가서는 메모리 셀 트랜지스터 MT에 기록되어 있는 정보를 고속으로 판독하는 것이 가능해진다.
또한, 여기서는, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, 섹터 선택선 SSL의 전위 VERS2를 예를 들어 5 V로 하는 경우를 예로 설명했지만, 섹터 선택선 SSL을 전기적으로 플로팅으로 해도 좋다. 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)은, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104) 및 P형 웰(74PS)과 용량 결합하고 있다. 이 때문에, 섹터 선택선 SSL을 플로팅 상태로 한 경우에는, P형 웰(74PS)의 전위 VERS3와 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)의 전위 VERS1′에 따라서 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)의 전위가 상승한다. 이 때문에, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, 섹터 선택선 SSL의 전위를 플로팅으로 한 경우에도, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)과 P형 웰(74PS)의 사이의 전위차는 비교적 작게 유지된다. 또한, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)과 섹터 셀렉트 트랜지스터 SST의 소스/드레인 확산층(102)의 사이의 전위차도 비교적 작게 유지된다. 이 때문에, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, 섹터 선택선 SSL의 전위를 플로팅으로 한 경우에도, 소거 시에 섹터 셀렉트 트랜지스터 SST에 있어서 파괴가 생기는 것을 방지하는 것이 가능하다.
(비휘발성 반도체 기억 장치의 제조 방법)
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 도 10 내지 도 25를 이용하여 설명한다. 도 10 내지 도 25는, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도이다.
도 10의 (a), 도 11의 (a), 도 12의 (a), 도 13의 (a), 도 14의 (a), 도 15의 (a), 도 16의 (a), 도 17의 (a), 도 18의 (a), 도 19의 (a), 도 20의 (a), 도 21의 (a), 도 22 및 도 24는, 메모리 셀 어레이 영역(코어 영역)(2)을 나타내고 있다. 도 10의 (a), 도 11의 (a), 도 12의 (a), 도 13의 (a), 도 14의 (a), 도 15의 (a), 도 16의 (a), 도 17의 (a), 도 18의 (a), 도 19의 (a), 도 20의 (a), 도 21의 (a), 도 22 및 도 24의 지면 좌측의 도면은, 도 3의 B-B′단면에 대응하고 있다. 도 10의 (a), 도 11의 (a), 도 12의 (a), 도 13의 (a), 도 14의 (a), 도 15의 (a), 도 16의 (a), 도 17의 (a), 도 18의 (a), 도 19의 (a), 도 20의 (a), 도 21의 (a), 도 22 및 도 24의 지면 우측의 도면은, 도 3의 A-A′단면에 대응하고 있다.
도 10의 (b), 도 11의 (b), 도 12의 (b), 도 13의 (b), 도 14의 (b), 도 15의 (b), 도 16의 (b), 도 17의 (b), 도 18의 (b), 도 19의 (b), 도 20의 (b), 도 21의 (b), 도 23 및 도 25는, 주변 회로 영역(4)을 나타내고 있다.
도 10의 (b), 도 11의 (b), 도 12의 (b), 도 13의 (b), 도 14의 (b), 도 15의 (b), 도 16의 (b), 도 17의 (b), 도 18의 (b), 도 19의 (b), 도 20의 (b), 도 21의 (b), 도 23 및 도 25의 지면 좌측은, 고내압 트랜지스터가 형성되는 영역(6)을 나타내고 있다.
고내압 트랜지스터가 형성되는 영역(6) 중의 지면 좌측은 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 나타내고 있다. 고내압 N채널 트랜지스터가 형성되는 영역(6N)의 지면 우측은, 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 나타내고 있다.
고내압 P채널 트랜지스터가 형성되는 영역(6P)의 지면 우측은, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)을 나타내고 있다.
도 10의 (b), 도 11의 (b), 도 12의 (b), 도 13의 (b), 도 14의 (b), 도 15의 (b), 도 16의 (b), 도 17의 (b), 도 18의 (b), 도 19의 (b), 도 20의 (b), 도 21의 (b), 도 23 및 도 25의 지면 우측은, 저전압 트랜지스터가 형성되는 영역(8)을 나타내고 있다.
저전압 트랜지스터가 형성되는 영역(8) 중의 지면 좌측은 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 나타내고 있고, 저전압 트랜지스터가 형성되는 영역(8) 중의 지면 우측은 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 나타내고 있다.
우선, 도 10에 나타내는 바와 같이, 반도체 기판(20)을 준비한다. 이러한 반도체 기판(20)으로서는, 예를 들어 P형의 실리콘 기판을 준비한다.
다음에, 전면에, 예를 들어 열산화법에 의해, 예를 들어 막 두께 15 ㎚의 열산화막(64)을 형성한다.
다음에, 전면에, 예를 들어 CVD법에 의해, 예를 들어 막 두께 150 ㎚의 실리콘 질화막(66)을 형성한다.
다음에, 전면에, 예를 들어 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 포토레지스트막에 개구부(도시하지 않음)를 형성한다. 이러한 개구부는 실리콘 질화막(66)을 패터닝하기 위한 것이다.
다음에, 포토레지스트막을 마스크로 하여 실리콘 질화막(66)을 패터닝한다. 이에 따라, 실리콘 질화막으로 이루어지는 하드 마스크(66)가 형성된다.
다음에, 드라이 에칭에 의해, 하드 마스크(66)를 마스크로 하여 반도체 기판(20)을 에칭한다. 이에 따라, 반도체 기판(20)에 홈(68)이 형성된다. 반도체 기판(20)에 형성하는 홈(68)의 깊이는, 반도체 기판(20)의 표면으로부터 예를 들어 400 ㎚로 한다.
다음에, 열산화법에 의해, 반도체 기판(20) 중의 노출되어 있는 부분을 산화한다. 이에 따라, 반도체 기판(20) 중의 노출되어 있는 부분에 실리콘 산화막(도시하지 않음)이 형성된다.
다음에, 전면에, 고밀도 플라즈마 CVD법에 의해, 예를 들어 막 두께 700 ㎚의 실리콘 산화막(22)을 형성한다.
다음에, CMP(Chemical Mechanical Polishing, 화학적 기계적 연마)법에 의해, 실리콘 질화막(66)의 표면이 노출될 때까지 실리콘 산화막(22)을 연마한다. 이렇게 해서, 실리콘 산화막으로 이루어지는 소자 분리 영역(22)이 형성된다(도 11 참조).
다음에, 소자 분리 영역(22)을 경화시키기 위한 열처리를 행한다. 열처리 조건은, 예를 들어 질소 분위기 중에서 900℃, 30분으로 한다.
다음에, 웨트 에칭에 의해, 실리콘 질화막(66)을 제거한다.
다음에, 도 12에 나타내는 바와 같이, 열산화법에 의해, 반도체 기판(20)의 표면에 희생 산화막(69)을 성장한다.
다음에, 도 13에 나타내는 바와 같이, 메모리 셀 어레이 영역(2)에, N형의 도펀트 불순물을 깊게 주입함으로써, N형의 매립 확산층(24)을 형성한다. 또한, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에도, N형의 도펀트 불순물을 깊게 주입함으로써, N형의 매립 확산층(25)을 형성한다. 또한, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에도, N형의 도펀트 불순물을 깊게 주입함으로써, N형의 매립 확산층(25)을 형성한다. 또한, 메모리 셀 어레이 영역(2)에, 매립 확산층(24)보다도 얕게 P형의 도펀트 불순물을 주입함으로써, P형의 웰(26)을 형성한다. 또한, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에, 매립 확산층(25)보다도 얕게 P형의 도펀트 불순물을 주입함으로써, P형의 웰(72P)을 형성한다.
다음에, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에, N형의 확산층(70)을 프레임형으로 형성한다. 이러한 프레임형의 확산층(70)은, 반도체 기판(20)의 표면으로부터 매립 확산층(25)의 주연부에 이르도록 형성한다. P형의 웰(72P)은 매립 확산층(25)과 확산층(70)에 의해 둘러싸인 상태가 된다.
또한, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에도 N형의 확산층(70)을 프레임형으로 형성한다. 이러한 프레임형의 확산층(70)은, 반도체 기판(20)의 표면으로부터 매립 확산층(25)의 주연부에 이르도록 형성한다.
또한, 도시하지 않지만, 메모리 셀 어레이 영역(2)의 P형의 웰(26)도, 매립 확산층(24)과 프레임형의 확산층(70)에 의해 둘러싸인 상태가 된다.
다음에, 고내압 P채널 트랜지스터가 형성되는 영역(6P)에 N형의 도펀트 불순물을 도입함으로써, N형의 웰(72N)을 형성한다.
다음에, 메모리 셀 어레이 영역(2)에, 채널 도핑을 행한다(도시하지 않음).
다음에, 고내압 N채널 트랜지스터가 형성되는 영역(6N)과, 고내압 P채널 트랜지스터가 형성되는 영역(6P)에 채널 도핑을 행한다(도시하지 않음).
다음에, 반도체 기판(20)의 표면에 존재하는 희생 산화막(69)을 에칭 제거한다.
다음에, 전면에, 열산화법에 의해, 막 두께 10 ㎚의 터널 절연막(28)을 형성한다(도 14 참조).
다음에, 전면에, 예를 들어 CVD법에 의해, 막 두께 90 ㎚의 폴리실리콘막(30)을 형성한다. 이러한 폴리실리콘막(30)으로서는, 불순물이 도핑된 폴리실리콘막을 형성한다.
다음에, 메모리 셀 영역(2)의 폴리실리콘막(30)을 패터닝하고, 주변 회로 영역(4)에 존재하는 폴리실리콘막(30)을 에칭 제거한다.
다음에, 전면에, 실리콘 산화막과 실리콘 질화막과 실리콘 산화막을 순차 적층하여 이루어지는 절연막(ONO막)(32)을 형성한다. 이러한 절연막(32)은, 플로팅 게이트(30a)와 컨트롤 게이트(34a)를 절연하기 위한 것이다.
다음에, 저전압 N채널 트랜지스터가 형성되는 영역(8N)에, P형의 도펀트 불순물을 도입함으로써 P형의 웰(74P)을 형성한다. 또한, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에 P형의 도펀트 불순물을 도입함으로써 P형의 웰(74PS)을 형성한다.
다음에, 저전압 P채널 트랜지스터가 형성되는 영역(8P)에, N형의 도펀트 불순물을 도입함으로써 N형의 웰(74N)을 형성한다.
다음에, 저전압 N채널 트랜지스터가 형성되는 영역(8N)과, 저전압 P채널 트랜지스터가 형성되는 영역(8P)과, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에 채널 도핑을 행한다(도시하지 않음).
다음에, 주변 회로 영역(4)에 존재하는 절연막(ONO막)(32)을 에칭 제거한다.
다음에, 전면에, 열산화법에 의해, 예를 들어 막 두께 9 ㎚의 게이트 절연막(76)을 형성한다(도 15 참조).
다음에, 웨트 에칭에 의해, 섹터 셀렉트 트랜지스터가 형성되는 영역(7) 및 저전압 트랜지스터가 형성되는 영역(8)에 존재하는 게이트 절연막(76)을 제거한다.
다음에, 전면에, 열산화법에 의해, 예를 들어 막 두께 11 ㎚의 게이트 절연막(78)을 형성한다. 이에 따라, 섹터 셀렉트 트랜지스터가 형성되는 영역(7) 및 저전압 트랜지스터가 형성되는 영역(8)에 있어서는, 예를 들어 막 두께 11 ㎚의 게이트 절연막(78)이 형성된다. 한편, 고내압 트랜지스터가 형성되는 영역(6)에 있어서는, 게이트 절연막(76)의 막 두께는 예컨대 16 ㎚ 정도가 된다(도 16 참조).
다음에, 전면에, 예를 들어 CVD법에 의해, 예를 들어 막 두께 180 ㎚의 폴리실리콘막(34)을 형성한다.
다음에, 전면에, 반사 방지막(80)을 형성한다(도 17 참조).
다음에, 도 18에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 반사 방지막(80), 폴리실리콘막(34), 절연막(32) 및 폴리실리콘막(30)을 드라이 에칭한다. 이에 따라, 폴리실리콘으로 이루어지는 플로팅 게이트(30a)와, 폴리실리콘으로 이루어지는 컨트롤 게이트(34a)를 갖는 적층체가, 메모리 셀 어레이 영역(2) 내에 형성된다.
다음에, 열산화법에 의해, 플로팅 게이트(30a)의 측벽 부분 및 컨트롤 게이트(34a)의 측벽 부분에, 실리콘 산화막(도시하지 않음)을 형성한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 메모리 셀 어레이 영역(2)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 플로팅 게이트(30a)의 양측의 반도체 기판(20) 내에, 불순물 확산층(36a, 36c)이 형성된다. 이 후, 포토레지스트막을 박리한다.
이렇게 해서, 플로팅 게이트(30a)와 컨트롤 게이트(34a)와 소스/드레인 확산층(36a, 36c)을 갖는 메모리 셀 트랜지스터 MT가 형성된다.
다음에, 열산화법에 의해, 플로팅 게이트(30a)의 측벽 부분 및 컨트롤 게이트(34a)의 측벽 부분에 실리콘 산화막(82)을 형성한다.
다음에, 예를 들어 CVD법에 의해, 막 두께 50 ㎚의 실리콘 질화막(84)을 형성한다.
다음에, 드라이 에칭에 의해, 실리콘 질화막(84)을 이방성 에칭함으로써, 실리콘 질화막으로 이루어지는 사이드월 절연막(84)을 형성한다. 이때, 반사 방지막(80)이 에칭 제거되게 된다.
다음에, 포토리소그래피 기술을 이용하여, 고내압 트랜지스터가 형성되는 영역(6)과 저전압 트랜지스터가 형성되는 영역(8)의 폴리실리콘막(34)을 패터닝한다. 이에 따라, 폴리실리콘막(34)으로 이루어지는 고내압 트랜지스터(110N, 110P)의 게이트 전극(34c)이 형성된다. 또한, 폴리실리콘(34)으로 이루어지는 저전압 트랜지스터(112N, 112P)의 게이트 전극(34d)이 형성된다. 또한, 폴리실리콘(34)으로 이루어지는 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)이 형성된다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 N채널 트랜지스터(110N)의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, N형의 저농도 확산층(86)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 P채널 트랜지스터(110P)의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, P형의 저농도 확산층(88)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)을 노출하는 개구부(도시하지 않음) 및 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 저농도 확산층(90)이 형성된다. 저전압 N채널 트랜지스터(112N)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 저농도 확산층(90)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 저전압 P채널 트랜지스터(112P)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, P형의 저농도 확산층(92)이 형성된다. 이 후, 포토레지스트막을 박리한다(도 19 참조).
다음에, 예를 들어 CVD법에 의해, 막 두께 100 ㎚의 실리콘 산화막(93)을 형성한다.
다음에, 드라이 에칭에 의해, 실리콘 산화막(93)을 이방성 에칭한다. 이에 따라, 플로팅 게이트(30a)와 컨트롤 게이트(34a)를 갖는 적층체의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다. 또한, 게이트 전극(34c, 34d)의 측벽 부분에 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 N채널 트랜지스터(110N)의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, N형의 고농도 확산층(94)이 형성된다. N형의 저농도 확산층(86)과 N형의 고농도 확산층(94)에 의해 LDD 구조의 N형의 소스/드레인 확산층(96)이 형성된다. 이렇게 해서, 게이트 전극(34c)과 소스/드레인 확산층(96)을 갖는 고내압 N채널 트랜지스터(110N)가 형성된다. 고내압 N채널 트랜지스터(110N)는 고전압 회로(고내압 회로)에 이용된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 P채널 트랜지스터(110P)의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에 P형의 고농도 확산층(98)이 형성된다. P형의 저농도 확산층(88)과 P형의 고농도 확산층(98)에 의해, LDD 구조의 P형의 소스/드레인 확산층(100)이 형성된다. 이렇게 해서, 게이트 전극(34c)과 소스/드레인 확산층(100)을 갖는 고내압 P채널 트랜지스터(110P)가 형성된다. 고내압 P채널 트랜지스터(110P)는 고전압 회로(고내압 회로)에 이용된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)을 노출하는 개구부(도시하지 않음) 및 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에 N형의 고농도 확산층(102)이 형성된다. 또한, 저전압 N채널 트랜지스터(112N)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에 N형의 고농도 확산층(102)이 형성된다. N형의 저농도 확산층(90)과 N형의 고농도 확산층(102)에 의해, LDD 구조의 N형의 소스/드레인 확산층(104)이 형성된다. 이렇게 해서, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 섹터 셀렉트 트랜지스터 SST가 형성된다. 또한, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 저전압 N채널 트랜지스터(112N)가 형성된다. 저전압 N채널 트랜지스터(112N)는 저전압 회로에 이용된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 저전압 P채널 트랜지스터(112P)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에 P형의 고농도 확산층(106)이 형성된다. P형의 저농도 확산층(92)과 P형의 고농도 확산층(106)에 의해 LDD 구조의 P형의 소스/드레인 확산층(108)이 형성된다. 이렇게 해서, 게이트 전극(34d)과 소스/드레인 확산층(108)을 갖는 저전압 P채널 트랜지스터(112P)가 형성된다. 저전압 P채널 트랜지스터(112P)는 저전압 회로에 이용된다. 이 후, 포토레지스트막을 박리한다(도 20 참조).
다음에, 예를 들어 스퍼터링법에 의해, 전면에, 예를 들어 막 두께 10 ㎚의 코발트막을 형성한다.
다음에, 열처리를 행함으로써, 반도체 기판(20)의 표면의 실리콘 원자와 코발트막 중의 코발트 원자를 반응시킨다. 또한, 컨트롤 게이트(34c)의 표면의 실리콘 원자와 코발트막 중의 코발트 원자를 반응시킨다. 또한, 폴리실리콘막(34d)의 표면의 실리콘 원자와 코발트막 중의 코발트 원자를 반응시킨다. 또한, 게이트 전극(34c, 34d)의 표면의 실리콘 원자와 코발트막 중의 코발트 원자를 반응시킨다. 이렇게 해서, 소스/드레인 확산층(36a, 36c) 상에 코발트 실리사이드막(38a, 38b)이 형성된다. 또한, 컨트롤 게이트(34a) 상에 코발트 실리사이드막(38c)이 형성된다. 또한, 소스/드레인 확산층(96, 100, 104, 108) 상에 코발트 실리사이드막(38e)이 형성된다. 또한, 게이트 전극(34c, 34d) 상에 코발트 실리사이드막(38f)이 형성된다.
다음에, 미반응의 코발트막을 에칭 제거한다.
메모리 셀 트랜지스터 MT의 소스 확산층(36a) 상에 형성된 코발트 실리사이드막(38a)은 소스 전극으로서 기능한다. 또한, 메모리 셀 트랜지스터 MT의 드레인 확산층(36c) 상에 형성된 코발트 실리사이드막(38b)은 드레인 전극으로서 기능한다.
고내압 트랜지스터(110N, 110P)의 소스/드레인 확산층(96, 100) 상에 형성된 코발트 실리사이드막(38e)은 소스/드레인 전극으로서 기능한다.
섹터 셀렉트 트랜지스터 SST의 소스/드레인 확산층(104) 상에 형성된 코발트 실리사이드막(38e)은 소스/드레인 전극으로서 기능한다.
저전압 트랜지스터(112N, 112P)의 소스/드레인 확산층(104, 108) 상에 형성된 코발트 실리사이드막(38e)은 소스/드레인 전극으로서 기능한다(도 21 참조).
다음에, 전면에, 예를 들어 CVD법에 의해, 막 두께 100 ㎚의 실리콘 질화막(114)을 형성한다. 실리콘 질화막(114)은 에칭 스토퍼로서 기능하는 것이다.
다음에, 전면에, CVD법에 의해, 막 두께 1.6 ㎛의 실리콘 산화막(116)을 형성한다. 이렇게 해서, 실리콘 질화막(114)과 실리콘 산화막(116)으로 이루어지는 층간 절연막(40)이 형성된다.
다음에, CMP법에 의해, 층간 절연막(40)의 표면을 평탄화한다.
다음에, 포토리소그래피 기술을 이용하여, 소스/드레인 전극(38a, 38b)에 달하는 컨택트홀(42), 코발트 실리사이드막(38e)에 달하는 컨택트홀(42) 및 코발트 실리사이드막(38f)에 달하는 컨택트홀(42)을 형성한다.
다음에, 전면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어층(도시하지 않음)을 형성한다.
다음에, 전면에, 예를 들어 CVD법에 의해, 막 두께 300 ㎚의 텅스텐막(44)을 형성한다.
다음에, CMP법에 의해, 층간 절연막(40)의 표면이 노출될 때까지 텅스텐막(44) 및 배리어막을 연마한다. 이렇게 해서, 컨택트홀(42) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(44)가 매립된다.
다음에, 예를 들어 스퍼터링법에 의해, 도체 플러그(44)가 매립된 층간 절연막(40) 상에, Ti막, TiN막, Al막, Ti막 및 TiN막을 순차 적층하여 이루어지는 적층막(46)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여 적층막(46)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제1 금속 배선층)(46)이 형성된다(도 22 및 도 23 참조).
다음에, 도 24 및 도 25에 나타내는 바와 같이, 예를 들어 고밀도 플라즈마 CVD법에 의해, 막 두께 700 ㎚의 실리콘 산화막(118)을 형성한다.
다음에, TEOSCVD법에 의해 실리콘 산화막(120)을 형성한다. 실리콘 산화막(118)과 실리콘 산화막(120)에 의해 층간 절연막(48)이 형성된다.
다음에, 포토리소그래피 기술을 이용하여, 배선(46)에 달하는 컨택트홀(50)을 층간 절연막(48)에 형성한다.
다음에, 전면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어층(도시하지 않음)을 형성한다.
다음에, 전면에, 예를 들어 CVD법에 의해, 막 두께 300 ㎚의 텅스텐막(52)을 형성한다.
다음에, CMP법에 의해 층간 절연막(48)의 표면이 노출될 때까지 텅스텐막(52) 및 배리어막을 연마한다. 이렇게 해서, 컨택트홀(50) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(52)가 매립된다.
다음에, 예를 들어 스퍼터링법에 의해, 도체 플러그(52)가 매립된 층간 절연막(48) 상에, Ti막, TiN막, Al막, Ti막 및 TiN막을 순차 적층하여 이루어지는 적층막(54)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 적층막(54)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제2 금속 배선층)(54)이 형성된다.
다음에, 예를 들어 고밀도 플라즈마 CVD법에 의해, 실리콘 산화막(122)을 형성한다.
다음에, TEOSCVD법에 의해 실리콘 산화막(124)을 형성한다. 실리콘 산화막(122)과 실리콘 산화막(124)에 의해 층간 절연막(56)이 형성된다.
다음에, 포토리소그래피 기술을 이용하여, 배선(54)에 달하는 컨택트홀(58)을 층간 절연막(56)에 형성한다.
다음에, 전면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어층(도시하지 않음)을 형성한다.
다음에, 전면에, 예를 들어 CVD법에 의해, 막 두께 300 ㎚의 텅스텐막(60)을 형성한다.
다음에, CMP법에 의해, 층간 절연막(56)의 표면이 노출될 때까지 텅스텐막(60) 및 배리어막을 연마한다. 이렇게 해서, 컨택트홀(58) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(60)가 매립된다.
다음에, 예를 들어 스퍼터링법에 의해, 도체 플러그(60)가 매립된 층간 절연막(56) 상에, 적층막(62)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 적층막(62)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제3 금속 배선층)(62)이 형성된다.
다음에, 예를 들어 고밀도 플라즈마 CVD법에 의해, 실리콘 산화막(126)을 형성한다.
다음에, TEOSCVD법에 의해, 실리콘 산화막(128)을 형성한다. 실리콘 산화막(126)과 실리콘 산화막(128)에 의해 층간 절연막(130)이 형성된다.
다음에, 포토리소그래피 기술을 이용하여, 배선(62)에 달하는 컨택트홀(132)을 층간 절연막(130)에 형성한다.
다음에, 전면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어층(도시하지 않음)을 형성한다.
다음에, 전면에, 예를 들어 CVD법에 의해, 막 두께 300 ㎚의 텅스텐막(134)을 형성한다.
다음에, CMP법에 의해, 층간 절연막(130)의 표면이 노출될 때까지 텅스텐막(134) 및 배리어막을 연마한다. 이렇게 해서, 컨택트홀(132) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(도시하지 않음)(134)가 매립된다.
다음에, 예를 들어 스퍼터링법에 의해, 도체 플러그(134)가 매립된 층간 절연막(130) 상에 적층막(136)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 적층막(136)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제4 금속 배선층)(136)이 형성된다.
다음에, 예를 들어 고밀도 플라즈마 CVD법에 의해, 실리콘 산화막(138)을 형성한다.
다음에, TEOSCVD법에 의해, 실리콘 산화막(140)을 형성한다. 실리콘 산화막(138)과 실리콘 산화막(140)에 의해 층간 절연막(142)이 형성된다.
다음에, 포토리소그래피 기술을 이용하여, 배선(136)에 달하는 컨택트홀(143)을 층간 절연막(142)에 형성한다.
다음에, 전면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어층(도시하지 않음)을 형성한다.
다음에, 전면에, 예를 들어 CVD법에 의해, 막 두께 300 ㎚의 텅스텐막(146)을 형성한다.
다음에, CMP법에 의해, 층간 절연막(142)의 표면이 노출될 때까지 텅스텐막(146) 및 배리어막을 연마한다. 이렇게 해서, 컨택트홀(143) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(144)가 매립된다.
다음에, 예를 들어 스퍼터링법에 의해, 도체 플러그(144)가 매립된 층간 절연막(142) 상에 적층막(145)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 적층막(145)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제5 금속 배선층)(145)이 형성된다.
다음에, 예를 들어 고밀도 플라즈마 CVD법에 의해, 실리콘 산화막(146)을 형성한다.
다음에, 플라즈마 CVD법에 의해, 막 두께 1 ㎛의 실리콘 질화막(148)을 형성한다.
이렇게 해서 본 실시형태에 따른 비휘발성 반도체 기억 장치가 제조된다.
(변형예)
다음에, 본 실시형태의 변형예에 따른 비휘발성 반도체 기억 장치에 대해서 도 26을 이용하여 설명한다. 도 26은, 본 변형예에 따른 비휘발성 반도체 기억 장치를 나타내는 단면도이다.
본 변형예에 따른 비휘발성 반도체 기억 장치는, 메모리 셀 어레이 영역(2)에 있어서의 N형 웰(N형의 확산층)과 섹터 셀렉트 트랜지스터 형성 영역(7)에 있어서의 N형 웰(N형의 확산층)이 일체로 형성되어 있는 것에 주된 특징이 있다.
도 26에 나타내는 바와 같이, 메모리 셀 어레이 영역(2) 및 섹터 셀렉트 트랜지스터 형성 영역(7)에는, N형 웰(N형의 확산층)(24a)이 형성되어 있다. 이러한 N형 웰(24a)은 각각의 섹터 SCT마다 형성되어 있다.
메모리 셀 어레이 영역(2)에 있어서의 N형 웰(24a) 내에는 P형 웰(26)이 형성되어 있다.
섹터 셀렉트 트랜지스터 형성 영역(7)에 있어서의 N형 웰(24a) 내에는 P형 웰(74PS)이 형성되어 있다.
P형 웰(74PS)과 P형 웰(26)은, N형 웰(24a)에 의해 전기적으로 분리되어 있다.
이와 같이, 메모리 셀 어레이 영역(2)에 있어서의 N형 웰(24a)과 섹터 셀렉트 트랜지스터 형성 영역(7)에 있어서의 N형 웰(24a)이 일체로 형성되어 있어도 좋다.
[제2 실시형태]
제2 실시형태에 따른 비휘발성 반도체 기억 장치 및 그 판독 방법, 기록 방법, 소거 방법과 이 비휘발성 반도체 기억 장치의 제조 방법을 도 27 내지 도 55를 이용하여 설명한다. 도 1 내지 도 26에 나타내는 제1 실시형태에 따른 비휘발성 반도체 기억 장치 등과 동일한 구성 요소에는, 동일한 부호를 붙이고 설명을 생략 또는 간결하게 한다.
(비휘발성 반도체 기억 장치)
우선, 본 실시형태에 따른 비휘발성 반도체 기억 장치에 대해서 도 27 내지 도 36을 이용하여 설명한다. 도 27은 본 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다. 도 28은 본 실시형태에 따른 비휘발성 반도체 기억 장치의 단면도이다.
도 27에 나타내는 바와 같이, 선택 트랜지스터 ST와, 선택 트랜지스터 ST에 접속된 메모리 셀 트랜지스터 MT 에 의해 메모리 셀 MC이 형성되어 있다. 선택 트랜지스터 ST의 소스는, 메모리 셀 트랜지스터 MT의 드레인에 접속되어 있다. 보다 구체적으로는, 선택 트랜지스터 ST의 소스와 메모리 셀 트랜지스터 MT의 드레인은, 하나의 불순물 확산층(36b)에 의해 일체로 형성되어 있다(도 28 참조).
동일한 열에 존재하는 복수의 선택 트랜지스터 ST의 드레인은, 로컬 비트선 LBL에 의해 공통 접속되어 있다.
동일한 행에 존재하는 복수의 메모리 셀 트랜지스터 MT의 컨트롤 게이트는, 제1 워드선 CG에 의해 공통 접속되어 있다.
또한, 도 27에 있어서는, 복수의 제1 워드선 CG 중의 제1 워드선 CG11, CG12, CG21, CG22이 나타나 있다.
동일한 행에 존재하는 복수의 선택 트랜지스터 ST의 셀렉트 게이트는, 제2 워드선 SG에 의해 공통 접속되어 있다.
또한, 도 27에 있어서는, 복수의 제2 워드선 SG 중의 제2 워드선 SG11, SG12, SG21, SG22이 나타나 있다.
동일한 행에 존재하는 복수의 메모리 셀 트랜지스터 MT의 소스는, 소스선 SL에 의해 공통 접속되어 있다. 상호 인접하는 행의 메모리 셀 트랜지스터 MT의 소스는, 공통의 소스선 SL에 의해 접속되어 있다.
또한, 도 27에 있어서는, 복수의 소스선 SL 중의 소스선 SL11, SL21이 나타나 있다.
각각의 섹터에는, 복수의 섹터 셀렉트 트랜지스터(섹터 선택 트랜지스터) SST가 설치되어 있다. 섹터 셀렉트 트랜지스터 SST로서는, 내압이 비교적 낮은 저전압 트랜지스터가 이용되고 있다.
도 33은, 각각의 구성 요소에 사용되고 있는 트랜지스터의 종별, 트랜지스터의 내압 및 트랜지스터의 게이트 절연막의 막 두께를 나타내는 도면이다.
도 33에 나타내는 바와 같이, 섹터 셀렉트 트랜지스터 SST로서는, 정격 전압이 예를 들어 3 V인 저전압 트랜지스터(3 VTr)가 이용되고 있다. 섹터 셀렉트 트랜지스터 SST의 내압은, 예를 들어 6 V 정도이다. 또한, 섹터 셀렉트 트랜지스터 SST의 게이트 절연막(77)의 막 두께는, 예를 들어 6 ㎚ 정도이다. 섹터 셀렉트 트랜지스터 SST의 게이트 절연막(77)은, 후술하는 제2 저전압 트랜지스터(113N, 113P)(도 55 참조)와 동일한 게이트 절연막에 의해 형성되어 있다. 이 때문에, 섹터 셀렉트 트랜지스터 SST의 게이트 절연막(77)의 막 두께는, 제2 저전압 트랜지스터(113N, 113P)의 게이트 절연막(77)의 막 두께와 동일하게 되어 있다.
섹터 셀렉트 트랜지스터 SST는, 고내압 트랜지스터(110N, 110P)(도 54 참조)와 비교하여, 게이트 길이가 짧고, 게이트 절연막(77)의 막 두께가 얇으며, 구동 전류가 크다. 본 실시형태에서는, 섹터 셀렉트 트랜지스터 SST로서 저전압 트랜지스터가 이용되고 있기 때문에, 큰 판독 전류를 얻을 수 있다. 이 때문에, 본 실시형태에서는, 메모리 셀 트랜지스터 MT에 기록된 정보를 고속으로 판정할 수 있고, 나아가서는, 고속의 판독을 실현하는 것이 가능하다.
동일한 열에 존재하는 복수의 메모리 셀 트랜지스터 MT의 드레인을 공통 접속하는 로컬 비트선 LBL은, 섹터 셀렉트 트랜지스터(섹터 선택 트랜지스터) SST의 소스에 각각 접속되어 있다.
동일한 열에 존재하는 복수의 섹터 셀렉트 트랜지스터 SST의 드레인은, 메인 비트선(비트선, 글로벌 비트선) MBL에 의해 공통 접속되어 있다. 각각의 로컬 비트선 LBL은, 섹터 셀렉트 트랜지스터 SST를 통하여 메인 비트선 MBL에 전기적으로 접속되어 있다.
또한, 도 27에 있어서는, 복수의 메인 비트선 MBL 중의 메인 비트선 MBL1, MBL2이 나타나 있다.
섹터 셀렉트 트랜지스터 SST의 게이트는, 섹터 셀렉트선(섹터 선택선) SSL에 의해 공통 접속되어 있다. 또한, 도 27에 있어서는, 복수의 섹터 셀렉트선 SSL 중의 섹터 셀렉트선 SSL11, SSL12, SSL21, SSL22를 나타내고 있다.
섹터 셀렉트 트랜지스터 SST의 드레인을 공통 접속하는 복수의 메인 비트선 MBL은, 전압 완충 트랜지스터(보호 트랜지스터(BT)의 소스에 접속되어 있다. 전압 완충 트랜지스터 BT의 드레인은 열 디코더(12)에 접속되어 있다.
전압 완충 트랜지스터 BT로서는, 제1 저전압 트랜지스터(저내압 트랜지스터)가 이용되고 있다. 도 33에 나타내는 바와 같이, 전압 완충 트랜지스터 BT로서는, 정격 전압이 예를 들어 1.8 V인 제1 저전압 트랜지스터(1.8 VTr)가 이용되고 있다. 전압 완충 트랜지스터 BT의 내압은, 예를 들어 3 V 정도이다. 또한, 전압 완충 트랜지스터 BT의 게이트 절연막(79)(도 55 참조)의 막 두께는, 예를 들어 3 ㎚ 정도이다.
도 28의 (a)에 나타내는 바와 같이, 각각의 섹터 SCT에서의 전압 완충 트랜지스터 형성 영역(11)에는, 반도체 기판(20) 내에 형성된 N형 웰(N형의 확산층)(25)과, N형 웰(25) 내에 형성된 P형 웰(74PB)이 형성되어 있다. 전압 완충 트랜지스터 BT는, 이러한 트리플웰 상에 형성되어 있다.
열 디코더(12)는, 섹터 셀렉트 트랜지스터 SST의 드레인을 공통 접속하는 복수의 메인 비트선 MBL의 전위를 제어하는 것이다. 열 디코더(12)는, 비교적 낮은 전압으로 동작하는 저전압 회로에 의해 형성되어 있다.
열 디코더(12)의 저전압 회로에는 제1 저전압 트랜지스터(111N, 111P)(도 55 참조)가 이용되고 있다. 제1 저전압 트랜지스터(111N, 111P)는, 후술하는 제2 저전압 트랜지스터(113N, 113P)보다 정격 전압이 낮은 트랜지스터이다. 제1 저전압 트랜지스터(111N, 111P)는, 제2 저전압 트랜지스터(113N, 113P)와 비교하여 게이트 절연막(79)의 막 두께가 얇다. 도 33에 나타내는 바와 같이, 열 디코더(12)에는, 정격 전압이 예컨대 1.8 V인 제1 저전압 트랜지스터(1.8 VTr)가 이용되고 있다. 열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 내압은, 예컨대 3 V 정도이다. 또한, 열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 게이트 절연막(79)의 막 두께는, 예컨대 3 ㎚ 정도이다. 열 디코더(12)에 제1 저전압 트랜지스터(111N, 111P)를 이용하고 있는 것은, 메모리 셀 트랜지스터 MT에 기록된 정보를 고속으로 판독하는 것을 가능하게 하기 때문이다.
열 디코더(12)에는, 메인 비트선 MBL에 흐르는 전류를 검출하는 센스 앰프(13)가 접속되어 있다.
도 33에 나타내는 바와 같이, 센스 앰프(13)에는, 정격 전압이 예를 들어 1.8 V인 제1 저전압 트랜지스터(1.8 VTr)가 이용되고 있다. 센스 앰프(13)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 내압은, 예를 들어 3 V 정도이다. 또한, 센스 앰프(13)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 게이트 절연막(79)의 막 두께는, 예를 들어 3 ㎚ 정도이다.
메모리 셀 트랜지스터 MT의 컨트롤 게이트를 공통 접속하는 복수의 제1 워드선 CG는, 제1 행 디코더(14)에 접속되어 있다. 제1 행 디코더(14)는, 메모리 셀 트랜지스터 MT의 컨트롤 게이트(34a)를 공통 접속하는 복수의 제1 워드선 CG의 전위를 각각 제어하는 것이다. 제1 행 디코더(14)는, 고전압 회로에 의해 형성되어 있다. 제1 행 디코더(14)의 고전압 회로에는, 고전압 트랜지스터(110N, 110P)(도 28, 도 54 참조)가 이용되고 있다. 도 33에 나타내는 바와 같이, 제1 행 디코더(14)에는, 정격 전압이 예를 들어 10 V인 고내압 트랜지스터(10 VTr)가 이용되고 있다. 제1 행 디코더(14)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 내압은, 예를 들어 12 V 정도이다. 또한, 제1 행 디코더(14)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 게이트 절연막(76)의 막 두께는, 예를 들어 16 ㎚ 정도이다.
또한, 제1 행 디코더(14)에 고내압 트랜지스터(110N, 110P)를 이용하고 있는 것은, 메모리 셀 트랜지스터 MT에 정보를 기록할 때나 정보를 소거할 때에 워드선 WL에 고전압을 인가해야 하기 때문이다.
선택 트랜지스터 ST의 셀렉트 게이트(30b)를 공통 접속하는 복수의 제2 워드선 SG은, 제2 행 디코더(16)에 접속되어 있다. 제2 행 디코더(16)는, 복수의 제2 워드선 SG의 전위를 각각 제어하는 것이다. 제2 행 디코더(16)는, 저전압 회로에 의해 형성되어 있다. 제2 행 디코더(16)의 저전압 회로에는, 제1 저전압 트랜지스터(111N, 111P)가 이용되고 있다. 도 33에 나타내는 바와 같이, 제2 행 디코더(16)에는, 정격 전압이 예를 들어 1.8 V인 저전압 트랜지스터(1.8 VTr)가 이용되고 있다. 제2 행 디코더(16)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 내압은, 예를 들어 3 V 정도이다. 또한, 제2 행 디코더(16)에 이용되고 있는 제1 저내압 트랜지스터(111N, 111P)의 게이트 절연막(79)의 막 두께는, 예를 들어 3 ㎚ 정도이다.
메모리 셀 트랜지스터 MT의 소스를 공통 접속하는 소스선 SL은, 제3 행 디코더(18)에 접속되어 있다. 제3 행 디코더(18)는 복수의 소스선 SL의 전위를 각각 제어하는 것이다. 제3 행 디코더(18)는 고전압 회로에 의해 형성되어 있다. 제3 행 디코더(18)의 고전압 회로에는, 고전압 트랜지스터(110N, 110P)가 이용되고 있다. 도 33에 나타내는 바와 같이, 제3 행 디코더(18)에는, 정격 전압이 예를 들어 10 V인 고내압 트랜지스터(10 VTr)가 이용되고 있다. 제3 행 디코더(18)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 내압은, 예를 들어 12 V 정도이다. 또한, 제3 행 디코더(18)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 게이트 절연막(76)의 막 두께는, 예를 들어 16 ㎚ 정도이다.
섹터 셀렉트 트랜지스터 SST의 게이트를 공통 접속하는 복수의 섹터 셀렉트선 SSL은, 제1 제어 회로(제1 제어부)(23)에 접속되어 있다. 제1 제어 회로(23)는, 복수의 섹터 셀렉트선 SSL의 전위를 제어하는 것이다. 제1 제어 회로(23)는, 비교적 낮은 전압으로 동작하는 저전압 회로에 의해 형성되어 있다.
제1 제어 회로(23)의 저전압 회로에는, 제2 저전압 트랜지스터(제2 저내압 트랜지스터)(113N, 113P)(도 55 참조)가 이용되고 있다. 도 33에 나타내는 바와 같이, 제1 제어 회로(23)에는, 정격 전압이 예를 들어 3 V인 제2 저전압 트랜지스터(3 VTr)가 이용되고 있다. 제1 제어 회로(23)에 이용되고 있는 제2 저전압 트랜지스터(113N, 113P)의 내압은, 예를 들어 6 V 정도이다. 또한, 제1 제어 회로(23)에 이용되고 있는 제2 저전압 트랜지스터(113N, 113P)의 게이트 절연막(77)의 막 두께는, 예를 들어 6 ㎚ 정도이다.
전압 완충 트랜지스터 BT의 게이트 BG는 제2 제어 회로(29)에 전기적으로 접속되어 있다. 제2 제어 회로(29)는 전압 완충 트랜지스터의 게이트 BG의 전위를 제어하는 것이다. 제2 제어 회로(29)는, 비교적 낮은 전압으로 동작하는 저전압 회로에 의해 형성되어 있다.
제2 제어 회로(29)의 저전압 회로에는 제2 저전압 트랜지스터(제2 저내압 트랜지스터)(113N, 113P)가 이용되고 있다. 도 33에 나타내는 바와 같이, 제2 제어 회로(29)에는, 정격 전압이 예를 들어 3 V인 제2 저전압 트랜지스터(3 VTr)가 이용되고 있다. 제2 제어 회로(29)에 이용되고 있는 제2 저전압 트랜지스터(113N, 113P)의 내압은, 예를 들어 6 V 정도이다. 또한, 제2 제어 회로(29)에 이용되고 있는 제2 저전압 트랜지스터(113N, 113P)의 게이트 절연막(77)의 막 두께는, 예를 들어 6 ㎚ 정도이다.
각각의 P형 웰(26)은, 제1 전압 인가 회로(15)에 전기적으로 접속되어 있다. 제1 전압 인가 회로(15)는, P형 웰(26)의 전위 VB1를 제어하는 것이다. 제1 전압 인가 회로(15)는 고전압 회로에 의해 형성되어 있다. 제1 전압 인가 회로(15)의 고전압 회로에는 고내압 트랜지스터(110N, 110P)가 이용되고 있다. 도 33에 나타내는 바와 같이, 제1 전압 인가 회로(15)에는, 정격 전압이 예를 들어 10 V인 고내압 트랜지스터(10 VTr)가 이용되고 있다. 제1 전압 인가 회로(15)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 내압은, 예를 들어 12 V 정도이다. 또한, 제1 전압 인가 회로(15)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 게이트 절연막(76)의 막 두께는, 예를 들어 16 ㎚ 정도이다.
또한, 제1 전압 인가 회로(15)에 고내압 트랜지스터(110N, 110P)를 이용하고 있는 것은, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, P형 웰(26)에 고전압을 인가해야 하기 때문이다.
각각의 P형 웰(74PS)은 제2 전압 인가 회로(17)에 전기적으로 접속되어 있다. 제2 전압 인가 회로(16)는 P형 웰(74PS)의 전위 VB2를 제어하는 것이다. 제2 전압 인가 회로(16)는 고전압 회로에 의해 형성되어 있다. 제2 전압 인가 회로(17)의 고전압 회로에는, 고내압 트랜지스터(110N, 110P)가 이용되고 있다. 구체적으로는, 도 33에 나타내는 바와 같이, 제2 전압 인가 회로(17)에는, 정격 전압이 예를 들어 10 V인 고내압 트랜지스터(10 VTr)가 이용되고 있다. 제2 전압 인가 회로(17)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 내압은, 예를 들어 12 V 정도이다. 또한, 제2 전압 인가 회로(17)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 게이트 절연막(76)의 막 두께는, 예를 들어 16 ㎚ 정도이다.
P형 웰(74PB)은, 제3 전압 인가 회로(제3 전압 인가부)(19)에 전기적으로 접속되어 있다. 제3 전압 인가 회로(19)는, P형 웰(74PB)의 전위 VB3를 제어하는 것이다. 제3 전압 인가 회로(19)는 저전압 회로에 의해 형성되어 있다. 제3 전압 인가 회로(19)의 저전압 회로에는, 제2 저전압 트랜지스터가 이용되고 있다. 구체적으로는, 도 33에 나타내는 바와 같이, 제3 전압 인가 회로(19)에는, 정격 전압이 예를 들어 3 V인 제2 저전압 트랜지스터(3 VTr)(113N, 113P)가 이용되고 있다. 제3 전압 인가 회로(19)에 이용되고 있는 제2 저전압 트랜지스터(113N, 113P)의 내압은, 예를 들어 6 V 정도이다. 또한, 제3 전압 인가 회로(19)에 이용되고 있는 제2 저전압 트랜지스터(113N, 113P)의 게이트 절연막(77)의 막 두께는, 예를 들어 6 ㎚ 정도이다.
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 구조를 도 28 내지 도 32를 이용하여 설명한다. 도 29는 본 실시형태에 따른 비휘발성 반도체 기억 장치의 메모리 셀 어레이를 나타내는 평면도이다. 도 30은 도 29의 C-C'를 따라 취한 단면도이다. 도 31은 도 29의 D-D'를 따라 취한 단면도이다. 도 32는 도 29의 E-E'를 따라 취한 단면도이다.
도 28의 (a)에 나타내는 바와 같이, 메모리 셀 어레이 영역(2)에 있어서의 반도체 기판(20) 내에는, N형 웰(N형의 확산층)(24)이 형성되어 있다. 이러한 N형 웰(24)은 각각의 섹터 SCT(도 27 참조)마다 형성된다. N형 웰(24) 내에는, P형 웰(26)이 형성되어 있다. P형 웰(26)은, N형 웰(24)에 의해, 반도체 기판(20)과 전기적으로 분리되어 있다. 이와 같이, 메모리 셀 어레이 영역(2)에는, 트리플웰이 형성되어 있다.
P형 웰(26) 상에는 터널 절연막(28a)을 개재하여 플로팅 게이트(30a)가 형성되어 있다. 플로팅 게이트(30a)는, 각각의 소자 영역(21)마다 전기적으로 분리되어 있다(도 32 참조).
플로팅 게이트(30a) 상에는, 절연막(32a)을 개재하여 컨트롤 게이트(34a)가 형성되어 있다. 동일한 행에 존재하는 메모리 셀 트랜지스터 MT의 컨트롤 게이트(34a)는 공통 접속되어 있다. 바꾸어 말하면, 플로팅 게이트(30) 상에는, 절연막(32)을 개재하여 컨트롤 게이트(34a)를 공통 접속하는 제1 워드선 CG이 형성되어 있다.
P형 웰(26) 상에는, 플로팅 게이트(30a)와 병행하여, 선택 트랜지스터 ST의 셀렉트 게이트(30b)가 형성되어 있다. 동일한 행에 존재하는 선택 트랜지스터 ST의 셀렉트 게이트(30b)는 공통 접속되어 있다. 바꾸어 말하면, 반도체 기판(20) 상에는, 게이트 절연막(28b)을 개재하여 셀렉트 게이트(30b)를 공통 접속하는 제2 워드선 SG이 형성되어 있다. 선택 트랜지스터 ST의 게이트 절연막(28b)의 막 두께는, 메모리 셀 트랜지스터 MT의 터널 절연막(28a)의 막 두께와 동일하게 되어 있다.
셀렉트 게이트(30b) 상에는, 절연막(32b)을 개재하여 폴리실리콘층(도전층)(34b)이 형성되어 있다.
플로팅 게이트(30a)의 양측의 반도체 기판(20) 내와, 셀렉트 게이트(30b)의 양측의 반도체 기판(20) 내에는 N형의 불순물 확산층(36a, 36b, 36c)이 형성되어 있다. 상호 인접하는 메모리 셀 트랜지스터 MT의 소스는, 동일한 불순물 확산층(36a)에 의해 형성되어 있다. 메모리 셀 트랜지스터 MT의 드레인을 구성하는 불순물 확산층(36b)과 선택 트랜지스터 ST의 소스를 구성하는 불순물 확산층(36b)은, 동일한 불순물 확산층(36b)에 의해 형성되어 있다.
플로팅 게이트(30a)와 컨트롤 게이트(34a)를 갖는 적층체의 측벽 부분에는, 사이드월 절연막(37)이 형성되어 있다.
또한, 셀렉트 게이트(30b)와 폴리실리콘층(34b)을 갖는 적층체의 측벽 부분에는, 사이드월 절연막(37)이 형성되어 있다.
메모리 셀 트랜지스터 MT의 소스 영역(36a) 상, 선택 트랜지스터 ST의 드레인 영역(36c) 상, 컨트롤 게이트(34a)의 상부, 및 폴리실리콘층(34b)의 상부에는, 예를 들어 코발트 실리사이드로 이루어지는 실리사이드층(38a∼38d)이 각각 형성되어 있다. 소스 전극(36a) 상의 실리사이드층(38a)은, 소스 전극으로서 기능한다. 드레인 전극(36c) 상의 실리사이드층(38c)은, 드레인 전극으로서 기능한다.
이렇게 해서, 플로팅 게이트(30a)와 컨트롤 게이트(34a)와 소스/드레인 확산층(36a, 36b)을 갖는 메모리 셀 트랜지스터 MT가 P형 웰(26) 상에 형성되어 있다.
또한, 셀렉트 게이트(30b)와 소스/드레인 확산층(36b, 36c)을 갖는 선택 트랜지스터 ST가 P형 웰(26) 상에 형성되어 있다.
이렇게 해서, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 메모리 셀 어레이가 형성되어 있다.
섹터 셀렉트 트랜지스터 형성 영역(7)에 있어서의 반도체 기판(20) 내에는, N형 웰(N형의 확산층)(25)이 형성되어 있다. N형 웰(25) 내에는, P형 웰(74PS)이 형성되어 있다. P형 웰(74PS)은 N형 웰(25)에 의해 반도체 기판(20)과 전기적으로 분리되어 있다.
P형 웰(74PS) 상에는, 게이트 절연막(77)을 개재하여 게이트 전극(34d)이 형성되어 있다. 게이트 전극(34d)의 양측의 반도체 기판(20) 내에는, N형의 불순물 확산층인 소스/드레인 확산층(104)이 형성되어 있다.
이렇게 해서, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 섹터 셀렉트 트랜지스터 SST가, P형 웰(74PS) 상에 형성되어 있다.
P형 웰(74PS)과 P형 웰(26)은, N형 웰(24, 25)에 의해 전기적으로 서로 분리되어 있다.
섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)과 메모리 셀 트랜지스터 MT의 드레인 확산층(36c)은 로컬 비트선 LBL에 의해 전기적으로 접속되어 있다.
또한, 전압 완충 트랜지스터가 형성되는 영역(11)에는, N형 웰(N형의 확산층)(25)이 형성되어 있다. N형 웰(25) 내에는, P형 웰(74PB)이 형성되어 있다. P형 웰(74PB)은 N형 웰(25)에 의해 반도체 기판(20)과 전기적으로 분리되어 있다.
P형 웰(74PB) 상에는, 게이트 절연막(79)을 개재하여 게이트 전극(34d)이 형성되어 있다. 게이트 전극(34d)의 양측의 반도체 기판(20) 내에는, N형의 불순물 확산층인 소스/드레인 확산층(104)이 형성되어 있다.
이렇게 해서, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 전압 완충 트랜지스터 BT가 P형 웰(74PB) 상에 형성되어 있다.
P형 웰(74PB)과 P형 웰(74PS)과 P형 웰(26)은, N형 웰(24, 25)에 의해 전기적으로 서로 분리되어 있다.
전압 완충 트랜지스터 BT의 소스 확산층(104)과 섹터 셀렉트 트랜지스터 SST의 드레인 확산층(104)은, 메인 비트선(배선) MBL에 의해 전기적으로 접속되어 있다.
또한, 열 디코더가 형성되는 영역(27)에는 P형 웰(74P)이 형성되어 있다. P형 웰(74P) 상에는 게이트 절연막(79)을 개재하여 게이트 전극(34d)이 형성되어 있다. 게이트 전극(34a)의 양측의 반도체 기판(20) 내에는, N형의 불순물 확산층인 소스/드레인 확산층(104)이 형성되어 있다.
이렇게 해서, 열 디코더가 형성되는 영역(27)에는, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 제1 저전압 트랜지스터(제1 저전압 N채널 트랜지스터)(111N)가 형성되어 있다.
열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N)의 소스 확산층(104)과 전압 완충 트랜지스터 BT의 드레인 확산층(104)은, 메인 비트선(배선) MBL에 의해 전기적으로 접속되어 있다. 열 디코더(12)의 저전압 N채널 트랜지스터(111N)의 소스 확산층(104)은 열 디코더(12)의 내부 회로(저전압 회로)에 접속되어 있다.
또한, 도 28의 (b)에 나타내는 바와 같이, 반도체 기판(20) 내에는, N형 웰(N형의 확산층)(25)이 형성되어 있다. N형 웰(25) 내에는, P형 웰(72P)이 형성되어 있다. P형 웰(72P)은 N형 웰(25)에 의해 반도체 기판(20)과 전기적으로 분리되어 있다.
P형 웰(72P) 상에는, 게이트 절연막(76)을 개재하여 게이트 전극(34c)이 형성되어 있다. 게이트 전극(34c)의 양측의 반도체 기판(20) 내에는, N형의 불순물 확산층인 소스/드레인 확산층(96)이 형성되어 있다.
이렇게 해서, 게이트 전극(34c)과 소스/드레인 확산층(96)을 갖는 고내압 N채널 트랜지스터(110N)가 P형 웰(72P) 상에 형성되어 있다.
또한, 반도체 기판(20) 내에는, N형 웰(72N)이 형성되어 있다. N형 웰(72N) 상에는, 게이트 절연막(76)을 개재하여 게이트 전극(34c)이 형성되어 있다. 게이트 전극(34c)의 양측의 반도체 기판(20) 내에는, P형의 불순물 확산층인 소스/드레인 확산층(100)이 형성되어 있다.
이렇게 해서, 게이트 전극(34c)과 소스/드레인 확산층(100)을 갖는 고내압 P채널 트랜지스터(110P)가 형성되어 있다.
(비휘발성 반도체 기억 장치의 동작)
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 동작 방법을 도 34 내지 도 36을 이용하여 설명한다. 도 34는, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법, 기록 방법 및 소거 방법을 나타내는 도면이다. 도 34에 있어서 F는 플로팅을 나타내고 있다.
(판독 방법)
우선, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법에 대해서 도 34를 이용하여 설명한다.
또한, 여기서는, 도 27에 있어서 파선 A로 둘러싸인 메모리 셀 MC과 파선 B로 둘러싸인 메모리 셀 MC에 기록된 정보를 판독하는 경우를 예로 설명한다.
메모리 셀 트랜지스터 MT에 기록된 정보를 판독할 때에는, 각부의 전위를 이하와 같이 설정한다.
즉, 선택해야 할 메모리 셀 MC에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 섹터 선택선 SSL11의 전위를, 예를 들어 1.8 V로 한다. 한편, 선택된 섹터 선택선 SSL11 이외의 섹터 선택선 SSL12, SSL21, SSL22의 전위는, 모두 0 V로 한다.
또한, 전압 완충 트랜지스터 BT의 게이트의 전위 BG를, 예를 들어 1.8 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 메인 비트선(비트선) MBL1, MBL2의 전위를, 예를 들어 0.5 V로 한다.
또한, 제1 워드선 CG11, CG12, CG21, CG22의 전위는, 항상 1.8 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 제2 워드선 SG11의 전위를, 예를 들어 1.8 V로 한다. 한편, 선택된 제2 워드선 SG11 이외의 제2 워드선 SG12, SG21, SG22의 전위를, 0 V로 한다.
P형 웰(26)의 전위 VB1은 모두 0 V로 한다. 또한, P형 웰(74PS)의 전위 VB2는 모두 0 V로 한다. 또한, P형 웰(74PB)의 전위 VB3은 모두 0 V로 한다. 소스선 SL11, SL21의 전위는 모두 0 V로 한다.
본 실시형태에 있어서도, 섹터 셀렉트 트랜지스터 SST 및 전압 완충 트랜지스터 BT로서 저전압 트랜지스터가 이용되고 있기 때문에, 메모리 셀 트랜지스터 MT에 기록된 정보를 판독할 때에, 충분히 큰 판독 전류가 얻어진다. 이 때문에, 본 실시형태에 따르면, 메모리 셀 트랜지스터 MT에 기록되어 있는 정보를 고속으로 판정하는 것이 가능해지고, 나아가서는, 메모리 셀 트랜지스터 MT에 기록되어 있는 정보를 고속으로 판독하는 것이 가능해진다.
(기록 방법)
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 기록 방법에 대해서 도 34를 이용하여 설명한다.
또한, 여기서는, 도 27에 있어서 파선 A로 둘러싸인 메모리 셀 MC에 정보를 기록하는 경우를 예로 설명한다.
메모리 셀 트랜지스터 MT에 정보를 기록할 때에는, 각부의 전위를 이하와 같이 설정한다.
즉, 선택해야 할 메모리 셀 MC(메모리 셀 A)에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 섹터 선택선 SSL11의 전위를, 예를 들어 3 V로 한다. 한편, 선택된 섹터 선택선 SSL11 이외의 섹터 선택선 SSL12, SSL21, SSL22의 전위는 모두 0 V로 한다.
또한, 전압 완충 트랜지스터 BT의 게이트의 전위 BG를, 예를 들어 3 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 메인 비트선(비트선) MBL1의 전위를, 예를 들어 0 V로 한다. 한편, 선택된 메인 비트선 MBL1 이외의 메인 비트선 MBL2의 전위는, 플로팅으로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 제1 워드선 CG11의 전위를, 예를 들어 9 V로 한다. 한편, 선택된 제1 워드선 CG11 이외의 제1 워드선 CG12, CG21, CG22의 전위를 0 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 제2 워드선 SG11의 전위를, 예를 들어 2.5 V로 한다. 한편, 선택된 제2 워드선 SG11 이외의 제2 워드선 SG12, SG21, SG22의 전위를 0 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 소스선 SL11의 전위를, 예를 들어 5.5 V로 한다. 한편, 선택된 소스선 SL11 이외의 소스선 SL21의 전위를, 플로팅으로 한다.
P형 웰(26)의 전위 VB1은 모두 0 V로 한다. 또한, P형 웰(74PS)의 전위 VB2는 모두 0 V로 한다. 또한, P형 웰(74PB)의 전위 VB3은 모두 0 V로 한다.
각부의 전위를 상기한 바와 같이 설정하면, 메모리 셀 트랜지스터 MT의 소스 확산층(36a)과 드레인 확산층(36b)의 사이에 전자가 흐르고, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a) 내에 전자가 도입된다. 이에 따라, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)에 전하가 축적되고, 메모리 셀 트랜지스터 MT에 정보가 기록되게 된다.
(소거 방법)
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 도 34 내지 도 36을 이용하여 설명한다. 도 35는 본 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 타임 차트이다. 또한, 도 35에 있어서의 파선은 0 V의 전위를 나타내고 있다. 도 36은 본 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 단면도이다.
메모리 셀 어레이에 기록된 정보의 소거는, 예를 들어 섹터 SCT마다 행해진다. 여기서는, 제1 섹터 SCT1 내에 존재하는 복수의 메모리 셀 MC에 기록된 정보를 일괄하여 소거하는 경우를 예로 설명한다.
본 실시형태에서는, 이하와 같이 하여, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거한다.
또한, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, 메인 비트선 MBL1, MBL2의 전위는 항상 플로팅으로 한다. 또한, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, 소스선 SL11, SL21의 전위는, 항상 플로팅으로 한다. 또한, 반도체 기판(20)의 전위는 0 V(접지)로 한다. 또한, 선택 트랜지스터 ST의 게이트 SG11, SG12, SG21, SG22의 전위는 항상 플로팅으로 한다.
메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, 우선, 제3 전압 인가 회로(19)에 의해, P형 웰(74PB)의 전위 VB3를 제5 전위 VERS5로 설정한다. 여기서는, 제5 전위 VERS5를, 예를 들어 3 V로 한다.
또한, 제2 제어 회로(제2 제어부)(29)에 의해, 전압 완충 트랜지스터 BT의 게이트의 전위 BG를, 제4 전위 VERS4로 설정한다. 여기서는, 전압 완충 트랜지스터 BT의 게이트의 전위(제4 전위) VERS4를, 예를 들어 3 V로 한다.
다음에, 제2 전압 인가 회로(17)에 의해, P형 웰(74PS)의 전위 VB2를, 제3 전위 VERS3로 설정한다. 여기서는, 제3 전위 VERS3를, 예를 들어 6 V로 한다.
또한, 섹터 선택선 SSL11, SSL12, SSL21, SSL22의 전위를, 제2 전위 VERS2로 설정한다. 여기서는, 섹터 선택선 SSL11, SSL12, SSL21, SSL22의 전위(제2 전위) VERS2를, 예를 들어 5 V로 한다.
다음에, 제1 전압 인가 회로(15)에 의해, P형 웰(26)의 전위 VB1를, 제1 전위 VERS1로 설정한다. 여기서는, 제1 전위 VERS1를, 예를 들어 9 V로 한다.
다음에, 소거의 대상이 되는 제1 섹터 SCT1 내의 메모리 셀 MC에 접속된 제1 워드선 CG11, CG12의 전위를, 예를 들어 -9 V로 한다. 한편, 소거의 대상이 아닌 제2 섹터 SCT2 내의 메모리 셀 MC에 접속된 워드선 CG21, CG22의 전위를, 예를 들어 플로팅으로 한다.
제1 워드선 CG11, CG12의 전위를 예를 들어 -9 V로 설정하면, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)로부터 전하가 방출된다. 이에 따라, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)에 전하가 축적되어 있지 않은 상태가 되고, 메모리 셀 트랜지스터 MT의 정보가 소거되게 된다.
전술한 바와 같이, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, P형 웰(26)의 전위(제1 전위) VERS1는 예를 들어 9 V로 설정된다. P형 웰(26)의 전위 VERS1가 9 V로 설정되는 경우, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)의 전위 VERS1′는, 예를 들어 8.5∼8.7 V 정도가 된다. 소스 확산층(104)의 전위 VERS1′가 P형 웰(26)의 전위(제1 전위) VERS1보다 낮아지는 것은, P형 웰(26)과 드레인 확산층(36c)에 의해 형성되는 다이오드에 의해 전압 강하가 생기기 때문이다.
P형 웰(74PS)의 전위(제3 전위) VERS3가 예를 들어 6 V인 경우, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)과 P형 웰(74PS) 사이의 전위차(VERS1′-VERS3)는, 예를 들어 2.5∼2.7 V 정도가 된다. 섹터 셀렉트 트랜지스터 SST의 내압은, 전술한 바와 같이 예를 들어 6 V 정도이기 때문에, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)과 P형 웰(74PS)의 사이에 있어서 파괴가 생기는 일은 없다.
또한, 섹터 선택선 SSL의 전위(제2 전위) VERS2가 예를 들어 5 V인 경우, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)과 소스 확산층(104) 사이의 전위차(VERS1′-VERS2)는, 예를 들어 3.5∼3.7 V 정도가 된다. 섹터 셀렉트 트랜지스터 SST로서 이용되고 있는 제2 저전압 트랜지스터(113N, 113P)의 내압은, 전술한 바와 같이 예를 들어 6 V 정도이기 때문에, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)과 소스 확산층(104)의 사이에 있어서 파괴가 생기는 일은 없다.
P형 웰(74PS)의 전위(제3 전위) VERS3가 예를 들어 6 V로 설정되는 경우, 전압 완충 트랜지스터 BT의 소스 확산층(104)의 전위 VERS3′는, 예를 들어 5.5∼5.7 V 정도가 된다. 소스 확산층(104)의 전위 VERS3′가 P형 웰(74PS)의 전위(제3 전위) VERS3보다 낮아지는 것은, P형 웰(74PS)과 드레인 확산층(104)에 의해 형성되는 다이오드에 의해 전압 강하가 생기기 때문이다.
P형 웰(74PB)의 전위(제5 전위) VERS5가 예를 들어 3 V인 경우, 전압 완충 트랜지스터 BT의 소스 확산층(104)과 P형 웰(74PB) 사이의 전위차(VERS3′-VERS5)는, 예를 들어 2.5∼2.7 V 정도가 된다. 전압 완충 트랜지스터 BT로서 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 내압은, 전술한 바와 같이 예를 들어 3 V 정도이기 때문에, 전압 완충 트랜지스터 BT의 소스 확산층(104)과 P형 웰(74PB) 사이에 있어서 파괴가 생기는 일은 없다.
또한, 전압 완충 트랜지스터 BT의 게이트 BG의 전위(제4 전위) VERS4가 예를 들어 3 V인 경우, 전압 완충 트랜지스터 BT의 게이트 전극(34d)과 소스 확산층(104) 사이의 전위차(VERS3′-VERS4)는, 예를 들어 2.5∼2.7 V 정도가 된다. 전압 완충 트랜지스터 BT로서 이용되고 있는 제2 저전압 트랜지스터(113N, 113P)의 내압은, 전술한 바와 같이 예를 들어 3 V 정도이기 때문에, 전압 완충 트랜지스터 BT의 게이트 전극(34d)과 소스 확산층(104)의 사이에 있어서 파괴가 생기는 일은 없다.
P형 웰(74PB)의 전위(제5 전위) VERS5가 예를 들어 3 V인 경우, 열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N)의 소스 확산층(104)의 전위 VERS5′는, 예를 들어 2.5∼2.7 V 정도가 된다. 열 디코더(12)의 제1 저전압 트랜지스터(111N)의 소스 확산층(104)의 전위 VERS5′가 P형 웰(74PB)의 전위 VERS5보다 낮아지는 것은, P형 웰(74PB)과 드레인 확산층(104)에 의해 형성되는 다이오드에 의해 전압 강하가 생기기 때문이다.
열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N)의 내압은, 전술한 바와 같이 예를 들어 3 V 정도이기 때문에, 열 디코더(12)의 제1 저전압 트랜지스터(111N)에 있어서 파괴가 생기는 일은 없다.
또한, 각부의 전위는 상기한 바에 한정되는 것이 아니다.
P형 웰(26)의 전위(제1 전위) VERS1와 P형 웰(74PS)의 전위(제3 전위) VERS3의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS3가 설정된다.
보다 엄밀하게는, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)의 전위 VERS1′와 P형 웰(74PS)의 전위 VERS3의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS3가 설정된다.
또한, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)의 전위 VERS2와 P형 웰(26)의 전위 VERS1의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS2가 설정된다.
보다 엄밀하게는, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)의 전위 VERS2와 소스 확산층(104)의 전위 VERS1′의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS2가 설정된다.
또한, P형 웰(74PS)의 전위(제3 전위) VERS3와 P형 웰(74PB)의 전위(제5 전위) VERS5의 차가, 전압 완충 트랜지스터 BT의 내압보다 작아지도록 각각의 전위 VERS3, VERS5가 설정된다.
보다 엄밀하게는, 전압 완충 트랜지스터 BT의 소스 확산층(104)의 전위 VERS3′와 P형 웰(74PB)의 전위 VERS5의 차가, 전압 완충 트랜지스터 BT의 내압보다 작아지도록 각각의 전위 VERS3, VERS5가 설정된다.
또한, 전압 완충 트랜지스터 BT의 게이트 전극(34d)의 전위(제4 전위) VERS4와 P형 웰(74PS)의 전위(제3 전위) VERS3의 차가, 전압 완충 트랜지스터 BT의 내압보다 작아지도록 각각의 전위 VERS3, VERS4가 설정된다.
보다 엄밀하게는, 전압 완충 트랜지스터 BT의 게이트 전극(34d)의 전위 VERS4와 소스 확산층(104)의 전위 VERS3′의 차가, 전압 완충 트랜지스터 BT의 내압보다 작아지도록 각각의 전위 VERS3, VERS4가 설정된다.
또한, P형 웰(74PB)의 전위(제5 전위) VERS5가, 열 디코더(12)의 제1 저전압 트랜지스터(111N)의 내압보다 작아지도록 P형 웰(74PB)의 전위 VERS5가 설정된다.
보다 엄밀하게는, 열 디코더(12)의 제1 저전압 트랜지스터(111N)의 소스 확산층(104)의 전위 VERS5′와 P형 웰(74P)의 전위의 차가, 열 디코더(12)의 제1 저전압 트랜지스터(111N)의 내압보다 작아지도록 제5 전위 VERS5가 설정된다.
제1 전위 VERS1∼제5 전위 VERS5가 모두 플러스인 경우에는, 제2 전위 VERS2는 제1 전위 VERS1보다 낮게 설정되고, 제3 전위 VERS3도 제1 전위 VERS1보다 낮게 설정된다. 또한, 제4 전위 VERS4는 제3 전위 VERS3보다 낮게 설정되고, 제5 전위 VERS5도 제3 전위 VERS3보다 낮게 설정된다.
이와 같이, 본 실시형태에서는, P형 웰(74PB)과 P형 웰(74PS)과 P형 웰(26)이 N형 웰(24, 25)에 의해 전기적으로 분리되어 있다. 그리고, P형 웰(74PS) 상에 섹터 셀렉트 트랜지스터 SST가 형성되어 있고, P형 웰(74PB) 상에 전압 완충 트랜지스터 BT가 형성되어 있다. 이 때문에, 본 실시형태에서는, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, P형 웰(26)에 인가되는 전압과 상이한 바이어스 전압을 P형 웰(74PS)에 인가하는 것이 가능하다. 또한, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, P형 웰(74PS)에 인가되는 전압과 상이한 바이어스 전압을 P형 웰(74PB)에 인가하는 것이 가능하다. 그리고, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, P형 웰(26)과 P형 웰(74PS) 사이의 전위차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 P형 웰(74PS)에 바이어스 전압이 인가된다. 또한, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)과 소스 확산층(104) 사이의 전위차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)에 바이어스 전압이 인가된다. 또한, P형 웰(74PS)과 P형 웰(74PB) 사이의 전위차가, 전압 완충 트랜지스터 BT의 내압보다 작아지도록 P형 웰(74PB)에 바이어스 전압이 인가된다. 또한, 열 디코더(12) 내의 제1 저전압 트랜지스터(111N)에 인가되는 전압이, 제1 저전압 트랜지스터(111N)의 내압보다 작아지도록 P형 웰(74PB)에 바이어스 전압이 인가된다. 또한, 전압 완충 트랜지스터 BT의 게이트 전극(34d)과 소스 확산층(104) 사이의 전위차가, 전압 완충 트랜지스터 BT의 내압보다 작아지도록 전압 완충 트랜지스터 BT의 게이트 전극(34d)에 바이어스 전압이 인가된다. 이 때문에, 본 실시형태에 따르면, 전압 완충 트랜지스터 BT가 설치되어 있기 때문에, 소거 시에 섹터 셀렉트 트랜지스터 SST에 가해지는 전압을 작게 억제할 수 있고, 섹터 셀렉트 트랜지스터 SST에 있어서 파괴가 생기는 것을 방지할 수 있다. 또한, 전압 완충 트랜지스터 BT가 설치되어 있기 때문에, 열 디코더(12)에 내압이 매우 낮은 제1 저전압 트랜지스터(112N)를 이용할 수 있다. 본 실시형태에 따르면, 한층 더한 고속화나 저소비 전력화 등을 실현하는 것이 가능해진다.
또한, 여기서는, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, 섹터 선택선 SSL의 전위 VERS2를 예를 들어 5 V로 하는 경우를 예로 설명했지만, 섹터 선택선 SSL의 전위를 플로팅으로 해도 좋다. 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, 섹터 선택선 SSL의 전위를 플로팅으로 한 경우에도, 소거 시에 섹터 셀렉트 트랜지스터 SST에 있어서 파괴가 생기는 것을 방지하는 것이 가능하다.
(비휘발성 반도체 기억 장치의 제조 방법)
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 도 37 내지 도 55를 이용하여 설명한다. 도 37 내지 도 55는, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도이다.
도 37의 (a), 도 39의 (a), 도 41의 (a), 도 43의 (a), 도 45의 (a), 도 47의 (a), 도 49의 (a), 도 51의 (a) 및 도 53은, 메모리 셀 어레이 영역(2)을 나타내고 있다. 도 37의 (a), 도 39의 (a), 도 41의 (a), 도 43의 (a), 도 45의 (a), 도 47의 (a), 도 49의 (a), 도 51의 (a) 및 도 53의 지면 좌측의 도면은, 도 29의 E-E' 단면에 대응하고 있다. 도 37의 (a), 도 39의 (a), 도 41의 (a), 도 43의 (a), 도 45의 (a), 도 47의 (a), 도 49의 (a), 도 51의 (a) 및 도 53의 지면 우측의 도면은 도 29의 C-C' 단면에 대응하고 있다.
도 37의 (b), 도 38, 도 39의 (b), 도 40, 도 41의 (b), 도 42, 도 43의 (b), 도 44, 도 45의 (b), 도 46, 도 47의 (b), 도 48, 도 49의 (b), 도 50, 도 51의 (b), 도 52, 도 53, 도 54, 도 55는 주변 회로 영역(4)을 나타내고 있다.
도 37의 (b), 도 39의 (b), 도 41의 (b), 도 43의 (b), 도 45의 (b), 도 47의 (b), 도 49의 (b), 도 51의 (b) 및 도 54의 지면 좌측은, 고내압 트랜지스터가 형성되는 영역(6)을 나타내고 있다. 고내압 트랜지스터가 형성되는 영역(6) 중의 지면 좌측은 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 나타내고 있다. 고내압 N채널 트랜지스터가 형성되는 영역(6N)의 지면 우측은, 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 나타내고 있다.
고내압 P채널 트랜지스터가 형성되는 영역(6P)의 지면 우측은, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)을 나타내고 있다.
도 37의 (b), 도 39의 (b), 도 41의 (b), 도 43의 (b), 도 45의 (b), 도 47의 (b), 도 49의 (b), 도 51의 (b) 및 도 54의 지면 우측은, 제1 저전압 트랜지스터가 형성되는 영역(8)을 나타내고 있다. 제1 저전압 트랜지스터가 형성되는 영역(8) 중의 지면 좌측은, 제1 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 나타내고 있다. 저전압 트랜지스터가 형성되는 영역(8) 중의 지면 우측은, 제1 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 나타내고 있다.
도 38, 도 40, 도 42, 도 44, 도 46, 도 48, 도 50, 도 52 및 도 55의 지면 좌측은, 제1 저전압 트랜지스터보다 내압이 높은 제2 저전압 트랜지스터가 형성되는 영역(9)을 나타내고 있다. 제2 저전압 트랜지스터가 형성되는 영역(9) 중의 지면 좌측은, 제2 저전압 N채널 트랜지스터가 형성되는 영역(9N)을 나타내고 있다. 제2 저전압 트랜지스터가 형성되는 영역(9) 중의 지면 우측은, 제2 저전압 P채널 트랜지스터가 형성되는 영역(9P)을 나타내고 있다.
우선, 반도체 기판(20)을 준비하는 공정으로부터, 희생 산화막(69)을 성장하는 공정까지는, 도 10 내지 도 12를 이용하여 전술한 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법과 동일하기 때문에, 설명을 생략한다.
다음에, 도 37에 나타내는 바와 같이, 메모리 셀 어레이 영역(2)에 N형의 도펀트 불순물을 깊게 주입함으로써, N형의 매립 확산층(24)을 형성한다. 또한, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에도, N형의 도펀트 불순물을 깊게 주입함으로써, N형의 매립 확산층(25)을 형성한다. 또한, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에 N형의 도펀트 불순물을 깊게 주입함으로써, N형의 매립 확산층(25)을 형성한다. 또한, 도 38에 나타내는 바와 같이, 전압 완충 트랜지스터가 형성되는 영역(11)에 N형의 도펀트 불순물을 깊게 주입함으로써, N형의 매립 확산층(25)을 형성한다. 또한, 메모리 셀 어레이 영역(2)에 매립 확산층(24)보다도 얕게 P형의 도펀트 불순물을 주입함으로써, P형의 웰(26)을 형성한다. 또한, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에 매립 확산층(25)보다도 얕게 P형의 도펀트 불순물을 주입함으로써, P형의 웰(72P)을 형성한다.
다음에, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에 N형의 확산층(70)을 프레임형으로 형성한다. 이러한 프레임형의 확산층(70)은, 반도체 기판(20)의 표면으로부터 매립 확산층(25)의 주연부에 이르도록 형성한다. P형의 웰(72P)은 매립 확산층(25)과 확산층(70)에 의해 둘러싸인 상태가 된다.
또한, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에도 N형의 확산층(70)을 프레임형으로 형성한다. 이러한 프레임형의 확산층(70)은, 반도체 기판(20)의 표면으로부터 매립 확산층(25)의 주연부에 이르도록 형성한다.
또한, 전압 완충 트랜지스터가 형성되는 영역(11)에도, N형의 확산층(70)을 프레임형으로 형성한다. 이러한 프레임형의 확산층(70)은, 반도체 기판(20)의 표면으로부터 매립 확산층(25)의 주연부에 이르도록 형성한다.
또한, 도시하지 않지만, 메모리 셀 어레이 영역(2)의 P형의 웰(26)도, 매립 확산층(24)과 프레임형의 확산층(70)에 의해 둘러싸인 상태가 된다.
다음에, 고내압 P채널 트랜지스터가 형성되는 영역(6P)에, N형의 도펀트 불순물을 도입함으로써 N형의 웰(72N)을 형성한다.
다음에, 메모리 셀 어레이 영역(2)에 채널 도핑을 행한다(도시하지 않음).
다음에, 고내압 N채널 트랜지스터가 형성되는 영역(6N)과, 고내압 P채널 트랜지스터가 형성되는 영역(6P)에 채널 도핑을 행한다(도시하지 않음).
다음에, 반도체 기판(20)의 표면에 존재하는 희생 산화막(69)(도 13 참조)을 에칭 제거한다.
다음에, 전면(全面)에, 열산화법에 의해, 막 두께 10 ㎚의 터널 절연막(28)을 형성한다.
다음에, 전면에, 예를 들어 CVD법에 의해, 막 두께 90 ㎚의 폴리실리콘막(30)을 형성한다. 이러한 폴리실리콘막(30)으로서는, 불순물이 도핑된 폴리실리콘막을 형성한다.
다음에, 메모리 셀 어레이 영역(2)의 폴리실리콘막(30)을 패터닝하고, 주변 회로 영역(4)에 존재하는 폴리실리콘막(30)을 에칭 제거한다.
다음에, 전면에, 실리콘 산화막과 실리콘 질화막과 실리콘 산화막을 순차 적층하여 이루어지는 절연막(ONO막)(32)을 형성한다. 이러한 절연막(32)은, 플로팅 게이트(30a)와 컨트롤 게이트(34a)를 절연하기 위한 것이다.
다음에, 제1 저전압 N채널 트랜지스터가 형성되는 영역(8N)에 P형의 도펀트 불순물을 도입함으로써, P형의 웰(74P)을 형성한다. 또한, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에 P형의 도펀트 불순물을 도입함으로써, P형의 웰(74PS)을 형성한다. 또한, 전압 완충 트랜지스터가 형성되는 영역(11)에 P형의 도펀트 불순물을 도입함으로써, P형의 웰(74PB)을 형성한다. 또한, 제2 저전압 N채널 트랜지스터가 형성되는 영역(9N)에 P형의 도펀트 불순물을 도입함으로써, P형의 웰(74P)을 형성한다.
다음에, 제1 저전압 P채널 트랜지스터가 형성되는 영역(8P)에 N형의 도펀트 불순물을 도입함으로써, N형의 웰(74N)을 형성한다. 또한, 제2 저전압 P채널 트랜지스터가 형성되는 영역(9P)에 N형의 도펀트 불순물을 도입함으로써, N형의 웰(74N)을 형성한다.
다음에, 제1 저전압 N채널 트랜지스터가 형성되는 영역(8N)과, 제1 저전압 P채널 트랜지스터가 형성되는 영역(8P)에 채널 도핑을 행한다. 또한, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)과 제2 저전압 N채널 트랜지스터가 형성되는 영역(9N)과, 제2 저전압 P채널 트랜지스터가 형성되는 영역(9P)에 채널 도핑을 행한다(도시하지 않음).
다음에, 주변 회로 영역(4)에 존재하는 절연막(ONO막)(32)을 에칭 제거한다.
다음에, 전면에, 열산화법에 의해, 예를 들어 막 두께 11 ㎚의 게이트 절연막(76)을 형성한다(도 37 및 도 38 참조).
다음에, 웨트 에칭에 의해, 섹터 셀렉트 트랜지스터가 형성되는 영역(7), 제1 저전압 트랜지스터가 형성되는 영역(8), 제2 저전압 트랜지스터가 형성되는 영역(9) 및 전압 완충 트랜지스터가 형성되는 영역(11)의 게이트 절연막(76)을 제거한다.
다음에, 전면에, 열산화법에 의해, 예를 들어 막 두께 4 ㎚의 게이트 절연막(77)을 형성한다. 이에 따라, 섹터 셀렉트 트랜지스터 형성 영역(7), 제1 저전압 트랜지스터가 형성되는 영역(8) 및 제2 저전압 트랜지스터가 형성되는 영역(9) 및 전압 완충 트랜지스터 형성 영역(11)에 있어서는, 예를 들어 막 두께 4 ㎚의 게이트 절연막(77)이 형성된다. 한편, 고내압 트랜지스터가 형성되는 영역(6)에 있어서는, 게이트 절연막(76)의 막 두께가 예를 들어 14 ㎚ 정도가 된다(도 39 및 도 40 참조).
다음에, 웨트 에칭에 의해, 제1 저전압 트랜지스터가 형성되는 영역(8) 및 전압 완충 트랜지스터가 형성되는 영역(11)의 게이트 절연막(76)을 제거한다.
다음에, 전면에, 열산화법에 의해, 예를 들어 막 두께 3 ㎚의 게이트 절연막(79)을 형성한다. 이에 따라, 제1 저전압 트랜지스터가 형성되는 영역(8) 및 전압 완충 트랜지스터가 형성되는 영역(11)에 있어서는, 예를 들어 막 두께 3 ㎚의 게이트 절연막(79)이 형성된다. 제2 저전압 트랜지스터가 형성되는 영역(9) 및 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에 있어서는, 게이트 절연막(77)의 막 두께가 예를 들어 6 ㎚ 정도가 된다. 또한, 고내압 트랜지스터가 형성되는 영역(6)에 있어서는, 게이트 절연막(76)의 막 두께가 예를 들어 16 ㎚ 정도가 된다(도 41 및 42 참조).
다음에, 전면에, 예를 들어 CVD법에 의해, 예를 들어 막 두께 180 ㎚의 폴리실리콘막(34)을 형성한다.
다음에, 전면에, 반사 방지막(80)을 형성한다(도 43, 도 44 참조).
다음에, 도 45 및 도 46에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 반사 방지막(80), 폴리실리콘막(34), 절연막(32) 및 폴리실리콘막(30)을 드라이 에칭한다. 이에 따라, 폴리실리콘으로 이루어지는 플로팅 게이트(30a)와, 폴리실리콘으로 이루어지는 컨트롤 게이트(34a)를 갖는 적층체가, 메모리 셀 어레이 영역(2) 내에 형성된다. 또한, 폴리실리콘으로 이루어지는 셀렉트 게이트(30b)와, 폴리실리콘막(34b)을 갖는 적층체가 메모리 셀 어레이 영역(2) 내에 형성된다.
다음에, 배선(제1 금속 배선)(46)과 셀렉트 게이트(30b)를 접속해야 할 영역에 있어서 폴리실리콘막(34b)을 에칭 제거한다(도시하지 않음).
다음에, 열산화법에 의해, 플로팅 게이트(30a)의 측벽 부분, 컨트롤 게이트(34a)의 측벽 부분, 셀렉트 게이트(30b)의 측벽 부분 및 폴리실리콘막(34b)의 측벽 부분에 실리콘 산화막(도시하지 않음)을 형성한다.
다음에, 전면에, 스핀코트법에 의해 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 메모리 셀 어레이 영역(2)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 플로팅 게이트(30a)의 양측의 반도체 기판(20) 내와, 셀렉트 게이트(30b)의 양측의 반도체 기판(20) 내에 불순물 확산층(36a∼36c)이 형성된다. 이 후, 포토레지스트막을 박리한다.
이렇게 해서, 플로팅 게이트(30a)와 컨트롤 게이트(34a)와 소스/드레인 확산층(36a, 36b)을 갖는 메모리 셀 트랜지스터 MT가 형성된다. 또한, 컨트롤 게이트(30b)와 소스/드레인 확산층(36b, 36c)을 갖는 선택 트랜지스터 ST가 형성된다.
다음에, 열산화법에 의해, 플로팅 게이트(30a)의 측벽 부분, 컨트롤 게이트(34b)의 측벽 부분, 셀렉트 게이트(30b)의 측벽 부분 및 폴리실리콘막(34b)의 측벽 부분에 실리콘 산화막(82)을 형성한다.
다음에, 예를 들어 CVD법에 의해, 막 두께 50 ㎚의 실리콘 질화막(84)을 형성한다.
다음에, 드라이 에칭에 의해, 실리콘 질화막(84)을 이방성 에칭함으로써, 실리콘 질화막으로 이루어지는 사이드월 절연막(84)을 형성한다. 이때, 반사 방지막(80)이 에칭 제거되게 된다.
다음에, 포토리소그래피 기술을 이용하여, 주변 회로 영역(4)의 폴리실리콘막(34)을 패터닝한다. 이에 따라, 고내압 트랜지스터가 형성되는 영역(6)에 폴리실리콘막(34)으로 이루어지는 고내압 트랜지스터(110N, 110P)의 게이트 전극(34c)이 형성된다. 또한, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에, 폴리실리콘(34)으로 이루어지는 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)이 형성된다. 또한, 제1 저전압 트랜지스터가 형성되는 영역(8)에 폴리실리콘(34)으로 이루어지는 제1 저전압 트랜지스터(111N, 111P)의 게이트 전극(34d)이 형성된다. 또한, 제2 저전압 트랜지스터가 형성되는 영역(9)에 폴리실리콘(34)으로 이루어지는 제2 저전압 트랜지스터(113N, 113P)의 게이트 전극(34d)이 형성된다. 또한, 전압 완충 트랜지스터가 형성되는 영역(11)에 폴리실리콘(34)으로 이루어지는 전압 완충 트랜지스터 BT의 게이트 전극(34d)이 형성된다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여 N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 N채널 트랜지스터(110N)의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에 N형의 저농도 확산층(86)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 P채널 트랜지스터(110P)의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, P형의 저농도 확산층(88)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 포토레지스트막에, 제2 저전압 트랜지스터가 형성되는 영역(9N)을 노출하는 개구부(도시하지 않음)를 형성한다. 이때, 포토레지스트막에는, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)을 노출하는 개구부(도시하지 않음)도 형성된다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 제2 저전압 N채널 트랜지스터(113N)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 저농도 확산층(90a)이 형성된다. 또한, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 저농도 확산층(90a)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 제2 저전압 P채널 트랜지스터가 형성되는 영역(9P)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 제2 저전압 P채널 트랜지스터(113P)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에 P형의 저농도 확산층(92a)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 포토레지스트막에, 제1 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 노출하는 개구부(도시하지 않음)를 형성한다. 이때, 포토레지스트막에는, 전압 완충 트랜지스터가 형성되는 영역(11)을 노출하는 개구부(도시하지 않음)도 형성된다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 제1 저전압 N채널 트랜지스터(111N)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 저농도 확산층(90)이 형성된다. 또한, 전압 완충 트랜지스터 BT의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 저농도 확산층(90)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 제1 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 제1 저전압 P채널 트랜지스터(111P)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, P형의 저농도 확산층(92)이 형성된다. 이 후, 포토레지스트막을 박리한다(도 47, 도 48 참조).
다음에, 예를 들어 CVD법에 의해, 막 두께 100 ㎚의 실리콘 산화막(93)을 형성한다.
다음에, 드라이 에칭에 의해, 실리콘 산화막(93)을 이방성 에칭한다. 이에 따라, 플로팅 게이트(30a)와 컨트롤 게이트(34a)를 갖는 적층체의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다(도 49, 도 50 참조). 또한, 셀렉트 게이트(30b)와 폴리실리콘막(34b)을 갖는 적층체의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다. 또한, 게이트 전극(34c, 34d)의 측벽 부분에 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 N채널 트랜지스터의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, N형의 고농도 확산층(94)이 형성된다. N형의 저농도 확산층(86)과 N형의 고농도 확산층(94)에 의해, LDD 구조의 N형의 소스/드레인 확산층(96)이 형성된다. 이렇게 해서, 게이트 전극(34c)과 소스/드레인 확산층(96)을 갖는 고내압 N채널 트랜지스터(110N)가 형성된다. 고내압 N채널 트랜지스터(110N)는 제1 행 디코더(14), 제3 행 디코더(18), 제1 전압 인가 회로(15), 제2 전압 인가 회로(17), 제3 전압 인가 회로(19) 등의 고전압 회로에 이용된다.
이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 P채널 트랜지스터(110P)의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, P형의 고농도 확산층(98)이 형성된다. P형의 저농도 확산층(88)과 P형의 고농도 확산층(98)에 의해, LDD 구조의 P형의 소스/드레인 확산층(100)이 형성된다. 이렇게 해서, 게이트 전극(34c)과 소스/드레인 확산층(100)을 갖는 고내압 P채널 트랜지스터(110P)가 형성된다. 고내압 P채널 트랜지스터(110P)는 제1 행 디코더(14), 제3 행 디코더(18), 제1 전압 인가 회로(15), 제2 전압 인가 회로(17), 제3 전압 인가 회로(19) 등의 고전압 회로에 이용된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 제1 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 노출하는 개구부(도시하지 않음) 및 제2 저전압 N채널 트랜지스터(9N)를 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다. 이때, 포토레지스트막에는, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)을 노출하는 개구부(도시하지 않음) 및 전압 완충 트랜지스터가 형성되는 영역(11)을 노출하는 개구부(도시하지 않음)도 형성된다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 제1 저전압 N채널 트랜지스터(111N)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 고농도 확산층(102)이 형성된다. 제2 저전압 N채널 트랜지스터(113N)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 고농도 확산층(102)이 형성된다. 또한, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 고농도 확산층(102)이 형성된다. 또한, 전압 완충 트랜지스터 BT의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 고농도 확산층(102)이 형성된다. N형의 저농도 확산층(90)과 N형의 고농도 확산층(102)에 의해, LDD 구조의 N형의 소스/드레인 확산층(104)이 형성된다.
이렇게 해서, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 제1 저전압 N채널 트랜지스터(111N)가 형성된다. 또한, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 제2 저전압 N채널 트랜지스터(113N)가 형성된다. 또한, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 섹터 셀렉트 트랜지스터 SST가 형성된다. 또한, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 전압 완충 트랜지스터 BT가 형성된다.
제1 저전압 N채널 트랜지스터(111N)는 열 디코더(12), 제2 행 디코더(16), 센스 앰프(13) 등의 저전압 회로에 이용된다. 또한, 제2 저전압 N채널 트랜지스터(113N)는 제1 제어 회로(23), 제2 제어 회로(29) 등의 저전압 회로에 이용된다.
이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 제1 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 노출하는 개구부(도시하지 않음) 및 제2 저전압 P채널 트랜지스터가 형성되는 영역(9P)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 제1 저전압 P채널 트랜지스터(111P)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, P형의 고농도 확산층(106)이 형성된다. 제2 저전압 P채널 트랜지스터(113P)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, P형의 고농도 확산층(106)이 형성된다. P형의 저농도 확산층(92)과 P형의 고농도 확산층(106)에 의해, LDD 구조의 P형의 소스/드레인 확산층(108)이 형성된다.
이렇게 해서, 게이트 전극(34d)과 소스/드레인 확산층(108)을 갖는 제1 저전압 P채널 트랜지스터(111P)가 형성된다. 또한, 게이트 전극(34d)과 소스/드레인 확산층(108)을 갖는 제2 저전압 P채널 트랜지스터(113P)가 형성된다. 제1 저전압 P채널 트랜지스터(111P)는 열 디코더(12), 제2 행 디코더(16), 센스 앰프(13) 등의 저전압 회로에 이용된다. 또한, 제2 저전압 P채널 트랜지스터(113P)는, 제1 제어 회로(23), 제2 제어 회로(29) 등의 저전압 회로에 이용된다.
이 후, 포토레지스트막을 박리한다(도 49, 도 50 참조).
다음에, 예를 들어 스퍼터링법에 의해, 전면에, 막 두께 10 ㎚의 코발트막을 형성한다.
다음에, 도 21을 이용하여 전술한 제1 실시형태에 따른 비휘발성 반도체 기억 장치와 동일하게 하여, 코발트 실리사이드막(38a∼38f)을 형성한다. 이 후, 미반응의 코발트막을 에칭 제거한다.
선택 트랜지스터 ST의 드레인 확산층(36c) 상에 형성된 코발트 실리사이드막(38b)은 드레인 전극으로서 기능한다. 메모리 셀 트랜지스터 MT의 소스 확산층(36a) 상에 형성된 코발트 실리사이드막(38a)은 소스 전극으로서 기능한다.
고내압 트랜지스터(110N, 110P)의 소스/드레인 확산층(96, 100) 상에 형성된 코발트 실리사이드막(38e)은 소스/드레인 전극으로서 기능한다. 제1 저전압 트랜지스터(111N, 111P), 제2 저전압 트랜지스터(113N, 113P)의 소스/드레인 확산층(104, 108) 상에 형성된 코발트 실리사이드막(38e)은 소스/드레인 전극으로서 기능한다. 또한, 섹터 셀렉트 트랜지스터 SST, 전압 완충 트랜지스터 BT의 소스/드레인 확산층(104) 상에 형성된 코발트 실리사이드막(38e)은 소스/드레인 전극으로서 기능한다(도 51, 도 52 참조).
다음에, 도 53 및 도 54에 나타내는 바와 같이, 전면에, 예를 들어 CVD법에 의해, 막 두께 100 ㎚의 실리콘 질화막(114)을 형성한다. 실리콘 질화막(114)은, 에칭 스토퍼로서 기능하는 것이다.
다음에, 전면에, CVD법에 의해, 막 두께 1.6 ㎛의 실리콘 산화막(116)을 형성한다. 이렇게 해서, 실리콘 질화막(114)과 실리콘 산화막(116)으로 이루어지는 층간 절연막(40)이 형성된다.
다음에, CMP법에 의해, 층간 절연막(40)의 표면을 평탄화한다.
다음에, 포토리소그래피 기술을 이용하여, 소스/드레인 전극(38a, 38c)에 달하는 컨택트홀(42), 코발트 실리사이드막(38e)에 달하는 컨택트홀(42) 및 코발트 실리사이드막(38f)에 달하는 컨택트홀(42)을 형성한다.
다음에, 전면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어층(도시하지 않음)을 형성한다.
다음에, 전면에, 예를 들어 CVD법에 의해, 막 두께 300 ㎚의 텅스텐막(44)을 형성한다.
다음에, CMP법에 의해, 층간 절연막(40)의 표면이 노출될 때까지 텅스텐막(44) 및 배리어막을 연마한다. 이렇게 해서, 컨택트홀(42) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(44)가 매립된다.
다음에, 예를 들어 스퍼터링법에 의해, 도체 플러그(44)가 매립된 층간 절연막(40) 상에 Ti막, TiN막, Al막, Ti막 및 TiN막을 순차 적층하여 이루어지는 적층막(46)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여 적층막(46)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제1 금속 배선층)(46)이 형성된다(도 53 내지 도 55 참조).
이 후, 도 24 및 도 25를 이용하여 전술한 비휘발성 반도체 기억 장치의 제조 방법과 동일하게 하여, 다층 배선 구조가 형성된다.
이렇게 해서 본 실시형태에 따른 비휘발성 반도체 기억 장치가 제조된다.
[제3 실시형태]
제3 실시형태에 따른 비휘발성 반도체 기억 장치 및 그 판독 방법, 기록 방법, 소거 방법, 및 그 비휘발성 반도체 기억 장치의 제조 방법을 도 56 내지 도 60을 이용하여 설명한다. 도 1 내지 도 55에 나타내는 제1 또는 제2 실시형태에 따른 비휘발성 반도체 기억 장치 등과 동일한 구성 요소에는, 동일한 부호를 붙이고 설명을 생략 또는 간결하게 한다.
(비휘발성 반도체 기억 장치)
우선, 본 실시형태에 따른 비휘발성 반도체 기억 장치에 관해서 도 56 내지 도 58을 이용하여 설명한다. 도 56은 본 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다. 도 57은 본 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 단면도이다.
본 실시형태에 따른 비휘발성 반도체 기억 장치는, 전압 완충 트랜지스터가 형성되는 영역(11)이 트리플웰 구조로 되어 있지 않은 것에 주된 특징이 있다.
도 57에 나타내는 바와 같이, 전압 완충 트랜지스터가 형성되는 영역(11)에 있어서의 반도체 기판(20) 내에는 P형 웰(74PB)이 형성되어 있다. 본 실시형태에 있어서는, 전압 완충 트랜지스터가 형성되는 영역(11) 내에는 N형 웰(N형의 확산층)(25)(도 36 참조)은 형성되어 있지 않다. 즉, 전압 완충 트랜지스터가 형성되는 영역(11)은 트리플웰 구조로 되어 있지 않다.
P형 웰(74PB) 상에는 전압 완충 트랜지스터 BT가 형성되어 있다. 즉, P형 웰(74PB) 상에는 게이트 절연막(79)을 개재하여 게이트 전극(34d)이 형성되어 있다. 게이트 전극(34d)의 양측의 반도체 기판(20) 내에는 소스/드레인 확산층(104)이 형성되어 있다. 이렇게 해서, P형 웰(74PB) 상에는, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 전압 완충 트랜지스터 BT가 형성되어 있다.
또한, 도 56에 나타내는 바와 같이, 본 실시형태에서는, P형 웰(74PB)에 전압을 인가하는 제3 전압 인가 회로(19)(도 27 참조)는 설치되어 있지 않다.
도 58은, 각각의 구성 요소에 사용되고 있는 트랜지스터의 종별, 트랜지스터의 내압 및 트랜지스터의 게이트 절연막의 막 두께를 나타내는 도면이다.
도 58에 나타내는 바와 같이, 섹터 셀렉트 트랜지스터 SST로서는, 정격 전압이 예를 들어 3 V인 저전압 트랜지스터(3 VTr)가 이용되고 있다. 섹터 셀렉트 트랜지스터 SST의 소스/드레인 확산층(104)과 P형 웰(74PS) 사이의 내압은, 예를 들어 6 V 정도이다. 또한, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)과 소스/드레인 확산층(104) 사이의 내압은, 예를 들어 6 V 정도이다. 또한, 섹터 셀렉트 트랜지스터 SST의 게이트 절연막(77)의 막 두께는, 예를 들어 6 ㎚ 정도이다.
전압 완충 트랜지스터 BT로서는, 정격 전압이 예를 들어 1.8 V인 저전압 트랜지스터(1.8 VTr)가 이용되고 있다. 전압 완충 트랜지스터 BT의 소스/드레인 확산층(104)과 P형 웰(74PB) 사이의 내압은, 예를 들어 6 V 정도이다. 한편, 전압 완충 트랜지스터 BT의 게이트 전극(34d)과 소스/드레인 확산층(104) 사이의 내압은, 예를 들어 3 V 정도이다. 즉, 전압 완충 트랜지스터 BT의 소스/드레인 확산층(104)과 P형 웰(74PB) 사이의 내압은, 게이트 전극(34d)과 소스/드레인 확산층(104) 사이의 내압보다 높다. 또한, 전압 완충 트랜지스터 BT의 게이트 절연막(79)의 막 두께는, 예를 들어 3 ㎚ 정도이다.
또한, 열 디코더(12)의 저전압 회로에는, 정격 전압이 예를 들어 1.8 V인 제1 저전압 트랜지스터(1.8 VTr)(111N, 111P)가 이용되고 있다. 열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)(도 54 참조)의 소스 확산층(104)과 P형 웰(74P) 사이의 내압은, 예를 들어 6 V 정도이다. 한편, 열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 게이트 전극(34d)과 소스 확산층(104) 사이의 내압은, 예를 들어 3 V 정도이다. 즉, 열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 소스/드레인 확산층(104)과 P형 웰(74P) 사이의 내압은, 게이트 전극(34d)과 소스/드레인 확산층(104) 사이의 내압보다 높다. 또한, 열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 게이트 절연막(79)의 막 두께는, 예를 들어 3 ㎚ 정도이다.
또한, 센스 앰프(13)에는, 정격 전압이 예를 들어 1.8 V인 제1 저전압 트랜지스터(1.8 VTr)(111N, 111P)가 이용되고 있다. 센스 앰프(13)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 소스/드레인 확산층(104)과 P형 웰(74P) 사이의 내압은, 예를 들어 6 V 정도이다. 한편, 센스 앰프(13)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 게이트 전극(34d)과 소스/드레인 확산층(104) 사이의 내압은, 예를 들어 3 V 정도이다. 즉, 센스 앰프(13)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 소스/드레인 확산층(104)과 P형 웰(74P) 사이의 내압은, 게이트 전극(34d)과 소스/드레인 확산층(104) 사이의 내압보다 높다. 또한, 열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 게이트 절연막(79)의 막 두께는, 예를 들어 3 ㎚ 정도이다.
또한, 제1 행 디코더(14)에는, 정격 전압이 예를 들어 10 V인 고내압 트랜지스터(10 VTr)(110N, 111P)가 이용되고 있다. 제1 행 디코더(14)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 내압은, 예를 들어 12 V 정도이다. 또한, 제1 행 디코더(14)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 게이트 절연막(76)의 막 두께는, 예를 들어 16 ㎚ 정도이다.
또한, 제2 행 디코더(16)에는, 정격 전압이 예를 들어 1.8 V인 제1 저전압 트랜지스터(1.8 VTr)(111N, 111P)가 이용되고 있다. 제2 행 디코더(16)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 소스/드레인 확산층(104)과 P형 웰(74P) 사이의 내압은, 예를 들어 6 V 정도이다. 한편, 제2 행 디코더(16)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 게이트 전극(34d)과 소스/드레인 확산층(104) 사이의 내압은, 예를 들어 3 V 정도이다. 즉, 제2 행 디코더(16)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 소스/드레인 확산층(104)과 P형 웰(74P) 사이의 내압은, 게이트 전극(34d)과 소스/드레인 확산층(104) 사이의 내압보다 높다. 또한, 제2 행 디코더(16)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 게이트 절연막(79)의 막 두께는, 예를 들어 3 ㎚ 정도이다.
또한, 제3 행 디코더(18)에는, 정격 전압이 예를 들어 10 V인 고내압 트랜지스터(10 VTr)(110N, 110P)가 이용되고 있다. 제3 행 디코더(18)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 내압은, 예를 들어 12 V 정도이다. 또한, 제3 행 디코더(18)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 게이트 절연막(76)의 막 두께는, 예를 들어 16 ㎚ 정도이다.
제1 제어 회로(23)의 저전압 회로에는, 정격 전압이 예를 들어 3 V인 제2 저전압 트랜지스터(3 VTr)(113N, 113P)가 이용되고 있다. 제1 제어 회로(23)에 이용되고 있는 제2 저전압 트랜지스터(113N, 113P)의 내압은, 예를 들어 6 V 정도이다. 또한, 제1 제어 회로(23)에 이용되고 있는 제2 저전압 트랜지스터(113N, 113P)의 게이트 절연막(77)의 막 두께는, 예를 들어 6 ㎚ 정도이다.
제2 제어 회로(29)에는, 정격 전압이 예를 들어 3 V인 제2 저전압 트랜지스터(3 VTr)(113N, 113P)가 이용되고 있다. 제2 제어 회로(29)에 이용되고 있는 제2 저전압 트랜지스터(113N, 113P)의 내압은, 예를 들어 6 V 정도이다. 또한, 제2 제어 회로(29)에 이용되고 있는 제2 저전압 트랜지스터(113N, 113P)의 게이트 절연막(77)의 막 두께는, 예를 들어 6 ㎚ 정도이다.
제1 전압 인가 회로(15)에는, 정격 전압이 예를 들어 10 V인 고내압 트랜지스터(10 VTr)(110N, 110P)가 이용되고 있다. 제1 전압 인가 회로(15)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 내압은, 예를 들어 12 V 정도이다. 또한, 제1 전압 인가 회로(15)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 게이트 절연막(76)의 막 두께는, 예를 들어 16 ㎚ 정도이다.
제2 전압 인가 회로(17)에는, 정격 전압이 예를 들어 10 V인 고내압 트랜지스터(10 VTr)(110N, 110P)가 이용되고 있다. 제2 전압 인가 회로(17)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 내압은, 예를 들어 12 V 정도이다. 또한, 제2 전압 인가 회로(17)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 게이트 절연막(76)의 막 두께는, 예를 들어 16 ㎚ 정도이다.
본 실시형태에서는, 전압 완충 트랜지스터 BT의 P형 웰(74PB)과 소스/드레인 확산층(104) 사이의 내압이 비교적 높기 때문에, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, P형 웰(74PB)에 바이어스 전압을 인가하는 것이 필요하지 않다. 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, 전압 완충 트랜지스터 BT의 게이트 전극(34d)에 바이어스 전압을 인가하면, 전압 완충 트랜지스터 BT에 있어서 파괴가 생기는 것을 방지할 수 있다. 본 실시형태와 같이, 전압 완충 트랜지스터가 형성되는 영역(11)을 트리플웰 구조로 하지 않아도 좋다.
(비휘발성 반도체 기억 장치의 동작)
다음에, 본 변형예에 따른 비휘발성 반도체 기억 장치의 동작 방법을 도 59 및 도 60을 이용하여 설명한다. 도 59는, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법, 기록 방법 및 소거 방법을 나타내는 도면이다. 도 59에 있어서 F는 플로팅을 나타내고 있다.
(판독 방법)
우선, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법에 관해서 도 59를 이용하여 설명한다.
또한, 여기서는, 도 56에 있어서 파선 A로 둘러싸인 메모리 셀 MC와 파선 B로 둘러싸인 메모리 셀 MC에 기록된 정보를 판독하는 경우를 예로 설명한다.
메모리 셀 트랜지스터 MT에 기록된 정보를 판독할 때에는, 각부의 전위를 이하와 같이 설정한다.
즉, 선택해야 할 메모리 셀 MC에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 섹터 선택선 SSL11의 전위를, 예를 들어 1.8 V로 한다. 한편, 선택된 섹터 선택선 SSL11 이외의 섹터 선택선 SSL12, SSL21, SSL22의 전위는 모두 0 V로 한다.
또한, 전압 완충 트랜지스터 BT의 게이트의 전위 BG를, 예를 들어 1.8 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 메인 비트선(비트선) MBL1, MBL2의 전위를, 예를 들어 0.5 V로 한다.
또한, 제1 워드선 CG11, CG12, CG21, CG22의 전위는, 항상 1.8 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 제2 워드선 SG11의 전위를, 예를 들어 1.8 V로 한다. 한편, 선택된 제2 워드선 SG11 이외의 제2 워드선 SG12, SG21, SG22의 전위를 0 V로 한다.
P형 웰(26)의 전위 VB1은 모두 0 V로 한다. 또한, P형 웰(74PS)의 전위 VB2는 모두 0 V로 한다. 소스선 SL11, SL21의 전위는 모두 0 V로 한다.
본 실시형태에 있어서도, 섹터 셀렉트 트랜지스터 SST 및 전압 완충 트랜지스터 BT로서 저전압 트랜지스터가 이용되고 있기 때문에, 메모리 셀 트랜지스터 MT에 기록된 정보를 판독할 때에, 충분히 큰 판독 전류가 얻어진다. 이 때문에, 본 실시형태에 따르면, 메모리 셀 트랜지스터 MT에 기록되어 있는 정보를 고속으로 판정하는 것이 가능해지고, 나아가서는, 메모리 셀 트랜지스터 MT에 기록되어 있는 정보를 고속으로 판독하는 것이 가능해진다.
(기록 방법)
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 기록 방법에 대해서 도 59를 이용하여 설명한다.
또한, 여기서는, 도 56에 있어서 파선 A로 둘러싸인 메모리 셀 MC에 정보를 기록하는 경우를 예로 설명한다.
메모리 셀 트랜지스터 MT에 정보를 기록할 때는, 각부의 전위를 이하와 같이 설정한다.
즉, 선택해야 할 메모리 셀 MC(메모리 셀 A)에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 섹터 선택선 SSL11의 전위를, 예를 들어 3 V로 한다. 한편, 선택된 섹터 선택선 SSL11 이외의 섹터 선택선 SSL12, SSL21, SSL22의 전위는 모두 0 V로 한다.
또한, 전압 완충 트랜지스터 BT의 게이트의 전위 BG를, 예를 들어 3 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 메인 비트선(비트선) MBL1의 전위를, 예를 들어 0 V로 한다. 한편, 선택된 메인 비트선 MBL1 이외의 메인 비트선 MBL2의 전위는, 플로팅으로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 제1 워드선 CG11의 전위를, 예를 들어 9 V로 한다. 한편, 선택된 제1 워드선 CG11 이외의 제1 워드선 CG12, CG21, CG22의 전위를, 0 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 제2 워드선 SG11의 전위를, 예를 들어 2.5 V로 한다. 한편, 선택된 제2 워드선 SG11 이외의 제2 워드선 SG12, SG21, SG22의 전위를, 0 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 소스선 SL11의 전위를, 예를 들어 5.5 V로 한다. 한편, 선택된 소스선 SL11 이외의 소스선 SL21의 전위를, 플로팅으로 한다.
P형 웰(26)의 전위 VB1은 모두 0 V로 한다. 또한, P형 웰(74PS)의 전위 VB2는 모두 0 V로 한다.
각부의 전위를 상기한 바와 같이 설정하면, 메모리 셀 트랜지스터 MT의 소스 확산층(36a)과 드레인 확산층(36b)의 사이에 전자가 흐르고, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a) 내에 전자가 도입된다. 이에 따라, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)에 전하가 축적되고, 메모리 셀 트랜지스터 MT에 정보가 기록되게 된다.
(소거 방법)
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 도 59 및 도 60을 이용하여 설명한다. 도 60은 본 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 단면도이다.
메모리 셀 어레이에 기록된 정보의 소거는, 예를 들어 섹터 SCT마다 행해진다. 여기서는, 제1 섹터 SCT1 내에 존재하는 복수의 메모리 셀 MC에 기록된 정보를 일괄해서 소거하는 경우를 예로 설명한다.
본 실시형태에서는, 이하와 같이 하여, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거한다.
또한, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, 메인 비트선 MBL1, MBL2의 전위는 항상 플로팅으로 한다. 또한, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, 소스선 SL11, SL21의 전위는, 항상 플로팅으로 한다. 또한, 반도체 기판(20)의 전위는 0 V(접지)로 한다. 또한, 선택 트랜지스터 ST의 게이트 SG11, SG12, SG21, SG22의 전위는 항상 플로팅으로 한다.
메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, 우선 제2 제어 회로(29)에 의해, 전압 완충 트랜지스터 BT의 게이트의 전위 BG를, 제4 전위 VERS4로 설정한다. 여기서는, 전압 완충 트랜지스터 BT의 게이트의 전위(제4 전위) VERS4를, 예를 들어 3 V로 한다.
다음에, 제2 전압 인가 회로(17)에 의해, P형 웰(74PS)의 전위 VB2를, 제3 전위 VERS3로 설정한다. 여기서는, 제3 전위 VERS3를, 예를 들어 6 V로 한다.
또한, 섹터 선택선 SSL11, SSL12, SSL21, SSL22의 전위를, 제2 전위 VERS2로 설정한다. 여기서는, 섹터 선택선 SSL11, SSL12, SSL21, SSL22의 전위(제2 전위) VERS2를, 예를 들어 5 V로 한다.
다음에, 제1 전압 인가 회로(15)에 의해, P형 웰(26)의 전위 VB1를, 제1 전위 VERS1로 설정한다. 여기서는, 제1 전위 VERS1를, 예를 들어 9 V로 한다.
다음에, 소거의 대상이 되는 제1 섹터 SCT1 내의 메모리 셀 MC에 접속된 제1 워드선 CG11, CG12의 전위를, 예를 들어 -9 V로 한다. 한편, 소거의 대상이 아닌 제2 섹터 SCT2 내의 메모리 셀 MC에 접속된 워드선 CG21, CG22의 전위를, 예를 들어 플로팅으로 한다.
제1 워드선 CG11, CG12의 전위를 예를 들어 -9 V로 설정하면, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)로부터 전하가 방출된다. 이에 따라, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)에 전하가 축적되어 있지 않은 상태가 되고, 메모리 셀 트랜지스터 MT의 정보가 소거되게 된다.
전술한 바와 같이, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, P형 웰(26)의 전위(제1 전위) VERS1는 예를 들어 9 V로 설정된다. P형 웰(26)의 전위 VERS1가 9 V로 설정되는 경우, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)의 전위 VERS1′는, 예를 들어 8.5∼8.7 V 정도가 된다. 소스 확산층(104)의 전위 VERS1′가 P형 웰(26)의 전위 VERS1보다 낮아지는 것은, P형 웰(26)과 드레인 확산층(36c)에 의해 형성되는 다이오드에 의해 전압 강하가 생기기 때문이다.
P형 웰(74PS)의 전위(제3 전위) VERS3가 예를 들어 6 V인 경우, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)과 P형 웰(74PS) 사이의 전위차(VERS1′-VERS3)는, 예를 들어 2.5∼2.7 V 정도가 된다. 섹터 셀렉트 트랜지스터 SST로서 이용되고 있는 제2 저전압 트랜지스터의 내압은, 전술한 바와 같이 예를 들어 6 V 정도이기 때문에, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)과 P형 웰(74PS)의 사이에 있어서 파괴가 생기는 일은 없다.
또한, 섹터 선택선 SSL의 전위(제2 전위) VERS2가 예를 들어 5 V인 경우, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)과 소스 확산층(104) 사이의 전위차(VERS1′-VERS2)는, 예를 들어 3.5∼3.7 V 정도가 된다. 섹터 셀렉트 트랜지스터 SST로서 이용되고 있는 제2 저전압 트랜지스터의 내압은, 전술한 바와 같이 예를 들어 6 V 정도이기 때문에, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)과 소스 확산층(104)의 사이에 있어서 파괴가 생기는 일은 없다.
P형 웰(74PS)의 전위(제3 전위) VERS3가 예를 들어 6 V로 설정되는 경우, 전압 완충 트랜지스터 BT의 소스 확산층(104)의 전위 VERS3′는, 예를 들어 5.5∼5.7 V 정도가 된다. 소스 확산층(104)의 전위 VERS3′가 P형 웰(74PS)의 전위 VERS3보다 낮아지는 것은, P형 웰(74PS)과 드레인 확산층(104)에 의해 형성되는 다이오드에 의해 전압 강하가 생기기 때문이다.
P형 웰(74PB)의 전위는, 반도체 기판(20)의 전위와 동일하게 0 V(접지)이다. 전압 완충 트랜지스터 BT의 소스 확산층(104)과 P형 웰(74PB)의 전위차는, 예를 들어 5.5∼5.7 V 정도가 된다. 전압 완충 트랜지스터 BT의 소스 확산층(104)과 P형 웰(74PB) 사이의 내압은, 전술한 바와 같이 예를 들어 6 V 정도이기 때문에, 전압 완충 트랜지스터 BT의 소스 확산층(104)과 P형 웰(74PB)의 사이에 있어서 파괴가 생기는 일은 없다.
또한, 전압 완충 트랜지스터 BT의 게이트 BG의 전위(제4 전위) VERS4가 예를 들어 3 V인 경우, 전압 완충 트랜지스터 BT의 게이트 전극(34d)과 소스 확산층(104) 사이의 전위차는, 예를 들어 2.5∼2.7 V 정도가 된다. 전압 완충 트랜지스터 BT의 내압은, 전술한 바와 같이 예를 들어 3 V 정도이기 때문에, 전압 완충 트랜지스터 BT의 게이트 전극(34d)과 소스 확산층(104)의 사이에 있어서 파괴가 생기는 일은 없다.
열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N)의 소스 확산층(104)의 전위는, 전압 완충 트랜지스터 BT의 게이트 전극(34d)의 전위보다 역치 전압만큼 낮은 전위 VERS4′가 된다. 전압 완충 트랜지스터 BT의 게이트 전극(34d)의 전위가 예를 들어 3 V이며, 전압 완충 트랜지스터 BT의 역치 전압이 예를 들어 0.4 V인 경우에는, 열 디코더(12)의 제1 저전압 트랜지스터(111N)의 소스 확산층(104)의 전위 VERS4′는 2.6 V가 된다. 열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N)의 소스 확산층(104)과 P형 웰(74P) 사이의 내압은, 전술한 바와 같이 6 V 정도이기 때문에, 열 디코더(12)의 제1 저전압 트랜지스터(111N)에 있어서 파괴가 생기는 일은 없다.
또한, 각부의 전위는 상기한 바에 한정되는 것은 아니다.
P형 웰(26)의 전위(제1 전위) VERS1와 P형 웰(74PS)의 전위(제3 전위) VERS3의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS3가 설정된다.
보다 엄밀하게는, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)의 전위 VERS1′와 P형 웰(74PS)의 전위 VERS3 사이의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS3가 설정된다.
또한, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)의 전위(제2 전위) VERS2와 P형 웰(26)의 전위(제1 전위) VERS1의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS2가 설정된다.
보다 엄밀하게는, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)의 전위 VERS2와 소스 확산층(104)의 전위 VERS1′의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS2가 설정된다.
또한, P형 웰(74PS)의 전위(제3 전위) VERS3가, 전압 완충 트랜지스터 BT의 내압보다 작아지도록 P형 웰(74PS)의 전위 VERS3가 설정된다.
보다 엄밀하게는, 전압 완충 트랜지스터 BT의 소스 확산층(104)의 전위 VERS3′와 P형 웰(74PB)의 전위의 차가, 전압 완충 트랜지스터 BT의 내압보다 작아지도록 제3 전위 VERS3가 설정된다.
또한, 전압 완충 트랜지스터 BT의 게이트 전극(34d)의 전위(제4 전위) VERS4와 P형 웰(74PS)의 전위(제3 전위) VERS3의 차가, 전압 완충 트랜지스터 BT의 내압보다 작아지도록 각각의 전위 VERS3, VERS4가 설정된다.
보다 엄밀하게는, 전압 완충 트랜지스터 BT의 게이트 전극(34d)의 전위 VERS4와 소스 확산층(104)의 전위 VERS3′와의 차가, 전압 완충 트랜지스터 BT의 내압보다 작아지도록 각각의 전위 VERS3, VERS4가 설정된다.
또한, 전압 완충 트랜지스터 BT의 게이트 전극(34d)의 전위(제4 전위) VERS4가, 열 디코더(12)의 저전압 트랜지스터(111N)의 내압보다 작아지도록 제4 전위 VERS4가 설정된다.
보다 엄밀하게는, 열 디코더(12)의 저전압 트랜지스터(111N)의 소스 확산층(104)의 전위 VERS4′와 P형 웰(74P)의 전위의 차가, 열 디코더(12)의 저전압 트랜지스터(111N)의 내압보다 작아지도록 제4 전위 VERS4가 설정된다.
제1 전위 VERS1∼제4 전위 VERS4가 모두 플러스인 경우에는, 제2 전위 VERS2는 제1 전위 VERS1보다 낮게 설정되고, 제3 전위 VERS3도 제1 전위 VERS1보다 낮게 설정된다. 또한, 제4 전위 VERS4는 제3 전위 VERS3보다 낮게 설정된다.
이와 같이, 본 실시형태에서는, 전압 완충 트랜지스터 BT의 P형 웰(74PB)과 소스/드레인 확산층(104) 사이의 내압이 비교적 높기 때문에, 정보를 소거할 때에 P형 웰(74PB)에 바이어스 전압을 인가하는 것이 필요하지 않다. 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, 전압 완충 트랜지스터 BT의 게이트 전극(34d)에 바이어스 전압을 인가하면, 전압 완충 트랜지스터 BT에 있어서 파괴가 생기는 것을 방지할 수 있다. 본 실시형태와 같이, 전압 완충 트랜지스터가 형성되는 영역(11)을 트리플웰 구조로 하지 않아도 좋다.
또한, 여기서는, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, 섹터 선택선 SSL의 전위 VERS2를 예를 들어 5 V로 하는 경우를 예로 설명했지만, 섹터 선택선 SSL의 전위를 플로팅으로 해도 좋다. 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, 섹터 선택선 SSL의 전위를 플로팅으로 한 경우에도, 소거 시에 섹터 셀렉트 트랜지스터 SST에 있어서 파괴가 생기는 것을 방지하는 것이 가능하다.
[제4 실시형태]
제4 실시형태에 따른 비휘발성 반도체 기억 장치 및 그 판독 방법, 기록 방법, 소거 방법, 및 그 비휘발성 반도체 기억 장치의 제조 방법을 도 61 내지 도 65를 이용하여 설명한다. 도 1 내지 도 60에 나타내는 제1 내지 제3 실시형태에 따른 비휘발성 반도체 기억 장치 등과 동일한 구성 요소에는, 동일한 부호를 붙이고 설명을 생략 또는 간결하게 한다.
(비휘발성 반도체 기억 장치)
우선, 본 실시형태에 따른 비휘발성 반도체 기억 장치에 대해서 도 61 내지 도 63을 이용하여 설명한다. 도 61은, 본 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 회로도이다. 도 62는, 본 실시형태에 따른 비휘발성 반도체 기억 장치를 나타내는 단면도이다.
본 실시형태에 따른 비휘발성 반도체 기억 장치는, 섹터 셀렉트 트랜지스터 SST로서, 메모리 셀 트랜지스터 MT나 섹터 셀렉트 트랜지스터 SST와 거의 동일한 트랜지스터가 이용되고 있는 것에 주된 특징이 있다.
도 61에 나타내는 바와 같이, 본 실시형태에서는, 전압 완충 트랜지스터 BT(도 27 참조), 웰(74PB)(도 27 참조), 제2 제어 회로(29)(도 27 참조) 및 제3 전압 인가 회로(19)(도 27 참조)는 설치되어 있지 않다.
섹터 셀렉트 트랜지스터 SST의 드레인은, 전압 완충 트랜지스터 BT(도 27 참조)를 통하지 않고서, 메인 비트선 MBL에 의해, 열 디코더(12)에 접속되어 있다.
도 62에 나타내는 바와 같이, 섹터 셀렉트 트랜지스터 SST가 형성되는 영역(7)에는, N형 웰(N형의 확산층)(25)이 형성되어 있다. N형 웰(25) 내에는 P형 웰(72PS)이 형성되어 있다.
P형 웰(72PS) 상에는 게이트 절연막(28c)을 개재하여 게이트 전극(30c)이 형성되어 있다.
섹터 셀렉트 트랜지스터 SST의 게이트 절연막(28c)은, 메모리 셀 트랜지스터 MT의 터널 절연막(28a) 및 선택 트랜지스터 ST의 게이트 절연막(28b)과 동일한 절연막에 의해 형성되어 있다. 이 때문에, 섹터 셀렉트 트랜지스터 SST의 게이트 절연막(28c)의 막 두께는, 메모리 셀 트랜지스터 MT의 터널 절연막(28a)의 막 두께, 및 섹터 셀렉트 트랜지스터 SST의 게이트 절연막(28b)의 막 두께와 동일하게 되어 있다.
섹터 셀렉트 트랜지스터 SST의 게이트 전극(30c)은, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a) 및 선택 트랜지스터 ST의 셀렉트 게이트(30b)와 동일한 도전막(폴리실리콘막)에 의해 형성되어 있다. 이 때문에, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(30c)의 두께는, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)의 두께 및 선택 트랜지스터 ST의 셀렉트 게이트(30b)의 두께와 동일하게 되어 있다.
섹터 셀렉트 트랜지스터 SST의 게이트 전극(30b) 상에는 절연막(32c)을 개재하여 폴리실리콘층(도전층)(34e)이 형성되어 있다. 섹터 셀렉트 트랜지스터 SST의 절연막(32c)은, 메모리 셀 트랜지스터 MT의 절연막(32a) 및 선택 트랜지스터 ST의 절연막(32b)과 동일한 절연막에 의해 형성되어 있다. 이 때문에, 섹터 셀렉트 트랜지스터 SST의 절연막(32c)의 막 두께는, 메모리 셀 트랜지스터 MT의 절연막(32a)의 막 두께 및 선택 트랜지스터 ST의 절연막(32b)의 막 두께와 동일하게 되어 있다. 섹터 셀렉트 트랜지스터 SST의 폴리실리콘막(34e)은, 메모리 셀 트랜지스터 MT의 컨트롤 게이트(34a) 및 선택 트랜지스터 ST의 폴리실리콘막(34b)과 동일한 도전막에 의해 형성되어 있다. 이 때문에, 섹터 셀렉트 트랜지스터 SST의 폴리실리콘막(34e)의 두께는, 메모리 셀 트랜지스터 MT의 컨트롤 게이트(34a)의 두께 및 선택 트랜지스터 ST의 폴리실리콘막(34b)의 두께와 동일하게 되어 있다.
섹터 셀렉트 트랜지스터 SST의 게이트 전극(30b)의 양측의 반도체 기판(20) 내에는, N형의 불순물 확산층(36d)이 형성되어 있다. 섹터 셀렉트 트랜지스터 SST의 소스/드레인 확산층(36d)은 선택 트랜지스터 ST 및 메모리 셀 트랜지스터 MT의 소스/드레인 확산층(36a∼36c)을 형성하는 것과 동시에 형성된 것이다.
이렇게 해서, 게이트 전극(30c)과 폴리실리콘막(34e)과 소스/드레인 확산층(104)을 갖는 섹터 셀렉트 트랜지스터 SST가 P형 웰(72PS) 상에 형성되어 있다. 이와 같이, 본 실시형태에서는, 섹터 셀렉트 트랜지스터 SST로서, 메모리 셀 트랜지스터 MT나 선택 트랜지스터 ST와 거의 동일한 트랜지스터가 이용되고 있다. 다만, 섹터 셀렉트 트랜지스터 SST의 세부의 구조는, 메모리 셀 트랜지스터 MT나 섹터 셀렉트 트랜지스터 SST와 반드시 동일하지는 않다.
도 63은, 각각의 구성 요소에 사용되고 있는 트랜지스터의 종별, 트랜지스터의 내압 및 트랜지스터의 게이트 절연막의 막 두께를 나타내는 도면이다.
도 63에 나타내는 바와 같이, 섹터 셀렉트 트랜지스터 SST로서는, 메모리 셀 트랜지스터 MT나 선택 트랜지스터 ST와 동일한 트랜지스터(P1Tr)가 이용되고 있다. 섹터 셀렉트 트랜지스터 SST의 내압은, 예를 들어 8 V 정도이다. 즉, 섹터 셀렉트 트랜지스터 SST의 내압은, 메모리 셀 트랜지스터 MT나 선택 트랜지스터 ST와 동일하게, 비교적 높아지고 있다. 또한, 섹터 셀렉트 트랜지스터 SST의 게이트 절연막(28c)의 막 두께는, 예를 들어 8∼12 ㎚ 정도이다.
열 디코더(12)에는, 정격 전압이 예를 들어 1.8 V인 제1 저전압 트랜지스터(1.8 VTr)(111N, 111P)(도 54 참조)가 이용되고 있다. 열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 내압은, 예를 들어 3 V 정도이다. 또한, 열 디코더(12)에 이용되고 있는 제1 저전압 트랜지스터(111N, 111P)의 게이트 절연막(79)의 막 두께는, 예를 들어 3 ㎚ 정도이다.
또한, 센스 앰프(13)에는, 정격 전압이 예를 들어 1.8 V인 제1 저전압 트랜지스터(1.8 VTr)(111N, 111P)가 이용되고 있다. 센스 앰프(13)에 이용되고 있는 저전압 트랜지스터(111N, 111P)의 내압은, 예를 들어 3 V 정도이다. 또한, 열 디코더(12)에 이용되고 있는 저전압 트랜지스터(111N, 111P)의 게이트 절연막(79)의 막 두께는, 예를 들어 3 ㎚ 정도이다.
또한, 제1 행 디코더(14)에는, 정격 전압이 예를 들어 10 V인 고내압 트랜지스터(10 VTr)(110N, 110P)가 이용되고 있다. 제1 행 디코더(14)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 내압은, 예를 들어 12 V 정도이다. 또한, 제1 행 디코더(14)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 게이트 절연막(76)의 막 두께는, 예를 들어 16 ㎚ 정도이다.
또한, 제2 행 디코더(16)에는, 정격 전압이 예를 들어 1.8 V인 제1 저전압 트랜지스터(1.8 VTr)(111N, 111P)가 이용되고 있다. 제2 행 디코더(16)에 이용되고 있는 저전압 트랜지스터(111N, 111P)의 내압은, 예를 들어 3 V 정도이다. 또한, 제2 행 디코더(16)에 이용되고 있는 저전압 트랜지스터(111N, 111P)의 게이트 절연막(79)의 막 두께는, 예를 들어 3 ㎚ 정도이다.
또한, 제3 행 디코더(18)에는, 정격 전압이 예를 들어 10 V인 고내압 트랜지스터(10 VTr)(110N, 110P)가 이용되고 있다. 제3 행 디코더(18)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 내압은, 예를 들어 12 V 정도이다. 또한, 제3 행 디코더(18)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 게이트 절연막(76)의 막 두께는, 예를 들어 16 ㎚ 정도이다.
제어 회로(23)에는, 정격 전압이 예를 들어 1.8 V인 저전압 트랜지스터(1.8 VTr)(111N, 111P)가 이용되고 있다. 제어 회로(23)에 이용되고 있는 저전압 트랜지스터(111N, 111P)의 내압은, 예를 들어 3 V 정도이다. 또한, 제어 회로(23)에 이용되고 있는 저전압 트랜지스터(111N, 111P)의 게이트 절연막(79)의 막 두께는, 예를 들어 3 ㎚ 정도이다.
제1 전압 인가 회로(15)에는, 정격 전압이 예를 들어 10 V인 고내압 트랜지스터(10 VTr)(110N, 110P)가 이용되고 있다. 제1 전압 인가 회로(15)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 내압은, 예를 들어 12 V 정도이다. 또한, 제1 전압 인가 회로(15)에 이용되고 있는 고내압 트랜지스터(110N, 110P)의 게이트 절연막(76)의 막 두께는, 예를 들어 16 ㎚ 정도이다.
제2 전압 인가 회로(17)에는, 정격 전압이 예를 들어 1.8 V인 제1 저전압 트랜지스터(1.8 VTr)(111N, 111P)가 이용되고 있다. 제2 전압 인가 회로(17)에 이용되고 있는 저전압 트랜지스터(111N, 111P)의 내압은, 예를 들어 3 V 정도이다. 또한, 제2 전압 인가 회로(17)에 이용되고 있는 저전압 트랜지스터(111N, 111P)의 게이트 절연막(79)의 막 두께는, 예를 들어 3 ㎚ 정도이다.
(비휘발성 반도체 기억 장치의 동작)
다음에, 본 변형예에 따른 비휘발성 반도체 기억 장치의 동작 방법을 도 64 및 도 65를 이용하여 설명한다. 도 64는, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법, 기록 방법 및 소거 방법을 나타내는 도면이다. 도 64에 있어서 F는 플로팅을 나타내고 있다.
(판독 방법)
우선, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 판독 방법에 관해서 도 64를 이용하여 설명한다.
또한, 여기서는, 도 61에 있어서 파선 A로 둘러싸인 메모리 셀 MC와 파선 B로 둘러싸인 메모리 셀 MC에 기록된 정보를 판독하는 경우를 예로 설명한다.
메모리 셀 트랜지스터 MT에 기록된 정보를 판독할 때에는, 각부의 전위를 이하와 같이 설정한다.
즉, 선택해야 할 메모리 셀 MC에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 섹터 선택선 SSL11의 전위를, 예를 들어 1.8 V로 한다. 한편, 선택된 섹터 선택선 SSL11 이외의 섹터 선택선 SSL12, SSL21, SSL22의 전위는 모두 0 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 메인 비트선(비트선) MBL1, MBL2의 전위를, 예를 들어 0.5 V로 한다.
또한, 제1 워드선 CG11, CG12, CG21, CG22의 전위는 항상 1.8 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 제2 워드선 SG11의 전위를, 예를 들어 1.8 V로 한다. 한편, 선택된 제2 워드선 SG11 이외의 제2 워드선 SG12, SG21, SG22의 전위를 0 V로 한다.
P형 웰(26)의 전위 VB1은 모두 0 V로 한다. 또한, P형 웰(72PS)의 전위 VB2는 모두 0 V로 한다. 소스선 SL11, SL21의 전위는 모두 0 V로 한다.
본 실시형태에 있어서도, 섹터 셀렉트 트랜지스터 SST로서 저전압 트랜지스터가 이용되고 있기 때문에, 메모리 셀 트랜지스터 MT에 기록된 정보를 판독할 때에 충분히 큰 판독 전류가 얻어진다. 이 때문에, 본 실시형태에 따르면, 메모리 셀 트랜지스터 MT에 기록되어 있는 정보를 고속으로 판정하는 것이 가능해지고, 나아가서는, 메모리 셀 트랜지스터 MT에 기록되어 있는 정보를 고속으로 판독하는 것이 가능해진다.
(기록 방법)
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 기록 방법에 대해서 도 64를 이용하여 설명한다.
또한, 여기서는, 도 61에 있어서 파선 A로 둘러싸인 메모리 셀 MC에 정보를 기록하는 경우를 예로 설명한다.
메모리 셀 트랜지스터 MT에 정보를 기록할 때에는, 각부의 전위를 이하와 같이 설정한다.
즉, 선택해야 할 메모리 셀 MC(메모리 셀 A)에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 섹터 선택선 SSL11의 전위를, 예를 들어 1.8 V로 한다. 한편, 선택된 섹터 선택선 SSL11 이외의 섹터 선택선 SSL12, SSL21, SSL22의 전위는 모두 0 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 섹터 셀렉트 트랜지스터 SST에 접속되어 있는 메인 비트선(비트선) MBL1의 전위를, 예를 들어 0 V로 한다. 한편, 선택된 메인 비트선 MBL1 이외의 메인 비트선 MBL2의 전위는 플로팅으로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 제1 워드선 CG11의 전위를, 예를 들어 9 V로 한다. 한편, 선택된 제1 워드선 CG11 이외의 제1 워드선 CG12, CG21, CG22의 전위를 0 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 제2 워드선 SG11의 전위를, 예를 들어 2.5 V로 한다. 한편, 선택된 제2 워드선 SG11 이외의 제2 워드선 SG12, SG21, SG22의 전위를 0 V로 한다.
또한, 선택해야 할 메모리 셀 MC에 접속된 소스선 SL11의 전위를, 예를 들어 5.5 V로 한다. 한편, 선택된 소스선 SL11 이외의 소스선 SL21의 전위를 플로팅으로 한다.
P형 웰(26)의 전위 VB1은 모두 0 V로 한다. 또한, P형 웰(72PS)의 전위 VB2는 모두 0 V로 한다.
각부의 전위를 상기한 바와 같이 설정하면, 메모리 셀 트랜지스터 MT의 소스 확산층(36a)과 드레인 확산층(36b)의 사이에 전자가 흐르고, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a) 내에 전자가 도입된다. 이에 따라, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)에 전하가 축적되고, 메모리 셀 트랜지스터 MT에 정보가 기록되게 된다.
(소거 방법)
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 도 64 및 도 65를 이용하여 설명한다. 도 65는 본 실시형태에 따른 비휘발성 반도체 기억 장치의 소거 방법을 나타내는 단면도이다.
메모리 셀 어레이에 기록된 정보의 소거는, 예를 들어 섹터 SCT 마다 행해진다. 여기서는, 제1 섹터 SCT1 내에 존재하는 복수의 메모리 셀 MC에 기록된 정보를 일괄하여 소거하는 경우를 예로 설명한다.
본 실시형태에서는, 이하와 같이 하여, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거한다.
또한, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, 메인 비트선 MBL1, MBL2의 전위는 항상 플로팅으로 한다. 또한, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, 소스선 SL11, SL21의 전위는 항상 플로팅으로 한다. 또한, 반도체 기판(20)의 전위는 0 V(접지)로 한다. 또한, 선택 트랜지스터 ST의 게이트 SG11, SG12, SG21, SG22의 전위는 항상 플로팅으로 한다.
메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, 우선 제2 전압 인가 회로(17)에 의해 P형 웰(72PS)의 전위 VB2를 제3 전위 VERS3로 설정한다. 여기서는 제3 전위 VERS3를, 예를 들어 1.8 V로 한다.
또한, 섹터 선택선 SSL11, SSL12, SSL21, SSL22의 전위를 제2 전위 VERS2로 설정한다. 여기서는, 제2 전위 VERS2를 예를 들어 1.8 V로 한다.
다음에, 제1 전압 인가 회로(15)에 의해, P형 웰(26)의 전위 VB1를 제1 전위 VERS1로 설정한다. 여기서는, 제1 전위 VERS1를, 예를 들어 9 V로 한다.
다음에, 소거의 대상이 되는 제1 섹터 SCT1 내의 메모리 셀 MC에 접속된 제1 워드선 CG11, CG12의 전위를, 예를 들어 -9 V로 한다. 한편, 소거의 대상이 아닌 제2 섹터 SCT2 내의 메모리 셀 MC에 접속된 워드선 CG21, CG22의 전위를, 예를 들어 플로팅으로 한다.
제1 워드선 CG11, CG12의 전위를 예를 들어 -9 V로 설정하면, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)로부터 전하가 방출된다. 이에 따라, 메모리 셀 트랜지스터 MT의 플로팅 게이트(30a)에 전하가 축적되어 있지 않은 상태가 되고, 메모리 셀 트랜지스터 MT의 정보가 소거되게 된다.
전술한 바와 같이, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에는, P형 웰(26)의 전위(제1 전위) VERS1은 예를 들어 9 V로 설정된다. P형 웰(26)의 전위 VERS1가 9 V로 설정되는 경우, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)의 전위 VERS1′는, 예를 들어 8.5∼8.7 V 정도가 된다. 소스 확산층(104)의 전위 VERS1′가 P형 웰(26)의 전위 VERS1보다 낮아지는 것은, P형 웰(26)과 드레인 확산층(36c)에 의해 형성되는 다이오드에 의해 전압 강하가 생기기 때문이다.
P형 웰(72PS)의 전위(제3 전위) VERS3가 예를 들어 1.8 V인 경우, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)과 P형 웰(72PS) 사이의 전위차(VERS1′-VERS3)는, 예를 들어 6.7∼6.9 V 정도가 된다. 섹터 셀렉트 트랜지스터 SST의 내압은, 전술한 바와 같이 예를 들어 8 V 정도이기 때문에, 섹터 셀렉트 트랜지스터 SST의 P형 웰(72PS)과 소스 확산층(104)의 사이에 있어서 파괴가 생기는 일은 없다.
또한, 섹터 선택선 SSL의 전위(제2 전위) VERS2가 예를 들어 1.8 V인 경우, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)과 소스 확산층(104) 사이의 전위차(VERS1′-VERS2)는, 예를 들어 6.7∼6.9 V 정도가 된다. 섹터 셀렉트 트랜지스터 SST의 내압은, 전술한 바와 같이 예를 들어 8 V 정도이기 때문에, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)과 소스 확산층(104)의 사이에 있어서 파괴가 생기는 일은 없다.
P형 웰(72PS)의 전위(제3 전위) VERS3가 예를 들어 1.8 V로 설정되는 경우, 열 디코더(12)의 저전압 트랜지스터(111N)의 소스 확산층(104)의 전위 VERS3′는, 예를 들어 1.3∼1.5 V 정도가 된다. 열 디코더(12)의 저전압 트랜지스터(111N)의 소스 확산층(104)의 전위 VERS3′가 P형 웰(72PS)의 전위 VERS3보다 낮아지는 것은, P형 웰(72PS)과 드레인 확산층(104)에 의해 형성되는 다이오드에 의해 전압 강하가 생기기 때문이다.
열 디코더(12)에 이용되고 있는 저전압 트랜지스터(111N)의 내압은, 전술한 바와 같이 3 V 정도이기 때문에, 열 디코더(12)의 제1 저전압 트랜지스터(111N)에 있어서 파괴가 생기는 일은 없다.
또한, 각부의 전위는 상기한 바에 한정되는 것은 아니다.
P형 웰(26)의 전위(제1 전위) VERS1와 P형 웰(72PS)의 전위(제3 전위) VERS3의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS3가 설정된다.
보다 엄밀하게는, 섹터 셀렉트 트랜지스터 SST의 소스 확산층(104)의 전위 VERS1′와 P형 웰(72PS)의 전위 VERS3 사이의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS3가 설정된다.
또한, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(30b)의 전위(제2 전위) VERS2와 P형 웰(26)의 전위(제1 전위) VERS1의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS2가 설정된다.
보다 엄밀하게는, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(34d)의 전위 VERS2와 소스 확산층(104)의 전위 VERS1′의 차가, 섹터 셀렉트 트랜지스터 SST의 내압보다 작아지도록 각각의 전위 VERS1, VERS2가 설정된다.
또한, P형 웰(72PS)의 전위(제3 전위) VERS3가, 열 디코더(12)의 저전압 트랜지스터(111N)의 내압보다 작아지도록 제3 전위 VERS3가 설정된다.
보다 엄밀하게는, 열 디코더(12)의 저전압 트랜지스터(111N)의 소스 확산층(104)의 전위 VERS3′와 P형 웰(72P)의 전위의 차가, 열 디코더(12)의 저전압 트랜지스터(111N)의 내압보다 작아지도록 제3 전위 VERS3가 설정된다.
제1 전위 VERS1∼제3 전위 VERS3가 모두 플러스인 경우에는, 제2 전위 VERS2는 제1 전위 VERS1보다 낮게 설정되고, 제3 전위 VERS3도 제1 전위 VERS1보다 낮게 설정된다.
이와 같이, 본 실시형태에서는, 섹터 셀렉트 트랜지스터 SST로서 메모리 셀 트랜지스터 MT나 선택 트랜지스터 ST와 동일한 트랜지스터가 이용되고 있기 때문에, 섹터 셀렉트 트랜지스터 SST의 내압이 비교적 높다. 이 때문에, 메모리 셀 트랜지스터 MT에 기록된 정보를 소거할 때에, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(30b) 및 P형 웰(72PS)에 비교적 낮은 전압을 인가한 경우라도, 섹터 셀렉트 트랜지스터 SST가 파괴되는 일은 없다. 섹터 셀렉트 트랜지스터 SST의 게이트 전극(30b) 및 P형 웰(72PS)에 인가하는 전압을 비교적 낮게 설정할 수 있기 때문에, 전압 완충 트랜지스터 BT를 설치하는 일없이, 내압이 매우 낮은 트랜지스터(111N)를 열 디코더(12)에 이용하는 것이 가능해진다.
(비휘발성 반도체 기억 장치의 제조 방법)
다음에, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 도 66 내지 도 78을 이용하여 설명한다. 도 66 내지 도 78은, 본 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법을 나타내는 공정 단면도이다.
도 66의 (a), 도 67의 (a), 도 68의 (a), 도 69의 (a), 도 70의 (a), 도 71의 (a), 도 72의 (a), 도 73의 (a), 도 74의 (a), 도 75의 (a), 도 76의 (a) 및 도 77은, 메모리 셀 어레이 영역(2)을 나타내고 있다. 도 66의 (a), 도 67의 (a), 도 68의 (a), 도 69의 (a), 도 70의 (a), 도 71의 (a), 도 72의 (a), 도 73의 (a), 도 74의 (a), 도 75의 (a), 도 76의 (a) 및 도 77의 지면 좌측의 도면은, 도 29의 E-E'를 따라 취한 단면에 대응하고 있다. 도 66의 (a), 도 67의 (a), 도 68의 (a), 도 69의 (a), 도 70의 (a), 도 71의 (a), 도 72의 (a), 도 73의 (a), 도 74의 (a), 도 75의 (a), 도 76의 (a) 및 도 77의 지면 우측의 도면은, 도 29의 C-C'를 따라 취한 단면에 대응하고 있다.
도 66의 (b), 도 67의 (b), 도 68의 (b), 도 69의 (b), 도 70의 (b), 도 71의 (b), 도 72의 (b), 도 73의 (b), 도 74의 (b), 도 75의 (b), 도 76의 (b) 및 도 78은, 주변 회로 영역(4)을 나타내고 있다. 도 66의 (b), 도 67의 (b), 도 68의 (b), 도 69의 (b), 도 70의 (b), 도 71의 (b), 도 72의 (b), 도 73의 (b), 도 74의 (b), 도 75의 (b), 도 76의 (b) 및 도 78의 지면 좌측은, 고내압 트랜지스터가 형성되는 영역(6)을 나타내고 있다. 고내압 트랜지스터가 형성되는 영역(6) 중의 지면 좌측은 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 나타내고 있다. 고내압 N채널 트랜지스터가 형성되는 영역(6N)의 지면 우측은, 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 나타내고 있다.
고내압 P채널 트랜지스터가 형성되는 영역(6P)의 지면 우측은, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)을 나타내고 있다.
도 66의 (b), 도 67의 (b), 도 68의 (b), 도 69의 (b), 도 70의 (b), 도 71의 (b), 도 72의 (b), 도 73의 (b), 도 74의 (b), 도 75의 (b), 도 76의 (b) 및 도 78의 지면 우측은, 제1 저전압 트랜지스터가 형성되는 영역(8)을 나타내고 있다. 제1 저전압 트랜지스터가 형성되는 영역(8) 중의 지면 좌측은, 제1 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 나타내고 있다. 저전압 트랜지스터가 형성되는 영역(8) 중의 지면 우측은, 제1 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 나타내고 있다.
우선, 반도체 기판(20)을 준비하는 공정부터 희생 산화막(69)을 성장하는 공정까지는, 도 10 내지 도 12를 이용하여 전술한 제1 실시형태에 따른 비휘발성 반도체 기억 장치의 제조 방법과 동일하기 때문에, 설명을 생략한다.
다음에, 도 66에 나타내는 바와 같이, 메모리 셀 어레이 영역(2)에 N형의 도펀트 불순물을 깊게 주입함으로써, N형의 매립 확산층(24)을 형성한다. 또한, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에도 N형의 도펀트 불순물을 깊게 주입함으로써, N형의 매립 확산층(25)을 형성한다. 또한, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에 N형의 도펀트 불순물을 깊게 주입함으로써, N형의 매립 확산층(25)을 형성한다. 또한, 메모리 셀 어레이 영역(2)에 매립 확산층(24)보다도 얕게 P형의 도펀트 불순물을 주입함으로써, P형의 웰(26)을 형성한다. 또한, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에 매립 확산층(25)보다도 얕게 P형의 도펀트 불순물을 주입함으로써, P형의 웰(72P)을 형성한다. 또한, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에 매립 확산층(25)보다도 얕게 P형의 도펀트 불순물을 주입함으로써, P형의 웰(72PS)을 형성한다.
다음에, 고내압 N채널 트랜지스터가 형성되는 영역(6N)에, N형의 확산층(70)을 프레임형으로 형성한다. 이러한 프레임형의 확산층(70)은, 반도체 기판(20)의 표면으로부터 매립 확산층(25)의 주연부에 이르도록 형성한다. P형의 웰(72P)은 매립 확산층(25)과 확산층(70)에 의해 둘러싸인 상태가 된다.
또한, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에도, N형의 확산층(70)을 프레임형으로 형성한다. 이러한 프레임형의 확산층(70)은, 반도체 기판(20)의 표면으로부터 매립 확산층(25)의 주연부에 이르도록 형성한다.
또한, 도시하지 않지만, 메모리 셀 어레이 영역(2)의 P형의 웰(26)도, 매립 확산층(24)과 프레임형의 확산층(70)에 의해 둘러싸인 상태가 된다.
다음에, 고내압 P채널 트랜지스터가 형성되는 영역(6P)에, N형의 도펀트 불순물을 도입함으로써, N형의 웰(72N)을 형성한다.
다음에, 메모리 셀 어레이 영역(2)에 채널 도핑을 행한다(도시하지 않음).
다음에, 고내압 N채널 트랜지스터가 형성되는 영역(6N)과, 고내압 P채널 트랜지스터가 형성되는 영역(6P)에 채널 도핑을 행한다(도시하지 않음).
다음에, 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에 채널 도핑을 행한다(도시하지 않음).
다음에, 반도체 기판(20)의 표면에 존재하는 희생 산화막(69)(도 13 참조)을 에칭 제거한다.
다음에, 전면에, 열산화법에 의해, 막 두께 10 ㎚의 터널 절연막(28)을 형성한다.
다음에, 전면에, 예를 들어 CVD법에 의해, 막 두께 90 ㎚의 폴리실리콘막(30)을 형성한다. 이러한 폴리실리콘막(30)으로서는, 불순물이 도핑된 폴리실리콘막을 형성한다.
다음에, 도 67에 나타내는 바와 같이, 메모리 셀 어레이 영역(2)의 폴리실리콘막(30)을 패터닝하고, 주변 회로 영역(4)에 존재하는 폴리실리콘막(30)을 에칭 제거한다.
다음에, 전면에, 실리콘 산화막과 실리콘 질화막과 실리콘 산화막을 순차 적층하여 이루어지는 절연막(ONO막)(32)을 형성한다. 이러한 절연막(32)은, 플로팅 게이트(30a)와 컨트롤 게이트(34a)를 절연하기 위한 것이다.
다음에, 제1 저전압 N채널 트랜지스터가 형성되는 영역(8N)에, P형의 도펀트 불순물을 도입함으로써, P형의 웰(74P)을 형성한다.
다음에, 제1 저전압 P채널 트랜지스터가 형성되는 영역(8P)에, N형의 도펀트 불순물을 도입함으로써, N형의 웰(74N)을 형성한다.
다음에, 도 68에 나타내는 바와 같이, 고내압 트랜지스터가 형성되는 영역(6) 및 제1 저전압 트랜지스터가 형성되는 영역(8)에 존재하는 절연막(ONO막)(32)을 에칭 제거한다. 메모리 셀 어레이 영역(2) 및 섹터 셀렉트 트랜지스터가 형성되는 영역(7)에는 절연막(32)이 잔존한다.
다음에, 제1 저전압 N채널 트랜지스터가 형성되는 영역(8N)과, 제1 저전압 P채널 트랜지스터가 형성되는 영역(8P)에 채널 도핑을 행한다(도시하지 않음).
다음에, 전면에, 열산화법에 의해, 예를 들어 막 두께 15 ㎚의 게이트 절연막(76)을 형성한다(도 68 참조).
다음에, 웨트 에칭에 의해, 제1 저전압 트랜지스터가 형성되는 영역(8)의 게이트 절연막(76)을 제거한다.
다음에, 전면에, 열산화법에 의해, 예를 들어 막 두께 3 ㎚의 게이트 절연막(79)을 형성한다(도 69 참조). 이에 따라, 제1 저전압 트랜지스터가 형성되는 영역(8)에 있어서는, 예를 들어 막 두께 3 ㎚의 게이트 절연막(79)이 형성된다. 또한, 고내압 트랜지스터가 형성되는 영역(6)에 있어서는, 게이트 절연막(76)의 막 두께가 예를 들어 16 ㎚ 정도가 된다.
다음에, 전면에, 예를 들어 CVD법에 의해, 예를 들어 막 두께 180 ㎚의 폴리실리콘막(34)을 형성한다.
다음에, 전면에, 반사 방지막(80)을 형성한다(도 70 참조).
다음에, 도 71에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 반사 방지막(80), 폴리실리콘막(34), 절연막(32) 및 폴리실리콘막(30)을 드라이 에칭한다. 이에 따라, 폴리실리콘으로 이루어지는 플로팅 게이트(30a)와, 폴리실리콘으로 이루어지는 컨트롤 게이트(34a)를 갖는 적층체가, 메모리 셀 어레이 영역(2) 내에 형성된다. 또한, 폴리실리콘으로 이루어지는 셀렉트 게이트(30b)와, 폴리실리콘막(34b)을 갖는 적층체가 메모리 셀 어레이 영역(2) 내에 형성된다. 또한, 폴리실리콘으로 이루어지는 게이트 전극(30c)과, 폴리실리콘막(34e)을 갖는 적층체가 섹터 셀렉트 트랜지스터가 형성되는 영역(7) 내에 형성된다.
다음에, 배선(제1 금속 배선)(46)과 셀렉트 게이트(30b)를 접속해야 할 영역에 있어서 폴리실리콘막(34b)을 에칭 제거한다(도시하지 않음).
다음에, 열산화법에 의해, 플로팅 게이트(30a)의 측벽 부분, 컨트롤 게이트(34a)의 측벽 부분, 셀렉트 게이트(30b)의 측벽 부분 및 폴리실리콘막(34b)의 측벽 부분에 실리콘 산화막(도시하지 않음)을 형성한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 메모리 셀 어레이 영역(2)을 노출하는 개구부(도시하지 않음) 및 섹터 셀렉트 트랜지스터가 형성되는 영역(7)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 플로팅 게이트(30a)의 양측의 반도체 기판(20)내, 및 셀렉트 게이트(30b)의 양측의 반도체 기판(20) 내에, 불순물 확산층(36a∼36c)이 형성된다. 또한, 섹터 셀렉트 트랜지스터 SST의 게이트 전극(30c)의 양측의 반도체 기판(20) 내에, 불순물 확산 영역(36d)이 형성된다. 이 후, 포토레지스트막을 박리한다.
이렇게 해서, 도 72에 나타내는 바와 같이, 플로팅 게이트(30a)와 컨트롤 게이트(34a)와 소스/드레인 확산층(36a, 36b)을 갖는 메모리 셀 트랜지스터 MT가 형성된다. 또한, 셀렉트 게이트(30b)와 소스/드레인 확산층(36b, 36c)을 갖는 선택 트랜지스터 ST가 형성된다. 또한, 게이트 전극(30c)과 소스/드레인 확산층(36d)을 갖는 섹터 셀렉트 트랜지스터 SST가 형성된다.
다음에, 도 73에 나타내는 바와 같이, 열산화법에 의해, 플로팅 게이트(30a)의 측벽 부분, 컨트롤 게이트(34a)의 측벽 부분, 셀렉트 게이트(30b)의 측벽 부분 및 폴리실리콘막(34b)의 측벽 부분에 실리콘 산화막(82)을 형성한다.
다음에, 예를 들어 CVD법에 의해, 막 두께 50 ㎚의 실리콘 질화막(84)을 형성한다.
다음에, 드라이 에칭에 의해 실리콘 질화막(84)을 이방성 에칭함으로써, 실리콘 질화막으로 이루어지는 사이드월 절연막(84)을 형성한다. 이때, 반사 방지막(80)이 에칭 제거되게 된다.
다음에, 도 74에 나타내는 바와 같이, 포토리소그래피 기술을 이용하여, 주변 회로 영역(4)의 폴리실리콘막(34)을 패터닝한다. 이에 따라, 고내압 트랜지스터가 형성되는 영역(6)에, 폴리실리콘막(34)으로 이루어지는 고내압 트랜지스터(110N, 110P)의 게이트 전극(34c)이 형성된다. 또한, 제1 저전압 트랜지스터가 형성되는 영역(8)에, 폴리실리콘(34)으로 이루어지는 제1 저전압 트랜지스터(111N, 111P)의 게이트 전극(34d)이 형성된다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 N채널 트랜지스터(110N)의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, N형의 저농도 확산층(86)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 P채널 트랜지스터(110P)의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, P형의 저농도 확산층(88)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 포토레지스트막에, 제1 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 노출하는 개구부(도시하지 않음)를 형성한다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 제1 저전압 N채널 트랜지스터(111N)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에 N형의 저농도 확산층(90)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 제1 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 제1 저전압 P채널 트랜지스터(111P)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, P형의 저농도 확산층(92)이 형성된다. 이 후, 포토레지스트막을 박리한다.
다음에, 예를 들어 CVD법에 의해, 막 두께 100 ㎚의 실리콘 산화막(93)을 형성한다.
다음에, 드라이 에칭에 의해, 실리콘 산화막(93)을 이방성 에칭한다. 이에 따라, 도 75에 나타내는 바와 같이, 플로팅 게이트(30a)와 컨트롤 게이트(34a)를 갖는 적층체의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다. 또한, 셀렉트 게이트(30b)와 폴리실리콘막(34b)을 갖는 적층체의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다. 또한, 게이트 전극(30c)과 폴리실리콘막(34e)을 갖는 적층체의 측벽 부분에, 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다. 또한, 게이트 전극(34c, 34d)의 측벽 부분에 실리콘 산화막으로 이루어지는 사이드월 절연막(93)이 형성된다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 고내압 N채널 트랜지스터가 형성되는 영역(6N)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 N채널 트랜지스터의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, N형의 고농도 확산층(94)이 형성된다. N형의 저농도 확산층(86)과 N형의 고농도 확산층(94)에 의해 LDD 구조의 N형의 소스/드레인 확산층(96)이 형성된다. 이렇게 해서, 게이트 전극(34c)과 소스/드레인 확산층(96)을 갖는 고내압 N채널 트랜지스터(110N)가 형성된다. 고내압 N채널 트랜지스터(110N)는 제1 행 디코더(14), 제3 행 디코더(18), 제1 전압 인가 회로(15) 등의 고전압 회로에 이용된다.
이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 고내압 P채널 트랜지스터가 형성되는 영역(6P)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 고내압 P채널 트랜지스터(110P)의 게이트 전극(34c)의 양측의 반도체 기판(20) 내에, P형의 고농도 확산층(98)이 형성된다. P형의 저농도 확산층(88)과 P형의 고농도 확산층(98)에 의해, LDD 구조의 P형의 소스/드레인 확산층(100)이 형성된다. 이렇게 해서, 게이트 전극(34c)과 소스/드레인 확산층(100)을 갖는 고내압 P채널 트랜지스터(110P)가 형성된다. 고내압 P채널 트랜지스터(110P)는, 제1 행 디코더(14), 제3 행 디코더(18), 제1 전압 인가 회로(15)등의 고전압 회로에 이용된다. 이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 제1 저전압 N채널 트랜지스터가 형성되는 영역(8N)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, N형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 제1 저전압 N채널 트랜지스터(111N)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, N형의 고농도 확산층(102)이 형성된다. N형의 저농도 확산층(90)과 N형의 고농도 확산층(102)에 의해, LDD 구조의 N형의 소스/드레인 확산층(104)이 형성된다.
이렇게 해서, 게이트 전극(34d)과 소스/드레인 확산층(104)을 갖는 제1 저전압 N채널 트랜지스터(111N)가 형성된다.
제1 저전압 N채널 트랜지스터(111N)는 열 디코더(12), 제2 행 디코더(16), 제어 회로(23), 제2 전압 인가 회로(17), 센스 앰프(13) 등의 저전압 회로에 이용된다.
이 후, 포토레지스트막을 박리한다.
다음에, 전면에, 스핀코트법에 의해, 포토레지스트막(도시하지 않음)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 제1 저전압 P채널 트랜지스터가 형성되는 영역(8P)을 노출하는 개구부(도시하지 않음)를 포토레지스트막에 형성한다.
다음에, 포토레지스트막을 마스크로 하여, P형의 도펀트 불순물을 반도체 기판(20) 내에 도입한다. 이에 따라, 제1 저전압 P채널 트랜지스터(111P)의 게이트 전극(34d)의 양측의 반도체 기판(20) 내에, P형의 고농도 확산층(106)이 형성된다. P형의 저농도 확산층(92)과 P형의 고농도 확산층(106)에 의해 LDD 구조의 P형의 소스/드레인 확산층(108)이 형성된다.
이렇게 해서, 게이트 전극(34d)과 소스/드레인 확산층(108)을 갖는 제1 저전압 P채널 트랜지스터(111P)가 형성된다. 제1 저전압 P채널 트랜지스터(111P)는, 열 디코더(12), 제2 행 디코더(16), 제어 회로(23), 제2 전압 인가 회로(17), 센스 앰프(13) 등의 저전압 회로에 이용된다.
이 후, 포토레지스트막을 박리한다.
다음에, 예를 들어 스퍼터링법에 의해, 전면에, 막 두께 10 ㎚의 코발트막을 형성한다.
다음에, 도 21을 이용하여 전술한 제1 실시형태에 따른 비휘발성 반도체 기억 장치와 동일하게 하여, 코발트 실리사이드막(38a∼38f)을 형성한다. 이 후, 미반응의 코발트막을 에칭 제거한다.
선택 트랜지스터 ST의 드레인 확산층(36c) 상에 형성된 코발트 실리사이드막(38b)은 드레인 전극으로서 기능한다. 메모리 셀 트랜지스터 MT의 소스 확산층(36a) 상에 형성된 코발트 실리사이드막(38a)은 소스 전극으로서 기능한다. 섹터 셀렉트 트랜지스터 SST의 소스/드레인 확산층(36d) 상에 형성된 코발트 실리사이드막(38e)은 소스/드레인 전극으로서 기능한다.
고내압 트랜지스터(110N, 110P)의 소스/드레인 확산층(96, 100) 상에 형성된 코발트 실리사이드막(38e)은 소스/드레인 전극으로서 기능한다. 제1 저전압 트랜지스터(111N, 111P)의 소스/드레인 확산층(104, 108) 상에 형성된 코발트 실리사이드막(38e)은 소스/드레인 전극으로서 기능한다(도 76 참조).
다음에, 전면에, 예를 들어 CVD법에 의해, 막 두께 100 ㎚의 실리콘 질화막(114)을 형성한다. 실리콘 질화막(114)은 에칭 스토퍼로서 기능하는 것이다.
다음에, 전면에, CVD법에 의해, 막 두께 1.6 ㎛의 실리콘 산화막(116)을 형성한다. 이렇게 해서, 실리콘 질화막(114)과 실리콘 산화막(116)으로 이루어지는 층간 절연막(40)이 형성된다.
다음에, CMP법에 의해, 층간 절연막(40)의 표면을 평탄화한다.
다음에, 포토리소그래피 기술을 이용하여, 소스/드레인 전극(38a, 38c)에 달하는 컨택트홀(42), 코발트 실리사이드막(38e)에 달하는 컨택트홀(42) 및 코발트 실리사이드막(38f)에 달하는 컨택트홀(42)을 형성한다.
다음에, 전면에, 스퍼터링법에 의해, Ti막과 TiN막으로 이루어지는 배리어층(도시하지 않음)을 형성한다.
다음에, 전면에, 예를 들어 CVD법에 의해, 막 두께 300 ㎚의 텅스텐막(44)을 형성한다.
다음에, CMP법에 의해, 층간 절연막(40)의 표면이 노출될 때까지 텅스텐막(44) 및 배리어막을 연마한다. 이렇게 해서, 컨택트홀(42) 내에, 예를 들어 텅스텐으로 이루어지는 도체 플러그(44)가 매립된다.
다음에, 예를 들어 스퍼터링법에 의해, 도체 플러그(44)가 매립된 층간 절연막(40) 상에, Ti막, TiN막, Al막, Ti막 및 TiN막을 순차 적층하여 이루어지는 적층막(46)을 형성한다.
다음에, 포토리소그래피 기술을 이용하여, 적층막(46)을 패터닝한다. 이에 따라, 적층막으로 이루어지는 배선(제1 금속 배선층)(46)이 형성된다(도 77 및 도 78 참조).
이 후, 도 24 및 도 25를 이용하여 전술한 비휘발성 반도체 기억 장치의 제조 방법과 동일하게 하여, 다층 배선 구조가 형성된다.
이렇게 해서 본 실시형태에 따른 비휘발성 반도체 기억 장치가 제조된다.
[변형 실시형태]
상기 실시형태에 한정되지 않고 여러 가지의 변형이 가능하다.
예를 들어, 제1 실시형태에서는, 메모리 셀 트랜지스터 MT에 의해 메모리 셀 MC이 형성되어 있는 경우를 예로 설명했지만, 제2 실시형태와 같이 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST에 의해 메모리 셀 MC이 형성되어 있어도 좋다.
또한, 제2 내지 제4 실시형태에서는, 메모리 셀 트랜지스터 MT와 선택 트랜지스터 ST에 의해 메모리 셀 MC이 형성되어 있는 경우를 예로 설명했지만, 제1 실시형태와 같이 메모리 셀 트랜지스터 MT에 의해 메모리 셀 MC이 형성되어 있어도 좋다.
산업상의 이용가능성
본 발명에 따른 비휘발성 반도체 기억 장치 및 그 기록 방법은, 동작 속도가 빠른 비휘발성 반도체 기억 장치를 제공하는 데 유용하다.
2: 메모리 셀 어레이 영역 4: 주변 회로 영역
6: 고내압 트랜지스터가 형성되는 영역
6N: 고내압 N채널 트랜지스터가 형성되는 영역
6P: 고내압 P채널 트랜지스터가 형성되는 영역
7: 섹터 셀렉트 트랜지스터가 형성되는 영역
8: 저전압 트랜지스터가 형성되는 영역, 제1 저전압 트랜지스터가 형성되는 영역
8N: 저전압 N채널 트랜지스터가 형성되는 영역, 제1 저전압 N채널 트랜지스터가 형성되는 영역
8P: 저전압 P채널 트랜지스터가 형성되는 영역, 제1 저전압 P채널 트랜지스터가 형성되는 영역
9: 제2 저전압 트랜지스터가 형성되는 영역
9N: 제2 저전압 N채널 트랜지스터가 형성되는 영역
9P: 제2 저전압 P채널 트랜지스터가 형성되는 영역
11: 전압 완충 트랜지스터가 형성되는 영역
12: 열 디코더 13: 센스 앰프
14: 행 디코더, 제1 행 디코더 15: 제1 전압 인가 회로
16: 제2 행 디코더 17: 제2 전압 인가 회로
18: 제3 행 디코더 19: 제3 전압 인가 회로
20: 반도체 기판 21: 소자 영역
22: 소자 분리 영역 23: 제어 회로, 제1 제어 회로
24: N형 웰, N형의 확산층 25: N형 웰, N형의 확산층
26: P형 웰 27: 열 디코더가 형성되는 영역
28: 터널 절연막 28a: 터널 절연막
28b: 게이트 절연막 28c: 게이트 절연막
29: 제2 제어 회로 30: 폴리실리콘막
30a: 플로팅 게이트 30b: 셀렉트 게이트
30c: 게이트 전극 32: 절연막, ONO막
32a, 32b, 32c: 절연막 34: 폴리실리콘막
34a: 컨트롤 게이트 34b: 폴리실리콘막, 도전층
34c, 34d: 게이트 전극 34e: 폴리실리콘막, 도전층
36a: 불순물 확산층, 소스 확산층
36b: 불순물 확산층, 소스/드레인 확산층
36c: 불순물 확산층, 드레인 확산층
36d: 불순물 확산층, 소스/드레인 확산층
37: 사이드월 절연막 38a: 실리사이드층, 소스 전극
38b: 실리사이드층, 드레인 전극 38c, 38d: 실리사이드층
38e: 소스/드레인 전극 38f: 실리사이드층
40: 층간 절연막 42: 컨택트홀
44: 도체 플러그 46: 배선(제1 금속 배선층)
48: 층간 절연막 50: 컨택트홀
52: 도체 플러그 54: 배선(제2 금속 배선층)
56: 층간 절연막 58: 컨택트홀
60: 도체 플러그 62: 배선(제3 금속 배선층)
64: 열산화막 66: 실리콘 질화막
68: 홈 69: 희생 산화막
70: 매립 확산층 72P: P형 웰
72PS: P형 웰 72N: N형 웰
74P: P형 웰 74N: N형 웰
74PS: P형 웰 74PB: P형 웰
76: 게이트 절연막 78: 게이트 절연막
80: 반사 방지막 82: 실리콘 산화막
84: 실리콘 질화막, 사이드월 절연막 86: 저농도 확산층
88: 저농도 확산층 90, 90a: 저농도 확산층
92, 92a: 저농도 확산층
93: 실리콘 산화막, 사이드월 절연막
94: 고농도 확산층 96: 소스/드레인 확산층
98: 고농도 확산층 100: 소스/드레인 확산층
102: 고농도 확산층 104: 소스/드레인 확산층
106: 고농도 확산층 108: 소스/드레인 확산층
110N: 고내압 N채널 트랜지스터 110P: 고내압 P채널 트랜지스터
111N: 제1 저전압 N채널 트랜지스터
111P: 제1 저전압 P채널 트랜지스터
112N: 저전압 N채널 트랜지스터 112P: 저전압 P채널 트랜지스터
113N: 제2 저전압 N채널 트랜지스터
113P: 제2 저전압 P채널 트랜지스터
114: 실리콘 질화막 116: 실리콘 산화막
118: 실리콘 산화막 120: 실리콘 산화막
122: 실리콘 산화막 124: 실리콘 산화막
126: 실리콘 산화막 128: 실리콘 산화막
130: 층간 절연막 132: 컨택트홀
134: 도체 플러그 136: 배선(제4금속배선층)
138: 실리콘 산화막 140: 실리콘 산화막
142: 층간 절연막 143: 컨택트홀
144: 도체 플러그 145: 배선
146: 실리콘 산화막 148: 실리콘 질화막
202: 메모리 셀 어레이 영역
207: 셀터 셀렉트 트랜지스터가 형성되는 영역
212: 열 디코더 213: 센스 앰프
214: 행 디코더 215: 전압 인가 회로
217: 열 디코더가 형성되는 영역 220: 반도체 기판
222: 소자 분리 영역 223: 제어 회로
224: 매립 확산층, N형 웰 226: P형 웰
228a: 터널 절연막
236a, 236c: 소스/드레인 확산층
230a: 플로팅 게이트 232a: 절연막
234a: 컨트롤 게이트 234d: 게이트 전극
274P: P채널 276: 게이트 절연막
278: 게이트 절연막 304: 소스/드레인 확산층
312N: N채널 트랜지스터
6: 고내압 트랜지스터가 형성되는 영역
6N: 고내압 N채널 트랜지스터가 형성되는 영역
6P: 고내압 P채널 트랜지스터가 형성되는 영역
7: 섹터 셀렉트 트랜지스터가 형성되는 영역
8: 저전압 트랜지스터가 형성되는 영역, 제1 저전압 트랜지스터가 형성되는 영역
8N: 저전압 N채널 트랜지스터가 형성되는 영역, 제1 저전압 N채널 트랜지스터가 형성되는 영역
8P: 저전압 P채널 트랜지스터가 형성되는 영역, 제1 저전압 P채널 트랜지스터가 형성되는 영역
9: 제2 저전압 트랜지스터가 형성되는 영역
9N: 제2 저전압 N채널 트랜지스터가 형성되는 영역
9P: 제2 저전압 P채널 트랜지스터가 형성되는 영역
11: 전압 완충 트랜지스터가 형성되는 영역
12: 열 디코더 13: 센스 앰프
14: 행 디코더, 제1 행 디코더 15: 제1 전압 인가 회로
16: 제2 행 디코더 17: 제2 전압 인가 회로
18: 제3 행 디코더 19: 제3 전압 인가 회로
20: 반도체 기판 21: 소자 영역
22: 소자 분리 영역 23: 제어 회로, 제1 제어 회로
24: N형 웰, N형의 확산층 25: N형 웰, N형의 확산층
26: P형 웰 27: 열 디코더가 형성되는 영역
28: 터널 절연막 28a: 터널 절연막
28b: 게이트 절연막 28c: 게이트 절연막
29: 제2 제어 회로 30: 폴리실리콘막
30a: 플로팅 게이트 30b: 셀렉트 게이트
30c: 게이트 전극 32: 절연막, ONO막
32a, 32b, 32c: 절연막 34: 폴리실리콘막
34a: 컨트롤 게이트 34b: 폴리실리콘막, 도전층
34c, 34d: 게이트 전극 34e: 폴리실리콘막, 도전층
36a: 불순물 확산층, 소스 확산층
36b: 불순물 확산층, 소스/드레인 확산층
36c: 불순물 확산층, 드레인 확산층
36d: 불순물 확산층, 소스/드레인 확산층
37: 사이드월 절연막 38a: 실리사이드층, 소스 전극
38b: 실리사이드층, 드레인 전극 38c, 38d: 실리사이드층
38e: 소스/드레인 전극 38f: 실리사이드층
40: 층간 절연막 42: 컨택트홀
44: 도체 플러그 46: 배선(제1 금속 배선층)
48: 층간 절연막 50: 컨택트홀
52: 도체 플러그 54: 배선(제2 금속 배선층)
56: 층간 절연막 58: 컨택트홀
60: 도체 플러그 62: 배선(제3 금속 배선층)
64: 열산화막 66: 실리콘 질화막
68: 홈 69: 희생 산화막
70: 매립 확산층 72P: P형 웰
72PS: P형 웰 72N: N형 웰
74P: P형 웰 74N: N형 웰
74PS: P형 웰 74PB: P형 웰
76: 게이트 절연막 78: 게이트 절연막
80: 반사 방지막 82: 실리콘 산화막
84: 실리콘 질화막, 사이드월 절연막 86: 저농도 확산층
88: 저농도 확산층 90, 90a: 저농도 확산층
92, 92a: 저농도 확산층
93: 실리콘 산화막, 사이드월 절연막
94: 고농도 확산층 96: 소스/드레인 확산층
98: 고농도 확산층 100: 소스/드레인 확산층
102: 고농도 확산층 104: 소스/드레인 확산층
106: 고농도 확산층 108: 소스/드레인 확산층
110N: 고내압 N채널 트랜지스터 110P: 고내압 P채널 트랜지스터
111N: 제1 저전압 N채널 트랜지스터
111P: 제1 저전압 P채널 트랜지스터
112N: 저전압 N채널 트랜지스터 112P: 저전압 P채널 트랜지스터
113N: 제2 저전압 N채널 트랜지스터
113P: 제2 저전압 P채널 트랜지스터
114: 실리콘 질화막 116: 실리콘 산화막
118: 실리콘 산화막 120: 실리콘 산화막
122: 실리콘 산화막 124: 실리콘 산화막
126: 실리콘 산화막 128: 실리콘 산화막
130: 층간 절연막 132: 컨택트홀
134: 도체 플러그 136: 배선(제4금속배선층)
138: 실리콘 산화막 140: 실리콘 산화막
142: 층간 절연막 143: 컨택트홀
144: 도체 플러그 145: 배선
146: 실리콘 산화막 148: 실리콘 질화막
202: 메모리 셀 어레이 영역
207: 셀터 셀렉트 트랜지스터가 형성되는 영역
212: 열 디코더 213: 센스 앰프
214: 행 디코더 215: 전압 인가 회로
217: 열 디코더가 형성되는 영역 220: 반도체 기판
222: 소자 분리 영역 223: 제어 회로
224: 매립 확산층, N형 웰 226: P형 웰
228a: 터널 절연막
236a, 236c: 소스/드레인 확산층
230a: 플로팅 게이트 232a: 절연막
234a: 컨트롤 게이트 234d: 게이트 전극
274P: P채널 276: 게이트 절연막
278: 게이트 절연막 304: 소스/드레인 확산층
312N: N채널 트랜지스터
Claims (11)
- 기판과,
메모리 셀 트랜지스터를 갖는 메모리 셀이 매트릭스형으로 복수 배열된 메모리 셀 어레이와,
동일한 열에 존재하는 복수의 상기 메모리 셀의 드레인측을 공통 접속하는 복수의 제1 비트선과,
동일한 행에 존재하는 복수의 상기 메모리 셀 트랜지스터의 컨트롤 게이트를 공통 접속하는 복수의 워드선과,
복수의 제2 비트선에 접속되어 상기 복수의 제2 비트선의 전위를 제어하는 열 디코더와,
상기 복수의 워드선에 접속되어 상기 복수의 워드선의 전위를 제어하는 행 디코더와,
상기 제1 비트선과 상기 제2 비트선의 사이에 각각 설치된 복수의 제1 트랜지스터로서, 상기 제1 트랜지스터의 소스가 상기 제1 비트선에 전기적으로 접속되고, 상기 제1 트랜지스터의 드레인이 상기 제2 비트선을 통하여 상기 열 디코더에 전기적으로 접속된 제1 트랜지스터와,
상기 복수의 제1 트랜지스터의 게이트의 전위를 제어하는 제1 제어부
를 포함하고,
상기 메모리 셀 트랜지스터는 제1 웰 상에 형성되어 있으며,
상기 제1 트랜지스터는 상기 제1 웰과 전기적으로 분리된 제2 웰 상에 형성되어 있고,
상기 제1 웰 및 상기 제2 웰은 상기 기판 내에 형성되고 상기 기판과 전기적으로 분리되어 있으며,
상기 제1 웰에 전압을 인가하는 제1 전압 인가부와,
상기 제2 웰에 전압을 인가하는 제2 전압 인가부를 더 포함하며,
상기 제1 트랜지스터의 게이트 절연막의 막 두께는, 상기 행 디코더 내에 설치되고 상기 워드선에 접속된 제2 트랜지스터의 게이트 절연막의 막 두께보다 얇은 것을 특징으로 하는 비휘발성 반도체 기억 장치. - 제1항에 있어서, 상기 제1 트랜지스터와 상기 열 디코더의 사이에 설치된 제3 트랜지스터로서, 상기 제3 트랜지스터의 소스가 상기 제1 트랜지스터의 상기 드레인에 전기적으로 접속되고, 상기 제3 트랜지스터의 드레인이 상기 열 디코더에 전기적으로 접속된 제3 트랜지스터를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
- 제2항에 있어서, 상기 제3 트랜지스터는, 상기 제1 웰 및 상기 제2 웰과 전기적으로 분리된 제3 웰 상에 형성되어 있고,
상기 제3 웰에 제3 전압을 인가하는 제3 전압 인가부와,
상기 제3 트랜지스터의 게이트의 전위를 제어하는 제2 제어부를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치. - 제3항에 있어서, 상기 제3 트랜지스터의 게이트 절연막의 막 두께는, 상기 제1 트랜지스터의 상기 게이트 절연막의 막 두께보다 얇은 것을 특징으로 하는 비휘발성 반도체 기억 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 웰을 제1 전위로 설정하고, 상기 제1 트랜지스터의 게이트 전극을 상기 제1 전위보다 낮은 제2 전위로 설정하며, 상기 제2 웰을 상기 제1 전위보다 낮은 제3 전위로 설정하면서, 상기 메모리 셀에 기록된 정보를 소거하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
- 제3항 또는 제4항에 있어서, 상기 제1 웰을 제1 전위로 설정하고, 상기 제1 트랜지스터의 게이트 전극을 상기 제1 전위보다 낮은 제2 전위로 설정하며, 상기 제2 웰을 상기 제1 전위보다 낮은 제3 전위로 설정하고, 상기 제3 트랜지스터의 게이트 전극을 상기 제3 전위보다 낮은 제4 전위로 설정하며, 상기 제3 웰을 상기 제3 전위보다 낮은 제5 전위로 설정하면서, 상기 메모리 셀에 기록된 정보를 소거하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 메모리 셀 트랜지스터는, 상기 제1 웰 상에 터널 절연막을 개재하여 형성된 플로팅 게이트와, 상기 플로팅 게이트 상에 제1 절연막을 개재하여 형성된 컨트롤 게이트를 갖고,
상기 제1 트랜지스터의 상기 게이트 절연막은, 상기 터널 절연막과 동일 절연막에 의해 형성되어 있고,
상기 제1 트랜지스터의 게이트 전극은, 상기 플로팅 게이트와 동일 도전막에 의해 형성되어 있으며,
상기 제1 트랜지스터는, 상기 게이트 전극 상에 제2 절연막을 개재하여 형성된 도전층을 더 포함하고,
상기 제1 트랜지스터의 상기 제2 절연막은, 상기 메모리 셀 트랜지스터의 상기 제1 절연막과 동일 절연막에 의해 형성되어 있으며,
상기 제1 트랜지스터의 상기 도전층은, 상기 메모리 셀 트랜지스터의 상기 컨트롤 게이트와 동일 도전막에 의해 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치. - 삭제
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 메모리 셀 어레이는 복수의 섹터로 분할되어 있고,
상기 제1 트랜지스터는 상기 섹터를 선택하는 섹터 선택 트랜지스터인 것을 특징으로 하는 비휘발성 반도체 기억 장치. - 기판과, 메모리 셀 트랜지스터를 갖는 메모리 셀이 매트릭스형으로 복수 배열된 메모리 셀 어레이와, 동일한 열에 존재하는 복수의 상기 메모리 셀의 드레인측을 공통 접속하는 복수의 제1 비트선과, 동일한 행에 존재하는 복수의 상기 메모리 셀 트랜지스터의 컨트롤 게이트를 공통 접속하는 복수의 워드선과, 복수의 제2 비트선에 접속되어 상기 복수의 제2 비트선의 전위를 제어하는 열 디코더와, 상기 복수의 워드선에 접속되어 상기 복수의 워드선의 전위를 제어하는 행 디코더와, 상기 제1 비트선과 상기 제2 비트선의 사이에 각각 설치된 복수의 제1 트랜지스터로서, 상기 제1 트랜지스터의 소스가 상기 제1 비트선에 전기적으로 접속되고, 상기 제1 트랜지스터의 드레인이 상기 제2 비트선을 통하여 상기 열 디코더에 전기적으로 접속된 제1 트랜지스터와, 상기 복수의 제1 트랜지스터의 게이트의 전위를 제어하는 제1 제어부를 포함하고, 상기 메모리 셀 트랜지스터는, 제1 웰 상에 형성되어 있으며, 상기 제1 트랜지스터는 상기 제1 웰과 전기적으로 분리된 제2 웰 상에 형성되어 있고, 상기 제1 웰 및 상기 제2 웰은 상기 기판 내에 형성되고 상기 기판과 전기적으로 분리되어 있으며, 상기 제1 트랜지스터의 게이트 절연막의 막 두께는, 상기 행 디코더 내에 설치되고, 상기 워드선에 접속된 제2 트랜지스터의 게이트 절연막의 막 두께보다 얇은 것인 비휘발성 반도체 기억 장치의 소거 방법으로서,
상기 제1 웰을 제1 전위로 설정하고, 상기 제1 트랜지스터의 게이트 전극을 상기 제1 전위보다 낮은 제2 전위 또는 플로팅으로 설정하며, 상기 제2 웰을 상기 제1 전위보다 낮은 제3 전위로 설정하면서, 상기 메모리 셀에 기록된 정보를 소거하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 소거 방법. - 제10항에 있어서, 상기 제1 트랜지스터와 상기 열 디코더의 사이에 설치된 제3 트랜지스터로서, 상기 제3 트랜지스터의 소스가 상기 제1 트랜지스터의 상기 드레인에 전기적으로 접속되고, 상기 제3 트랜지스터의 드레인이 상기 열 디코더에 전기적으로 접속된 제3 트랜지스터를 더 포함하고,
상기 제3 트랜지스터는, 상기 제1 웰 및 상기 제2 웰과 전기적으로 분리된 제3 웰 상에 형성되어 있으며,
상기 메모리 셀에 기록된 정보를 소거할 때에는, 상기 제3 트랜지스터의 게이트 전극을 상기 제3 전위보다 낮은 제4 전위로 설정하고, 상기 제3 웰을 상기 제3 전위보다 낮은 제5 전위로 설정하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 소거 방법.
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