JPS6223149A

JPS6223149A - 半導体記憶装置

Info

Publication number: JPS6223149A
Application number: JP60161852A
Authority: JP
Inventors: Kazuhiro Komori; 小森　和宏; Kazuo Yoshizaki; 吉崎　和夫
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-07-24
Filing date: 1985-07-24
Publication date: 1987-01-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔技術分野〕本発明は半導体記憶装置に関し、特に動作時間の短縮化
および素子の微細化を図ったＥＰＲＯＭ（Ｅｒａｓａｂ
ｌｅ　Ｐｒｏｇｒａｒｎｍａｂｌｅ　ＲＯＭ）に関する
ものである。

〔背景技術〕

ＥＰＲＯＭ等の半導体記憶装置では、多数個のメモリセ
ルを各複数本のワード線、データ線を用いてマトリクス
状に接続し、これらワード線、データ線の中の各１本を
選択することにより画線で交差される番地のメモリセル
を作動することができる。このため、前記ワード線やデ
ータ線には夫々ＭＯＳトランジスタからなるスイッチを
介装し、これらスイッチをアドレス回路、デコーダ回路
により選択作動させることによりワード線、データ線の
選択全行ない、データ入力回路を介してメモリセルに情
報を記憶した＃）（書込み）、メモリセルに記憶された
情報をセンスアンプで増幅し、出力回路を介してデータ
を出力したり（読出し）している。なお便宜上前記ワー
ド線に介装するスイッチｌｘスイッチ、データ線に介装
するスイッチをＹスイッチと称する。

ところでアドレス回路、デコーダ回路、センスアンプ、
出力回路等のＥＦＲＯＭの読出し回路には、アクセスタ
イムの短縮化を図るために、ゲート絶縁膜が薄く、ゲー
ト長が短いＭＯ８）、７ンジスタが用いられ、書込み回
路には、ゲート絶縁膜が厚くゲート長が長いＭＯ８）、
ｙンジスタを用いることが提案されている。しかし、従
来のＥＦＲＯＭにあっては、データ線を選択するＹスイ
ッチのゲートには、読出し時にはｖｃｃ　　（５Ｖ）、
書き込み時ＫａＶｐ　ｐ　　（１２，５Ｖ　）　２、夫
々、印加して、そのオン・オフ動作させるさせる構成と
しているため、Ｙスイッチを構成するＭＯ８トランジス
タに書込み電圧Ｖｐｐ　　（１２，５Ｖ）？印加させる
回路構成を採用している。このため、このＭＯ８トラン
ジスタには高耐圧型のものを使用しなければならず、ゲ
ート長が大きくかつゲート絶縁膜の厚いＭＯ８トランジ
スタを構成している。

しかしながら、ゲート長や絶縁膜厚の増大に伴なってソ
ース・ドレイン拡散層の面積が増大するため寄生抵抗や
寄生容量が増大され、アクセスタイムが犬に汝って動作
速度が低下される。また、ゲート長の増大に伴なってＭ
Ｏ８）ランジスダのレイアウト面積が増大され、特にデ
ータ線の本数に相当する数のＭＯＳトランジスタが必要
とされるために、装置の集積度の点で不利になるという
問題もある。

なお、ＥＰＲＯＭについては、例えば、朝食書店、１９
８１年６月３０日発行、集積回路応用ハンドブック、Ｐ
３７９〜３８１に示されている。

〔発明の目的〕

本発明の目的は読出し回路に用いられるＭＯＳトランジ
スタおよびデータ線の選択用スイッチとして用いられる
ＭＯ８トランジスタの高速動作および微細化を図シ、こ
れによりアクセスタイムの短ｌａ尋動作速度の向上を図
シかつレイアウト面積を低減して装置の高集積化を達成
し、かつ書込み時にダメージのない半導体記憶装置を提
供することにるる。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるでろ
ろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
全簡単に説明すれば、下記のとおシである。

すなわち、データ線の選択用スイッチを高速動作型のＭ
Ｏ８トランジスタで構成すると共に、このＭＯ８トラン
ジスタの供給電圧回路に高耐圧型のＭＯＳトランジスタ
會介装して前記高速動作型のＭＯ８トランジスタへの供
給電圧を低減する構成とする。これによシ、アクセスタ
イムの短縮化を図って動作速度の向上を図ると共に、多
数個のスイッチ用ＭＯ８トランジスタの微細化を図って
高集積化を達成することができる。また前記高速動作型
のＭＯ８トランジスタにはゲート電極として金属または
ポリサイド等の低抵抗の材料を用いることによシ、アク
セスタイムの短縮化を図ることができる。

〔実施例〕

第１図は本発明ｆ、ＥＦＲＯＭに適用した実施例の回路
図である。図において、Ｆ　Ａ　Ｍ　ＯＳ　（Ｆｌｏａ
ｔ−１ｎｇ　ｇａｔｅ　Ａｖａｌａｎｃｈｅ　１ｎｊｅ
ｃｔｉｏｎ　ＭＯＳ　）素子からなるメモリセルＭ’ｔ
−複数本のワード線ＷＬ。

データ線ＤＬの交点の夫々に対応してマ）　ＩＪクス状
に配置し、いわゆるメモリセルアレイＭ−ＡＲＹを構成
している。

前記ワード線ＷＬの一端とＸアドレス・デコーダＸ−Ｄ
ＣＲとの間には、ワード選択用のＭＯＳトランジスタか
らなるＸスイッチｘ−ｓｗｔ−接続している。また、ワ
ード線ＷＬの他端はプルアラ７”抵抗Ｒｐ　ｐ　ｔｊｌ
　Ｌ、テ書込ミ’ｔＨ圧Ｖｐｐ　（１２，５Ｖ　）に接
続している。

一方、データ線ＤＬの一端には、メモリセルに情報を書
込むための書込み回路Ｗと、データ選択用のＭＯ８トラ
ンジスタからなるＹスイッチＹ−ＳＷと全接続している
。また、これらのＹスイッチＹ−８Ｗのゲート電極には
データ選択線ＤＳＬを夫々接続している。各選択線ＤＳ
ＬはＭｏ８）ランジスメからなる第２のＹスイッチｙ−
ｓｗを通してＹアドレス・デコーダＹ−ＤＣＨに接続し
ている。また、データ選択１ＤｓＬの他端では、複数個
のＭｏ８トランジスタＱ、〜Ｑ　ｔ　ｔｔ縦列接続して
これｔＶｃｃ（５Ｖ）とｖＰｐＯ間に分装しており、こ
れらＭｏ３トランジスタＱ、〜Ｑ＋ｔの略中間に前記デ
ータ選択線ＤＳＬの他端を接続している。これらのＭｏ
８トランジスタＱ、〜Ｑ１ｔは負荷（抵抗）として構成
しておシ、これによシデータ選択線ＤＳＬにはＶＰＰと
Ｖｃｃの中間の電圧、本例ではＶｃｃ十α（α＝１〜２
Ｖ）の電圧に設定している。

一方、データ線ＤＬの他端には、センスアンプＳＡ及び
出力回路ＤＯＢが接続されている。Ｘ−ＤＣＲ，Ｙ−Ｄ
ＣＲ，ＷＫは、図示のように、書込み時高電圧ＶＰＰが
印加され、読出し時電源電圧Ｖｃｃが印加される。した
がって、これらに接続するＸ−８Ｗ、Ｙ−８Ｗ、Ｙ−８
Ｗ　　およびＱ。

〜Ｑ１．は高耐圧である必要がある。一方、ＳＡ。

ＤＯＢは書込み時には動作しない。つまり。高電圧ＶＰ
Ｐは印加されない。本実施例では、例えば、前記センス
アンプＳＡ’に構成するＭｏ８トランジスタとして、第
２図に示す高速動作型のＭＯＳトランジスタＱａｓｐ　
を採用し、電圧降下用のＭＯＳトランジスタＱ・〜Ｑ＋
ｔまたはＹスイッチＹ−３Ｗには、第３図に示す高耐圧
型のＭＯＳトランジスタＱＨＢＤを採用している。

前記第２図の高速動作型のＭＯＳトランジスタＱ　ｎａ
ｐは、Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄ
ｒａｉｎ）構造のＮ型ソース・ドレイン領域４１と、ポ
リシリコン４２とＷＳｉ（タングステンシリサイド）４
３でポリサイド化したゲート４４を有している。このゲ
ート長は約１．２μｍに設定されている。シリコン酸化
膜からなるゲート絶縁膜４５の厚さは約２５０Ａに形成
している。このＭＯＳト７ンジスタＱ　Ｈ３Ｐによれば
、ゲート絶縁膜４５を薄くしたことによりドレイン耐圧
は低くされているが、ゲート４４のポリサイド化やゲー
ト長の短縮によってソース・ドレインの拡散層抵抗、容
量が低減され、その動作速度が向上される。また、ゲー
ト長の短縮により、レイアウト面積（平面面積）が低減
され、微細化に有効とされる。

一方、前記第３図のＭｏ８トランジスタＱＲＢＤは、同
様にＬＤＤ構造のＮ型ソース・ドレイン領域３１と、ポ
リシリコンのゲート３２とを有している。ゲート長は約
２μｍと長くされる。また、シリコン酸化膜のゲート絶
縁膜３３の厚さは４００Ａと厚くされる。このＭＯＳト
ランジスタ３０は、ゲート絶縁膜３３を厚く形成してい
るのでドレイン耐圧をトランジスタＱ１８Ｐより高いも
のにできる。

以上の構成によれば、センスアンプ５Ａｔ−構成するＭ
ｏＳトランジスタＱ　Ｈ４Ｆに加えられる電圧は電源電
圧Ｖｃｃ　（例えば５Ｖ）程度の電圧が印加されるのみ
であり、ＭＯＳトランジスタＱＨｓｐにおけるダメージ
の発生は防止できる。書込み時に高電圧ＶＰＰが印加さ
れるＭｏ８）う／ジスタ列Ｑ＊＝Ｑｔ＊は、高耐圧のＭ
ｏ８ＩＩンジスタＱＨＢＤにて構成されているのでダメ
ージが生じることはない。

したがって、センスアンプＳＡを全て第２図のＭｏ８ト
ランジスタＱＨ８Ｐによって構成すれば、前述の電圧降
下によってダメージの発生を防止できるのはもとより、
ゲート絶縁膜２５を薄く形成しかつゲート４４をポリサ
イド構造としかつゲート４４の長さを短く（最小加工寸
法とほぼ同一）しているので寄生抵抗、容量全低減して
動作の高速化全図９、アクセスタイムの短縮を実現でき
る。

また、ゲート長を短くしたことにより平面面積全低減で
き、特に多数個設けられるセンスアンプＳＡ全体の占め
る面積を大幅に低減して装置の高集積化を達成すること
ができる。

なお、Ｍｏ８トランジスタ列Ｑ、〜Ｑｔｔにはゲート長
の大きなＭｏ３トランジスタＱＨＢＤを用いているが、
これは本例のように４個或いはこれに前後する個数でよ
く、装置全体に占める割合は極めて小さいのでこれらに
より高集積化が損なわれることはない。

次に本実施例によるＥＰＲＯＭ？その製造プロセスに浴
って説明する。

まず第４図の如く、Ｐ型シリコン基板１の一主面側に、
公知の半導体製造技術に従ってＮ−型ウエル２．素子分
離用のフィールドＳ１０．膜３を所定パターンに形成す
る。図中の４はこのフィールド５ｉｆｔ膜を選択酸化技
術で形成する際に用いる酸化マスク（窒化シリコン）で
ある。フィールドＳ１０．膜３によりて、高耐圧化ＭＯ
８ＦＥＴ（第３図のトランジスタＱＨＢＤ　）用の素子
領域Ａ、メモリ用の素子領域Ｂ、相補型ＭＯ８回路を構
成するＮチャネルＭＯ８ＦＥＴ（第２図のトランジスタ
Ｑｎｓｐ）及びＰチャネルＭＯ８ＦＥＴ用の素子領域Ｃ
及びＤが夫々分離される。領域Ａ、　Ｃ及びＤの素子は
メモリアレイＭ−ＡＲＹの周辺回路を構成する。

次いで第５図の如く、マスク４及び下地の８１０゜膜５
ｔ−エツチングで除去した後に全面金熱酸化し、厚さ４
００Ａと比較的厚いゲート酸化膜６を全素子領域に成長
させる。

次いで第６図の如く、全面にＰ型不純物、例えばボロン
のイオンビーム７ｔ−７５ＫｅＶのエネルギ＋、　　２
　Ｘ　１０”／ｃｉのドーズ量で照射し、ゲート酸化膜
６全通してボロンをイオン打込みしてその直下にボロン
注入領域８を形成する。このボロン打込みによって、ゲ
ート酸化膜６を用いるＭＩＳＦＥＴのしきい値電圧は０
．５Ｖ程度と低めに制御される。

次いで第７図の如く、ＣＶＤによシ全面に形成し不純物
（リン）ｔ−ドープドして低抵抗としたポリシリコン全
エツチングでパターニングし、素子領域Ａ及びＢのゲー
ト酸化膜６上に１層目のポリシリコンからなるゲート電
極９．フローティングゲート層１０ｔ−夫々形成する。

次いで第８図の如く、ポリシリコン９及び１０とフィー
ルドＳｉｎ！膜３をマスクとしてＳｔＯ，のエツチング
を行ない、素子領域Ｃ及びＤのゲート酸化膜６ｔ−完全
に除去する。なお、このとき、領域Ｃ及びＤの酸化膜６
のみを除去するようにしてもよい。

次いで第９図の如く、全面を熱酸化することによって、
素子領域Ｃ及びＤに膜厚２５０Ａと比較的薄いゲート酸
化膜１１を成長させる。素子領域Ａにおいては、ゲート
酸化膜６の両側に膜厚２５０Ａの５ｉＯ１膜１１が同時
に形成され、かつ各ポリシリコン層９及び１１０表面に
は厚さ５００Ａの５ＩＯ２膜１２が成長する。

次いで第１０図の如く、全面にＰ型不純物、例えばボロ
ンのイオンビーム１３　ｆ　３０　ＫａＶ（７）　ｚネ
ルギー、４×１０１１／ｃｒｌのドーズ量で照射し、薄
いＳｉｎ、膜１１′Ｊｆｒ、通して基板側にボロンをイ
オン打込みする。これによって、素子領域Ｃ及びＤには
上記したボロン注入領域８と重ねてボロン１４が打込ま
れる（二重打込み）ことになり、ボロン濃度が高くなる
。このボロンの二重打込みで、ゲート酸化膜１１ｔ−用
いるＭＩＳＦＥＴのしきい値電圧が０．５Ｖ程度と低く
なるように制御する。この低しきい値電圧を得るには、
Ｓ１０．膜１１により打込みボロンが食われる現象を考
慮する必要があるが、ＳｔＯ，膜１１下には上記二重打
込みによシボロンが高濃度に打込まれているために、ボ
ロンが食われるのを充分に補償し、充分なボロン濃度に
保持することができる。なお、このイオン打込みは省略
できる。

次いで、基板上全面に、ＣＶＤにより多結晶シリコン層
（１５００Ａ）’ｔ”形成し、これに不純物（リン）を
導入して低抵抗化する。この後、基板上全面に、ＣＶＤ
によりタングステンシリサイド層（１５００Ａ）ｔ−形
成し、アニールする。タンゲス−テンシリサイド層に代
えて、タングステン。

モリブデン、タンタル、チタン等の高融点金属、または
これらの高融点金属のシリサイド層を用いてもよい。こ
の場合は、スパッタによって形成すればよい。

このポリサイド層を、第１１図に示すように、ドライエ
ツチングにより、パターニングして素子領域Ｂ、　Ｃ，
Ｄに２層目ポリシリコンのコントロールゲート電極１５
，０ＭＯ８の各ゲート電極１６．１７’に夫々形成する
。つまり、ゲート電極１５．１６及び１７はポリシリコ
ン層２３とタングステンシリサイド層２４とからなるポ
リサイド層である。領域Ａにおいては、ポリサイド層は
残存しない。さらに、第１１図に示すように、各ゲート
電極１５〜１７をマスクとして下地のＳｉｎ。

Ｍｌｌ、１２ｔ−エツチングし、更にコントロールゲー
ト電極１５下の７０−ティングゲート１０及びＳ　ｉＯ
２膜６全エツチング（重ね切り）する。

次いで第１２図の如く、全面を軽く熱酸化してシリコン
及びポリシリコンの表面に薄い（数百へ）のＳｔＯ，膜
１９．２０全成長させる。

次いで第１３図の如く、公知のイオン打込み技術により
、各ゲート電極をマスクの一部として用いてＮ型不純物
（例えばリン）全導入しＮチャネルＭＯ８ＦＥＴのソー
ス・ドレイン領域を形成し、この後、Ｐ型不純物（例え
ばボロン）１ｍ導入しＰチャネルＭＯ８ＦＥＴのソース
・ドレイン領域全形成する。なお、このとき、領域Ｂの
不純物濃度を領域Ａ及びＣのそれよシ高くすることによ
って、メモリセルへの電荷の注入効率を高めることがで
きる。これによって、素子領域Ａ、　　Ｂ、　　Ｃにソ
ース又はドレイン領域としてのＮ　型領域２１を形成し
、かつ素子領域りにソース又はドレインの領域としての
Ｐ　型拡散領域２２全形成する。

次いで第１４図の如く、ＣＶＤで全面に付着せしめたリ
ンシリケートガラス膜２５にフォトエツチングで加工し
て各コンタクトホールを開け、更にスパッタで付着せし
めたアルミニウムをフォトエツチングで加工して上記各
コンタクトホール内に被着された各アルミニウム配線２
６を形成する。

以上のプロセスによって、次の４種類のＭＩＳＦＥＴを
有するＣＭＯ８型Ｏ８ＲＯＭが作成される。

ＱＨＢＤ　：　４００Ａと比較的厚いゲート酸化膜６を
有し、熱処理（酸化膜１２の形成工程）に耐えられるポ
リシリコン全ゲート電極とし、かつチャネル部に低濃度
のボロンがドープされた高耐圧、低しきい値電圧（０，
５Ｖ）のＮチャネルＭＩＳＦＥＴ、これはトランジスタ
Ｑ、〜Ｑ＋ｚ等を構成する。

Ｑ　Ｍ　：　４００λと比較的厚いゲート酸化膜に有し
、７０−ティングゲート１０及び高速化のために高融点
金属を少なくともその一部に用いたコントロールゲート
１５を有する２層ゲート構造の低しきい値メモリ素子。

この素子のソース・ドレイン領域の不純物濃度を、他の
ＮチャネルＭＯ８ＦＥＴそれより高くすることによって
、電荷の７０−ティングゲートへの注入効率を高くして
もよい。

ＱＨ８Ｐ　：　２　ｓ　ＯＡと比較的薄いゲート酸化膜
１１を有し、チャネル部にボロンが高濃度にドープされ
、高速の要求されるｙ−ｓｗ等を構成しまｆｃＭｏ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑｐと高速のＣＭＯ８’に構成するＮチ
ャネルＭＯ８ＦＥＴ０ＱＰ：２５０Ａと比較的薄いゲート酸化膜１１を有し、
チャネル部にボロンが高濃度にドープされＪＱＩＩＳＰ
と高速のＣＭＯ８ｉ構成する低しきい値電圧のＰチャネ
ルＭＯＳ　Ｆ　Ｅ　Ｔ。

上記した如く、本実施例によれば、１層目ポリシリコン
をゲートとし、比較的厚いゲート酸化膜を有し、チャネ
ル部に低濃度のボロンがドープされたＱＨＢＤは、高耐
圧を示すものとなる。これは、ゲート酸化膜全選択的に
厚くすると同時に、ボロンのイオン打込み全一度だけ行
なっているために再現性良く実現できる。他方、２層目
ポリサイドをゲートとし、比較的薄いゲート酸化膜を有
するＱＨ８Ｐによって、高速のスイッチまたはＣＭ　Ｏ
Ｓを作成することができる。これは、ゲート酸化膜を選
択的に薄くし、かつボロンのイオン打込み全２度重ねて
行なうからである。

このように、各種のＭＯＳの製造はマスクの追加なしに
簡略に行なえる。

なお、上記の例においては、各ＭＯ８のゲート酸化膜の
膜厚は上記に限られることはなく、様々に変化させてよ
い。また、上記の各半導体領域の導電型を逆タイプに変
換してもよい。更に、本発明はＥＰＲＯＭ以外にも、高
耐圧、低しきい値電圧、高速の各能性を有するＭＯＳＦ
ＥＴからなるＩＣ一般に適用可能である。

〔効果〕

（１）ゲート絶縁膜が薄くかつゲート長の小さい高連動
作製のＭＯＳトランジスタを形成できるので、動作の高
速化を図ってアクセスタイムの短縮化を達成できる。

（２）データ線の選択用スイッチに供給する電圧回路に
高耐圧型のＭＯＳトランジスタを介装して供給電圧を降
圧しているので、データ線選択用スイッチのダメージを
防止できる。勿論降圧用のＭＯＳトランジスタ自身にダ
メージが生じることもない。

（３）センセアンプＳＡをゲート長の短かいＭＯＳトラ
ンジスタで構成しているので、これらのスイッチの占め
る平面面積の低減を図り、装置の高集積化を達成できる
。

以上本発明者によってなされた発明全実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、第２図および第３図に示した高速動作置およ
び高耐圧型の各ＭＯ３トランジスタの構成や寸法は適宜
変更できる。また、供給電圧全降圧するための回路構成
も種々に変更することができる。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となりた利用分野であるＦＡＭＯ８構造のＥ
ＰＲＯＭに適用した場合について説明したが、それに限
定されるものではなく、他の構成のメモリセルのＥＰＲ
ＯＭはもとより、メモリセル選択用スイッチ金有する半
導体記憶装置の全てに適用できる。

【図面の簡単な説明】

第１図は本発明の一実施例の全体回路図、第２図は高速
動作型ＭＯ８トランジスタの断面図・第３図は高耐圧型ＭＯＳトランジスタの断面図、第４図
乃至第１４図は本発明の半導体装置の製造工程の一例を
工程順に示す断面図である。Ｘ−５Ｗ・・・Ｘスイッチ、Ｘ−ＤＣＲ・・・Ｘアドレ
ス・デコーダ、ｙ−ｓｗ・・・Ｙスイッチ、ＳＡ・・・
センスアンプ、ＤＯＢ・・・出力回路、ｙ−ｓｗ　　・
・・第２のＹスイッチ、Ｙ−ＤＣＲ・・・Ｘアドレス・
デコーダ、Ｑ、〜Ｑ１ｆｆｉ・・・降圧用ＭＯ８トラン
ジスタ、ＱＨ８Ｆ・・・高速動作型ＭＯ３トランジスタ
、ＱＨ！ＬＤ・・・高耐圧型ＭＯ８トランジスタ、Ｍ・
・・メモリセル、ＷＬ・・・ワード線、ＤＬ・・・デー
タ線、６，３３・・・厚いゲート絶縁膜、１１．４５・
・・薄いゲート絶縁膜、９．１０．３２・・・ポリシリ
コンゲート電極、１５゜１６．１７，４４・・・ポリサ
イドゲート電極。第　　　１　　図第　　２　　図第　　３　　図第　　４　　図第　　７　　Ｍ第　　８１第　　９　　図第１Ｏ図７ン第　　１２　図

Claims

【特許請求の範囲】１、高速動作型のＭＯＳトランジスタと高耐圧型のＭＯ
Ｓトランジスタを備えて成る半導体記憶装置であって、
メモリセル列のデータ線の選択用スイッチを高速動作型
のＭＯＳトランジスタで構成すると共に、このＭＯＳト
ランジスタの、供給電圧回路内に高耐圧型のＭＯＳトラ
ンジスタを介装して前記スイッチ用のＭＯＳトランジス
タへの供給電圧を降圧し得るように構成したことを特徴
とする半導体記憶装置。２、ゲート電極として、金属あるいは金属シリサイド、
又はポリシリコンと金属あるいは金属シリサイドの重ね
膜を用いた高速動作型のＭＯＳトランジスタゲート電極
として、ポリシリコンを用いた高耐圧型のＭＯＳトラン
ジスタとを備えて成る半導体記憶装置。３、高速動作型のＭＯＳトランジスタはゲート長および
ゲート絶縁膜の厚さを高耐圧型のＭＯＳトランジスタよ
り夫々小さくしてなる特許請求の範囲第２項記載の半導
体記憶装置。