KR930001733B1

KR930001733B1 - 반도체 기억장치

Info

Publication number: KR930001733B1
Application number: KR1019870011863A
Authority: KR
Inventors: 히로후미 야스다
Original assignee: 세이꼬 엡슨 가부시끼가이샤; 하마 고이찌
Priority date: 1986-10-27
Filing date: 1987-10-26
Publication date: 1993-03-12
Also published as: JPS63226060A; KR880005618A; JP2563803B2

Abstract

내용 없음.

Description

반도체 기억장치

제1도는 본 발명을 나타내는 메모리 셀 어레이의 평면도의 일부.

제2도는 반도체 기억 장치의 구성을 도시하는 블럭도.

제3도는 본 발명의 메모리 셀의 단면도.

제4도는 본 발명의 메모리 셀로부터 데이타 검출 회로까지의 실시 회로예를 도시하는 도면.

제5도 및 제6도는 종래의 메모리 셀의 평면도.

* 도면의 주요부분에 대한 부호의 설명

1, 26, 52, 53, 63, 64, 68 : 게이트 전극인 워드선

2, 3, 24 : 다결정 실리콘 4, 5, 22, 65 : 배선용 금속

6, 67 : 접촉 홀

7, 28 : 매몰 접촉용 홀(buried contact hole)

8, 10 : MOS 트랜지스터를 형성하는 산화막의 단차

9, 44, 45, 47, 69 : 제1비트선의 선택선

11, 12 : 어드레스 입력단자 13 : 출력단자

14, 16 : 입력 버퍼 15, 17 : 디코더

18 : 메모리 셀 어레이 19 : 비트 선택 회로

20 : 데이타 출력 회로 21 : 보호막

23, 25 : 층간 절연막 27 : 게이트 산화막

29, 30, 66 : 확산층 31 : 실리콘 기판

32 : 감지 증폭기 39, 40, 42 : N채널 MOS 트랜지스터

36 내지 38 : P채널 MOS 트랜지스터

48 내지 51 : 제1의 형선 선택용 N채널 MOS 트랜지스터

54, 55 : 메모리 셀인 N채널 MOS 트랜지스터

본 발명은 MOS 트랜지스터로 이루어지는 반도체 기억 장치에 있어서의 메모리 셀 어레이 및 선택 회로의 구성에 관한 것이다.

MOS 트랜지스터로 이루어지는 반도체 기억 장치는 예컨대 제2도에 도시하는 것과 같은 구성이다. (11), (12)는 어드레스 입력 단자, (13)은 데이타 출력 단자, (14), (16)은 어드레스 입력 버퍼 회로, (15)는 열(column) 디코더, (17)은 행(row) 디코더, (18)은 메모리 셀 어레이, (19)는 비트선 선택 회로, (20)은 데이타 출력 회로이다. 제2도에 있어서 어떤 어드레스가 지정되면 행 디코더 (17)에 의해 행 방향의 선택이 이루어져 1개의 행 디코더 출력선, 즉 워드선이 선택 레벨이 된다. 또한 열 디코더 (15)에 의해 열 방향의 선택이 이루어지고 1개의 열 디코더 출력선이 선택 레벨이 되어 열 선택 회로(19)에 의해서 메모리 셀이 접속되는 비트선이 선택된다. 따라서 워드선 및 비트선의 선택에 의해, 1개의 출력단자에 대응하는 메모리 셀 어레이내에서 1개의 메모리가 선택되고, 데이타 출력 회로로 메모리 셀에 기록된 데이타를 검출하여 출력 단자에 데이타를 출력하는 것이다.

여기서 이들은 반도체 기억 장치의 예로서 판독 전용 메모리(Read Only Memory)를 사용하여 본 발명을 설명한다. MOS 트랜지스터로 이루어지는 메모리 셀에 제조 공정중의 포토에칭용 마스크로 데이타를 기록한 마스크 ROM과 플로팅 게이트 구조(floating gate structure)의 EPROM 및 EEPROM이 있으나 여기서는 구조가 간단하고 알기 쉬운 마스크 ROM에 대해서 설명한다. 이 마스크 ROM의 메모리 셀의 형태에는 (1) 접촉 윈도우 방식, (2) 확산층 방식이 있고 이들의 방식은 비트선과 접지간에 메모리 셀이 병렬로 접속되는 구성이다. 확산층 방식의 메모리 셀을 제5도에 도시한다. (59)는 MOS 트랜지스터의 게이트 전극으로 된 행 방향의 선택을 행하는 워드선, (60)은 비트선인 금속, (62)는 확산층 및 MOS 트랜지스터를 형성하기 위한 산화막의 단차를 나타낸다. (61)은 메모리 셀인 MOS 트랜지스터의 드레인 단자와 비트선(60)을 접속하는 접촉 홀이다. 제5도의 구성에 있어서 메모리 셀인 MOS 트랜지스터는 워드선(59)과 산화 막(62)에 의해 자기정합(self matching)으로 소오스 ·드레인의 확산층이 만들어지고, (59)와 (62)가 겹치는 부분이 MOS 트랜지스터의 채널부로서 형성된다. 이 구성으로 데이타를 기록할 경우, 워드선(59)을 사이에 끼고 도면중에 파선으로 도시하는 채널부의 산화막을 마스크에 의해 두껍게 하고 MOS 트랜지스터를 형성하지 않는 상태를 만든다. 그리고 MOS 트랜지스터 유무에 의하여, 비트선으로부터 접지선(도면중에서 62를 나타내는 부분이 접지단자에 접속된다. 반대측도 동일하다)에 대해서 메모리 셀인 MOS 트랜지스터를 개재하여 전류 경로를 만드느냐 않느냐에 의해서 그 값의 정보를 기억하는 것이다.

또한 이외에도 전자재료 1986년 1월, P104 내지 108에 기재되어 있었던 제6도에 도시하는 것처럼 이온 주입 방식이다. (63)은 1층째의 다결정 실리콘으로 이루어지는 제1의 게이트 전극, (64)는 2층째의 다결정 실리콘을 1층째의 다결정 실리콘의 사이에 형성하여 이루어지는 제2의 게이트 전극이고, 1층째 게이트 전극의 사이에도 트랜지스터를 형성하여 집적도를 높이고 있다. 이들의 전극의 안에, 소정의 전극곁에는 이온 을 주입하여 임계 전압(threshold voltage)을 변화시키고 있다(도면중의 사선부). 또한 (65)는 비트선인 금속, (66)은 확산층 및 MOS 트랜지스터를 형성하기 위한 산화막의 단차, (67)은 확산층(66)을 비트선(65)에 접속하는 접촉 홀을 나타낸다. 다시 (68)은 워드선, (69)는 직렬 접속된 메모리 셀군의 선택선이다. 이 ROM은 메모리 셀이 되는 MOS 트랜지스터가 접지선에 대해서 직렬 접속되고, 이 직렬의 메모리 셀군이 비트선에 병렬로 접속되는 직병렬 형이다.

이와 같이 일반적인 ROM에 있어서는 비트선과 접지간의 임피던스가 접촉 홀, 확산층, 이온 주입의 유무에 의해서 변화하므로, 비트선 및 열 선택 회로를 통해서 이 임피던스의 비교를 행하여 데이타를 인출하고 있다.

통상 디자인 룰은 제조 공정중의 포토에칭 정밀도에 의해 결정된다. 따라서 예컨대 2㎛ 룰의 경우는 게이트 전극의 폭이 2㎛, 콘덕트 홀이 2㎛과 기본 칫수가 2㎛에 결정된다. 그러나 포토에칭 공정이 겹치는 부분, 예컨대 제5도에 있어서의 접촉 홀(61)과 산화막의 단차(62) 및 비트선이 되는 금속(60)과 겹치는 부분에 대해서는 먼저 형성된 산화막 및 게이트 전극(59)에 대하여 접촉 홀을 맞추거나 또는 접촉 홀에 금속을 맞추거나 하는 일이 행하여지는등, 맞춤의 정밀도 문제가 발생한다. 따라서 제5도에 도시하는 것처럼 산화막(62) 및 게이트 전극(59)과 접촉 홀의 사이에는 맞춤 정밀도나 산화막 형성시의 칫수 변화를 고려한 여유가 필요하게 된다. 그 결과 디자인 룰이 2㎛일지라도 접촉 홀부의 산화막의 단차, 즉 확산층의 칫수는 접촉 홀과의 맞춤 정밀도때문에 2㎛보다 커지고 5㎛ 정도로 2배 이상이 되어버린다. 또한 접촉 홀 형성후 이온 주입에 의해 확산층을 만들어 접촉 홀과 산화막의 맞춤을 무시할 수 있는 방법이라도 접촉 홀과 금속의 맞춤정밀도의 문제가 동일하게 발생해버린다. 이 금속으로서 일반적으로 Al(알루미늄)이 사용되며 이 경우 Al의 입자가 크게될 뿐만 아니라 접촉부의 Al은 산화막과 동일하게 크게 되어 버린다.

또한 제6도에 도시되는 직병렬형의 ROM은 제1게이트 전극, 제2게이트 전극의 2층 게이트로 하여 집적도를 높이고 있으나 데이타로서 이온 주입하는(도면중의 사선부) 마스크와 게이트 전극부의 맞춤 여유가 필요하여 디자인 룰의 최소치로 배치할 수는 없다. 또한 제6도에서는 접촉부에 있어서 직렬군 4개를 1개의 접촉으로 접속하고 있기 때문에 메모리 셀부의 산화막, 즉 채널폭은 최소치로 만드는 것은 가능하게 한다. 그러나 2개의 선택선에 의해 2개의 직렬군의 1개를 선택하기 위해 한쪽의 선택선하에 이온 주입을 행하는 공핍(depletion)형의 MOS 트랜지스터를 만들고, 다시 반대측에도 동일하게 직렬군이 선택 회로를 개재하여 2개 접속되어 있기 때문에 비트선에는 접촉부의 확산층의 용량과 2개의 공핍형 MOS 트랜지스터의 용량이 접속되는 형이 된다. 요컨대 한쪽편 2개의 직렬군은 접속하기 때문에 접촉부에는 2개의 직렬군의 분리부까지 맞추면 디자인 룰의 최소 칫수의 3배이상 면적의 확산층이 이루어지고, 상술의 MOS 트랜지스터부를 맞추면 채널폭을 최소로 할 수 있음에도 불구하고 비트선의 부하는 매우 크게 되어 버린다.

이와 같이 직병렬형은 MOS 트랜지스터가 직렬이 되기 때문에 비트선으로부터 접지선까지의 임피던스가 높아지고, 일반적으로 병렬형보다 동작 속도가 느리게 되어버린다. 다시, 상술과 같이 비트선 부하가 크게 되는 현상으로 다시 동작속도의 저하를 초래해버린다. 또한 병렬형이라도 제5도와 같은 구성에서는 비트선에 접속하는 복수의 메모리 셀의 1/2수의 접촉부가 부하용량으로서 1개의 비트선에 접속되기 때문에 대용량화에 의해서 동작 속도의 저하로 되어버린다.

본 발명은 이와 같은 비트선의 부하용량의 개선을 행하므로서 동작 속도를 고속화하는 한편 집적도를 향상시킨 반도체 집적 회로를 얻는 것을 목적으로 한다.

제1도는 본 발명의 실시예이고, 제1비트선이 다결정 실리콘으로 이루어지는 구성예이다. (1)은 게이트 전극이 되는 워드선, (2)는 불순물이 확산된 다결정 실리콘으로 이루어지는 제1비트선, (3)은 불순물이 확산된 다결정 실리콘으로 이루어지고 메모리 셀인 MOS 트랜지스터의 소오스에 접속하기 위한 제1전원선, (4)는 금속으로 이루어지는 제2비트선, (5)는 Al 등의 금속으로 이루어지고 (3)을 개재하여 MOS 트랜지스터의 소오스에 접속하기 위한 제2전원선, (6)은 제1비트선의 다결정 실리콘과 제2비트선의 다결정 실리콘과 제2비트선의 금속을 접속하기 위한 접촉 홀, (7)은 제1비트선의 다결정 실리콘과 MOS 트랜지스터의 드레인이 되는 확산층을 매몰 접촉으로 접속하기 위한 홀, (8)은 제2비트선에 접속하는 제1비트선을 선택하는 선택 회로를 만드는 산화막의 단차, (9)는 제1비트선의 선택선인 게이트 전극, (10)은 메모리 셀인 MOS 트랜지스터 형성용의 산화막의 단차이다.

제1도는 메모리 셀 어레이의 일부를 도시하는 평면도이며 제3도에 그 단면을 나타내는 도면을 도시한다. 제3도에 있어서 (21)은 보호막, (22)는 제1도의 제2비트선(4), 제2의 전원선(5)에 상당하는 금속의 배선층, (23)은 금속의 배선층(22)과 제1도의 제1비트선(2), 제1의 전원선(3)에 상당하는 다결정 실리콘의 배선층(24)과의 사이의 층간 절연막, (25)는 다결정 실리콘 배선층(24)과 게이트 전극(26)의 층간 절연막, (27)은 MOS 트랜지스터를 형성하는 게이트 산화막, (28)은 다결정 실리콘 배선층(24)과 확산층(30)을 매몰 접촉으로 접속하는 홀의 단차, (29)는 확산층, (31)은 실리콘 기판이다.

여기서 매몰 접촉의 작성 방법의 일예에 대해서 간단하게 설명하면 MOS 트랜지스터 형성용의 산화막 형성후, 게이트 산화막을 입히고, 다음에 게이트 전극과 워드선을 형성하는 물질(예컨대 폴리실리콘)을 전면에 입히고, 다시 그 물질위에 산화막을 입힌다. 다음에 게이트 전극의 포토에칭을 행하고 그후 소오스·드레인을 열확산 또는 이온 주입에 의해 형성한다. 그리고 전면에 산화막을 입히면 게이트 전극의 위는 상술의 산화막이 남아있기 때문에 확산층의 위보다 두껍게 된다. 이 상태로 미세 MOS 트랜지스터 기술로 사용되는 LDD 구조를 만들때 게이트 전극의 측벽에 산화막을 남기는 기술과 동일한 기술을 사용하여 매몰용 홀에 있어서 포토에칭을 행한다. 그위에 다결정 실리콘을 입혀 포토에칭으로 패턴 헝성한다. 그후는 통상 MOS 트랜지스터 구조와 동일하게 층간 절연막, 접촉 홀, 금속으로 이어진다.

이와 같은 매몰 접촉은 상술한 것처럼 게이트 전극상에 두껍게 산화막을 입히고, 또한 게이트 전극 측벽에 산화막을 남겨서 홀을 내기 위해 게이트 전극 및 확산층에 대해 자기정합으로 구멍 뚫리게 된다. 따라서 게이트 전극 및 확산층과의 맞춤 여유를 전혀 필요로 하지 않고 디자인 룰의 최소치로 게이트 전극, 확산층, 다결정 실리콘의 배선층의 패턴을 형성할 수 있다.

그러나 다결정 실리콘은 금속에 비해 저항이 높기 때문에 형상비가 크게 되어버린 경우에는 저항치를 무시할 수 없게 된다. 그래서 제1도의 (8), (9)로 표시되는 제1비트선 선택 회로를 개재하여 금속인 제2비트선에 접속한다. 이 선택 회로는 상술한 것처럼 다결정 실리콘의 저항치와 메모리 셀인 MOS 트랜지스터의 임피던스를 고려하여 배치하면 좋고 또한 수개의 MOS 트랜지스터가 가해지는 것뿐이고 큰 면적 증가가 되지 는 않는다.

다시 제1도에 도시하는 것처럼 선택 회로의 MOS 트랜지스터는 좌측 2개의 MOS 트랜지스터 형성용의 산화막(8)에 의해서 1개의 제1비트선에 1개 형성된다. 그리고, 이 (2)의 MOS 트랜지스터에 매몰 접촉된 넓은 폴리실리콘층을 개재하여 제2비트선이 접속된다. 따라서 금속과 제1비트선 선택 회로를 접속하는 접촉 홀부의 크기나 금속 배선폭이 메모리 셀의 크기에 영향을 주는 일은 없다.

여기서 제2비트선에는 제2비트선인 금속과 확산층 기판 및 게이트 전극(2)과의 사이의 기생 용량과 선택된 1개의 제1비트선에 기생하는 메모리 셀의 확산층과 기판 사이의 기생용량과 제1비트선 선택 회로의 확산층과 기판간의 기생용량으로 이루어지는 부하 용량이 붙는다. 그러나 제2비트선인 금속의 부하 용량은 층간 절연막(23)이 두꺼운 것으로 인하여 작고, 또한 종래의 것과 같거나 그 이하이다.

요컨대 메모리 셀의 확산층과 기판간의 부하가 비트선의 분할에 의해서 작아지는 현상으로 분할수에 가까운 형으로 제2비트선의 부하가 작아진다. 다만, 선택 회로의 확산층과 기판간의 용량이 가해지나 종래의 것에 비해 대폭적인 부하용량의 저하를 실현할 수 있다.

다시 제1 및 제2게이트 전극을 사용한 제6도의 직병렬형에서는 상술한 것처럼 데이타 기록의 이온 주입 마스크와 게이트 전극과의 맞춤 정밀도가 각각의 게이트 전극에 필요하게 되나 미세화가 진보한 경우는 본 발명처럼 자기정합형으로 메모리 셀을 형성하는 쪽이 유리하고 메모리 셀 사이즈도 작게하는 것이 가능하다.

여태까지 비트선에 대해서 설명해왔으나 제1도에 도시되는 것처럼, 전원선도 분할할 수 있다. 메모리 셀 인 N채널 MOS 트랜지스터의 소오스에는 제1전원선이 되는 폴리실리콘이 제3비트선과 동일하게 매몰 접촉으로 접속된다. 그리고 이 제1전원선인 폴리실리콘은 2층째의 제2전원선이 되는 금속에 접촉된다.

이와 같이 게이트 전극, 제1비트선, 제1의 전원선을 모두 폴리실리콘으로 형성하는 일로 인해 메모리 셀에 직접 접촉하는 부분은 모두 폴리실리콘으로 할 수가 있다. 따라서 상술의 제조 공정예처럼, 제1비트 선, 제1전원선을 MOS 트랜지스터의 소오스·드레인에 매몰 접촉에 의해서 자기정합적으로 접속할 수가 있다. 따라서 디자인 칫수의 최소치로 폴리실리콘 배선이 형성되는 동시에 메모리 셀 어레이도 이 최소 첫 수로 형성되어지는 것이 되고 평면적으로는 최소 메모리 셀의 크기를 얻을 수 있다.

또한, 실시예에서는 제1비트선과 제2비트선을 2층 구조로 하고 있다. 비트선에 Al을 사용한 경우 입자가 클 것, 주변부와의 맞춤 여유를 필요로 하는 것등에서 일반적으로 큰 디자인 칫수로 되어버리는 문제가 있다.

그러나 본 발명에 있어서는 2층째에 Al인 제2비트선을 사용하기 때문에 메모리 셀 사이즈에 Al의 디자인 칫수가 영향을

다시, 메모리 셀이 되는 MOS 트랜지스터의 소오스에 접속하는 전원선은 제1도에 도시되는 것처럼 가로 방향의 복수의 MOS 트랜지스터 공통의 소오스가 되는 확산층에 매몰 접촉 홀로 접속하기 때문에 복수개(예컨대 16개)의 비트선에 대해서 1개의 전원선이 있으면 좋고, 크게 면적을 차지하는 것은 아니다.

따라서 본 발명에 의한 반도체 기억 장치는 디자인 칫수의 최소치를 사용하여 할 수 있는 최소 면적의 메모리 셀 어레이를 제공할 수 있다. 또한 메모리 셀 크기나 디자인 칫수가 최소로 할 수 있는 것은 기생 용량의 저감에 관계가 있다. 다시 비트선을 분할하여 선택 회로로 선택한 제1비트선만을 저저항의 금속으로 이루어지는 제2비트선에 접속하고 있기 때문에 제2비트선의 부하 용량은 매우 작아진다. 따라서 본 발명 의 반도체 기억 장치는 판독 동작도 고속화할 수 있다.

또한 지금까지 설명에 사용하고 있었던 배선의 폴리실리콘은 고융점 금속을 폴리실리콘 위에 형성하는 폴리시드 구조를 포함하는 것이다. 예컨대 게이트 전극을 폴리시드 구조로 하고 제1비트선에 폴리실리콘으로 하거나 그 반대하거나 해도 좋다. 또한 제1비트선을 금속으로 해도 좋다. 다만 이 경우는 폴리실리콘을 사용한 경우에 비해 비트선의 칫수는 커지나, MOS 트랜지스터의 소오스·드레인에의 접속은 자기정합적으로 행하므로서 이 금속의 최소 칫수로 비트선이 형성된다.

다시 제1도에서는 2개의 제1비트선을 선택 회로를 개재하여 1개의 제2비트선에 접속하고 있으나 몇개 라도 상관없다.

또한 2조의 제1비트선 선택 회로를 동일 장소에 배치하여 제2비트선의 부하를 감소시켜도 좋다. 다시 제1비트선의 중간에 선택 회로 배치하여 제1비트선의 임피던스를 내리도록 하여도 좋다. 다시 제1전원선의 임피던스를 내리기 위해 제1전원선의 길이를 제1비트선보다 짧게하여 금속에 접속하여도 좋다.

제1도 및 제3도에 본 발명을 설명해왔으나 좀더 전체가 보이도록 회로도의 구성으로 제5도에 그 실시예를 도시한다. 제4도에 있어서 (32)는 비트선으로부터의 데이타를 검출하는 감지 증폭기의 일예, (36), (37), (38)은 P채널 MOS 트랜지스터, (39), (40), (41)은 N채널 MOS 트랜지스터, (42)는 제2비트선(56)을 선택하는 N채널 MOS 트랜지스터, (43)은 열 디코더 출력 신호, (48 내지 51)은 제1비트선 선택용의 N채널 MOS 트랜지스터, (44 내지 47)은 동일하게 선택 신호, (54), (55)는 메모리 셀인 N채널 MOS 트랜지스터, (52), (53)은 워드선이다. 예컨대 어드레스 신호에 의해서 열 디코더 출력신호(43)가 고레벨이 되면 제2비트선(56)이 선택되고, 동일하게 워드선(52)이 고레벨, 선택선(44)이 고레벨이 되면 메모리 셀(54)이 선택된다. 이때 예컨대 메모리 셀(54)이 MOS 트랜지스터로서 작용하고 있듯이 데이타로서 만들어 넣어졌을 경우 P채널 MOS 트랜지스터(38)로부터 N채널 MOS 트랜지스터(41)를 통하여 제2행선(56)의 부하 용량에 전류가 흘러 데이타 검출 부근까지 전위가 상승한다. 여기서 (34)는 판독 동작을 제어하는 신호이고 판독시는 저레벨이 된다. 그리고 P채널 MOS 트랜지스터 (39)와 N채널 MOS 트랜지스터(40)로 데이타 검출점의 제2비트선의 전위가 결정되고 (56)이 낮은 경우에는 N채널 MOS 트랜지스터 (41)의 게이트 전위가 높아져 제2비트선(56)을 충전한다. 제2비트선(56)이 검출전위 부근에 도달하면 P채널 MOS 트랜지스터(38)에 메모리 셀(54)에 흐르는 전류가 흐르고, 이 전류를 비교회로인 P채널 MOS 트랜지스터(36)로 기준 전류를 나타내는 입력 신호(33) 및 N채널 MOS 트랜지스터 (39)에 의해 비교하고, 상술한 것처럼 메모리 셀이 MOS 트랜지스터로서 작용하고 있을 경우, 감지 증폭기 출력 (35)은 고레벨이 된다.

또한 메모리 셀이 MOS 트랜지스터와 동작하지 않는 데이타의 기록으로는 P채널 MOS 트랜지스터(38, 36)는 전류가 흐르지 않고 기준 전류에 의해 감지 증폭기 출력(35)은 저레벨이 되는 것에 의해서 그 값의 데이타를 기억 및 판독해내는 것이다. 제5도에서는 설명을 간단히 하기 위해 제2비트선이 1개, 제1비트선이 4개의 회로에 대해서 설명하였으나 이것들이 증가한 경우에 대해서도 동작은 이해할 수 있을 것이다. 간단하게 데이타에 대한 감지 증폭기 및 행선의 동작을 설명하였으나 데이타의 판독은 메모리 셀의 상태에 의해서 행선의 전위가 검출전위 부근까지 변화하고 그리고 메모리 셀의 전류를 검출하는 것이며 감지 증폭기의 동작속도는 행선의 전위 변화 시간에서 거의 결정되어버린다. 따라서 본 발명처럼 행선의 부하가 대폭으로 적고 병렬형인 것에 의한 메모리 셀의 임피던스의 낮음에 의해 고속도인 데이타 판독동작이 실현될 수 있는 것은 명백하다. 또한 이 판독 동작에 대해서도 메모리 셀이 작아지는 것은 효과가 있고, 즉 열선 및 행선의 길이가 짧아지는 것에 의해 저항, 부하 용량의 저하에 의해서 열선은 선택 동작의 속도 향상, 행선은 판독 동작의 속도향상과, 보다 고속도인 반도체 기억 장치를 실현할 수 있다. 또한 이상의 실시예에서는 마스크 ROM을 사용하여 설명을 하였으나 이것에 한정되는 것이 아니고 본 발명은 비트선을 소유하는 반도체 기억 장치에 모두 적용할 수 있는 것이다.

이상 본 발명에 의하면 비트선을 다결정 실리콘으로 이루어지는 제1비트선과 금속으로 이루어지는 제2비트선의 2개로 구성하고 제1비트선에 매몰 접촉 또는 자기정합적으로 접촉 구멍을 뚫어 메모리 셀과 접속하는 것으로서 메모리 셀의 사이즈도 디자인 룰의 최소 칫수로 하는 것이 가능하며 칩 사이즈의 축소에 의해 염가인 반도체 기억 장치를 얻을 수가 있다. 또한 제1비트선을 선택 회로를 개재하여 제2비트선에 접속하는 것으로서 비트선의 부하 용량을 면적을 거의 증가하는 일 없이 대폭으로 감소할 수 있고, 그 위에 상술의 칩 크기의 축소와 합쳐서 선택계 및 판독 시간의 단축을 행할 수 있으며 고속도인 반도체 기억 장치를 얻을 수가 있다. 그 위에 메모리 셀 어레이가 자기정합에 의해 만들어지기 때문에 제조상에도 하등의 고려하는 일없이 사용재료에 대한 제조품의 비율이 높고 미세화에 적합한 집적 회로로서 용량이 큰 반도체 기억 장치의 실현을 가능하게 할 수 있다.

Claims

MOS 트랜지스터(54, 55)를 포함하는 메모리 셀이 행렬로 배치되는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 열방향에 배치되는 워드선(52, 53)과, 상기 메모리 셀 어레이의 행방향에 배치되어, 복수의 상기 MOS 트랜지스터(54, 55)의 소오스 혹은 드레인의 한쪽과 접속되는 복수개의 제1비트선(57, 58)과, 상기 MOS 트랜지스터(54, 55)의 소오스 혹은 드레인의 다른쪽에 접속되는 전원선과, 상기 제1비트선을 선택하는 제1선택 회로(48, 49, 50, 51)와, 상기 메모리 셀 어레이에 배치되어, 상기 제1선택 회로(48, 49, 50, 51)에 의해 선택된 상기 제1비트선(57, 58)이 접속되는 비트선(56)과, 상기 제2비트선(56)을 선택하는 제2선택 회로(42)와, 상기 제2선택 회로(42)에 의해 선택된 상기 제2비트선(56)이 접속되어, 상기 워드선(52, 53)에 의해 선택된 메모리 셀의 기억 데이타를 상기 제1비트선(57, 58) 상기 제2비트선(56)을 끼워 판독해내는 감지 증폭 (32)를 구비하고, 상기 제1비트선(57, 58)의 상기 메모리 셀 어레이의 길이를 상기 제2비트 선(56)의 상기 메모리 셀 어레이의 길이보다 짧게 하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 워드선(52, 53)은 메모리 셀을 구성하는 상기 트랜지스터의 게이트 전극으로 되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제1비트선(57, 58)은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제1비트선(57, 58)은 금속으로 이루어지는 것을 특징으로 하는 반도체 기억장치.
제3항에 있어서, 상기 제1비트선(57, 58)은 메모리 셀을 구성하는 상기 MOS 트랜지스터(54, 55)의 소오스 혹은 드레인의 한쪽과 자기정합적으로 형성된 접촉을 홀에 의해 접속되는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 제1비트선(57, 58)은 메모리 셀을 구성하는 상기 MOS 트랜지스터(54, 55)의 소오스 혹은 드레인의 한쪽과 자기정합적으로 형성된 접촉 홀에 의패 접속되는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 제2비트선(56)은 금속으로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제1비트선(57, 58)과 상기 제2비트선(56)은 절연막을 개재하여 2층으로 구성되는 것을 특징으로 하는 반도체 기억 장치
제7항에 있어서, 상기 제1비트선(57, 58)과 상기 제2비트선(56)은 절연막을 개재하여 2층으로 구성되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 전원선은 상기 제1의 비트선(57, 58)과 평행하게 배치되는 것을 특징으로 하는 반도체 기억 장치.
제10항에 있어서, 상기 전원선은, 복수개의 상기 MOS 트랜지스터의 소오스 혹은 드레인의 다른쪽에 접속되는 제1의 전원선과 그 제1의 전원선에서 접촉 홀을 거쳐 접속되는 제2전원선을 구비하는 것을 특징으로 하는 반도체 기억 장치.
제11항에 있어서, 상기 제1비트선과 상기 제1전원선은 동일한 층으로 구성되는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서, 상기 제2의 비트선과 상기 제2의 전원선은 동일한 층으로 구성되는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서, 상기 제1비트선 및 상기 제1전원선은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
제11항에 있어서, 상기 제1전원선은 상기 MOS 트랜지스터의 소오스 혹은 드레인의 다른쪽과 자기 정합적으로 형성된 접촉 홀에 의해 접속되는 것을 특징으로 하는 반도체 기억 장치.
제13항에 있어서, 상기 제2비트선 및 상기 제2전원선은 금속으로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서 상기 제1선택 회로는, 소오스 혹은 드레인의 다른쪽에 상기 제1비트선이 접속되고, 동시에 게이트 전극에 비트선의 선택 신호가 공급되는 복수개의 MOS 트랜지스터로 이루어지고, 그 복수개의 MOS 트랜지스터의 소오스 혹은 드레인의 다른쪽은 공통 접속되어 상기 제2비트선에 접속되는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 메모리 셀은 판독 전용 메모리(ROM) 셀인 것을 특징으로 하는 반도체 기억 장치.