JPH05198775A - 半導体読み出し専用メモリ - Google Patents

Abstract

(57)【要約】 【構成】拡散副ビット線と拡散副仮想グランド線とが交
互に配され、拡散副仮想グランド線の一部をソースと
し、拡散副ビット線の一部をドレインとするＭＯＳＦＥ
Ｔのメモリセルアレイが形成されているＲＯＭ。拡散副
ビット線は複数の群に分割されている。その群に各々接
続される金属主ビット線と各拡散副ビット線との間には
選択用ＭＯＳＦＥＴが設けられている。金属主仮想グラ
ンド線は拡散仮想グラント線に直接接続されている。 【効果】階層ビット線方式ＲＯＭにおいて、読み出すメ
モリセルの位置にかかわりなく、読みだし電流に対する
抵抗値が一定になる。読みだし電流の経由するＭＯＳＦ
ＥＴ数が減少し、その寄生抵抗が低減される。読みだし
電流が大きくなる。ＲＯＭの高速読み出しが可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体読み出し専用メモ
リに関し、特に、メモリセルを構成するＭＯＳＦＥＴが
並列に接続されている半導体読み出し専用メモリに関す
る。

【０００２】

【従来の技術】従来から広く用いられている半導体読み
出し専用メモリ（以下では、単にＲＯＭと称することも
ある）の等価回路を図４に示す。このＲＯＭは、ワード
線１と交差する複数本のビット線２に対して、ＭＯＳＦ
ＥＴから成るメモリセル３を並列に接続した横型ＲＯＭ
に構成されている。各ビット線２の配線材料としては、
金属を用いたもの、あるいは拡散を用いたものが知られ
ている（前者を金属ビット線、後者を拡散ビット線と呼
ぶ）。

【０００３】また、メモリセルを高密度化するために、
図５に示すように、ビット線を主ビット線Ｍｂ_l、Ｍｂ
_l+1、…と、副ビット線ｂｍ_2l、ｂｍ_2l+1、…とから成
る階層構造とする方式（以下、階層ビット線方式と呼
ぶ）が提案されている（特願昭６３−７５３００号）。
この階層ビット線方式では、各メモリセルＭｍ_2l.2等は
隣．り合う２本の副ビット線の間に並列に接続され、そ
れらは交互に奇バンクＢｍ_2l-1、…と偶バンクＢｍ_2l、
…の２グループに分けられている。これらのバンクを選
択するために、副ビット線の両端にはバンク選択用のＭ
ＯＳＦＥＴＱＯ_m.2l、ＱＥ_m.2l、…が設けられており、
これらのバンク選択用ＭＯＳＦＥＴにはバンク選択線Ｂ
Ｏ_m、ＢＥ_mが接続されている。また、主ビット線Ｍ
ｂ_l、Ｍｂ_l+1、…は、センスアンプＳＡ_l等に、又はＭ
ＯＳＦＥＴＱ_l+1等を介してＧＮＤに接続されている。

【０００４】階層ビット線方式のＲＯＭは図４に示した
一般的な横型ＲＯＭに対し、主ビット線の配線ピッチを
２倍にすることができ、また、ビット線における寄生容
量を減少することができるという特長を有する。さら
に、特に拡散ビット線方式の場合には、ビット線の配線
抵抗を大幅に低減することができるという特長も有して
いる。

【０００５】

【発明が解決しようとする課題】しかし、図５に示した
階層ビット線方式において、ビット線に拡散ビット線を
用いた場合、後述するようにバンク内のメモリセルの位
置による拡散抵抗の差が大きくなり、情報読み出しのた
めの読みだし電流がメモリセルの位置に応じて大きく変
化するいう問題がある。

【０００６】また、拡散抵抗の値が大きいので読みだし
電流の値が小さく、高速読み出しには適さないという問
題がある。

【０００７】例えば、バンク選択線ＢＯ_mをハイ、他の
バンク選択線ＢＥ_mをロー、ワード線ＷＬ₁をハイとして
メモリセルＭｍ_2l.1から情報を読み出す場合を考える。
この場合には、主ビット線Ｍｂ_lに接続されたトランジ
スタＱ_l（不図示）の制御信号ＶＧはローとされ、隣接
する主ビット線Ｍｂ_l-1に接続されたトランジスタＱ_l-1
の制御信号ＶＧはハイとされており、主ビット線Ｍｂ
_l-1はＧＮＤされている。従って、この場合の回路は図
４に示すようになる。読みだし電流ｉは、主ビット線Ｍ
ｂ_l→バンク選択用のＭＯＳＦＥＴＱＯ_m.2l-1→副ビッ
ト線ｂ_m.2l-1→メモリセルＭｍ_2l.1→副ビット線ｂ
_m.2l-2→主ビット線Ｍｂ_l-1→バンク選択用ＭＯＳＦＥ
ＴＱＯ_m.2l-2の経路を通って流れる。この経路中の副ビ
ット線ｂ_m.2l-1及び副ビット線ｂ_m.2l-2の拡散抵抗は、
そのセル間毎の抵抗値をｒとすると、合計の抵抗値は２
ｒとなる。選択するメモリセルの位置によっては、この
合計の抵抗値は最大で２ｎｒとなる。

【０００８】このように、図５のＲＯＭでは、情報を読
み出すべきメモリセルの位置によって拡散抵抗の値が大
きく異なる。また、読みだし電流の経由するトランジス
タ数は３段であり、バンク選択用ＭＯＳＦＥＴを用いな
い方式（読みだし電流の経由するトランジスタ数は１段
である）に比較して、放電能力が低い。

【０００９】本発明はこのような現状に鑑みてなされた
ものであり、その目的とするところは、上記欠点を解消
し、高密度であり、なおかつ高速読み出しの可能なＲＯ
Ｍを提供することにある。

【００１０】

【課題を解決するための手段】本発明の半導体読み出し
専用メモリは、平行に配列された複数の第１の仮想グラ
ンド線と、各々が該第１の仮想グランド線の隣り合う２
本の間に設けられた複数の第１のビット線と、該第１の
仮想グランド線の一部をソースとし、該第１のビット線
の一部をドレインとするＭＯＳ型トランジスタから構成
されるメモリセルアレイと、を備え、該複数の第１のビ
ット線は複数のビット線群に分割されており、更に、該
複数のビット線群に各々接続された第２のビット線と、
該複数の第１の仮想グランド線に各々接続された第２の
仮想グランド線と、該ビット線群に接続される該第２の
ビット線と該ビット線群を構成する第１のビット線との
間に設けられたスイッチング素子と、を備えており、そ
のことにより上記目的が達成される。

【００１１】前記第１の仮想グラント線と前記第１のビ
ット線は、半導体基板中に形成された不純物拡散領域で
あり、前記第２の仮想グラント線と前記第２のビット線
は、金属配線であることが好ましい。

【００１２】

【実施例】本発明を実施例について以下に説明する。

【００１３】図１に本発明の一実施例であるＲＯＭの回
路の一部を示す。また、図２に本実施例の半導体基板表
面のパターン図を示す。本実施例のＲＯＭも基本的には
階層ビット線方式を採用しており、ビット線はシリコン
基板中に形成された不純物拡散層（以下「拡散層」と略
記する）からなる副ビット線ＳＢ₁、ＳＢ₂、…と、シリ
コン基板上に形成された層間絶縁膜（不図示）上に設け
られた金属（アルミ）配線からなる主ビット線ＭＢ₁、
…とによって構成されている。副ビット線ＳＢ₁、Ｓ
Ｂ₂、…の抵抗に比較して、主ビット線ＭＢ₁、…の抵抗
値は実質的に無視される。なお、各主ビット線ＭＢ₁、
…は、センスアンプ（図１及び図２に於いて不図示）に
接続されている。

【００１４】本実施例の各主ビット線（例えば、Ｍ
Ｂ₁）には、４本の副ビット線（例えば、ＳＢ₁、Ｓ
Ｂ₂、ＳＢ₃及びＳＢ₄）の各々の一端が、後述するスイ
ッチング素子を介して接続されている。拡散層からなる
副仮想グランド線ＳＧ₁、ＳＧ₂、…は、各副ビット線Ｓ
Ｂ₁、ＳＢ₂、…と交互に配列されている。金属（アル
ミ）配線からなる主仮想グランド線ＭＧ₁、ＭＧ₂、…
は、層間絶縁膜（不図示）上に設けられる。各副仮想グ
ランド線ＳＧ₁、ＳＧ₂、…と主仮想グランド線ＭＧ₁、
ＭＧ₂、…とは、その層間絶縁膜中に設けられたコンタ
クト穴ＣＧ（図２）を介して直接に接続されている。

【００１５】図２に示されるように、本実施例のメモリ
セルは、副ビット線ＳＢ₁、ＳＢ₂、…、及び副仮想グラ
ンド線ＳＧ₁、ＳＧ₂、…として機能する拡散層の一部を
ソース／ドレイン領域とするＭＯＳＦＥＴ（メモリセル
トランジスタ）である。より具体的には、副ビット線Ｓ
Ｂ₁、ＳＢ₂、…の一部が、メモリセルトランジスタであ
るＭＯＳＦＥＴのドレイン領域として機能し、副仮想グ
ランド線ＳＧ₁、ＳＧ₂、…の一部が、そのＭＯＳＦＥＴ
のソース領域として機能する。ＭＯＳＦＥＴのゲート電
極は、副ビット線ＳＢ₁、ＳＢ₂、…及び副仮想グランド
線ＳＧ₁、ＳＧ₂、…に対して直行するワード線ＷＬ_i0か
らＷＬ_ijが兼ねている。例えば、ｋ列（１≦ｋ≦ｊ）に
属する複数のメモリセルのゲート電極は、共通のワード
線ＷＬ_kが兼ねている。

【００１６】副ビット線ＳＢ₁、ＳＢ₂、ＳＢ₃及びＳＢ₄
の一端には、各々、バンク選択用ＭＯＳＦＥＴＢＳ
Ｏ₁、ＢＳＯ₂、ＢＳＯ₃及びＢＳＯ₄が接続されている。
より具体的に言えば、図２に示されるように、副ビット
線ＳＢ₁、ＳＢ₂、ＳＢ₃及びＳＢ₄の一端をソース／ドレ
イン領域の一方とし、主ビット線ＭＢ₁に接続されてい
る拡散領域ＤＢ₁をソース／ドレイン領域の他方とする
バンク選択用ＭＯＳＦＥＴＢＳＯ₁、ＢＳＯ₂、ＢＳＯ₃
及びＢＳＯ₄が設けられている。バンク選択用ＭＯＳＦ
ＥＴＢＳＯ₁、ＢＳＯ₂、ＢＳＯ₃及びＢＳＯ₄のゲート電
極は、各々、バンク選択線ＢＳＥＬｉ０₁、ＢＳＥＬｉ
₂₃、ＢＳＥＬｉ₄₅及びＢＳＥＬｉ₆₇が兼ねている。

【００１７】なお、副ビット線ＳＢ₁、ＳＢ₂、…の他端
には、バンク選択用ＭＯＳＦＥＴ等の素子は接続されて
いない。

【００１８】このような構成のＲＯＭに於いて、一例と
して、ワード線ＷＬ_ik（１≦ｋ≦ｊ）、副ビット線ＳＢ
₂及び副仮想クランド線ＳＧ₂に接続されたメモリセルＭ
ｍ_2kから情報を読み出す場合を考える。この場合には、
バンク選択線ＢＳＥＬｉ₂₃をハイ、他のバンク選択線Ｂ
ＳＥＬｉ₀₁、ＢＡＥＬｉ₄₅及びＢＳＥＬｉ₆₇をローと
し、また、ワード線ＷＬ_ikをハイとする。更に、選択す
るメモリセルＭｍ_2nのＭＯＳＦＥＴのソース領域に接続
されている仮想グランド線ＳＧ₂をグランドに接続す
る。

【００１９】この場合の回路は、図３に示すようにな
る。読みだし電流ｉは、主ビット線ＭＢ₁→バンク選択
用のＭＯＳＦＥＴＢＳＯ₂→副ビット線ＳＢ₂→選択され
たメモリセルＭｍ_2k→副グランドＳＧ₂→主グラント線
ＭＧ₂の経路を通ってグランドに流れる。この経路中の
副ビット線ＳＢ₂及び副仮想グランド線ＳＧ₂の拡散抵抗
を、各々、Ｒ１及びＲ２とすると、合計の抵抗値はＲ１
＋Ｒ２（＝ｎｒ）となる。この抵抗値は、メモリセルの
位置に依存せず、一定である。

【００２０】このように、情報を読み出すべきメモリセ
ルの位置に拘らず、副ビット線ＳＢ₁、ＳＢ₂、…及び副
仮想グラント線ＳＧ₁、ＳＧ₂、…の拡散抵抗の値の合計
は、常に一定であるので、メモリセルの位置が変わって
も読みだし電流ｉの値は変動せず一定である。しかも、
拡散抵抗の値は前述の従来例の場合の拡散抵抗の最大値
（２ｎｒ）の２分の１となるので、読みだし電流ｉの値
が大きくなる。

【００２１】また、読みだし電流ｉの経由するトランジ
スタが２段（バンク選択用ＭＯＳＦＥＴ及びメモリセル
トランジスタの２個）であるので、トランジスタによる
寄生抵抗が減少し、読みだし電流が更に増加する。この
ため、高速動作が可能となり、広い動作マージンが生ま
れる。

【００２２】なお、上記実施例ではマスクＲＯＭを例と
して挙げたが、本発明はＥＰＲＯＭ、Ｅ²ＰＲＯＭな
ど、複数のメモリセルをマトリクス状に配置されている
あらゆる半導体読み出し専用メモリに適用することが可
能である。

【００２３】

【発明の効果】以上説明した通り、本発明によれば、読
み出されるメモリセルの位置にかかわりなく、読み出し
電流に対する抵抗値が一定となる。このため、特に拡散
ビット線方式の場合、従来では読み出すメモリセルの位
置によって抵抗値が変わるために最小抵抗値を基準に読
み出し電流の値を設定せざるを得なかったのに対し、本
発明により、大きな読み出し電流を用いることができる
ようになる。

【００２４】また、読みだし電流の経由するトランジス
タが２段であるので、トランジスタによる寄生抵抗が減
少し、読みだし電流が増加する。

【００２５】これにより、読み出し動作が高速化される
とともに、広い動作マージンを確保できるため、安定し
た読み出し動作が保証される。

【図面の簡単な説明】

【図１】本発明の一実施例であるＲＯＭの一部を示す回
路図である。

【図２】その実施例を拡散ビット線方式で実施した場合
のパターン図である。

【図３】その実施例に於いてメモリセルから情報を読み
出す際の電流の流れを模式的に示す回路図である。

【図４】従来のＲＯＭの回路図である。

【図５】従来の階層ビット線方式のＲＯＭの回路図であ
る。

【図６】図５の従来のＲＯＭに於いてメモリセルから情
報を読み出す際の電流の流れを模式的に示す回路図であ
る。

【符号の説明】

ＭＢ_i 主ビット線（第２のビット線） ＳＢ_i 副ビット線（第１のビット線） ＭＧ_i 主仮想グランド線（第２の仮想グランド線） ＳＧ_i 副仮想グランド線（第１の仮想グラント線）

Claims (1)

【特許請求の範囲】
1. 【請求項１】平行に配列された複数の第１の仮想グラン
   ド線と、 各々が該第１の仮想グランド線の隣り合う２本の間に設
   けられた複数の第１のビット線と、 該第１の仮想グランド線の一部をソースとし、該第１の
   ビット線の一部をドレインとするＭＯＳ型トランジスタ
   から構成されるメモリセルアレイと、を備え、 該複数の第１のビット線は複数のビット線群に分割され
   ており、 更に、 該複数のビット線群に各々接続された第２のビット線
   と、 該複数の第１の仮想グランド線に各々接続された第２の
   仮想グランド線と、 該ビット線群に接続される該第２のビット線と該ビット
   線群を構成する第１のビット線との間に設けられたスイ
   ッチング素子と、 を備えた半導体読み出し専用メモリ。