JP2563803C - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は ＭＯＳトランジスタから成る半導体記憶装置におけるメモルセルア
レイ及び選択回路の構成に関する。 〔従来の技術〕 ＭＯＳトランジスタから成る半導体記憶装置は例えば第２図に示すような構成
であり、11、12はアドレス入力端子、13はデータ出力端子、14、16はアドレス入
力バッファ回路、15はＸデコーダ、17はＹデコーダ、18はメモリセルアレイ、19
は断線選択回路、20はデータ出力回路である。第２図においてあるアドレスが指
定されるＸデコーダ17によりワード線の選択がなされ１本のＸデコーダ出力線、
すなわちワード線が選択レベルとなり、又Ｙデコーダ15によりビット線の選択が なされて１本のＹデコーダ出力線が選択レベルとなりビット線選択回路19によっ
てメモリセルに接続するビット線を選択し、ワード線及びビット線の選択により
１本の出力端子に対応するメモリセルアレイ内より１コのメモリセルを選択し、
データ出力回路にてメモリセルを選択し、データ出力回路にてメモリセルに書き
込まれているデータを検出し、出力端子にデータを出力するものである。ここで
ＭＯＳトランジスタから成るメモリセルとして、製造工程中のフォトエッチング
用マスクにてデータを書き込むマスクＲＯＭ、フローティングゲート構造のＥＰ
ＲＯＭ、ＥＥＰＲＯＭがあるが、ここでは構造が簡単でわかりやすいマスクＲＯ
Ｍについて説明する。このマスクＲＯＭのメモリセルは、電子材料1986年１月、
ページ104〜108の「4ＭビットマスクＲＯＭとその応用」内の105ページ図２に記
載されているような構成であり、（１）コンタクト窓方式及び（２）拡散層方式
はビット線（論文中ではビットアルムミ線）と接地間にメモリセルが並列に接続
される構成である。拡散層方式のメモリセルを第３図に示す。１はＭＯＳトラン
ジスタのゲート材でありＸ方向の選択を行うワード、４はビート線である配線に
用いられる金属、10は拡散層及びＭＯＳトランジスタを形成するための酸化膜の
段差を表わす、６はメモリセルであるＭＯＳトランジスタドレインの端子とビッ
ト線４を接続するコンタクトホールである。第３図の構成でメモリセルでトラン
ジスタはワード線１と酸化膜10により、自己整合でソース、ドレインの拡散層が
作られ、１と10の重なる部分がＭＯＳトランジスタのチャネル部として形成され
る。この構成でデータを書き込む場合、ワード線１をはさんで図中に破線で示す
酸化膜をマスクにより厚くし、ＭＯＳトランジスタを形成しない状態を作ること
でＭＯＳトランジスタ有無によって、ビット線から接地線（図中で10を示す部分
が接地端子に接続される、反対側も同様である。）に対してメモリセルであるＭ
ＯＳトランジスタを介して経路を作るか否かによって２値の情報を記憶するもの
である。又前記論文の図３はビット線に第１ゲート電極及び第２ゲート電極によ
るＭＯＳトランジスタが接地線に対して直列に接続され、その直列となったメモ
リセル群がビット線に並列に接続される直並列のものである。これらはいずれも
ビット線と接地間のインピーダンスを、コンタクトホール、拡散層、イオン注入
の有無によって変化し、ビット線及びビット線選択回路を通してそのインピーダ
ンスの比較を行うことで データを取り出すものである。 〔発明が解決しようとする問題点〕 通常デザインルールは製造工程中のフォトエッチング精度によって決定され、
従って例えば２μｍルールの場合はゲート材の幅が２μｍ、コンタクトホールが
２μｍと、基本寸法が２μｍに決定される。しかし、フォトエッチング工程が重
なる部分、例えば第３図におけるコンタクトホール６と酸化膜の段差10、さらに
ビット線となる金属４の重なる部分については先に形成された酸化膜及びゲート
材１に対してコンタクトホールを合せる、又コンタクトホールに金属を合せる等
、合せ精度の問題が発生する。従って第３図に示すように酸化膜10及びゲート材
１とコンタクトホールの間には合せ精度又、酸化膜形成時の寸法変化を考慮した
余裕が必要となり、その結果、デザインルールが２μｍであってもコンタクトホ
ール部の酸化膜の段差、すなわち拡散層の寸法は２μｍより大きくなり、その合
せ精度から５μｍ程度と２倍以上となってしまう。又、コンタクトホール形成後
、イオン注入により拡散層を作りコンタクトホールと酸化膜の合せを無視できる
方法であっても、コンタクトホールと金属の合せ精度が同様に発生してしまう。
この金属として一般的にＡlが用いられるが、この場合Ａlの粒子が大きいことも
加味し、コンタクト部のＡＬは酸化膜同様大きくなってしまう。又前記論文の図
３に示される直並列型は前記並列型より面積が小さくなることで大容量化の方法
としで用いられているが、図３に示されるように直列となるメモリセル群を選択
回路（図中では選択線）を介してビット１線に並列接続される。従って各直列群
に必ず選択回路が必要であり、又、図３のように第１ゲート電極、第２ゲート電
極の二層ゲートとしてもデータとしてイオン注入する（図中の斜線部）マスクと
ゲート電極部の合せ余裕が必要であり、デザインルールの最小値で配置すること
ができない。コンタクト部は直列群４つを１つのコンタクトで接続することで、
メモリセル部の酸化膜、すなわちチャネル幅は最小幅で作ることが可能であるが
、前述のように２本の選択線により２つの直列群の１つを選択するため必ずいず
れかの選択線下にイオン注入を行ないデプレション型のＭＯＳトランジスタとす
る必要がある。前記論文の図３は２つの直列群を表わす図であるか、反対側にも
同様に直列群が選択回路を介して２つ接続され、従ってビット線にはコンタクト
部の 拡散層の容量と２つのデプレション型ＭＯＳトランジスタが接続される形となる
。さらに片側２つの直列群を接続するため、コンタクト部には２つの直列群の分
離部を合せデザインルールの最小寸法の３倍以上の面積の拡散層ができ上り、前
述のＭＯＳトランジスタ部を合せビット線の負荷は大きくなってしまう。直並列
型はＭＯＳトランジスタが直列になることで、ビット線から接地線までのインピ
ーダンスが高いため一般的に並列型より動作速度が遅くなってしまうが、前述の
ようにビット線負荷が大きくなることで、さらに動作速度の低下を招いてしまう
。又並列型でも第３図のような構成ではビット線に接続するメモリセルの1/2の
数のコンタクト下部が負荷容量として接続されるため、大容量化によって動作速
度の低下となってしまう。 本発明はこのようなメモリセル面積、ビット線の負荷容量の改善を行ない、よ
り集積度の高上した低コストの、又、動作速度の早い半導体集積回路を得ること
を目的とする。 〔問題点を解決するための手段〕 本発明の半導体記憶装置は、第１に、マトリクス状に配置されたメモリセルを
ワード線により選択し、該メモリセルを構成するトランジスタに記憶された記憶
データをビット線を介して読み出す半導体記憶装置において、前記ビット線は前
記メモリセルを構成する複数のトランジスタのドレイン又はソース端子と埋め込
みコンタクトにより接続される第１のビット線と、複数の該第１のビット線が第
１の選択回路を介して選択的に電気的に接続される第２のビット線よりなり、前
記第１のビット線は多結晶シリコンよりなり、前記第２のビット線は金属よりな
り、複数の該第２のビット線が第２の選択回路により選択され、選択された前記
第１及び第２のビット線を介して前記記憶データが読み出される事を特徴とする
。 第２に、前記第１及び第２のビット線が絶縁膜を介して２層で構成されること
を特徴とする。 〔実施例〕 第１図は本発明の実施例である第１のビット線が多結晶シリコン材の構成であ
り、１は第３図と同様のゲート材からなるワード線、２は多結晶シリコン材から
成る第１のビット線、３はメモリセルである。ＭＯＳトランジスタのソースに接
続 するための多結晶シリコン材から成る第１の電源線、４は第２のビット線である
金属、５は同様にソースに接続する金属から成る第２の電源線、６は多結晶シリ
コン材と金属を接続するためのコンタクトホール、７は多結晶シリコン材と拡散
層を埋め込みコンタクトで接続するためのホール、８は第１のビット線を選択す
る選択回路を作る酸化膜の段差、９は第１のビット線の選択線であるゲート材、
10はメモリセルであるＭＯＳトランジスタ形成用の酸化膜の段差である。第１図
はメモリセルアレイの一部を表わす平面図であるが、第４図にその断面を表わす
図を示す。第４図において、21は保護膜、22は第１図の４、５に相当する金属、
23は金属22と第１図の２、３に相当する多結晶シリコン材24の層間絶縁膜、25は
多結晶シリコン材24とゲート材26の層間絶縁膜、27はＭＯＳトランジスタを形成
するゲート酸化膜、28は多結晶シリコン材24と拡散層30を埋め込みコンタクトで
接続するホールの段差、29は拡散層、31はシリコン基板である、ここで埋め込み
コンタクトの作成方法の一例について簡単に説明すると、ＭＯＳトランジスタ形
成用の酸化膜形成後、ゲート酸化膜をつけ、次にゲート材を全面につけ、さらに
ゲート材上に酸化膜をつける。次にゲート材のフォトエッチングを行い、その後
ソース、ドレインを熱拡散又はイオン注入により行なう。そして全面に酸化膜を
つけると、ゲート材の上は前述の酸化膜が残っているための拡散層の上より厚く
なっている。この状態で、微細ＭＯＳトランジスタ技術で用いられるＬＤＤ構造
を作る際ゲート材の側壁に酸化膜を残す技術と同様に埋め込み用ホールにてフォ
トエッチングを行い、その上に多結晶シリコン材をつけフォトエッチングにてパ
ターン形成する。その後は通常ＭＯＳトランジスタ構造と同様層間絶縁膜、コン
タクトホール、金属へと続く。このような埋め込みコンタクトは、前述のように
ゲート材上に厚く酸化膜をつけ、しかもゲート材側壁に酸化膜残してホールをあ
けるためのゲート材及び拡散層に対して自己整合で穴あけされることになる。従
ってゲート材及び拡散層との合せ余裕を全く必要とせず、デザインルールの最小
値でゲート材、拡散層、多結晶シリコン材のパターン形成することができる。し
かし多結晶シリコン材は金属に比べ抵抗が高いため形状比が大きくなってしまう
とその抵抗値が無視できなくなる。そこで第１図８、９で表わされる第１の行の
選択回路を介して金属である第２の行線に接続する。この選択回路は前述のよう に多結晶シリコン材の抵抗値とメモリセルであるＭＯＳトランジスタのインピー
ダンスを考慮して配置すれば良く、直並列型に比べ面積的に充分無視できる程度
で可能である。さらに第１図に示すように選択回路は左側の２つのＭＯＳトラン
ジスタ形成用の酸化膜８によって２本の第１ビットを選択して第２のビット線に
接続される。従って金属と第１のビット線選択回路の接続時のコンタクトホール
部の大きさ、又金属の配線幅がメモリセルの大きさに影響することはない。さら
に第２のビット線の負荷容量は、第２のビット線である金属と拡散層、基板及び
ゲート材との寄生容量と、第１のビット線で分割され選択された１つの第１のビ
ット線につくメモリセルの拡散層の寄生容量及びその配線部の拡散層及びゲート
材との寄生容量と、第１のビット線選択回路の拡散層と基板間の寄生容量となる
。ここで第１のビット線である金属の負荷容量は層間絶縁膜23が厚いことから小
さく、又従来のものと同じかそれ以下であり、従ってメモリセルの拡散層と基板
間の負荷か分割によって小さくなることで分割に近い形で第２のビット線の負荷
が小さくなる。選択回路の拡散層と基板間の容量が加わるか、従来のものに比し
て大幅な負荷容量の低下を実現できる。さらに第１及び第２のゲート材を用いた
直並列型に比べメモリセルサイズでは、前述のようにデータ書き込みのイオン注
入との合せ精度、選択回路及びコンタクト部から同等のメモリセルサイズとなる
、又本発明は自己整合型でメモリセル部が作られており、微細化に対しては、前
述の２層ゲート材より有用であり、メモリセルサイズも小さくすることが可能で
ある。第１図及び第４図にて大発明を設定してきたが、もう少し全体が見えるよ
回路図の構成で第５図にその実施例を示す、第５図において、32はビット線から
のデータを検出するセンスアンプの一例、36、37、38はＰチャネルＭＯＳトラン
ジスタ、39、40、41はＮチャネルＭＯＳトランジスタ、43は第２のビット線56を
選択するＮチャネルＭＯＳトランジスタ、43はＹデコーダ出力信号、48〜50は第
１のビット線選択用のチャネルＭＯＳトランジスタ、44〜47は同様に選択信号、
54、55はメモリセルであるＮチャネルＭＯＳトランジスタ、52、53はワード線で
ある。例えばアドレス信号によってＹデコーダ出力信号43が高レベルになると第
２のビット線56が選択され、同様にワード線52が高レベル、選択線44が高レベル
になるとメモリセル54が選択される。この時、例えばメモリセル54がＭＯＳ トランジスタとして働いているようにデータとして作り込まれている場合、Ｐチ
ャネルＭＯＳトランジスタ38からＮチャネルＭＯＳトランジスタ41を通して第２
のビット線56の負荷容量に電流が流れデータ検出付近まで電位が上昇する。ここ
で、34は読み出し動作を制御する信号であり、読み出し時は低レベルとなってい
る。そしてＰチャネルＭＯＳトランジスタ37とＮチャネルＭＯＳトランジスタ40
でデータ検出点の第２のビット線の電位が決定され、56が低い場合にはＮチャネ
ルＭＯＳトランジスタ41のゲート電位が高くなり第２のビット線56を充電する。
第２のビット線56が検出電位付近に達するとＰチャネルＭＯＳトランジスタ38に
はメモリセル54に流れる電流が流れ、この電流を比較回路であるＰチャネルＭＯ
Ｓトランジスタ36で基準電流を表わす入力信号33及びＮチャネルＭＯＳトランジ
スタ39により比較し、前述のようにメモリセルがＭＯＳトランジスタとして働い
ている場合、センスアンプ出力35は高レベルとなる。又メモリセルＭＯＳトラン
ジスタとして動作しないデータの書き込みではＰチャネルＭＯＳトランジスタ38
、36は電流が流れず、基準電流によりセンスアンプ出力35は低レベルになること
によって２値のデータを記憶及び読み出すものである。第５図では説明を簡単に
するため、第２のビット線が１本、第１のビット線が４本の回路について説明し
たが、これらが増加した場合についても動作は理解できるであろう。簡単にデー
タに対するセンサアンプ及び行線の動作を説明したが、データの読み出しはメモ
リセルの状態によってビット線の電位が検出電位付近で変化し、そしてメモリセ
ルの電流を検出するものであり、センスアンプの動作速度はビット線の電位変化
時間でほぼ決定されてしまう。従って本発明のようにビット線の負荷が大幅に小
さくしかも並列型であることによるメモリセルのインピーダンスの低さにより高
速度なデータ読み出し動作が実現できることは明らかである。又、この読み出し
動作に対してもメモリセルが小さくなることは効果があり、すなわちワード線及
びビット線の長さが短くなることにより抵抗、負荷容量の低下によってワード線
は選択動作の速度向上、ビット線は読み出し動作の速度向上と、より高速度な半
導体記憶装置を実現できる。これまでビット線について説明したが、第１図の実
施例のように第２のビット線を第１のビット線に対して絶縁膜を介して金属であ
るＡl等で形成し、メモリセルであるＮチャネルＭＯＳトランジスタのソー スも第１のビット線と同様に多結晶シリコン材で埋め込みコンタクトをとること
により、又ワード線であるゲート材は通常多結晶シリコン材で形成されることか
ら、メモリセルに直接接続する部分は全て多結晶シリコン材で形成することが可
能であり、さらに前述の製造工程例のように自己整合的にメモリセルのソース、
ドレインに埋め込みコンタクトによって接続することにより合せ余裕を考えるこ
となく、多結晶シリコン材の最小幅、最小間隔にてワード線及び第１のビット線
、ソースに接続する電源供給線を配置することが可能である。ここで通常デザイ
ン寸法の最小値で多結晶シリコン材は形成され、従ってメモリアレイはこの多結
晶シリコン材の最小寸法、すなわちデザイン寸法の最小寸法で作られることにな
り、平面的には最小のメモリセルサイズが得られることになる。本発明によれば
第２のビット線は第１のビット線と絶縁膜介して形成することも可能であり、例
えば通常配線材として用いられるＡlがその粒子が大きいこと又製造上の問題等
からデザイン寸法より一般に大きい寸法で作られるが、ワード線方向の第１のビ
ット線を複数本、第１図及び第５図では２本の第１のビット線を選択回路を介し
て第２のビット線に接続するため、メモリセルサイズに影響を与えることなく作
ることができる。 ソースに接続する電源供給は第１図のようにソースが拡散層にて横方向に接続
されるため第１のビット線が複数本、例えば16本に１本程度で良いため、前述の
第１のビット線選択回路と同様にメモリセルの面積に対して非常に小さい面積増
で良く、その結果メモリセルアレイの面積は、デザイン寸法の最小寸法にワード
線数、第１のビット線数をかけた寸法とほとんど同じ面積の平面的には最小の面
積で実現できる。これまで、多結晶シリコン材と表現してきたが、多結晶シリコ
ンでも良く、又高融点金属を多結晶シリコン上に形成するポリサイド構造でも良
く、又ゲート材をポリサイ構造、第１のビット線をポリシリコン、又その逆でも
良い。又第１のビット線を金属で作るこのも可能である。この場合であってもメ
モリセルであるＭＯＳトランジスタのソース、ドレインへの接続は前述のように
ソース、ドレインへが熱拡散もしくはイオン注入により形成された後に行なわれ
るため、同様に自己整合的に接続することが可能であり、第１のビット線をこの
金属の最小寸法で作ることができる。又第１図及び第５図に示す本発明の実施例
は、 ワード線方向の第１のビット線を２本選択回路を介して第２のビット線に接続す
る例であるが、４本の第１のビット線もしくはそれ以上でも良い。又ビット線方
向の第1のビット線選択回路を２組同一場所に配置し、第２のビット線の負荷を
減らすことも可能である。又第１のビット線の中間に選択回路を配して第１のビ
ット線のインピーダンスを下げることも可能である。又ソースへの電源供給線の
インピーダンスを下げるため第１のビット線に対して短い長さで金属に接続する
事も可能である。 〔発明の効果〕 以上、本発明によれば、ビット線とメモリセルを構成するトランジスタとを埋
め込みコンタクトで接続し、かつ多結晶シリコンよりなる第１のビット線を選択
回路を介して金属よりなる第２のビット線に接続することによって、ビット線の
負荷容量を面積を、ほとんど増加させることなく大幅に減少させることができ、
さらには、チップサイズの縮小と合わせて選択系及び読み出し系での時間の短縮
が行なえ、高速な半導体記憶装置を得ることができる。

【図面の簡単な説明】 第１図は本発明を表わすメモリセルアレイの平面図の一部、第２図は半導体記
憶装置の構成を示すブロック図、第３図は従来のメモリセルの平面図、第４図は
本発明のメモリセルの断面図、第５図は本発明のメモリセルからデータ検出回路
に至る実施回路図である。 １、２６、５２、５３……ゲート材であるワード線、 ２、３、２４……多結晶シリコン、 ４、５、２２……配線用金属、 ６……コンタクトホール、 ７、２８……埋め込みコンタクトホール、 ８、１０……ＭＯＳトランジスタを形成する酸化膜の段差、 ９、４４、４５、４６、４７……第１のビット線選択回路、 １１、１２……アドレス入力回路、 １３……出力端子、 １４、１６……入力バッファ、 １５、１７……デコーダ、 １８……メモリセルアレイ、 １９……ビット線選択回路、 ２０……データ出力回路 ２１……保護膜 ２３、２５……層間絶縁膜、 ２７……ゲート酸化膜、 ２９、３０……拡散層、 ３１……シリコン基板、 ３２……センスアンプ、 ３９、４０、４２……ＮチャネルＭＯＳトランジスタ、 ３６〜３８……ＰチャネルＭＯＳトランジスタ、 ４８〜５１……第１のビット線選択用ＮチャネルＭＯＳトランジスタ、 ５４、５５……メモリセルであるＮチャネルＭＯＳトランジスタ。

Claims (1)

1. 【特許請求の範囲】 （１）マトリクス状に配置されたメモリセルをワード線により選択し、該メモリ
   セルを構成するトランジスタに記憶された記憶データをビット線を介して読み出
   す半導体記憶装置において、 前記ビット線は前記メモリセルを構成する複数のトランジスタのドレイン又は
   ソース端子と埋め込みコンタクトにより接続される第１のビット線と、複数の該
   第１のビット線が第１の選択回路を介して選択的に電気的に接続される第２のビ
   ット線よりなり、 前記第１のビット線は多結晶シリコンよりなり、前記第２のビット線は金属よ
   りなり、 複数の該第２のビット線が第２の選択回路により選択され、選択された前記第
   １及び第２のビット線を介して前記記憶データが読み出される事を特徴とする半
   導体記憶装置。 （２）前記第１及び第２のビット線が絶縁膜を介して２層で構成されることを特
   徴とする特許請求の範囲第１項記載の半導体記憶装置。