KR930003133B1 - 반도체 기억장치 - Google Patents

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KR930003133B1
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히로후미 야스다
아끼라 우에마쯔
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세이꼬 엡슨 가부시끼가이샤
하마 고이찌
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Abstract

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Description

반도체 기억장치
제1도,제2도 및 제3도는 본 발명의 회로 구성의 실시예를 나타내는 도면.
제4도는 본 발명의 실시예에 따른 메모리 셀부의 평면도.
제5도 및 제6도는 본 발명의 회로 구성에 의한 다른 실시예를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 센스 증폭기 3,4 : 제1의 전류증폭회로
5,6 : 메모리 셀 17,18 : 워드선
11,12,46,47 : 제2의 비트선 7,8,34,35 : 제1비트선
32,33 : 제1의 비트선 선택용 MOS 트랜지스터 42 : 매입 접촉용 홀
49,50 : 제2의 전류증폭회로 48 : 제3비트선
56 : 비트선 충전 제어용 MOS 트랜지스터 61 : 반전증폭회로
62 : 전류증폭회로
본 발명은 반도체 기억 장치에 있어서의 비트선의 구성 및 데이타 판독 회로에 관한 것이다.
MOS 트랜지스터로 된 반도체 기억 장치에는 제조공정중의 포토에칭용 마스크로 데이타를 기록하는 마스크 ROM과 플로팅 게이트 구조의 EPROM 및 EEPROM이 있는데, 여기에선 구조가 간단하고 알기 쉬운 마스크 ROM에 대해서 설명한다. 이 마스크 ROM은 예컨대, 1984 ISSCC 다이제스트 오브 테크니칼페이퍼, P146-147, 329의 제3도(P 329), 제4도(P 147)에 도시된 것과 같은 구성이다. 이 논문 제4도에 있어서, 어드레스 입력 단자로 지정된 신호중 A7내지 A16의 신호를 입력으로 하는 행 디코더의 출력을 메모리 셀의 게이트에 접속하는 워드선이 있으며, 상하로 2분할된 512×2개의 워드선중의 한개의 워드선이 선택되며 고레벨이 된다. 또, 어드레스 신호 A0내지 A6, A14를 입력으로 하는 열 디코더에 의해서 상하에 있는 각각 128개의 출력선중에서 한개가 고레벨이 되며 열·트랜스미션·N 채널 MOS 트랜지스터 한개가 온상태로 되며, 그 결과 행 디코더 및 열 디코더에 의해서 512×128인 두개의 메모리 셀 어레이중으로부터 한개의 메모리 셀이 선택되어 센스 증폭기로 접속된다. 여기에서 마스크 ROM의 데이타 기록은 제조 공정중의 포토에칭용 마스크를 이용하여 행해지는 것이다. 상기 논문에 도시된 마스크 ROM에 있어서는, 관통 구멍을 형성하여 메모리 셀인 MOS 트랜지스터의 드레인과 비트선을 접속하느냐 아니냐에 따라 구개값의 정보를 기록하는 것이다. 즉 센스 증폭기로부터 비트 선을 통해서 선택된 메모리 셀의 소스인 전원 단자로의 경로가 있느냐 없느냐에 따라 두개값의 정보를 기록하는 것이다.
예컨대, 선택된 메모리 셀에 관통 구멍이 있으며, 드레인과 비트선이 접속되어 있는 경우, 이 선택된 메모리 셀에 따라 비트선이 저레벨측으로 인하되며, MOS 인버터의 입출력을 단락하여 레벨을 결정하는 센스증폭기의 입력을 저레벨측으로 인하한다. 그 결과 센스 증폭기에 접속되는 MOS 인버터 3단후의 출력은 고레벨이 된다. 한편, 선택된 메모리 셀에 관통 구멍이 없는 경우, 비트 선으로부터 전원단자로의 경로가 없어짐으로서, 개방 상태가 되며, 상기 메모리 셀에 관통 구멍이 있는 경우에 비해 비트 선 및 센스 증폭기의 입력은 고 레벨측으로 올라가며, MOS 인버터 3단후의 출력은 저레벨이 된다.
이와 같이 상기 논문에서는 관통구멍으로 두개 값의 정보를 기록하는 것이지만, 메모리 셀의 채널부에 이온을 주입함으로서 MOS 트랜지스터의 임계값의 전압을 변화시키는 것에 의해서도 또한, MOS 트랜지스터의 확산층을 형성하는가 안하는가에 의한 방법에 의해서도 마찬가지로 두개값의 정보를 기록하는 것이 가능하다.
상기 논문의 1M 비트 마스크 ROM의 구성에서는 제4도에 도시된 것과 같이 하나의 비트 선에 512개의 메모리 셀이 접속되는 구성이 된다. 관통 구멍을 따라 접속되는 메모리 셀의 수는 다르지만, 가장 많은 경우 모든 메모리 셀이 비트 선에 접속된다. 이때, 제1(a)도와 같이 비트 선을 관통 구멍을 통해서 MOS 트랜지스터의 드레인에 접속된다. 그 결과, 비트선에는 512개의 드레인 확산층과 기판간의 용량 부하가 생긴다. 따라서, 비트 선에는 가장 많은 상태로 512개의 MOS 트랜지스터의 드레인과 기판간의 부하 용량과 비트 선을 형성하는 A1과 전원 단자간에 부하 용량 부하가 생기면 그 부하용량은 매우 큰 것이 된다.
여기에서, 메모리 셀인 MOS 트랜지스터는 메모리 셀의 대용량화로 최수 치수로 만들어지며, 예컨대 상기 논문의 2μm 구멍에서는 약 3μm의 채널 폭이 된다. 따라서 메모리 셀인 MOS 트랜지스터는 작아지며 그 전류 능력은 작게 설정되어 비트 선의 큰 부하를 동작시키기 위해서는 많은 시간이 소요된다.
상기 논문은 1M 비트인 것이지만, 더욱 대용량화, 미세화되고 메모리 셀의 채널 폭의 저하, 즉 전류 능력의 저하로 되며 또 대용량화에 의해 비트선에 접속하는 메모리 셀 수의 증가로 인해 부하 용량이 증가하게 되며, 동작 속도가 저하되고 만다. 비트선의 부하 용량 감소의 방법으로서, 상기 논문은 제3도 및 제4도와 같이 메모리 셀 어레이를 2분할하고 그 사이에 열 트랜스미션 트랜지스터 및 센스 증폭기를 넣는 구성을 취하고 있지만, 똑같은 구성으로서 분할수를 증가시키는 것은 열 트랜지스미션 트랜지스터 및 센스 증폭기의 증가, 또 센스 증폭기 출력선 등의 배선 영역이 증가하게 되고, 칩 면적이 증가하게 된다.
본 발명은 이같은 비트선의 부하 용량을 감소시키고, 작은 메모리 셀이어도 비트선을 큰 전류 능력으로 구동할 수 있는 고집적도, 고속도인 반도체 기억 장치를 얻는 것을 목적으로 한다. 제1도는 복수의 제1비트선을 전류증폭회로를 거쳐서 제2의 비트선에 접속하는 본 발명의 실시예이다. 1은 센스 증폭기, 2는 비트선 선택 회로의 출력단자, 3,4는 제1의 전류증폭회로, 5,6은 메모리 셀이다. 여기에서는 메모리 셀을 N채널 MOS 트랜지스터 하나로 구성한 예를 사용한다. 7,8은 제1의 비트선, 9,10은 전류증폭회로를 구성하는 P 채널 MOS 트랜지스터, 11,12는 제2의 비트선, 13,14는 비트선 선택용 N 채널 MOS 트랜지스터, 15,16은 열 디코더의 출력선, (17,18)은 행 디코더의 출력선이다.
제1도에 있어서 메모리 셀(5)이 선택될 경우, 워드선(17)이 고레벨로 되어 다른 워드선(18)은 저레벨로 되어 있다. 또 열 디코더 출력선(15)이 고레벨로 되고 다른 열 디코더 출력선(16)은 저레벨로 되어 비트선 선택용 N 채널 MOS 트랜지스터(14)가 온상태로 되어 제2의 비트선 11은 센스 증폭기(1)에 접속된다. 메모리 셀(5)이 예컨대 데이타로서 제1의 비트선으로부터 접지간에 전류 경로가 만들어지도록 기록되었을 경우, P 채널 MOS 트랜지스터(9)로부터 메모리 셀(5)의 전류 능력에 상당하는 전류가 접지 단자에 흐른다. 이때, P 채널 MOS 트랜지스터(9)는 게이트와 드레인 단자를 접속하고 있기 때문에 메모리 셀(5)의 전류 능력을 전원 단자와 게이트 간의 전위로 출력할 수 있다. 그리고 P 채널 MOS 트랜지스터(10)의 게이트는 상기 P 채널 MOS 트랜지스터(9)의 게이트로 접속되어 있기 때문에 이 P 채널 MOS 트랜지스터(9,10)의 치수비에 의해 P 채널 MOS 트랜지스터(10)를 통해서 메모리 셀(5)의 전류 능력을 전류증폭해서 제2의 비트선(11)에 출력시킨다.
예를들어, P 채널 MOS 트랜지스터(9)의 채널 폭은 1, P 채널 MOS 트랜지스터(10)의 채널 폭을 5의 비율로 하고, 각각의 채널 길이가 같다고 하면 제2의 비트선(11)에는 메모리 셀(5) 전류 능력의 5배의 전류가 출력되게 된다.
한편, 제1의 비트선(8)에 접속되는 메모리 셀은 모두 오프이기 때문에 전류증폭용 P 채널 MOS 트랜지스터는 모두 오프가 되며, 제2의 비트선(11)에는 선택된 메모리 셀(5)의 5배의 전류만을 출력할 수 있다.
또, 데이타로서 제1의 비트선(7)으로부터 접지로의 전류 경로가 없도록 기록되고 있는 경우, 즉 메모리 셀(5)이 오프로 되어 있을 경우, 비선택인 제1의 비트선(8)과 마찬가지로 P 채널 MOS 트랜지스터(9,10)는 오프 상태가 되며, 제2의 비트선(11)으로는 전류를 출력할 수 없다. 이와 같이 두개의 정보뿐만 아니라 전류 능력을 크게 출력할 수 있도록 구성할 수 있다.
여기에서 제1의 비트선은 제2의 비트선을 분할하는 형태로 만드는 것이 가능하다. 제1도에 도시된 부분도에서는 두개의 제1의 비트선뿐이지만, 본 발명이 예를들어, 상기 논문과 같이 워드선이 512개 있을 경우이며, 제1의 비트선에 접속하는 메모리 셀을 32라고 하면 제1의 비트선 16개가 전류증폭회로를 거쳐서 제2의 비트선에 접속된 셈이 된다. 그 결과, 제1의 비트선의 길이는 상기 논문의 1/16이 되며, 또 제1의 비트선에 인접되는 메모리 셀의 수도 1/16이 되므로 제1의 비트선 부하 용량은 1/16의 크기가 된다. 따라서, 이 1/16로 감소된 작은 부하용량의 제1비트선은 메모리 셀의 전류능력으로 구동하게 된다. 또, 분할된 제1의 비트선에 대해서 하나의 P 채널 MOS 트랜지스터의 드레인에만 접속되는 것이기 때문에, 제2의 비트선으로는 16개의 P 채널 MOS 트랜지스터의 드레인에 의한 부하 용량과 제2의 비트선과 전원간의 부하 용량만이 증가하게 되며, 상기 논문의 부하 용량의 1/3 내지 1/4로 감소된다.
이와 같이 작은 메모리 셀의 전류 능력으로 작은 부하 용량의 제1의 비트선을 구동하며, 전류증폭된 큰 전류로 종래에 비해 부하 용량이 1/3 내지 1/4로 된 제2의 비트선을 구동하기 때문에 고속 동작이 가능해진다. 또, 전류증폭회로도 두개의 P 채널 MOS 트랜지스터는 이루지며, 메모리 셀 32개에 대해서 두개의 MOS 트랜지스터의 증가가 될뿐 거의 면적을 증가시키지 않고서도 가능하다. 더우기 구동하는 제1의 비트선 및 제2의 비트선 부하 용량의 합은 상기 논문의 회로의 부하 용량을 Cb라고 하면, 1/3+1/16=19/48가 되어 1/2 이하의 부하 용량이 되기 때문에 비트선 구동에 의한 소비 전류도 1/2 이하로 할 수 있다.
제2도는 본 발명의 다른 실시예이다. 제2도에 있어서 19,20은 전류증폭회로를 구성하는 N 채널 MOS 트랜지스터, 1은 센스 증폭기의 한 예이며 21은 센스 증폭기의 동작을 제어하는 신호, 22는 더미셀 등으로 얻어지는 기준 전위, 23은 센스 증폭기의 출력 단자, 24 내지 26은 센스 증폭기를 구성하는 N 채널 MOS 트랜지스터, 27 내지 29는 마찬가지로 P 채널 MOS 트랜지스터이다. 제2도는 전류증폭회로를 메모리 셀과 같은 N 채널 MOS 트랜지스터로 구성한 예이며 메모리 셀인 N 채널 MOS 트랜지스터는 고전원측에 접속되어 있다. 제2도에 도시된 센스 증폭기는 전류 검출형인 센스 증폭기의 한 예이며, P 채널 MOS 트랜지스터(28)로서 제2의 비트선(11)에 흐르는 전류, 즉 전류증폭된 메모리 셀의 전류를 검출하고, P 채널 MOS 트랜지스터(29)로 흐르는 전류와 기준 전위(22)가 게이트에 인가되는 N 채널 MOS 트랜지스터(24)로 흐르는 전류의 전류비교를 행하는 것이다. P 채널 MOS 트랜지스터(27)와 N 채널 MOS 트랜지스터(25,26)는 비트선 선택 회로의 출력(2) 또는 제2의 비트선(11)의 전압 레벨을 안정화하는 부귀한 회로이다. 제2도의 실시예에서, 전류증폭회로가 메모리 셀과 동일한 N 채널 MOS 트랜지스터로 만들어지기 때문에, 메모리 셀 어레이내에 N 채널과 P 채널 분리대의 필요성이 없으며, 전류증폭회로에 의한 면적 증가율은 더욱 작아지게 되며, 거의 알 수 없는 범위가 된다.
제3도는 본 발명의 다른 실시예이며, 복수의 제1의 비트선이 선택회로 및 전류증폭회로를 거쳐서 제2의 비트선에 접속되는 구성을 나타내는 부분도이다. 30,31은 제1의 비트선(34,35)으로부터 한개를 선택하는 신호, 32,33은 제1의 비트선(34,35)의 선택용 N 채널 MOS 트랜지스터이다. 제3도는 병렬인 두개의 제1의 비트선을 선택회로를 거쳐서 전류증폭회로에 접속하는 구성이며, 제1의 비트선 두개에 대해 전류증폭회로를 배치하여 이루어지고, 메모리 셀 이외의 4개의 MOS 트랜지스터로 되며, 제2도와 마찬가지로 하나의 제1의 비트선에 대해서 두개의 MOS 트랜지스터가 되며, 거의 면적을 증가시키지 않고 실현된다. 제3도의 구성에서, 제2의 비트선은 두개의 제1의 비트선에 대해 한개로 되며, 예를들어, 제1의 비트선을 A1 등에 비해 미세화가 용이한 폴리실리콘 등을 써서 형성하고, 제2의 비트선은 A1 등의 미세화는 곤란하지만, 저저항인 금속을 써서 형성하며, 메모리 셀 치수를 최소로 할 수가 있다. 또, 제1의 비트선, 제2의 비트선을 절연막을 거쳐서 2층화 하고, 제2의 비트선을 반도체 기판에 대해 상측의 층을 사용하므로써, 제2의 비트선 밀의 절연막이 두터워지며 제2의 비트선 부하 용량의 대부분을 차지하는 배선층과 전원간의 부하 용량이 감소되며 더우기 고속도화가 실현된다. 게다가 제1의 비트선 및 제2의 비트선을 2층화함으로써 제2의 비트선은 제1의 비트선위, 또는 제1의 비트선사이 절연막의 위에 배치하는 것이 가능하며, 제1의 비트선과 제2의 비트선등 비트선의 수가 증가하여도 면적을 증가시키지 않고 실현된다.
다음에 상술한 비트선을 다층 구성으로 제1의 비트선을 폴리실리콘으로 만들었을 경우 본 발명의 실시예를 나타낸다. 제4도는 제3도의 회로 구성이며, 전류증폭회로부를 제외한 메모리 셀 및 제1의 비트선 선택 회로부의 평면도이며, 36은 게이트 전극이 되는 워드선, 37은 폴리실리콘으로부터 얻어지는 제1비트선, 38은 메모리 셀인 MOS 트랜지스터의 소스에 접속하기 위한 폴리실리콘, 39는 제2의 비트선인 A1, 40은 마찬가지로 소스에 접속하는 A1, 41은 폴리실리콘 재료와 A1을 접속하기 위한 접촉 구멍, 42는 폴리실리콘 재료와 확산층을 매입 접촉부로서 접속하기 위한 구멍, 43은 제1의 비트선 선택회로를 만드는 산화막 단차, 44는 제1의 비트선의 선택선인 게이트 재료, 45는 메모리 셀인 MOS 트랜지스터 형성용인 산화막의 단차이다.
여기에서 매입 접촉부의 구성 방법을 간단히 설명하면, MOS 트랜지스터 형성용인 산화막 형성후, 게이트 산화막을 도포하고, 다음으로 게이트 전극이 되는 물질을 전면에 도포하며 다시 이 물질위에 산화막을 칠한다.
다음에 게이트 전극을 포토 에칭하지 않고, 게이트 전극위의 산화막, 게이트 전극 및 게이트 산화막을 에칭한다. 그후 소스, 드레인을 이온 주입 등에 따라 형성하고, 그리고 전면에 산화막을 칠한다. 그러면, 게이트 전극위는 산화막이 남아 있기 때문에 확산층의 위로부터 두터워지게 된다. 이 상태로 미세한 MOS 트랜지스터 기술로 사용하는 LDD 구조를 만들때 게이트 전극의 측벽에 산화막을 남기는 기술과 똑같은 기술을 써서 매입 접촉용 구멍인 포토 에칭을 행하지 않고, 그 위에 폴리실리콘을 칠하고 포로에칭으로 패턴을 형성한다. 그후에는 통상 MOS 트랜지스터 구조와 마찬가지로 층간 절연막. 접촉 구멍, A1으로 형성해간다. 이와 같이 제1의 비트선과 메모리 셀의 소스, 드레인은 자기정합적으로 매입 접촉부로 접속하는 것이 가능하며, 게이트에 쓰이는 물질 및 폴리실리콘의 최소 피치로서 메모리 셀을 만드는 것이 가능하다. 단, 폴리실리콘은 A1 등의 금속에 비해 비저항이 높다. 그러나, 본 발명에 따라 분할된 짧은 길이의 제1의 비트선에 사용해서 상기 제1의 비트선을 메모리 셀의 작은 전류로 구동하고, 긴 제2의 비트선에는 저저항인 금속을 사용하며, 또한 큰 전류로서 상기 제2의 비트선을 구동하면 매우 유용한다. 그 결과 각각의 특징을 충분히 살리는 형식으로서, 패턴적으로는 통상 게이트 전극을 폴리실리콘으로 만들어진다. 게다가, 게이트 전극 및 제1의 비트선인 폴리실리콘에 따라 치수 결정되는 메모리 셀은 디자인 치수의 최소 피치로 만들어진다. 따라서 회로 로는 메모리 셀의 작은 전류 능력으로 작은 부하 용량과 비교적 큰 비저항을 갖는 제1의 비트선을 구동하며, 절연막은 두터워지나 큰 부하 용량과 작은 비저항을 갖는 제2의 비트선을 전류증폭한 큰 전류로서 구동시키는 효율적인 구성이 가능하다.
제5도는 본 발명의 다른 실시예이며, 복수의 제1의 비트선이 전류증폭회로를 거쳐서 제2의 비트선에 접속되는 경우이다. 46,47은 제2의 비트선, 48은 제3의 비트선, 49,50은 제2의 전류증폭회로, 51,52는 전류증폭회로를 구성하는 N 채널 MOS 트랜지스터이다. 제5도에 도시된 구성은 작은 전류로 구동되는 작은 부하 용량의 제1의 비트선과 제3의 비트선간에 제2의 비트선을 접속하고 세분화해서 점점 큰 전류로서 큰 부하 용량을 구동시키는 형태로 한 것이다.
제6도는 본 발명의 다른 실시예이며, 제1의 비트선(34,35)의 두개를 선택용 N 채널 MOS 트랜지스터(32,33)를 거쳐서 전류증폭회로(62)에 접속하는 구성이다. 또한 제1의 비트선(34,35)의 전압 안정화 회로인 반전증폭회로(61)와 그 출력신호에 따라, 제1의 비트선의 충전을 제어하는 N 채널 MOS 트랜지스터(56)를 추가한 것이다.
또, 전류증폭회로는 63,64의 P 채널 MOS 트랜지스터에 의한 구성과 65,66의 N 채널 MOS 트랜지스터에 의한 구성인 2단 구성으로 한 것이다. 54는 제1의 비트선 선택 신호 30,31중 어느쪽이 고레벨로 되었을때, 저레벨의 신호를 출력하는 제어신호이다. 또 53은 제2의 비트선(11)이 선택되었을때, 제6도에는 도시되어 있지 않지만, 제2의 비트선 선택 신호가 선택 레벨이 될 때 저레벨로 되며 반전증폭회로(61) 및 제1의 비트선의 충전제어용 N 채널 MOS 트랜지스터(56)를 동작상태로 하는 선택신호이다. 제6도의 구성에 있어서 예를들어, 메모리 셀(5)이 선택되는 경우로서 제1의 비트선(34)이 초기 상태의 접지레벨에 있을 경우, 워드선(17), 선택 신호(30)가 고레벨, 선택신호(53,54)가 저레벨이 되면 N 채널 MOS 트랜지스터(56)의 소스 전위가 저레벨로 내려가고, 그 결과, 반전증폭회로(61)의 출력은 고레벨로 되며, 전류 검출용 P 채널 MOS 트랜지스터(63)를 통해서 제1의 비트선(34)을 충전한다. N 채널 MOS 트랜지스터(56)의 소스 전위가 상승하면 반전증폭회로(61)의 출력이 저레벨쪽으로 내려가 56의 전류 능력을 저하시키고 안정 전위를 유지하려는 동작을 한다. 제5도까지의 회로 구성에서는 제1의 비트선의 분할수에 따라서 부하 용량을 감소시키는 제1의 비트선의 동작속도를 고속화하는 구성을 나타냈었지만, 제6도의 구성에서는 제1의 비트선을 분할하고, 다시 충전제 회로를 사용함으로서 부하 용량이 작은 제1의 비트선에 의해 고속으로 안정 전위로 하고, 메모리 셀의 전류를 증폭해서 제2의 비트선을 구동하며 동작 속도의 고속화를 도모한 것이다. 제6도의 구성에서, 두개인 제1비트선에 대해 반전증폭회로 및 전류증폭회로를 접속했는데, 제1의 비트선 선택 회로의 수를 증가함으로써 제3도까지의 구성과 똑같게 부가 회로의 면적증가를 작게 하는 것이 가능하다. 또, 충전 제어 회로가 있기 때문에 제1의 비트선의 부하 용량을 제3도까지의 구성으로 동작 속도를 느리게 하지 않고 크게 할 수 있는 것이 가능하며, 반전증폭회로 및 전류증폭회로의 수를 줄이는 것이 가능하며, 칩면적의 증가를 더욱 작게 할 수 있다.
이제까지 비트선과 전원단자간에 메모리 셀인 MOS 트랜지스터가 병렬로 접속되는 병렬형 메모리 셀 구성에 대해서 설명했는데, 메모리 셀이 직렬로 접속된 그룹을 비트선에 병렬로 접속하는 직병렬형에 있어서도 마찬가지로 구성하는 것이 가능하다. 또, 실시예 이외에도 본 발명에 의한 구성은 가능하며 예컨대 제3도에 도시된 것은 병렬하는 2개인 제1의 비트선을 선택회로를 거쳐서 공통 접속하는 것이지만, 상하 두개씩 모두 네개를 공통 접속하는 것도 가능하며, 또 병렬하는 제1의 비트선의 갯수를 증가시키는 것도 가능하다. 또한, 실시예에서는 회로 구성상 또는 구조상에 대해 개별적으로 설명을 하였지만, 이것들을 조합하여 구성하는 것도 가능하다.
본 발명은 비트선을 복수의 비트선군으로 하고, 복수의 제1의 비트선이 전류증폭회로를 거쳐서 제2의 비트선에 접속하는 구성을 구비함으로써 메모리 셀이 작은 전류 능력으로도 고속도로 제1의 비트선에 동작하며 전류증폭회로로서 증폭한 큰 전류로 제2의 비트선을 동작시킴으로서 고속도의 판독 동작을 실현할 수가 있다. 또, 제2의 비트선의 부하 용량은 배선에 의한 용량과 분할된 제1의 비트선의 출력부의 용량과 제1의 비트선 한개의 용량으로 되며, 제2의 비트선의 용량의 대폭적인 저하와 증폭된 메모리 셀의 전류로서 구동하는 것이기 때문에, 메모리 셀 어레이의 분할을 행하지 않아도 고속 동작이 가능하며, 칩 면적을 증가함 없이 실현된다. 또는 비트선의 용량이 작아지기 때문에 비트선 부하 용량에 의한 소비 전류도 작게 할 수 있다. 또, 본 발명의 구성인 비트선을 다층 구성함으로서 상술과 같은 고속도를 칩 면적의 증가없이 실현되며 또한 다층화로 인하여 제2의 비트선의 배선 용량의 저하에 의한 고속화, 저소비 전류화가 가능하다. 또, 비트선을 다층화하고 제1의 비트선을 폴리실리콘으로 함으로써 메모리 셀인 MOS 트랜지스터의 게이트 전극과 똑같은 디자인 치수의 최소 피치로 메모리 셀을 구성하는 것이 가능하며 메모리 셀 치수를 대폭으로 작게 하는 것도 가능하다. 본 발명의 다른 구성인 전류증폭회로에 반전증폭기 및 비트선 충전제어용 MOS 트랜지스터를 추가하여 비트선 전위 안정화를 꾀함으로서 보다 고속도, 또한 비트선 분할수의 감소가 가능하며 칩 면적을 증가함이 없이 고속도인 반도체 기억 장치가 실현된다. 게다가 제1의 비트선, 제2의 비트선뿐만 아니라 다단 구성함으로서 메모리 용량에 따른 최적 구성이 가능하며, 메모리의 대용량에 대해서도 칩 치수가 작은 고속도의 반도체 기억 장치를 실현할 수가 있다. 또한, 본 발명은 반도체를 사용한 MROM, EPROME2, PROM등 갖가지 기어 장치에 적용할 수 있다.

Claims (10)

  1. 메모리 셀이 접속되는 비트선 및 상기 메모리 셀을 선택하기 위한 워드선을 매트릭스형으로 배치하고, 선택된 상기 메모리 셀의 기억 데이타를 판독하는 반도체 기억 장치에 있어서, 메모리 셀에 흐르는 전류를 증폭하는 제1의 전류증폭회로(3,4)와, 상기 전류증폭회로에 의해 증폭된 전류가 흐르는 제2의 비트선(11)과, 상기 비트선에 접속되는 센스 증폭기(1)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 전류증폭회로에는 복수의 메모리 셀이 병렬 또는 직렬로 접속되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 복수의 상기 비트선은 선택 회로를 거쳐서 상기 센스 증폭기에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 메모리 셀은 판독 전용 메모리(ROM)의 셀인 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서, 상기 전류증폭회로는 메모리 셀과 전원간에 접속되는 제1의 MOS 트랜지스터와, 비트선과 전원간에 접속되는 제2의 MOS 트랜지스터를 구비하며, 두개의 MOS 트랜지스터의 게이트를 메모리 셀측에 접속해서 구성되는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서, 복수의 상기 메모리 셀이 접속되는 제1의 비트선(34,35)과 복수의 상기 제1의 비트선이 접속되는 제1의 비트선 선택 회로(32,33)를 구비하고, 선택된 상기 제1의 비트선이 상기 제1의 전류증폭회로(3)에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서, 상기 제1의 비트선 선택 회로(32,33)와 상기 전류증폭회로(62)간에 접속되는 MOS 트랜지스터(56)와 상기 제1의 비트선의 전위에 따라서 각 MOS 트랜지스터의 도통을 제어함으로서 상기 제1의 비트선의 충전을 제어하는 충전제어수단(61)를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  8. 제7항에 있어서, 상기 충전제어수단은 상기 제1의 비트선이 선택됨에 따라서 동작하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제6항에 있어서, 상기 전류증폭회는 상기 제1의 비트선의 전류를 증폭하는 제1의 전류증폭회로(3,4)와 상기 제1의 전류증폭회로에 의해서 증폭된 전류를 더욱 증폭하는 제2의 전류증폭회로(49,50)을 구비하고, 상기 제2의 전류증폭회로에 의해서 증폭된 전류가 상기 제3의 비트선(48)을 흐르는 것을 특징으로 하는 반도체 기억 장치.
  10. 제1항에 있어서, 상기 비트선을 제2의 비트선과 제3의 비트선으로 분할되고, 상기 제2의 비트선에 흐르는 전류를 증폭하는 전류증폭회로를 구비하며, 증폭된 전류가 상기 제3의 비트선을 흐르고 상기 전류를 상기 센스 증폭기가 감지하는 것을 특징으로 하는 반도체 기억 장치.
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