JPH02355A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリセルが１つのＭＯ５Ｉ−ランジスタから
成る半導体記憶装置であって、製造工程中の記憶データ
書き込み方法、及び読み出し回路に関する。

〔従来の技術〕

メモリセルが１つのＭＯＳトランジスタから成る半導体
記憶装置のメモリセル構造は、例えば電子材料１９８６
年１月、ページ１０４〜１０８、ｒ４ＭビットマスクＲ
ＯＭとその応用」に記載の第２図（ページ１０５）に示
されている。（１）はメモリセルであるＭＯＳトランジ
スタのドレイン拡散層とビット線アルミを接続するコン
タクトによってデータを書き込む方法である。前記第２
図（１）において、コンタクトがある場合、ビット線ア
ルミからコンタクトを通してメモリセルであるＭＯＳト
ランジスタのソースへの電流経路が形成され、又コンタ
クトがない場合、と・ソト線アルミからＭＯ５Ｉ−ラン
ジスタべの電流経路ができない。この２つの状態によっ
て１ビツトのデータを書き込み、それを電流経路の有無
、又はインピーダンスを比較検出することによってデー
タを読み出すものである。前記第２図（２）はＭＯＳト
ランジスタを構成する拡散層を形成するか否かによって
、前記（１）と同様にデータを書き込み、読み出すもの
である。前記第２図（１）、（２）はＭＯＳトランジス
タのソース端子である電［供給端子とビット線アルミ間
にメモリセルであるＭＯＳトランジスタが並列に接続さ
れる構成である。

これに対して前記第２図（３）はメモリセルであるＭＯ
Ｓトランジスタが直列に接続される構成であり、イオン
注入することによってＭＯＳトランジスタをデプレショ
ン型とし、イオン注入しないエンハンスメント型とによ
って、同様にデータを書き込み、読み出すものである。

以上説明したメモリセルは、１つのＭＯＳトランジスタ
もしくは、コンタクト等の他の要素を含めた構成に対し
て１ビツトのデータを書き込むものであるか、前記構成
に対して多ビットのデータを書き込むものとして、例え
ば特公昭５８−４６７９８はメモリセルであるＭＯＳト
ランジスタのシキイ値電圧をイオン注入によって変化さ
せて、そのシキイ値電圧をデジタル量に変え多ビットの
データとして読み出すものである。又、ＩＢＭＴｅｃｈ
ｎｉｃａｐ　　ＤｉｓｃΩｏｓｕｒｅ　　ＢＵΩΩｅｔ
ｉｎ　　ＶｏＬ、２８　　Ｎｏ、７　　Ｄｅｃｅｍｂｅ
ｒ　　１９８５　　ページ３０４８〜３０４９のｒＲＥ
ＡＤ−ＯＮＬＹ　　ＭＥＭＯＲＹＪに記載されているよ
うに、メモリセルであるＭＯＳトランジスタのチャネル
領域のソース側もしくはドレイン側のある領域にイオン
注入することによってＭＯＳトランジスタのシキイ値電
圧を部分的に変化し、例えば前記論文中のＦＩＧ、２の
ように端子８側のチャネル領域のシキイ値がイオン注入
によって高くなっている場合で、ＮチャネルＭＯＳトラ
ンジスタである時、端子８を接地電位、端子９を高電位
とすると、前記チャネル部にイオン注入し、シキイ値電
圧が高くなっている部分の特性が表われ、シキイ値電圧
の高いＭＯＳトランジスタとなる。ところが、端子９を
接地電位、端子８を高電位と、前記状態と逆の電圧を印
加すると、イオン注入された部分は端子８の高電位によ
って基板との間に電位差が生じ、空乏層化してしまい、
その結果、この状態ではイオン注入されない低いシキイ
値電圧のＭＯＳトランジスタ特性となる。このようにし
て、前記論文ＦＩＧ、４のように４状態、すなわち２ビ
ツトのデータを書き込み、読み出すものである。

〔発明が解決しようとする課題〕

１つのＭＯＳトランジスタから成る半導体記憶装置の基
本的な構成例として示したｒ４ＭビットマスクＲＯＭと
その応用」の例では、１ビツトのデータを記憶するため
に１つのＭＯＳトランジスタもしくは、コンタクト等の
他の要素を含めた構成が必要であり、必要とするビット
数と同数の前記要素が必要なことから、大容量化に対し
てはチップサイズが大きくなり、又コストが高くなって
しまう。又大容量化を制限されてしまう。

一方、特公昭５８−４６７９８に示されるＭＯＳトラン
ジスタのシキイ値電圧を段階的に変化させ多ビットのデ
ータを１つのＭＯＳトランジスタを含む構成要素で記憶
する方法では、例えば２ビツトデータを書き込む場合で
も４種類のシキイ値電圧か必要となり、シキイ値電圧の
製造上のバラツキ、又それを検出するセンスアンプの実
現ということで非常に困難である。さらには、前述の４
種類のシキイ値電圧であって、最も高いシキイ値電圧を
除き、それ以外ではオン状態となる必要があり、又デプ
レション型になった場合は非選択メモリセルにリーク電
流が流れることから、エンハンスメント型でかつ選択時
はオン状態である必要があり、その結果シキイ値電圧が
比較的高くなり、半導体記憶装置の動作電圧範囲、すな
わち低電源電圧側で動作不良となってしまう。シキイ値
電圧の格差を広げようとすると動作電圧が上ってしまい
、又格差を小さくすればセンスアンプの検出が困難にな
るというように両側から制限され、現在では実用化に至
っていない。又ＭＯ３＋−ランジスタの電流能力を変え
る方法として、チャネル幅等が考えられるが、大容量化
実現に対して通常最小寸法を用いるのが一般的であり、
チャネル幅を４種類以上と多くする場合、チップ面積の
増加となってしまい、小容量の半導体記憶装置としてし
か利用できないのが現状である。

第３の従来例であるｒＲＥＡＤ−ＯＮＬＹ　　ＭＥＭＯ
ＲＹＪは、前述の問題点を解決しているように見えるが
、実際の構成に当っては、ソース、ドレインの電圧を印
加した時、高電位によって空乏化するチャネル領域に対
してイオン注入する必要があり、マスク合せ精度を考え
ると、実用化することは非常にむずかしい。例えばデザ
インルール１．２μｍのプロセスではマスク合せ精度は
量産性を考慮すると０．４〜０．５μｍであり、チャネ
ル長１．２μｍの時、実効的なチャネル長は拡散層の広
がり等から１．０μｍ前後となり、合せ精度がチャネル
長の１／２となってしまい、実現不可能となってしまう
。この対策としてチャネル長を長くすることも考えられ
るが、チップサイズの増大、又動作速度を決定するＭＯ
Ｓトランジスタの能力低下となってしまう。

本発明はかかる課題を解決するものであり、メモリセル
である１つのＭＯＳトランジスタに２ビット以上のデー
タをマスク合せ精度等を考慮することなく容易に書き込
み、集積度の向上によりコストの安い、又大容量の半導
体記憶装置を得ることを目的とする。

〔課題を解決するための手段〕

本発明は半導体記憶装置は、メモリセルであるＭＯＳト
ランジスタのソース、又はドレイン、又はその両方の領
域のチャネル近傍が記憶データに対応して選択的に不純
物濃度、又は深さ、又はその両方が異なる領域を有する
ＭＯＳトランジスタから成ることを特徴とする。

〔実　施　例〕

第１図は本発明の実施例を表わす半導体記憶装置のメモ
リセル部分の製造工程を示すものであり、第１図に示す
のは微細化プロセスで用いられるＬＤＤ構造を用いた例
であり、１は半導体基板、２はＭＯＳトランジスタのゲ
ート酸化膜、３〜５はＭＯＳトランジスタのゲート材、
６はＬＤＤ部を作る不純物濃度の薄い打込み層、７は酸
化膜、８は前記酸化膜７をエツチングした際形成されゲ
ート材の側壁に残された酸化膜、９はＭＯＳトランジス
タのソース、ドレイン領域の拡散層、１０は半導体記憶
装置の記憶データに対応してイオン注入を選択的に行う
ためのマスク材、１１は前記マスク材１０により不純物
濃度が変化した部分を表わす。ここで第１図はメモリセ
ル部の製造工程を示す断面図であり、メモリセルへのデ
ータを書き込む工程を示すものである。第１図において
、（ａ）〜（ｅ）はＬＤＤ構造を作る際の製造工程であ
り、（ｆ）にてＬＤＤ構造、すなわち自己整合的にゲー
ト材の側壁に酸化膜により形成された不純物濃度の薄い
領域に対して、イオン注入マスク材、例えばフォトエツ
チングに用いられるレジスト材を前記領域より広い面積
に対してマスクしイオン注入することにより、チャネル
領域に対してはゲート材がマスク効果となり、又ソース
・ドレイン拡散層は不純物濃度が濃いために、イオン注
入効果はＬＤＤ部だけに表われ、第１図１１のようにＬ
ＤＤ部だけが自己整合的に不純物濃度を変化することが
できる。ここで、ゲート材３〜５は一般的に用いられ低
抵抗のゲート材であるポリサイド構造等とすることで、
前述のイオン注入に対するマスク効果を充分果たすこと
が可能である。

次に第１図の方法で製造したＭＯＳトランジスタの特性
について、第２図はその断面図を、第３図は４Ｉｌｌ定
回路の等両回路及び特性を示す。第２図において、１２
はゲート材１９とソース、及びドレイン電極材１７．１
８を絶縁するための酸化膜、１３．１５はソース、及び
ドレイン拡散層、１４はＬＤＤ部の拡散層、１６は記憶
データに対応してＬＤＤ部に作られたイオン注入層であ
る。第２図の構造において、ＭＯＳトランジスタをＮチ
ャネルＭＯＳ＋−ランジスタとした場合で、前記イオン
注入層が基板と同じ導電型の不純物が注入されている場
合の特性を第３図に示す。第３図（ａ）、（ｂ）はその
測定回路であり、ＭＯＳトランジスタの記号において、
ソース、ドレイン領域に対して斜線部７側のＬＤＤ部が
イオン注入層となっていることを表わすものとする。第
３図（ａ）はイオン注入層が存在する電極１８にＶ。の
電位が、ゲートにはＶ。が印加された状態を示す測定回
路である。第３図（ｂ）は電極１７にｖｏの電位が印加
される測定回路であり、（ａ）に対して１７．１８に印
加する電圧を逆向きにした場合を示す。

ここで前記イオン注入層１６の不純物濃度は、ドレイン
拡散層１５と同一の導電型であり、前記導電型と逆の導
電型の不純物のイオン注入により不純物濃度が薄くなっ
ている場合について説明する。

第３図（ａ）のようにイオン注入層にＶＤの電位が印加
されると、基板電位が接地電位になっていることから、
イオン注入層と基板間にはＶＤの電位が印加されること
になり、イオン注入層は空乏化し第３図（Ｃ）のように
ゲートに印加されるｖＧによってイオン注入層がドレイ
ン電流ＩＤにそれほど影響することなくオン電流が流れ
る。

力筒３図（ｂ）の逆の電圧印加ではイオン注入層１６に
は接地電位が印加され、基板電位と同電位となり、イオ
ン注入層は不純物濃度が薄い、すなわち高抵抗層として
働き第３図（ｄ）のようにイオン注入層で電流が制限さ
れた状態となる。その結果、第３図（ｂ）の状態では■
。が小さく、データの書き込みに対応したイオン注入が
行なわれた状態が表われ、第３図（ａ）の状態ではイオ
ン注入が無視されＩＯが流れることになる。従って（ａ
）の状態でＬＤＤ部１４にイオン注入することによって
、イオン注入層１６とは無関係にデータを書き込むこと
が可能であり、１つのＭＯＳトランジスタに２ビツトの
データ記憶が容易に行なえることが理解できる。

以上メモリセルの製造工程及び動作を説明したが、第１
図において、イオン注入層１１はＬＤＤ部、すなわち第
１図（ｃ）のゲート材上の酸化膜７の厚さによって、ゲ
ート材３〜４の側壁に残る酸化膜のチャネル長方向の長
さが決まり、しかも０．３μｍ程度のＬＤＤ部も容易に
可能であり、又チャネルに対して自己整合的に形成可能
なことから、マスク合せ精度を考えることなく、イオン
注入層のチャネル長方向の長さの精度及びチャネルに対
する位置精度を達成することができる。又、前述の説明
ではイオン注入層がドレイン拡散層と同一導電型の場合
について行なったが、逆の導電型であっても可能である
ことは理解できるであろう。従って、イオン注入量に対
しても充分なマージンがあることになり、半導体ウェハ
ー内のバラツキ等に対しても、安定した動作を可能とす
ることができる。

第４図は本発明によるデータ読み出し回路の実施例であ
り、３９〜４３は第１の選択回路であるＮチャネルＭＯ
Ｓトランジスタ、３４〜３８は第２の選択回路であるＮ
チャネルＭＯ３トランジスタ、２０．２１はメモリセル
であるＮチャネルＭｏＳトランジスタ、２２．２３．２
４はメモリセルを選択するワード線、２４〜２８はビッ
ト線選択用アドレスのデコーダ出力信号、２９〜３３は
同様にデコーダ出力信号、５３はセンスアンプ、４４．
４６．４８はセンスアンプを構成するＰチャネルＭＯ３
トランジスタ、４５．４７．４９は同様にＮチャネルＭ
ＯＳトランジスタ、５２はメモリセルからのデータと比
較する基準電圧入力端子、５０はセンスアンプの動作を
制御する信号である。第５図は第４図の第１の選択回路
及び第２の選択回路に選択信号を出力するビット線選択
用アドレス７４〜７９のデコーダである。第４図と第５
図において番号が同じ信号が接続されるものとする。第
５図において、７５．７７．７９は７４．７６．７８の
それぞれ反転信号である。例えば７４が“Ｈ，，７６が
“Ｈ”、７８が“Ｈ“７５．７７．７９が“Ｌ”とする
と、デコーダ出力２４及び３０が“Ｈ”となり、その他
は“Ｌ”となる。その結果第４図の第１の選択回路のＮ
チャネルＭＯＳトランジスタ３９がオン状態に、又第２
の選択回路のＮチャネルＭＯＳトランジスタ３５がオン
状態となり、その他の選択用ＮチャネルＭＯＳトランジ
スタはオフとなる。その結果ビット線７０は接地電位に
、ビット線６９は選択回路を介してセンスアンプ５３に
接続される。ここでワード線２３が“Ｈ”、２２が“Ｌ
”とすると、メモリセルフ４が選択状態となり、Ｎチャ
ネルＭＯＳトランジスタ３９を通してセンスアンプ内の
充電制御用ＮチャネルＭＯＳトランジスタ４５により、
ビット線６９・が充電される。この時、ビット線電位検
出回路４６．４７によりビット線は中間レベルまで充電
され、メモリセルフ４にデータとして書き込まれた状態
、例えば充分オン状態の場合、ＰチャネルＭＯＳトラン
ジスタ４４によりその電流値が検出され、４４のゲート
電位としてＰチャネルＭＯＳトランジスタ４８のゲート
に供給され、基準電圧５２との比較により出力５１は高
レベルとなる。又、メモリセルがオフ状態の場合、ビッ
ト線６９には電流が流れず、従ってＰチャネルＭＯ８ト
ランジスタ４４．４８もオフとなってしまい、出力５１
は低レベルとなる。このようにしてメモリセルに書き込
まれた２値のデータを読み出すものである。

次にアドレス入カフ４．７７．７８が“Ｈ”池か“Ｌ”
の時、デコーダ出力２５．２９が“Ｈ”になり、Ｎチャ
ネルＭＯＳトランジスタ３４．４０がオンとなり、ビッ
ト線６９が接地電位に、ビット線７０がセンスアンプに
接続されることになる。ワード２３が“Ｈ”の状態とす
ると前述の状態と同様にメモリセルフ４が選択され、し
かもメモリセルであるＮチャネルＭＯＳトランジスタフ
４のソース、及びドレイン端子への電圧印加が逆の状態
となる。この結果メモリセルフ４の２ビツトのデータを
読み出すことが可能となる。第４図においてビット線７
０がセンスアンプに接続されている場合、ワード線２３
に接続されるメモリセルがオンとなることから、ビット
線７１．７２．７３がメモリセルを通してビット線７０
と同電位まで充電されるが、ＮチャネルＭＯＳトランジ
スタ４１〜４３．３６〜３８はオフであることからメモ
リセルフ４のデータを読み出すことは可能である。

次に第４図における前述の非選択ビット線への充電によ
る読み出し時間の遅れを改良した回路構成例を第６図に
示す。第６図において、接地電位又はセンスアンプに接
続されないビット線は中間電位、すなわちＰチャネルＭ
Ｏ８トランジスタロ４、ＮチャネルＭＯＳトランジスタ
６５．６６から成る非選択ビット線の充電回路により、
センスアンプに接続されるビット線とほぼ同じ電位まで
充電することにより、非選択ビット線へのメモリセルを
通しての電流をなくし、読み出し時間を高速化するもの
である。第６図で、５４〜５８はＮチャネルＭＯＳトラ
ンジスタ、その他は第４図と同様である。第７図は第６
図の２４〜２８．２９〜３３及び５９〜６３の選択信号
を作るデコーダであり、第５図のデコーダに対して、ビ
ット線がセンスアンプ又は接地電位のいずれにも接続し
ない場合、出力信号５９〜６３のビット線に対応する信
号が“Ｈ”となる回路を追加したものである。

第７図の動作は同一のビット線に接続されるＮチャネル
ＭＯＳトランジスタ、例えば３４．３つの入力信号２９
．２４のいずれかが“Ｈ“になると出力５９が“Ｌ”と
なる回路である。他は第４図、５図であることから動作
は理解でき、又従来の読み出し回路構成とほとんど変る
ことなく、容易に実現できることが理解できると思う。

これまでの実施例はメモリセルであるＭＯＳトランジス
タのソース、ドレインに印加する電圧を正、逆と変える
ことで、本発明の構成により、２ビツトのデータを読み
出す例を説明してきたが、ソース及びドレイン側の両方
を用いることによって同一イオン注入量で異なるＭＯＳ
トランジスタ能力を得ることができることから、多種類
のＭＯＳトランジスタ能力を検出することで単一の電圧
印加方法であっても２ビツト以上のデータを書き込むこ
とができる。又、電圧の印加方法、多種類のＭＯＳトラ
ンジスタの電流能力検出を組み合せて多ビットのデータ
記憶及び読み出しが可能である。又、実施例ではＬＤＤ
構造のＭＯＳトランジスタについて説明したが、この方
法以外であっても、ソース、ドレインに不純物濃度及び
拡散深さのいずれか、又は両方が異なる領域を形成でき
る方法であれば、どの方法でも実現できる。

〔発明の効果〕

本発明は以上述べてきたように、メモリセルであるＭＯ
Ｓトランジスタのソース、ドレイン領域のそれぞれのチ
ャネル近傍が記憶データに対応して選択的に不純物濃度
及び深さのいずれか、又は両方が異なる領域を形成する
ことによって、１つのメモリセルに２ビツト以上のデー
タを記憶することが可能であり、又実施例によるＬＤＤ
構造を用いることによりマスクの合せ精度を考えること
なく小さな面積で、量産面でも安定して作ることが可能
である。又読み出し回路の回路構成も従来の回路構成と
ほぼ同様に、第２のビット線選択回路の追加だけで２ビ
ツトのデータを読み出し速度を変えることなしに実現で
きる。以上により、１つのＭＯＳトランジスタによって
２ビツト以上のデータを記憶できることから、チップ面
積の小さい、コストの安い半導体記憶装置が、又大容量
の半導体記憶装置を実現することができる。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の詳細な説明するＬＤＤ
構造の半導体記憶装置の製造工程を示す断面図、第２図
は同様に本発明の半導体記憶装置の断面図、第３図（ａ
）〜（ｄ）は本発明のメモリセルの特性図及びその測定
回路図、第４．６図は本発明の実施例である半導体記憶
装置の読み出し回路図、第５．７図は本発明の実施例で
あるデコーダ回路図である。 １・・・・半導体基板 ２・・・・ゲート酸化膜 ３〜５．１つ ・・・・ゲート材 ７．１２・酸化膜 ８・・・・ゲート材側壁の酸化膜 ６．９．１３〜１６ ・・・・ソース、ドレイン拡散層 １０・・・・イオン注入のマスク材 １１　・　・　・　・ １７．１８拳 ２０．２１． ２２．２３会 ２４〜３３． ３４〜４３． ６５．６６ ４４．４６． ５３　・　・　・　・ ７４〜７９・ イオン注入層 ソース、ドレイン電極 メモリセル ワード線 ５９〜６３ 選択信号 ４５〜４７．４９．５４〜５８、 Ｎチ゛ヤネルＭＯＳトランジスタ ４８．６４ ＰチャネルＭＯＳトランジスタ センスアンプ アドレス入力 気２回 （Ｑ） （ｂ） 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　上　柳　雅　誉（他１名）（Ｃ） 第　３１３ 屍ＬＦ図

Claims (2)

【特許請求の範囲】
1. （１）１つのＭＯＳトランジスタから成るメモリセルを
   複数配置し、製造工程中にメモリセルに記憶するデータ
   を書き込む半導体記憶装置において、前記ＭＯＳトラン
   ジスタのソース、又はドレイン、又はその両方の領域の
   チャネル近傍が記憶データに対応して選択的に不純物濃
   度、又は深さ、又はその両方が異なる領域を有するＭＯ
   Ｓトランジスタから成ることを特徴とする半導体記憶装
   置。
2. （２）請求項１記載の半導体記憶装置において、前記Ｍ
   ＯＳトランジスタのソース及びドレイン端子がそれぞれ
   異なるビット線に接続する複数のビット線から成り、前
   記ビット線が第１の選択回路を介してセンスアンプに接
   続し、前記ビット線が第２の選択回路を介して基準電位
   に接続し、前記第１及び第２の選択回路がビット線選択
   用アドレス入力信号によって選択することを特徴とする
   半導体記憶装置。