JPH06334142A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH06334142A JPH06334142A JP5116030A JP11603093A JPH06334142A JP H06334142 A JPH06334142 A JP H06334142A JP 5116030 A JP5116030 A JP 5116030A JP 11603093 A JP11603093 A JP 11603093A JP H06334142 A JPH06334142 A JP H06334142A
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- insulating film
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Abstract
(57)【要約】
【目的】 大きなキャパシタが不要で、リフレッシュの
必要のない、安定動作可能で、消費電力が小さい半導体
記憶装置を提供する。 【構成】 ワード線ＷＬが“Ｈ”レベルになると、ＭＯ
ＳＦＥＴ１０がオンし、ビット線ＢＬ上の書込みデータ
が、ＭＯＳＴＦＴＴ２０及び抵抗３０からなる双安定回
路に保持される。記憶されたデータを読出す場合、ワー
ド線ＷＬが“Ｈ”レベルとなり、ＭＯＳＦＥＴ１０がオ
ンし、ノードＮ１に記憶されたデータが、ＭＯＳＴＦＴ
４０及び抵抗５０からなる増幅回路で増幅され、ビット
線ＢＬへ出力される。
必要のない、安定動作可能で、消費電力が小さい半導体
記憶装置を提供する。 【構成】 ワード線ＷＬが“Ｈ”レベルになると、ＭＯ
ＳＦＥＴ１０がオンし、ビット線ＢＬ上の書込みデータ
が、ＭＯＳＴＦＴＴ２０及び抵抗３０からなる双安定回
路に保持される。記憶されたデータを読出す場合、ワー
ド線ＷＬが“Ｈ”レベルとなり、ＭＯＳＦＥＴ１０がオ
ンし、ノードＮ１に記憶されたデータが、ＭＯＳＴＦＴ
４０及び抵抗５０からなる増幅回路で増幅され、ビット
線ＢＬへ出力される。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ（以下、ＤＲＡＭという）のメモ
リセル等といった半導体記憶装置及びその製造方法に関
するものである。
ム・アクセス・メモリ（以下、ＤＲＡＭという）のメモ
リセル等といった半導体記憶装置及びその製造方法に関
するものである。
【０００２】
【従来の技術】図２は、従来のＤＲＡＭにおけるメモリ
セルの一構成例を示す回路図である。このメモリセル
は、ワード線ＷＬ及びビット線ＢＬを有し、その交差部
には電荷転送用のＮチャネルＭＯＳＦＥＴ（ＭＯＳ型電
界効果トランジスタ）１のゲート及び一方の拡散層がそ
れぞれ接続されている。ＭＯＳＦＥＴ１の他方の拡散層
には、ノードＮを介して電荷蓄積用のキャパシタ２が接
続され、そのキャパシタ２の一方の電極がセルプレート
電位Ｖcpに接続されている。ビット線ＢＬには寄生容量
Ｃb が存在する。この種のメモリセルでは、通常、１／
２・Ｖccプリチャージ方式で駆動されるため、該メモリ
セルのキャパシタ２に記憶された信号電荷を読出す際の
出力ΔＶは、
セルの一構成例を示す回路図である。このメモリセル
は、ワード線ＷＬ及びビット線ＢＬを有し、その交差部
には電荷転送用のＮチャネルＭＯＳＦＥＴ（ＭＯＳ型電
界効果トランジスタ）１のゲート及び一方の拡散層がそ
れぞれ接続されている。ＭＯＳＦＥＴ１の他方の拡散層
には、ノードＮを介して電荷蓄積用のキャパシタ２が接
続され、そのキャパシタ２の一方の電極がセルプレート
電位Ｖcpに接続されている。ビット線ＢＬには寄生容量
Ｃb が存在する。この種のメモリセルでは、通常、１／
２・Ｖccプリチャージ方式で駆動されるため、該メモリ
セルのキャパシタ２に記憶された信号電荷を読出す際の
出力ΔＶは、
【数１】 となる。ところが、自然放電あるいはソフトエラー等に
より失われる放電電荷ＱL があるため、一定期間毎に、
再書込み（リフレッシュ）が行われる。
より失われる放電電荷ＱL があるため、一定期間毎に、
再書込み（リフレッシュ）が行われる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭでは、次のような課題があった。図２の出力Δ
Ｖを大きくし、安定動作をさせるためには、キャパシタ
２が大きいことが望ましい。ところが、集積度の向上に
伴ない、キャパシタ２の容量の確保が難しくなり、動作
が不安定になると共に、リフレッシュ時の消費電流が大
きくなるという問題があり、未だ技術的に十分満足のい
く半導体記憶装置を得ることが困難であった。本発明
は、前記従来技術が持っていた課題として、集積度の向
上によってキャパシタが小さくなり、動作が不安定にな
ること、及びリフレッシュが必要なために消費電力が大
きいという点について解決した半導体記憶装置及びその
製造方法を提供するものである。
ＤＲＡＭでは、次のような課題があった。図２の出力Δ
Ｖを大きくし、安定動作をさせるためには、キャパシタ
２が大きいことが望ましい。ところが、集積度の向上に
伴ない、キャパシタ２の容量の確保が難しくなり、動作
が不安定になると共に、リフレッシュ時の消費電流が大
きくなるという問題があり、未だ技術的に十分満足のい
く半導体記憶装置を得ることが困難であった。本発明
は、前記従来技術が持っていた課題として、集積度の向
上によってキャパシタが小さくなり、動作が不安定にな
ること、及びリフレッシュが必要なために消費電力が大
きいという点について解決した半導体記憶装置及びその
製造方法を提供するものである。
【０００４】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ＤＲＡＭメモリセル等の半導体記憶
装置において、ゲートがワード線に、一方の拡散層が第
１のノードに、他方の拡散層が第２のノード及び第２の
抵抗を介してビット線にそれぞれ接続された第１導電型
のＭＯＳＦＥＴと、ゲート及び拡散層が第１のノード
に、該拡散層が第１の抵抗を介して半導体基板に、基板
電位が固定電位にそれぞれ接続された第２導電型のＭＯ
ＳＴＦＴＴ（Thin Film Tannel Transistor ）と、ゲー
トが前記第２のノードに、一方の拡散層が前記固定電位
に、他方の拡散層が前記ビット線にそれぞれ接続された
第１導電型のＭＯＳＴＦＴ（Thin Film Transistor）と
を、備えている。第２の発明では、第１の発明のＭＯＳ
ＴＦＴＴ及び第１の抵抗によって双安定回路を構成して
いる。第３の発明では、第１の発明のＭＯＳＴＦＴ及び
第２の抵抗によって増幅回路を構成している。第４の発
明では、第１の発明の第１導電型をＮチャネル型、及び
第２導電型をＰチャネル型にしている。第５の発明で
は、第１の発明のＭＯＳＴＦＴＴを、セルコンタクトに
対し自己整合的に形成している。第６の発明では、第１
の発明のＭＯＳＴＦＴ及び第２の抵抗を、ビットコンタ
クトに対し自己整合的に形成している。
を解決するために、ＤＲＡＭメモリセル等の半導体記憶
装置において、ゲートがワード線に、一方の拡散層が第
１のノードに、他方の拡散層が第２のノード及び第２の
抵抗を介してビット線にそれぞれ接続された第１導電型
のＭＯＳＦＥＴと、ゲート及び拡散層が第１のノード
に、該拡散層が第１の抵抗を介して半導体基板に、基板
電位が固定電位にそれぞれ接続された第２導電型のＭＯ
ＳＴＦＴＴ（Thin Film Tannel Transistor ）と、ゲー
トが前記第２のノードに、一方の拡散層が前記固定電位
に、他方の拡散層が前記ビット線にそれぞれ接続された
第１導電型のＭＯＳＴＦＴ（Thin Film Transistor）と
を、備えている。第２の発明では、第１の発明のＭＯＳ
ＴＦＴＴ及び第１の抵抗によって双安定回路を構成して
いる。第３の発明では、第１の発明のＭＯＳＴＦＴ及び
第２の抵抗によって増幅回路を構成している。第４の発
明では、第１の発明の第１導電型をＮチャネル型、及び
第２導電型をＰチャネル型にしている。第５の発明で
は、第１の発明のＭＯＳＴＦＴＴを、セルコンタクトに
対し自己整合的に形成している。第６の発明では、第１
の発明のＭＯＳＴＦＴ及び第２の抵抗を、ビットコンタ
クトに対し自己整合的に形成している。
【０００５】第７の発明では、半導体記憶装置用ＭＯＳ
ＴＦＴＴを、次の第１、第２及び第３の工程を順に施す
ことにより製造するようにしている。即ち、第１の工程
では、半導体基板上にセルコンタクトを開口した後、第
１のポリシリコン（ＰｏｌｙＳｉ）を成長させ、該第１
のＰｏｌｙＳｉに低濃度の第１導電型（Ｎ型またはＰ
型）不純物を拡散し、該第１のＰｏｌｙＳｉ上に第１の
絶縁膜を成長させ、該第１の絶縁膜におけるセルコンタ
クトのくぼみ部分上にのみ選択的にレジストを形成す
る。第２の工程では、前記レジストをマスクとして前記
第１の絶縁膜を除去し、該レジスト下の第１の絶縁膜を
マスクとして前記第１のＰｏｌｙＳｉを酸化してゲート
絶縁膜を形成した後、前記第１の絶縁膜を除去して前記
第１のＰｏｌｙＳｉを露出させ、その上に第２のＰｏｌ
ｙＳｉを成長させ、該第２のＰｏｌｙＳｉを介して前記
第１のＰｏｌｙＳｉに高濃度の第２導電型（Ｐ型または
Ｎ型）不純物を拡散してドレインを形成し、該第２のＰ
ｏｌｙＳｉ上にマスク用の第２の絶縁膜を成長させる。
さらに、第３の工程では、前記第２のＰｏｌｙＳｉとそ
の上の前記第２の絶縁膜をパターニングし、該第２の絶
縁膜をマスクとして前記第１のＰｏｌｙＳｉに高濃度の
第１導電型不純物を導入する。
ＴＦＴＴを、次の第１、第２及び第３の工程を順に施す
ことにより製造するようにしている。即ち、第１の工程
では、半導体基板上にセルコンタクトを開口した後、第
１のポリシリコン（ＰｏｌｙＳｉ）を成長させ、該第１
のＰｏｌｙＳｉに低濃度の第１導電型（Ｎ型またはＰ
型）不純物を拡散し、該第１のＰｏｌｙＳｉ上に第１の
絶縁膜を成長させ、該第１の絶縁膜におけるセルコンタ
クトのくぼみ部分上にのみ選択的にレジストを形成す
る。第２の工程では、前記レジストをマスクとして前記
第１の絶縁膜を除去し、該レジスト下の第１の絶縁膜を
マスクとして前記第１のＰｏｌｙＳｉを酸化してゲート
絶縁膜を形成した後、前記第１の絶縁膜を除去して前記
第１のＰｏｌｙＳｉを露出させ、その上に第２のＰｏｌ
ｙＳｉを成長させ、該第２のＰｏｌｙＳｉを介して前記
第１のＰｏｌｙＳｉに高濃度の第２導電型（Ｐ型または
Ｎ型）不純物を拡散してドレインを形成し、該第２のＰ
ｏｌｙＳｉ上にマスク用の第２の絶縁膜を成長させる。
さらに、第３の工程では、前記第２のＰｏｌｙＳｉとそ
の上の前記第２の絶縁膜をパターニングし、該第２の絶
縁膜をマスクとして前記第１のＰｏｌｙＳｉに高濃度の
第１導電型不純物を導入する。
【０００６】第８の発明では、半導体記憶装置用の増幅
回路を構成するＭＯＳＴＦＴ及び抵抗を、次の第１〜第
７の工程を順に施すことにより製造するようにしてい
る。即ち、本発明では、半導体基板上のビットコンタク
ト部に第１のＰｏｌｙＳｉを成長させ、該第１のＰｏｌ
ｙＳｉに高濃度の第１導電型不純物を拡散した後、層間
絶縁膜を成長させる第１の工程と、前記層間絶縁膜に対
しビットコンタクトのパターニングを行い、コンタクト
ホールを開口して前記第１のＰｏｌｙＳｉを露出させ、
チャネルとなる第２のＰｏｌｙＳｉを成長させ、該第２
のＰｏｌｙＳｉにチャネルドープとして低濃度の第２導
電型不純物を拡散する第２の工程と、異方性エッチング
により、前記第２のＰｏｌｙＳｉをコンタクトホール側
壁にのみ残置させると共に、前記第１のＰｏｌｙＳｉを
除去して前記半導体基板を露出させる第３の工程とを、
実行する。さらに、ゲート絶縁膜を成長させ、異方性エ
ッチングにより、該ゲート絶縁膜を前記第２のＰｏｌｙ
Ｓｉの側壁にのみ残置させる第４の工程と、第１導電型
不純物が拡散された第３のＰｏｌｙＳｉを成長させ、エ
ッチバックすることにより、ゲートとなる第１のＰｏｌ
ｙＳｉプラグを形成した後、該第１のＰｏｌｙＳｉプラ
グをマスクとして高濃度の第１導電型不純物を前記第２
のＰｏｌｙＳｉ上部に拡散する第５の工程と、第４のＰ
ｏｌｙＳｉを成長させ、エッチバックすることにより、
前記第１のＰｏｌｙＳｉプラグ直上に、抵抗となる第２
のＰｏｌｙＳｉプラグを形成し、該第２のＰｏｌｙＳｉ
プラグに対し低濃度の第１導電型不純物を拡散する第６
の工程と、前記第２のＰｏｌｙＳｉプラグ上に、ビット
線を選択的に形成する第７の工程とを、実行する。
回路を構成するＭＯＳＴＦＴ及び抵抗を、次の第１〜第
７の工程を順に施すことにより製造するようにしてい
る。即ち、本発明では、半導体基板上のビットコンタク
ト部に第１のＰｏｌｙＳｉを成長させ、該第１のＰｏｌ
ｙＳｉに高濃度の第１導電型不純物を拡散した後、層間
絶縁膜を成長させる第１の工程と、前記層間絶縁膜に対
しビットコンタクトのパターニングを行い、コンタクト
ホールを開口して前記第１のＰｏｌｙＳｉを露出させ、
チャネルとなる第２のＰｏｌｙＳｉを成長させ、該第２
のＰｏｌｙＳｉにチャネルドープとして低濃度の第２導
電型不純物を拡散する第２の工程と、異方性エッチング
により、前記第２のＰｏｌｙＳｉをコンタクトホール側
壁にのみ残置させると共に、前記第１のＰｏｌｙＳｉを
除去して前記半導体基板を露出させる第３の工程とを、
実行する。さらに、ゲート絶縁膜を成長させ、異方性エ
ッチングにより、該ゲート絶縁膜を前記第２のＰｏｌｙ
Ｓｉの側壁にのみ残置させる第４の工程と、第１導電型
不純物が拡散された第３のＰｏｌｙＳｉを成長させ、エ
ッチバックすることにより、ゲートとなる第１のＰｏｌ
ｙＳｉプラグを形成した後、該第１のＰｏｌｙＳｉプラ
グをマスクとして高濃度の第１導電型不純物を前記第２
のＰｏｌｙＳｉ上部に拡散する第５の工程と、第４のＰ
ｏｌｙＳｉを成長させ、エッチバックすることにより、
前記第１のＰｏｌｙＳｉプラグ直上に、抵抗となる第２
のＰｏｌｙＳｉプラグを形成し、該第２のＰｏｌｙＳｉ
プラグに対し低濃度の第１導電型不純物を拡散する第６
の工程と、前記第２のＰｏｌｙＳｉプラグ上に、ビット
線を選択的に形成する第７の工程とを、実行する。
【０００７】
【作用】第１〜第４の発明によれば、以上のように半導
体記憶装置を構成したので、双安定回路は記憶した情報
を保持する働きがあり、さらに増幅回路は読出し出力を
大きくする働きがある。第５及び第６の発明によれば、
コンタクト部に対し自己整合的に形成された素子は、半
導体記憶装置の構造の簡単化を図る働きがある。第７及
び第８の発明によれば、各素子がコンタクト部に対し自
己整合的に形成され、製造工程数を少なくする働きがあ
り、さらに半導体基板に対して垂直方向に形成される素
子は、メモリサイズの縮小化を図る働きがある。従っ
て、前記課題を解決できるのである。
体記憶装置を構成したので、双安定回路は記憶した情報
を保持する働きがあり、さらに増幅回路は読出し出力を
大きくする働きがある。第５及び第６の発明によれば、
コンタクト部に対し自己整合的に形成された素子は、半
導体記憶装置の構造の簡単化を図る働きがある。第７及
び第８の発明によれば、各素子がコンタクト部に対し自
己整合的に形成され、製造工程数を少なくする働きがあ
り、さらに半導体基板に対して垂直方向に形成される素
子は、メモリサイズの縮小化を図る働きがある。従っ
て、前記課題を解決できるのである。
【０００８】
【実施例】図１（ａ），（ｂ）の構成 図１（ａ），（ｂ）は、本発明の実施例を示す半導体記
憶装置におけるメモリセルの構成図であり、同図（ａ）
は回路図、及び同図（ｂ）はその概略の断面図である。
図１（ａ）に示すように、この半導体記憶装置のメモリ
セルは、ワード線ＷＬと、それと交差するビット線ＢＬ
とを有し、該ワード線ＷＬにはデータ転送用のＮチャネ
ルＭＯＳＦＥＴ１０のゲート１０Ｇが接続され、そのド
レイン１０Ｄが第１のノードＮ１に、ソース１０Ｓが第
２のノードＮ２にそれぞれ接続されている。第１のノー
ドＮ１には、ＰチャネルＭＯＳＴＦＴＴ２０のゲート２
０Ｇ及びドレイン２０Ｄが接続されると共に、該ノード
Ｎ１が第１の抵抗３０を介して基板電位Ｖbbに接続さ
れ、さらにその基板電極２０Ｂが固定電位（例えば、電
源電位Ｖcc）に接続されている。第２のノードＮ２に
は、ＮチャネルＭＯＳＴＦＴ４０のゲート４０Ｇが接続
されると共に、第２の抵抗５０を介してビット線ＢＬが
接続されている。ＭＯＳＴＦＴ４０のドレイン４０Ｄは
電源電位Ｖccに接続され、そのソース４０Ｓがビット線
ＢＬに接続されている。ＭＯＳＴＦＴＴ２０及び第１の
抵抗３０は、記憶したデータの保持を行う双安定回路を
構成している。また、ＭＯＳＴＦＴ４０及び第２の抵抗
５０は、出力増幅用の増幅回路を構成している。
憶装置におけるメモリセルの構成図であり、同図（ａ）
は回路図、及び同図（ｂ）はその概略の断面図である。
図１（ａ）に示すように、この半導体記憶装置のメモリ
セルは、ワード線ＷＬと、それと交差するビット線ＢＬ
とを有し、該ワード線ＷＬにはデータ転送用のＮチャネ
ルＭＯＳＦＥＴ１０のゲート１０Ｇが接続され、そのド
レイン１０Ｄが第１のノードＮ１に、ソース１０Ｓが第
２のノードＮ２にそれぞれ接続されている。第１のノー
ドＮ１には、ＰチャネルＭＯＳＴＦＴＴ２０のゲート２
０Ｇ及びドレイン２０Ｄが接続されると共に、該ノード
Ｎ１が第１の抵抗３０を介して基板電位Ｖbbに接続さ
れ、さらにその基板電極２０Ｂが固定電位（例えば、電
源電位Ｖcc）に接続されている。第２のノードＮ２に
は、ＮチャネルＭＯＳＴＦＴ４０のゲート４０Ｇが接続
されると共に、第２の抵抗５０を介してビット線ＢＬが
接続されている。ＭＯＳＴＦＴ４０のドレイン４０Ｄは
電源電位Ｖccに接続され、そのソース４０Ｓがビット線
ＢＬに接続されている。ＭＯＳＴＦＴＴ２０及び第１の
抵抗３０は、記憶したデータの保持を行う双安定回路を
構成している。また、ＭＯＳＴＦＴ４０及び第２の抵抗
５０は、出力増幅用の増幅回路を構成している。
【０００９】この種のメモリセルでは、データを書込む
場合、ワード線ＷＬを“Ｈ”レベルにすると、ＭＯＳＦ
ＥＴ１０がオン状態となり、ビット線ＢＬ上のデータが
該ＭＯＳＦＥＴ１０を介してＭＯＳＴＦＴＴ２０へ送ら
れ、該ＭＯＳＴＦＴＴ２０で書込まれたデータの保持が
行われる。また、記憶データを読出す場合、ワード線Ｗ
Ｌを“Ｈ”レベルにすると、ＭＯＳＦＥＴ１０がオン状
態となり、ＭＯＳＴＦＴＴ２０及び第１の抵抗３０で構
成される双安定回路に保持された記憶データが、該ＭＯ
ＳＦＥＴ１０を介して第２のノードＮ２へ送られる。す
ると、第２のノードＮ２上のデータが、ＭＯＳＴＦＴ４
０及び第２の抵抗５０で構成される増幅回路で増幅さ
れ、ビット線ＢＬへ出力される。図１（ａ）のＭＯＳＦ
ＥＴ１０、ＭＯＳＴＦＴＴ２０、及びＭＯＳＴＦＴ４０
は、図１（ｂ）に示すように、同一のＰ- 型半導体基板
１００に形成され、それらがいずれもメモリセルに対し
て自己整合的に垂直方向に形成されている。即ち、ＭＯ
ＳＴＦＴＴ２０はセルコンタクトに対し自己整合的に形
成され、さらにＭＯＳＴＦＴ４０及び第２の抵抗５０が
ビットコンタクトに対し自己整合的に形成されている。
第１の抵抗３０は、Ｐ- 型半導体基板１００と、ＭＯＳ
ＦＥＴ１０のＮ+ 型拡散層からなるドレイン１０Ｄとの
間の、Ｎ+ −Ｐ- 接合の拡散電流成分で構成されてい
る。第２の抵抗５０は、Ｎ- 型低不純物濃度のＰｏｌｙ
Ｓｉで形成されている。なお、図１（ｂ）中のハッチン
グは、絶縁膜を表わしている。
場合、ワード線ＷＬを“Ｈ”レベルにすると、ＭＯＳＦ
ＥＴ１０がオン状態となり、ビット線ＢＬ上のデータが
該ＭＯＳＦＥＴ１０を介してＭＯＳＴＦＴＴ２０へ送ら
れ、該ＭＯＳＴＦＴＴ２０で書込まれたデータの保持が
行われる。また、記憶データを読出す場合、ワード線Ｗ
Ｌを“Ｈ”レベルにすると、ＭＯＳＦＥＴ１０がオン状
態となり、ＭＯＳＴＦＴＴ２０及び第１の抵抗３０で構
成される双安定回路に保持された記憶データが、該ＭＯ
ＳＦＥＴ１０を介して第２のノードＮ２へ送られる。す
ると、第２のノードＮ２上のデータが、ＭＯＳＴＦＴ４
０及び第２の抵抗５０で構成される増幅回路で増幅さ
れ、ビット線ＢＬへ出力される。図１（ａ）のＭＯＳＦ
ＥＴ１０、ＭＯＳＴＦＴＴ２０、及びＭＯＳＴＦＴ４０
は、図１（ｂ）に示すように、同一のＰ- 型半導体基板
１００に形成され、それらがいずれもメモリセルに対し
て自己整合的に垂直方向に形成されている。即ち、ＭＯ
ＳＴＦＴＴ２０はセルコンタクトに対し自己整合的に形
成され、さらにＭＯＳＴＦＴ４０及び第２の抵抗５０が
ビットコンタクトに対し自己整合的に形成されている。
第１の抵抗３０は、Ｐ- 型半導体基板１００と、ＭＯＳ
ＦＥＴ１０のＮ+ 型拡散層からなるドレイン１０Ｄとの
間の、Ｎ+ −Ｐ- 接合の拡散電流成分で構成されてい
る。第２の抵抗５０は、Ｎ- 型低不純物濃度のＰｏｌｙ
Ｓｉで形成されている。なお、図１（ｂ）中のハッチン
グは、絶縁膜を表わしている。
【００１０】図１（ａ）の双安定回路の内容 ＭＯＳＴＦＴＴ２０及び第１の抵抗３０で構成される双
安定回路について、図３〜図６を参照しつつ説明する。
図３は、図１（ａ）に示す双安定回路の動作説明図であ
る。Ｖcp（≧Ｖcc）はセルプレート電位、Ｖsub （≦Ｇ
ＮＤ）は基板電位、ＩT はＭＯＳＴＦＴＴ２０を流れる
電流、Ｉr は第１の抵抗３０を流れる電流である。図４
は、図１（ａ）に示すＭＯＳＴＦＴＴ２０の電圧−電流
特性図である。Ｖg はＭＯＳＴＦＴＴ２０のゲート電
位、Ｖb は基板電位、Ｖd はドレイン電位、Ｖdsはドレ
イン・ソース間電圧である。図５（ａ），（ｂ）は、図
１（ａ）に示す双安定回路のメモリ機能を説明する図で
ある。ＶN1はノードＮ１の電位、Ｖcrt は臨界電圧、Ｉ
aNはノードＮ１に対する充電能力である。図６は、従来
例と本実施例のデータ保持特性図である。
安定回路について、図３〜図６を参照しつつ説明する。
図３は、図１（ａ）に示す双安定回路の動作説明図であ
る。Ｖcp（≧Ｖcc）はセルプレート電位、Ｖsub （≦Ｇ
ＮＤ）は基板電位、ＩT はＭＯＳＴＦＴＴ２０を流れる
電流、Ｉr は第１の抵抗３０を流れる電流である。図４
は、図１（ａ）に示すＭＯＳＴＦＴＴ２０の電圧−電流
特性図である。Ｖg はＭＯＳＴＦＴＴ２０のゲート電
位、Ｖb は基板電位、Ｖd はドレイン電位、Ｖdsはドレ
イン・ソース間電圧である。図５（ａ），（ｂ）は、図
１（ａ）に示す双安定回路のメモリ機能を説明する図で
ある。ＶN1はノードＮ１の電位、Ｖcrt は臨界電圧、Ｉ
aNはノードＮ１に対する充電能力である。図６は、従来
例と本実施例のデータ保持特性図である。
【００１１】図３において、ノードＮ１の電位によって
ＭＯＳＴＦＴＴ２０の電流ＩT が制御されるが、このＭ
ＯＳＴＦＴＴ２０はＰチャネル型であるため、ノードＮ
１の電位ＶN1が電源電位Ｖccに近いとき、図４に示すよ
うに流れる。これに第１の抵抗３０を流れる電流Ｉr を
重ねると、図５（ａ）に示すようになり、臨界電圧Ｖ
crt を境にして、Ｖcc側では電流ＩT が多く、ＧＮＤ側
では第１の抵抗３０を流れる電流Ｉr が多いため、図５
（ｂ）に示すように、ノードＮ１に対する充電能力ＩaN
が双安定状態となる。従って、図６に示すように、ノー
ドＮ１の電圧保持特性は“１”記憶時にセルプレート電
位Ｖcpに固定され、“０”記憶時に基板電位Ｖbbに固定
されることになる。これは、従来例において“１”記憶
時の電圧が経時的に減少したためにリフレッシュが必要
であったのに対し、リフレッシュが不要であることを示
している。
ＭＯＳＴＦＴＴ２０の電流ＩT が制御されるが、このＭ
ＯＳＴＦＴＴ２０はＰチャネル型であるため、ノードＮ
１の電位ＶN1が電源電位Ｖccに近いとき、図４に示すよ
うに流れる。これに第１の抵抗３０を流れる電流Ｉr を
重ねると、図５（ａ）に示すようになり、臨界電圧Ｖ
crt を境にして、Ｖcc側では電流ＩT が多く、ＧＮＤ側
では第１の抵抗３０を流れる電流Ｉr が多いため、図５
（ｂ）に示すように、ノードＮ１に対する充電能力ＩaN
が双安定状態となる。従って、図６に示すように、ノー
ドＮ１の電圧保持特性は“１”記憶時にセルプレート電
位Ｖcpに固定され、“０”記憶時に基板電位Ｖbbに固定
されることになる。これは、従来例において“１”記憶
時の電圧が経時的に減少したためにリフレッシュが必要
であったのに対し、リフレッシュが不要であることを示
している。
【００１２】図１（ａ）の増幅回路の内容 図１（ａ）に示すＭＯＳＴＦＴ４０及び第２の抵抗５０
からなる増幅回路におけるメモリセル出力のゲイン機能
を、図７を参照しつつ説明する。図７は、図１（ａ）に
示すＭＯＳＴＦＴ４０及び第２の抵抗５０からなる増幅
回路の動作説明図である。Ｃs はＭＯＳＴＦＴＴ２０に
対応する電荷蓄積用キャパシタ、Ｃb はビット線ＢＬの
寄生容量、Ｃg はＭＯＳＴＦＴ４０のゲート容量、Ｖt
はＭＯＳＴＦＴ４０の閾値電圧、Ｉo はＭＯＳＴＦＴ４
０のオン電流である。図２に示す従来のメモリセルで
は、電荷蓄積用キャパシタ２（Ｃs ）のみでビット線Ｂ
Ｌの寄生容量Ｃb を駆動している。これに対し、本実施
例では電荷蓄積用キャパシタＣs が駆動するのはＭＯＳ
ＴＦＴ４０のゲート容量Ｃg のみである。このゲート容
量Ｃg の値は、ビット線ＢＬの寄生容量Ｃb の１／１０
０以下であるため、ノードＮ２の電位を大きく振幅させ
ることが可能である。第２の抵抗５０は、ノードＮ２と
ビット線ＢＬの電位差を電圧降下によって保つものであ
り、例えば５０ＫΩ〜１ＭΩの値を持つが、ＭＯＳＴＦ
Ｔ４０の駆動能力に応じた最適値に設定する必要があ
る。メモリセルの出力ΔＶはＭＯＳＴＦＴ４０のオン電
流Ｉo で決まる。この電流Ｉo の値は、電荷蓄積用キャ
パシタＣs の放電により得られるものに比べ１０倍以上
大きいので、該ＭＯＳＴＦＴ４０及び第２の抵抗５０か
らなる増幅回路を設けることにより、ビット線電位差の
検知、増幅を行うセンスアンプにおける読出し動作を高
速かつ高安定化できる。以上のように、本実施例では、
ＰチャネルＭＯＳＴＦＴＴ２０及び第１の抵抗３０で構
成される双安定回路を設けたので、記憶されたデータを
的確に保持できる。そのため、従来のようにリフレッシ
ュをする必要がなく、消費電力を低減できる。しかも、
メモリセル出力部に、ＮチャネルＭＯＳＴＦＴ４０及び
第２の抵抗５０からなる増幅回路を設けたので、メモリ
セルの出力が大きくなって安定動作が可能となる。
からなる増幅回路におけるメモリセル出力のゲイン機能
を、図７を参照しつつ説明する。図７は、図１（ａ）に
示すＭＯＳＴＦＴ４０及び第２の抵抗５０からなる増幅
回路の動作説明図である。Ｃs はＭＯＳＴＦＴＴ２０に
対応する電荷蓄積用キャパシタ、Ｃb はビット線ＢＬの
寄生容量、Ｃg はＭＯＳＴＦＴ４０のゲート容量、Ｖt
はＭＯＳＴＦＴ４０の閾値電圧、Ｉo はＭＯＳＴＦＴ４
０のオン電流である。図２に示す従来のメモリセルで
は、電荷蓄積用キャパシタ２（Ｃs ）のみでビット線Ｂ
Ｌの寄生容量Ｃb を駆動している。これに対し、本実施
例では電荷蓄積用キャパシタＣs が駆動するのはＭＯＳ
ＴＦＴ４０のゲート容量Ｃg のみである。このゲート容
量Ｃg の値は、ビット線ＢＬの寄生容量Ｃb の１／１０
０以下であるため、ノードＮ２の電位を大きく振幅させ
ることが可能である。第２の抵抗５０は、ノードＮ２と
ビット線ＢＬの電位差を電圧降下によって保つものであ
り、例えば５０ＫΩ〜１ＭΩの値を持つが、ＭＯＳＴＦ
Ｔ４０の駆動能力に応じた最適値に設定する必要があ
る。メモリセルの出力ΔＶはＭＯＳＴＦＴ４０のオン電
流Ｉo で決まる。この電流Ｉo の値は、電荷蓄積用キャ
パシタＣs の放電により得られるものに比べ１０倍以上
大きいので、該ＭＯＳＴＦＴ４０及び第２の抵抗５０か
らなる増幅回路を設けることにより、ビット線電位差の
検知、増幅を行うセンスアンプにおける読出し動作を高
速かつ高安定化できる。以上のように、本実施例では、
ＰチャネルＭＯＳＴＦＴＴ２０及び第１の抵抗３０で構
成される双安定回路を設けたので、記憶されたデータを
的確に保持できる。そのため、従来のようにリフレッシ
ュをする必要がなく、消費電力を低減できる。しかも、
メモリセル出力部に、ＮチャネルＭＯＳＴＦＴ４０及び
第２の抵抗５０からなる増幅回路を設けたので、メモリ
セルの出力が大きくなって安定動作が可能となる。
【００１３】図１（ｂ）のＭＯＳＴＦＴＴの製造方法 図８（ａ）〜（ｃ）は、図１（ｂ）に示すＭＯＳＴＦＴ
Ｔ２０の製造方法を示す工程図である。このＭＯＳＴＦ
ＴＴ２０は、図８（ａ）〜（ｃ）の製造工程に従い、次
のようにして製造される。 （１） 図８（ａ）の工程 Ｐ- 型半導体基板１００上に素子分離領域１０１を形成
し、ゲート絶縁膜１０２、ゲート１０Ｇ、及び層間絶縁
膜１０３を順次形成する。そして、層間絶縁膜１０３に
コンタクトを開口し、半導体基板１００内にＮ+ 型不純
物を拡散してＮ+ 型拡散層からなるドレイン１０Ｄを形
成し、ＭＯＳＦＥＴ１０を作成する。その後、セルコン
タクト１０４を開口し、第１のＰｏｌｙＳｉ１０５を成
長させ、その第１のＰｏｌｙＳｉ１０５に、低濃度（＜
１Ｅ１７cm-3）のＮ- 型不純物を拡散する。そして、第
１のＰｏｌｙＳｉ１０５上に第１の絶縁膜（例えば、窒
化膜）１０６を成長させ、全面にレジスト１０７を塗布
し、露光することにより、セルコンタクト１０４のくぼ
み部分上にのみ選択的に該レジスト１０７を残す。
Ｔ２０の製造方法を示す工程図である。このＭＯＳＴＦ
ＴＴ２０は、図８（ａ）〜（ｃ）の製造工程に従い、次
のようにして製造される。 （１） 図８（ａ）の工程 Ｐ- 型半導体基板１００上に素子分離領域１０１を形成
し、ゲート絶縁膜１０２、ゲート１０Ｇ、及び層間絶縁
膜１０３を順次形成する。そして、層間絶縁膜１０３に
コンタクトを開口し、半導体基板１００内にＮ+ 型不純
物を拡散してＮ+ 型拡散層からなるドレイン１０Ｄを形
成し、ＭＯＳＦＥＴ１０を作成する。その後、セルコン
タクト１０４を開口し、第１のＰｏｌｙＳｉ１０５を成
長させ、その第１のＰｏｌｙＳｉ１０５に、低濃度（＜
１Ｅ１７cm-3）のＮ- 型不純物を拡散する。そして、第
１のＰｏｌｙＳｉ１０５上に第１の絶縁膜（例えば、窒
化膜）１０６を成長させ、全面にレジスト１０７を塗布
し、露光することにより、セルコンタクト１０４のくぼ
み部分上にのみ選択的に該レジスト１０７を残す。
【００１４】（２） 図８（ｂ）の工程 レジスト１０７をマスクとして窒化膜１０６を選択的に
除去し、そのレジスト１０７下の窒化膜１０６をマスク
として第１のＰｏｌｙＳｉ１０５を酸化し、ＭＯＳＴＦ
ＴＴ２０のゲート絶縁膜１０８を選択的に成長させる。
次に、レジスト１０７及びその下の窒化膜１０６を除去
し、第１のＰｏｌｙＳｉ１０５のコンタクト面１０９を
露出させ、第２のＰｏｌｙＳｉ１１０を成長させる。成
長させた第２のＰｏｌｙＳｉ１１０に、高濃度のＰ+ 型
不純物を拡散し、コンタクト面１０９を介して第１のＰ
ｏｌｙＳｉ１０５内にＭＯＳＴＦＴＴ２０のＰ+ 型ドレ
イン２０Ｄを形成する。その後、第２のＰｏｌｙＳｉ１
１０上に、後のイオン注入時のマスクとなる第２の絶縁
膜（例えば、酸化膜）１１１を成長させる。
除去し、そのレジスト１０７下の窒化膜１０６をマスク
として第１のＰｏｌｙＳｉ１０５を酸化し、ＭＯＳＴＦ
ＴＴ２０のゲート絶縁膜１０８を選択的に成長させる。
次に、レジスト１０７及びその下の窒化膜１０６を除去
し、第１のＰｏｌｙＳｉ１０５のコンタクト面１０９を
露出させ、第２のＰｏｌｙＳｉ１１０を成長させる。成
長させた第２のＰｏｌｙＳｉ１１０に、高濃度のＰ+ 型
不純物を拡散し、コンタクト面１０９を介して第１のＰ
ｏｌｙＳｉ１０５内にＭＯＳＴＦＴＴ２０のＰ+ 型ドレ
イン２０Ｄを形成する。その後、第２のＰｏｌｙＳｉ１
１０上に、後のイオン注入時のマスクとなる第２の絶縁
膜（例えば、酸化膜）１１１を成長させる。
【００１５】（３） 図８（ｃ）の工程 第２のＰｏｌｙＳｉ１１０とその上の酸化膜１１１をパ
ターニングし、該酸化膜１１１をマスクとして第１のＰ
ｏｌｙＳｉ１０５に、高濃度のＮ+ 型不純物を拡散し、
Ｎ+ 領域からなるＭＯＳＴＦＴＴ２０の基板電極２０Ｂ
を形成すれば、ＰチャネルＭＯＳＴＦＴＴ２０の製造が
終了する。なお、セルコンタクト１０４の面は、ドレイ
ン２０ＤのＰ+ 型不純物と、Ｎ+型拡散層からなるドレ
イン１０Ｄの不純物とにより、ツェナー伝導状態になっ
ているか、あるいはその界面に導伝性の拡散バリア材料
（例えば、ＴｉＮ等）が挟まれているかのいずれかでな
ければならない。以上のようなＭＯＳＴＦＴＴ２０の製
造方法では、該ＭＯＳＴＦＴＴ２０がセルコンタクト１
０４に対し自己整合的に形成されているので、製造工程
数を少なくできる。さらに、ＭＯＳＴＦＴＴ２０を半導
体基板１００に対して垂直方向に形成したので、メモリ
形成の占有面積を小さくでき、高集積化が可能となる。
ターニングし、該酸化膜１１１をマスクとして第１のＰ
ｏｌｙＳｉ１０５に、高濃度のＮ+ 型不純物を拡散し、
Ｎ+ 領域からなるＭＯＳＴＦＴＴ２０の基板電極２０Ｂ
を形成すれば、ＰチャネルＭＯＳＴＦＴＴ２０の製造が
終了する。なお、セルコンタクト１０４の面は、ドレイ
ン２０ＤのＰ+ 型不純物と、Ｎ+型拡散層からなるドレ
イン１０Ｄの不純物とにより、ツェナー伝導状態になっ
ているか、あるいはその界面に導伝性の拡散バリア材料
（例えば、ＴｉＮ等）が挟まれているかのいずれかでな
ければならない。以上のようなＭＯＳＴＦＴＴ２０の製
造方法では、該ＭＯＳＴＦＴＴ２０がセルコンタクト１
０４に対し自己整合的に形成されているので、製造工程
数を少なくできる。さらに、ＭＯＳＴＦＴＴ２０を半導
体基板１００に対して垂直方向に形成したので、メモリ
形成の占有面積を小さくでき、高集積化が可能となる。
【００１６】図１（ｂ）のＭＯＳＴＦＴ及び抵抗の製造
方法 図９（ａ）〜（ｇ）は、図１（ｂ）に示すＭＯＳＴＦＴ
４０及び第２の抵抗５０からなる増幅回路の製造方法を
示す製造工程図である。この増幅回路は、図９（ａ）〜
（ｇ）の製造工程に従い、次のようにして製造される。 （１） 図９（ａ）の工程 図８（ａ）のセルコンタクト１０４と同時に、Ｐ- 型半
導体基板１００上にセルコンタクト２０４が開口され、
Ｎ+ 不純物が該半導体基板１００内に拡散され、図８
（ａ）のＭＯＳＦＥＴ１０のドレイン１０Ｄと同時にソ
ース１０Ｓが形成される。次に、図８（ａ）の第１のＰ
ｏｌｙＳｉ１０５を成長させ、その第１のＰｏｌｙＳｉ
１０５にＮ- 型不純物を拡散した後、図８（ｃ）の基板
電極２０Ｂの形成時に、同時に、Ｎ+ 型不純物を第１の
ＰｏｌｙＳｉ１０５に拡散してＭＯＳＴＦＴ４０のドレ
イン４０Ｄを形成する。そして、図８（ｃ）の工程の終
了後、全面に層間絶縁膜２１２を成長させる。 （２） 図９（ｂ）の工程 セルコンタクト２０４上の層間絶縁膜２１２に対してビ
ットコンタクトのパターニングを行い、コンタクトホー
ル２１３を開口し、第１のＰｏｌｙＳｉに形成されたド
レイン４０Ｄを露出させ、ＭＯＳＴＦＴ４０のチャネル
となる第２のＰｏｌｙＳｉ２１４を成長させ、チャネル
ドープとして低濃度のＰ- 型不純物を拡散させる。 （３） 図９（ｃ）の工程 異方性エッチングにより、第２のＰｏｌｙＳｉ２１４を
平面部から除去し、該第２のＰｏｌｙＳｉ２１４をコン
タクトホール２１３の側壁のみに残し、さらにドレイン
４０Ｄを除去し、コンタクトホール２１３の底部２１
５、即ち半導体基板１００を露出させる。
方法 図９（ａ）〜（ｇ）は、図１（ｂ）に示すＭＯＳＴＦＴ
４０及び第２の抵抗５０からなる増幅回路の製造方法を
示す製造工程図である。この増幅回路は、図９（ａ）〜
（ｇ）の製造工程に従い、次のようにして製造される。 （１） 図９（ａ）の工程 図８（ａ）のセルコンタクト１０４と同時に、Ｐ- 型半
導体基板１００上にセルコンタクト２０４が開口され、
Ｎ+ 不純物が該半導体基板１００内に拡散され、図８
（ａ）のＭＯＳＦＥＴ１０のドレイン１０Ｄと同時にソ
ース１０Ｓが形成される。次に、図８（ａ）の第１のＰ
ｏｌｙＳｉ１０５を成長させ、その第１のＰｏｌｙＳｉ
１０５にＮ- 型不純物を拡散した後、図８（ｃ）の基板
電極２０Ｂの形成時に、同時に、Ｎ+ 型不純物を第１の
ＰｏｌｙＳｉ１０５に拡散してＭＯＳＴＦＴ４０のドレ
イン４０Ｄを形成する。そして、図８（ｃ）の工程の終
了後、全面に層間絶縁膜２１２を成長させる。 （２） 図９（ｂ）の工程 セルコンタクト２０４上の層間絶縁膜２１２に対してビ
ットコンタクトのパターニングを行い、コンタクトホー
ル２１３を開口し、第１のＰｏｌｙＳｉに形成されたド
レイン４０Ｄを露出させ、ＭＯＳＴＦＴ４０のチャネル
となる第２のＰｏｌｙＳｉ２１４を成長させ、チャネル
ドープとして低濃度のＰ- 型不純物を拡散させる。 （３） 図９（ｃ）の工程 異方性エッチングにより、第２のＰｏｌｙＳｉ２１４を
平面部から除去し、該第２のＰｏｌｙＳｉ２１４をコン
タクトホール２１３の側壁のみに残し、さらにドレイン
４０Ｄを除去し、コンタクトホール２１３の底部２１
５、即ち半導体基板１００を露出させる。
【００１７】（４） 図９（ｄ）の工程 ＣＶＤ法等により、ＭＯＳＴＦＴ４０のゲート絶縁膜２
１６を成長させ、該ゲート絶縁膜２１６の上部を異方性
エッチングによって除去し、該ゲート絶縁膜２１６を第
２のＰｏｌｙＳｉ２１４の側壁にのみ残す。 （５） 図９（ｅ）の工程 Ｎ+ 型不純物が拡散された厚い第３のＰｏｌｙＳｉを全
面に成長させ、エッチバックすることにより、第１のＰ
ｏｌｙＳｉプラグからなるＭＯＳＴＦＴ４０のゲート４
０Ｇを形成する。そして、ゲート４０Ｇをマスクとし
て、イオン注入等によってＮ+ 型不純物を第２のＰｏｌ
ｙＳｉ２１４の上部に高濃度に拡散し、該第２のＰｏｌ
ｙＳｉ２１４の上部にＮ+ 型拡散層からなるＭＯＳＴＦ
Ｔ４０のソース４０Ｓを形成する。 （６） 図９（ｆ）の工程 全面に厚い第４のＰｏｌｙＳｉを成長させ、エッチバッ
クすることにより、第１のＰｏｌｙＳｉプラグからなる
ゲート４０Ｇの直上に、抵抗となる第２のＰｏｌｙＳｉ
プラグ２１７を形成し、該第２のＰｏｌｙＳｉプラグ２
１７に対し、低濃度のＮ--型不純物を拡散する。 （７） 図９（ｇ）の工程 Ｎ+ 型ＰｏｌｙＳｉ２１８を成長させると、第２のＰｏ
ｌｙＳｉプラグ２１７がＮ- 型の抵抗５０になり、さら
に、該Ｎ+ 型ＰｏｌｙＳｉ２１８上に、ビット線ＢＬと
なるシリサイド２１９を形成すれば、図１（ｂ）のＭＯ
ＳＴＦＴ４０及び第２の抵抗５０の製造が終了する。
１６を成長させ、該ゲート絶縁膜２１６の上部を異方性
エッチングによって除去し、該ゲート絶縁膜２１６を第
２のＰｏｌｙＳｉ２１４の側壁にのみ残す。 （５） 図９（ｅ）の工程 Ｎ+ 型不純物が拡散された厚い第３のＰｏｌｙＳｉを全
面に成長させ、エッチバックすることにより、第１のＰ
ｏｌｙＳｉプラグからなるＭＯＳＴＦＴ４０のゲート４
０Ｇを形成する。そして、ゲート４０Ｇをマスクとし
て、イオン注入等によってＮ+ 型不純物を第２のＰｏｌ
ｙＳｉ２１４の上部に高濃度に拡散し、該第２のＰｏｌ
ｙＳｉ２１４の上部にＮ+ 型拡散層からなるＭＯＳＴＦ
Ｔ４０のソース４０Ｓを形成する。 （６） 図９（ｆ）の工程 全面に厚い第４のＰｏｌｙＳｉを成長させ、エッチバッ
クすることにより、第１のＰｏｌｙＳｉプラグからなる
ゲート４０Ｇの直上に、抵抗となる第２のＰｏｌｙＳｉ
プラグ２１７を形成し、該第２のＰｏｌｙＳｉプラグ２
１７に対し、低濃度のＮ--型不純物を拡散する。 （７） 図９（ｇ）の工程 Ｎ+ 型ＰｏｌｙＳｉ２１８を成長させると、第２のＰｏ
ｌｙＳｉプラグ２１７がＮ- 型の抵抗５０になり、さら
に、該Ｎ+ 型ＰｏｌｙＳｉ２１８上に、ビット線ＢＬと
なるシリサイド２１９を形成すれば、図１（ｂ）のＭＯ
ＳＴＦＴ４０及び第２の抵抗５０の製造が終了する。
【００１８】以上のようなＭＯＳＴＦＴ４０及び第２の
抵抗５０からなる増幅回路の製造方法では、それらのＭ
ＯＳＴＦＴ４０及び第２の抵抗５０が、ビットコンタク
トに対し自己整合的に形成されるので、製造工程数が少
なく、その上、該ＭＯＳＴＦＴ４０及び第２の抵抗５０
が半導体基板１００に対して垂直方向に形成されるの
で、メモリセルサイズが小さくなって高集積化が可能と
なる。なお、本発明は上記実施例に限定されず、種々の
変形が可能である。例えば、図１のメモリセルでは、Ｍ
ＯＳＦＥＴ１０及びＭＯＳＴＦＴ４０がＮチャネル型、
ＭＯＳＴＦＴＴ２０がＰチャネル型であるが、それらの
導電型を全て反転させても、上記実施例とほぼ同様の作
用、効果が得られる。また、図８及び図９の製造方法に
おいて、各構成要素の導電型を全て反転させたり、他の
材料で形成したり、あるいは図１（ｂ）のメモリセルの
断面構造を他の形に変更することも可能である。
抵抗５０からなる増幅回路の製造方法では、それらのＭ
ＯＳＴＦＴ４０及び第２の抵抗５０が、ビットコンタク
トに対し自己整合的に形成されるので、製造工程数が少
なく、その上、該ＭＯＳＴＦＴ４０及び第２の抵抗５０
が半導体基板１００に対して垂直方向に形成されるの
で、メモリセルサイズが小さくなって高集積化が可能と
なる。なお、本発明は上記実施例に限定されず、種々の
変形が可能である。例えば、図１のメモリセルでは、Ｍ
ＯＳＦＥＴ１０及びＭＯＳＴＦＴ４０がＮチャネル型、
ＭＯＳＴＦＴＴ２０がＰチャネル型であるが、それらの
導電型を全て反転させても、上記実施例とほぼ同様の作
用、効果が得られる。また、図８及び図９の製造方法に
おいて、各構成要素の導電型を全て反転させたり、他の
材料で形成したり、あるいは図１（ｂ）のメモリセルの
断面構造を他の形に変更することも可能である。
【００１９】
【発明の効果】以上詳細に説明したように、第１〜第４
の発明によれば、ＭＯＳＴＦＴＴ及び第１の抵抗からな
る双安定回路と、ＭＯＳＴＦＴ及び第２の抵抗からなる
増幅回路とを設けたので、該双安定回路によって記憶さ
れた情報を保持でき、従来のＤＲＡＭのメモリセルのよ
うにリフレッシュの必要がなく、それによって消費電力
を低減できる。しかも、増幅回路を設けたので、読出し
出力を大きくでき、それによって安定動作が可能とな
る。第５及び第６の発明によれば、ＭＯＳＴＦＴＴやＭ
ＯＳＴＦＴ等がコンタクト部に対し自己整合的に形成さ
れているので、構造が簡単になり、製造工程数を少なく
できる。第７及び第８の発明によれば、ＭＯＳＦＥＴ、
ＭＯＳＴＦＴＴ、及びＭＯＳＴＦＴ等がコンタクト部に
対し自己整合的に形成されるので、製造工程数が少な
い。しかも、素子が半導体基板に対して垂直方向に形成
されるので、メモリサイズを小さくでき、高集積化が可
能となる。
の発明によれば、ＭＯＳＴＦＴＴ及び第１の抵抗からな
る双安定回路と、ＭＯＳＴＦＴ及び第２の抵抗からなる
増幅回路とを設けたので、該双安定回路によって記憶さ
れた情報を保持でき、従来のＤＲＡＭのメモリセルのよ
うにリフレッシュの必要がなく、それによって消費電力
を低減できる。しかも、増幅回路を設けたので、読出し
出力を大きくでき、それによって安定動作が可能とな
る。第５及び第６の発明によれば、ＭＯＳＴＦＴＴやＭ
ＯＳＴＦＴ等がコンタクト部に対し自己整合的に形成さ
れているので、構造が簡単になり、製造工程数を少なく
できる。第７及び第８の発明によれば、ＭＯＳＦＥＴ、
ＭＯＳＴＦＴＴ、及びＭＯＳＴＦＴ等がコンタクト部に
対し自己整合的に形成されるので、製造工程数が少な
い。しかも、素子が半導体基板に対して垂直方向に形成
されるので、メモリサイズを小さくでき、高集積化が可
能となる。
【図１】本発明の実施例を示す半導体記憶装置における
メモリセルの構成図である。
メモリセルの構成図である。
【図２】従来のＤＲＡＭにおけるメモリセルの回路図で
ある。
ある。
【図３】図１（ａ）に示す双安定回路の動作説明図であ
る。
る。
【図４】図１（ａ）に示すＭＯＳＴＦＴＴの電圧−電流
特性図である。
特性図である。
【図５】図１（ａ）に示す双安定回路のメモリ機能を説
明する図である。
明する図である。
【図６】従来例と本実施例のデータ保持特性図である。
【図７】図１（ａ）に示す増幅回路の動作説明図であ
る。
る。
【図８】図１（ｂ）に示すＭＯＳＴＦＴＴの製造方法を
示す製造工程図である。
示す製造工程図である。
【図９】図１（ｂ）に示すＭＯＳＴＦＴ及び抵抗の製造
方法を示す製造工程図である。
方法を示す製造工程図である。
１０ ＭＯＳＦＥＴ １０Ｄ ドレイン １０Ｇ ゲート １０Ｓ ソース ２０ ＭＯＳＴＦＴＴ ２０Ｄ ドレイン ２０Ｇ ゲート ２０Ｂ 基板電極 ３０ 第１の抵抗 ４０ ＭＯＳＴＦＴ ４０Ｄ ドレイン ４０Ｇ ゲート ４０Ｓ ソース ５０ 第２の抵抗 Ｎ１，Ｎ２ 第１，第２のノード
Claims (8)
- 【請求項１】 ゲートがワード線に、一方の拡散層が第
１のノードに、他方の拡散層が第２のノード及び第２の
抵抗を介してビット線にそれぞれ接続された第１導電型
のＭＯＳＦＥＴと、 ゲート及び拡散層が第１のノードに、該拡散層が第１の
抵抗を介して半導体基板に、基板電位が固定電位にそれ
ぞれ接続された第２導電型のＭＯＳＴＦＴＴと、 ゲートが前記第２のノードに、一方の拡散層が前記固定
電位に、他方の拡散層が前記ビット線にそれぞれ接続さ
れた第１導電型のＭＯＳＴＦＴとを、 備えたことを特徴とする半導体記憶装置。 - 【請求項２】 前記ＭＯＳＴＦＴＴ及び第１の抵抗によ
って双安定回路を構成したことを特徴とする請求項１記
載の半導体記憶装置。 - 【請求項３】 前記ＭＯＳＴＦＴ及び第２の抵抗によっ
て増幅回路を構成したことを特徴とする請求項１記載の
半導体記憶装置。 - 【請求項４】 前記第１導電型がＮチャネル型、及び前
記第２導電型がＰチャネル型であることを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項５】 前記ＭＯＳＴＦＴＴは、セルコンタクト
に対し自己整合的に形成されていることを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項６】 前記ＭＯＳＴＦＴ及び第２の抵抗は、ビ
ットコンタクトに対し自己整合的に形成されていること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項７】 半導体基板上にセルコンタクトを開口し
た後、第１のポリシリコンを成長させ、該第１のポリシ
リコンに低濃度の第１導電型不純物を拡散し、該第１の
ポリシリコン上に第１の絶縁膜を成長させ、該第１の絶
縁膜におけるセルコンタクトのくぼみ部分上にのみ選択
的にレジストを形成する第１の工程と、 前記レジストをマスクとして前記第１の絶縁膜を除去
し、該レジスト下の第１の絶縁膜をマスクとして前記第
１のポリシリコンを酸化してゲート絶縁膜を形成した
後、前記第１の絶縁膜を除去して前記第１のポリシリコ
ンを露出させ、その上に第２のポリシリコンを成長さ
せ、該第２のポリシリコンを介して前記第１のポリシリ
コンに高濃度の第２導電型不純物を拡散してドレインを
形成し、該第２のポリシリコン上にマスク用の第２の絶
縁膜を成長させる第２の工程と、 前記第２のポリシリコンとその上の前記第２の絶縁膜を
パターニングし、該第２の絶縁膜をマスクとして前記第
１のポリシリコンに高濃度の第１導電型不純物を導入す
る第３の工程とを、 順に施すことを特徴とする半導体記憶装置用ＭＯＳＴＦ
ＴＴの製造方法。 - 【請求項８】 半導体基板上のビットコンタクト部に第
１のポリシリコンを成長させ、該第１のポリシリコンに
高濃度の第１導電型不純物を拡散した後、層間絶縁膜を
成長させる第１の工程と、 前記層間絶縁膜に対しビットコンタクトのパターニング
を行い、コンタクトホールを開口して前記第１のポリシ
リコンを露出させ、チャネルとなる第２のポリシリコン
を成長させ、該第２のポリシリコンにチャネルドープと
して低濃度の第２導電型不純物を拡散する第２の工程
と、 異方性エッチングにより、前記第２のポリシリコンをコ
ンタクトホール側壁にのみ残置させると共に、前記第１
のポリシリコンを除去して前記半導体基板を露出させる
第３の工程と、 ゲート絶縁膜を成長させ、異方性エッチングにより、該
ゲート絶縁膜を前記第２のポリシリコンの側壁にのみ残
置させる第４の工程と、 第１導電型不純物が拡散された第３のポリシリコンを成
長させ、エッチバックすることにより、ゲートとなる第
１のポリシリコンプラグを形成した後、該第１のポリシ
リコンプラグをマスクとして高濃度の第１導電型不純物
を前記第２のポリシリコン上部に拡散する第５の工程
と、 第４のポリシリコンを成長させ、エッチバックすること
により、前記第１のポリシリコンプラグ直上に、抵抗と
なる第２のポリシリコンプラグを形成し、該第２のポリ
シリコンプラグに対し低濃度の第１導電型不純物を拡散
する第６の工程と、 前記第２のポリシリコンプラグ上に、ビット線を選択的
に形成する第７の工程とを、 順に施すことを特徴とする半導体記憶装置用の増幅回路
を構成するＭＯＳＴＦＴ及び抵抗の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5116030A JPH06334142A (ja) | 1993-05-18 | 1993-05-18 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5116030A JPH06334142A (ja) | 1993-05-18 | 1993-05-18 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334142A true JPH06334142A (ja) | 1994-12-02 |
Family
ID=14677021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5116030A Withdrawn JPH06334142A (ja) | 1993-05-18 | 1993-05-18 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06334142A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005175494A (ja) * | 2003-12-11 | 2005-06-30 | Internatl Business Mach Corp <Ibm> | ゲート制御ダイオード・メモリ・セル |
| KR100506338B1 (ko) * | 2002-04-04 | 2005-08-05 | 미쓰비시덴키 가부시키가이샤 | 리프레시 동작이 불필요한 메모리셀을 구비한 반도체 기억장치 |
| KR100512545B1 (ko) * | 2002-03-28 | 2005-09-07 | 미쓰비시덴키 가부시키가이샤 | 리프레쉬 동작이 불필요한 메모리 셀을 구비하는 반도체기억 장치 |
-
1993
- 1993-05-18 JP JP5116030A patent/JPH06334142A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512545B1 (ko) * | 2002-03-28 | 2005-09-07 | 미쓰비시덴키 가부시키가이샤 | 리프레쉬 동작이 불필요한 메모리 셀을 구비하는 반도체기억 장치 |
| KR100506338B1 (ko) * | 2002-04-04 | 2005-08-05 | 미쓰비시덴키 가부시키가이샤 | 리프레시 동작이 불필요한 메모리셀을 구비한 반도체 기억장치 |
| JP2005175494A (ja) * | 2003-12-11 | 2005-06-30 | Internatl Business Mach Corp <Ibm> | ゲート制御ダイオード・メモリ・セル |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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