JP2002521781A - 抵抗性強誘電記憶セル - Google Patents
抵抗性強誘電記憶セルInfo
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- JP2002521781A JP2002521781A JP2000561621A JP2000561621A JP2002521781A JP 2002521781 A JP2002521781 A JP 2002521781A JP 2000561621 A JP2000561621 A JP 2000561621A JP 2000561621 A JP2000561621 A JP 2000561621A JP 2002521781 A JP2002521781 A JP 2002521781A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Abstract
(57)【要約】
本発明は、抵抗性の強誘電記憶セルに関するものであり、この記憶セルは選択トランジスタと記憶コンデンサからなり、それらのうちの一方の電極（ＰＬ）には、固定のセルプレート電圧が供給され、もう一方の電極（ＳＮ）は、第１の導電型を有する選択トランジスタの第１の領域（１）に接続されている。この場合選択トランジスタと記憶コンデンサは、第１の導電型とは反対の第２の導電型の半導体基板内に設けられている。本発明によれば、記憶コンデンサの他方の電極と固定のセルプレート電圧の間に抵抗が設けられその抵抗値Ｒ２がＲ３＜＜Ｒ２＜＜Ｒ１となるように選定される。この場合前記Ｒ１は、選択トランジスタの第１の領域と半導体基板の間のｐｎ接合部の遮断抵抗値であり、前記Ｒ３は、オン状態での選択トランジスタの第１の領域と第１の導電型を有する第２の領域の間の抵抗値である。
Description
【０００１】 本発明は、抵抗性の強誘電記憶セルに関するものであり、この記憶セルは選択
トランジスタと記憶コンデンサからなり、それらのうちの一方の電極には、固定
のセルプレート電圧が供給され、もう一方の電極は、第１の導電型を有する選択
トランジスタの第１の領域に接続されている。この場合選択トランジスタと記憶
コンデンサは、第１の導電型とは反対の第２の導電型の半導体基板内に設けられ
ている。
トランジスタと記憶コンデンサからなり、それらのうちの一方の電極には、固定
のセルプレート電圧が供給され、もう一方の電極は、第１の導電型を有する選択
トランジスタの第１の領域に接続されている。この場合選択トランジスタと記憶
コンデンサは、第１の導電型とは反対の第２の導電型の半導体基板内に設けられ
ている。
【０００２】 強誘電記憶装置は、高速演算メモリとも称される。この場合はセルプレート電
圧が固定的に記憶装置給電電圧の１/２（Ｖｃｃ/２）におかれる。いずれにせよ
この種の記憶装置のもとでは、記憶コンデンサ内に蓄えられるデータの損失が生
じる恐れがある。記憶コンデンサにおけるセルノードは浮遊状態にあるので、選
択トランジスタが閉じられ、そのセルノードが半導体基板に対して寄生的ｐｎ接
合部を形成する限り、必然的に生じる漏れ電流がこのｐｎ接合部を介してセルノ
ード電圧をアース電圧に下げることを引き起こす。その際強誘電記憶コンデンサ
の他のノードは、固定のセルプレート電圧の１/２で維持される。それにより、
強誘電記憶コンデンサの内容は、再プログラミングによって破壊される可能性が
ある。
圧が固定的に記憶装置給電電圧の１/２（Ｖｃｃ/２）におかれる。いずれにせよ
この種の記憶装置のもとでは、記憶コンデンサ内に蓄えられるデータの損失が生
じる恐れがある。記憶コンデンサにおけるセルノードは浮遊状態にあるので、選
択トランジスタが閉じられ、そのセルノードが半導体基板に対して寄生的ｐｎ接
合部を形成する限り、必然的に生じる漏れ電流がこのｐｎ接合部を介してセルノ
ード電圧をアース電圧に下げることを引き起こす。その際強誘電記憶コンデンサ
の他のノードは、固定のセルプレート電圧の１/２で維持される。それにより、
強誘電記憶コンデンサの内容は、再プログラミングによって破壊される可能性が
ある。
【０００３】 このようなデータの損失を回避するために、ＤＲＡＭの場合と同じようにその
内容が破壊される前に記憶セルのリフレッシュが行われる。このリフレッシュは
、記憶装置のビット線路が１/２の給電電圧（Ｖｃｃ/２）でプレロードされ、セ
ルノードがワード線の活性化によって１/２の給電電圧でロードされることによ
って行われる。そのため記憶コンデンサを介して低下する電圧は０Ｖである。
内容が破壊される前に記憶セルのリフレッシュが行われる。このリフレッシュは
、記憶装置のビット線路が１/２の給電電圧（Ｖｃｃ/２）でプレロードされ、セ
ルノードがワード線の活性化によって１/２の給電電圧でロードされることによ
って行われる。そのため記憶コンデンサを介して低下する電圧は０Ｖである。
【０００４】 しかしながらそのようなリフレッシュは、高コストであり、できるだけ避けた
い付加的な操作も必要とされる。
い付加的な操作も必要とされる。
【０００５】 本発明の課題は、セルノードにおける漏れ電流がもはや記憶セルの再プログラ
ミングを引き起さず、そのため記憶セルのリフレッシュを省くことのできる抵抗
性強誘電記憶セルを提供することである。
ミングを引き起さず、そのため記憶セルのリフレッシュを省くことのできる抵抗
性強誘電記憶セルを提供することである。
【０００６】 この課題は冒頭に述べたような形式の抵抗性強誘電記憶セルにおいて、本発明
により、記憶コンデンサの他方の電極と固定のセルプレート電圧の間に抵抗を設
け、該抵抗値Ｒ２を、以下の条件に従って選定し、 Ｒ３＜＜Ｒ２＜＜Ｒ１ この場合前記Ｒ１は、選択トランジスタの第１の領域と半導体基板の間のｐｎ接
合部の遮断抵抗値であり、前記Ｒ３は、オン状態での選択トランジスタの第１の
領域と第１の導電型を有する第２の領域の間の抵抗値である。
により、記憶コンデンサの他方の電極と固定のセルプレート電圧の間に抵抗を設
け、該抵抗値Ｒ２を、以下の条件に従って選定し、 Ｒ３＜＜Ｒ２＜＜Ｒ１ この場合前記Ｒ１は、選択トランジスタの第１の領域と半導体基板の間のｐｎ接
合部の遮断抵抗値であり、前記Ｒ３は、オン状態での選択トランジスタの第１の
領域と第１の導電型を有する第２の領域の間の抵抗値である。
【０００７】 本発明による記憶セルのもとでは、記憶コンデンサの浮遊セルノードと他のノ
ードの間に抵抗―接合部が形成されるため、寄生ｐｎ接合部の漏れ電流が補償さ
れ、記憶コンデンサの２つの電極に近似的なセルプレート電圧（Ｖｃｃ/２）が
印加される。それに伴いもはや記憶コンデンサの不所望な再プログラミングが生
じる恐れはない。さらに遮断された選択トランジスタの抵抗値はここではまだ並
列に印加され得る。しかしながらこの抵抗値は通常は非常に小さい。
ードの間に抵抗―接合部が形成されるため、寄生ｐｎ接合部の漏れ電流が補償さ
れ、記憶コンデンサの２つの電極に近似的なセルプレート電圧（Ｖｃｃ/２）が
印加される。それに伴いもはや記憶コンデンサの不所望な再プログラミングが生
じる恐れはない。さらに遮断された選択トランジスタの抵抗値はここではまだ並
列に印加され得る。しかしながらこの抵抗値は通常は非常に小さい。
【０００８】 本発明による記憶セルは実質的に、 ａ）抵抗の抵抗値がｐｎ接合部の遮断抵抗よりも遙かに小さく、 ｂ）浮遊セルノードは、所要のリフレッシュ時間よりも短い時間にセルプレート
電圧を引き寄せる。
電圧を引き寄せる。
【０００９】 本発明による抵抗性強誘電記憶セルによれば、一方では読み/書き過程が抵抗
によってほとんど障害を受けず、また他方では寄生ｐｎ接合部の漏れ電流が抵抗
によって補償され強誘電記憶コンデンサの両側にほぼセルプレート電圧が印加さ
れる。それに伴い記憶コンデンサの不所望な再プログラミングはもはや生じる恐
れがない。
によってほとんど障害を受けず、また他方では寄生ｐｎ接合部の漏れ電流が抵抗
によって補償され強誘電記憶コンデンサの両側にほぼセルプレート電圧が印加さ
れる。それに伴い記憶コンデンサの不所望な再プログラミングはもはや生じる恐
れがない。
【００１０】 有利には、選択トランジスタの第１の領域はドレイン領域であり、場合によっ
てはソース領域であってもよい。
てはソース領域であってもよい。
【００１１】 本発明の別の有利な実施例によれば、抵抗は“Dickoxid”−トランジスタとし
て選択トランジスタの第１の領域と半導体基板内の第１の導電型の高濃度ドーピ
ング領域の間に設けられる。
て選択トランジスタの第１の領域と半導体基板内の第１の導電型の高濃度ドーピ
ング領域の間に設けられる。
【００１２】 本発明のさらに別の実施例によれば、抵抗は第１の導電型の低濃度ドーピング
領域として選択トランジスタの第１の領域と半導体基板の第１の導電型の高濃度
ドーピング領域の間に設けられる。
領域として選択トランジスタの第１の領域と半導体基板の第１の導電型の高濃度
ドーピング領域の間に設けられる。
【００１３】 抵抗に対する前述した２つの実施形態では有利には、第１の導電型の高濃度ド
ーピング領域が例えばドーピングされた多結晶シリコンかアルミニウムからなる
コンタクトプラグを介して記憶コンデンサの電極と接続される。
ーピング領域が例えばドーピングされた多結晶シリコンかアルミニウムからなる
コンタクトプラグを介して記憶コンデンサの電極と接続される。
【００１４】 しかしながらその他にも有利には、抵抗を直接記憶コンデンサの一方の電極と
もう一方の電極の間に形成することも可能である。その際この抵抗は高抵抗な多
結晶抵抗であってもよい。
もう一方の電極の間に形成することも可能である。その際この抵抗は高抵抗な多
結晶抵抗であってもよい。
【００１５】 本発明による抵抗性記憶セルにおいて得られる利点は、第１の領域とそれを取
り囲む領域（半導体基板）との間の寄生ｐｎ接合部を介した漏れ電流による記憶
内容の不所望な再プログラミングが取り除かれることである。その他にも通常の
ワード線デコーダが適用可能である。その際ワード線のキャパシタンスが増加す
ることはない。さらに給電電圧の遮断の際でも記憶セルの記憶内容の不所望な際
プログラミングが起きることもない。
り囲む領域（半導体基板）との間の寄生ｐｎ接合部を介した漏れ電流による記憶
内容の不所望な再プログラミングが取り除かれることである。その他にも通常の
ワード線デコーダが適用可能である。その際ワード線のキャパシタンスが増加す
ることはない。さらに給電電圧の遮断の際でも記憶セルの記憶内容の不所望な際
プログラミングが起きることもない。
【００１６】 次に本発明を図面に基づき以下の明細書で詳細に説明する。この場合、 図１は、本発明による記憶セルの記憶セルフィールドを示した回路図であり、 図２は、抵抗として厚膜酸化物“Dickoxid”−トランジスタを備えた本発明の第
１実施例を概略的に示した図であり、 図３は、抵抗として半導体基板表面にカウンタドーピング領域を備えた本発明に
よる第２実施例を概略的に示した図であり、 図４は、記憶コンデンサの電極間に多結晶シリコンからなる高抵抗の抵抗を備え
た本発明による第３実施例を概略的に示した図である。
１実施例を概略的に示した図であり、 図３は、抵抗として半導体基板表面にカウンタドーピング領域を備えた本発明に
よる第２実施例を概略的に示した図であり、 図４は、記憶コンデンサの電極間に多結晶シリコンからなる高抵抗の抵抗を備え
た本発明による第３実施例を概略的に示した図である。
【００１７】 実施例 図１には、畳み込み型ビット線構造の記憶セルフィールドが示されている。これ
は、選択トランジスタＴと強誘電記憶コンデンサＣｆｅｒｒｏからなる、１トラ
ンジスタ１コンデンサ（１Ｔ１Ｃ）−記憶セルに対するワード線路ＷＬ０，ＷＬ
１ＷＬ２，ＷＬ３とキャパシタンスＣＢを有するビット線路ＢＬ０，ｂＢＬ０，
ＢＬ１，ｂＢＬ１を有している。
は、選択トランジスタＴと強誘電記憶コンデンサＣｆｅｒｒｏからなる、１トラ
ンジスタ１コンデンサ（１Ｔ１Ｃ）−記憶セルに対するワード線路ＷＬ０，ＷＬ
１ＷＬ２，ＷＬ３とキャパシタンスＣＢを有するビット線路ＢＬ０，ｂＢＬ０，
ＢＬ１，ｂＢＬ１を有している。
【００１８】 記憶コンデンサＣｆｅｒｒｏの一方の電極には固定のセルプレート電圧が供給
される。この電圧は本発明によればそれぞれ抵抗Ｒを介して記憶コンデンサの他
方の電極にも供給されている。
される。この電圧は本発明によればそれぞれ抵抗Ｒを介して記憶コンデンサの他
方の電極にも供給されている。
【００１９】 抵抗Ｒの抵抗値Ｒ２は以下のように選定される。
【００２０】 Ｒ３＜＜Ｒ２＜＜Ｒ１ この場合前記Ｒ１は、選択トランジスタのｐｎ接合部の遮断抵抗値、前記Ｒ３は
ＯＮ状態の選択トランジスタのドレインとソースの間の抵抗値である。
ＯＮ状態の選択トランジスタのドレインとソースの間の抵抗値である。
【００２１】 記憶コンデンサの２つの電極の接続は、抵抗Ｒを介して次のように行われてい
る。すなわちこの抵抗の抵抗値Ｒ２がｐｎ接合部の遮断抵抗よりも遙かに小さく
、かつ浮遊電極は、所要のリフレッシュ時間よりも短い時間にセルプレート電圧
を引き寄せるように行われている。
る。すなわちこの抵抗の抵抗値Ｒ２がｐｎ接合部の遮断抵抗よりも遙かに小さく
、かつ浮遊電極は、所要のリフレッシュ時間よりも短い時間にセルプレート電圧
を引き寄せるように行われている。
【００２２】 以下の明細書では図２〜図４に基づいて抵抗として可能な構成例の説明を行う
。この場合相互に同じ構成部分には同じ参照符号が付されている。
。この場合相互に同じ構成部分には同じ参照符号が付されている。
【００２３】 図２には、例えばｎ導電型ドレイン領域１とｎ導電型ソース領域２が、例えば
シリコンからなるｐ導電型半導体基板内に設けられている。もちろん前述した導
電性のタイプはそれぞれその逆のタイプでも可能である。ここでも“半導体基板
”とは、領域１と２を囲繞している領域を指しており、それはウエルなどでもあ
り得る。また半導体材料として前述したシリコン以外の他の半導体材料も使用可
能である。
シリコンからなるｐ導電型半導体基板内に設けられている。もちろん前述した導
電性のタイプはそれぞれその逆のタイプでも可能である。ここでも“半導体基板
”とは、領域１と２を囲繞している領域を指しており、それはウエルなどでもあ
り得る。また半導体材料として前述したシリコン以外の他の半導体材料も使用可
能である。
【００２４】 ドレイン領域１は、例えば二酸化珪素および/または窒化珪素からなる絶縁層
９内にドーピングされた例えば多結晶シリコンかアルミニウムからなるプラグ４
を介して、強誘電記憶コンデンサの電極ＳＮに接続されている。このコンデンサ
の他方の電極ＰＬには固定のセルプレート電圧が供給され、さらに強誘電性の誘
電体５が設けられている。ビット線路ＢＬは、例えばドーピングされた多結晶し
りこんからなるコンタクトプラグ８を介してソース領域２に接続されている。そ
れに対してワード線路ＷＬは、ドレイン領域１とソース領域２の間の領域におい
て選択トランジスタのゲート形成のために例えば二酸化珪素からなるフィールド
酸化物の上方の絶縁層９内に埋め込まれている。
９内にドーピングされた例えば多結晶シリコンかアルミニウムからなるプラグ４
を介して、強誘電記憶コンデンサの電極ＳＮに接続されている。このコンデンサ
の他方の電極ＰＬには固定のセルプレート電圧が供給され、さらに強誘電性の誘
電体５が設けられている。ビット線路ＢＬは、例えばドーピングされた多結晶し
りこんからなるコンタクトプラグ８を介してソース領域２に接続されている。そ
れに対してワード線路ＷＬは、ドレイン領域１とソース領域２の間の領域におい
て選択トランジスタのゲート形成のために例えば二酸化珪素からなるフィールド
酸化物の上方の絶縁層９内に埋め込まれている。
【００２５】 電極ＰＬは、例えばドーピングされた多結晶シリコンからなるコンタクトプラ
グ６を介して半導体基板の表面領域におけるｎ＋導電型の高濃度ドーピングされ
た領域７と接続されている。それにより、フィールド酸化物ＦＯＸの下方には厚
膜酸化物“Dickoxid”−トランジスタが形成される。このトランジスタは下方の
閾値電流範囲において抵抗Ｒとして作用し、前述したように選定される抵抗値Ｒ
２を有する。それと共に電極ＰＬはコンタクトプラグ６を介して領域７に接続す
る。この領域７は、分離状態において浮遊した電極ＳＮと、厚膜酸化物“Dickox
id”−トランジスタ、ドレイン領域１及びコンタクトプラグ４を介して接続され
る。厚膜酸化物“Dickoxid”−トランジスタの使用電圧は、例えばフィールド酸
化物ＦＯＸ下方の相応のドーピングによって次のようなレベルに設定される。す
なわち全ての生じ得るワード線電圧に対して当該トランジスタの抵抗値Ｒ２が前
述したような条件を充たすように設定される。
グ６を介して半導体基板の表面領域におけるｎ＋導電型の高濃度ドーピングされ
た領域７と接続されている。それにより、フィールド酸化物ＦＯＸの下方には厚
膜酸化物“Dickoxid”−トランジスタが形成される。このトランジスタは下方の
閾値電流範囲において抵抗Ｒとして作用し、前述したように選定される抵抗値Ｒ
２を有する。それと共に電極ＰＬはコンタクトプラグ６を介して領域７に接続す
る。この領域７は、分離状態において浮遊した電極ＳＮと、厚膜酸化物“Dickox
id”−トランジスタ、ドレイン領域１及びコンタクトプラグ４を介して接続され
る。厚膜酸化物“Dickoxid”−トランジスタの使用電圧は、例えばフィールド酸
化物ＦＯＸ下方の相応のドーピングによって次のようなレベルに設定される。す
なわち全ての生じ得るワード線電圧に対して当該トランジスタの抵抗値Ｒ２が前
述したような条件を充たすように設定される。
【００２６】 図３には本発明の別の実施例が示されており、これは図２に示されている実施
例と次の点で異なっている。すなわち抵抗Ｒが低濃度に反対にドーピングされた
ｎ導電型領域１０がフィールド酸化物ＦＯＸの下方に形成されている点で異なっ
ている。
例と次の点で異なっている。すなわち抵抗Ｒが低濃度に反対にドーピングされた
ｎ導電型領域１０がフィールド酸化物ＦＯＸの下方に形成されている点で異なっ
ている。
【００２７】 最後に図４には、抵抗Ｒが電極ＰＬと浮遊電極ＳＮの間で高抵抗の例えば多結
晶シリコンからなる接合部１１によって実現されている実施例が示されている。
晶シリコンからなる接合部１１によって実現されている実施例が示されている。
【００２８】 前述した図２から図４の実施例の全てにおいては、抵抗Ｒの抵抗値Ｒ２が前述
した条件を満たすように選定される。それにより、“リフレッシュ”なしでも記
憶コンデンサの内容が再プログラミングによって破壊されることのない抵抗性の
強誘電記憶セルが実現される。
した条件を満たすように選定される。それにより、“リフレッシュ”なしでも記
憶コンデンサの内容が再プログラミングによって破壊されることのない抵抗性の
強誘電記憶セルが実現される。
【図１】 本発明による記憶セルの記憶セルフィールドを示した回路図である。
【図２】 抵抗として厚膜酸化物“Dickoxid”トランジスタを備えた本発明の第１実施例
を概略的に示した図である。
を概略的に示した図である。
【図３】 抵抗として半導体基板表面にカウンタドーピング領域を備えた本発明による第
２実施例を概略的に示した図である。
２実施例を概略的に示した図である。
【図４】 記憶コンデンサの電極間に多結晶シリコンからなる高抵抗の抵抗を備えた本発
明による第３実施例を概略的に示した図である。
明による第３実施例を概略的に示した図である。
───────────────────────────────────────────────────── 【要約の続き】
Claims (7)
- 【請求項１】 選択トランジスタと記憶コンデンサからなる抵抗性の強誘電
記憶セルであって、前記記憶コンデンサの一方の電極（ＰＬ）には固定のセルプ
レート電圧が供給され、他方の電極（ＳＮ）は、第１の導電型を有する選択トラ
ンジスタの第１の領域（１）に接続されており、前記選択トランジスタと記憶コ
ンデンサは、第１の導電型とは反対の第２の導電型の半導体基板内に設けられて
いる形式のものにおいて、 記憶コンデンサの他方の電極（ＳＮ）と固定のセルプレート電圧の間に、抵抗
（ＦＯＸ；ＦＯＸ、１０；１１）が設けられおり、その抵抗値Ｒ２は、以下の条
件、 Ｒ３＜＜Ｒ２＜＜Ｒ１ に従って選定され、この場合前記Ｒ１は、選択トランジスタの第１の領域（１）
と半導体基板の間のｐｎ接合部の遮断抵抗値であり、前記Ｒ３は、選択トランジ
スタのオン状態における第１の領域（１）と第１の導電型を有する第２の領域の
間の抵抗値であることを特徴とする抵抗性強誘電記憶セル。 - 【請求項２】 前記選択トランジスタの第１の領域（１）はドレイン領域で
ある、請求項１記載の抵抗性強誘電記憶セル。 - 【請求項３】 前記抵抗は、厚膜酸化物“Dickoxid”−トランジスタとして
選択トランジスタの第１の領域と半導体基板内の第１の導電型の高濃度ドーピン
グ領域（７）の間に設けられている、請求項１または２記載の抵抗性強誘電記憶
セル。 - 【請求項４】 前記抵抗は第１の導電型の低濃度ドーピング領域として選択
トランジスタの第１の領域と半導体基板の第１の導電型の高濃度ドーピング領域
（７）の間に設けられている、請求項１または２記載の抵抗性強誘電記憶セル。 - 【請求項５】 前記第１の導電型の高濃度ドーピング領域（７）は、コンタ
クトプラグ（６）を介して記憶コンデンサの一方の電極（ＰＬ）と接続されてい
る、請求項３または４記載の抵抗性強誘電記憶セル。 - 【請求項６】 前記抵抗は、記憶コンデンサの一方の電極（ＰＬ）と他方の
電極（ＳＮ）の間で直接形成されている、請求項１または２記載の抵抗性強誘電
記憶セル。 - 【請求項７】 前記抵抗は、高抵抗の多結晶抵抗である、請求項６記載の抵
抗性強誘電記憶セル。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19832993A DE19832993C1 (de) | 1998-07-22 | 1998-07-22 | Resistive ferroelektrische Speicherzelle |
| DE19832993.8 | 1998-07-22 | ||
| PCT/DE1999/000921 WO2000005722A1 (de) | 1998-07-22 | 1999-03-25 | Resistive ferroelektrische speicherzelle |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002521781A true JP2002521781A (ja) | 2002-07-16 |
Family
ID=7874931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000561621A Pending JP2002521781A (ja) | 1998-07-22 | 1999-03-25 | 抵抗性強誘電記憶セル |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6627935B2 (ja) |
| EP (1) | EP1103050B1 (ja) |
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| KR (1) | KR100588388B1 (ja) |
| CN (1) | CN1161787C (ja) |
| DE (2) | DE19832993C1 (ja) |
| TW (1) | TW428171B (ja) |
| WO (1) | WO2000005722A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3760470B2 (ja) * | 2004-01-06 | 2006-03-29 | セイコーエプソン株式会社 | 記憶回路、半導体装置、及び電子機器 |
| DE102004040765B4 (de) | 2004-08-23 | 2013-05-16 | Qimonda Ag | Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers |
| US7180141B2 (en) * | 2004-12-03 | 2007-02-20 | Texas Instruments Incorporated | Ferroelectric capacitor with parallel resistance for ferroelectric memory |
| CN101409104B (zh) * | 2008-07-24 | 2011-05-04 | 复旦大学 | 一种不挥发动态存储器 |
| US8130559B1 (en) * | 2008-08-06 | 2012-03-06 | Altera Corporation | MEMS switching device and conductive bridge device based circuits |
| US9460770B1 (en) | 2015-09-01 | 2016-10-04 | Micron Technology, Inc. | Methods of operating ferroelectric memory cells, and related ferroelectric memory cells |
| US10868108B2 (en) | 2018-06-27 | 2020-12-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having high voltage lateral capacitor and manufacturing method thereof |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6117127A (ja) * | 1984-07-04 | 1986-01-25 | Hitachi Ltd | 光スイツチ素子の駆動方法 |
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