JP3698386B2 - データ記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明はデータ記憶装置に関し、特に、相互に異なる継断状態を呈するよう構成された第１のスイッチ部および第２のスイッチ部を有する記憶素子を備えたデータ記憶装置に関する。
【０００２】
【従来の技術】
データ記憶装置として、ＭＯＳＦＥＴを用いたＳＲＡＭ（スタティックランダムアクセスメモリ）が知られている。図１４は、従来のＳＲＡＭを構成するメモリセルの一例を示す回路図である。
【０００３】
メモリセルＭＣは、一対の記憶用トランジスタＭＴ１，ＭＴ２、および一対の抵抗Ｒ１，Ｒ２を備えている。また、メモリセルＭＣは、一対のセレクトトランジスタＳＴ１、ＳＴ２（まとめて「セレクトトランジスタ対ＳＴＰ」という）を介して、一対のビットラインＢＬ，ＢＬＢ（まとめて「ビットライン対ＢＬＰ」という）に接続されている。セレクトトランジスタ対ＳＴＰのゲートは、ワードラインＷＬに接続されている。ＳＲＡＭには、このようなメモリセルＭＣが複数、行列配置されている。
【０００４】
ＳＲＡＭのメモリセルＭＣにデータを書込むには、まず、書込みたいデータに対応した電位をビットライン対ＢＬＰに与えておく。たとえばデータ”０”を書込む場合、ビットラインＢＬに低電位”Ｌ”を与えるとともに，ビットラインＢＬＢに高電位”Ｈ”を与えておく。
【０００５】
つぎに、ワードラインＷＬを”Ｈ”にすることによりセレクトトランジスタ対ＳＴＰをＯＮにする。これにより、記憶用トランジスタＭＴ１がＯＮになるとともに、記憶用トランジスタＭＴ２がＯＦＦになる。このようにして、メモリセルＭＣにデータ”０”を書込む。なお、データ”１”を書込むには、上と逆に、ビットラインＢＬに高電位”Ｈ”を与えるとともに，ビットラインＢＬＢに低電位”Ｌ”を与えておけばよい。
【０００６】
このあと、ワードラインＷＬを”Ｌ”にすることによりセレクトトランジスタ対ＳＴＰをＯＦＦにすることで、スタンバイ状態となる。スタンバイ状態にしても、書込まれたデータは、メモリセルＭＣの自己ラッチ機能により、保持される。
【０００７】
データを読み出すには、ワードラインＷＬを”Ｈ”にすることによりセレクトトランジスタ対ＳＴＰをＯＮにし、ビットライン対ＢＬＰに現れる電圧を検出する。これにより、データの内容を知ることができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のようなＳＲＡＭには次のような問題点があった。ＳＲＡＭにおいては、データを保持するために、回路に常に電圧を印加しておかなければならない。したがって、データの書込み、読み出しを行なわない状態のときであっても、データを保持しておくためには電源が必要となる。このため、データの書込み、読み出しを行なわない状態において、無用の電力を消費していた。また、事故などにより電源が故障した場合には、記憶したデータが消失してしまうという不都合があった。
【０００９】
この問題を解決するために、記憶素子として不揮発性のメモリ素子であるＥＥＰＲＯＭを用いることも考えられる。しかし、ＥＥＰＲＯＭは書込みに長時間を要するため、高速応答が要求されるようなデータ記憶装置には適しない。さらに、ＥＥＰＲＯＭは、書込み、消去時に高電圧（たとえば、１２Ｖ以上）を要するため、チップ内に昇圧回路を設けるか、通常電源の他に高圧電源を別途用意しなければならず、チップのコンパクト化、低コスト化に反する。
【００１０】
この発明は、このような従来のＳＲＡＭなどデータ記憶装置の問題点を解消し、データ保持のための電源が不要で、高速応答可能なデータ記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１のデータ記憶装置は、
相互に異なる継断状態を呈するよう構成された第１のスイッチ部および第２のスイッチ部を有し、第１のスイッチ部が継状態であるとともに第２のスイッチ部が断状態である第１の記憶状態と第１のスイッチ部が断状態であるとともに第２のスイッチ部が継状態である第２の記憶状態とのうちいずれかの記憶状態を、記憶すべきデータに対応させて保持する記憶素子、
を備えたデータ記憶装置であって、
前記記憶素子の第１のスイッチ部および第２のスイッチ部のうち少なくとも一方のスイッチ部に、当該スイッチ部の継断状態に対応した分極状態を保持する強誘電体部を設けたこと、
を特徴とする。
【００１２】
請求項２のデータ記憶装置は、
請求項１のデータ記憶装置において、
前記記憶素子の第１のスイッチ部および第２のスイッチ部は、ともに、
Ａ）半導体基板に形成された第１導電型のソース領域およびドレイン領域、
Ｂ）ソース領域とドレイン領域との間に配置された第２導電型のチャネル領域、
Ｃ）チャネル領域の上に配置された絶縁層、
Ｄ）前記絶縁層の上に配置された第１の導電体層、
を有する記憶用トランジスタを備えたこと、
を特徴とする。
【００１３】
請求項３のデータ記憶装置は、
請求項２のデータ記憶装置において、
前記強誘電体部を備えたスイッチ部を構成する記憶用トランジスタは、さらに、
Ｅ）前記第１の導電体層の上に形成された強誘電体層、
Ｆ）強誘電体層の上に形成された第２の導電体層、
を有すること、
を特徴とする。
【００１４】
請求項４のデータ記憶装置は、
請求項２のデータ記憶装置において、
前記強誘電体部を備えたスイッチ部を構成する記憶用トランジスタの前記絶縁層を、強誘電体を用いて構成したこと、
を特徴とする。
【００１５】
請求項５のデータ記憶装置は、
請求項２のデータ記憶装置において、
前記強誘電体部を備えたスイッチ部を構成する記憶用トランジスタの前記第１の導電体層に対し、直列に、強誘電体コンデンサを接続したこと、
を特徴とする。
【００１７】
請求項６のデータ記憶装置は、請求項１ないし請求項５のデータ記憶装置において、前記強誘電体部を設けたスイッチ部を有しない記憶素子を、さらに備えたこと、を特徴とする。
【００１８】
【発明の作用および効果】
請求項１のデータ記憶装置は、記憶素子の第１のスイッチ部および第２のスイッチ部のうち少なくとも一方のスイッチ部に、当該スイッチ部の継断状態に対応した分極状態を保持する強誘電体部を設けたことを特徴とする。
【００１９】
したがって、回路の電源が切られた状態においても、強誘電体部は、当該スイッチ部の継断状態に対応した分極状態を保持している。また、電源が再投入されると、当該スイッチ部は、強誘電体部が保持していた分極状態に対応した継断状態に復帰する。このため、データ保持のための電源が不要である。
【００２０】
また、強誘電体の分極反転に要する時間は短いので、データの書込みに際し、強誘電体部が当該スイッチ部の継断状態に対応した分極状態に至るまでの時間は短い。したがって、ＥＥＰＲＯＭの場合のように書込みに長時間を要することはない。このため、高速応答が可能となる。
【００２１】
さらに、ＥＥＰＲＯＭの場合のように書込み、消去時に高電圧を要することはない。したがって、チップ内に昇圧回路を設けたり、通常電源の他に高圧電源を別途用意したりする必要がない。このため、チップサイズの増大や製造コストの上昇を抑制することができる。
【００２２】
請求項２のデータ記憶装置は、記憶素子の第１のスイッチ部および第２のスイッチ部が、ともに、記憶用トランジスタを備えたことを特徴とする。
【００２３】
したがって、一対の記憶用トランジスタを備えた記憶素子を備えた従来のデータ記憶装置、たとえば、ＳＲＡＭ（スタティックランダムアクセスメモリ）の回路配置とほぼ同じ回路配置を用いて、この発明にかかるデータ記憶装置を実現することができる。このため、回路設計に要するコストや時間を大幅に削減することができる。
【００２４】
また、従来のＳＲＡＭ等の製造工程とほとんど同じ製造工程を用いて製造することが可能となる。このため、工程設計に要するコストや時間を大幅に削減することができる。また、従来のＳＲＡＭ等の製造ラインを僅かに変更するだけで、この発明にかかるデータ記憶装置を製造することができる。つまり、従来のＳＲＡＭ等のマスク等をほとんどそのまま用いることができる。このため、製造装置をほとんど追加する必要がない。
【００２５】
すなわち、データ保持のための電源が不要で、高速応答可能なデータ記憶装置を、短納期かつ低コストで実現することができる。
【００２６】
請求項３のデータ記憶装置は、強誘電体部を備えたスイッチ部を構成する記憶用トランジスタが、さらに、第１の導電体層の上に形成された強誘電体層と、強誘電体層の上に形成された第２の導電体層とを有することを特徴とする。
【００２７】
したがって、いわゆるＭＦＭＩＳ構造のトランジスタ（上から、メタル層、強誘電体層、メタル層、絶縁層、シリコン層をこの順に積層した構造を有するトランジスタ）を、記憶用トランジスタとして用いることができる。このため、従来のＳＲＡＭ等の製造工程に、強誘電体層および第２の導電体層を積み上げる工程を追加するだけで、この発明にかかるデータ記憶装置を得ることができる。
【００２８】
請求項４のデータ記憶装置は、強誘電体部を備えたスイッチ部を構成する記憶用トランジスタの絶縁層を、強誘電体を用いて構成したことを特徴とする。
【００２９】
したがって、従来のＳＲＡＭ等に用いる記憶用トランジスタの絶縁層の材料を、たとえばシリコン酸化物から強誘電体に変更するだけで、容易にこの発明にかかるデータ記憶装置を得ることができる。
【００３０】
請求項５のデータ記憶装置は、強誘電体部を備えたスイッチ部を構成する記憶用トランジスタの第１の導電体層に対し、直列に、強誘電体コンデンサを接続したことを特徴とする。
【００３１】
したがって、従来のＳＲＡＭ等に用いる記憶用トランジスタをそのまま用いるとともに、新たに強誘電体コンデンサを追加するだけで、容易にこの発明にかかるデータ記憶装置を得ることができる。
【００３４】
請求項６のデータ記憶装置は、強誘電体部を設けたスイッチ部を有しない記憶素子を、さらに備えたことを特徴とする。
【００３５】
したがって、従来の揮発性のデータ記憶装置（たとえば、ＳＲＡＭ）の一部を本発明にかかる不揮発性の記憶素子に変更することで、揮発性の記憶素子および不揮発性の記憶素子の双方を所望の比率で配置したデータ記憶装置を、容易に実現することができる。
【００３６】
【発明の実施の形態】
図１は、この発明の一実施形態によるデータ記憶装置であるメモリ装置１０の構成を模式的に示した図面である。メモリ装置１０には、記憶素子であるメモリセルＭＣ００，ＭＣ０１，・・・が複数、行列配置されている。すなわち、ワードラインＷＬ０，ＷＬ１，ＷＬ２，・・・と、ビットライン対ＢＬＰ０，ＢＬＰ１，・・・の各交点に、セレクトトランジスタ対ＳＴＰ００，ＳＴＰ０１，・・・を介して、それぞれ、メモリセルＭＣ００，ＭＣ０１，・・・が接続されている。
【００３７】
一方、各ワードラインＷＬ０，ＷＬ１，ＷＬ２，・・・は、行デコーダ１２に接続され、ビットライン対ＢＬＰ０，ＢＬＰ１，・・・は、列デコーダ１４に接続されている。
【００３８】
すなわち、行デコーダ１２により一つのワードライン（たとえば、ワードラインＷＬ１）を選択するとともに列デコーダ１４により一つのビットライン対（たとえば、ＢＬＰ１）を選択することで、一つのセレクトトランジスタ対（ＳＴＰ１１）を介して一つのメモリセル（ＭＣ１１）が選択されることになる。
【００３９】
図２に基づいて、メモリセルＭＣ１１を例に、メモリセルの具体的な回路を説明する。メモリセルＭＣ１１は、第１のスイッチ部である記憶用トランジスタＭＴ１，第２のスイッチ部である記憶用トランジスタＭＴ２、および一対の抵抗Ｒ１，Ｒ２を備えており、図１のように接続されている。
【００４０】
また、メモリセルＭＣ１１は、一対のセレクトトランジスタＳＴ１１、ＳＴ２１（まとめて「セレクトトランジスタ対ＳＴＰ１１」という）を介して、一対のビットラインＢＬ１，ＢＬＢ１（まとめて「ビットライン対ＢＬＰ１」という）に接続されている。セレクトトランジスタ対ＳＴＰ１１のゲートは、ワードラインＷＬ１に接続されている。
【００４１】
記憶用トランジスタＭＴ１は、いわゆるＭＦＭＩＳ構造のトランジスタ（上から、メタル層、強誘電体層、メタル層、絶縁層、シリコン層をこの順に積層した構造を有するトランジスタ）である。
【００４２】
すなわち、メモリセルＭＣ１１は、従来のＳＲＡＭ（スタティックランダムアクセスメモリ、図１４参照）を構成する一対の記憶用トランジスタＭＴ１，ＭＴ２のうち、記憶用トランジスタＭＴ１のみを、ＭＦＭＩＳ構造のトランジスタに置換したものである。
【００４３】
図３Ａに、記憶用トランジスタＭＴ１の構造を示す。半導体基板であるｐ型のシリコン基板２０に、ｎ型（第１導電型）半導体で構成されたソース領域２２およびドレイン領域２４が形成されている。ｐ型（第２導電型）半導体で構成されたチャネル領域２６の上には、酸化シリコン（SiO2)による絶縁層２８が設けられている。絶縁層２８の上にはPoly-Si,IrO2,Irをこの順に積層した下部導電体層（第１の導電体層）３０が設けられている。
【００４４】
その上にはＰＺＴ等により構成された強誘電体層（強誘電体部）３２が設けられている。強誘電体層３２は、後述するように、記憶用トランジスタＭＴ１の継断状態に対応した分極状態を保持する。
【００４５】
さらにその上にはIrO2,Irをこの順に積層した上部導電体層（第２の導電体層）３４が設けられている。
【００４６】
なお、絶縁層２８としては上記の他に、窒化シリコン(SiN)等を用いることもできる。また、下部導電体層３０、上部導電体層３４としては上記の他に、RuOx,ITO等の酸化物導電体や、Pt,Pb,Au,Ag,Al,Ni等の金属を用いることができる。
【００４７】
図３Ａの記憶用トランジスタＭＴ１を記号で表すと、図３Ｂのようになる。上部導電体層３４にはコントロールゲート電極ＣＧが接続されている。下部導電体層３０には電極が接続されておらずフローティング状態ととなっている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００４８】
図４Ａに、記憶用トランジスタＭＴ２の構造を示す。記憶用トランジスタＭＴ２は、ｎチャンネルＭＯＳＦＥＴである。半導体基板であるｐ型のシリコン基板２０に、ｎ型半導体で構成されたソース領域２２とドレイン領域２４が形成されている。ｐ型半導体で構成されたチャネル領域２６の上には、酸化シリコン（SiO2)による絶縁層２８が設けられている。絶縁層２８の上にはPoly-Siにより構成された導電体層（第１の導電体層）４０が設けられている。
【００４９】
図４Ａの記憶用トランジスタＭＴ２を記号で表すと、図４Ｂのようになる。導電体層４０にはゲート電極Ｇが接続されている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００５０】
なお、セレクトトランジスタＳＴ１１、ＳＴ２１も、記憶用トランジスタＭＴ２と同様の構成を有するｎチャンネルＭＯＳＦＥＴである。
【００５１】
メモリセルＭＣ１１を例に説明したが、図１に示す他のメモリセルＭＣ００，ＭＣ０１，・・・も、同様の構成である。
【００５２】
つぎに、図１に示すメモリ装置１０にデータを書込む場合の動作について説明する。図５は、データ”０”を書込む場合の動作を説明するための図面である。図５を参照しながら、メモリセルＭＣ１１にデータ”０”を書込む場合を例に説明する。
【００５３】
まず、図１に示す列デコーダ１４によりビットライン対ＢＬＰ１を選択し、データ”０”に対応した電位を、ビットライン対ＢＬＰ１に与えておく。すなわち、ビットライン対ＢＬＰ１を構成するビットラインＢＬ１に低電位”Ｌ（接地電位）”を与えるとともに，ビットラインＢＬＢ１に高電位”Ｈ（電源電位ＶDD）”を与えておく（図５参照）。
【００５４】
つぎに、行デコーダ１２によりワードラインＷＬ１を選択し、ワードラインＷＬ１を”Ｈ”にすることによりセレクトトランジスタ対ＳＴＰ１１をＯＮにする。これにより、図５に示すように、メモリセルＭＣ１１の記憶用トランジスタＭＴ２のゲート電極Ｇは”Ｌ”電位になる。ゲート電極Ｇが”Ｌ”電位になると記憶用トランジスタＭＴ２がＯＦＦ（断状態）になるよう、記憶用トランジスタＭＴ２のしきい値が設定されている。
【００５５】
一方、記憶用トランジスタＭＴ１のコントロールゲート電極ＣＧは”Ｈ”電位となる。後述するように、コントロールゲート電極ＣＧが”Ｈ”電位になると記憶用トランジスタＭＴ１がＯＮ（継状態）になるよう、記憶用トランジスタＭＴ１のしきい値Ｖthが設定されている。
【００５６】
このあと、ワードラインＷＬ１を”Ｌ”にすることによりセレクトトランジスタ対ＳＴＰ１１をＯＦＦにすることで、メモリセルＭＣ１１はスタンバイ状態となる。スタンバイ状態になっても、メモリセルＭＣ１１の自己ラッチ機能により、記憶用トランジスタＭＴ２のＯＦＦ状態、および記憶用トランジスタＭＴ１のＯＮ状態は保持される。
【００５７】
したがって、書込まれたデータ”０”が、メモリセルＭＣ１１に保持されることになる。なお、図５に示すメモリセルＭＣ１１の状態が、記憶すべきデータ”０”に対応した第１の記憶状態である。
【００５８】
データ”０”の書込みからスタンバイ状態にいたる間の、記憶用トランジスタＭＴ１の強誘電体層３２の分極状態について説明する。図３Ａ，Ｂに示すように、記憶用トランジスタＭＴ１は、上部導電体層３４と下部導電体層３０との間に形成されたコンデンサである強誘電体容量Ｃferroと、下部導電体層３０とチャネル領域２６との間に形成されたコンデンサであるＭＯＳ容量ＣMOSとを、直列に接続したものと考えることができる。強誘電体容量ＣferroとＭＯＳ容量ＣMOSとを合成したコンデンサをＧＡＴＥ容量ＣGATEと呼ぶ。
【００５９】
図６に、データ”０”を書込む場合におけるＧＡＴＥ容量ＣGATEの電圧・電荷特性の一例を示す。図７に、この場合における強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す。
【００６０】
上述のように、記憶用トランジスタＭＴ１がＯＮになっているので（図５参照）、チャネル領域２６（図３Ａ参照）の電位は、ほぼ接地電位になっている。また、記憶用トランジスタＭＴ１のコントロールゲート電極ＣＧに”Ｈ（ＶDD）”電位が与えられている。したがって、ＧＡＴＥ容量ＣGATEには、チャネル領域２６を基準として＋ＶDDの電圧が印加される。
【００６１】
このため、図６に示すように、ＧＡＴＥ容量ＣGATEに現れる電圧・電荷の状態は、Ｑ４になる。このとき、図７に示すように、強誘電体容量Ｃferroの状態は、Ｐ４になる。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ４になる。なお、このときＭＯＳ容量ＣMOSに発生する電圧はＶ2であり、記憶用トランジスタＭＴ１のしきい値Ｖthよりも大きくなっていることが分かる。
【００６２】
つぎに、メモリ装置１０の電源（図示せず）を遮断し、その後、電源を再投入した場合の動作を説明する。メモリセルＭＣ１１がデータ”０”を記憶した状態のままメモリ装置１０の電源を遮断すると、時間の経過に伴って、ＧＡＴＥ容量ＣGATEには、図６のＱ１点で示される電圧・電荷状態が現れる。このとき、強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・電荷は、それぞれ、図７のＰ１点およびＳ１点で示される。
【００６３】
強誘電体容量ＣferroとＭＯＳ容量ＣMOSとは直列に接続されているから、図７のＰ１点およびＳ１点の電荷はともに、図６のＱ１点の電荷に等しい。図７のＰ１点およびＳ１点の電圧の和は０Ｖとなる。したがって、Ｓ１点の電圧をＶ1とするとＰ１点の電圧は、図７に示すように、絶対値が等しく極性が逆の−Ｖ1となる。
【００６４】
ここで、メモリ装置１０の電源を再投入した場合、再投入時におけるＭＯＳ容量ＣMOSの電圧はＶ1であり、これは記憶用トランジスタＭＴ１のしきい値Ｖthよりも大きい。このため、記憶用トランジスタＭＴ１は、やがて、ＯＮ状態となる。
【００６５】
すなわち、図６に示すように、ＧＡＴＥ容量ＣGATEに現れる電圧・電荷の状態は、Ｑ１からＱ３を経てＱ４に戻る。このとき、図７に示すように、強誘電体容量Ｃferroの状態は、Ｐ１からＰ３を経てＰ４に戻る。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ１からＳ４に戻る。
【００６６】
なお、これに伴って、他方の記憶用トランジスタＭＴ２は、ＯＦＦ状態となる。
【００６７】
つまり、メモリ装置１０の電源を遮断し、その後、電源を再投入した場合、メモリセルＭＣ１１は、電源を遮断する前の状態、すなわち、データ”０”に対応した第１の記憶状態に復帰することがわかる。
【００６８】
つぎに、メモリセルＭＣ１１にデータ”１”を書込む場合について説明する。図８は、メモリセルＭＣ１１にデータ”１”を書込む場合の動作を説明するための図面である。
【００６９】
データ”０”を書込む場合と同様に、まず、図１に示す列デコーダ１４によりビットライン対ＢＬＰ１を選択する。このとき、データ”１”に対応した電位を、ビットライン対ＢＬＰ１に与えておく。すなわち、ビットライン対ＢＬＰ１を構成するビットラインＢＬ１に高電位”Ｈ（電源電位ＶDD）”を与えるとともに，ビットラインＢＬＢ１に低電位”Ｌ（接地電位）”を与えておく（図８参照）。
【００７０】
つぎに、データ”０”を書込む場合と同様に、行デコーダ１２によりワードラインＷＬ１を選択し、ワードラインＷＬ１を”Ｈ”にすることによりセレクトトランジスタ対ＳＴＰ１１をＯＮにする。これにより、図８に示すように、メモリセルＭＣ１１の記憶用トランジスタＭＴ２のゲート電極Ｇは”Ｈ”電位になる。ゲート電極Ｇが”Ｈ”電位になると記憶用トランジスタＭＴ２がＯＮ（継状態）になるよう、記憶用トランジスタＭＴ２のしきい値が設定されている。
【００７１】
一方、記憶用トランジスタＭＴ１のコントロールゲート電極ＣＧは”Ｌ”電位となる。コントロールゲート電極ＣＧが”Ｌ”電位になると記憶用トランジスタＭＴ１がＯＦＦ（断状態）になるよう、記憶用トランジスタＭＴ１のしきい値Ｖthが設定されている。
【００７２】
このあと、データ”０”を書込む場合と同様に、ワードラインＷＬ１を”Ｌ”にすることによりセレクトトランジスタ対ＳＴＰ１１をＯＦＦにすることで、スタンバイ状態となる。スタンバイ状態になっても、メモリセルＭＣ１１の自己ラッチ機能により、記憶用トランジスタＭＴ２のＯＮ状態、および記憶用トランジスタＭＴ１のＯＦＦ状態は保持される。したがって、書込まれたデータ”１”が、メモリセルＭＣ１１に保持されることになる。なお、図８に示すメモリセルＭＣ１１の状態が、記憶すべきデータ”１”に対応した第２の記憶状態である。
【００７３】
データ”１”の書込みからスタンバイ状態にいたる間の、記憶用トランジスタＭＴ１の強誘電体層３２の分極状態について説明する。
【００７４】
図９に、データ”１”を書込む場合におけるＧＡＴＥ容量ＣGATEの電圧・電荷特性を示す。図１０に、この場合の強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す。
【００７５】
上述のように、図８に示す記憶用トランジスタＭＴ１がＯＦＦになっているので、チャネル領域２６（図３Ａ参照）の電位は、ほぼＶDD／２になっている。また、記憶用トランジスタＭＴ１のコントロールゲート電極ＣＧに”Ｌ（接地電位）”電位が与えられている。したがって、ＧＡＴＥ容量ＣGATEには、チャネル領域２６を基準として−ＶDD／２の電圧が印加される。
【００７６】
このため、図９に示すように、ＧＡＴＥ容量ＣGATEに現れる電圧・電荷の状態は、Ｑ５になる。このとき、図１０に示すように、強誘電体容量Ｃferroの状態は、Ｐ５になる。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ５になる。なお、このときＭＯＳ容量ＣMOSに発生する電圧は−Ｖ4であり、記憶用トランジスタＭＴ１のしきい値Ｖthよりも小さくなっていることが分かる。
【００７７】
つぎに、メモリ装置１０の電源を遮断し、その後、電源を再投入した場合の動作を説明する。データ”１”を記憶した状態のままメモリ装置１０の電源を遮断すると、時間の経過に伴って、ＧＡＴＥ容量ＣGATEには、図９のＱ２点で示される電圧・電荷状態が現れる。このとき、強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・電荷は、それぞれ、図１０のＰ２点およびＳ２点で示される。
【００７８】
強誘電体容量ＣferroとＭＯＳ容量ＣMOSとは直列に接続されているから、図１０のＰ２点およびＳ２点の電荷はともに、図９のＱ２点の電荷に等しい。図１０のＰ２点およびＳ２点の電圧の和は０Ｖとなる。したがって、Ｓ２点の電圧を−Ｖ3とするとＰ２点の電圧は、図１０に示すように、絶対値が等しく極性が逆のＶ3となる。
【００７９】
ここで、メモリ装置１０の電源を再投入したとする。再投入時におけるＭＯＳ容量ＣMOSの電圧は−Ｖ3であり、これは記憶用トランジスタＭＴ１のしきい値Ｖthよりも小さい。このため、記憶用トランジスタＭＴ１は、やがて、ＯＦＦ状態となる。
【００８０】
すなわち、図９に示すように、ＧＡＴＥ容量ＣGATEに現れる電圧・電荷の状態は、Ｑ２からＱ６を経てＱ５に戻る。このとき、図１０に示すように、強誘電体容量Ｃferroの状態は、Ｐ２からＰ６を経てＰ５に戻る。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ２からＳ５に戻る。
【００８１】
なお、これに伴って、他方の記憶用トランジスタＭＴ２は、ＯＮ状態となる。
【００８２】
つまり、メモリ装置１０の電源を遮断し、その後、電源を再投入した場合、メモリセルＭＣ１１は、電源を遮断する前の状態、すなわち、データ”１”に対応した第１の記憶状態に復帰することがわかる。
【００８３】
このように、メモリ装置１０は、記憶データの内容にかかわらず、電源を遮断しても当該データを記憶している。すなわち、メモリ装置１０は不揮発性のメモリ装置である。
【００８４】
つぎに、メモリセルＭＣ１１からデータを読み出す場合の動作について説明する。
【００８５】
まず、図１に示す行デコーダ１２によりワードラインＷＬ１を選択し、ワードラインＷＬ１を”Ｈ”にすることによりセレクトトランジスタ対ＳＴＰ１１をＯＮにする。これにより、ビットライン対ＢＬＰ１に、記憶データの内容に応じた電圧が生ずる。
【００８６】
たとえば、前述の図５のようにデータ”０”が記憶されていた場合には、ビットラインＢＬ１が”Ｌ”電位となり、ビットラインＢＬＢ１が”Ｈ”電位となる。一方、前述の図８のようにデータ”１”が記憶されていた場合には、ビットラインＢＬ１が”Ｈ”電位となり、ビットラインＢＬＢ１が”Ｌ”電位となる。
【００８７】
したがって、図１に示す列デコーダ１４によりビットライン対ＢＬＰ１を選択して、ビットライン対ＢＬＰ１の電圧を検出することにより、メモリセルＭＣ１１に記憶されていたデータの内容を知ることができる。
【００８８】
なお、上述の実施形態においては、従来のＳＲＡＭを構成する一対の記憶用トランジスタＭＴ１，ＭＴ２のうち、記憶用トランジスタＭＴ１のみを、ＭＦＭＩＳ構造のトランジスタに置換した場合を例に説明したが、図１１に示すように、一対の記憶用トランジスタＭＴ１，ＭＴ２の双方をＭＦＭＩＳ構造のトランジスタにしてもよい。
【００８９】
図１１のように構成すれば、メモリ装置の電源を遮断し、その後、電源を再投入した場合、メモリセルＭＣ１１は、より確実に、電源を遮断する前の状態に復帰することができる。すなわち、より信頼性の高いメモリ装置を実現することができる。
【００９０】
また、上述の各実施形態においては、強誘電体部を設けたスイッチ部として、ＭＦＭＩＳ構造のトランジスタを例に説明したが、強誘電体部を設けたスイッチ部は、これに限定されるものではない。強誘電体部を設けたスイッチ部として、たとえば、図１２に示すような記憶用トランジスタＭＴ１を用いることもできる。
【００９１】
図１２に示す記憶用トランジスタＭＴ１は、図４Ａに示すような通常のＭＯＳＦＥＴの絶縁層２８を、シリコン酸化物ではなくＰＺＴ等の強誘電体材料で構成したトランジスタである。したがって、従来のＳＲＡＭ等に用いる記憶用トランジスタの材料を一部変更するだけで、容易に不揮発性のメモリ装置を得ることができる。
【００９２】
また、強誘電体部を設けたスイッチ部として、たとえば、図１３に示すようなスイッチ部ＳＷ１を用いることもできる。図１３に示すスイッチ部ＳＷ１は、記憶用トランジスタＭＴ１である通常のＭＯＳＦＥＴと強誘電体コンデンサＣ１とを備えている。記憶用トランジスタＭＴ１のゲート電極Ｇと抵抗Ｒ２との間に、強誘電体コンデンサＣ１が直列に接続されている。
【００９３】
図１３のように構成すれば、従来のＳＲＡＭ等に用いる記憶用トランジスタをそのまま用いるとともに、新たに強誘電体コンデンサを追加するだけで、容易に不揮発性のメモリ装置を得ることができる。
【００９４】
なお、上述の各実施形態においては、図１に示すメモリ装置１０を構成する全てのメモリセルＭＣ００，ＭＣ０１，・・・が、強誘電体部を設けたスイッチ部を有するメモリセルである場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、メモリセルＭＣ００，ＭＣ０１，・・・のうち、一部のメモリセルのみが強誘電体部を設けたスイッチ部を有し、他のメモリセルは強誘電体部を設けたスイッチ部を有しないよう構成することもできる。
【００９５】
このように構成すれば、たとえば、従来のＳＲＡＭの一部のみを不揮発性の記憶素子に変更することができる。したがって、揮発性の記憶素子および不揮発性の記憶素子の双方を所望の比率で配置したメモリ装置を、容易に実現することができる。
【００９６】
また、上述の各実施形態においては、メモリセルとして、図２に示すような一対の記憶用トランジスタＭＴ１，ＭＴ２とともに一対の抵抗Ｒ１，Ｒ２を用いたタイプのメモリセルを例に説明したが、メモリセルのタイプはこれに限定されるものではない。たとえば、一対の記憶用トランジスタとともに一対のダイオードを用いたタイプのメモリセルや、一対の記憶用トランジスタとともに他の一対のトランジスタを用いたタイプのメモリセル等にも、この発明を適用することができる。
【００９７】
なお、一対の記憶用トランジスタとともに他の一対のトランジスタを用いたタイプのメモリセル（ＣＭＯＳセル等）にこの発明を適用する場合には、メモリセルを構成するトランジスタのうち任意のトランジスタに強誘電体部を設けることができる。したがって、たとえば、２対のトランジスタ全てに強誘電体部を設けることもできる。
【００９８】
なお、上述の実施形態においては、記憶用トランジスタがｎチャネル型のＭＯＳＦＥＴタイプのトランジスタである場合を例に説明したが、記憶用トランジスタがｐチャネル型のＭＯＳＦＥＴタイプのトランジスタである場合にも、この発明を適用することができる。
【００９９】
また、第１のスイッチ部または第２のスイッチ部は、ＭＯＳＦＥＴタイプのトランジスタを備えたものに限定されるものではない。第１のスイッチ部または第２のスイッチ部として、たとえば、ＭＯＳＦＥＴタイプのトランジスタ以外のトランジスタやトランジスタ以外のスイッチング素子を用いることもできる。
【図面の簡単な説明】
【図ｌ】この発明の一実施形態によるデータ記憶装置であるメモリ装置１０の構成を模式的に示した図面である。
【図２】メモリセルＭＣ１１の具体的な回路図である。
【図３】図３Ａは、記憶用トランジスタＭＴ１の構造を示す図面である。図３Ｂは、図３Ａの記憶用トランジスタＭＴ１を記号で表した図面である。
【図４】図４Ａは、記憶用トランジスタＭＴ２の構造を示す図面である。図４Ｂは、図４Ａの記憶用トランジスタＭＴ２を記号で表した図面である。
【図５】メモリセルＭＣ１１にデータ”０”を書込む場合の動作を説明するための図面である。
【図６】データ”０”を書込む場合におけるＧＡＴＥ容量ＣGATEの電圧・電荷特性の一例を示す図面である。
【図７】データ”０”を書込む場合における強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す図面である。
【図８】メモリセルＭＣ１１にデータ”１”を書込む場合の動作を説明するための図面である。
【図９】データ”１”を書込む場合におけるＧＡＴＥ容量ＣGATEの電圧・電荷特性の一例を示す図面である。
【図１０】データ”１”を書込む場合における強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す図面である。
【図１１】この発明の他の実施形態によるメモリセルＭＣ１１の具体的な回路図である。
【図１２】この発明のさらに他の実施形態によるメモリセルＭＣ１１の具体的な回路図である。
【図１３】この発明のさらに他の実施形態によるメモリセルＭＣ１１の具体的な回路図である。
【図１４】従来のメモリ装置を構成するメモリセルＭＣの具体的な回路図である。
【符号の説明】
３２・・・・・強誘電体層
ＭＣ１１・・・メモリセル
ＭＴ１・・・・記憶用トランジスタ
ＭＴ２・・・・記憶用トランジスタ
【発明の属する技術分野】
この発明はデータ記憶装置に関し、特に、相互に異なる継断状態を呈するよう構成された第１のスイッチ部および第２のスイッチ部を有する記憶素子を備えたデータ記憶装置に関する。
【０００２】
【従来の技術】
データ記憶装置として、ＭＯＳＦＥＴを用いたＳＲＡＭ（スタティックランダムアクセスメモリ）が知られている。図１４は、従来のＳＲＡＭを構成するメモリセルの一例を示す回路図である。
【０００３】
メモリセルＭＣは、一対の記憶用トランジスタＭＴ１，ＭＴ２、および一対の抵抗Ｒ１，Ｒ２を備えている。また、メモリセルＭＣは、一対のセレクトトランジスタＳＴ１、ＳＴ２（まとめて「セレクトトランジスタ対ＳＴＰ」という）を介して、一対のビットラインＢＬ，ＢＬＢ（まとめて「ビットライン対ＢＬＰ」という）に接続されている。セレクトトランジスタ対ＳＴＰのゲートは、ワードラインＷＬに接続されている。ＳＲＡＭには、このようなメモリセルＭＣが複数、行列配置されている。
【０００４】
ＳＲＡＭのメモリセルＭＣにデータを書込むには、まず、書込みたいデータに対応した電位をビットライン対ＢＬＰに与えておく。たとえばデータ”０”を書込む場合、ビットラインＢＬに低電位”Ｌ”を与えるとともに，ビットラインＢＬＢに高電位”Ｈ”を与えておく。
【０００５】
つぎに、ワードラインＷＬを”Ｈ”にすることによりセレクトトランジスタ対ＳＴＰをＯＮにする。これにより、記憶用トランジスタＭＴ１がＯＮになるとともに、記憶用トランジスタＭＴ２がＯＦＦになる。このようにして、メモリセルＭＣにデータ”０”を書込む。なお、データ”１”を書込むには、上と逆に、ビットラインＢＬに高電位”Ｈ”を与えるとともに，ビットラインＢＬＢに低電位”Ｌ”を与えておけばよい。
【０００６】
このあと、ワードラインＷＬを”Ｌ”にすることによりセレクトトランジスタ対ＳＴＰをＯＦＦにすることで、スタンバイ状態となる。スタンバイ状態にしても、書込まれたデータは、メモリセルＭＣの自己ラッチ機能により、保持される。
【０００７】
データを読み出すには、ワードラインＷＬを”Ｈ”にすることによりセレクトトランジスタ対ＳＴＰをＯＮにし、ビットライン対ＢＬＰに現れる電圧を検出する。これにより、データの内容を知ることができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のようなＳＲＡＭには次のような問題点があった。ＳＲＡＭにおいては、データを保持するために、回路に常に電圧を印加しておかなければならない。したがって、データの書込み、読み出しを行なわない状態のときであっても、データを保持しておくためには電源が必要となる。このため、データの書込み、読み出しを行なわない状態において、無用の電力を消費していた。また、事故などにより電源が故障した場合には、記憶したデータが消失してしまうという不都合があった。
【０００９】
この問題を解決するために、記憶素子として不揮発性のメモリ素子であるＥＥＰＲＯＭを用いることも考えられる。しかし、ＥＥＰＲＯＭは書込みに長時間を要するため、高速応答が要求されるようなデータ記憶装置には適しない。さらに、ＥＥＰＲＯＭは、書込み、消去時に高電圧（たとえば、１２Ｖ以上）を要するため、チップ内に昇圧回路を設けるか、通常電源の他に高圧電源を別途用意しなければならず、チップのコンパクト化、低コスト化に反する。
【００１０】
この発明は、このような従来のＳＲＡＭなどデータ記憶装置の問題点を解消し、データ保持のための電源が不要で、高速応答可能なデータ記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
請求項１のデータ記憶装置は、
相互に異なる継断状態を呈するよう構成された第１のスイッチ部および第２のスイッチ部を有し、第１のスイッチ部が継状態であるとともに第２のスイッチ部が断状態である第１の記憶状態と第１のスイッチ部が断状態であるとともに第２のスイッチ部が継状態である第２の記憶状態とのうちいずれかの記憶状態を、記憶すべきデータに対応させて保持する記憶素子、
を備えたデータ記憶装置であって、
前記記憶素子の第１のスイッチ部および第２のスイッチ部のうち少なくとも一方のスイッチ部に、当該スイッチ部の継断状態に対応した分極状態を保持する強誘電体部を設けたこと、
を特徴とする。
【００１２】
請求項２のデータ記憶装置は、
請求項１のデータ記憶装置において、
前記記憶素子の第１のスイッチ部および第２のスイッチ部は、ともに、
Ａ）半導体基板に形成された第１導電型のソース領域およびドレイン領域、
Ｂ）ソース領域とドレイン領域との間に配置された第２導電型のチャネル領域、
Ｃ）チャネル領域の上に配置された絶縁層、
Ｄ）前記絶縁層の上に配置された第１の導電体層、
を有する記憶用トランジスタを備えたこと、
を特徴とする。
【００１３】
請求項３のデータ記憶装置は、
請求項２のデータ記憶装置において、
前記強誘電体部を備えたスイッチ部を構成する記憶用トランジスタは、さらに、
Ｅ）前記第１の導電体層の上に形成された強誘電体層、
Ｆ）強誘電体層の上に形成された第２の導電体層、
を有すること、
を特徴とする。
【００１４】
請求項４のデータ記憶装置は、
請求項２のデータ記憶装置において、
前記強誘電体部を備えたスイッチ部を構成する記憶用トランジスタの前記絶縁層を、強誘電体を用いて構成したこと、
を特徴とする。
【００１５】
請求項５のデータ記憶装置は、
請求項２のデータ記憶装置において、
前記強誘電体部を備えたスイッチ部を構成する記憶用トランジスタの前記第１の導電体層に対し、直列に、強誘電体コンデンサを接続したこと、
を特徴とする。
【００１７】
請求項６のデータ記憶装置は、請求項１ないし請求項５のデータ記憶装置において、前記強誘電体部を設けたスイッチ部を有しない記憶素子を、さらに備えたこと、を特徴とする。
【００１８】
【発明の作用および効果】
請求項１のデータ記憶装置は、記憶素子の第１のスイッチ部および第２のスイッチ部のうち少なくとも一方のスイッチ部に、当該スイッチ部の継断状態に対応した分極状態を保持する強誘電体部を設けたことを特徴とする。
【００１９】
したがって、回路の電源が切られた状態においても、強誘電体部は、当該スイッチ部の継断状態に対応した分極状態を保持している。また、電源が再投入されると、当該スイッチ部は、強誘電体部が保持していた分極状態に対応した継断状態に復帰する。このため、データ保持のための電源が不要である。
【００２０】
また、強誘電体の分極反転に要する時間は短いので、データの書込みに際し、強誘電体部が当該スイッチ部の継断状態に対応した分極状態に至るまでの時間は短い。したがって、ＥＥＰＲＯＭの場合のように書込みに長時間を要することはない。このため、高速応答が可能となる。
【００２１】
さらに、ＥＥＰＲＯＭの場合のように書込み、消去時に高電圧を要することはない。したがって、チップ内に昇圧回路を設けたり、通常電源の他に高圧電源を別途用意したりする必要がない。このため、チップサイズの増大や製造コストの上昇を抑制することができる。
【００２２】
請求項２のデータ記憶装置は、記憶素子の第１のスイッチ部および第２のスイッチ部が、ともに、記憶用トランジスタを備えたことを特徴とする。
【００２３】
したがって、一対の記憶用トランジスタを備えた記憶素子を備えた従来のデータ記憶装置、たとえば、ＳＲＡＭ（スタティックランダムアクセスメモリ）の回路配置とほぼ同じ回路配置を用いて、この発明にかかるデータ記憶装置を実現することができる。このため、回路設計に要するコストや時間を大幅に削減することができる。
【００２４】
また、従来のＳＲＡＭ等の製造工程とほとんど同じ製造工程を用いて製造することが可能となる。このため、工程設計に要するコストや時間を大幅に削減することができる。また、従来のＳＲＡＭ等の製造ラインを僅かに変更するだけで、この発明にかかるデータ記憶装置を製造することができる。つまり、従来のＳＲＡＭ等のマスク等をほとんどそのまま用いることができる。このため、製造装置をほとんど追加する必要がない。
【００２５】
すなわち、データ保持のための電源が不要で、高速応答可能なデータ記憶装置を、短納期かつ低コストで実現することができる。
【００２６】
請求項３のデータ記憶装置は、強誘電体部を備えたスイッチ部を構成する記憶用トランジスタが、さらに、第１の導電体層の上に形成された強誘電体層と、強誘電体層の上に形成された第２の導電体層とを有することを特徴とする。
【００２７】
したがって、いわゆるＭＦＭＩＳ構造のトランジスタ（上から、メタル層、強誘電体層、メタル層、絶縁層、シリコン層をこの順に積層した構造を有するトランジスタ）を、記憶用トランジスタとして用いることができる。このため、従来のＳＲＡＭ等の製造工程に、強誘電体層および第２の導電体層を積み上げる工程を追加するだけで、この発明にかかるデータ記憶装置を得ることができる。
【００２８】
請求項４のデータ記憶装置は、強誘電体部を備えたスイッチ部を構成する記憶用トランジスタの絶縁層を、強誘電体を用いて構成したことを特徴とする。
【００２９】
したがって、従来のＳＲＡＭ等に用いる記憶用トランジスタの絶縁層の材料を、たとえばシリコン酸化物から強誘電体に変更するだけで、容易にこの発明にかかるデータ記憶装置を得ることができる。
【００３０】
請求項５のデータ記憶装置は、強誘電体部を備えたスイッチ部を構成する記憶用トランジスタの第１の導電体層に対し、直列に、強誘電体コンデンサを接続したことを特徴とする。
【００３１】
したがって、従来のＳＲＡＭ等に用いる記憶用トランジスタをそのまま用いるとともに、新たに強誘電体コンデンサを追加するだけで、容易にこの発明にかかるデータ記憶装置を得ることができる。
【００３４】
請求項６のデータ記憶装置は、強誘電体部を設けたスイッチ部を有しない記憶素子を、さらに備えたことを特徴とする。
【００３５】
したがって、従来の揮発性のデータ記憶装置（たとえば、ＳＲＡＭ）の一部を本発明にかかる不揮発性の記憶素子に変更することで、揮発性の記憶素子および不揮発性の記憶素子の双方を所望の比率で配置したデータ記憶装置を、容易に実現することができる。
【００３６】
【発明の実施の形態】
図１は、この発明の一実施形態によるデータ記憶装置であるメモリ装置１０の構成を模式的に示した図面である。メモリ装置１０には、記憶素子であるメモリセルＭＣ００，ＭＣ０１，・・・が複数、行列配置されている。すなわち、ワードラインＷＬ０，ＷＬ１，ＷＬ２，・・・と、ビットライン対ＢＬＰ０，ＢＬＰ１，・・・の各交点に、セレクトトランジスタ対ＳＴＰ００，ＳＴＰ０１，・・・を介して、それぞれ、メモリセルＭＣ００，ＭＣ０１，・・・が接続されている。
【００３７】
一方、各ワードラインＷＬ０，ＷＬ１，ＷＬ２，・・・は、行デコーダ１２に接続され、ビットライン対ＢＬＰ０，ＢＬＰ１，・・・は、列デコーダ１４に接続されている。
【００３８】
すなわち、行デコーダ１２により一つのワードライン（たとえば、ワードラインＷＬ１）を選択するとともに列デコーダ１４により一つのビットライン対（たとえば、ＢＬＰ１）を選択することで、一つのセレクトトランジスタ対（ＳＴＰ１１）を介して一つのメモリセル（ＭＣ１１）が選択されることになる。
【００３９】
図２に基づいて、メモリセルＭＣ１１を例に、メモリセルの具体的な回路を説明する。メモリセルＭＣ１１は、第１のスイッチ部である記憶用トランジスタＭＴ１，第２のスイッチ部である記憶用トランジスタＭＴ２、および一対の抵抗Ｒ１，Ｒ２を備えており、図１のように接続されている。
【００４０】
また、メモリセルＭＣ１１は、一対のセレクトトランジスタＳＴ１１、ＳＴ２１（まとめて「セレクトトランジスタ対ＳＴＰ１１」という）を介して、一対のビットラインＢＬ１，ＢＬＢ１（まとめて「ビットライン対ＢＬＰ１」という）に接続されている。セレクトトランジスタ対ＳＴＰ１１のゲートは、ワードラインＷＬ１に接続されている。
【００４１】
記憶用トランジスタＭＴ１は、いわゆるＭＦＭＩＳ構造のトランジスタ（上から、メタル層、強誘電体層、メタル層、絶縁層、シリコン層をこの順に積層した構造を有するトランジスタ）である。
【００４２】
すなわち、メモリセルＭＣ１１は、従来のＳＲＡＭ（スタティックランダムアクセスメモリ、図１４参照）を構成する一対の記憶用トランジスタＭＴ１，ＭＴ２のうち、記憶用トランジスタＭＴ１のみを、ＭＦＭＩＳ構造のトランジスタに置換したものである。
【００４３】
図３Ａに、記憶用トランジスタＭＴ１の構造を示す。半導体基板であるｐ型のシリコン基板２０に、ｎ型（第１導電型）半導体で構成されたソース領域２２およびドレイン領域２４が形成されている。ｐ型（第２導電型）半導体で構成されたチャネル領域２６の上には、酸化シリコン（SiO2)による絶縁層２８が設けられている。絶縁層２８の上にはPoly-Si,IrO2,Irをこの順に積層した下部導電体層（第１の導電体層）３０が設けられている。
【００４４】
その上にはＰＺＴ等により構成された強誘電体層（強誘電体部）３２が設けられている。強誘電体層３２は、後述するように、記憶用トランジスタＭＴ１の継断状態に対応した分極状態を保持する。
【００４５】
さらにその上にはIrO2,Irをこの順に積層した上部導電体層（第２の導電体層）３４が設けられている。
【００４６】
なお、絶縁層２８としては上記の他に、窒化シリコン(SiN)等を用いることもできる。また、下部導電体層３０、上部導電体層３４としては上記の他に、RuOx,ITO等の酸化物導電体や、Pt,Pb,Au,Ag,Al,Ni等の金属を用いることができる。
【００４７】
図３Ａの記憶用トランジスタＭＴ１を記号で表すと、図３Ｂのようになる。上部導電体層３４にはコントロールゲート電極ＣＧが接続されている。下部導電体層３０には電極が接続されておらずフローティング状態ととなっている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００４８】
図４Ａに、記憶用トランジスタＭＴ２の構造を示す。記憶用トランジスタＭＴ２は、ｎチャンネルＭＯＳＦＥＴである。半導体基板であるｐ型のシリコン基板２０に、ｎ型半導体で構成されたソース領域２２とドレイン領域２４が形成されている。ｐ型半導体で構成されたチャネル領域２６の上には、酸化シリコン（SiO2)による絶縁層２８が設けられている。絶縁層２８の上にはPoly-Siにより構成された導電体層（第１の導電体層）４０が設けられている。
【００４９】
図４Ａの記憶用トランジスタＭＴ２を記号で表すと、図４Ｂのようになる。導電体層４０にはゲート電極Ｇが接続されている。ソース領域２２にはソース電極Ｓが接続され、ドレイン領域２４にはドレイン電極Ｄが接続されている。
【００５０】
なお、セレクトトランジスタＳＴ１１、ＳＴ２１も、記憶用トランジスタＭＴ２と同様の構成を有するｎチャンネルＭＯＳＦＥＴである。
【００５１】
メモリセルＭＣ１１を例に説明したが、図１に示す他のメモリセルＭＣ００，ＭＣ０１，・・・も、同様の構成である。
【００５２】
つぎに、図１に示すメモリ装置１０にデータを書込む場合の動作について説明する。図５は、データ”０”を書込む場合の動作を説明するための図面である。図５を参照しながら、メモリセルＭＣ１１にデータ”０”を書込む場合を例に説明する。
【００５３】
まず、図１に示す列デコーダ１４によりビットライン対ＢＬＰ１を選択し、データ”０”に対応した電位を、ビットライン対ＢＬＰ１に与えておく。すなわち、ビットライン対ＢＬＰ１を構成するビットラインＢＬ１に低電位”Ｌ（接地電位）”を与えるとともに，ビットラインＢＬＢ１に高電位”Ｈ（電源電位ＶDD）”を与えておく（図５参照）。
【００５４】
つぎに、行デコーダ１２によりワードラインＷＬ１を選択し、ワードラインＷＬ１を”Ｈ”にすることによりセレクトトランジスタ対ＳＴＰ１１をＯＮにする。これにより、図５に示すように、メモリセルＭＣ１１の記憶用トランジスタＭＴ２のゲート電極Ｇは”Ｌ”電位になる。ゲート電極Ｇが”Ｌ”電位になると記憶用トランジスタＭＴ２がＯＦＦ（断状態）になるよう、記憶用トランジスタＭＴ２のしきい値が設定されている。
【００５５】
一方、記憶用トランジスタＭＴ１のコントロールゲート電極ＣＧは”Ｈ”電位となる。後述するように、コントロールゲート電極ＣＧが”Ｈ”電位になると記憶用トランジスタＭＴ１がＯＮ（継状態）になるよう、記憶用トランジスタＭＴ１のしきい値Ｖthが設定されている。
【００５６】
このあと、ワードラインＷＬ１を”Ｌ”にすることによりセレクトトランジスタ対ＳＴＰ１１をＯＦＦにすることで、メモリセルＭＣ１１はスタンバイ状態となる。スタンバイ状態になっても、メモリセルＭＣ１１の自己ラッチ機能により、記憶用トランジスタＭＴ２のＯＦＦ状態、および記憶用トランジスタＭＴ１のＯＮ状態は保持される。
【００５７】
したがって、書込まれたデータ”０”が、メモリセルＭＣ１１に保持されることになる。なお、図５に示すメモリセルＭＣ１１の状態が、記憶すべきデータ”０”に対応した第１の記憶状態である。
【００５８】
データ”０”の書込みからスタンバイ状態にいたる間の、記憶用トランジスタＭＴ１の強誘電体層３２の分極状態について説明する。図３Ａ，Ｂに示すように、記憶用トランジスタＭＴ１は、上部導電体層３４と下部導電体層３０との間に形成されたコンデンサである強誘電体容量Ｃferroと、下部導電体層３０とチャネル領域２６との間に形成されたコンデンサであるＭＯＳ容量ＣMOSとを、直列に接続したものと考えることができる。強誘電体容量ＣferroとＭＯＳ容量ＣMOSとを合成したコンデンサをＧＡＴＥ容量ＣGATEと呼ぶ。
【００５９】
図６に、データ”０”を書込む場合におけるＧＡＴＥ容量ＣGATEの電圧・電荷特性の一例を示す。図７に、この場合における強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す。
【００６０】
上述のように、記憶用トランジスタＭＴ１がＯＮになっているので（図５参照）、チャネル領域２６（図３Ａ参照）の電位は、ほぼ接地電位になっている。また、記憶用トランジスタＭＴ１のコントロールゲート電極ＣＧに”Ｈ（ＶDD）”電位が与えられている。したがって、ＧＡＴＥ容量ＣGATEには、チャネル領域２６を基準として＋ＶDDの電圧が印加される。
【００６１】
このため、図６に示すように、ＧＡＴＥ容量ＣGATEに現れる電圧・電荷の状態は、Ｑ４になる。このとき、図７に示すように、強誘電体容量Ｃferroの状態は、Ｐ４になる。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ４になる。なお、このときＭＯＳ容量ＣMOSに発生する電圧はＶ2であり、記憶用トランジスタＭＴ１のしきい値Ｖthよりも大きくなっていることが分かる。
【００６２】
つぎに、メモリ装置１０の電源（図示せず）を遮断し、その後、電源を再投入した場合の動作を説明する。メモリセルＭＣ１１がデータ”０”を記憶した状態のままメモリ装置１０の電源を遮断すると、時間の経過に伴って、ＧＡＴＥ容量ＣGATEには、図６のＱ１点で示される電圧・電荷状態が現れる。このとき、強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・電荷は、それぞれ、図７のＰ１点およびＳ１点で示される。
【００６３】
強誘電体容量ＣferroとＭＯＳ容量ＣMOSとは直列に接続されているから、図７のＰ１点およびＳ１点の電荷はともに、図６のＱ１点の電荷に等しい。図７のＰ１点およびＳ１点の電圧の和は０Ｖとなる。したがって、Ｓ１点の電圧をＶ1とするとＰ１点の電圧は、図７に示すように、絶対値が等しく極性が逆の−Ｖ1となる。
【００６４】
ここで、メモリ装置１０の電源を再投入した場合、再投入時におけるＭＯＳ容量ＣMOSの電圧はＶ1であり、これは記憶用トランジスタＭＴ１のしきい値Ｖthよりも大きい。このため、記憶用トランジスタＭＴ１は、やがて、ＯＮ状態となる。
【００６５】
すなわち、図６に示すように、ＧＡＴＥ容量ＣGATEに現れる電圧・電荷の状態は、Ｑ１からＱ３を経てＱ４に戻る。このとき、図７に示すように、強誘電体容量Ｃferroの状態は、Ｐ１からＰ３を経てＰ４に戻る。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ１からＳ４に戻る。
【００６６】
なお、これに伴って、他方の記憶用トランジスタＭＴ２は、ＯＦＦ状態となる。
【００６７】
つまり、メモリ装置１０の電源を遮断し、その後、電源を再投入した場合、メモリセルＭＣ１１は、電源を遮断する前の状態、すなわち、データ”０”に対応した第１の記憶状態に復帰することがわかる。
【００６８】
つぎに、メモリセルＭＣ１１にデータ”１”を書込む場合について説明する。図８は、メモリセルＭＣ１１にデータ”１”を書込む場合の動作を説明するための図面である。
【００６９】
データ”０”を書込む場合と同様に、まず、図１に示す列デコーダ１４によりビットライン対ＢＬＰ１を選択する。このとき、データ”１”に対応した電位を、ビットライン対ＢＬＰ１に与えておく。すなわち、ビットライン対ＢＬＰ１を構成するビットラインＢＬ１に高電位”Ｈ（電源電位ＶDD）”を与えるとともに，ビットラインＢＬＢ１に低電位”Ｌ（接地電位）”を与えておく（図８参照）。
【００７０】
つぎに、データ”０”を書込む場合と同様に、行デコーダ１２によりワードラインＷＬ１を選択し、ワードラインＷＬ１を”Ｈ”にすることによりセレクトトランジスタ対ＳＴＰ１１をＯＮにする。これにより、図８に示すように、メモリセルＭＣ１１の記憶用トランジスタＭＴ２のゲート電極Ｇは”Ｈ”電位になる。ゲート電極Ｇが”Ｈ”電位になると記憶用トランジスタＭＴ２がＯＮ（継状態）になるよう、記憶用トランジスタＭＴ２のしきい値が設定されている。
【００７１】
一方、記憶用トランジスタＭＴ１のコントロールゲート電極ＣＧは”Ｌ”電位となる。コントロールゲート電極ＣＧが”Ｌ”電位になると記憶用トランジスタＭＴ１がＯＦＦ（断状態）になるよう、記憶用トランジスタＭＴ１のしきい値Ｖthが設定されている。
【００７２】
このあと、データ”０”を書込む場合と同様に、ワードラインＷＬ１を”Ｌ”にすることによりセレクトトランジスタ対ＳＴＰ１１をＯＦＦにすることで、スタンバイ状態となる。スタンバイ状態になっても、メモリセルＭＣ１１の自己ラッチ機能により、記憶用トランジスタＭＴ２のＯＮ状態、および記憶用トランジスタＭＴ１のＯＦＦ状態は保持される。したがって、書込まれたデータ”１”が、メモリセルＭＣ１１に保持されることになる。なお、図８に示すメモリセルＭＣ１１の状態が、記憶すべきデータ”１”に対応した第２の記憶状態である。
【００７３】
データ”１”の書込みからスタンバイ状態にいたる間の、記憶用トランジスタＭＴ１の強誘電体層３２の分極状態について説明する。
【００７４】
図９に、データ”１”を書込む場合におけるＧＡＴＥ容量ＣGATEの電圧・電荷特性を示す。図１０に、この場合の強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す。
【００７５】
上述のように、図８に示す記憶用トランジスタＭＴ１がＯＦＦになっているので、チャネル領域２６（図３Ａ参照）の電位は、ほぼＶDD／２になっている。また、記憶用トランジスタＭＴ１のコントロールゲート電極ＣＧに”Ｌ（接地電位）”電位が与えられている。したがって、ＧＡＴＥ容量ＣGATEには、チャネル領域２６を基準として−ＶDD／２の電圧が印加される。
【００７６】
このため、図９に示すように、ＧＡＴＥ容量ＣGATEに現れる電圧・電荷の状態は、Ｑ５になる。このとき、図１０に示すように、強誘電体容量Ｃferroの状態は、Ｐ５になる。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ５になる。なお、このときＭＯＳ容量ＣMOSに発生する電圧は−Ｖ4であり、記憶用トランジスタＭＴ１のしきい値Ｖthよりも小さくなっていることが分かる。
【００７７】
つぎに、メモリ装置１０の電源を遮断し、その後、電源を再投入した場合の動作を説明する。データ”１”を記憶した状態のままメモリ装置１０の電源を遮断すると、時間の経過に伴って、ＧＡＴＥ容量ＣGATEには、図９のＱ２点で示される電圧・電荷状態が現れる。このとき、強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSに現れる電圧・電荷は、それぞれ、図１０のＰ２点およびＳ２点で示される。
【００７８】
強誘電体容量ＣferroとＭＯＳ容量ＣMOSとは直列に接続されているから、図１０のＰ２点およびＳ２点の電荷はともに、図９のＱ２点の電荷に等しい。図１０のＰ２点およびＳ２点の電圧の和は０Ｖとなる。したがって、Ｓ２点の電圧を−Ｖ3とするとＰ２点の電圧は、図１０に示すように、絶対値が等しく極性が逆のＶ3となる。
【００７９】
ここで、メモリ装置１０の電源を再投入したとする。再投入時におけるＭＯＳ容量ＣMOSの電圧は−Ｖ3であり、これは記憶用トランジスタＭＴ１のしきい値Ｖthよりも小さい。このため、記憶用トランジスタＭＴ１は、やがて、ＯＦＦ状態となる。
【００８０】
すなわち、図９に示すように、ＧＡＴＥ容量ＣGATEに現れる電圧・電荷の状態は、Ｑ２からＱ６を経てＱ５に戻る。このとき、図１０に示すように、強誘電体容量Ｃferroの状態は、Ｐ２からＰ６を経てＰ５に戻る。同様に、ＭＯＳ容量ＣMOSの状態は、Ｓ２からＳ５に戻る。
【００８１】
なお、これに伴って、他方の記憶用トランジスタＭＴ２は、ＯＮ状態となる。
【００８２】
つまり、メモリ装置１０の電源を遮断し、その後、電源を再投入した場合、メモリセルＭＣ１１は、電源を遮断する前の状態、すなわち、データ”１”に対応した第１の記憶状態に復帰することがわかる。
【００８３】
このように、メモリ装置１０は、記憶データの内容にかかわらず、電源を遮断しても当該データを記憶している。すなわち、メモリ装置１０は不揮発性のメモリ装置である。
【００８４】
つぎに、メモリセルＭＣ１１からデータを読み出す場合の動作について説明する。
【００８５】
まず、図１に示す行デコーダ１２によりワードラインＷＬ１を選択し、ワードラインＷＬ１を”Ｈ”にすることによりセレクトトランジスタ対ＳＴＰ１１をＯＮにする。これにより、ビットライン対ＢＬＰ１に、記憶データの内容に応じた電圧が生ずる。
【００８６】
たとえば、前述の図５のようにデータ”０”が記憶されていた場合には、ビットラインＢＬ１が”Ｌ”電位となり、ビットラインＢＬＢ１が”Ｈ”電位となる。一方、前述の図８のようにデータ”１”が記憶されていた場合には、ビットラインＢＬ１が”Ｈ”電位となり、ビットラインＢＬＢ１が”Ｌ”電位となる。
【００８７】
したがって、図１に示す列デコーダ１４によりビットライン対ＢＬＰ１を選択して、ビットライン対ＢＬＰ１の電圧を検出することにより、メモリセルＭＣ１１に記憶されていたデータの内容を知ることができる。
【００８８】
なお、上述の実施形態においては、従来のＳＲＡＭを構成する一対の記憶用トランジスタＭＴ１，ＭＴ２のうち、記憶用トランジスタＭＴ１のみを、ＭＦＭＩＳ構造のトランジスタに置換した場合を例に説明したが、図１１に示すように、一対の記憶用トランジスタＭＴ１，ＭＴ２の双方をＭＦＭＩＳ構造のトランジスタにしてもよい。
【００８９】
図１１のように構成すれば、メモリ装置の電源を遮断し、その後、電源を再投入した場合、メモリセルＭＣ１１は、より確実に、電源を遮断する前の状態に復帰することができる。すなわち、より信頼性の高いメモリ装置を実現することができる。
【００９０】
また、上述の各実施形態においては、強誘電体部を設けたスイッチ部として、ＭＦＭＩＳ構造のトランジスタを例に説明したが、強誘電体部を設けたスイッチ部は、これに限定されるものではない。強誘電体部を設けたスイッチ部として、たとえば、図１２に示すような記憶用トランジスタＭＴ１を用いることもできる。
【００９１】
図１２に示す記憶用トランジスタＭＴ１は、図４Ａに示すような通常のＭＯＳＦＥＴの絶縁層２８を、シリコン酸化物ではなくＰＺＴ等の強誘電体材料で構成したトランジスタである。したがって、従来のＳＲＡＭ等に用いる記憶用トランジスタの材料を一部変更するだけで、容易に不揮発性のメモリ装置を得ることができる。
【００９２】
また、強誘電体部を設けたスイッチ部として、たとえば、図１３に示すようなスイッチ部ＳＷ１を用いることもできる。図１３に示すスイッチ部ＳＷ１は、記憶用トランジスタＭＴ１である通常のＭＯＳＦＥＴと強誘電体コンデンサＣ１とを備えている。記憶用トランジスタＭＴ１のゲート電極Ｇと抵抗Ｒ２との間に、強誘電体コンデンサＣ１が直列に接続されている。
【００９３】
図１３のように構成すれば、従来のＳＲＡＭ等に用いる記憶用トランジスタをそのまま用いるとともに、新たに強誘電体コンデンサを追加するだけで、容易に不揮発性のメモリ装置を得ることができる。
【００９４】
なお、上述の各実施形態においては、図１に示すメモリ装置１０を構成する全てのメモリセルＭＣ００，ＭＣ０１，・・・が、強誘電体部を設けたスイッチ部を有するメモリセルである場合を例に説明したが、この発明はこれに限定されるものではない。たとえば、メモリセルＭＣ００，ＭＣ０１，・・・のうち、一部のメモリセルのみが強誘電体部を設けたスイッチ部を有し、他のメモリセルは強誘電体部を設けたスイッチ部を有しないよう構成することもできる。
【００９５】
このように構成すれば、たとえば、従来のＳＲＡＭの一部のみを不揮発性の記憶素子に変更することができる。したがって、揮発性の記憶素子および不揮発性の記憶素子の双方を所望の比率で配置したメモリ装置を、容易に実現することができる。
【００９６】
また、上述の各実施形態においては、メモリセルとして、図２に示すような一対の記憶用トランジスタＭＴ１，ＭＴ２とともに一対の抵抗Ｒ１，Ｒ２を用いたタイプのメモリセルを例に説明したが、メモリセルのタイプはこれに限定されるものではない。たとえば、一対の記憶用トランジスタとともに一対のダイオードを用いたタイプのメモリセルや、一対の記憶用トランジスタとともに他の一対のトランジスタを用いたタイプのメモリセル等にも、この発明を適用することができる。
【００９７】
なお、一対の記憶用トランジスタとともに他の一対のトランジスタを用いたタイプのメモリセル（ＣＭＯＳセル等）にこの発明を適用する場合には、メモリセルを構成するトランジスタのうち任意のトランジスタに強誘電体部を設けることができる。したがって、たとえば、２対のトランジスタ全てに強誘電体部を設けることもできる。
【００９８】
なお、上述の実施形態においては、記憶用トランジスタがｎチャネル型のＭＯＳＦＥＴタイプのトランジスタである場合を例に説明したが、記憶用トランジスタがｐチャネル型のＭＯＳＦＥＴタイプのトランジスタである場合にも、この発明を適用することができる。
【００９９】
また、第１のスイッチ部または第２のスイッチ部は、ＭＯＳＦＥＴタイプのトランジスタを備えたものに限定されるものではない。第１のスイッチ部または第２のスイッチ部として、たとえば、ＭＯＳＦＥＴタイプのトランジスタ以外のトランジスタやトランジスタ以外のスイッチング素子を用いることもできる。
【図面の簡単な説明】
【図ｌ】この発明の一実施形態によるデータ記憶装置であるメモリ装置１０の構成を模式的に示した図面である。
【図２】メモリセルＭＣ１１の具体的な回路図である。
【図３】図３Ａは、記憶用トランジスタＭＴ１の構造を示す図面である。図３Ｂは、図３Ａの記憶用トランジスタＭＴ１を記号で表した図面である。
【図４】図４Ａは、記憶用トランジスタＭＴ２の構造を示す図面である。図４Ｂは、図４Ａの記憶用トランジスタＭＴ２を記号で表した図面である。
【図５】メモリセルＭＣ１１にデータ”０”を書込む場合の動作を説明するための図面である。
【図６】データ”０”を書込む場合におけるＧＡＴＥ容量ＣGATEの電圧・電荷特性の一例を示す図面である。
【図７】データ”０”を書込む場合における強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す図面である。
【図８】メモリセルＭＣ１１にデータ”１”を書込む場合の動作を説明するための図面である。
【図９】データ”１”を書込む場合におけるＧＡＴＥ容量ＣGATEの電圧・電荷特性の一例を示す図面である。
【図１０】データ”１”を書込む場合における強誘電体容量ＣferroおよびＭＯＳ容量ＣMOSの電圧・電荷特性を示す図面である。
【図１１】この発明の他の実施形態によるメモリセルＭＣ１１の具体的な回路図である。
【図１２】この発明のさらに他の実施形態によるメモリセルＭＣ１１の具体的な回路図である。
【図１３】この発明のさらに他の実施形態によるメモリセルＭＣ１１の具体的な回路図である。
【図１４】従来のメモリ装置を構成するメモリセルＭＣの具体的な回路図である。
【符号の説明】
３２・・・・・強誘電体層
ＭＣ１１・・・メモリセル
ＭＴ１・・・・記憶用トランジスタ
ＭＴ２・・・・記憶用トランジスタ
Claims (6)
- 相互に異なる継断状態を呈するよう構成された第１のスイッチ部および第２のスイッチ部を有し、第１のスイッチ部が継状態であるとともに第２のスイッチ部が断状態である第１の記憶状態と第１のスイッチ部が断状態であるとともに第２のスイッチ部が継状態である第２の記憶状態とのうちいずれかの記憶状態を、記憶すべきデータに対応させて保持する記憶素子、
を備えたデータ記憶装置であって、
前記記憶素子の第１のスイッチ部および第２のスイッチ部のうち一方のスイッチ部のみに、当該スイッチ部の継断状態に対応した分極状態を保持する強誘電体部を設けたこと、
を特徴とするデータ記憶装置。 - 請求項１のデータ記憶装置において、
前記記憶素子の第１のスイッチ部および第２のスイッチ部は、ともに、
Ａ）半導体基板に形成された第１導電型のソース領域およびドレイン領域、
Ｂ）ソース領域とドレイン領域との間に配置された第２導電型のチャネル領域、
Ｃ）チャネル領域の上に配置された絶縁層、
Ｄ）前記絶縁層の上に配置された第１の導電体層、
を有する記憶用トランジスタを備えたこと、
を特徴とするもの。 - 請求項２のデータ記憶装置において、
前記強誘電体部を備えたスイッチ部を構成する記憶用トランジスタは、さらに、
Ｅ）前記第１の導電体層の上に形成された強誘電体層、
Ｆ）強誘電体層の上に形成された第２の導電体層、
を有すること、
を特徴とするもの。 - 請求項２のデータ記憶装置において、
前記強誘電体部を備えたスイッチ部を構成する記憶用トランジスタの前記絶縁層を、強誘電体を用いて構成したこと、
を特徴とするもの。 - 請求項２のデータ記憶装置において、
前記強誘電体部を備えたスイッチ部を構成する記憶用トランジスタの前記第１の導電体層に対し、直列に、強誘電体コンデンサを接続したこと、
を特徴とするもの。 - 請求項１ないし請求項５のデータ記憶装置において、
前記強誘電体部を設けたスイッチ部を有しない記憶素子を、さらに備えたこと、
を特徴とするもの。
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