JP3176114B2 - 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 - Google Patents
不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法Info
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- JP3176114B2 JP3176114B2 JP1217892A JP1217892A JP3176114B2 JP 3176114 B2 JP3176114 B2 JP 3176114B2 JP 1217892 A JP1217892 A JP 1217892A JP 1217892 A JP1217892 A JP 1217892A JP 3176114 B2 JP3176114 B2 JP 3176114B2
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Description
【０００１】
【産業上の利用分野】本発明は、不揮発性記憶素子およ
びこれを利用した不揮発性記憶装置、ならびに不揮発性
記憶装置の駆動方法に関する。
びこれを利用した不揮発性記憶装置、ならびに不揮発性
記憶装置の駆動方法に関する。
【０００２】
【従来の技術】従来より、強誘電体を用いた不揮発性記
憶装置（以下、不揮発性メモリという）として、図３に
示されるように、１つの強誘電体キャパシタ１と、１つ
のスイッチング用ＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ）という）２とを１つの不揮発性記憶素
子（以下、メモリセルとういう）とし、このメモリセル
をアレイ状に配置したものが提案されている( 「ＶＬＳ
Ｉ ＳＹＳＴＥＭ ＤＥＳＩＧＮ」 １９８８ ＭＡＹ
ＰＰ１１７〜１２３ Ｓ．ＢＡＫＥおよび特開昭６３
−２０１９９８号公報参照)。
憶装置（以下、不揮発性メモリという）として、図３に
示されるように、１つの強誘電体キャパシタ１と、１つ
のスイッチング用ＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃ
ｏｎｄｕｃｔｏｒ Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａ
ｎｓｉｓｔｏｒ）という）２とを１つの不揮発性記憶素
子（以下、メモリセルとういう）とし、このメモリセル
をアレイ状に配置したものが提案されている( 「ＶＬＳ
Ｉ ＳＹＳＴＥＭ ＤＥＳＩＧＮ」 １９８８ ＭＡＹ
ＰＰ１１７〜１２３ Ｓ．ＢＡＫＥおよび特開昭６３
−２０１９９８号公報参照)。
【０００３】上記不揮発性メモリでは、非破壊読み出し
ではなく破壊読み出しであるため、強誘電体の分極反転
が多く、強誘電体薄膜の疲労が大きくなり、書き換え可
能回数が減少する。また、センス用にＤＲＡＭと同等の
電荷量（約３０ｆＦ）が必要であり、ある程度大きな残
留分極が必要である。そのため、強誘電体材料の選択巾
が小さくなる上、微細化の適性にも限界があり、メモリ
の製造が困難であった。
ではなく破壊読み出しであるため、強誘電体の分極反転
が多く、強誘電体薄膜の疲労が大きくなり、書き換え可
能回数が減少する。また、センス用にＤＲＡＭと同等の
電荷量（約３０ｆＦ）が必要であり、ある程度大きな残
留分極が必要である。そのため、強誘電体材料の選択巾
が小さくなる上、微細化の適性にも限界があり、メモリ
の製造が困難であった。
【０００４】これに対処するために、メモリセルに強誘
電体ゲート膜を有する電界効果トランジスタ（以下、Ｍ
ＦＳ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴという）を用いると、
非破壊読み出しが可能となり、図３の不揮発性メモリよ
りも書き換え可能回数が向上する。また、センス用に必
要になるのは残留分極による電荷量ではなく電荷密度で
あるため、ＭＯＳＦＥＴの微細化が可能である。さら
に、センス用に必要とする残留分極は、１μＣ／ｃｍ2
以下と比較的小くて済み、材料の選択巾も大きくなって
メモリの製造が簡単となる。
電体ゲート膜を有する電界効果トランジスタ（以下、Ｍ
ＦＳ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴという）を用いると、
非破壊読み出しが可能となり、図３の不揮発性メモリよ
りも書き換え可能回数が向上する。また、センス用に必
要になるのは残留分極による電荷量ではなく電荷密度で
あるため、ＭＯＳＦＥＴの微細化が可能である。さら
に、センス用に必要とする残留分極は、１μＣ／ｃｍ2
以下と比較的小くて済み、材料の選択巾も大きくなって
メモリの製造が簡単となる。
【０００５】ここで、図４にＭＦＳＦＥＴの断面図を示
す。図において、ＡはＰ型シリコン基板、ＳＤはＮ型の
ソース−ドレイン拡散層、３はゲート電極となる導電性
薄膜、４は強誘電体ゲート膜、５は層間絶縁膜、６はソ
ース−ドレイン電極であって、導電性薄膜３と強誘電体
ゲート膜４とでＭＦＳ構造をとっている。強誘電体材料
としては、主にＰＺＴ、ＰＬＺＴ、ＰｂＴｉＯ3 、Ｂａ
ＴｉＯ3 等のＡＢＯ3型（Ａ，Ｂ：金属元素）であるペ
ロブスカイト構造のものが用いられているが、強誘電性
を示す材料であればその限りではない。他の材料として
は、例えば、ＢａＭｇＦ4 、ＮａＣａＦ3 、Ｋ2 ＺｎＣ
ｌ4 等のハロゲン化合物、Ｚｎ1-X Ｃｄx Ｔｅ、ＧｅＴ
ｅ、Ｓｎ2 Ｐ2 Ｓ6 等のカルコゲン化合物等が考えられ
る。ただし、導電性薄膜３と強誘電体ゲート膜４、また
は強誘電体ゲート膜４とソース−ドレイン拡散層ＳＤと
の間に、バッファ層をはめこむことも可能である。
す。図において、ＡはＰ型シリコン基板、ＳＤはＮ型の
ソース−ドレイン拡散層、３はゲート電極となる導電性
薄膜、４は強誘電体ゲート膜、５は層間絶縁膜、６はソ
ース−ドレイン電極であって、導電性薄膜３と強誘電体
ゲート膜４とでＭＦＳ構造をとっている。強誘電体材料
としては、主にＰＺＴ、ＰＬＺＴ、ＰｂＴｉＯ3 、Ｂａ
ＴｉＯ3 等のＡＢＯ3型（Ａ，Ｂ：金属元素）であるペ
ロブスカイト構造のものが用いられているが、強誘電性
を示す材料であればその限りではない。他の材料として
は、例えば、ＢａＭｇＦ4 、ＮａＣａＦ3 、Ｋ2 ＺｎＣ
ｌ4 等のハロゲン化合物、Ｚｎ1-X Ｃｄx Ｔｅ、ＧｅＴ
ｅ、Ｓｎ2 Ｐ2 Ｓ6 等のカルコゲン化合物等が考えられ
る。ただし、導電性薄膜３と強誘電体ゲート膜４、また
は強誘電体ゲート膜４とソース−ドレイン拡散層ＳＤと
の間に、バッファ層をはめこむことも可能である。
【０００６】上記ＭＦＳＦＥＴの強誘電体は、図５のよ
うなＰ−Ｅヒステリシス特性を持っている。図におい
て、強誘電体に電界Ｅsat 以上を与えるような電圧をＶ
max （＞０）とする。ゲートに＋Ｖmax の電圧を印加す
ると、Ａの状態まで分極しチャネルが形成される。この
後、ゲートの電圧を０にしても、Ｂの状態となり分極が
残留し、チャネルが形成されたままとなる。逆に、ゲー
トに−Ｖmax の電圧（または基板に＋Ｖmax の電圧）を
印加すると、Ｃの状態まで分極し、電圧を０とするとＤ
の状態となる。この過程においてはチャネルが形成され
ない。
うなＰ−Ｅヒステリシス特性を持っている。図におい
て、強誘電体に電界Ｅsat 以上を与えるような電圧をＶ
max （＞０）とする。ゲートに＋Ｖmax の電圧を印加す
ると、Ａの状態まで分極しチャネルが形成される。この
後、ゲートの電圧を０にしても、Ｂの状態となり分極が
残留し、チャネルが形成されたままとなる。逆に、ゲー
トに−Ｖmax の電圧（または基板に＋Ｖmax の電圧）を
印加すると、Ｃの状態まで分極し、電圧を０とするとＤ
の状態となる。この過程においてはチャネルが形成され
ない。
【０００７】ＭＦＳＦＥＴを用いた不揮発性メモリとし
ては、図６のように、ＭＦＳＦＥＴ７のソースとドレイ
ンにスイッチング用ＭＯＳＦＥＴ８，９をそれぞれ直列
に接続し、計３つのトランジスタを１つのメモリセルと
し、これをアレイ状に配置したものが提案されている
（特開平２−６４９９３号公報）。図６のＭＦＳＦＥＴ
を用いた不揮発性メモリの書き込み動作および書き込み
動作を説明する。まず、書き込みに際しては、ワードラ
インＷＬ１をＶcc電位にしてＭＯＳＦＥＴ８をＯＮする
と共に、ワードラインＷＬ２をＶss電位（接地電位）に
してＭＯＳＦＥＴ９をＯＦＦにし、ビットラインＢＬか
らデータをＭＦＳＦＥＴ７のソース−基板に印加する。
これにより、ＭＦＳＦＥＴ７はゲート−基板間にＶcc／
２電位が印加されて強誘電体が所定の電気分極状態にな
り、データの書き込みが可能となる。
ては、図６のように、ＭＦＳＦＥＴ７のソースとドレイ
ンにスイッチング用ＭＯＳＦＥＴ８，９をそれぞれ直列
に接続し、計３つのトランジスタを１つのメモリセルと
し、これをアレイ状に配置したものが提案されている
（特開平２−６４９９３号公報）。図６のＭＦＳＦＥＴ
を用いた不揮発性メモリの書き込み動作および書き込み
動作を説明する。まず、書き込みに際しては、ワードラ
インＷＬ１をＶcc電位にしてＭＯＳＦＥＴ８をＯＮする
と共に、ワードラインＷＬ２をＶss電位（接地電位）に
してＭＯＳＦＥＴ９をＯＦＦにし、ビットラインＢＬか
らデータをＭＦＳＦＥＴ７のソース−基板に印加する。
これにより、ＭＦＳＦＥＴ７はゲート−基板間にＶcc／
２電位が印加されて強誘電体が所定の電気分極状態にな
り、データの書き込みが可能となる。
【０００８】一方、読み出し動作においては、ワードラ
インＷＬ２をＶcc電位にしてＭＯＳＦＥＴ９をオンにし
ておき、ワードラインＷＬ１をＶcc電位にしてＭＯＳＦ
ＥＴ８をオンにする。ここで、予めプリチャージ回路
（図示せず）によりビットラインＢＬにＶcc／２以上の
電位をプリチャージしておくと、ＭＦＳＦＥＴ７が導通
している場合には電流が流れ、ＭＦＳＦＥＴ７が接続さ
れているビットラインＢＬの電位が下がる。これに対し
て、ＭＦＳＦＥＴ７が導通していない場合には電流が流
れないので、ＭＦＳＦＥＴ７が接続されているビットラ
インＢＬの電位は変わらない。したがって、ＭＦＳＦＥ
Ｔ７の導通、非導通をデータの「１」、「０」に対応さ
せ、ビットラインＢＬの電位変化を対応するセンスアン
プ（図示せず）により検出、増幅することでデータの読
み出しが可能になる。この場合、読み出しによる妨害で
ＭＦＳＦＥＴ７の強誘電体の電機分極状態が大きな影響
を受けないように、ビットラインＢＬのプリチャージレ
ベルを前記したようにＶcc／２近くの電位に設定する必
要がある。
インＷＬ２をＶcc電位にしてＭＯＳＦＥＴ９をオンにし
ておき、ワードラインＷＬ１をＶcc電位にしてＭＯＳＦ
ＥＴ８をオンにする。ここで、予めプリチャージ回路
（図示せず）によりビットラインＢＬにＶcc／２以上の
電位をプリチャージしておくと、ＭＦＳＦＥＴ７が導通
している場合には電流が流れ、ＭＦＳＦＥＴ７が接続さ
れているビットラインＢＬの電位が下がる。これに対し
て、ＭＦＳＦＥＴ７が導通していない場合には電流が流
れないので、ＭＦＳＦＥＴ７が接続されているビットラ
インＢＬの電位は変わらない。したがって、ＭＦＳＦＥ
Ｔ７の導通、非導通をデータの「１」、「０」に対応さ
せ、ビットラインＢＬの電位変化を対応するセンスアン
プ（図示せず）により検出、増幅することでデータの読
み出しが可能になる。この場合、読み出しによる妨害で
ＭＦＳＦＥＴ７の強誘電体の電機分極状態が大きな影響
を受けないように、ビットラインＢＬのプリチャージレ
ベルを前記したようにＶcc／２近くの電位に設定する必
要がある。
【０００９】
【発明が解決しようとする課題】図６の不揮発性メモリ
は、ＭＦＳＦＥＴ７を形成した半導体基板にウェル７ａ
が形成されており、原則的に基板電圧を操作してウェル
７ａからＭＦＳＦＥＴ７に反転電圧をかけないと、ＭＦ
ＳＦＥＴ７に書き込まれたデータは消去されない。しか
しながら、図６の不揮発性メモリにおいては、書き込み
時に、非選択セルのＭＦＳＦＥＴの強誘電体ゲート膜に
不要な弱電圧がかかる。しかも、この電圧は、他のセル
の書き込み状態により変化し、非常に不安定なものとな
る。そのため、ＭＦＳＦＥＴに書き込まれたデータが破
壊されることは起こらないものの、強誘電体が分極反転
する以下の電圧がかかるため、いわゆるソフトライトに
よりＯＮ状態でのＭＦＳＦＥＴのドレイン電流が低下す
る等、読み出しにおける信頼性が低下してしまうことが
あった。
は、ＭＦＳＦＥＴ７を形成した半導体基板にウェル７ａ
が形成されており、原則的に基板電圧を操作してウェル
７ａからＭＦＳＦＥＴ７に反転電圧をかけないと、ＭＦ
ＳＦＥＴ７に書き込まれたデータは消去されない。しか
しながら、図６の不揮発性メモリにおいては、書き込み
時に、非選択セルのＭＦＳＦＥＴの強誘電体ゲート膜に
不要な弱電圧がかかる。しかも、この電圧は、他のセル
の書き込み状態により変化し、非常に不安定なものとな
る。そのため、ＭＦＳＦＥＴに書き込まれたデータが破
壊されることは起こらないものの、強誘電体が分極反転
する以下の電圧がかかるため、いわゆるソフトライトに
よりＯＮ状態でのＭＦＳＦＥＴのドレイン電流が低下す
る等、読み出しにおける信頼性が低下してしまうことが
あった。
【００１０】本発明は、上記に鑑み、ＭＦＳＦＥＴを用
い、非破壊読み出しで信頼性の高い不揮発性記憶素子お
よびこれを利用した不揮発性記憶装置、ならびに不揮発
性記憶装置の駆動方法の提供を目的とする。
い、非破壊読み出しで信頼性の高い不揮発性記憶素子お
よびこれを利用した不揮発性記憶装置、ならびに不揮発
性記憶装置の駆動方法の提供を目的とする。
【００１１】
【課題を解決するための手段および作用】上記目的を達
成するための請求項１記載の発明は、複数個の不揮発性
記憶素子をマトリックス状に配置して構成される不揮発
性記憶装置のための上記不揮発性記憶素子であって、電
荷を蓄積するための強誘電体ゲート膜を有する第１の電
界効果トランジスタを１つのみ備え、さらに第１の電界
効果トランジスタに直列接続された読み出し用の第２の
電界効果トランジスタと、第１の電界効果トランジスタ
のゲートに接続された書き込み・消去用の第３の電界効
果トランジスタとを備えたことを特徴とする不揮発性記
憶素子である。
成するための請求項１記載の発明は、複数個の不揮発性
記憶素子をマトリックス状に配置して構成される不揮発
性記憶装置のための上記不揮発性記憶素子であって、電
荷を蓄積するための強誘電体ゲート膜を有する第１の電
界効果トランジスタを１つのみ備え、さらに第１の電界
効果トランジスタに直列接続された読み出し用の第２の
電界効果トランジスタと、第１の電界効果トランジスタ
のゲートに接続された書き込み・消去用の第３の電界効
果トランジスタとを備えたことを特徴とする不揮発性記
憶素子である。
【００１２】そして、不揮発性記憶素子を利用した不揮
発性記憶は、上記不揮発性記憶素子がマトリックス状に
配置された構成を含むものである（請求項２）。請求項
３記載の発明は、電荷を蓄積するための強誘電体ゲート
膜を有する第１の電界効果トランジスタと、第１の電界
効果トランジスタに直列接続された読み出し用の第２の
電界効果トランジスタと、第１の電界効果トランジスタ
のゲートに接続された書き込み・消去用の第３の電界効
果トランジスタとを備えた不揮発性記憶素子が、マトリ
ックス状に配置されて構成された不揮発性記憶装置の駆
動方法であって、第１の電界効果トランジスタのドレイ
ンにデータラインを接続し、第２の電界効果トランジス
タのソースにソースラインを、ゲートに第１のワードラ
インをそれぞれ接続し、第３の電界効果トランジスタの
ソースに第２のワードラインを、ゲートに上記ソースラ
インをそれぞれ接続し、読み出し時に、読み出しする不
揮発性記憶素子に接続されたソースラインに対して電流
ＳＡを供給し、読み出しする不揮発性記憶素子を選択す
るため、当該不揮発性記憶素子に接続された第１のワー
ドラインに対して電圧Ｖccを印加し、書き込み時に、書
き込みする不揮発性記憶素子に接続された第２のワード
ラインに対してプログラム電圧Ｖppを印加し、書き込み
する不揮発性記憶素子を選択するため、当該不揮発性記
憶素子に接続されたソースラインに対して電圧Ｖccを印
加し、消去時に、消去する不揮発性記憶素子に接続され
たデータラインに対して書き込み時よりも充分に大きな
プログラム電圧Ｖ′ppを印加し、消去する不揮発性記憶
素子を選択するため、当該不揮発性記憶素子に接続され
たソースラインに対して電圧Ｖccを印加し、他のライン
をグランドレベルに落とすことを特徴とする不揮発性記
憶装置の駆動方法である。
発性記憶は、上記不揮発性記憶素子がマトリックス状に
配置された構成を含むものである（請求項２）。請求項
３記載の発明は、電荷を蓄積するための強誘電体ゲート
膜を有する第１の電界効果トランジスタと、第１の電界
効果トランジスタに直列接続された読み出し用の第２の
電界効果トランジスタと、第１の電界効果トランジスタ
のゲートに接続された書き込み・消去用の第３の電界効
果トランジスタとを備えた不揮発性記憶素子が、マトリ
ックス状に配置されて構成された不揮発性記憶装置の駆
動方法であって、第１の電界効果トランジスタのドレイ
ンにデータラインを接続し、第２の電界効果トランジス
タのソースにソースラインを、ゲートに第１のワードラ
インをそれぞれ接続し、第３の電界効果トランジスタの
ソースに第２のワードラインを、ゲートに上記ソースラ
インをそれぞれ接続し、読み出し時に、読み出しする不
揮発性記憶素子に接続されたソースラインに対して電流
ＳＡを供給し、読み出しする不揮発性記憶素子を選択す
るため、当該不揮発性記憶素子に接続された第１のワー
ドラインに対して電圧Ｖccを印加し、書き込み時に、書
き込みする不揮発性記憶素子に接続された第２のワード
ラインに対してプログラム電圧Ｖppを印加し、書き込み
する不揮発性記憶素子を選択するため、当該不揮発性記
憶素子に接続されたソースラインに対して電圧Ｖccを印
加し、消去時に、消去する不揮発性記憶素子に接続され
たデータラインに対して書き込み時よりも充分に大きな
プログラム電圧Ｖ′ppを印加し、消去する不揮発性記憶
素子を選択するため、当該不揮発性記憶素子に接続され
たソースラインに対して電圧Ｖccを印加し、他のライン
をグランドレベルに落とすことを特徴とする不揮発性記
憶装置の駆動方法である。
【００１３】この駆動方法によると、読み出し時には、
選択された不揮発性記憶素子の読み出し用の第２の電界
効果トランジスタがＯＮし、第１の電界効果トランジス
タが書き込みであれば、ソースラインの電圧が降下す
る。このソースラインの電圧変化を検出・増幅すること
で、選択された不揮発性記憶素子のデータが読み出され
る。あるいは、選択された不揮発性記憶素子に接続され
たデータラインに流れる電流を読み取ることでも、選択
された不揮発性記憶素子のデータを読み出せる。
選択された不揮発性記憶素子の読み出し用の第２の電界
効果トランジスタがＯＮし、第１の電界効果トランジス
タが書き込みであれば、ソースラインの電圧が降下す
る。このソースラインの電圧変化を検出・増幅すること
で、選択された不揮発性記憶素子のデータが読み出され
る。あるいは、選択された不揮発性記憶素子に接続され
たデータラインに流れる電流を読み取ることでも、選択
された不揮発性記憶素子のデータを読み出せる。
【００１４】書き込み時には、選択された不揮発性記憶
素子の書き込み・消去用の第３の電界効果トランジスタ
がＯＮし、第１の電界効果トランジスタの強誘電体ゲー
ト膜にのみ電圧Ｖ pp が印加され、選択された不揮発性記
憶素子にデータが書き込まれる。このとき、非選択の不
揮発性記憶素子の第１の電界効果トランジスタの強誘電
体ゲート膜に電圧Ｖ pp が印加されることがないため、非
選択メモリセルのデータがソフトライトされずに済み、
非選択メモリセルのデータは確実に保持される。
素子の書き込み・消去用の第３の電界効果トランジスタ
がＯＮし、第１の電界効果トランジスタの強誘電体ゲー
ト膜にのみ電圧Ｖ pp が印加され、選択された不揮発性記
憶素子にデータが書き込まれる。このとき、非選択の不
揮発性記憶素子の第１の電界効果トランジスタの強誘電
体ゲート膜に電圧Ｖ pp が印加されることがないため、非
選択メモリセルのデータがソフトライトされずに済み、
非選択メモリセルのデータは確実に保持される。
【００１５】消去時には、データラインに接続されてい
る不揮発性記憶素子の第１の電界効果トランジスタが書
き込み状態のとき、第１の電界効果トランジスタの強誘
電体ゲート膜に書き込み時よりも充分に大きいプログラ
ム電圧Ｖ′ppが印加され、データラインに接続されてい
る全てのメモリセルのデータがライン一括消去される。
る不揮発性記憶素子の第１の電界効果トランジスタが書
き込み状態のとき、第１の電界効果トランジスタの強誘
電体ゲート膜に書き込み時よりも充分に大きいプログラ
ム電圧Ｖ′ppが印加され、データラインに接続されてい
る全てのメモリセルのデータがライン一括消去される。
【００１６】このように、上記不揮発性記憶素子および
これを利用した不揮発性記憶装置、ならびに不揮発性記
憶の駆動方法によれば、ソフトライトのない、高信頼性
の非破壊読み出しが可能となる。さらなる上記目的を達
成するための本発明の不揮発性記憶素子は、上記不揮発
性記憶素子の第１の電界効果トランジスタがウェルによ
り分離され、第１の電界効果トランジスタのドレインと
半導体基板とが電気的に接続されたものである（請求項
４）。
これを利用した不揮発性記憶装置、ならびに不揮発性記
憶の駆動方法によれば、ソフトライトのない、高信頼性
の非破壊読み出しが可能となる。さらなる上記目的を達
成するための本発明の不揮発性記憶素子は、上記不揮発
性記憶素子の第１の電界効果トランジスタがウェルによ
り分離され、第１の電界効果トランジスタのドレインと
半導体基板とが電気的に接続されたものである（請求項
４）。
【００１７】そして、不揮発性記憶素子を利用した不揮
発性記憶装置は、上記不揮発性記憶素子がマトリックス
状に配置された構成を含むものである（請求項５）。請
求項６記載の発明は、電荷を蓄積するための強誘電体ゲ
ート膜を有する第１の電界効果トランジスタと、第１の
電界効果トランジスタに直列接続された読み出し用の第
２の電界効果トランジスタと、第１の電界効果トランジ
スタのゲートに接続された書き込み・消去用の第３の電
界効果トランジスタとを備え、第１の電界効果トランジ
スタがウェルにより分離され、第１の電界効果トランジ
スタのドレインと半導体基板とが電気的に接続された不
揮発性記憶素子が、マトリックス状に配置されて構成さ
れた不揮発性記憶装置の駆動方法であって、第１の電界
効果トランジスタのドレインおよびウェルにデータライ
ンを接続し、第２の電界効果トランジスタのソースにソ
ースラインを、ゲートに第１のワードラインをそれぞれ
接続し、第３の電界効果トランジスタのソースに第２の
ワードラインを、ゲートに上記ソースラインをそれぞれ
接続し、読み出し時に、読み出しする不揮発性記憶素子
に接続されたソースラインに対して電流ＳＡを供給し、
読み出しする不揮発性記憶素子を選択するため、当該不
揮発性記憶素子に接続された第１のワードラインに対し
て電圧Ｖccを印加し、書き込み時に、書き込みする不揮
発性記憶素子に接続された第２のワードラインに対して
プログラム電圧Ｖppを印加し、書き込みする不揮発性記
憶素子を選択するため、当該不揮発性記憶素子に接続さ
れたソースラインに対して電圧Ｖccを印加し、消去時
に、消去する不揮発性記憶素子に接続されたデータライ
ンに対してプログラム電圧Ｖppを印加し、消去する不揮
発性記憶素子を選択するため、当該不揮発性記憶素子に
接続されたソースラインに対して電圧Ｖccを印加し、消
去しない不揮発性記憶素子に接続された第２のワードラ
インに対してプログラム電圧Ｖppを印加することを特徴
とする不揮発性記憶装置の駆動方法である。
発性記憶装置は、上記不揮発性記憶素子がマトリックス
状に配置された構成を含むものである（請求項５）。請
求項６記載の発明は、電荷を蓄積するための強誘電体ゲ
ート膜を有する第１の電界効果トランジスタと、第１の
電界効果トランジスタに直列接続された読み出し用の第
２の電界効果トランジスタと、第１の電界効果トランジ
スタのゲートに接続された書き込み・消去用の第３の電
界効果トランジスタとを備え、第１の電界効果トランジ
スタがウェルにより分離され、第１の電界効果トランジ
スタのドレインと半導体基板とが電気的に接続された不
揮発性記憶素子が、マトリックス状に配置されて構成さ
れた不揮発性記憶装置の駆動方法であって、第１の電界
効果トランジスタのドレインおよびウェルにデータライ
ンを接続し、第２の電界効果トランジスタのソースにソ
ースラインを、ゲートに第１のワードラインをそれぞれ
接続し、第３の電界効果トランジスタのソースに第２の
ワードラインを、ゲートに上記ソースラインをそれぞれ
接続し、読み出し時に、読み出しする不揮発性記憶素子
に接続されたソースラインに対して電流ＳＡを供給し、
読み出しする不揮発性記憶素子を選択するため、当該不
揮発性記憶素子に接続された第１のワードラインに対し
て電圧Ｖccを印加し、書き込み時に、書き込みする不揮
発性記憶素子に接続された第２のワードラインに対して
プログラム電圧Ｖppを印加し、書き込みする不揮発性記
憶素子を選択するため、当該不揮発性記憶素子に接続さ
れたソースラインに対して電圧Ｖccを印加し、消去時
に、消去する不揮発性記憶素子に接続されたデータライ
ンに対してプログラム電圧Ｖppを印加し、消去する不揮
発性記憶素子を選択するため、当該不揮発性記憶素子に
接続されたソースラインに対して電圧Ｖccを印加し、消
去しない不揮発性記憶素子に接続された第２のワードラ
インに対してプログラム電圧Ｖppを印加することを特徴
とする不揮発性記憶装置の駆動方法である。
【００１８】この駆動方法において、読み出し、書き込
み時には、前述した駆動方法と同様に作用する。そし
て、消去時においては、消去する不揮発性記憶素子に接
続されたデータラインにプログラム電圧Ｖppを印加する
ことにより、選択された不揮発性記憶素子の第１の電界
効果トンジスタの基板電圧がプログラム電圧Ｖppとな
り、当該不揮発性記憶素子のデータが消去される。この
とき、消去する不揮発性記憶素子を選択するために、当
該不揮発性記憶素子に接続されたソースラインに電圧Ｖ
ccを印加して、このソースラインに接続されている全て
の不揮発性記憶素子の書き込み・消去用の第３の電界効
果トランジスタをＯＮした後、選択した不揮発性記憶素
子が接続されていない第２のワードラインにプログラム
電圧Ｖpp を印加するから、非選択の不揮発性記憶素子の
第１の電界効果トンジスタの強誘電体ゲート膜にプログ
ラム電圧Ｖppが印加されることはない。これにより、選
択された不揮発性記憶素子のデータのみが消去される。
み時には、前述した駆動方法と同様に作用する。そし
て、消去時においては、消去する不揮発性記憶素子に接
続されたデータラインにプログラム電圧Ｖppを印加する
ことにより、選択された不揮発性記憶素子の第１の電界
効果トンジスタの基板電圧がプログラム電圧Ｖppとな
り、当該不揮発性記憶素子のデータが消去される。この
とき、消去する不揮発性記憶素子を選択するために、当
該不揮発性記憶素子に接続されたソースラインに電圧Ｖ
ccを印加して、このソースラインに接続されている全て
の不揮発性記憶素子の書き込み・消去用の第３の電界効
果トランジスタをＯＮした後、選択した不揮発性記憶素
子が接続されていない第２のワードラインにプログラム
電圧Ｖpp を印加するから、非選択の不揮発性記憶素子の
第１の電界効果トンジスタの強誘電体ゲート膜にプログ
ラム電圧Ｖppが印加されることはない。これにより、選
択された不揮発性記憶素子のデータのみが消去される。
【００１９】このように、上記不揮発性記憶素子および
これを利用した不揮発性記憶装置、ならびに不揮発性記
憶の駆動方法によれば、ソフトライトなしにビット単位
でのランダムアクセスが可能となる。
これを利用した不揮発性記憶装置、ならびに不揮発性記
憶の駆動方法によれば、ソフトライトなしにビット単位
でのランダムアクセスが可能となる。
【００２０】
【実施例】以下、本発明の第１実施例を図１に基づいて
説明する。図１は本発明第１実施例に係る不揮発性記憶
装置の電気回路図である。本実施例の不揮発性記憶装置
（以下、不揮発性メモリという）は、図１の如く、複数
の不揮発性記憶素子（以下、メモリセルという）１０
Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・が、マトリックス状
に配置されてなり、メモリセル１０Ａ，１０Ｂ，１０
Ｃ，１０Ｄ・・・は、それぞれ、電荷を蓄積するための
強誘電体ゲート膜を有する第１の電界効果トランジスタ
（以下、ＭＦＳＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅ
ｃｔｒｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｅｉｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）という）１１
Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・と、ＭＦＳＦＥＴ１
１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・に直列接続された
読み出し用の第２のＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）ＦＥＴという）１２Ａ，１２Ｂ，１２Ｃ，
１２Ｄ・・・と、ＭＦＳＦＥＴ１１Ａ，１１Ｂ，１１
Ｃ，１１Ｄ・・・のゲートに接続された書き込み・消去
用の第３のＭＯＳＦＥＴ１３Ａ，１３Ｂ，１３Ｃ，１３
Ｄ・・・とから構成されている。
説明する。図１は本発明第１実施例に係る不揮発性記憶
装置の電気回路図である。本実施例の不揮発性記憶装置
（以下、不揮発性メモリという）は、図１の如く、複数
の不揮発性記憶素子（以下、メモリセルという）１０
Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・が、マトリックス状
に配置されてなり、メモリセル１０Ａ，１０Ｂ，１０
Ｃ，１０Ｄ・・・は、それぞれ、電荷を蓄積するための
強誘電体ゲート膜を有する第１の電界効果トランジスタ
（以下、ＭＦＳＦＥＴ（Ｍｅｔａｌ Ｆｅｒｒｏｅｌｅ
ｃｔｒｉｃ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｅｉｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）という）１１
Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・と、ＭＦＳＦＥＴ１
１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・に直列接続された
読み出し用の第２のＭＯＳ型電界効果トランジスタ（以
下、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ）ＦＥＴという）１２Ａ，１２Ｂ，１２Ｃ，
１２Ｄ・・・と、ＭＦＳＦＥＴ１１Ａ，１１Ｂ，１１
Ｃ，１１Ｄ・・・のゲートに接続された書き込み・消去
用の第３のＭＯＳＦＥＴ１３Ａ，１３Ｂ，１３Ｃ，１３
Ｄ・・・とから構成されている。
【００２１】ＭＦＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１
１Ｄ・・・のドレインは、データラインＤＬ１，ＤＬ２
・・・に接続されている。ＭＯＳＦＥＴ１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄ・・・のソースは、ソースラインＳ
Ｌ１，ＳＬ２・・・に、ゲートは第１のワードラインＷ
Ｌ１−１，ＷＬ１−２・・・にそれぞれ接続されてい
る。ＭＯＳＦＥＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・
・のソースは、第２のワードラインＷＬ２−１，ＷＬ２
−２・・・に接続されている。そして、ＭＯＳＴＦＴ１
３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・のゲートは、ＭＯ
ＳＦＥＴ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・とソー
スラインＳＬ１，ＳＬ２・・・との接続中間点に接続さ
れている。
１Ｄ・・・のドレインは、データラインＤＬ１，ＤＬ２
・・・に接続されている。ＭＯＳＦＥＴ１２Ａ，１２
Ｂ，１２Ｃ，１２Ｄ・・・のソースは、ソースラインＳ
Ｌ１，ＳＬ２・・・に、ゲートは第１のワードラインＷ
Ｌ１−１，ＷＬ１−２・・・にそれぞれ接続されてい
る。ＭＯＳＦＥＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・
・のソースは、第２のワードラインＷＬ２−１，ＷＬ２
−２・・・に接続されている。そして、ＭＯＳＴＦＴ１
３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・のゲートは、ＭＯ
ＳＦＥＴ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・とソー
スラインＳＬ１，ＳＬ２・・・との接続中間点に接続さ
れている。
【００２２】上記不揮発性メモリの駆動方法を図１およ
び表１を参照しつつ説明する。なお、図１のＭＦＳＦＥ
Ｔ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・、ＭＯＳＦＥ
Ｔ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・およびＭＯＳ
ＦＥＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・は、共に
Ｎチャンネルのトランジスタで、ＭＦＳＦＥＴ１１Ａ，
１１Ｂ，１１Ｃ，１１Ｄ・・・の導通状態（ＯＮ状態）
を書き込み状態「１」とする。また、説明の便宜上、メ
モリセル１０Ａを選択し、このメモリセル１０Ａのデー
タ処理を行うものとして述べる。
び表１を参照しつつ説明する。なお、図１のＭＦＳＦＥ
Ｔ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・、ＭＯＳＦＥ
Ｔ１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・およびＭＯＳ
ＦＥＴ１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・は、共に
Ｎチャンネルのトランジスタで、ＭＦＳＦＥＴ１１Ａ，
１１Ｂ，１１Ｃ，１１Ｄ・・・の導通状態（ＯＮ状態）
を書き込み状態「１」とする。また、説明の便宜上、メ
モリセル１０Ａを選択し、このメモリセル１０Ａのデー
タ処理を行うものとして述べる。
【００２３】
【表１】
【００２４】＜読み出し（ＲＥＡＤ）＞ ソースラインＳＬ１を介してソースラインＳＬ１に接続
されているメモリセルのＭＯＳＦＥＴ１２Ａ，１２Ｃの
ソースに電流ＳＡを供給し、メモリセル１０Ａを選択す
るために、第１のワードラインＷＬ１−１を介してワー
ドラインＷＬ１−１に接続されているメモリセルのＭＯ
ＳＦＥＴ１２Ａ，１２Ｂのゲートに電圧Ｖccを印加す
る。そうすると、メモリセル１０Ａの読み出し用のＭＯ
ＳＦＥＴ１２ＡがＯＮし、ＭＦＳＦＥＴ１１Ａが「１」
であれば、ソースラインＳＬ１の電圧が降下する。この
ソースラインＳＬ１の電圧変化を検出・増幅すること
で、メモリセル１０Ａのデータが読み出される。あるい
は、メモリセル１０Ａに接続されたデータ線ＤＬ１に流
れる電流を読み取ることで、メモリセル１０Ａのデータ
を読み出してもよい。
されているメモリセルのＭＯＳＦＥＴ１２Ａ，１２Ｃの
ソースに電流ＳＡを供給し、メモリセル１０Ａを選択す
るために、第１のワードラインＷＬ１−１を介してワー
ドラインＷＬ１−１に接続されているメモリセルのＭＯ
ＳＦＥＴ１２Ａ，１２Ｂのゲートに電圧Ｖccを印加す
る。そうすると、メモリセル１０Ａの読み出し用のＭＯ
ＳＦＥＴ１２ＡがＯＮし、ＭＦＳＦＥＴ１１Ａが「１」
であれば、ソースラインＳＬ１の電圧が降下する。この
ソースラインＳＬ１の電圧変化を検出・増幅すること
で、メモリセル１０Ａのデータが読み出される。あるい
は、メモリセル１０Ａに接続されたデータ線ＤＬ１に流
れる電流を読み取ることで、メモリセル１０Ａのデータ
を読み出してもよい。
【００２５】ソースラインＳＬ２に電流ＳＡを供給せ
ず、ワードラインＷＬ１−２に読出電圧Ｖccを印加しな
いので、メモリセル１０Ａ以外の非選択メモリセルのデ
ータは読み出されない。 ＜書き込み（ＷＲＩＴＥ）＞ 第２のワードラインＷＬ２−１を介してワードラインＷ
Ｌ２−１に接続されている全てのメモリセルの書き込み
・消去用のＭＯＳＦＥＴ１３Ａ，１３Ｂのドレインにプ
ログラム電圧Ｖppを印加する。そして、ワードラインＷ
Ｌ１−１は、グランドレベルとして、このワードライン
ＷＬ１−１に接続されている全てのメモリセルの読み出
し用のＭＯＳＦＥＴ１２Ａ，１２ＢをＯＦＦする。そし
て、メモリセル１０Ａを選択するために、ソースライン
ＳＬ１を介してソースラインＳＬ１に接続されている全
てのメモリセルのＭＯＳＦＥＴ１２Ａ，１２Ｃのソース
に電圧Ｖccを印加する。そうすると、メモリセル１０Ａ
の書き込み・消去用のＭＯＳＦＥＴ１３ＡがＯＮし、Ｍ
ＦＳＦＥＴ１１Ａの強誘電体ゲート膜にのみ電圧Ｖ pp が
印加され、メモリセル１０Ａにデータ「１」が書き込ま
れる。
ず、ワードラインＷＬ１−２に読出電圧Ｖccを印加しな
いので、メモリセル１０Ａ以外の非選択メモリセルのデ
ータは読み出されない。 ＜書き込み（ＷＲＩＴＥ）＞ 第２のワードラインＷＬ２−１を介してワードラインＷ
Ｌ２−１に接続されている全てのメモリセルの書き込み
・消去用のＭＯＳＦＥＴ１３Ａ，１３Ｂのドレインにプ
ログラム電圧Ｖppを印加する。そして、ワードラインＷ
Ｌ１−１は、グランドレベルとして、このワードライン
ＷＬ１−１に接続されている全てのメモリセルの読み出
し用のＭＯＳＦＥＴ１２Ａ，１２ＢをＯＦＦする。そし
て、メモリセル１０Ａを選択するために、ソースライン
ＳＬ１を介してソースラインＳＬ１に接続されている全
てのメモリセルのＭＯＳＦＥＴ１２Ａ，１２Ｃのソース
に電圧Ｖccを印加する。そうすると、メモリセル１０Ａ
の書き込み・消去用のＭＯＳＦＥＴ１３ＡがＯＮし、Ｍ
ＦＳＦＥＴ１１Ａの強誘電体ゲート膜にのみ電圧Ｖ pp が
印加され、メモリセル１０Ａにデータ「１」が書き込ま
れる。
【００２６】このとき、メモリセル１０Ａ以外の非選択
メモリセルのＭＦＳＦＥＴの強誘電体ゲート膜に電圧Ｖ
pp が印加されることがないため、非選択メモリセルのデ
ータがソフトライトされずに済み、非選択メモリセルの
データは確実に保持される。 ＜消去（ＥＲＡＳＥ）＞ データラインＤＬ１を介してデータラインＤＬ１に接続
されている全てのメモリセルのＭＦＳＦＥＴ１１Ａ，１
１Ｃのドレインに書き込み時よりも充分に大きいプログ
ラム電圧Ｖ′ppを印加し、ソースラインＳＬ１を介して
ソースラインＳＬ１に接続されている全てのメモリセル
のＭＯＳＦＥＴ１２Ａ，１２Ｃのソースに電圧Ｖccを印
加し、残りのラインをグランドレベルに落とす。そうす
ると、データラインＤＬ１に接続されているメモリセル
１０Ａ，１０ＣのＭＦＳＦＥＴが「１」のとき、ＭＦＳ
ＦＥＴの強誘電体ゲート膜に書き込み時よりも充分に大
きいプログラム電圧Ｖ′ppが印加され、データラインＤ
Ｌ１に接続されている全てのメモリセル１０Ａ，１０Ｃ
のデータがライン一括消去される。
メモリセルのＭＦＳＦＥＴの強誘電体ゲート膜に電圧Ｖ
pp が印加されることがないため、非選択メモリセルのデ
ータがソフトライトされずに済み、非選択メモリセルの
データは確実に保持される。 ＜消去（ＥＲＡＳＥ）＞ データラインＤＬ１を介してデータラインＤＬ１に接続
されている全てのメモリセルのＭＦＳＦＥＴ１１Ａ，１
１Ｃのドレインに書き込み時よりも充分に大きいプログ
ラム電圧Ｖ′ppを印加し、ソースラインＳＬ１を介して
ソースラインＳＬ１に接続されている全てのメモリセル
のＭＯＳＦＥＴ１２Ａ，１２Ｃのソースに電圧Ｖccを印
加し、残りのラインをグランドレベルに落とす。そうす
ると、データラインＤＬ１に接続されているメモリセル
１０Ａ，１０ＣのＭＦＳＦＥＴが「１」のとき、ＭＦＳ
ＦＥＴの強誘電体ゲート膜に書き込み時よりも充分に大
きいプログラム電圧Ｖ′ppが印加され、データラインＤ
Ｌ１に接続されている全てのメモリセル１０Ａ，１０Ｃ
のデータがライン一括消去される。
【００２７】このように、書き込み時において、非選択
のメモリセルのＭＦＳＦＥＴの強誘電体ゲート膜に電圧
が印加されないため、ソフトライトのない、高信頼性の
非破壊読み出しの不揮発性メモリを提供できる。次に、
本発明の第２実施例を図２に基づいて説明する。図２は
本発明第２実施例に係る不揮発性記憶装置の電気回路図
である。
のメモリセルのＭＦＳＦＥＴの強誘電体ゲート膜に電圧
が印加されないため、ソフトライトのない、高信頼性の
非破壊読み出しの不揮発性メモリを提供できる。次に、
本発明の第２実施例を図２に基づいて説明する。図２は
本発明第２実施例に係る不揮発性記憶装置の電気回路図
である。
【００２８】本実施例の不揮発性メモリは、ビット単位
でのランダムアクセスを可能にすべく、図２の如く、メ
モリセル１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・のＭＦ
ＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・が、ウ
ェル１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・により分離
され、ＭＦＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・
・・のドレインとウェルとが電気的に接続されおり、Ｍ
ＦＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・のド
レインおよびウェル１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・
・・にデータラインＤＬ１，ＤＬ２・・・が接続された
ものである。その他の構成は、第１実施例と同様であ
る。
でのランダムアクセスを可能にすべく、図２の如く、メ
モリセル１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・のＭＦ
ＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・が、ウ
ェル１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・により分離
され、ＭＦＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・
・・のドレインとウェルとが電気的に接続されおり、Ｍ
ＦＳＦＥＴ１１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・のド
レインおよびウェル１４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・
・・にデータラインＤＬ１，ＤＬ２・・・が接続された
ものである。その他の構成は、第１実施例と同様であ
る。
【００２９】上記不揮発性メモリの駆動方法を図２およ
び表２を参照しつつ説明する。なお、説明の便宜上、メ
モリセル１０Ａを選択し、このメモリセル１０Ａのデー
タ処理を行うものとして述べる。
び表２を参照しつつ説明する。なお、説明の便宜上、メ
モリセル１０Ａを選択し、このメモリセル１０Ａのデー
タ処理を行うものとして述べる。
【００３０】
【表２】
【００３１】表２から明らかなように、読み出し、書き
込みの駆動方法は第１実施例と同様であるので、読み出
し、書き込みについては説明を省略する。消去（ＥＲＡ
ＳＥ）時においては、データラインＤＬ１にプログラム
電圧Ｖppを印加することにより、メモリセル１０ＡのＭ
ＦＳＦＥＴ１１Ａの基板電圧がプログラム電圧Ｖppとな
り、メモリセル１０Ａのデータが消去される。
込みの駆動方法は第１実施例と同様であるので、読み出
し、書き込みについては説明を省略する。消去（ＥＲＡ
ＳＥ）時においては、データラインＤＬ１にプログラム
電圧Ｖppを印加することにより、メモリセル１０ＡのＭ
ＦＳＦＥＴ１１Ａの基板電圧がプログラム電圧Ｖppとな
り、メモリセル１０Ａのデータが消去される。
【００３２】このとき、メモリセル１０Ａを選択するた
めに、ソースラインＳＬ１に電圧Ｖccを印加し、ソース
ラインＳＬ１に接続されている全てのメモリセルの書き
込み・消去用のＭＯＳＦＥＴ１３Ａ，１３ＣをＯＮにす
る。そして、メモリセル１０Ａが接続されていない第２
のワードラインＷＬ２−２にプログラム電圧Ｖpp を印加
すると、ソースラインＳＬ１に接続されているメモリセ
ルのうち、メモリセル１０Ａ以外のメモリセルのＭＦＳ
ＦＥＴのゲートにプログラム電圧Ｖppが印加され、それ
らのメモリセルの強誘電体ゲート膜への印加電圧は０Ｖ
となる。これにより、メモリセル１０Ａのデータのみが
消去される。
めに、ソースラインＳＬ１に電圧Ｖccを印加し、ソース
ラインＳＬ１に接続されている全てのメモリセルの書き
込み・消去用のＭＯＳＦＥＴ１３Ａ，１３ＣをＯＮにす
る。そして、メモリセル１０Ａが接続されていない第２
のワードラインＷＬ２−２にプログラム電圧Ｖpp を印加
すると、ソースラインＳＬ１に接続されているメモリセ
ルのうち、メモリセル１０Ａ以外のメモリセルのＭＦＳ
ＦＥＴのゲートにプログラム電圧Ｖppが印加され、それ
らのメモリセルの強誘電体ゲート膜への印加電圧は０Ｖ
となる。これにより、メモリセル１０Ａのデータのみが
消去される。
【００３３】したがって、ソフトライトなしにビット単
位でのランダムアクセスが可能となる。なお、本発明は
上記実施例に限定されるものではなく、本発明の範囲内
で多くの修正および変更を加え得ることは勿論である。
位でのランダムアクセスが可能となる。なお、本発明は
上記実施例に限定されるものではなく、本発明の範囲内
で多くの修正および変更を加え得ることは勿論である。
【００３４】
【発明の効果】以上の説明から明らかな通り、本発明請
求項１ないし３の不揮発性記憶素子およびこれを利用し
た不揮発性記憶装置、ならびに不揮発性記憶の駆動方法
によると、ソフトライトのない、高信頼性の非破壊読み
出しが可能となる。また、請求項４ないし６の不揮発性
記憶素子およびこれを利用した不揮発性記憶装置、なら
びに不揮発性記憶の駆動方法によると、ソフトライトな
しにビット単位でのランダムアクセスが可能となる。
求項１ないし３の不揮発性記憶素子およびこれを利用し
た不揮発性記憶装置、ならびに不揮発性記憶の駆動方法
によると、ソフトライトのない、高信頼性の非破壊読み
出しが可能となる。また、請求項４ないし６の不揮発性
記憶素子およびこれを利用した不揮発性記憶装置、なら
びに不揮発性記憶の駆動方法によると、ソフトライトな
しにビット単位でのランダムアクセスが可能となる。
【図１】本発明第１実施例に係る不揮発性記憶装置の電
気回路図である。
気回路図である。
【図２】本発明第２実施例に係る不揮発性記憶装置の電
気回路図である。
気回路図である。
【図３】従来の強誘電体キャパシタを用いた不揮発性記
憶素子の電気回路図である。
憶素子の電気回路図である。
【図４】強誘電体ゲート膜を有する電界効果トランジス
タの断面図である。
タの断面図である。
【図５】強誘電体のＰ−Ｅヒステリシス特性を示す図で
ある。
ある。
【図６】従来の強誘電体ゲート膜を有する電界効果トラ
ンジスタを用いた不揮発性記憶素子の電気回路図であ
る。
ンジスタを用いた不揮発性記憶素子の電気回路図であ
る。
【符号の説明】 １０Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・ メモリセル １１Ａ，１１Ｂ，１１Ｃ，１１Ｄ・・・ ＭＦＳＦＥＴ １２Ａ，１２Ｂ，１２Ｃ，１２Ｄ・・・ 読み出し用の
ＭＯＳＦＥＴ １３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・ 書き込み・消
去用のＭＯＳＦＥＴ １４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・ ウェル ＤＬ１，ＤＬ２・・・ データライン ＳＬ１，ＳＬ２・・・ ソースライン ＷＬ１−１，ＷＬ１−２・・・ 第１のワードライン ＷＬ２−１，ＷＬ２−２・・・ 第２のワードライン
ＭＯＳＦＥＴ １３Ａ，１３Ｂ，１３Ｃ，１３Ｄ・・・ 書き込み・消
去用のＭＯＳＦＥＴ １４Ａ，１４Ｂ，１４Ｃ，１４Ｄ・・・ ウェル ＤＬ１，ＤＬ２・・・ データライン ＳＬ１，ＳＬ２・・・ ソースライン ＷＬ１−１，ＷＬ１−２・・・ 第１のワードライン ＷＬ２−１，ＷＬ２−２・・・ 第２のワードライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (6)
- 【請求項１】複数個の不揮発性記憶素子をマトリックス
状に配置して構成される不揮発性記憶装置のための上記
不揮発性記憶素子であって、 電荷を蓄積するための強誘電体ゲート膜を有する第１の
電界効果トランジスタを１つのみ備え、さらに第１の電
界効果トランジスタに直列接続された読み出し用の第２
の電界効果トランジスタと、 第１の電界効果トランジスタのゲートに接続された書き
込み・消去用の第３の電界効果トランジスタとを備えた
ことを特徴とする不揮発性記憶素子。 - 【請求項２】請求項１記載の不揮発性記憶素子が、マト
リックス状に配置された構成を含むことを特徴とする不
揮発性記憶装置。 - 【請求項３】電荷を蓄積するための強誘電体ゲート膜を
有する第１の電界効果トランジスタと、第１の電界効果
トランジスタに直列接続された読み出し用の第２の電界
効果トランジスタと、第１の電界効果トランジスタのゲ
ートに接続された書き込み・消去用の第３の電界効果ト
ランジスタとを備えた不揮発性記憶素子が、マトリック
ス状に配置されて構成された不揮発性記憶装置の駆動方
法であって、 第１の電界効果トランジスタのドレインにデータライン
を接続し、 第２の電界効果トランジスタのソースにソースライン
を、ゲートに第１のワードラインをそれぞれ接続し、 第３の電界効果トランジスタのソースに第２のワードラ
インを、ゲートに上記ソースラインをそれぞれ接続し、 読み出し時に、読み出しする不揮発性記憶素子に接続さ
れたソースラインに対して電流ＳＡを供給し、読み出し
する不揮発性記憶素子を選択するため、当該不揮発性記
憶素子に接続された第１のワードラインに対して電圧Ｖ
ccを印加し、 書き込み時に、書き込みする不揮発性記憶素子に接続さ
れた第２のワードラインに対してプログラム電圧Ｖppを
印加し、書き込みする不揮発性記憶素子を選択するた
め、当該不揮発性記憶素子に接続されたソースラインに
対して電圧Ｖccを印加し、 消去時に、消去する不揮発性記憶素子に接続されたデー
タラインに対して書き込み時よりも充分に大きなプログ
ラム電圧Ｖ′ppを印加し、消去する不揮発性記憶素子を
選択するため、当該不揮発性記憶素子に接続されたソー
スラインに対して電圧Ｖccを印加し、他のラインをグラ
ンドレベルに落とすことを特徴とする不揮発性記憶装置
の駆動方法。 - 【請求項４】請求項１記載の不揮発性記憶素子におい
て、第１の電界効果トランジスタがウェルにより分離さ
れ、第１の電界効果トランジスタのドレインと半導体基
板とが電気的に接続されたことを特徴とする不揮発性記
憶素子。 - 【請求項５】請求項４記載の不揮発性記憶素子が、マト
リックス状に配置された構成を含むことを特徴とする不
揮発性記憶装置。 - 【請求項６】電荷を蓄積するための強誘電体ゲート膜を
有する第１の電界効果トランジスタと、第１の電界効果
トランジスタに直列接続された読み出し用の第２の電界
効果トランジスタと、第１の電界効果トランジスタのゲ
ートに接続された書き込み・消去用の第３の電界効果ト
ランジスタとを備え、第１の電界効果トランジスタがウ
ェルにより分離され、第１の電界効果トランジスタのド
レインと半導体基板とが電気的に接続された不揮発性記
憶素子が、マトリックス状に配置されて構成された不揮
発性記憶装置の駆動方法であって、 第１の電界効果トランジスタのドレインおよびウェルに
データラインを接続し、 第２の電界効果トランジスタのソースにソースライン
を、ゲートに第１のワードラインをそれぞれ接続し、 第３の電界効果トランジスタのソースに第２のワードラ
インを、ゲートに上記ソースラインをそれぞれ接続し、 読み出し時に、読み出しする不揮発性記憶素子に接続さ
れたソースラインに対して電流ＳＡを供給し、読み出し
する不揮発性記憶素子を選択するため、当該不揮発性記
憶素子に接続された第１のワードラインに対して電圧Ｖ
ccを印加し、 書き込み時に、書き込みする不揮発性記憶素子に接続さ
れた第２のワードラインに対してプログラム電圧Ｖppを
印加し、書き込みする不揮発性記憶素子を選択するた
め、当該不揮発性記憶素子に接続されたソースラインに
対して電圧Ｖccを印加し、 消去時に、消去する不揮発性記憶素子に接続されたデー
タラインに対してプログラム電圧Ｖppを印加し、消去す
る不揮発性記憶素子を選択するため、当該不揮発性記憶
素子に接続されたソースラインに対して電圧Ｖccを印加
し、消去しない不揮発性記憶素子に接続された第２のワ
ードラインに対してプログラム電圧Ｖppを印加すること
を特徴とする不揮発性記憶装置の駆動方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217892A JP3176114B2 (ja) | 1992-01-27 | 1992-01-27 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 |
| US08/005,070 US5345414A (en) | 1992-01-27 | 1993-01-15 | Semiconductor memory device having ferroelectric film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217892A JP3176114B2 (ja) | 1992-01-27 | 1992-01-27 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05205487A JPH05205487A (ja) | 1993-08-13 |
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Family
ID=11798176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217892A Expired - Fee Related JP3176114B2 (ja) | 1992-01-27 | 1992-01-27 | 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶装置の駆動方法 |
Country Status (1)
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|---|---|
| JP (1) | JP3176114B2 (ja) |
Families Citing this family (6)
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-
1992
- 1992-01-27 JP JP1217892A patent/JP3176114B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH05205487A (ja) | 1993-08-13 |
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