JP3532747B2 - 強誘電体記憶装置、フラッシュメモリ、および不揮発性ランダムアクセスメモリ - Google Patents
強誘電体記憶装置、フラッシュメモリ、および不揮発性ランダムアクセスメモリInfo
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、特に強誘電体記憶装置およびその駆動方法に関す
る。強誘電体記憶装置は情報をＰＺＴ（ＰｂＺｎＴｉＯ
3 ）等の強誘電体材料の分極として記憶するＭＩＳＦＥ
Ｔ構成の半導体記憶装置であり、フラッシュメモリと同
様な、高速で不揮発性の情報記憶を特徴とする。強誘電
体記憶装置では、情報の書き込みに１０〜２０Ｖの高い
電圧を必要とするフラッシュメモリと異なり、３．３Ｖ
あるいは５Ｖ程度の通常の電源電圧で情報の書き込みが
可能である。特にＭＦＳ−ＦＥＴ構成の強誘電体記憶装
置は、各々のメモリセルが単一のＭＩＳＦＥＴを含む簡
単な構成を有しており、高い集積密度を有する高速大容
量不揮発性記憶装置に好適である。
関し、特に強誘電体記憶装置およびその駆動方法に関す
る。強誘電体記憶装置は情報をＰＺＴ（ＰｂＺｎＴｉＯ
3 ）等の強誘電体材料の分極として記憶するＭＩＳＦＥ
Ｔ構成の半導体記憶装置であり、フラッシュメモリと同
様な、高速で不揮発性の情報記憶を特徴とする。強誘電
体記憶装置では、情報の書き込みに１０〜２０Ｖの高い
電圧を必要とするフラッシュメモリと異なり、３．３Ｖ
あるいは５Ｖ程度の通常の電源電圧で情報の書き込みが
可能である。特にＭＦＳ−ＦＥＴ構成の強誘電体記憶装
置は、各々のメモリセルが単一のＭＩＳＦＥＴを含む簡
単な構成を有しており、高い集積密度を有する高速大容
量不揮発性記憶装置に好適である。
【０００２】
【従来の技術】本発明の発明者は、先に特開平９−８２
９０５号公報において、新規な強誘電体メモリセルトラ
ンジスタを提案した。図８は、上記提案になる強誘電体
メモリセルトランジスタ２０の構成を示す。図８を参照
するに、強誘電体メモリセルトランジスタ２０はＳｉ基
板２１上に形成され、前記Ｓｉ基板２１上に形成された
ｐ型ウェル２２上と、前記ウェル２２上に形成され、Ｍ
ＦＳ−ＦＥＴの拡散領域および拡散領域にそれぞれ対応
するｎ+ 型の拡散領域２２Ａおよび２２Ｂと、前記ｐ型
ウェル２２中において、前記拡散領域２２Ａと２２Ｂと
の間に画成されたチャネル領域２２Ｃとを含む。
９０５号公報において、新規な強誘電体メモリセルトラ
ンジスタを提案した。図８は、上記提案になる強誘電体
メモリセルトランジスタ２０の構成を示す。図８を参照
するに、強誘電体メモリセルトランジスタ２０はＳｉ基
板２１上に形成され、前記Ｓｉ基板２１上に形成された
ｐ型ウェル２２上と、前記ウェル２２上に形成され、Ｍ
ＦＳ−ＦＥＴの拡散領域および拡散領域にそれぞれ対応
するｎ+ 型の拡散領域２２Ａおよび２２Ｂと、前記ｐ型
ウェル２２中において、前記拡散領域２２Ａと２２Ｂと
の間に画成されたチャネル領域２２Ｃとを含む。
【０００３】さらに、前記チャネル領域２２Ｃ上には拡
散障壁として作用するＳｉＯ2 膜２３Ａを介して、Ｐｔ
等よりなるフローティング電極２３Ｂが形成されてお
り、前記フローティング電極２３Ｂ上にはＰＺＴ等の強
誘電体膜２３Ｃが形成される。さらに前記強誘電体膜２
３Ｃ上にはポリシリコン等のゲート電極２４Ｄが形成さ
れる。すなわち、図８の構成は、ＰＺＴ膜を含むＭＦＳ
−ＦＥＴを形成する。
散障壁として作用するＳｉＯ2 膜２３Ａを介して、Ｐｔ
等よりなるフローティング電極２３Ｂが形成されてお
り、前記フローティング電極２３Ｂ上にはＰＺＴ等の強
誘電体膜２３Ｃが形成される。さらに前記強誘電体膜２
３Ｃ上にはポリシリコン等のゲート電極２４Ｄが形成さ
れる。すなわち、図８の構成は、ＰＺＴ膜を含むＭＦＳ
−ＦＥＴを形成する。
【０００４】さらに、前記ゲート電極２４Ｄにはワード
線ＷＬが、また前記拡散領域２２Ａにはビット線ＢＬが
接続されるが、上記従来例では、前記ビット線ＢＬは、
同時にウェル２２自体にも接続されている。さらに、図
８の例では、前記拡散領域２２Ｂ中にｐ型拡散領域２２
Ｄが形成され、その結果拡散領域２２Ｂはダイオードの
一部を形成する。
線ＷＬが、また前記拡散領域２２Ａにはビット線ＢＬが
接続されるが、上記従来例では、前記ビット線ＢＬは、
同時にウェル２２自体にも接続されている。さらに、図
８の例では、前記拡散領域２２Ｂ中にｐ型拡散領域２２
Ｄが形成され、その結果拡散領域２２Ｂはダイオードの
一部を形成する。
【０００５】図９は、図８の強誘電体メモリセルトラン
ジスタ２０を使った強誘電体記憶装置の構成を示す回路
図である。図９を参照するに、行選択トランジスタＲｏ
ｗを介して選択されるワード線ＷＬ0 は図８のゲート電
極２３Ｄに対応するゲート電極に接続されると同時に、
図８のｐ型拡散領域２２Ｄにより形成されるダイオード
を介して前記拡散領域２２Ｂに接続される。さらに、ビ
ット線ＢＬ0 が、図８の拡散領域２２Ａに接続され、ま
た、ビット線ＢＬ0 は列選択トランジスタＣｏｌを介し
てセンスアンプＳ／Ａに接続される。ワード線ＷＬ1 お
よびビット線ＢＬ1 にも同様なメモリセルトランジスタ
が接続される。
ジスタ２０を使った強誘電体記憶装置の構成を示す回路
図である。図９を参照するに、行選択トランジスタＲｏ
ｗを介して選択されるワード線ＷＬ0 は図８のゲート電
極２３Ｄに対応するゲート電極に接続されると同時に、
図８のｐ型拡散領域２２Ｄにより形成されるダイオード
を介して前記拡散領域２２Ｂに接続される。さらに、ビ
ット線ＢＬ0 が、図８の拡散領域２２Ａに接続され、ま
た、ビット線ＢＬ0 は列選択トランジスタＣｏｌを介し
てセンスアンプＳ／Ａに接続される。ワード線ＷＬ1 お
よびビット線ＢＬ1 にも同様なメモリセルトランジスタ
が接続される。
【０００６】図９の構成において、メモリセルトランジ
スタ２０への書き込み動作時には、行選択トランジスタ
Ｒｏｗおよび列選択トランジスタＣｏｌによりワード線
ＷＬ 0 およびビット線ＢＬ0 が選択され、図８の構造に
おいてゲート電極２３Ｄとｐ型ウェル２２との間に書き
込み電圧が、それぞれワード線ＷＬ0 およびビット線Ｂ
Ｌ0 を介して印加され、誘電体膜２３Ｂに情報が分極の
形で書き込まれる。
スタ２０への書き込み動作時には、行選択トランジスタ
Ｒｏｗおよび列選択トランジスタＣｏｌによりワード線
ＷＬ 0 およびビット線ＢＬ0 が選択され、図８の構造に
おいてゲート電極２３Ｄとｐ型ウェル２２との間に書き
込み電圧が、それぞれワード線ＷＬ0 およびビット線Ｂ
Ｌ0 を介して印加され、誘電体膜２３Ｂに情報が分極の
形で書き込まれる。
【０００７】一方、読み出し動作時には、前記行選択ト
ランジスタＲｏｗによりワード線ＷＬ0 が選択され、前
記ゲート電極２３Ｄに読み出し電圧が印加される。同時
に、前記読み出し電圧は、前記メモリセルトランジスタ
２０の拡散領域２２Ｂにも、前記拡散領域２２Ｂおよび
２２Ｄにより形成されるダイオードを介して印加され、
前記列選択トランジスタＣｏｌにより選択されたビット
線ＢＬ0 に現れる電圧が、前記ビット線ＢＬ0 に協働す
るセンスアンプＳ／Ａにより検出される。
ランジスタＲｏｗによりワード線ＷＬ0 が選択され、前
記ゲート電極２３Ｄに読み出し電圧が印加される。同時
に、前記読み出し電圧は、前記メモリセルトランジスタ
２０の拡散領域２２Ｂにも、前記拡散領域２２Ｂおよび
２２Ｄにより形成されるダイオードを介して印加され、
前記列選択トランジスタＣｏｌにより選択されたビット
線ＢＬ0 に現れる電圧が、前記ビット線ＢＬ0 に協働す
るセンスアンプＳ／Ａにより検出される。
【０００８】
【発明が解決しようとする課題】一方、図８の構成のメ
モリセルトランジスタ２０では、ビット線ＢＬをｐ型ウ
ェル２２に接続する必要があるため、拡散領域２２Ａに
隣接して、前記ｐ型ウェル２２を露出するコンタクトホ
ールを、前記メモリセルトランジスタ２０を覆う絶縁膜
（図示せず）中に形成する必要があるが、かかる余計な
コンタクトホールはメモリセルトランジスタの面積を増
大させ、ひいては強誘電体記憶集積回路装置の集積密度
を低下させる。また、これに伴い、図８の構成のメモリ
セルトランジスタ２０では、前記ウェル２２を形成して
素子分離を行う必要がある。
モリセルトランジスタ２０では、ビット線ＢＬをｐ型ウ
ェル２２に接続する必要があるため、拡散領域２２Ａに
隣接して、前記ｐ型ウェル２２を露出するコンタクトホ
ールを、前記メモリセルトランジスタ２０を覆う絶縁膜
（図示せず）中に形成する必要があるが、かかる余計な
コンタクトホールはメモリセルトランジスタの面積を増
大させ、ひいては強誘電体記憶集積回路装置の集積密度
を低下させる。また、これに伴い、図８の構成のメモリ
セルトランジスタ２０では、前記ウェル２２を形成して
素子分離を行う必要がある。
【０００９】そこで、本発明は上記の課題を解決した新
規で有用な強誘電体記憶装置およびその新規な駆動方法
を提供することを概括的課題とする。本発明のより具体
的な課題は、情報の書き込みおよび読み出しが確実に実
行できる、簡単な構成の強誘電体記憶装置およびその駆
動方法を提供することにある。
規で有用な強誘電体記憶装置およびその新規な駆動方法
を提供することを概括的課題とする。本発明のより具体
的な課題は、情報の書き込みおよび読み出しが確実に実
行できる、簡単な構成の強誘電体記憶装置およびその駆
動方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明は、上記の課題
を、請求項１に記載したように、第１の導電型を有する
基板と、前記基板上に形成されたチャネル領域と、前記
基板中、前記チャネル領域の一の側に形成され、第２の
導電型を有する第１の拡散領域と、前記基板中、前記チ
ャネル領域の他の側に形成され、前記第２の導電型を有
する第２の拡散領域と、前記基板上に前記チャネル領域
に対応して形成された強誘電体膜と、前記強誘電体膜上
に形成されたゲート電極とよりなるメモリセルトランジ
スタを含む強誘電体記憶装置において、前記チャネル領
域は前記第２の導電型を有し、さらに、前記ゲート電極
に接続されたワード線と、前記第１の拡散領域に接続さ
れたビット線と、前記第２の拡散領域に接続された駆動
線とを備え、前記ビット線には、ビット線選択スイッチ
を介してセンスアンプが接続されており、前記ワード線
には、アドレスデータの遷移に応答して出力されるリセ
ットパルスにより導通するリセットトランジスタが接続
されていることを特徴とする強誘電体記憶装置により、
または請求項２に記載したように、第１の導電型を有す
る基板と、前記基板上に形成されたチャネル領域と、前
記基板中、前記チャネル領域の一の側に形成され、第２
の導電型を有する第１の拡散領域と、前記基板中、前記
チャネル領域の他の側に形成され、前記第２の導電型を
有する第２の拡散領域と、前記基板上に前記チャネル領
域に対応して形成された強誘電体膜と、前記強誘電体膜
上に形成されたゲート電極とよりなるメモリセルトラン
ジスタを含む強誘電体記憶装置において、前記チャネル
領域は前記第２の導電型を有し、さらに、前記ゲート電
極に接続されたワード線と、前記第１の拡散領域に接続
されたビット線と、前記第２の拡散領域に接続された駆
動線とを備え、前記ワード線には、ワード線電圧を基準
電圧と比較して前記メモリセルトランジスタの強誘電体
膜中に蓄積されている情報を判定する判定回路が設けら
れていることを特徴とする強誘電体記憶装置により、ま
たは請求項３に記載したように、前記メモリセルトラン
ジスタは、さらに、前記強誘電体膜と前記基板との間
に、ＳｉＯ 2 膜とフローティングゲートとを有すること
を特徴とする請求項１または２記載の強誘電体記憶装置
により、または請求項４に記載したように、前記第１お
よび第２の拡散領域および前記チャネル領域は、前記基
板中に形成された第１の導電型のウェル中に形成されて
いることを特徴とする請求項１または２記載の強誘電体
記憶装置により、または請求項５に記載したように、前
記第２の拡散領域中には、さらに第１の導電型の第３の
拡散領域が形成されており、前記駆動線は、前記第３の
拡散領域と前記ワード線とを接続することを特徴とする
請求項１または２記載の強誘電体記憶装置により、また
は請求項６に記載したように、前記ワード線およびビッ
ト線は、いずれも複数設けられ、前記メモリセルトラン
ジスタ は、前記複数のワード線およびビット線の組み合
わせの各々について設けられていることを特徴とする請
求項１または２記載の強誘電体記憶装置により、または
請求項７に記載したように、第１の導電型を有する基板
と、前記基板上に形成されたチャネル領域と、前記基板
中、前記チャネル領域の一の側に形成され、第２の導電
型を有する第１の拡散領域と、前記基板中、前記チャネ
ル領域の他の側に形成され、前記第２の導電型を有する
第２の拡散領域と、前記基板上に前記チャネル領域に対
応して形成された強誘電体膜と、前記強誘電体膜上に形
成されたゲート電極とよりなり、前記チャネル領域が前
記第２の導電型を有するメモリセルトランジスタと、前
記ゲート電極に接続された第１のワード線と、前記第１
の拡散領域に接続された電源線と、前記第２の拡散領域
とビット線との間に接続された選択トランジスタと、前
記選択トランジスタのゲート電極に接続された第２のワ
ード線と、前記ビット線に接続されたラッチ回路と、前
記ラッチ回路で保持されたデータを前記ビット線に戻す
転送回路とを含むことを特徴とする不揮発性ランダムア
クセスメモリにより、解決する。
を、請求項１に記載したように、第１の導電型を有する
基板と、前記基板上に形成されたチャネル領域と、前記
基板中、前記チャネル領域の一の側に形成され、第２の
導電型を有する第１の拡散領域と、前記基板中、前記チ
ャネル領域の他の側に形成され、前記第２の導電型を有
する第２の拡散領域と、前記基板上に前記チャネル領域
に対応して形成された強誘電体膜と、前記強誘電体膜上
に形成されたゲート電極とよりなるメモリセルトランジ
スタを含む強誘電体記憶装置において、前記チャネル領
域は前記第２の導電型を有し、さらに、前記ゲート電極
に接続されたワード線と、前記第１の拡散領域に接続さ
れたビット線と、前記第２の拡散領域に接続された駆動
線とを備え、前記ビット線には、ビット線選択スイッチ
を介してセンスアンプが接続されており、前記ワード線
には、アドレスデータの遷移に応答して出力されるリセ
ットパルスにより導通するリセットトランジスタが接続
されていることを特徴とする強誘電体記憶装置により、
または請求項２に記載したように、第１の導電型を有す
る基板と、前記基板上に形成されたチャネル領域と、前
記基板中、前記チャネル領域の一の側に形成され、第２
の導電型を有する第１の拡散領域と、前記基板中、前記
チャネル領域の他の側に形成され、前記第２の導電型を
有する第２の拡散領域と、前記基板上に前記チャネル領
域に対応して形成された強誘電体膜と、前記強誘電体膜
上に形成されたゲート電極とよりなるメモリセルトラン
ジスタを含む強誘電体記憶装置において、前記チャネル
領域は前記第２の導電型を有し、さらに、前記ゲート電
極に接続されたワード線と、前記第１の拡散領域に接続
されたビット線と、前記第２の拡散領域に接続された駆
動線とを備え、前記ワード線には、ワード線電圧を基準
電圧と比較して前記メモリセルトランジスタの強誘電体
膜中に蓄積されている情報を判定する判定回路が設けら
れていることを特徴とする強誘電体記憶装置により、ま
たは請求項３に記載したように、前記メモリセルトラン
ジスタは、さらに、前記強誘電体膜と前記基板との間
に、ＳｉＯ 2 膜とフローティングゲートとを有すること
を特徴とする請求項１または２記載の強誘電体記憶装置
により、または請求項４に記載したように、前記第１お
よび第２の拡散領域および前記チャネル領域は、前記基
板中に形成された第１の導電型のウェル中に形成されて
いることを特徴とする請求項１または２記載の強誘電体
記憶装置により、または請求項５に記載したように、前
記第２の拡散領域中には、さらに第１の導電型の第３の
拡散領域が形成されており、前記駆動線は、前記第３の
拡散領域と前記ワード線とを接続することを特徴とする
請求項１または２記載の強誘電体記憶装置により、また
は請求項６に記載したように、前記ワード線およびビッ
ト線は、いずれも複数設けられ、前記メモリセルトラン
ジスタ は、前記複数のワード線およびビット線の組み合
わせの各々について設けられていることを特徴とする請
求項１または２記載の強誘電体記憶装置により、または
請求項７に記載したように、第１の導電型を有する基板
と、前記基板上に形成されたチャネル領域と、前記基板
中、前記チャネル領域の一の側に形成され、第２の導電
型を有する第１の拡散領域と、前記基板中、前記チャネ
ル領域の他の側に形成され、前記第２の導電型を有する
第２の拡散領域と、前記基板上に前記チャネル領域に対
応して形成された強誘電体膜と、前記強誘電体膜上に形
成されたゲート電極とよりなり、前記チャネル領域が前
記第２の導電型を有するメモリセルトランジスタと、前
記ゲート電極に接続された第１のワード線と、前記第１
の拡散領域に接続された電源線と、前記第２の拡散領域
とビット線との間に接続された選択トランジスタと、前
記選択トランジスタのゲート電極に接続された第２のワ
ード線と、前記ビット線に接続されたラッチ回路と、前
記ラッチ回路で保持されたデータを前記ビット線に戻す
転送回路とを含むことを特徴とする不揮発性ランダムア
クセスメモリにより、解決する。
【００１１】図１は、上記本発明による強誘電体メモリ
セルトランジスタ３０の原理を説明する図である。図１
を参照するに、Ｓｉ等の半導体基板３２は第１の導電
型、例えばｐ型を有し、前記基板３２中にはチャネル領
域３２Ｃの両側に第２の導電型、例えばｎ型の高濃度拡
散領域３２Ａおよび３２Ｂが形成されている。さらに、
前記基板３２のチャネル領域３２Ｃ上にはＳｉＯ2 等よ
りなる絶縁膜３３Ａと、Ｐｔ等よりなるフローティング
ゲート電極３３Ｂと、ＰＺＴ等よりなる強誘電体膜３３
Ｃと、ＷＳｉあるいはポリシリコン等よりなるゲート電
極３３Ｄとが順次形成されている。また、前記強誘電体
膜３３Ｃとポリシリコンゲート電極３３Ｄとの間には、
Ｔｉ等のバリアメタル層（図示せず）が形成されてい
る。
セルトランジスタ３０の原理を説明する図である。図１
を参照するに、Ｓｉ等の半導体基板３２は第１の導電
型、例えばｐ型を有し、前記基板３２中にはチャネル領
域３２Ｃの両側に第２の導電型、例えばｎ型の高濃度拡
散領域３２Ａおよび３２Ｂが形成されている。さらに、
前記基板３２のチャネル領域３２Ｃ上にはＳｉＯ2 等よ
りなる絶縁膜３３Ａと、Ｐｔ等よりなるフローティング
ゲート電極３３Ｂと、ＰＺＴ等よりなる強誘電体膜３３
Ｃと、ＷＳｉあるいはポリシリコン等よりなるゲート電
極３３Ｄとが順次形成されている。また、前記強誘電体
膜３３Ｃとポリシリコンゲート電極３３Ｄとの間には、
Ｔｉ等のバリアメタル層（図示せず）が形成されてい
る。
【００１２】さらに、図１のメモリセルトランジスタ３
０のチャネル領域３２Ｃは前記拡散領域３２Ａあるいは
３２Ｂと同じ第２の導電型にドープされており、このた
めトランジスタ３０は、常にチャネル領域３２Ｃに電流
が流れるノーマリオン型（デプレションモード）のＭＯ
Ｓトランジスタとして動作する。さらに、図１のトラン
ジスタ３０では、前記拡散領域３２Ａにビット線ＢＬ
が、ゲート電極３３Ｄにワード線ＷＬが、さらに拡散領
域３２Ｂに駆動線Ｄが接続される。
０のチャネル領域３２Ｃは前記拡散領域３２Ａあるいは
３２Ｂと同じ第２の導電型にドープされており、このた
めトランジスタ３０は、常にチャネル領域３２Ｃに電流
が流れるノーマリオン型（デプレションモード）のＭＯ
Ｓトランジスタとして動作する。さらに、図１のトラン
ジスタ３０では、前記拡散領域３２Ａにビット線ＢＬ
が、ゲート電極３３Ｄにワード線ＷＬが、さらに拡散領
域３２Ｂに駆動線Ｄが接続される。
【００１３】図２（Ａ）は、前記強誘電体膜３３Ｃの分
極特性を示す。図２（Ａ）を参照するに、前記強誘電体
膜３３Ｃは、印加電界Ｅに対してヒステリシスを示す自
発分極を有し、このため所定の読み出し電界Ｅ1 を印加
した場合の分極を検出することにより、メモリセルトラ
ンジスタ３０中に蓄積されている２値情報の値が検出さ
れる。また、強誘電体膜３３Ｃへの情報”１”の書き込
みは、前記読み出し電界Ｅ1 の絶対値より大きな値を有
する正の電界Ｅ2 を印加することにより、また情報”
０”の書き込みは、同じく大きな絶対値を有する負の電
界Ｅ3 を印加することによりなされる。
極特性を示す。図２（Ａ）を参照するに、前記強誘電体
膜３３Ｃは、印加電界Ｅに対してヒステリシスを示す自
発分極を有し、このため所定の読み出し電界Ｅ1 を印加
した場合の分極を検出することにより、メモリセルトラ
ンジスタ３０中に蓄積されている２値情報の値が検出さ
れる。また、強誘電体膜３３Ｃへの情報”１”の書き込
みは、前記読み出し電界Ｅ1 の絶対値より大きな値を有
する正の電界Ｅ2 を印加することにより、また情報”
０”の書き込みは、同じく大きな絶対値を有する負の電
界Ｅ3 を印加することによりなされる。
【００１４】図１の構造のメモリセルトランジスタ３０
では、前記情報”１”を書き込むに当たり、前記ワード
線ＷＬに図２（Ｂ）に示すように電源電圧程度の正電圧
Ｖ2を印加し、また前記ビット線ＢＬおよび駆動線Ｄを
接地する。これにより、前記正電界Ｅ2 に強誘電体膜３
３Ｂが印加される。この場合、ビット線ＢＬが接続され
た拡散領域３２Ａは駆動線Ｄを接続された拡散領域３２
Ｂにチャネル領域３２Ｃを介して導通しているため、前
記チャネル領域３２Ｃとゲート電極３３Ｄとの間に電界
が発生し、この電界が前記強誘電体膜３３Ｂに前記書き
込み電界Ｅ2 として印加される。また、逆に情報”０”
を書き込む場合には、前記ワード線ＷＬを接地し、前記
駆動線Ｄおよびビット線ＢＬに電源電圧程度の正電圧を
印加すればよい。
では、前記情報”１”を書き込むに当たり、前記ワード
線ＷＬに図２（Ｂ）に示すように電源電圧程度の正電圧
Ｖ2を印加し、また前記ビット線ＢＬおよび駆動線Ｄを
接地する。これにより、前記正電界Ｅ2 に強誘電体膜３
３Ｂが印加される。この場合、ビット線ＢＬが接続され
た拡散領域３２Ａは駆動線Ｄを接続された拡散領域３２
Ｂにチャネル領域３２Ｃを介して導通しているため、前
記チャネル領域３２Ｃとゲート電極３３Ｄとの間に電界
が発生し、この電界が前記強誘電体膜３３Ｂに前記書き
込み電界Ｅ2 として印加される。また、逆に情報”０”
を書き込む場合には、前記ワード線ＷＬを接地し、前記
駆動線Ｄおよびビット線ＢＬに電源電圧程度の正電圧を
印加すればよい。
【００１５】また、メモリセルトランジスタ３０中に蓄
積された情報を読み取る場合には、同じく図２（Ｂ）に
示すように、前記ワード線ＷＬに前記書き込み電圧より
も低い読み出し電圧Ｖ2 を印加し、前記駆動線Ｄに電源
電圧を供給して前記ビット線ＢＬ上に得られるセル電流
をセンスアンプ等により検出する。前記蓄積情報が”
０”である場合には、セル電流は小さく、一方前記蓄積
情報が”１”である場合にはセル電流は大きくなる。ト
ランジスタ３０はノーマリオン型のデプレションモード
トランジスタであるため、前記蓄積情報が”０”である
場合にもセル電流は０にはならない。また、前記メモリ
セルトランジスタ３０がｐチャネル型のデプレションモ
ードトランジスタである場合には、前記印加電圧の極性
が逆になる。
積された情報を読み取る場合には、同じく図２（Ｂ）に
示すように、前記ワード線ＷＬに前記書き込み電圧より
も低い読み出し電圧Ｖ2 を印加し、前記駆動線Ｄに電源
電圧を供給して前記ビット線ＢＬ上に得られるセル電流
をセンスアンプ等により検出する。前記蓄積情報が”
０”である場合には、セル電流は小さく、一方前記蓄積
情報が”１”である場合にはセル電流は大きくなる。ト
ランジスタ３０はノーマリオン型のデプレションモード
トランジスタであるため、前記蓄積情報が”０”である
場合にもセル電流は０にはならない。また、前記メモリ
セルトランジスタ３０がｐチャネル型のデプレションモ
ードトランジスタである場合には、前記印加電圧の極性
が逆になる。
【００１６】
【発明の実施の形態】［第１実施例］図３は本発明の第
１実施例による強誘電体メモリセルトランジスタ４０の
構成を示す。図３を参照するに、強誘電体メモリセルト
ランジスタ４０はｐ型Ｓｉ基板４２上に形成されるが、
本発明のトランジスタ４０では、前記Ｓｉ基板４２中に
はｎ型チャネル領域４２Ｃが形成される。また、前記ｎ
型チャネル領域４２Ｃの両側にはｎ+ 型の拡散領域４２
Ａおよび４２Ｂが、メモリセルトランジスタのソースあ
るいはドレイン領域として形成され、さらに前記基板４
２のチャネル領域４２Ｃ上には、ＳｉＯ2 膜４３Ａを介
してＰｔ等のフローティング電極４３Ｂが形成され、前
記フローティング電極４３Ｂ上にはＰＺＴ等の強誘電体
膜４３Ｃが形成され、さらに前記強誘電体膜４３Ｃ上に
は図示しないＴｉ等のバリアメタル層を挟んでポリシリ
コンあるいはＷＳｉ等よりなるゲート電極４３Ｄが形成
される。さらに、前記ｎ+ 型拡散領域４２Ｂ中には、ｐ
型の拡散領域４２Ｄがさらに形成される。拡散領域４２
Ｂおよび４２Ｄは、ダイオードを形成する。前記ｐ型拡
散領域４２Ｄのかわりにショットキー電極を形成するこ
とも可能である。この場合には前記拡散領域４２Ｂにシ
ョットキーダイオードが形成される。
１実施例による強誘電体メモリセルトランジスタ４０の
構成を示す。図３を参照するに、強誘電体メモリセルト
ランジスタ４０はｐ型Ｓｉ基板４２上に形成されるが、
本発明のトランジスタ４０では、前記Ｓｉ基板４２中に
はｎ型チャネル領域４２Ｃが形成される。また、前記ｎ
型チャネル領域４２Ｃの両側にはｎ+ 型の拡散領域４２
Ａおよび４２Ｂが、メモリセルトランジスタのソースあ
るいはドレイン領域として形成され、さらに前記基板４
２のチャネル領域４２Ｃ上には、ＳｉＯ2 膜４３Ａを介
してＰｔ等のフローティング電極４３Ｂが形成され、前
記フローティング電極４３Ｂ上にはＰＺＴ等の強誘電体
膜４３Ｃが形成され、さらに前記強誘電体膜４３Ｃ上に
は図示しないＴｉ等のバリアメタル層を挟んでポリシリ
コンあるいはＷＳｉ等よりなるゲート電極４３Ｄが形成
される。さらに、前記ｎ+ 型拡散領域４２Ｂ中には、ｐ
型の拡散領域４２Ｄがさらに形成される。拡散領域４２
Ｂおよび４２Ｄは、ダイオードを形成する。前記ｐ型拡
散領域４２Ｄのかわりにショットキー電極を形成するこ
とも可能である。この場合には前記拡散領域４２Ｂにシ
ョットキーダイオードが形成される。
【００１７】さらに、前記拡散領域４２Ａにはビット線
ＢＬが、またゲート電極４３Ｄにはワード線ＷＬが接続
され、前記ワード線から分岐したラインは前記拡散領域
４２Ｄに接続される。図４は、図３のメモリセルトラン
ジスタ４０を使った強誘電体記憶装置５０の構成を示
す。
ＢＬが、またゲート電極４３Ｄにはワード線ＷＬが接続
され、前記ワード線から分岐したラインは前記拡散領域
４２Ｄに接続される。図４は、図３のメモリセルトラン
ジスタ４０を使った強誘電体記憶装置５０の構成を示
す。
【００１８】図４を参照するに、強誘電体記憶装置５０
は図１０の強誘電体記憶装置と類似した構成を有し、行
選択トランジスタＲｏｗ0 を介して選択されるワード線
ＷＬ 0 がゲート電極４３Ｄに接続されると同時に、ｐ型
拡散領域４２Ｄにより形成されるダイオードを介して前
記拡散領域４２Ｂにも接続される。さらに、ビット線Ｂ
Ｌ0 が拡散領域４２Ａに接続されす。ビット線ＢＬ0 は
列選択トランジスタＣｏｌ0 を介して前記ビット線ＢＬ
0 中を流れる電流を検出するセンスアンプＳ／Ａに接続
される。ワード線ＷＬ1 およびビット線ＢＬ1 にも同様
なメモリセルトランジスタが接続される。さらに、本実
施例では、ワード線ＷＬ0 およびＷＬ1は、リセットパ
ルスにより導通するトランジスタＴＲを介して接地され
ている。
は図１０の強誘電体記憶装置と類似した構成を有し、行
選択トランジスタＲｏｗ0 を介して選択されるワード線
ＷＬ 0 がゲート電極４３Ｄに接続されると同時に、ｐ型
拡散領域４２Ｄにより形成されるダイオードを介して前
記拡散領域４２Ｂにも接続される。さらに、ビット線Ｂ
Ｌ0 が拡散領域４２Ａに接続されす。ビット線ＢＬ0 は
列選択トランジスタＣｏｌ0 を介して前記ビット線ＢＬ
0 中を流れる電流を検出するセンスアンプＳ／Ａに接続
される。ワード線ＷＬ1 およびビット線ＢＬ1 にも同様
なメモリセルトランジスタが接続される。さらに、本実
施例では、ワード線ＷＬ0 およびＷＬ1は、リセットパ
ルスにより導通するトランジスタＴＲを介して接地され
ている。
【００１９】図４の構成において、メモリセルトランジ
スタ４０への書き込み動作時には、行選択トランジスタ
Ｒｏｗ0 および列選択トランジスタＣｏｌ0 によりワー
ド線ＷＬ0 およびビット線ＢＬ0 が選択され、図３の構
造において、前記ゲート電極４３Ｄと、前記ｎ+ 型拡散
領域４２Ａに導通しているｎ型チャネル領域４２Ｃとの
間に、それぞれワード線ＷＬ0 およびビット線ＢＬ0 を
介して書き込み電圧が印加される。その結果、前記強誘
電体膜４３Ｂには情報が、分極の形で書き込まれる。す
なわち、図３、図４の構成では、図８、図９の構成と異
なり、情報の書き込み時にウェルの電位を制御する必要
がない。
スタ４０への書き込み動作時には、行選択トランジスタ
Ｒｏｗ0 および列選択トランジスタＣｏｌ0 によりワー
ド線ＷＬ0 およびビット線ＢＬ0 が選択され、図３の構
造において、前記ゲート電極４３Ｄと、前記ｎ+ 型拡散
領域４２Ａに導通しているｎ型チャネル領域４２Ｃとの
間に、それぞれワード線ＷＬ0 およびビット線ＢＬ0 を
介して書き込み電圧が印加される。その結果、前記強誘
電体膜４３Ｂには情報が、分極の形で書き込まれる。す
なわち、図３、図４の構成では、図８、図９の構成と異
なり、情報の書き込み時にウェルの電位を制御する必要
がない。
【００２０】一方、読み出し動作時には、前記行選択ト
ランジスタＲｏｗ0 によりワード線ＷＬ0 が選択され、
前記ゲート電極４３Ｄに読み出し電圧が印加される。同
時に、前記読み出し電圧は、前記メモリセルトランジス
タ４０の拡散領域４２Ｂにも、前記拡散領域４２Ｂおよ
び４２Ｄにより形成されるダイオードを介して印加さ
れ、前記列選択トランジスタＣｏｌ0 により選択された
ビット線ＢＬ0 を流れる電流が、前記ビット線ＢＬ0 に
協働するセンスアンプＳ／Ａ0 により検出される。ワー
ド線ＷＬ0 あるいはビット線ＢＬ0 のかわりにワード線
ＷＬ1 あるいはビット線ＢＬ1 を選択する場合にも同様
である。
ランジスタＲｏｗ0 によりワード線ＷＬ0 が選択され、
前記ゲート電極４３Ｄに読み出し電圧が印加される。同
時に、前記読み出し電圧は、前記メモリセルトランジス
タ４０の拡散領域４２Ｂにも、前記拡散領域４２Ｂおよ
び４２Ｄにより形成されるダイオードを介して印加さ
れ、前記列選択トランジスタＣｏｌ0 により選択された
ビット線ＢＬ0 を流れる電流が、前記ビット線ＢＬ0 に
協働するセンスアンプＳ／Ａ0 により検出される。ワー
ド線ＷＬ0 あるいはビット線ＢＬ0 のかわりにワード線
ＷＬ1 あるいはビット線ＢＬ1 を選択する場合にも同様
である。
【００２１】さらに、先に説明したように、前記ワード
線ＷＬ0 ，ＷＬ1 にはそれぞれリセットパルスにより導
通するリセットトランジスタＴＲが形成されているが、
これは前記ワード線ＷＬ0 ，ＷＬ1 の選択に先立って、
前記ワード線上に蓄積されている電荷を放電させるため
のものであり、前記リセットパルスはアドレスデータの
遷移の各々に対応して発生されるワンショットパルスで
ある。かかるリセットパルスは、例えば周知のＡＴＤ回
路により、アドレスが遷移する度に発生され、かかるワ
ード線の放電が完了した後で、前記列選択トランジスタ
Ｃｏｌ0 が導通される。こうすることで、ワード線ＷＬ
0 上の蓄積電荷がビット線ＢＬ0 に流れ、センスアンプ
Ｓ／Ａ0 が誤作動する問題が回避される。
線ＷＬ0 ，ＷＬ1 にはそれぞれリセットパルスにより導
通するリセットトランジスタＴＲが形成されているが、
これは前記ワード線ＷＬ0 ，ＷＬ1 の選択に先立って、
前記ワード線上に蓄積されている電荷を放電させるため
のものであり、前記リセットパルスはアドレスデータの
遷移の各々に対応して発生されるワンショットパルスで
ある。かかるリセットパルスは、例えば周知のＡＴＤ回
路により、アドレスが遷移する度に発生され、かかるワ
ード線の放電が完了した後で、前記列選択トランジスタ
Ｃｏｌ0 が導通される。こうすることで、ワード線ＷＬ
0 上の蓄積電荷がビット線ＢＬ0 に流れ、センスアンプ
Ｓ／Ａ0 が誤作動する問題が回避される。
【００２２】図５は図４の回路の一変形例による強誘電
体記憶装置６０の構成を示す。図５を参照するに、強誘
電体記憶装置６０は強誘電体記憶装置５０と類似した構
造を有するが、センスアンプＳ／Ａをビット線ＢＬ0 ，
ＢＬ1 上に形成する代わりにビット線ＢＬ0 ，ＢＬ1 を
列選択トランジスタＣｏｌを介して接地し、ビット線Ｂ
Ｌ0 ，ＢＬ1 を流れる電流を、対応するワード線Ｗ
Ｌ0 ，ＷＬ1 の電位を検出することにより検出する。
体記憶装置６０の構成を示す。図５を参照するに、強誘
電体記憶装置６０は強誘電体記憶装置５０と類似した構
造を有するが、センスアンプＳ／Ａをビット線ＢＬ0 ，
ＢＬ1 上に形成する代わりにビット線ＢＬ0 ，ＢＬ1 を
列選択トランジスタＣｏｌを介して接地し、ビット線Ｂ
Ｌ0 ，ＢＬ1 を流れる電流を、対応するワード線Ｗ
Ｌ0 ，ＷＬ1 の電位を検出することにより検出する。
【００２３】この目的のため、図５の構成では前記ワー
ド線ＷＬ0 ，ＷＬ1 に基準電圧ＶRを供給されワード線
電圧と比較を行う比較器Ｃｆがセンスアンプとして設け
られる。かかる構成では、ワード線電位が直接に比較器
により検出されるため、図４の構成で使われた、ワード
線放電用トランジスタＴＲは不要である。 ［第２実施例］本発明による強誘電体記憶装置は不揮発
性半導体記憶装置であるため、ＥＥＰＲＯＭやフラッシ
ュメモリ等を置き換えることができる。しかし、フラッ
シュメモリの場合には、情報の一括消去が特徴であり、
このような一括消去が使われている系では、本発明の強
誘電体記憶装置を使う場合にも、対応した回路構成の適
合が必要である。
ド線ＷＬ0 ，ＷＬ1 に基準電圧ＶRを供給されワード線
電圧と比較を行う比較器Ｃｆがセンスアンプとして設け
られる。かかる構成では、ワード線電位が直接に比較器
により検出されるため、図４の構成で使われた、ワード
線放電用トランジスタＴＲは不要である。 ［第２実施例］本発明による強誘電体記憶装置は不揮発
性半導体記憶装置であるため、ＥＥＰＲＯＭやフラッシ
ュメモリ等を置き換えることができる。しかし、フラッ
シュメモリの場合には、情報の一括消去が特徴であり、
このような一括消去が使われている系では、本発明の強
誘電体記憶装置を使う場合にも、対応した回路構成の適
合が必要である。
【００２４】図６は、図３の強誘電体メモリセルトラン
ジスタ４０を使って、従来のフラッシュメモリと同様に
駆動される不揮発性半導体記憶装置７０を構成した例を
示す。図６を参照するに、不揮発性半導体記憶装置７０
はビット線ＢＬ0 〜ＢＬm およびワード線ＷＬ0 〜ＷＬ
n の交点の各々に形成された複数のメモリセルを含み、
各々のメモリセルは電源線Ｖssと対応するビット線との
間に直列接続された図１に示す構成の強誘電体メモリセ
ルトランジスタＭmnと別の選択用ＭＯＳトランジスタＴ
mnとより構成されている。例えばビット線ＢＬ0 とワー
ド線ＷＬ0 に接続されたメモリセルでは、電源線Ｖssと
ビット線ＢＬ0 との間に強誘電体メモリセルトランジス
タＭ00と選択用ＭＯＳトランジスタＴ00とが直列接続さ
れている。以下の説明は、このビット線ＢＬ0 とワード
線ＷＬ0 に接続されたメモリセルについてのみ行うが、
他のメモリセルについても同様の説明が当てはまる。
ジスタ４０を使って、従来のフラッシュメモリと同様に
駆動される不揮発性半導体記憶装置７０を構成した例を
示す。図６を参照するに、不揮発性半導体記憶装置７０
はビット線ＢＬ0 〜ＢＬm およびワード線ＷＬ0 〜ＷＬ
n の交点の各々に形成された複数のメモリセルを含み、
各々のメモリセルは電源線Ｖssと対応するビット線との
間に直列接続された図１に示す構成の強誘電体メモリセ
ルトランジスタＭmnと別の選択用ＭＯＳトランジスタＴ
mnとより構成されている。例えばビット線ＢＬ0 とワー
ド線ＷＬ0 に接続されたメモリセルでは、電源線Ｖssと
ビット線ＢＬ0 との間に強誘電体メモリセルトランジス
タＭ00と選択用ＭＯＳトランジスタＴ00とが直列接続さ
れている。以下の説明は、このビット線ＢＬ0 とワード
線ＷＬ0 に接続されたメモリセルについてのみ行うが、
他のメモリセルについても同様の説明が当てはまる。
【００２５】前記選択用ＭＯＳトランジスタＴ00はワー
ド線ＷＬ0 により選択され、前記ビット線ＢＬ0 を強誘
電体メモリセルトランジスタＭ00に電気的に接続する。
また、前記強誘電体メモリセルトランジスタＭ00のゲー
ト電極３３Ｄ（図１参照）には、消去制御ラインＥＬ0
が接続されている。まず消去動作モードでは、前記消去
制御ラインＥＬ0 〜ＥＬn に電源電圧Ｖccを消去電圧と
して印加し、電源電圧Ｖssに電気的に接続されているメ
モリセルトランジスタＭ00、およびすべてのメモリセル
トランジスタＭmnのチャネル領域３２Ｃと、前記消去制
御ラインＥＬ0 を介して前記電源電圧Ｖccが供給される
ゲート電極との間に、前記強誘電体膜３３Ｃの分極を図
２（Ａ）の状態”１”に揃える消去電界を発生させる。
かかる消去電界により、すべてのメモリセルトランジス
タＭ00〜Ｍmnにおいて強誘電体膜３３Ｃの分極が状態”
１”に揃えられる。
ド線ＷＬ0 により選択され、前記ビット線ＢＬ0 を強誘
電体メモリセルトランジスタＭ00に電気的に接続する。
また、前記強誘電体メモリセルトランジスタＭ00のゲー
ト電極３３Ｄ（図１参照）には、消去制御ラインＥＬ0
が接続されている。まず消去動作モードでは、前記消去
制御ラインＥＬ0 〜ＥＬn に電源電圧Ｖccを消去電圧と
して印加し、電源電圧Ｖssに電気的に接続されているメ
モリセルトランジスタＭ00、およびすべてのメモリセル
トランジスタＭmnのチャネル領域３２Ｃと、前記消去制
御ラインＥＬ0 を介して前記電源電圧Ｖccが供給される
ゲート電極との間に、前記強誘電体膜３３Ｃの分極を図
２（Ａ）の状態”１”に揃える消去電界を発生させる。
かかる消去電界により、すべてのメモリセルトランジス
タＭ00〜Ｍmnにおいて強誘電体膜３３Ｃの分極が状態”
１”に揃えられる。
【００２６】一方、前記メモリセルトランジスタＭ00へ
の書き込み動作モードでは、消去制御ラインＥＬ0 を接
地し、ビット線ＢＬ0 に書き込みデータを設定し、この
状態でワード線ＷＬ0 を選択してトランジスタＴ00を導
通させる。その際、例えば書き込みデータが”１”であ
る場合にはビット線ＢＬ0 に０Ｖの電圧が印加され、一
方書き込みデータが”０”である場合、ビット線ＢＬ0
には電源電圧Ｖccが印加される。
の書き込み動作モードでは、消去制御ラインＥＬ0 を接
地し、ビット線ＢＬ0 に書き込みデータを設定し、この
状態でワード線ＷＬ0 を選択してトランジスタＴ00を導
通させる。その際、例えば書き込みデータが”１”であ
る場合にはビット線ＢＬ0 に０Ｖの電圧が印加され、一
方書き込みデータが”０”である場合、ビット線ＢＬ0
には電源電圧Ｖccが印加される。
【００２７】書き込みデータが”１”である場合には、
図１の強誘電体メモリセルトランジスタ３０において前
記ビット線ＢＬ0 に電気的に接続されたｎ型チャネル領
域３２Ｃとゲート電極３３Ｄとの間に電界が印加される
ことはなく、従って強誘電体膜３３Ｃの分極は、当初
の”１”の状態から反転することはない。しかし、前記
書き込みデータが”０”である場合には、前記強誘電体
膜３３Ｃには、前記ｎ型チャネル領域３２Ｃとゲート電
極３３Ｄとの間に反転した電界が形成されるため、分極
の反転が誘起される。
図１の強誘電体メモリセルトランジスタ３０において前
記ビット線ＢＬ0 に電気的に接続されたｎ型チャネル領
域３２Ｃとゲート電極３３Ｄとの間に電界が印加される
ことはなく、従って強誘電体膜３３Ｃの分極は、当初
の”１”の状態から反転することはない。しかし、前記
書き込みデータが”０”である場合には、前記強誘電体
膜３３Ｃには、前記ｎ型チャネル領域３２Ｃとゲート電
極３３Ｄとの間に反転した電界が形成されるため、分極
の反転が誘起される。
【００２８】かかる書き込み動作モードにおける強誘電
体膜３３Ｃの分極の反転には、前記トランジスタ３０の
チャネル領域３２Ｃがｎ型にドープされており、導電性
を有していることが重要である。仮りに前記チャネル領
域３２Ｃがｎ型にドープされていなかったとすると、上
記の消去動作は可能であるが、書き込み動作時に前記ゲ
ート電極３３Ｄに印加される電圧が０Ｖであるため、ト
ランジスタ３０のチャネル領域３２Ｃには反転領域は形
成されない。このため、強誘電体膜３３Ｃには反転電界
は印加されない。
体膜３３Ｃの分極の反転には、前記トランジスタ３０の
チャネル領域３２Ｃがｎ型にドープされており、導電性
を有していることが重要である。仮りに前記チャネル領
域３２Ｃがｎ型にドープされていなかったとすると、上
記の消去動作は可能であるが、書き込み動作時に前記ゲ
ート電極３３Ｄに印加される電圧が０Ｖであるため、ト
ランジスタ３０のチャネル領域３２Ｃには反転領域は形
成されない。このため、強誘電体膜３３Ｃには反転電界
は印加されない。
【００２９】前記の書き込み動作中、非選択ビットライ
ンＢＬ1 〜ＢＬm の電位は０Ｖに設定され、その結果、
選択されたワード線ＷＬ0 に接続された非選択メモリセ
ルトランジスタＭ10〜Ｍm0への書き込みはなされない。
また、読み出し動作モードでは、ワード線ＷＬ0 とビッ
ト線ＢＬ0 を選択して選択トランジスタＴ00を導通さ
せ、前記選択したビット線ＢＬ0 に１．５Ｖ程度の読み
出し電圧を印加する。その結果、前記メモリセルトラン
ジスタＭ00の強誘電体膜３３Ｃ中の分極に対応してトラ
ンジスタＭ00を流れるセル電流が変化し、これがビット
線ＢＬ0 上の電流変化として検出される。ビット線電流
の検出は、例えば図４に示したセンスアンプＳ／Ａによ
り行えばよい。読み出し動作モードでは、前記消去制御
線ＥＬ0 〜ＥＬn は接地電位に設定される。
ンＢＬ1 〜ＢＬm の電位は０Ｖに設定され、その結果、
選択されたワード線ＷＬ0 に接続された非選択メモリセ
ルトランジスタＭ10〜Ｍm0への書き込みはなされない。
また、読み出し動作モードでは、ワード線ＷＬ0 とビッ
ト線ＢＬ0 を選択して選択トランジスタＴ00を導通さ
せ、前記選択したビット線ＢＬ0 に１．５Ｖ程度の読み
出し電圧を印加する。その結果、前記メモリセルトラン
ジスタＭ00の強誘電体膜３３Ｃ中の分極に対応してトラ
ンジスタＭ00を流れるセル電流が変化し、これがビット
線ＢＬ0 上の電流変化として検出される。ビット線電流
の検出は、例えば図４に示したセンスアンプＳ／Ａによ
り行えばよい。読み出し動作モードでは、前記消去制御
線ＥＬ0 〜ＥＬn は接地電位に設定される。
【００３０】図６の構成の強誘電体記憶装置７０では、
消去制御線ＥＬ0 〜ＥＬn を使った一括消去が可能であ
ると同時に、選択トランジスタＴ00〜Ｔmnを使うことに
より、ランダムアクセスが可能になる。 ［第３実施例］図７は、本発明による強誘電体メモリセ
ル３０を使って構成した不揮発性ランダムアクセスメモ
リ８０を示す。
消去制御線ＥＬ0 〜ＥＬn を使った一括消去が可能であ
ると同時に、選択トランジスタＴ00〜Ｔmnを使うことに
より、ランダムアクセスが可能になる。 ［第３実施例］図７は、本発明による強誘電体メモリセ
ル３０を使って構成した不揮発性ランダムアクセスメモ
リ８０を示す。
【００３１】本実施例によるランダムアクセスメモリ８
０は、図４のフラッシュメモリ７０と同様な、ワード線
ＷＬ0 〜ＷＬn およびビット線ＢＬ0 〜ＢＬn の各々の
組み合わせに対応して形成された複数のメモリセルを含
むが、図７では、ワード線ＷＬn およびビット線ＢＬm
に接続されたメモリセルのみを示している。図７を参照
するに、メモリセルは電源線Ｖssとビット線ＢＬm との
間に互いに直列に接続された、図１の強誘電体メモリセ
ルトランジスタ３０と同じ構成を有するメモリセルトラ
ンジスタＭnmとワード線ＷＬn に接続された選択トラン
ジスタＴnmとよりなり、さらに前記メモリセルトランジ
スタＭnmのゲート電極３３Ｄには書き込み制御線ＷＷn
が接続される。
０は、図４のフラッシュメモリ７０と同様な、ワード線
ＷＬ0 〜ＷＬn およびビット線ＢＬ0 〜ＢＬn の各々の
組み合わせに対応して形成された複数のメモリセルを含
むが、図７では、ワード線ＷＬn およびビット線ＢＬm
に接続されたメモリセルのみを示している。図７を参照
するに、メモリセルは電源線Ｖssとビット線ＢＬm との
間に互いに直列に接続された、図１の強誘電体メモリセ
ルトランジスタ３０と同じ構成を有するメモリセルトラ
ンジスタＭnmとワード線ＷＬn に接続された選択トラン
ジスタＴnmとよりなり、さらに前記メモリセルトランジ
スタＭnmのゲート電極３３Ｄには書き込み制御線ＷＷn
が接続される。
【００３２】さらに、図７の構成では、さらに前記ビッ
ト線ＢＬm にセンスアンプＳ／Ａとデータラッチ回路Ｌ
Ａとが接続されており、前記センスアンプＳ／Ａで検出
されたデータが前記ラッチ回路ＬＡにより保持される。
さらに、前記ラッチ回路ＬＡに保持されたデータを前記
ビット線ＢＬm に戻す転送トランジスタＴＷが設けられ
ている。
ト線ＢＬm にセンスアンプＳ／Ａとデータラッチ回路Ｌ
Ａとが接続されており、前記センスアンプＳ／Ａで検出
されたデータが前記ラッチ回路ＬＡにより保持される。
さらに、前記ラッチ回路ＬＡに保持されたデータを前記
ビット線ＢＬm に戻す転送トランジスタＴＷが設けられ
ている。
【００３３】まず、通常の読み出し動作モードでは、前
記ワード線ＷＬn およびビット線ＢＬm が選択され、選
択トランジスタＴnmが導通状態に設定される。読み出し
モードでは、前記書き込み制御線ＷＷn は接地電圧レベ
ルに設定されており、前記メモリセルトランジスタＭnm
中には、前記強誘電体膜３３Ｃの分極方向に対応したセ
ル電流が流れる。かかるセル電流は、前記ビット線ＢＬ
m 中におけるビット線電流の変化を誘起し、これが前記
センスアンプＳ／Ａにより検出される。センスアンプＳ
／Ａの出力は前記ラッチ回路ＬＡに保持され、列選択ト
ランジスタＣｏｌm を介してデータバスＤＡＴＡに供給
される。
記ワード線ＷＬn およびビット線ＢＬm が選択され、選
択トランジスタＴnmが導通状態に設定される。読み出し
モードでは、前記書き込み制御線ＷＷn は接地電圧レベ
ルに設定されており、前記メモリセルトランジスタＭnm
中には、前記強誘電体膜３３Ｃの分極方向に対応したセ
ル電流が流れる。かかるセル電流は、前記ビット線ＢＬ
m 中におけるビット線電流の変化を誘起し、これが前記
センスアンプＳ／Ａにより検出される。センスアンプＳ
／Ａの出力は前記ラッチ回路ＬＡに保持され、列選択ト
ランジスタＣｏｌm を介してデータバスＤＡＴＡに供給
される。
【００３４】一方、書き込み動作では、まず前記読み出
し動作を、ワード線ＷＬn に接続されたすべてのメモリ
セルについて行い、読み出された”０”または”１”の
情報を対応するラッチ回路ＬＡに保持する。次に、前記
ワード線ＷＬn を接地して選択トランジスタＴnmを遮断
し、書き込み情報を変更したいメモリセルについて、対
応するラッチ回路ＬＡに、新しい情報を、データバスか
ら列選択トランジスタＣｏｌm を介して書き込む。
し動作を、ワード線ＷＬn に接続されたすべてのメモリ
セルについて行い、読み出された”０”または”１”の
情報を対応するラッチ回路ＬＡに保持する。次に、前記
ワード線ＷＬn を接地して選択トランジスタＴnmを遮断
し、書き込み情報を変更したいメモリセルについて、対
応するラッチ回路ＬＡに、新しい情報を、データバスか
ら列選択トランジスタＣｏｌm を介して書き込む。
【００３５】さらに、前記選択トランジスタＴnmを遮断
したまま、前記書き込み制御線ＷＷ n に電源電圧Ｖcc程
度の正電圧パルスを印加することにより、前記書き込み
制御線ＷＷn に接続されたすべてのメモリセルトランジ
スタＭmnに蓄積されている情報を消去し、書き込まれた
情報の値を”１”に揃える。さらに、前記書き込み制御
線ＷＷn を接地し、前記ワード線ＷＬn を活性化して前
記ワード線ＷＬn に接続されたすべてのメモリセルトラ
ンジスタＭnmを選択する。さらに、すべてのビット線Ｂ
Ｌm について、前記転送トランジスタＴＷを導通させ、
前記ラッチ回路ＬＡ中に保持されていたデータを、すべ
てのビット線ＢＬm について、ビット線ＢＬm から選択
トランジスタＴnmを介して対応するメモリセルトランジ
スタＭnmに書き込む。メモリセルトランジスタＭnmへの
書き込みは、図６のフラッシュメモリ７０におけるメモ
リセルトランジスタＭ00と同様にしてなされる。
したまま、前記書き込み制御線ＷＷ n に電源電圧Ｖcc程
度の正電圧パルスを印加することにより、前記書き込み
制御線ＷＷn に接続されたすべてのメモリセルトランジ
スタＭmnに蓄積されている情報を消去し、書き込まれた
情報の値を”１”に揃える。さらに、前記書き込み制御
線ＷＷn を接地し、前記ワード線ＷＬn を活性化して前
記ワード線ＷＬn に接続されたすべてのメモリセルトラ
ンジスタＭnmを選択する。さらに、すべてのビット線Ｂ
Ｌm について、前記転送トランジスタＴＷを導通させ、
前記ラッチ回路ＬＡ中に保持されていたデータを、すべ
てのビット線ＢＬm について、ビット線ＢＬm から選択
トランジスタＴnmを介して対応するメモリセルトランジ
スタＭnmに書き込む。メモリセルトランジスタＭnmへの
書き込みは、図６のフラッシュメモリ７０におけるメモ
リセルトランジスタＭ00と同様にしてなされる。
【００３６】図７の装置は、不揮発性ランダムアクセス
メモリとして動作する。以上、本発明を好ましい実施例
について説明したが、本発明はこれらの実施例に限定さ
れるものではなく、特許請求の範囲に記載した本発明の
要旨内において様々な変形・変更が可能である。
メモリとして動作する。以上、本発明を好ましい実施例
について説明したが、本発明はこれらの実施例に限定さ
れるものではなく、特許請求の範囲に記載した本発明の
要旨内において様々な変形・変更が可能である。
【００３７】
【発明の効果】請求項１〜７記載の本発明の特徴によれ
ば、ＭＯＳトランジスタのチャネル領域上に強誘電体膜
を形成した構成の強誘電体記憶装置において、前記チャ
ネル領域をその両側の拡散領域と同じ導電型にドープす
ることにより、前記拡散領域からチャネル領域を介して
前記強誘電体膜に電界を印加することが可能になり、半
導体基板あるいはウェルをバイアスする余計な電極を形
成する必要がなくなり、また半導体基板中にウェルを形
成する必要もなくなる。これに伴い、強誘電体記憶装置
の大きさを減少させることが可能になる。
ば、ＭＯＳトランジスタのチャネル領域上に強誘電体膜
を形成した構成の強誘電体記憶装置において、前記チャ
ネル領域をその両側の拡散領域と同じ導電型にドープす
ることにより、前記拡散領域からチャネル領域を介して
前記強誘電体膜に電界を印加することが可能になり、半
導体基板あるいはウェルをバイアスする余計な電極を形
成する必要がなくなり、また半導体基板中にウェルを形
成する必要もなくなる。これに伴い、強誘電体記憶装置
の大きさを減少させることが可能になる。
【図１】本発明の原理を示す図である。
【図２】（Ａ），（Ｂ）は、本発明の原理を示す別の図
である。
である。
【図３】本発明の第１実施例による不揮発性半導体記憶
装置に使われるメモリセルトランジスタの構成を示す図
である。
装置に使われるメモリセルトランジスタの構成を示す図
である。
【図４】図３のメモリセルトランジスタを使った不揮発
性半導体記憶装置の回路構成を示す図である。
性半導体記憶装置の回路構成を示す図である。
【図５】図４の不揮発性半導体記憶装置の一変形例を示
す図である。
す図である。
【図６】本発明の第２実施例によるフラッシュメモリの
回路構成を示す図である。
回路構成を示す図である。
【図７】本発明の第３実施例による不揮発性ランダムア
クセスメモリの回路構成を示す図である。
クセスメモリの回路構成を示す図である。
【図８】本発明の発明者が先に提案した別の従来のＭＦ
Ｓ−ＦＥＴ型強誘電体半導体記憶装置の構成を示す図で
ある。
Ｓ−ＦＥＴ型強誘電体半導体記憶装置の構成を示す図で
ある。
【図９】図８の強誘電体半導体記憶装置を使った不揮発
性記憶装置の構成を示す図である。
性記憶装置の構成を示す図である。
２０，３０，４０ 強誘電体メモリセルトランジスタ
２１，３１，４１ 基板
２２ ウェル
２２Ａ，２２Ｂ，２２Ｄ，３２Ａ，３２Ｂ，４２Ａ，４
２Ｂ，４２Ｄ 拡散領域 ３２Ｃ，４２Ｃ チャネル領域 ２３Ａ，３３Ａ，４３Ａ 絶縁膜 ２３Ｂ，３３Ｂ，４３Ｂ フローティングゲート電極 ２３Ｃ，３３Ｃ，４３Ｃ 強誘電体膜 ２３Ｄ，３３Ｄ，４３Ｄ ゲート電極 ５０，６０ 強誘電体記憶装置 ７０ フラッシュメモリ ８０ 不揮発性ランダムアクセスメモリ
２Ｂ，４２Ｄ 拡散領域 ３２Ｃ，４２Ｃ チャネル領域 ２３Ａ，３３Ａ，４３Ａ 絶縁膜 ２３Ｂ，３３Ｂ，４３Ｂ フローティングゲート電極 ２３Ｃ，３３Ｃ，４３Ｃ 強誘電体膜 ２３Ｄ，３３Ｄ，４３Ｄ ゲート電極 ５０，６０ 強誘電体記憶装置 ７０ フラッシュメモリ ８０ 不揮発性ランダムアクセスメモリ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/792
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8247
H01L 27/10 451
H01L 29/792
G11C 11/22
G11C 16/04
Claims (7)
- 【請求項１】 第１の導電型を有する基板と、 前記基板上に形成されたチャネル領域と、 前記基板中、前記チャネル領域の一の側に形成され、第
２の導電型を有する第１の拡散領域と、 前記基板中、前記チャネル領域の他の側に形成され、前
記第２の導電型を有する第２の拡散領域と、 前記基板上に前記チャネル領域に対応して形成された強
誘電体膜と、 前記強誘電体膜上に形成されたゲート電極とよりなるメ
モリセルトランジスタを含む強誘電体記憶装置におい
て、 前記チャネル領域は前記第２の導電型を有し、 さらに、前記ゲート電極に接続されたワード線と、前記
第１の拡散領域に接続されたビット線と、前記第２の拡
散領域に接続された駆動線とを備え、 前記ビット線には、ビット線選択スイッチを介してセン
スアンプが接続されており、前記ワード線には、アドレ
スデータの遷移に応答して出力されるリセットパルスに
より導通するリセットトランジスタが接続されている こ
とを特徴とする強誘電体記憶装置。 - 【請求項２】 第１の導電型を有する基板と、 前記基板上に形成されたチャネル領域と、 前記基板中、前記チャネル領域の一の側に形成され、第
２の導電型を有する第１の拡散領域と、 前記基板中、前記チャネル領域の他の側に形成され、前
記第２の導電型を有する第２の拡散領域と、 前記基板上に前記チャネル領域に対応して形成された強
誘電体膜と、 前記強誘電体膜上に形成されたゲート電極とよりなるメ
モリセルトランジスタを含む強誘電体記憶装置におい
て、 前記チャネル領域は前記第２の導電型を有し、 さらに、前記ゲート電極に接続されたワード線と、前記
第１の拡散領域に接続されたビット線と、前記第２の拡
散領域に接続された駆動線とを備え、 前記ワード線には、ワード線電圧を基準電圧と比較して
前記メモリセルトランジスタの強誘電体膜中に蓄積され
ている情報を判定する判定回路が設けられていることを
特徴とする強誘電体記憶装置。 - 【請求項３】 前記メモリセルトランジスタは、さら
に、前記強誘電体膜と前記基板との間に、ＳｉＯ2膜と
フローティングゲートとを有することを特徴とする請求
項１または２記載の強誘電体記憶装置。 - 【請求項４】 前記第１および第２の拡散領域および前
記チャネル領域は、前記基板中に形成された第１の導電
型のウェル中に形成されていることを特徴とする請求項
１または２記載の強誘電体記憶装置。 - 【請求項５】 前記第２の拡散領域中には、さらに第１
の導電型の第３の拡散領域が形成されており、前記駆動
線は、前記第３の拡散領域と前記ワード線とを接続する
ことを特徴とする請求項１または２記載の強誘電体記憶
装置。 - 【請求項６】 前記ワード線およびビット線は、いずれ
も複数設けられ、前記メモリセルトランジスタは、前記
複数のワード線およびビット線の組み合わせの各々につ
いて設けられていることを特徴とする請求項１または２
記載の強誘電体記憶装置。 - 【請求項７】 第１の導電型を有する基板と、 前記基板上に形成されたチャネル領域と、 前記基板中、前記チャネル領域の一の側に形成され、第
２の導電型を有する第１の拡散領域と、 前記基板中、前記チャネル領域の他の側に形成され、前
記第２の導電型を有する第２の拡散領域と、 前記基板上に前記チャネル領域に対応して形成された強
誘電体膜と、 前記強誘電体膜上に形成されたゲート電極とよりなり、
前記チャネル領域が前記第２の導電型を有するメモリセ
ルトランジスタと、 前記ゲート電極に接続された第１のワード線と、 前記第１の拡散領域に接続された電源線と、 前記第２の拡散領域とビット線との間に接続された選択
トランジスタと、 前記選択トランジスタのゲート電極に接続された第２の
ワード線と、 前記ビット線に接続されたラッチ回路と、 前記ラッチ回路で保持されたデータを前記ビット線に戻
す転送回路とを含むことを特徴とする不揮発性ランダム
アクセスメモリ。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33875697A JP3532747B2 (ja) | 1997-12-09 | 1997-12-09 | 強誘電体記憶装置、フラッシュメモリ、および不揮発性ランダムアクセスメモリ |
| DE69839257T DE69839257T2 (de) | 1997-12-09 | 1998-07-07 | Ferroelektrisches Speicherbaulelement |
| EP98401712A EP0923135B1 (en) | 1997-12-09 | 1998-07-07 | Ferroelectric memory device |
| US09/111,753 US6049477A (en) | 1997-12-09 | 1998-07-08 | Ferroelectric memory device in which the channel region has the same conductivity type as the diffusion region |
| KR1019980027760A KR100302382B1 (ko) | 1997-12-09 | 1998-07-10 | 강유전체기억장치,플래시메모리및불휘발성랜덤액세스메모리 |
| US09/447,292 US6144579A (en) | 1997-12-09 | 1999-11-23 | Ferroelectric memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33875697A JP3532747B2 (ja) | 1997-12-09 | 1997-12-09 | 強誘電体記憶装置、フラッシュメモリ、および不揮発性ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11176958A JPH11176958A (ja) | 1999-07-02 |
| JP3532747B2 true JP3532747B2 (ja) | 2004-05-31 |
Family
ID=18321169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| US (2) | US6049477A (ja) |
| EP (1) | EP0923135B1 (ja) |
| JP (1) | JP3532747B2 (ja) |
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| US6639835B2 (en) | 2000-02-29 | 2003-10-28 | Micron Technology, Inc. | Static NVRAM with ultra thin tunnel oxides |
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| US6515889B1 (en) * | 2000-08-31 | 2003-02-04 | Micron Technology, Inc. | Junction-isolated depletion mode ferroelectric memory |
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