JPH0982905A

JPH0982905A - 強誘電体メモリ装置及びその駆動方法

Info

Publication number: JPH0982905A
Application number: JP7230868A
Authority: JP
Inventors: Shigenobu Taira; 重信平
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1995-09-08
Filing date: 1995-09-08
Publication date: 1997-03-28

Abstract

(57)【要約】【課題】強誘電体メモリ装置及びその駆動方法に関
し、高集積化が可能な具体的なメモリセル構造、及び、
確実な動作が可能で且つ簡素化された具体的駆動方法を
提供する。【解決手段】ゲート絶縁膜５〜７の一部に強誘電体膜
７を有する１個の電界効果トランジスタ型の強誘電体メ
モリセルをマトリクス状に配列し、ソース・ドレイン領
域３，４をビット線１０方向に伸びる共通のウエル領域
２に設けると共に、このウエル領域２が書込用信号線９
とすることによってビット線１０と同様に列選択手段を
設け、また、ゲート電極８をワード線１１として行選択
手段を設け、さらに、ソース・ドレイン領域の一方３を
ビット線１０に共通接続すると共に、ソース・ドレイン
領域の他方４をワード線１１方向のドライブ線１２に共
通接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は強誘電体メモリ装置
及びその駆動方法に関するものであり、特に、ゲート絶
縁膜として強誘電体を用いたＭＩＳＦＥＴにより不揮発
性メモリ作用を行わせる強誘電体メモリ装置及びその駆
動方法に関するものである。

【０００２】

【従来の技術】従来、不揮発性半導体記憶装置として
は、ＥＥＰＲＯＭやフラッシュメモリ等が用いられてい
たが、書き込みに１０〜１２Ｖという高電圧を必要とす
るために、他の半導体記憶装置のように５Ｖの単一電源
で動作させることができないという問題がある。

【０００３】近年、このような高電圧の問題を解決する
ために、ＭＩＳＦＥＴのゲート絶縁膜にＰＺＴ（ＰｂＺ
ｒ_0.52Ｔｉ_0.48Ｏ₃）等の強誘電体を用いた強誘電体メ
モリ装置が開発されているが、この強誘電体メモリ装置
は、強誘電体キャパシタの蓄積容量の変化を検出する方
式と、強誘電体の残留分極の影響による抵抗変化を検出
する方式の２通りの方法がある。

【０００４】まず、第１の方式は、ラムトロン社から提
案されているＦＲＡＭ（ラムトロン社の商標）であり、
情報蓄積キャパシタの誘電体として強誘電体を用いるこ
とにより、分極反転に伴う蓄積容量の変化を検出するも
のであるが、現在市販されているのは２Ｔｒ−２Ｃのセ
ル構成であるので、集積度の向上は充分なものでなく、
且つ、破壊読出であるという欠点がある。また、従来の
ＤＲＡＭと同様の１Ｔｒ−１Ｃのセル構造のＦＲＡＭ
（ラムトロン社の商標）も開発されているが、実用化に
は至っていない状況である。

【０００５】一方、第２の方式には、１Ｔｒ型のＭＦＳ
−ＦＥＴ（ＭｅｔａｌＦｅｒｒｏｅｌｅｃｔｒｉｃ
ＳｅｍｉｃｏｎｄｕｃｔｏｒＦＥＴ）があり、このＭ
ＦＳ−ＦＥＴ図１０を参照して説明する（特開平４−１
９２１７３号公報参照）。

【０００６】図１０（ａ）及び（ｂ）参照ｐ型ウエル領域８１にｎ⁺型ソース・ドレイン領域８
２，８３を形成したのち、ＰＺＴ等の強誘電体薄膜８４
をゲート絶縁膜として設け、その上にゲート電極８５を
設けたものであり、ｐ型ウエル領域８１と短絡している
ｎ⁺型ソース領域８３とゲート電極８５との間に電界ベ
クトルが下向きとなる電圧を印加することによって、強
誘電体薄膜８４を分極する。

【０００７】この分極は電圧を０にしても残留分極とし
て残るので、ｐ型ウエル領域８１／強誘電体薄膜８４界
面に電子が誘起されてノーマリオンとなり、情報が半永
久的に記憶されることになる。なお、印加する電界を逆
にして、ノーマリオフ型として情報を記憶しても良いの
である。

【０００８】次に、情報を読み出す場合には、初めに選
択したビット線（ＢＬ）８６の電位を０Ｖとし、次い
で、センス・アンプ９２に接続された基準線（ＲＬ）９
３の基準電位をＶ_CC（電源電圧）／２にプリチャージす
ると共に、選択したプレート線（ＰＬ）８８に３．３Ｖ
（Ｖ_CC）の電圧を印加する。なお、この時、データが書
き換えられないように選択したワード線（ＷＬ）８７に
も３．３Ｖの電圧を印加すると共に、非選択のプレート
線（ＰＬ）８８及びワード線（ＷＬ）８７をフローティ
ング状態とする。

【０００９】この場合、ＭＦＳ−ＦＥＴに“１”が記憶
されてノーマリオン型、即ち、デプリーション型として
機能していると、選択したビット線（ＢＬ）８６の電位
が徐々に上昇し、やがて基準電位Ｖ_cc／２よりも高くな
るので、ここでセンス・アンプ９２をオン状態にするこ
とによってビット線（ＢＬ）８６が３．３Ｖとなり、基
準線（ＲＬ）９３が０Ｖとなり、この電位を検知するこ
とによって情報の内容を読み出すものである。

【００１０】なお、図１０において、符号８９、９０、
及び、９１は、夫々、強誘電体メモリセル、ワード選択
デコーダ・ドライバ、及び、プレート選択デコーダ・ド
ライバを表す。

【００１１】しかし、この様なＭＦＳ−ＦＥＴにおいて
は、強誘電体が酸化物であるため、ｐ型ウエル領域８１
と強誘電体薄膜８４との界面にＳｉＯ₂膜（図示せず）
が形成され、このＳｉＯ₂膜の形成により動作電圧が増
大するだけでなく、トラップ準位が発生して、強誘電体
薄膜８４中に電荷が注入されて残留分極による電荷を打
ち消す欠点があった。

【００１２】また、強誘電体薄膜８４の成膜温度が高い
と、強誘電体薄膜８４の構成元素がｐ型ウエル領域８
１、即ち、シリコン基板中に拡散して素子特性を変えて
しまうという問題があるので、この様な問題を改善する
ために、図１１（ａ）に示すＭＦＩＳ（ＭｅｔａｌＦ
ｅｒｒｏｅｌｅｃｔｒｉｃＩｎｓｕｌａｔｏｒＳｅ
ｍｉｃｏｎｄｕｃｔｏｒ）構造や、図１１（ｂ）に示す
ＭＦＭＩＳ（ＭｅｔａｌＦｅｒｒｏｅｌｅｃｔｒｉｃ
ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕ
ｃｔｏｒ）構造の強誘電体メモリ装置が提案されてい
る。

【００１３】図１１（ａ）参照このＭＦＩＳは、ｐ型ウエル領域８１、即ち、シリコン
基板表面にＳｉＯ₂膜９４を形成したのち強誘電体薄膜
８４を形成するようにしたものであり、ＳｉＯ ₂膜９４
を積極的に設けることによって強誘電体薄膜８４の構成
元素がシリコン基板に拡散するのを防止することができ
るものである。

【００１４】図１１（ｂ）参照また、ＭＦＭＩＳは、ＭＦＩＳの残留分極の保持特性を
改善するために、ＳｉＯ₂膜９４と強誘電体薄膜８４と
の間に強誘電体薄膜８４との整合性の良いＰｔ膜を介在
させたもので、Ｐｔ膜、即ち、浮遊ゲート９５の存在に
より良質の強誘電体薄膜８４を得ることができるもので
ある。

【００１５】

【発明が解決しようとする課題】しかし、上述の第１及
び第２の方式の強誘電体メモリ装置は蓄積容量を必要と
するなど構造が比較的複雑であったり、または、駆動動
作が複雑であったり、或いは、確実に動作する具体的な
駆動回路が提案されていない等の点がある。

【００１６】特に、図１０に示した強誘電体メモリ装置
の駆動方法においては、読み出し時にプレート線（Ｐ
Ｌ）８８とワード線（ＷＬ）８７とを３．３Ｖにしてい
るが、その結果、ビット線（ＢＬ）８６に接続している
ｎ⁺型ドレイン領域８２を形成するｐｎ接合が順バイア
スされて導通するので、情報の内容の如何に拘わらずビ
ット線（ＢＬ）８６が充電されることになり、メモリ動
作をしないことになる。

【００１７】したがって、本発明は、高集積化が可能な
具体的なメモリセル構造、及び、確実な動作が可能で且
つ簡素化された具体的駆動方法を提供することを目的と
する。

【００１８】

【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、図１を参照して本発明における課題
を解決するための手段を説明する。図１参照（１）本発明は、ゲート絶縁膜５〜７の一部に強誘電体
膜７を有する１個の電界効果トランジスタ型の強誘電体
メモリセルをマトリクス状に配列した強誘電体メモリ装
置において、ソース・ドレイン領域３，４をビット線１
０方向に伸びる共通のウエル領域２に設けると共に、こ
のウエル領域２を書込用信号線９とすることによってビ
ット線１０と同様に列選択手段を設け、また、ゲート電
極８をワード線１１として行選択手段を設け、また、ソ
ース・ドレイン領域の一方３をビット線１０に共通接続
すると共に、ソース・ドレイン領域の他方４をワード線
１１方向のドライブ線１２に共通接続することを特徴と
する。

【００１９】この様に、書込用信号線９としてビット線
１０方向に伸びる共通のウエル領域２を利用したので、
書込用信号線９のための配線用スペースを必要としない
ので集積度が向上する。

【００２０】（２）また、本発明は、上記（１）におい
て、ゲート絶縁膜を絶縁膜５／浮遊ゲート６／強誘電体
膜７からなる積層構造で構成したことを特徴とする。

【００２１】この様に、絶縁膜５と強誘電体膜７との間
に浮遊ゲート６を設けているので、従来のＭＦＭＩＳと
同様に高品質の強誘電体膜７を再現性良く設けることが
でき、且つ、ゲート電極８に電圧を印加して強誘電体膜
７を分極させる場合に、所定のしきい値（Ｖ_th）を有す
るノーマリオフ状態を安定的に実現することができる。

【００２２】（３）また、本発明は、上記（１）または
（２）において、強誘電体メモリセルに情報を書き込む
第３電位（＞Ｖ_CC／２）をチップ毎にトリミング可能に
するために、チップ内に多結晶半導体フューズを備えた
第３電位トリミング手段を設けたことを特徴とする。

【００２３】この様に、強誘電体メモリセルに情報を書
き込む第３電位（＞Ｖ_CC／２）をチップ毎にトリミング
可能にすることにより、データ“１”を書き込んだ際の
強誘電体メモリセルのしきい値（Ｖ_th）を安定に設定す
ることができる。

【００２４】（４）また、本発明は、上記（１）乃至
（３）のいずれかに記載された強誘電体メモリ装置の駆
動方法において、全ての書込用信号線９に電源電圧（Ｖ
_CC）を印加し、且つ、全てのゲート電極８を接地電位と
し、また、ビット線１０とドライブ線１２を浮遊とする
ことによって、全ての強誘電体メモリセルが非導通にな
るように分極してデータ“０”に対応させることにより
情報を消去することを特徴とする。

【００２５】この様に電圧を印加することによって、全
ての強誘電体メモリセルの情報を一括して消去すること
ができるので、従来のフローティングゲートトランジス
タ型のフラッシュ・メモリと同様に動作させることがで
きる。

【００２６】（５）また、本発明は、上記（１）乃至
（３）のいずれかに記載された強誘電体メモリ装置の駆
動方法において、ビット線１０とドライブ線１２を第２
電位（略Ｖ_CC／２）とし、選択した書込用信号線９を接
地電位にすると共に、選択したワード線１１を第３電位
（＞Ｖ_CC／２）にし、且つ、非選択のワード線１１及び
書込用信号線９を第２電位（略Ｖ_CC／２）にすることに
よって、選択した強誘電体メモリセルを読み出す際に強
誘電体メモリセルが導通するように分極してデータ
“１”に対応させることにより情報を書き込むことを特
徴とする。

【００２７】この様に、情報の書き込みの際に、非選択
のワード線１１及びビット線１０を第２電位（略Ｖ_CC／
２）にしておくので、図１０に示した従来の１Ｔｒ型強
誘電体メモリ装置のように、誤書き込み等の不安定さを
招くことがない。

【００２８】（６）また、本発明は、上記（１）乃至
（３）のいずれかに記載された強誘電体メモリ装置の駆
動方法において、書込用信号線９を接地電位にし、且
つ、ドライブ線１２を第２電位（略Ｖ_CC／２）にし、選
択したワード線１１を第１電位（略Ｖ_CC／２）にすると
共に、選択したビット線１０を接地電位側にすることに
よって、選択した強誘電体メモリセルの導通・非導通を
検知することによって誘電体メモリセルのデータを読み
出すことを特徴とする。

【００２９】この様に、読み出しの際に、図１０に示し
た従来の１Ｔｒ型強誘電体メモリ装置とは異なりプレー
ト線に相当する書込用信号線９を接地電位にするので、
ビット線１０に接続する非選択のソース・ドレイン領域
の一方３のｐｎ接合が順バイアスされることがなく、メ
モリセルとして確実に動作することになる。

【００３０】（７）また、本発明は、上記（１）乃至
（３）のいずれかに記載された強誘電体メモリ装置の駆
動方法において、書込用信号線９とドライブ線１２を接
地電位にし、選択したワード線１１を第１電位（略Ｖ_CC
／２）にすると共に、選択したビット線１０を第２電位
（略Ｖ_CC／２）側にすることによって、選択した強誘電
体メモリセルの導通・非導通を検知することによって誘
電体メモリセルのデータを読み出すことを特徴とする。

【００３１】この様な構成によって、上記（６）とは異
なった駆動方法によっても情報の読出が可能になり、駆
動方法の自由度が増すことになる。

【００３２】（８）また、本発明は、ゲート絶縁膜５〜
７の一部に強誘電体膜７を有する１個の電界効果トラン
ジスタ型の強誘電体メモリセルをマトリクス状に配列し
た強誘電体メモリ装置において、各強誘電体メモリセル
のソース・ドレイン領域３，４を独立の島状のウエル領
域２に設けると共に、このウエル領域２とソース・ドレ
イン領域の一方３とを短絡させると共にビット線１０に
共通接続し、且つ、ゲート電極８をワード線１１として
行選択手段を設け、さらに、ソース・ドレイン領域の他
方４をワード線１１方向のドライブ線１２に共通接続す
ることを特徴とする。

【００３３】この様に、ウエル領域２とソース・ドレイ
ン領域の一方３とを短絡させると共にビット線１０に共
通接続することによって、情報書き込みをビット線１０
によって行うことができるので、書込用信号線が不要に
なり集積度が向上する。

【００３４】（９）また、本発明は、上記（８）におい
て、ゲート絶縁膜を絶縁膜５／浮遊ゲート６／強誘電体
膜７からなる積層構造で構成したことを特徴とする。

【００３５】この様に、絶縁膜５と強誘電体膜７との間
に浮遊ゲート６を設けているので、従来のＭＦＭＩＳと
同様に高品質の強誘電体膜７を再現性良く設けることが
でき、且つ、ゲート電極８に電圧を印加して強誘電体膜
７を分極させる場合に、所定のしきい値（Ｖ_th）を有す
るノーマリオフ状態を安定的に実現することができる。

【００３６】（１０）また、本発明は、上記（８）また
は（９）において、強誘電体メモリセルに情報を書き込
む第３電位（＞Ｖ_CC／２）をチップ毎にトリミング可能
にするために、チップ内に多結晶半導体フューズを備え
た第３電位（＞Ｖ_CC／２）トリミング手段を設けたこと
を特徴とする。

【００３７】この様に、強誘電体メモリセルに情報を書
き込む第３電位（＞Ｖ_CC／２）をチップ毎にトリミング
可能にすることにより、データ“１”を書き込んだ際の
強誘電体メモリセルのしきい値（Ｖ_th）を安定に設定す
ることができ、読み出しマージンを改善することができ
る。

【００３８】（１１）また、本発明は、上記（８）乃至
（１０）のいずれかに記載された強誘電体メモリ装置の
駆動方法において、全てのビット線１０に電源電圧（Ｖ
_CC）を印加し、且つ、全てのゲート電極８を接地電位と
し、また、ドライブ線１２を浮遊とすることによって、
全ての強誘電体メモリセルが非導通になるように分極し
てデータ“０”に対応させることにより情報を消去する
ことを特徴とする。

【００３９】この様に電圧を印加することによって、全
ての強誘電体メモリセルの情報を一括して消去すること
ができるので、従来のフローティングゲートトランジス
タ型のフラッシュ・メモリと同様に動作させることがで
きる。

【００４０】（１２）また、本発明は、上記（８）乃至
（１０）のいずれかに記載された強誘電体メモリ装置の
駆動方法において、ドライブ線１２を第２電位（略Ｖ_CC
／２）とし、選択したビット線１０を接地電位にすると
共に、選択したワード線１１を第３電位（＞Ｖ_CC／２）
にし、且つ、非選択のワード線１１及びビット線１０を
第２電位（略Ｖ_CC／２）にすることによって、選択した
強誘電体メモリセルを読み出す際に強誘電体メモリセル
が導通するように分極してデータ“１”に対応させるこ
とにより情報を書き込むことを特徴とする。

【００４１】この様に、上記（５）と同様に情報の書き
込みの際に、非選択のワード線１１及びビット線１０を
第２電位（略Ｖ_CC／２）にしておくので、図１０に示し
た従来の１Ｔｒ型強誘電体メモリ装置のように、誤書き
込み等の不安定さを招くことがない。

【００４２】（１３）また、本発明は、上記（８）乃至
（１０）のいずれかに記載された強誘電体メモリ装置の
駆動方法において、ドライブ線１２を第２電位（略Ｖ_CC
／２）にし、選択したワード線１１を第１電位（略Ｖ_CC
／２）にすると共に、選択したビット線１０を接地電位
側にし、選択した強誘電体メモリセルの導通・非導通を
検知することによって誘電体メモリセルのデータを読み
出すことを特徴とする。

【００４３】この様に、読み出しの際に、非選択のビッ
ト線１０を浮遊にするが、ウエル領域２と非選択のソー
ス・ドレイン領域の一方３は短絡しているので、非選択
のソース・ドレイン領域の一方３のｐｎ接合が順バイア
スされることがなく、メモリセルとして確実に動作する
ことになる。

【００４４】（１４）また、本発明は、ゲート絶縁膜の
一部に強誘電体膜を有する１個の電界効果トランジスタ
型の強誘電体メモリセルをマトリクス状に配列した強誘
電体メモリ装置において、各強誘電体メモリセルのソー
ス・ドレイン領域３，４を独立の島状のウエル領域２に
設けると共に、このウエル領域２とソース・ドレイン領
域の一方３を短絡させると共にビット線１０に共通接続
し、また、ゲート電極８をワード線１１として行選択手
段を設け、且つ、ソース・ドレイン領域の他方４にこの
他方のソース・ドレイン領域４とｐｎ接合を形成する領
域を設け、このｐｎ接合を形成する領域をワード線１１
に共通接続することを特徴とする。

【００４５】この様に、ソース・ドレイン領域の他方４
にこの他方のソース・ドレイン領域４とｐｎ接合を形成
する領域を設けることによって、このｐｎ接合が逆流防
止ダイオードとして作用するので、分極により強誘電体
メモリセルをノーマリオンにして動作させることがで
き、強誘電体メモリ装置全体の回路構成をダイオードマ
トリクスアレイからなるＰＲＯＭと同様にすることがで
きるので回路構成が簡素化される。

【００４６】（１５）また、本発明は、上記（１４）に
おいて、ゲート絶縁膜を絶縁膜５／浮遊ゲート６／強誘
電体膜７からなる積層構造で構成したことを特徴とす
る。

【００４７】この様に、絶縁膜５と強誘電体膜７との間
に浮遊ゲート６を設けているので、従来のＭＦＭＩＳと
同様に高品質の強誘電体膜７を再現性良く設けることが
でき、素子の動作特性を安定にすることができる。

【００４８】（１６）また、本発明は、上記（１４）ま
たは（１５）に記載された強誘電体メモリ装置の駆動方
法において、選択したビット線１０を接地電位にすると
共に、選択したワード線１１を電源電位（Ｖ_CC）にし、
且つ、非選択のワード線１１及びビット線１０を第２電
位（略Ｖ_CC／２）にすることによって、選択した強誘電
体メモリセルを読み出す際に強誘電体メモリセルが導通
するように分極してデータ“１”に対応させ、また、選
択したワード線１１を接地電位にすると共に、選択した
ビット線１０を電源電位（Ｖ_CC）にし、且つ、非選択の
ワード線１１及びビット線１０を第２電位（略Ｖ_CC／
２）にすることによって、選択した強誘電体メモリセル
を読み出す際に強誘電体メモリセルが非導通になるよう
に分極してデータ“０”に対応させることにより情報を
書き込むことを特徴とする。

【００４９】この様に、上記（１４）または（１５）に
記載された強誘電体メモリ装置の構成によって、ランダ
ム・アクセス・メモリとして動作させることができ、不
揮発性の高速メイン・メモリを構成することができる。

【００５０】また、上記（５）と同様に情報の書き込み
の際に、非選択のワード線１１及びビット線１０を第２
電位（略Ｖ_CC／２）にしておくので、図１０に示した従
来の１Ｔｒ型強誘電体メモリ装置のように、誤書き込み
等の不安定さを招くことがない。

【００５１】（１７）また、本発明は、上記（１４）ま
たは（１５）に記載された強誘電体メモリ装置の駆動方
法において、選択したワード線１１を第１電位（略Ｖ_CC
／２）にすると共に、選択したビット線１０を接地電位
側にし、選択した強誘電体メモリセルの導通・非導通を
検知することによって誘電体メモリセルのデータを読み
出すことを特徴とする。

【００５２】この様に、読み出しの際に、非選択のビッ
ト線１０を浮遊にするが、ソース・ドレイン領域の他方
４には逆流防止ダイオードとして作用するｐｎ接合を設
けているので非選択のソース・ドレイン領域の一方３の
ｐｎ接合が順バイアスされることがなく、メモリセルと
して確実に動作することになる。

【００５３】（１８）また、本発明は、ゲート絶縁膜の
一部に強誘電体膜を有する１個の電界効果トランジスタ
型の強誘電体メモリセルをマトリクス状に配列した強誘
電体メモリ装置において、電界効果トランジスタがｐチ
ャネル型薄膜トランジスタであり、この薄膜トランジス
タは、絶縁性基板上に行方向に延在するゲート電極とな
るワード線、ワード線上に設けられたゲート絶縁膜、ゲ
ート絶縁膜上に設けられた再結晶化多結晶半導体層、こ
の多結晶半導体層に接続しワード線と略直交する方向に
延在する書込用信号線、この書込用信号線の両側の多結
晶半導体層に設けられたソース・ドレイン領域からな
り、このソース・ドレイン領域の一方をビット線に共通
接続すると共に、ソース・ドレイン領域の他方をワード
線方向のドライブ線に共通接続することを特徴とする。

【００５４】この様に、電界効果トランジスタ型の強誘
電体メモリセルをｐチャネル型薄膜トランジスタで構成
することによって、高集積度半導体記憶装置を安価に製
造することができ、また、ワード線を絶縁性基板上に設
けているのでワード線用のスペースを必要としないの
で、従来の薄膜トランジスタを利用した薄膜半導体記憶
装置よりも集積度を向上することができる。

【００５５】（１９）また、本発明は、上記（１８）に
おいて、ソース・ドレイン領域の端部が、書込用信号線
の表面に設けられた書込用信号線の陽極酸化膜からなる
サイドウォールの端部と自己整合していることを特徴と
する。

【００５６】この様に、書込用信号線の陽極酸化膜、即
ち、書込用信号線を利用して自己整合的にソース・ドレ
イン領域を形成しているので、製造工程が簡素化される
と共に、セル面積をより小さくすることができる。

【００５７】（２０）また、本発明は、上記（１８）ま
たは（１９）において、ゲート絶縁膜を強誘電体膜／浮
遊ゲート／絶縁膜からなる積層構造で構成したことを特
徴とする。

【００５８】この様に、強誘電体膜と絶縁膜との間に浮
遊ゲートを設けているので、ゲート電極に電圧を印加し
て強誘電体膜を分極させる場合に、所定のしきい値（Ｖ
_th）を有するノーマリオフ状態を安定的に実現すること
ができ、また、アモルファスシリコン層を再結晶化する
際の熱処理及び再結晶化多結晶半導体層にソース・ドレ
イン領域を形成する際の熱処理により強誘電体膜を構成
する元素が再結晶化多結晶半導体層に拡散するのを防止
することができる。

【００５９】（２１）また、本発明は、上記（１８）乃
至（２０）のいずれかにおいて、強誘電体メモリセルに
情報を書き込む第３電位（＞Ｖ_CC／２）をチップ毎にト
リミング可能にするために、チップ内に多結晶半導体フ
ューズを備えた第３電位（＞Ｖ_CC／２）トリミング手段
を設けたことを特徴とする。

【００６０】この様に、強誘電体メモリセルに情報を書
き込む第３電位（＞Ｖ_CC／２）をチップ毎にトリミング
可能にすることにより、データ“１”を書き込んだ際の
強誘電体メモリセルのしきい値（Ｖ_th）を安定に設定す
ることができ、読み出しマージンを改善することができ
る。

【００６１】（２２）また、本発明は、上記（１８）乃
至（２１）のいずれかに記載された強誘電体メモリ装置
の駆動方法において、全ての書込用信号線に接地電圧を
印加し、且つ、全てのワード線を電源電位（Ｖ_CC）と
し、また、全てのビット線とドライブ線を接地電位にす
ることによって、全ての強誘電体メモリセルが非導通に
なるように分極してデータ“０”に対応させることによ
り情報を消去することを特徴とする。

【００６２】この様に電圧を印加することによって、全
ての強誘電体メモリセルの情報を一括して消去すること
ができるので、従来のフローティングゲートトランジス
タ型のフラッシュ・メモリと同様に動作させることがで
きる。

【００６３】（２３）また、本発明は、上記（１８）乃
至（２１）のいずれかに記載された強誘電体メモリ装置
の駆動方法において、ビット線とドライブ線を第２電位
（略Ｖ_CC／２）とし、選択した書込用信号線を第３電位
（＞Ｖ_CC／２）にすると共に、選択したワード線を接地
電位にし、且つ、非選択のワード線及び書込用信号線を
第２電位（略Ｖ_CC／２）にすることによって、選択した
強誘電体メモリセルを読み出す際に強誘電体メモリセル
が導通するように分極してデータ“１”に対応させるこ
とにより情報を書き込むことを特徴とする。

【００６４】また、情報の書き込みの際に、非選択のワ
ード線及び書込用信号線を第２電位（略Ｖ_CC／２）にし
ておくので、図１０に示した従来の１Ｔｒ型強誘電体メ
モリ装置のように、誤書き込み等の不安定さを招くこと
がない。

【００６５】（２４）また、本発明は、上記（１８）乃
至（２１）のいずれかに記載された強誘電体メモリ装置
の駆動方法において、全ての書込用信号線及びドライブ
線を第２電位（略Ｖ_CC／２）にし、選択したワード線を
接地電位にすると共に、選択したビット線を接地電位側
にし、選択した強誘電体メモリセルの導通・非導通を検
知することによって誘電体メモリセルのデータを読み出
すことを特徴とする。

【００６６】この様に、読み出しの際に、書込用信号線
を第２電位にするので、ビット線に接続する非選択のソ
ース・ドレイン領域の一方のｐｉ接合が順バイアスされ
ることがなく、メモリセルとして確実に動作することに
なる。

【００６７】（２５）また、本発明は、上記（１８）乃
至（２１）のいずれかに記載された強誘電体メモリ装置
の駆動方法において、書込用信号線とドライブ線を接地
電位にし、選択したワード線を第１電位（略Ｖ_CC／２）
にすると共に、選択したビット線を第２電位（略Ｖ_CC／
２）側にし、選択した強誘電体メモリセルの導通・非導
通を検知することによって誘電体メモリセルのデータを
読み出すことを特徴とする。

【００６８】この様な構成によって、上記（２４）とは
異なった駆動方法によっても情報の読み出しが可能にな
り、駆動方法の自由度が増すことになる。（２６）また、本発明は、ゲート絶縁膜の一部に強誘電
体膜を有する１個の電界効果トランジスタ型の強誘電体
メモリセルをマトリクス状に配列した強誘電体メモリ装
置において、電界効果トランジスタがｐチャネル型薄膜
トランジスタであり、この薄膜トランジスタは、絶縁性
基板上にアレイ状に配列されたゲート電極、ゲート電極
の一部を残してその上に設けられたゲート絶縁膜、ゲー
ト絶縁膜及びゲート電極の一部上に設けられた再結晶化
多結晶半導体層、この多結晶半導体層にチャネル領域を
挟んで設けられたソース・ドレイン領域、及び、このソ
ース・ドレイン領域の一方とｐｎ接合を形成し且つゲー
ト電極の一部と電気的に接続するｎ型領域からなり、こ
のソース・ドレイン領域の他方とチャネル領域とを短絡
させると共にビット線に共通接続し、且つ、ゲート電極
をｎ型領域を介してワード線に共通接続することを特徴
とする。

【００６９】この様に、電界効果トランジスタ型の強誘
電体メモリセルをｐチャネル型薄膜トランジスタで構成
することによって、高集積度半導体記憶装置を安価に製
造することができ、また、ソース・ドレイン領域の他方
にこの他方のソース・ドレイン領域とｐｎ接合を形成す
るｎ型領域を設けることによって、このｐｎ接合が逆流
防止ダイオードとして作用するので、分極により強誘電
体メモリセルをノーマリオンにして動作させることがで
き、強誘電体メモリ装置全体の回路構成をダイオードマ
トリクスアレイからなるＰＲＯＭと同様にすることがで
きるので回路構成が簡素化される。

【００７０】（２７）また、本発明は、上記（２６）に
おいて、ゲート絶縁膜を強誘電体膜／浮遊ゲート／絶縁
膜からなる積層構造で構成したことを特徴とする。

【００７１】この様に、強誘電体膜と絶縁膜との間に浮
遊ゲートを設けているので、アモルファスシリコン層を
再結晶化する際の熱処理及び再結晶化多結晶半導体層に
ソース・ドレイン領域を形成する際の熱処理により強誘
電体膜を構成する元素が再結晶化多結晶半導体層に拡散
するのを防止することができる。

【００７２】（２８）また、本発明は、上記（２６）ま
たは（２７）に記載された強誘電体メモリ装置の駆動方
法において、選択したビット線を電源電位（Ｖ_CC）にす
ると共に、選択したワード線を接地電位にし、且つ、非
選択のワード線及びビット線を第２電位（略Ｖ_CC／２）
にすることによって、選択した強誘電体メモリセルを読
み出す際に強誘電体メモリセルが導通するように分極し
てデータ“１”に対応させ、また、選択したワード線を
電源電位（Ｖ_CC）にすると共に、選択したビット線を接
地電位にし、且つ、非選択のワード線及びビット線を第
２電位（略Ｖ_CC／２）にすることによって、選択した強
誘電体メモリセルを読み出す際に強誘電体メモリセルが
非導通になるように分極してデータ“０”に対応させる
ことにより情報を書き込むことを特徴とする。

【００７３】この様に、上記（２６）または（２７）に
記載された強誘電体メモリ装置の構成によって、不揮発
性のランダム・アクセス・メモリとして動作させること
ができ、また、上記（５）と同様に情報の書き込みの際
に、非選択のワード線及びビット線を第２電位（略Ｖ_CC
／２）にしておくので、図１０に示した従来の１Ｔｒ型
強誘電体メモリ装置のように、誤書き込み等の不安定さ
を招くことがない。

【００７４】（２９）また、本発明は、上記（２６）ま
たは（２７）に記載された強誘電体メモリ装置の駆動方
法において、選択したワード線を接地電位側にすると共
に、選択したビット線を第１電位（略Ｖ_CC／２）にし、
選択した強誘電体メモリセルの導通・非導通を検知する
ことによって誘電体メモリセルのデータを読み出すこと
を特徴とする。

【００７５】この様に、読み出しの際に、非選択のビッ
ト線を浮遊にするが、ソース・ドレイン領域の他方には
逆流防止ダイオードとして作用するｐｎ接合を設けてい
るので非選択のソース・ドレイン領域の一方のｐｉ接合
が順バイアスされることがなく、メモリセルとして確実
に動作することになる。

【００７６】

【発明の実施の形態】図２及び図３を参照して本発明の
第１の実施の形態の書込用信号線となる共通ウエル領域
を有する強誘電体メモリ装置のセル構造を説明する。な
お、図２（ａ）は、メモリセル構造の要部断面図であ
り、図２（ｂ）はメモリセルの平面パターンの概略的構
成図であり、また、図３は第１の実施の形態の強誘電体
メモリセルの動作特性の説明図である。

【００７７】図２（ａ）参照まず、ｎ型シリコン基板２１にビット線（ＢＬ）３０と
同様に列選択線方向に延在する共通のｐ型ウエル領域２
２を形成し、次いで、厚さ１００Å〜３００Å、好適に
は２５０ÅのＳｉＯ₂膜、浮遊ゲートとなる厚さ１５０
０Å〜３０００Å、好適には２０００ÅのＰｔ膜、強誘
電体膜としての厚さ１０００Å〜７０００Å、好適には
４０００ÅのＰＺＴ薄膜、及び、Ｐｔ等の導電膜を順次
堆積させてのちパターニングすることによって、ＳｉＯ
₂膜２５、Ｐｔ膜２６、及び、ＰＺＴ薄膜２７からなる
ゲート絶縁膜とゲート電極２８を列選択線方向に複数個
配列するように形成する。なお、図においては１個しか
示していない。

【００７８】次いで、ゲート電極２８をマスクとしてＡ
ｓ等のｎ型不純物を選択的に導入してｎ型ドレイン領域
２３及びｎ型ソース領域２４を形成し、ｐ型ウエル領域
２２に書込用信号線（Ｔ）２９を、ｎ型ドレイン領域２
３にビット線（ＢＬ）３０を、ゲート電極２８にワード
線（ＷＬ）３１を、ｎ型ソース領域２４にドライブ線
（Ｄ）３２を夫々接続して、強誘電体メモリセルが完成
する。

【００７９】図２（ｂ）参照この強誘電体メモリセルは、ミラー対称に設けられてお
り、各ビット線（ＢＬ ₀，ＢＬ₁・・）３０には列選択
トランジスタ３３及び接地電位に接続された抵抗３５を
介してセンス・アンプ３４が接続されている。なお、こ
のセンス・アンプ３４は、強誘電体メモリセルの形成工
程と同時に形成したｐ型ウエル領域２２をベース領域と
し、ｎ型ドレイン領域２３及びｎ型ソース領域２４をエ
ミッタ領域及びコレクタ領域とするラテラルバイポーラ
トランジスタとして形成する。

【００８０】また、図示していないものの各書込用信号
線（Ｔ₀，Ｔ₁・・）２９には、ビット線（ＢＬ₀，Ｂ
Ｌ₁・・）３０と同様に列選択手段が接続されており、
さらに、各ワード線（ＷＬ₀，ＷＬ₁・・）３１及び各
ドライブ線（Ｄ₀，Ｄ₁・・）３２には、夫々接地電位
或いは１．６５Ｖ（Ｖ_CC／２）の第１電位を印加する行
選択手段が接続されている。

【００８１】この様なメモリセル構造にすることによっ
て、書込用信号線（Ｔ）としてｐ型ウエル領域２２自体
を利用することができるので、書込用信号線（Ｔ）用の
別個の配線用スペースが不要となり、集積度が向上す
る。

【００８２】図３（ａ）及び（ｂ）参照図３（ａ）は強誘電体セルの動作特性の説明図であり、
また、図３（ｂ）は強誘電体薄膜内部の印加電界に対す
る分極の説明図であり、まず、全てのビット線（ＢＬ）
及びドライブ線（Ｄ）をフローティング（浮遊）状態と
し、全ての書込用信号線（Ｔ）に電源電圧Ｖ_CC（３．３
Ｖ）を印加し、且つ、全てのワード線（ＷＬ）を接地電
位を印加して強誘電体メモリセルを非導通とし、ＰＺＴ
薄膜２７を−Ｐｒ方向に分極反転させてデータ“０”に
対応させることによって、フローティングゲートトラン
ジスタ型のフラッシュ・メモリと同様に全ての強誘電体
メモリセルの情報を一括して消去する。

【００８３】次に、データ“１”を書き込む際に、全て
のビット線（ＢＬ）及びドライブ線（Ｄ）に１．６５Ｖ
（Ｖ_CC／２）の第２電位を印加した状態で、選択した書
込用信号線Ｔに０Ｖ（接地電位）を印加すると共に、選
択したワード線（ＷＬ）に第３電位を印加して選択した
強誘電体メモリセルにデータ“１”を書き込む。なお、
選択しない書込用信号線Ｔ及びワード線（ＷＬ）に１．
６５Ｖの第２電位を印加しておくので、書き込みデータ
が“０”のセルに対するデータ“１”の書き込みは禁止
される。

【００８４】なお、この第３電位は、読み出し時にメモ
リセル出力が“１”になる様にＰＺＴ薄膜２７を＋Ｐｒ
方向に＋Ｐｒ^*だけ分極する電位であり、この＋Ｐｒ^*
だけ分極したメモリセルは読み出し電位を印加した場合
に導通する程度にしきい値（Ｖ_th）が低下したノーマリ
オフ状態になる。

【００８５】この第３電位がトリミング可能になるよう
に、多結晶シリコンフューズからなるトリミング手段を
設けた第３電位発生手段を強誘電体メモリ装置を構成す
るチップ内に設けることにより、各チップ毎にメモリセ
ル特性に応じて第３電位を任意に設定できるので、読み
出しマージンを改善することができる。

【００８６】また、選択しない書込用信号線Ｔ及びワー
ド線（ＷＬ）に１．６５Ｖの第２電位を印加しておくの
で、書き込み時に選択しないメモリセルに誤って情報が
書き込まれることがないので、書き込み動作が安定化す
る。

【００８７】次に、情報を読み出す場合には、全ての書
込用信号線（Ｔ）を接地電位にし、且つ、全てのドライ
ブ線（Ｄ）を１．６５Ｖの第２電位にした状態で、選択
したビット線（ＢＬ）を抵抗を介して接地電位にし、即
ち、接地電位側にし、また、選択したワード線（ＷＬ）
に１．６５Ｖ（Ｖ_CC／２）の第１電位を印加する。な
お、この場合、選択しないビット線（ＢＬ）はフローテ
ィングにし、ワード線（ＷＬ）を０Ｖにする。

【００８８】この場合、メモリセルに“１”が書き込ま
れている場合には、読み出し電圧（１．６５Ｖ）の印加
によりメモリセルは導通状態になり、ビット線（ＢＬ）
の電位変動によってセンス・アンプを介して情報が検出
される。なお、メモリセルに“１”が書き込まれていな
い場合には、即ち、メモリセルのデータが“０”の場合
には、メモリセルが導通しないので、電位変動は生じな
い。

【００８９】また、図１０に示した従来の１Ｔｒ型強誘
電体メモリ装置とは異なりプレート線に相当する書込用
信号線（Ｔ）を接地電位にするので、ビット線（ＢＬ）
に接続する非選択のｎ型ドレイン領域２３のｐｎ接合が
順バイアスされることがなく、メモリセルとして確実に
動作することになる。

【００９０】また、第１の実施の形態の強誘電体メモリ
装置において別の読み出し方が可能である。即ち、全て
の書込用信号線（Ｔ）及び全てのドライブ線（Ｄ）を接
地電位にした状態で、選択したビット線（ＢＬ）を１．
６５Ｖ（Ｖ_CC／２）の第２電位を印加し、また、選択し
たワード線（ＷＬ）に１．６５Ｖ（Ｖ_CC／２）の第１電
位を印加する。なお、この場合、選択しないビット線
（ＢＬ）はフローティングにし、ワード線（ＷＬ）を０
Ｖにする。

【００９１】この場合に、メモリセルに“１”が書き込
まれている場合には、読み出し電圧（１．６５Ｖ）の印
加によりメモリセルは導通状態になり、ビット線（Ｂ
Ｌ）の電位変動によってセンス・アンプを介して情報が
検出され、また、メモリセルに“１”が書き込まれてい
ない場合には、メモリセルが導通しないので、電位変動
は生じない。

【００９２】この第１の実施の形態の強誘電体メモリ装
置は、集積度が高く、動作が安定であるので、高集積度
の低速ファイルメモリ用として有用である。

【００９３】なお、上記の第１の実施の形態の説明にお
いては、浮遊ゲートとしてのＰｔ膜２６を設けている
が、Ｐｔ膜２６を設けた方がその上に設けるＰＺＴ薄膜
２７の品質が向上し、且つ、メモリセルを再現性良く低
しきい値のノーマリオフ状態にすることができるが、必
ずしも必要なものではなく、ＳｉＯ₂膜２５の上にＰＺ
Ｔ薄膜２７を直接設けても良い。

【００９４】次に、図４を参照して、本発明の第２の実
施の形態である独立した島状のウエル領域を用いた強誘
電体メモリ装置のセル構造を説明する。なお、図４
（ａ）は、メモリセル構造の要部断面図であり、図４
（ｂ）はメモリセルの平面パターンの概略的構成図であ
る。

【００９５】図４（ａ）参照まず、ｎ型シリコン基板２１にビット線（ＢＬ）３０と
同様に列選択線方向に配列した独立の島状のｐ型ウエル
領域２２を形成し、次いで、第１の実施の形態と同様に
厚さ１００Å〜３００Å、好適には２５０ÅのＳｉＯ₂
膜、浮遊ゲートとなる厚さ１５００Å〜３０００Å、好
適には２０００ÅのＰｔ膜、強誘電体膜としての厚さ１
０００Å〜７０００Å、好適には４０００ÅのＰＺＴ薄
膜、及び、Ｐｔ等の導電膜を順次堆積させてのちパター
ニングすることによって、ＳｉＯ ₂膜２５、Ｐｔ膜２
６、及び、ＰＺＴ薄膜２７からなるゲート絶縁膜とゲー
ト電極２８を各ｐ型ウエル領域２２に形成する。

【００９６】次いで、ゲート電極２８をマスクとしてＡ
ｓ等のｎ型不純物を選択的に導入してｎ型ドレイン領域
２３及びｎ型ソース領域２４を形成し、ｐ型ウエル領域
２２とｎ型ドレイン領域２３とを電気的に短絡させると
共にビット線（ＢＬ）３０に接続し、また、ゲート電極
２８にワード線（ＷＬ）３１を、ｎ型ソース領域２４に
ドライブ線（Ｄ）３２を夫々接続して、強誘電体メモリ
セルが完成する。

【００９７】図４（ｂ）参照この強誘電体メモリセルは、各ビット線（ＢＬ₀，ＢＬ
₁・・）３０には列選択トランジスタ３３及び接地電位
に接続された抵抗３５を介してセンス・アンプ３４が接
続されている。なお、このセンス・アンプ３４は、強誘
電体メモリセルの形成工程と同時に形成したｐ型ウエル
領域２２をベース領域とし、ｎ型ドレイン領域２３及び
ｎ型ソース領域２４をエミッタ領域及びコレクタ領域と
するラテラルバイポーラトランジスタとして形成する。

【００９８】また、図示していないものの各ワード線
（ＷＬ₀，ＷＬ₁・・）３１及び各ドライブ線（Ｄ₀，
Ｄ₁・・）３２には、夫々接地電位或いは１．６５Ｖ
（Ｖ_CC／２）の電位を印加する行選択手段が接続されて
いる。

【００９９】この場合、ビット線（ＢＬ）を書込用信号
線（Ｔ）として使用しているので、書込用信号線（Ｔ）
用の別個の配線用スペースが不要となり、集積度が向上
する。

【０１００】次に、同じく図４（ｂ）を参照して第２の
実施の形態の強誘電体メモリ装置の駆動方法を説明す
る。なお、この第２の実施の形態の強誘電体メモリセル
の動作特性は第１の実施の形態の強誘電体メモリセルの
動作特性と実質的に同様である。

【０１０１】図４（ｂ）参照全てのドライブ線（Ｄ）をフローティング状態とし、全
てのビット線（ＢＬ）に電源電圧Ｖ_CC（３．３Ｖ）を印
加し、且つ、全てのワード線（ＷＬ）に接地電位を印加
して強誘電体メモリセルを非導通とし、ＰＺＴ薄膜２７
を−Ｐｒ方向に分極反転させてデータ“０”に対応させ
ることによって、フローティングゲートトランジスタ型
のフラッシュ・メモリと同様に全ての強誘電体メモリセ
ルの情報を一括して消去する。

【０１０２】次に、データ“１”を書き込む際に、全て
のドライブ線（Ｄ）に１．６５Ｖ（Ｖ_CC／２）の第２電
位を印加した状態で、選択したビット線（ＢＬ）に抵抗
を介して接地電位を印加すると共に、選択したワード線
（ＷＬ）に第３電位を印加して選択した強誘電体メモリ
セルにデータ“１”を書き込む。なお、選択しないビッ
ト線（ＢＬ）及びワード線（ＷＬ）に１．６５Ｖの第２
電位を印加しておく。

【０１０３】この第３電位の内容は、第１の実施の形態
と実質的に同様であり、且つ、トリミング手段を設ける
点においても同様であり、また、書き込み動作の安定化
についても第１の実施の形態と同様の効果が得られるも
のである。

【０１０４】次に、情報を読み出す場合には、全てのド
ライブ線（Ｄ）を１．６５Ｖの第２電位にした状態で、
選択したビット線（ＢＬ）を抵抗を介して接地電位に
し、また、選択したワード線（ＷＬ）に１．６５Ｖ（Ｖ
_CC／２）の第１電位を印加する。なお、この場合も、選
択しないビット線（ＢＬ）はフローティングにし、ワー
ド線（ＷＬ）を０Ｖにする。

【０１０５】なお、この場合の情報検出原理は第１の実
施の形態と同様であり、また、読み出しの際に、非選択
のビット線（ＢＬ）をフローティングにするが、ｐ型ウ
エル領域２２と非選択のｎ型ドレイン領域２３は短絡し
ているので、非選択のｎ型ドレイン領域２３のｐｎ接合
が順バイアスされることがなく、メモリセルとして確実
に動作することになる。

【０１０６】この第２の実施の形態の強誘電体メモリ装
置も、集積度が高く、動作が安定であるので、第１の実
施の形態の強誘電体メモリ装置と同様に高集積度の低速
ファイルメモリ用として有用である。

【０１０７】なお、上記の第２の実施の形態の説明にお
いても、浮遊ゲートとしてのＰｔ膜２６を設けている
が、Ｐｔ膜２６を設けた方がその上に設けるＰＺＴ薄膜
２７の品質が向上し、且つ、メモリセルを再現性良く低
しきい値のノーマリオフ状態にすることができるが、必
ずしも必要なものではなく、ＳｉＯ₂膜２５の上にＰＺ
Ｔ薄膜２７を直接設けても良い。

【０１０８】次に、図５を参照して、本発明の第３の実
施の形態の逆流防止ダイオードを設けたノーマリオン型
の強誘電体メモリ装置を説明する。なお、図５（ａ）
は、メモリセル構造の要部断面図であり、図５（ｂ）は
強誘電体メモリ装置の概念的回路構成図である。

【０１０９】図５（ａ）参照まず、第２の実施の形態と同様に、ｎ型シリコン基板２
１にビット線（ＢＬ）３０と同様に列選択線方向に配列
した独立の島状のｐ型ウエル領域２２を形成し、次い
で、厚さ１００Å〜３００Å、好適には２５０ÅのＳｉ
Ｏ₂膜、浮遊ゲートとなる厚さ１５００Å〜３０００
Å、好適には２０００ÅのＰｔ膜、強誘電体膜としての
厚さ１０００Å〜７０００Å、好適には４０００ÅのＰ
ＺＴ薄膜、及び、Ｐｔ等の導電膜を順次堆積させてのち
パターニングすることによって、ＳｉＯ₂膜２５、Ｐｔ
膜２６、及び、ＰＺＴ薄膜２７からなるゲート絶縁膜と
ゲート電極２８を各ｐ型ウエル領域２２に形成する。

【０１１０】次いで、ゲート電極２８をマスクとしてＡ
ｓ等のｎ型不純物を選択的に導入してｎ型ドレイン領域
２３及びｎ型ソース領域２４を形成したのち、新たなマ
スク（図示せず）を用いてＢ等のｐ型不純物を導入して
ｎ型ソース領域２４内にｐ型領域３６を形成する。

【０１１１】次いで、ｐ型ウエル領域２２とｎ型ドレイ
ン領域２３とを電気的に短絡させてると共にビット線
（ＢＬ）３０に接続し、また、ゲート電極２８をワード
線（ＷＬ）３１に接続すると共に、ｎ型ソース領域２４
をｐ型領域３６を介して同じくワード線（ＷＬ）３１に
接続して、強誘電体メモリセルが完成する。

【０１１２】図５（ｂ）参照この強誘電体メモリセルは、各ビット線（ＢＬ₀，ＢＬ
₁・・）を列選択トランジスタ３３及び接地電位に接続
された抵抗３５を介してセンス・アンプ３４に接続し、
また、各ワード線（ＷＬ₀，ＷＬ₁・・）を夫々接地電
位或いは１．６５Ｖ（Ｖ_CC／２）の電位を印加する行選
択手段に接続する。

【０１１３】なお、このセンス・アンプ３４は、第１及
び第２の実施の形態と同様に、強誘電体メモリセルの形
成工程と同時に形成したｐ型ウエル領域２２をベース領
域とし、ｎ型ドレイン領域２３及びｎ型ソース領域２４
をエミッタ領域及びコレクタ領域とするラテラルバイポ
ーラトランジスタとして形成する。

【０１１４】この場合、ｎ型ソース領域２４及びｐ型領
域３６とによって形成されるｐｎ接合が逆流防止ダイオ
ードとして作用し、ダイオードマトリクスアレイからな
るＰＲＯＭと同様に駆動できるので、駆動方法が簡素化
され、また、書込用信号線（Ｔ）用の別個の配線用スペ
ースが不要となるので集積度が向上する。

【０１１５】次に、同じく図５（ｂ）を参照して第３の
実施の形態の強誘電体メモリ装置の駆動方法を説明す
る。図５（ｂ）参照まず、データ“１”を書き込む際に、選択したビット線
（ＢＬ）に抵抗を介して接地電位を印加すると共に、選
択したワード線（ＷＬ）に電源電位Ｖ_CCを印加して選択
した強誘電体メモリセルがノーマリオンになるようにＰ
ＺＴ薄膜２７を分極してデータ“１”を書き込む。な
お、選択しないビット線（ＢＬ）及びワード線（ＷＬ）
に１．６５Ｖ（略Ｖ _CC／２）の第２電位を印加してお
く。

【０１１６】この様に情報の書き込みの際に、非選択の
ワード線（ＷＬ）及びビット線（ＢＬ）を第２電位（略
Ｖ_CC／２）にしておくので、図１０に示した従来の１Ｔ
ｒ型強誘電体メモリ装置のように、誤書き込み等の不安
定さを招くことがない。

【０１１７】次に、情報を読み出す場合には、選択した
ビット線（ＢＬ）を抵抗を介して接地電位にし、また、
選択したワード線（ＷＬ）に１．６５Ｖ（Ｖ_CC／２）の
第１電位を印加する。なお、この場合も、選択しないビ
ット線（ＢＬ）はフローティングにし、ワード線（Ｗ
Ｌ）を０Ｖにする。

【０１１８】この様に、読み出しの際に、非選択のビッ
ト線（ＢＬ）を浮遊にするが、ｎ型ソース領域２４には
逆流防止ダイオードとして作用するｐｎ接合を設けてい
るので非選択のｎ型ドレイン領域２３のｐｎ接合が順バ
イアスされることがなく、メモリセルとして確実に動作
することになる。

【０１１９】この第３の実施の形態の強誘電体メモリ装
置はノーマリオン型のメモリセルを用いるものであり、
逆流防止ダイオードと組み合わせることにより、ダイオ
ードマトリクスアレイ型のＰＲＯＭと同様に駆動するこ
とができ、また、例えば、０．３μｍルールで設計して
メモリセルサイズを２．０×１．０μｍとすることによ
って、１６Ｍｂｉｔの強誘電体メモリ装置のチップ面積
を８×４ｍｍにすることが可能となり、高集積度の高速
メインメモリ用の半導体記憶装置として用いることがで
きる。

【０１２０】なお、上記の第３の実施の形態の説明にお
いても、浮遊ゲートとしてのＰｔ膜２６を設けている
が、Ｐｔ膜２６を設けた方がその上に設けるＰＺＴ薄膜
２７の品質が向上するが、メモリセルをノーマリオフ型
にする必要がないので必ずしも必要なものではなく、Ｓ
ｉＯ₂膜２５の上にＰＺＴ薄膜２７を直接設けても良
い。

【０１２１】次に、図６及び図７を参照して、本発明の
第４の実施の形態の薄膜半導体層を用いた強誘電体メモ
リ装置を説明するが、周辺回路構成する薄膜トランジス
タは図面を簡単にするために図示しない。なお、図６
（ａ）は、メモリセルの要部断面図であり、図６（ｂ）
はメモリセルの平面パターンの概略的構成図であり、ま
た、図７は第４の実施の形態の強誘電体メモリセルの動
作特性の説明図である。

【０１２２】図６（ａ）参照まず、石英基板４１にスパッタリング法を用いて形成し
た厚さ１０００〜３０００Å、好適には２０００ÅのＳ
ｉＯ₂膜４２を介して、厚さ５００〜１５００Å、好適
には１０００ÅのＴｉ膜及び厚さ１５００〜３０００
Å、好適には２０００ÅのＰｔ膜を堆積させてパターニ
ングすることによって行選択線方向に延在するワード線
４３を形成すると共に、周辺回路を構成する薄膜トラン
ジスタのゲート電極を形成する。

【０１２３】次いで、全面に強誘電体膜としての厚さ１
０００Å〜７０００Å、好適には４０００ÅのＰＺＴ薄
膜、及び、浮遊ゲートとなる厚さ１５００Å〜３０００
Å、好適には２０００ÅのＰｔ膜を堆積させたのちパタ
ーニングすることによって、ＰＺＴ薄膜４４及び浮遊ゲ
ート４５を形成すると共に、周辺回路を構成する領域の
ＰＺＴ薄膜及びＰｔ膜を選択的に除去する。

【０１２４】次いで、全面にＳｉＯ₂膜等からなる厚さ
５００Å〜１５００Å、好適には１０００Åの絶縁膜を
堆積させたのち、その上に厚さ５００Å〜１５００Å、
好適には８００Åのアモルファスシリコン膜を堆積さ
せ、レーザ・アニールすることによってアモルファスシ
リコン膜を再結晶化し多結晶シリコン膜に変換する。

【０１２５】次いで、多結晶シリコン膜をパターニング
してミラー対象の一対のメモリセルを構成する島状の多
結晶シリコン膜４７を形成し、一方、周辺回路を形成す
る領域にはゲート絶縁膜上に薄膜トランジスタの能動領
域となる島状の多結晶シリコン膜を形成したのち、全面
にＡｌ膜を堆積させたのちパターニングすることによっ
て強誘電体メモリセルの書込用信号線となり、且つ、薄
膜トランジスタの基板電極となるＡｌ電極４８を形成す
る。

【０１２６】次いで、Ａｌ電極４８を陽極酸化してその
表面に陽極酸化膜４９を形成したのち、この陽極酸化膜
４９をサイドウォールとして利用してｐ型不純物を選択
的に導入して、強誘電体メモリセル側においては陽極酸
化膜４９に自己整合するｐ型ソース領域５０及びｐ型ド
レイン領域５１を形成し、一方、薄膜トランジスタ側に
おいてはｎ型不純物を導入して陽極酸化膜４９に自己整
合するｎ型ドレイン領域及びｎ型ソース領域を形成す
る。

【０１２７】次いで、全面にＰＣＶＤ法（プラズマＣＶ
Ｄ法）によりＳｉＯ₂膜５２を堆積し、電極形成のため
の開口部を形成したのち、全面にＷＳｉ等の導電膜を堆
積させたのちパターニングすることによってｐ型ソース
領域５０に接続するソース電極５４及びｐ型ドレイン領
域５１に接続するビット線５３となるドレイン電極を形
成し、一方、周辺回路においてもソース・ドレイン電極
を形成する。

【０１２８】次いで、全面にＰＧＳ膜５５を堆積させ
て、ソース電極５４との接触を取るための開口部を設け
たのち、再び、全面にＡｌ等の導電膜を堆積させたのち
パターニングすることによってｐ型ソース領域５０に接
続するドライブ線５６を形成する。

【０１２９】図６（ｂ）参照この強誘電体メモリセルは、ミラー対称に設けられてお
り、各ビット線（ＢＬ ₀，ＢＬ₁・・）５３には列選択
トランジスタ５７及び接地電位に接続された抵抗５８を
介してセンス・アンプ５９が接続されている。なお、こ
のセンス・アンプ５９は、強誘電体メモリセルの形成工
程と同時に形成したｎチャネル薄膜トランジスタを利用
して構成する。

【０１３０】また、第１の実施例と同様に、図示してい
ないもののＡｌ電極４８からなる各書込用信号線
（Ｔ₀，Ｔ₁・・）には、ビット線（ＢＬ₀，ＢＬ₁・
・）５３と同様に列選択手段が接続されており、さら
に、各ワード線（ＷＬ₀，ＷＬ₁・・）４３及び各ドラ
イブ線（Ｄ₀，Ｄ₁・・）５６には、夫々接地電位或い
は１．６５Ｖ（Ｖ_CC／２）の電位を印加する行選択手段
が接続されている。

【０１３１】この様に強誘電体メモリセルをアクティブ
マトリクス型液晶表示装置において製造技術が確立して
いる薄膜半導体層を利用して構成しているので、低コス
ト化が可能になり、また、ワード線（ＷＬ）を石英基板
４１側に設けているのでワード線（ＷＬ）用の別個の配
線用スペースが不要となり、集積度が向上する。

【０１３２】図７（ａ）及び（ｂ）参照図７（ａ）はｐチャネル型薄膜トランジスタからなる強
誘電体セルの動作特性の説明図であり、また、図７
（ｂ）は強誘電体薄膜内部の印加電界に対する分極の説
明図であり、第１の実施の形態のｎチャネル型ＭＩＳＦ
ＥＴを用いた強誘電体メモリセルの動作特性を左右反転
させたものと基本的に同等である。

【０１３３】この強誘電体メモリ装置の駆動方法を再び
図６（ｂ）を参照して説明する。図６（ｂ）参照まず、全てのビット線（ＢＬ）及びドライブ線（Ｄ）を
接地電位とし、全ての書込用信号線（Ｔ）に接地電位を
印加し、且つ、全てのワード線（ＷＬ）に電源電圧Ｖ_CC
を印加して強誘電体メモリセルを非導通とし、ＰＺＴ薄
膜４４を−Ｐｒ方向に分極反転させてデータ“０”に対
応させることによって、フローティングゲートトランジ
スタ型のフラッシュ・メモリと同様に全ての強誘電体メ
モリセルの情報を一括して消去する。

【０１３４】次に、データ“１”を書き込む際に、全て
のビット線（ＢＬ）及びドライブ線（Ｄ）に１．６５Ｖ
（Ｖ_CC／２）の第２電位を印加した状態で、選択した書
込用信号線Ｔに第３電位を印加すると共に、選択したワ
ード線（ＷＬ）に接地電位を印加して選択した強誘電体
メモリセルにデータ“１”を書き込む。なお、選択しな
い書込用信号線（Ｔ）及びワード線（ＷＬ）に１．６５
Ｖの第２電位を印加しておくので、書き込みデータが
“０”のセルに対するデータ“１”の書き込みは禁止さ
れる。

【０１３５】なお、この第３電位は、読み出し時にメモ
リセル出力が“１”になる様にＰＺＴ薄膜４４を＋Ｐｒ
方向に＋Ｐｒ^*だけ分極する電位であり、この＋Ｐｒ^*
だけ分極したメモリセルは読み出し電位を印加した場合
に導通する程度にしきい値（Ｖ_th）が低下したノーマリ
オフ状態になる。

【０１３６】この場合も、第３電位がトリミング可能に
なるように、多結晶シリコンフューズからなるトリミン
グ手段を設けた第３電位発生手段を強誘電体メモリ装置
を構成するチップ内に設けることにより、各チップ毎に
メモリセル特性に応じて第３電位を任意に設定できるの
で、読み出しマージンを改善することができる。

【０１３７】また、選択しない書込用信号線（Ｔ）及び
ワード線（ＷＬ）に１．６５Ｖの第２電位を印加してお
くので、書き込み時に選択しないメモリセルに誤って情
報が書き込まれることがないので、書き込み動作が安定
化する。

【０１３８】次に、情報を読み出す場合には、全ての書
込用信号線（Ｔ）を及び全てのドライブ線（Ｄ）を１．
６５Ｖの第２電位にした状態で、選択したビット線（Ｂ
Ｌ）を抵抗を介して接地電位にし、また、選択したワー
ド線（ＷＬ）に接地電位を印加する。なお、この場合、
選択しないビット線（ＢＬ）はフローティングにし、ワ
ード線（ＷＬ）を１．６５Ｖにする。

【０１３９】この場合、図１０に示した従来の１Ｔｒ型
強誘電体メモリ装置とは異なりプレート線に相当する書
込用信号線（Ｔ）に１．６５Ｖを印加し、非選択のビッ
ト線（ＢＬ）をフローティングにするので、ビット線
（ＢＬ）に接続する非選択のｐ型ドレイン領域５１のｐ
ｉ接合が順バイアスされることがなく、メモリセルとし
て確実に動作することになる。

【０１４０】また、第４の実施の形態の強誘電体メモリ
装置において別の読み出し方が可能である。即ち、全て
の書込用信号線（Ｔ）に１．６５Ｖ（Ｖ_CC／２）の第２
電位にすると共に、全てのドライブ線（Ｄ）を接地電位
にした状態で、選択したビット線（ＢＬ）を１．６５Ｖ
（Ｖ_CC／２）の第２電位を印加し、また、選択したワー
ド線（ＷＬ）に接地電位を印加する。なお、この場合、
選択しないビット線（ＢＬ）はフローティングにする。

【０１４１】この第４の実施の形態の強誘電体メモリ装
置は、０．５μｍルールで設計した場合、メモリセルの
サイズを１．５×３μｍにすることによって、１６Ｍｂ
ｉｔのメイン・メモリ用の半導体記憶装置を６×１２ｍ
ｍのチップ面積で実現することが可能になる。

【０１４２】なお、上記の第４の実施の形態の説明にお
いては、浮遊ゲート４５としてのＰｔ膜を設けており、
メモリセルを再現性良く低しきい値のノーマリオフ状態
にすることができるが、ＰＺＴ薄膜４４の形成後に動作
領域となる多結晶シリコン膜４７を形成しており、ＰＺ
Ｔ薄膜４４が素子のチャネル界面に影響を及ぼすことが
少ないので必ずしも必要なものではなく、ＰＺＴ薄膜４
４の上に絶縁膜４６を直接設けても良い。

【０１４３】次に、図８を参照して、本発明の第４の実
施の形態の変形例を説明する。なお、図８（ａ）は、ｎ
チャネル型メモリセル及び周辺回路を構成する薄膜トラ
ンジスタ（ＴＦＴ）の要部断面図であり、図８（ｂ）は
メモリセルの平面パターンの概略的構成図である。

【０１４４】図８（ａ）参照このｎチャネル型メモリセルは、第４の実施の形態にお
けるｉ型の多結晶シリコン膜４７をｐ^-型多結晶シリコ
ン膜６０に置き換え、メモリセル側においてＡｓ等のｎ
型不純物を導入してｎ型ソース領域６１及びｎ型ドレイ
ン領域６２を形成したものであり、その他の素子構成は
第４の実施の形態と実質的に同等である。

【０１４５】図８（ｂ）参照この強誘電体メモリセルも、ミラー対称に設けられてお
り、各ビット線（ＢＬ ₀，ＢＬ₁・・）には列選択トラ
ンジスタ５７及び１．６５Ｖの電位に接続された抵抗５
８を介してセンス・アンプ５９が接続されている。な
お、このセンス・アンプ５９も、強誘電体メモリセルの
形成工程と同時に形成したｎチャネル薄膜トランジスタ
を利用して構成するが、強誘電体メモリセルもｎチャネ
ル型であるので、第４の実施の形態に比べて製造工程が
簡素化される。

【０１４６】また、第４の実施例と同様に、図示してい
ないものの各書込用信号線（Ｔ₀，Ｔ₁・・）には、ビ
ット線（ＢＬ₀，ＢＬ₁・・）と同様に列選択手段が接
続されており、さらに、各ワード線（ＷＬ₀，ＷＬ₁・
・）及び各ドライブ線（Ｄ₀，Ｄ₁・・）には、夫々接
地電位或いは１．６５Ｖ（Ｖ_CC／２）の電位を印加する
行選択手段が接続されている。

【０１４７】まず、全てのビット線（ＢＬ）及びドライ
ブ線（Ｄ）を電源電位Ｖ_CCとし、全ての書込用信号線
（Ｔ）に電源電圧Ｖ_CCを印加し、且つ、全てのワード線
（ＷＬ）に接地電位を印加して強誘電体メモリセルを非
導通とし、全ての強誘電体メモリセルの情報を一括して
消去する。

【０１４８】次に、データ“１”を書き込む際には、全
てのビット線（ＢＬ）及びドライブ線（Ｄ）に１．６５
Ｖ（Ｖ_CC／２）の第２電位を印加した状態で、選択した
書込用信号線Ｔに接地電位を印加すると共に、選択した
ワード線（ＷＬ）に第３電位を印加して選択した強誘電
体メモリセルにデータ“１”を書き込む。なお、選択し
ない書込用信号線（Ｔ）及びワード線（ＷＬ）に１．６
５Ｖの第２電位を印加しておくので、書き込みデータが
“０”のセルに対するデータ“１”の書き込みは禁止さ
れる。

【０１４９】次に、情報を読み出す場合には、全ての書
込用信号線（Ｔ）を接地電位とし、全てのドライブ線
（Ｄ）を接地電位にした状態で、選択したビット線（Ｂ
Ｌ）を抵抗５８を介して１．６５Ｖ側にし、また、選択
したワード線（ＷＬ）に１．６５Ｖの第１電位を印加す
る。なお、この場合、選択しないビット線（ＢＬ）はフ
ローティングにし、選択しないワード線（ＷＬ）を接地
電位にする。

【０１５０】次に、図９を参照して、本発明の第５の実
施の形態である薄膜半導体層に逆流防止ダイオードを設
けたノーマリオン型の強誘電体メモリ装置を説明する。
なお、図９（ａ）は、メモリセルの要部断面図であり、
図９（ｂ）は強誘電体メモリ装置の概念的回路構成図で
ある。

【０１５１】図９（ａ）参照まず、石英基板４１にスパッタリング法を用いて形成し
た厚さ１０００〜３０００Å、好適には２０００ÅのＳ
ｉＯ₂膜４２を介して、厚さ５００〜１５００Å、好適
には１０００ÅのＴｉ膜及び厚さ１５００〜３０００
Å、好適には２０００ÅのＰｔ膜を堆積させてパターニ
ングすることによってゲート電極６３を形成する。

【０１５２】次いで、全面に強誘電体膜としての厚さ１
０００Å〜７０００Å、好適には４０００ÅのＰＺＴ薄
膜を堆積したのちゲート電極６３の一部が露出するよう
にパターニングしてＰＺＴ薄膜４４を形成し、次いで、
ＳｉＯ₂膜等からなる厚さ５００Å〜１５００Å、好適
には１０００Åの絶縁膜を堆積させたのちゲート電極６
３の一部を露出するようにパターニングして絶縁膜４６
を形成する。

【０１５３】次いで、全面に厚さ５００Å〜１５００
Å、好適には８００Åのアモルファスシリコン膜を堆積
させ、レーザ・アニールすることによってアモルファス
シリコン膜を再結晶化して真性の多結晶シリコン膜４７
に変換したのちパターニングし、次いで、図示しないマ
スクを用いてＢ等のｐ型不純物を導入してｐ型ソース領
域５０及びｐ型ドレイン領域５１を形成する。

【０１５４】次いで、図示しない新たなマスクを用いて
Ａｓ等のｎ型不純物を導入してｐ型ドレイン領域５１と
ｐｎ接合を形成するｎ⁺型領域６４を形成したのち、全
面に堆積させたＳｉＯ₂膜５２に設けた開口部を介して
ｎ⁺型領域６４に接続するワード線（ＷＬ）４３となる
Ａｌ電極６５を形成する。

【０１５５】次いで、ＰＳＧ等のカバー膜６６に設けた
コンタクトホールを介してｐ型ソース領域５０及び真性
の多結晶シリコン領域に接続するソース電極５４を設け
てビット線（ＢＬ）５３とする。なお、この場合にも、
第４の実施の形態と同様に周辺回路を構成するセンス・
アンプ等は強誘電体メモリセルの形成工程を利用して形
成する。

【０１５６】図９（ｂ）参照この強誘電体メモリセルは、各ビット線（ＢＬ₀，ＢＬ
₁・・）を列選択トランジスタ５７を介してセンス・ア
ンプ５９に接続し、また、各ワード線（ＷＬ₀，ＷＬ₁
・・）を夫々接地電位或いは１．６５Ｖ（Ｖ_CC／２）の
電位を印加する行選択トランジスタ６７に接続する。

【０１５７】この場合、ｐ型ドレイン領域５１及びｎ⁺
型領域６４とによって形成されるｐｎ接合が逆流防止ダ
イオードとして作用し、ダイオードマトリクスアレイか
らなるＰＲＯＭと同様に駆動できるので、駆動方法が簡
素化され、また、書込用信号線（Ｔ）用等の別個の配線
用スペースが不要となるので集積度が向上する。

【０１５８】まず、データ“１”を書き込む際に、選択
したビット線（ＢＬ）に電源電圧Ｖ _CCを印加すると共
に、選択したワード線（ＷＬ）に接地電位を印加して、
選択しないビット線（ＢＬ）及びワード線（ＷＬ）に
１．６５Ｖ（略Ｖ_CC／２）の第２電位を印加しておく。

【０１５９】また、データ“０”を書き込む際には、選
択したビット線（ＢＬ）に接地電位を印加すると共に、
選択したワード線（ＷＬ）に電源電位Ｖ_CCを印加して、
選択しないビット線（ＢＬ）及びワード線（ＷＬ）に
１．６５Ｖ（略Ｖ_CC／２）の第２電位を印加しておく。

【０１６０】この場合にも、非選択のワード線（ＷＬ）
及びビット線（ＢＬ）を第２電位（略Ｖ_CC／２）にして
おくので、図１０に示した従来の１Ｔｒ型強誘電体メモ
リ装置のように、誤書き込み等の不安定さを招くことが
ない。

【０１６１】次に、情報を読み出す場合には、選択した
ビット線（ＢＬ）に１．６５Ｖの電位を印加し、また、
選択したワード線（ＷＬ）を接地電位を印加し、選択し
ないビット線（ＢＬ）はフローティングにし、ワード線
（ＷＬ）を１．６５Ｖにする。

【０１６２】この様に、読み出しの際に、非選択のビッ
ト線（ＢＬ）を浮遊にするが、ｎ型ドレイン領域５１に
は逆流防止ダイオードとして作用するｐｎ接合を設けて
いるので非選択のｎ型ソース領域５０のｐｉ接合が順バ
イアスされることがなく、メモリセルとして確実に動作
することになる。

【０１６３】この第５の実施の形態の強誘電体メモリ装
置はノーマリオン型のメモリセルを用いるものであり、
逆流防止ダイオードと組み合わせることにより、ダイオ
ードマトリクスアレイ型のＰＲＯＭと同様に駆動するこ
とができ、高集積度の高速メインメモリ用の半導体記憶
装置として用いることができる。

【０１６４】上記の第５の実施の形態の説明において
は、ノーマリオン型のメモリセルであるので、Ｐｔ膜か
らなる浮遊ゲートを設けていないが、ＰＺＴ薄膜４４の
上にＰｔ膜を設けて浮遊ゲートを形成しても良い。

【０１６５】なお、上記の第１乃至第３の実施の形態の
説明においてはｎチャネル型のメモリセルを用いて説明
しているが、ｐチャネル型のメモリセルを用いても良い
ものであり、チャネルの導電型の変換に伴って各線に印
加する電位を第４の実施の形態のように変更する必要が
ある。

【０１６６】また、第４及び第５の実施の形態において
はワード線となるゲート電極を石英基板４１上に設けて
いるが、石英基板４１上に再結晶化多結晶シリコン膜を
設け、その上に絶縁膜４６、浮遊ゲート４５、ＰＺＴ薄
膜４４、及び、導電膜を順次堆積させパターニングする
ことによってゲート絶縁膜及びゲート電極を形成しても
良く、この場合の方が製造は困難になるが集積度は向上
する。

【０１６７】また、第４及び第５の実施の形態の説明に
おいては、基板として石英基板４１を用いておりその上
にＣＶＤ法によるＳｉＯ₂膜４２を設けているが、Ｓｉ
Ｏ₂膜４２は必ずしも必要なものではなく、また、基板
も石英基板に限られるものではなく、サファイア等の他
の絶縁基板を用いても良く、さらに、シリコン基板を熱
酸化して表面に酸化膜を設けた絶縁性基板を用いても良
いものであり、本明細書においてはこの様な各種の基板
を絶縁性基板という。

【０１６８】また、上記各実施の形態においては強誘電
体薄膜としてＰＺＴを用いているが、ＰＺＴに限られる
ものではなく、ＰＬＺＴ，ＢａＴｉＯ₃，ＰｂＴｉ
Ｏ₃，或いは、Ｂｉ₄Ｔｉ₃Ｏ₁₂等の他の強誘電体を用
いても良いものである。

【０１６９】また、上記各実施の形態においては、浮遊
ゲートとしてＰｔを用いているが、多結晶シリコンを用
いても良いものである。但し、多結晶シリコンを浮遊ゲ
ートとして用いる場合には、多結晶シリコン膜上に直接
ＰＺＴを堆積させることは困難であるので、多結晶シリ
コン膜上に、ＩｒＯ₂膜を介してＰＺＴを堆積すれば良
く、多結晶シリコンを浮遊ゲートとして用いることによ
り、ゲートＳｉＯ₂の界面状態が改善され、製造歩留り
や再現性が改善する（電子材料，ｐ２７〜３２，１９９
４年８月参照）。

【０１７０】また、上記各実施の形態においては半導体
としてシリコン基板或いは多結晶シリコン膜を設けてい
るが、シリコンに限られるものではなく、ＳｉＧｅ混晶
等の他のIV族半導体、或いは、ＧａＡｓ等のIII-Ｖ族化
合物半導体を用いても良いものである。

【０１７１】

【発明の効果】本発明によれば、メモリセルを強誘電体
ゲート絶縁膜を有する１個のＭＩＳＦＥＴで構成し、且
つ、余分な配線用スペースを必要としない接続構造に
し、また、書き込み時に誤書き込み生じない様なバイア
スを印加する駆動方法にしたので、集積度が向上すると
共に、駆動動作が安定で確実なメモリ動作が可能な１Ｔ
ｒ型強誘電体メモリ装置及びその駆動方法を提供するこ
とができる。

【図面の簡単な説明】

【図１】本発明の原理的構成の説明図である。

【図２】本発明の第１の実施の形態のセル構造の説明図
である。

【図３】本発明の第１の実施の形態の動作特性の説明図
である。

【図４】本発明の第２の実施の形態のセル構造の説明図
である。

【図５】本発明の第３の実施の形態の説明図である。

【図６】本発明の第４の実施の形態のセル構造の説明図
である。

【図７】本発明の第４の実施の形態の動作特性の説明図
である。

【図８】本発明の第４の実施の形態の変形例の説明図で
ある。

【図９】本発明の第５の実施の形態のセル構造の説明図
である。

【図１０】従来の１Ｔｒ型強誘電体メモリセルの説明図
である。

【図１１】従来のＭＦＩＳ型強誘電体メモリセル及びＭ
ＦＭＩＳ型強誘電体メモリセルの説明図である。

【符号の説明】

１半導体基板２ウエル領域３ソース・ドレイン領域４ソース・ドレイン領域５絶縁膜６浮遊ゲート７強誘電体膜８ゲート電極９書込用信号線１０ビット線１１ワード線１２ドライブ線２１ｎ型シリコン基板２２ｐ型ウエル領域２３ｎ型ドレイン領域２４ｎ型ソース領域２５ＳｉＯ₂膜２６Ｐｔ膜２７ＰＺＴ薄膜２８ゲート電極２９書込用信号線３０ビット線３１ワード線３２ドライブ線３３列選択トランジスタ３４センス・アンプ３５抵抗３６ｐ型領域３７行選択トランジスタ４１石英基板４２ＳｉＯ₂膜４３ワード線４４ＰＺＴ薄膜４５浮遊ゲート４６絶縁膜４７多結晶シリコン膜４８Ａｌ電極４９陽極酸化膜５０ｐ型ソース領域５１ｐ型ドレイン領域５２ＳｉＯ₂膜５３ビット線５４ソース電極５５ＰＳＧ膜５６ドライブ線５７列選択トランジスタ５８抵抗５９センス・アンプ６０ｐ^-型多結晶シリコン膜６１ｎ型ソース領域６２ｎ型ドレイン領域６３ゲート電極６４ｎ⁺型領域６５Ａｌ電極６６カバー膜６７行選択トランジスタ８１ｐ型ウエル領域８２ｎ⁺型ドレイン領域８３ｎ⁺型ソース領域８４強誘電体薄膜８５ゲート電極８６ビット線８７ワード線８８プレート線８９強誘電体メモリセル９０ワード選択デコーダ・ドライバ９１プレート選択デコーダ・ドライバ９２センス・アンプ９３基準線９４ＳｉＯ₂膜９５浮遊ゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/8247 29/788 29/792

Claims

【特許請求の範囲】

【請求項１】ゲート絶縁膜の一部に強誘電体膜を有す
る１個の電界効果トランジスタ型の強誘電体メモリセル
をマトリクス状に配列した強誘電体メモリ装置におい
て、ソース・ドレイン領域をビット線方向に伸びる共通
のウエル領域に設けると共に、前記ウエル領域を書込用
信号線とすることによって前記ビット線と同様に列選択
手段を設け、また、ゲート電極をワード線として行選択
手段を設け、さらに、前記ソース・ドレイン領域の一方
を前記ビット線に共通接続すると共に、前記ソース・ド
レイン領域の他方をワード線方向のドライブ線に共通接
続することを特徴とする強誘電体メモリ装置。
【請求項２】上記ゲート絶縁膜を、絶縁膜／浮遊ゲー
ト／強誘電体膜からなる積層構造で構成したことを特徴
とする請求項１記載の強誘電体メモリ装置。
【請求項３】上記強誘電体メモリセルに情報を書き込
む第３電位を、チップ毎にトリミング可能にするため
に、前記チップ内に多結晶半導体フューズを備えた第３
電位トリミング手段を設けたことを特徴とする請求項１
または２記載の強誘電体メモリ装置。
【請求項４】請求項１乃至３のいずれか１項に記載の
強誘電体メモリ装置の駆動方法において、上記全ての書
込用信号線に電源電圧を印加し、且つ、上記全てのゲー
ト電極を接地電位とし、また、上記ビット線と上記ドラ
イブ線を浮遊とすることによって、上記全ての強誘電体
メモリセルが非導通になるように分極してデータ“０”
に対応させることにより情報を消去することを特徴とす
る強誘電体メモリ装置の駆動方法。
【請求項５】請求項１乃至３のいずれか１項に記載の
強誘電体メモリ装置の駆動方法において、上記ビット線
と上記ドライブ線を第２電位とし、選択した上記書込用
信号線を接地電位にすると共に、選択した上記ワード線
を第３電位にし、且つ、非選択のワード線及び書込用信
号線を第２電位にすることによって、選択した上記強誘
電体メモリセルを読み出す際に前記強誘電体メモリセル
が導通するように分極してデータ“１”に対応させるこ
とにより情報を書き込むことを特徴とする強誘電体メモ
リ装置の駆動方法。
【請求項６】請求項１乃至３のいずれか１項に記載の
強誘電体メモリ装置の駆動方法において、上記書込用信
号線を接地電位にし、且つ、上記ドライブ線を第２電位
にし、選択した上記ワード線を第１電位にすると共に、
選択した上記ビット線を接地電位側にし、選択した上記
強誘電体メモリセルの導通・非導通を検知することによ
って前記誘電体メモリセルのデータを読み出すことを特
徴とする強誘電体メモリ装置の駆動方法。
【請求項７】請求項１乃至３のいずれか１項に記載の
強誘電体メモリ装置の駆動方法において、上記書込用信
号線と上記ドライブ線を接地電位にし、選択した上記ワ
ード線を第１電位にすると共に、選択した上記ビット線
を第２電位側にし、選択した上記強誘電体メモリセルの
導通・非導通を検知することによって上記誘電体メモリ
セルのデータを読み出すことを特徴とする強誘電体メモ
リ装置の駆動方法。
【請求項８】ゲート絶縁膜の一部に強誘電体膜を有す
る１個の電界効果トランジスタ型の強誘電体メモリセル
をマトリクス状に配列した強誘電体メモリ装置におい
て、前記各強誘電体メモリセルのソース・ドレイン領域
を独立の島状のウエル領域に設けると共に、前記ウエル
領域と前記ソース・ドレイン領域の一方を短絡させると
共にビット線に共通接続し、且つ、ゲート電極をワード
線として行選択手段を設け、さらに、前記ソース・ドレ
イン領域の他方をワード線方向のドライブ線に共通接続
することを特徴とする強誘電体メモリ装置。
【請求項９】上記ゲート絶縁膜を、絶縁膜／浮遊ゲー
ト／強誘電体膜からなる積層構造で構成したことを特徴
とする請求項８記載の強誘電体メモリ装置。
【請求項１０】上記強誘電体メモリセルに情報を書き
込む第３電位を、チップ毎にトリミング可能にするため
に、前記チップ内に多結晶半導体フューズを備えた第３
電位トリミング手段を設けたことを特徴とする請求項９
記載の強誘電体メモリ装置。
【請求項１１】請求項８乃至１０のいずれか１項に記
載の強誘電体メモリ装置の駆動方法において、上記全て
のビット線に電源電圧を印加し、且つ、上記全てのゲー
ト電極を接地電位とし、また、上記ドライブ線を浮遊と
することによって、上記全ての強誘電体メモリセルが非
導通になるように分極してデータ“０”に対応させるこ
とにより情報を消去することを特徴とする強誘電体メモ
リ装置の駆動方法。
【請求項１２】請求項８乃至１０のいずれか１項に記
載の強誘電体メモリ装置の駆動方法において、上記ドラ
イブ線を第２電位とし、選択した上記ビット線を接地電
位にすると共に、選択した上記ワード線を第３電位に
し、且つ、非選択のワード線及びビット線を第２電位に
することによって、選択した上記強誘電体メモリセルを
読み出す際に前記強誘電体メモリセルが導通するように
分極してデータ“１”に対応させることにより情報を書
き込むことを特徴とする強誘電体メモリ装置の駆動方
法。
【請求項１３】請求項８乃至１０のいずれか１項に記
載の強誘電体メモリ装置の駆動方法において、上記ドラ
イブ線を第２電位にし、選択した上記ワード線を第１電
位にすると共に、選択した上記ビット線を接地電位側に
し、選択した強誘電体メモリセルの導通・非導通を検知
することによって誘電体メモリセルのデータを読み出す
ことを特徴とする強誘電体メモリ装置の駆動方法。
【請求項１４】ゲート絶縁膜の一部に強誘電体膜を有
する１個の電界効果トランジスタ型の強誘電体メモリセ
ルをマトリクス状に配列した強誘電体メモリ装置におい
て、前記各強誘電体メモリセルのソース・ドレイン領域
を独立の島状のウエル領域に設けると共に、前記ウエル
領域と前記ソース・ドレイン領域の一方を短絡させると
共にビット線に共通接続し、また、ゲート電極をワード
線として行選択手段を設け、且つ、前記ソース・ドレイ
ン領域の他方に前記他方のソース・ドレイン領域とｐｎ
接合を形成する領域を設け、前記ｐｎ接合を形成する領
域を行選択手段に共通接続することを特徴とする強誘電
体メモリ装置。
【請求項１５】上記ゲート絶縁膜を、絶縁膜／浮遊ゲ
ート／強誘電体膜からなる積層構造で構成したことを特
徴とする請求項１４記載の強誘電体メモリ装置。
【請求項１６】請求項１４または１５に記載の強誘電
体メモリ装置の駆動方法において、選択した上記ビット
線を接地電位にすると共に、選択した上記ワード線を電
源電位にし、且つ、非選択のワード線及びビット線を第
２電位にすることによって、選択した上記強誘電体メモ
リセルを読み出す際に前記強誘電体メモリセルが導通す
るように分極してデータ“１”に対応させ、また、選択
した前記ワード線を接地電位にすると共に、選択した前
記ビット線を電源電位にし、且つ、非選択のワード線及
びビット線を第２電位にすることによって、選択した前
記強誘電体メモリセルを読み出す際に前記強誘電体メモ
リセルが非導通になるように分極してデータ“０”に対
応させることにより情報を書き込むことを特徴とする強
誘電体メモリ装置の駆動方法。
【請求項１７】請求項１４または１５に記載の強誘電
体メモリ装置の駆動方法において、選択した上記ワード
線を第１電位にすると共に、選択した上記ビット線を接
地電位側にし、選択した上記強誘電体メモリセルの導通
・非導通を検知することによって前記誘電体メモリセル
のデータを読み出すことを特徴とする強誘電体メモリ装
置の駆動方法。
【請求項１８】ゲート絶縁膜の一部に強誘電体膜を有
する１個の電界効果トランジスタ型の強誘電体メモリセ
ルをマトリクス状に配列した強誘電体メモリ装置におい
て、前記電界効果トランジスタがｐチャネル型薄膜トラ
ンジスタであり、前記薄膜トランジスタは、絶縁性基板
上に行方向に延在するゲート電極となるワード線、前記
ワード線上に設けられたゲート絶縁膜、前記ゲート絶縁
膜上に設けられた再結晶化多結晶半導体層、前記多結晶
半導体層に接続し前記ワード線と略直交する方向に延在
する書込用信号線、前記書込用信号線の両側の前記多結
晶半導体層に設けられたソース・ドレイン領域からな
り、前記ソース・ドレイン領域の一方をビット線に共通
接続すると共に、前記ソース・ドレイン領域の他方をワ
ード線方向のドライブ線に共通接続することを特徴とす
る強誘電体メモリ装置。
【請求項１９】上記ソース・ドレイン領域の端部が、
上記書込用信号線の表面に設けられた前記書込用信号線
の陽極酸化膜からなるサイドウォールの端部と自己整合
していることを特徴とする請求項１８記載の強誘電体メ
モリ装置。
【請求項２０】上記ゲート絶縁膜を、強誘電体膜／浮
遊ゲート／絶縁膜からなる積層構造で構成したことを特
徴とする請求項１８または１９記載の強誘電体メモリ装
置。
【請求項２１】上記強誘電体メモリセルに情報を書き
込む第３電位を、チップ毎にトリミング可能にするため
に、前記チップ内に多結晶半導体フューズを備えた第３
電位トリミング手段を設けたことを特徴とする請求項１
８乃至２０のいずれか１項に記載の強誘電体メモリ装
置。
【請求項２２】請求項１８乃至２１のいずれか１項に
記載の強誘電体メモリ装置の駆動方法において、上記全
ての書込用信号線に接地電圧を印加し、且つ、上記全て
のワード線を電源電位とし、また、上記全てのビット線
とドライブ線を接地電位にすることによって、上記全て
の強誘電体メモリセルが非導通になるように分極してデ
ータ“０”に対応させることにより情報を消去すること
を特徴とする強誘電体メモリ装置の駆動方法。
【請求項２３】請求項１８乃至２１のいずれか１項に
記載の強誘電体メモリ装置の駆動方法において、上記ビ
ット線と上記ドライブ線を第２電位とし、選択した上記
書込用信号線を第３電位にすると共に、選択した上記ワ
ード線を接地電位にし、且つ、非選択のワード線及び書
込用信号線を第２電位にすることによって、選択した上
記強誘電体メモリセルを読み出す際に前記強誘電体メモ
リセルが導通するように分極してデータ“１”に対応さ
せることにより情報を書き込むことを特徴とする強誘電
体メモリ装置の駆動方法。
【請求項２４】請求項１８乃至２１のいずれか１項に
記載の強誘電体メモリ装置の駆動方法において、上記全
ての書込用信号線及びドライブ線を第２電位にし、選択
した上記ワード線を接地電位にすると共に、選択した上
記ビット線を接地電位側にし、選択した上記強誘電体メ
モリセルの導通・非導通を検知することによって前記誘
電体メモリセルのデータを読み出すことを特徴とする強
誘電体メモリ装置の駆動方法。
【請求項２５】請求項１８乃至２１のいずれか１項に
記載の強誘電体メモリ装置の駆動方法において、上記全
ての書込用信号線を第２電位にすると共に、上記ドライ
ブ線を接地電位にし、選択した上記ワード線を接地電位
にすると共に、選択した上記ビット線を第２電位側に
し、選択した上記強誘電体メモリセルの導通・非導通を
検知することによって前記誘電体メモリセルのデータを
読み出すことを特徴とする強誘電体メモリ装置の駆動方
法。
【請求項２６】ゲート絶縁膜の一部に強誘電体膜を有
する１個の電界効果トランジスタ型の強誘電体メモリセ
ルをマトリクス状に配列した強誘電体メモリ装置におい
て、前記電界効果トランジスタがｐチャネル型薄膜トラ
ンジスタであり、前記薄膜トランジスタは、絶縁性基板
上にアレイ状に配列されたゲート電極、前記ゲート電極
の一部を残してその上に設けられたゲート絶縁膜、前記
ゲート絶縁膜及び前記ゲート電極線の一部上に設けられ
た再結晶化多結晶半導体層、前記多結晶半導体層にチャ
ネル領域を挟んで設けられたソース・ドレイン領域、及
び、前記ソース・ドレイン領域の一方とｐｎ接合を形成
し且つ前記ゲート電極の一部と電気的に接続するｎ型領
域からなり、前記ソース・ドレイン領域の他方と前記チ
ャネル領域とを短絡させると共にビット線に共通接続
し、且つ、前記ゲート電極を前記ｎ型領域を介してワー
ド線に共通接続することを特徴とする強誘電体メモリ装
置。
【請求項２７】上記ゲート絶縁膜を、強誘電体膜／浮
遊ゲート／絶縁膜からなる積層構造で構成したことを特
徴とする請求項２６記載の強誘電体メモリ装置。
【請求項２８】請求項２６または２７に記載された強
誘電体メモリ装置の駆動方法において、選択した上記ビ
ット線を電源電位にすると共に、選択した上記ワード線
を接地電位にし、且つ、非選択のワード線及びビット線
を第２電位にすることによって、選択した上記強誘電体
メモリセルを読み出す際に前記強誘電体メモリセルが導
通するように分極してデータ“１”に対応させ、また、
選択した前記ワード線を電源電位にすると共に、選択し
た前記ビット線を接地電位にし、且つ、非選択のワード
線及びビット線を第２電位にすることによって、選択し
た前記強誘電体メモリセルを読み出す際に前記強誘電体
メモリセルが非導通になるように分極してデータ“０”
に対応させることにより情報を書き込むことを特徴とす
る強誘電体メモリ装置の駆動方法。
【請求項２９】請求項２６または２７に記載された強
誘電体メモリ装置の駆動方法において、選択した上記ワ
ード線を接地電位側にすると共に、選択した上記ビット
線を第１電位にし、選択した上記強誘電体メモリセルの
導通・非導通を検知することによって前記誘電体メモリ
セルのデータを読み出すことを特徴とする強誘電体メモ
リ装置の駆動方法。