KR100265061B1 - 단일 트랜지스터형 강유전체 메모리의 데이터 라이팅방법 - Google Patents

단일 트랜지스터형 강유전체 메모리의 데이터 라이팅방법 Download PDF

Info

Publication number
KR100265061B1
KR100265061B1 KR1019970039342A KR19970039342A KR100265061B1 KR 100265061 B1 KR100265061 B1 KR 100265061B1 KR 1019970039342 A KR1019970039342 A KR 1019970039342A KR 19970039342 A KR19970039342 A KR 19970039342A KR 100265061 B1 KR100265061 B1 KR 100265061B1
Authority
KR
South Korea
Prior art keywords
voltage
electrode
strip
column
row
Prior art date
Application number
KR1019970039342A
Other languages
English (en)
Other versions
KR19980018769A (ko
Inventor
히로시 이시하라
아이스케 도꾸미츠
Original Assignee
기무라 츠토무
도오쿄 인스티튜드 오브 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 기무라 츠토무, 도오쿄 인스티튜드 오브 테크놀로지 filed Critical 기무라 츠토무
Publication of KR19980018769A publication Critical patent/KR19980018769A/ko
Application granted granted Critical
Publication of KR100265061B1 publication Critical patent/KR100265061B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)

Abstract

본 발명은 단일 트랜지스터형 강유전체 메모리에 데이타를 라이팅할때 셀간 간섭을 효율적으로 억제하기 위한 것이다.
V가 라이팅 전압일때, 스트립형 전도성 전극은 로우 전극이고, 그리고 반도체 스트립은 칼럼 전극이며, 이때 라이팅 방법은 V/3룰을 기초로한 제1단계와 제2단계를 포함한다. 제1단계에서 셀의 로우전극에 +V전압이 적용되는 것이 관찰될 때, 반면에 칼럼전극에는 0전압이 적용되고, 다른 로우전극에는 +V/3전압이 적용되고 다른 칼럼전극에는 +2/3V전압이 적용되며, 이때 제2단계에서 셀의 로우전극에 0전압이 적용되는 것이 관찰될때, 반면에 +V/3전압이 칼럼전극에 적용되고 다른 칼럼전극에는 0전압이 적용된다.
제1단계에서, 셀의 로우전극에 -V의 전압이 적용되는 것이 관찰될때, 반면에 칼럼전극에 0전압이 적용되고 다른 로우전극에는 -V/3전압이 적용되고 다른 칼럼전극에는 -2/3V전압이 적용되고, 이때 제2단계에서, 셀의 로우전극에 0전압이 적용되는 것이 관찰될때, 반면에 칼럼전극에는 -V/3전압이 적용되고 다른 로우전극에는 -V/3전압이 적용되며 다른 칼럼전극에는 0전압이 적용된다.

Description

단일 트랜지스터형 강유전체 메모리의 데이터 라이팅방법
본 발명은 단일 트랜지스터형 강유전체 메모리에 데이터를 라이팅하는 방법에 관한 것이다.
강유전체 재료를 사용하는 불휘발성 메모리는 일반적으로 노말 MOS트랜지스터와 셀 당 강유전체 캐패시터를 가진 단위셀 두개의 소자구조를 가지고 있다. 이러한 메모리는 저장된 정보를 리딩할때 정보(데이터)가 파괴되는(파괴 리딩의)결점이 있다.
더욱이 단위 셀당 두개의 양 플로루팅 게이트형 FET를 사용하는 EEPROM과 비교하여 플래쉬 메모리는 단위 셀당 단일 플로우팅 게이트형 FET를 사용하는 단일 트랜지스터형 불휘발성 메모리이다. 아무튼 플로우팅 게이트형 FET가 사용되는 경우에 데이터의 라이팅은 컴퓨터의 노말 동작 시간동안 이루어지지 않고, 플래쉬 메모리를 가지고, 각 셀당 말하자면 각 비트당 삭제는 불가능하다.
플래쉬 메모리는 상기 결점을 가지고 있지만, 단위 셀당 하나의 소자가 있을때 지역 효율성이 좋다. 본 발명에 의하면, 이 주제의 메모리는 이 단일 트랜지스터형 불휘발성 메모리와 후에 상세하게 설명되어질 단일 트랜지스터형 강유전체 메모리에 목적이 있다. 이 메모리와 종래 메모리사이의 가장 중요한 차이는 플래쉬 메모리의 단위 셀당 플로우팅 게이트형 FET를 라이팅하기 이전에 정보를 삭제하는 것이 요구되는 대신에 본 발명에 따른 강유전체형 FET는 삭제작업이 불필요하다는 것이다.
말하자면, 강유전체 필름의 분극에서 포화 현상이 이용되어 과도한 전하가 플로우팅 게이트형 FET에 주입되고,과도한 전하가 추출되는 플로우팅 게이트형 FET를 가진 것과 같은 문제는 일어나지 않는다.
본 발명의 주제인 메모리는 단일 트랜지스터형 강유전체 메모리는 DRAM과 다르고 또는 커패시터형 FRAM(강유전성 RAM)는 상기 커패시터가 셀내에 포함되지 않는다. 그러므로 메모리 소자의 축소는 스케일링 룰에 의존하는 것이 가능하다. 더욱이 후술하는 바와 같이 본 발명의 주제인 메모리 즉 단일 트랜지스터형 강유전성 메모리는 관통홀을 통하여 전극을 얻는 것이 불필요하므로서 고밀도의 이점이 있다. 그러므로 비취발성 특성에 부가하여 장차 고집적 저전력 소비메모리에 대한 호의적으로 기대된다.
본 구성요소의 메모리는 3개의 층구조를 가지는데 즉 바닥층의 단일결정반도체 박막의 그리고 완전하게 분리된 최상층의 전도성 전극과 스트립구조로 이루어 진다.
아무튼 라이팅 전압이 주변 회로로 부터 하나의 셀까지 인가되는 것이 관찰되면 라이팅 전압의 영향은 또한 상,하측의 스트립을 따라 다른 셀로 미치게 되며, 이로서 라이팅 시간에 셀사이에서 큰 상호간의 간섭이 일어나는 문제가 나타나게 된다.
그러므로 본 발명의 목적은 본 발명에 따른 단일 트랜지스터형 강유전체 메모리에서 메모리에 데이타를 라이팅하는 방법을 제공하는데 있고, 불휘발성과 고집적 능력 그리고 저전력 소비의 이점을 가지고 있으며, 이러한 방법을 통하여 라이팅하는 시간에 셀 상호간 간섭을 효율적으로 억제할 수 있게 된다.
제1도는 본 발명의 방법에 따른 단일 트랜지스터형 강유전체 메모리의 구조를 보인 단면도 및 평면도.
제2도는 본 발명의 방법에 따른 제1수순도와 제2수순도.
제3도는 여러 펄스 인가 방법을 위한 강유전체 박막(SrBi2Ta2oO9)의 분극 변화를 실험적인 예로서 도시한 것이다.
제4도는 제3도의 강유전체 박막(SrBi2Ta2oO9)의 전압과 분극의 히스터리시스 특성을 도시한 것이다.
제5도는 본 발명의 방법에 따른 단일 트랜지스터형 강유전체 메모리를 위한 등가회로를 도시한 것이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 절연기판 2 : 단일 결정 반도체 박막
3 : 강유전체 박막 4 : 스트립형 전도성 전극
상기 목적을 달성하기 위한 본 발명은 절연 기판상에 칼럼 방향으로 상호 평행하게 스트립형 pnp 또는 npn구조의 복수의 단일 결정 반도체 박막과, 최소한 반도체 스트립구조를도포하기 위하여 증착된 강유전체 박막과, 복수의 스트립형 반도체 박막에 대략 수직한 방향에서 강유전체 박막의 최상위에 증착된 복수의 상호평행한 스트립형 전도성 전극과, 반도체 스트립의 교차점에서 형성된 상기 트랜지스터와 각각의 단일 메모리셀로서 스트립형 전도성 전극과 이때 V가 라이팅 전압이며, 상기 스트립형 전도성 전극은 로우배열 전극이고 상기 반도체 스트립은 칼럼 배열 전극을 구비하는 단일 트랜지스터형 강유전체 메모리에 데이터의 라이팅에 있어서, 상기 라이팅 방법은 제1공정과 V/3룰을 토대로 한 계속적인 제2공정을 포함하고 상기 제1공정에서 +V의 전압이 주목되는 상기 셀의 로우 전극에 적용되며, 반면에 0의 전압은 칼럼 전극에 적용되고 그리고 +V/3의 전압은 다른 로우 전극에 적용되고 +2/3V의 전압은 다른 칼럼 전극에 적용되며 그때 상기 2공정에서 0의 전압은 주목되는 상기 셀의 로우 전극에 적용되며, 반면에 +V/3의 전압은 칼럼 전극에 적용되며 +V/3의 전압은 다른 로우 전극에 적용되며, 0의 전압은 다른 칼럼 전극에 적용되며 상기 제1공정에서 -V의 전압이 주목되는 상기 셀의 로우 전극에 적용되고, 반면에 0의 전압은 칼럼 전극에 적용되며 -V/3의 전압은 다른 로우 전극에 적용되며 -2/3V의 전압은 다른 칼럼 전극에 적용되며, 그때 상기 2공정에서 0의 전압은 주목되는 상기 셀의 로우 전극에 적용되며 반면에 -V/3의 전압은 칼럼 전극에 적용되며 -V/3의 전압은 다른 로우 전극에 적용되고 0의 전압은 다른 칼럼 전극에 적용되는 것을 포함하는 단일 트랜지스터형 강유전체 메모리의 데이타 라이팅방법에 특징이 있다.
본 발명에 따른 단일 트랜지스터형 강유전체 메모리에 데이타를 라이팅하는 방법을 적용하면 효율적으로 셀간 간섭을 억제하면서 수행될 수 있게 된다. 그러므로 이 메모리의 이점은 더욱 효율적으로 이용될 수 있을 것이다.
아래의 그림을 참조하여 본 발명의 실시예를 상세히 설명하겠다.
제1도는 본 발명의 방법에 따른 단일 트랜지스터형 강유전체 메모리의 구조를 보인 단면도및 평면도이다.
제1도에서 복수의 단일 결정 반도체 박막(2)는 횡방향에서 npn순차 구조를 가지고 예로서 상호 평행하게 스트립 구조에서 형성된 실리콘 단일 결정 박막을 가진절연 기판(1)상에 종 방향으로 형성되어 진다. 강유전체 박막(3)은 적어도 반도체 스트립 구조를 도포하기 위해 이 박막(2)의 최상부에 증착되어 진다.
더욱이 복수의 상호 평행한 스트립형 전도성 전극(4)(예를 들어 메탈 전극)은 복수의 스트립형 반도체 박막(2)에 대략 수직한 방향에서 이 층의 최상위에 증착되어 진다. 반도체 스트립의 교차점과 전도성 전극에 형성된 트랜지스터는 반대측 n지역은 소스와 드레이며, 반면에 중간의 p지역은 채널들이다. 더욱이 종방향의 트랜지스터는 소스와 드레인지역이 반도체 스트립으로서 연결되어 지므로 인해 모두 평행하게 연결되어 진다.
단일 트랜지스터형 강유전체 메모리로서 언급되는 이 구성 요소의 구조는 예를 들어 일본 특허 공보 NO. 7-31705(자기 학습형 적합(Sum of product)연산 회로소자 및 회로)에 공지되어 있다.
이러한 구조로서 전계효과 트랜지스터는 게이트 인슐레이터로 사용되어 지는 강유전체 박막3을 가지고 형성되어 진다. 이러한 구조가 사용되어 질때, 그때 포지티브 전압이 예를 들어 워드 라인에 인가되면 즉 말하자면, 스트립형 전도성 전극4사 상위측에 형성되고 네거티브 전압이 실리콘 스트립에 인가되거나 혹은 교대로 전압이 청구항 제1항의 제1절차에 일치하게 인가되면 그때 큰 전위차는 단지 교차점에 위치한 상기 강유전체 박막에만 인가된다. 그러므로 데이타의 선택적인 라이팅이 가능하게 된다. 이것은 비록 전위차가 강유전체 박막에 큰 전위차가 인가되므로서 제거되더라도 잔존 분극에 일치하는 전하가 반도체 표면상에 남게 되기 때문이며 그러므로 데이타는 기입 상태를 이루게 된다.
만약 스트립형 전극(4)측에 인가된 네거티브 전압V가 선택적인 라이팅을 가지고 데이타1에 일치하도록 만들어진다면, 그리고 반대의 극성이 데이타0에 일치하도록 만들어진다면, 그때 디지털 데이타 라이팅이 가능하게 된다. 더욱이 데이터를 리딩하는데 있어서 상기 메모리의 선택된 셀에 일치하는 강유전체 박막의 최상부상에 스트립형 전도성 박막은 게이트 전극으로 만들어지며 그리고 전압(V)에 비해 비교적 낮은 전압이 아 게이트 전극에 인가되며, 그리고 전압은 바닥 npn반도체 결정의 소스와 드레인사이에 주변 회로로부터 인가된다.
만약 이때 드레인 전류 유동이 상기 주변회로로 부터 읽혀진다면 0과 1의 데이타는 그것의 읽혀질 수 있는 크기에 달려 있다. 이러한 리딩 동작을 수행하기 위하여, 트랜지스터의 구조와 강유전체 박막의 분극은 라이팅 타임0에 맞추어질 것이고 트랜지스터에 대한 임계전압은 충분히 높아지며 반면에 라이팅 타임1에서는 충분히 낮아지게 된다.
다음은 이러한 구조의 강유전체 메모리에 라이팅할때 효율적으로 셀간 간섭을 제어하기 위하여 본 발명의 클레임에서 나타난 바와 같이 제1단계와 즉시 뒤따르는 제2단계를 제2(a)도와 제2(b)도를 참조하여 설명한다.
본 발명의 방법에 따른 비휘발성 메모리를 라이팅하는 제1예는 다음 단계를 기초로 한다.
전압V는 선택된 워드라인(4)에 적용되고 반면에 전압V/3는 비선택 워드라인(4)에 적용된다. 더욱이 전압(0)는 선택된 실리콘 스트립(2)에 적용되며, 반면에 전압 2V/3은 비선택 실리콘 스트립(2)에 적용된다. 결과적으로 제2(a)도에 도시된 바와 같이 V의 전위차는 단지 선택된 셀의 게이트 절연기(강유전체층)에서 일어나고 반면에 +V/3 또는 -V/3의 전위차는 모든 다른 셀의 게이트 절연기에서 일어난다.
그러므로 이 차이에 기인하여 선택적인 분극의 제어는 가능하게 된다. 정보의 라이팅을 가짐으로서 FET의 임계전압이 변화하고 그때 리딩을 위한 적당한 게이트 전압은 드레인 전류의 존재를 탐지하기 위해 적용될 수 있고 일단 라이트된 정보는 리딩시간에 손실되지 않는다. 상술한 것은 제1단계에 해당된다.
제2(a)도에서 도시된 바와 같이 상기 전압을 적용하여 라이팅을 수행한 즉시 제2(b)도에서 도시된 바와 같이 전압이 적용된다면, 그때 선택되지 않은 셀을 가진 +V/3의 전압은 라이팅시간에 -V/3의 전압이 되기 쉬운 셀에 적용되어 진다. 결과적으로 라이팅동안에 셀간 상호 간섭은 상당히 축소되어 진다. 상술한 것은 제2단계에 해당된다.
여기에서 주목하여야 할 점은 라이팅셀보다 다른 셀을 가졌을때 즉 라이팅을 위해 선택된 셀의 라인과 칼럼에서, 제1단계에서 V/3전압이 로우방향에서 적용되고 제2단계에서 0의 전압이 적용되고 그러므로 거기에는 완전한 취소가 존재하지 않는다.
더구나 제2단계에서 칼럼방향을 가진 0의 전압은 제1단계의V/3전압에 관련하여 적용되고 그러므로 거기에는 다시 완전한 취소가 존재하지 않는다.
그러나 전체 셀숫자가 예를 들어 500×500인 경우에, 적절한 셀숫자는 대략 전체 셀숫자의 1/250정도로 낮을 가능성이 있다. 더구나 이후에 주어진 실험적인 결과로 부터 명백하게 되겠지만, 상당한 상호간섭은 V전압을 가진 라이팅후에 라이팅전압이 계속적으로 역방향에서 대부분의 -V/3의 간섭전압에 지배받기 쉬운 지역에서 일어난다. 그러므로 상기 메모리가 랜덤 억세스 동작을 수행한다고 생각하면, 그때 이 전체는 문제가 되지 않는다.
전술한 예를 가지고, 라이팅은 포지티브V를 가지고 이루어진다. 그러나 이것은 네거티브-V를 가지고 이루어질 수 있다. 이 경우에 상기 전압에 대한 신호는 제1단계에서 적용되고 제2단계에서 역전된다.
제1단계와 제2단계에 의해 라이팅시간에 셀간 상호간섭을 크게 줄일 수 있다는 실험적인 설명은 제3도에서 예시된다. 제3도는 +V 펄스를 후술되는 실험적인 샘플에 적용하여 라이팅에 영향을 준 후 강유전체 박막의 분극변화의 크기를 나타내는데, 이는 본 발명에 따른 강유전체 메모리의 하나의 셀과 동등하다.
제3(a)도는 단지 포지티브 간섭 펄스(-V/3)가 적용되는 경우에 관한 것이다. 제3(b)도는 포지티브 펄스(+V/3)와 네거티브 펄스(-V/3)가 선택적으로 적용되는 경우에 관한 것이며, 반면에 제3(c)도는 단지 네거티브 펄스(-V/3)가 적용되는 경우이다.
본 발명에 따른 라이팅 방법이 도시된 제2(a)도와 제2(b)도를 가지고 셀의 대다수는 제3(b)도의 실험적인 결과에 일치한다.
따라서, 이 실험적인 결과는 만약 본 발명의 라이팅방법이 사용되어 진다면 그때 정보를 가지고 라이트된 선택된 셀의 강유전체 게이트 절연기를 가지고, 만약이 셀이 연속적으로 선택되지 않는다면, 그때 다른 셀에 대하여 1010라이팅 동작을 수행한 후에 분극의 약 80%는 유지된다는 보여준다.
수직축 값이 50%가 되었을때 라이트된 데이타의 0과 1의 판단이 불가능하다는 것을 고려하면, 그때 본 발명은 라이팅시간에 셀간 간섭을 효율적으로 억제한다고 결론 지을 수 있다.
제3도에서 수직축이 분극전하(Pr/pro; Pro가 초기값)에서 변화의 양을 나타내는 동안 수평축은 적용된 펄스의 수를 나타낸다. 여기에서 사용되는 샘플은 이하에서 설명되는 MFM(금속/강유전체막/금속)커패시터이었다. 약 250nm SrBi2Ta2O9막은 솔-겔(sol-gel)방법을 사용하는 Pt/Ti/si02/Si기판상에 증착되어 진다. 이 기판은 기판상에 형성된 SiO2를 가진 실리콘단결정과 보다 낮은 전극으로서 이것의 최상부에 텅스텐 전극상에 백금이다. 200㎛ 지름의 백금 전극은 최상부 전극으로 사용되어 SrBi2Ta2O9의 강유전체코팅은 상위 백금전극을 형성하기 전과 후 모두에서 30분동안 750℃의 열처리를 받게 된다. 제4도는 상기 막에 대한 유전체 히스테리시스곡선의 특성을도시한 것이다. 샘플에 적용된 실험적인 펄스V는 1.5볼트이다. 계속적으로, V/3는 0.5볼트이고 펄스폭은 3㎲이다.
본 발명은 일실시예와 관련하여 상술되어 졌다. 그러나 본 발명은 이 실시예에 한정되지 않으며, 클레임에서 나타난 바와 같은 본 발명의 범위내에서 여러 변형과 변화가 가능하다는 것이 분명해질 것이다. 예를 들어 기술된 실시예는 단일결정반도체 박막으로서 실리콘 단일결정 박막에 관한 것이다. 그러나 GaAs와 같은 다른 반도체의 단일결정 박막 InSb 또한 사용될 수 있다. 더욱이 강유전체 박막에 대한 기술은 SrBi2Ta2O9의 필름에 관한 것이다. 아무튼 강유전체 특성을 나타내는 다른 박막 역시 사용되어 질 것이다.
이상에서의 상세한 설명으로부터 명백하게된 것과 같이 단일 트랜지스터형 강유전체 메모리에 데이타를 라이팅하는 방법을 적용함에 의해 라이팅시간동안 셀간 간섭은 효율적으로 억제될 수 있다. 그러므로 고집적과 저전력 소비의 여러 우수한 특성을 갖춘 고품질 비휘발성 메모리가 제공될 수 있다.
본 발명에 따른 단일 트랜지스터형 강유전체 메모리에 데이터를 라이팅하는 방법은 불휘발성과 고집적 능력 그리고 저전력 소비의 이점을 가지고 있으며, 이러한 방법을 통하여 라이팅하는 시간에 셀 상호간 간섭을 효율적으로 억제할 수 있게된다.

Claims (3)

  1. 절연 기판상에 칼럼 방향으로 상호 평행하게 스트립형 pnp 또는 npn구조의 복수의 단일 결정 반도체 박막과 최소한 반도체 스트립구조를 도포하기 위하여 증착된 강유전체 박막과, 복수의 스트립형 반도체 박막에 대략 수직한 방향에서 강유전체 박막의 최상위에 증착된 복수의 상호평행한 스트립형 전도성 전극과, 반도체 스트립의 교차점에서 형성된 상기 트랜지스터와 각각의 단일 메모리셀로서 스트립형 전동성 전극과 이때 V가 라이팅 전압이며, 상기 스트립형 전도성 전극은 로우 배열 전극이고, 상기 반도체 스트립은 칼럼 배열 전극을 구비하는 단일 트랜지스터형 강유전체 메모리에 데이터의 라이팅에 있어서, 상기 라이팅 방법은 제1공정과 V/3룰을 토대로 한 계속적인 제2공정을 포함하고, 상기 제1공정에서 +V의 전압이 주목되는 상기 셀의 로우 전극에 적용되며, 반면에 0의 전압은 칼럼 전극에 적용되고 그리고 +V/3의 전압은 다른 로우 전극에 적용되고 +2/3V의 전압은 다른 칼럼 전극에 적용되며 그때 상기 2공정에서 0의 전압은 주목되는 상기 셀의 로우 전극에 적용되며, 반면에 +V/3의 전압은 칼럼 전극에 적용되며 +V/3의 전압은 다른 로우 전극에 적용되며, 0의 전압은 다른 칼럼 전극에 적용되며 상기 제1공정에서 -V의 전압이 주목되는 상기 셀의 로우 전극에 적용되고, 반면에 0의 전압은 칼럼 전극에 적용되며 -V/3의 전압은 다른 로우 전극에 적용되며 -2/3V의 전압은 다른 칼럼 전극에 적용되며, 그때 상기 2공정에서 0의 전압은 주목되는 상기 셀의 로우 전극에 적용되며 반면에 -V/3의 전압은 칼럼 전극에 적용되며 -V/3의 전압은 다른 로우 전극에 적용되고 0의 전압은 다른 칼럼 전극에 적용되는 것을 포함하는 단일 트랜지스터형 강유전체 메모리의 데이타 라이팅방법.
  2. 제1항에 있어서, 상기 단일 결정 반도체 박막은 실리콘 결정 박막인 것을 특징으로 하는 단일트랜지스터형 강유전체 메모리에 데이타를 전송하는 방법.
  3. 제1항 또는 제2항에 있어서, 상기 스트립형 전도성 전극은 스트립형 메탈 전극인 것을 특징으로 하는 단일 트랜지스터형 강유전체 메모리에 데이타를 전송하는 방법.
KR1019970039342A 1996-08-20 1997-08-19 단일 트랜지스터형 강유전체 메모리의 데이터 라이팅방법 KR100265061B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP8-218,215 1996-08-20
JP8218215A JP2838196B2 (ja) 1996-08-20 1996-08-20 単一トランジスタ型強誘電体メモリへのデータ書込み方法

Publications (2)

Publication Number Publication Date
KR19980018769A KR19980018769A (ko) 1998-06-05
KR100265061B1 true KR100265061B1 (ko) 2000-10-02

Family

ID=16716427

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970039342A KR100265061B1 (ko) 1996-08-20 1997-08-19 단일 트랜지스터형 강유전체 메모리의 데이터 라이팅방법

Country Status (6)

Country Link
US (1) US5822239A (ko)
EP (1) EP0827153B1 (ko)
JP (1) JP2838196B2 (ko)
KR (1) KR100265061B1 (ko)
DE (1) DE69716844T2 (ko)
TW (1) TW343334B (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100243294B1 (ko) * 1997-06-09 2000-02-01 윤종용 반도체장치의 강유전체 메모리 셀 및 어레이
US6067244A (en) * 1997-10-14 2000-05-23 Yale University Ferroelectric dynamic random access memory
EP1031989B1 (en) * 1997-11-14 2006-02-08 Rohm Co., Ltd. Semiconductor memory and method for accessing semiconductor memory
DE19913571C2 (de) * 1999-03-25 2002-11-07 Infineon Technologies Ag Integrierter Speicher mit Speicherzellen, die je einen ferroelektrischen Speichertransistor aufweisen
US6255122B1 (en) 1999-04-27 2001-07-03 International Business Machines Corporation Amorphous dielectric capacitors on silicon
US6388285B1 (en) 1999-06-04 2002-05-14 International Business Machines Corporation Feram cell with internal oxygen source and method of oxygen release
JP3390704B2 (ja) * 1999-08-26 2003-03-31 株式会社半導体理工学研究センター 強誘電体不揮発性メモリ
JP3956190B2 (ja) * 2000-01-28 2007-08-08 セイコーエプソン株式会社 強誘電体キャパシタアレイ及び強誘電体メモリの製造方法
WO2002082510A1 (en) * 2000-08-24 2002-10-17 Cova Technologies Incorporated Single transistor rare earth manganite ferroelectric nonvolatile memory cell
US20020164850A1 (en) 2001-03-02 2002-11-07 Gnadinger Alfred P. Single transistor rare earth manganite ferroelectric nonvolatile memory cell
JP4024166B2 (ja) 2002-03-20 2007-12-19 三洋電機株式会社 強誘電体メモリ
JP4373647B2 (ja) 2002-06-19 2009-11-25 独立行政法人産業技術総合研究所 強誘電体不揮発性記憶装置及びその駆動方法
US7066088B2 (en) * 2002-07-31 2006-06-27 Day International, Inc. Variable cut-off offset press system and method of operation
US6825517B2 (en) * 2002-08-28 2004-11-30 Cova Technologies, Inc. Ferroelectric transistor with enhanced data retention
US6714435B1 (en) * 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6888736B2 (en) 2002-09-19 2005-05-03 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
KR100529989B1 (ko) * 2003-03-07 2005-11-22 산요덴키가부시키가이샤 메모리
JP3970259B2 (ja) * 2003-09-11 2007-09-05 三洋電機株式会社 メモリ
WO2007044034A2 (en) * 2004-12-06 2007-04-19 President And Fellows Of Harvard College Nanoscale wire-based data storage
KR100702840B1 (ko) * 2005-07-13 2007-04-03 삼성전자주식회사 강유전체 메모리 장치 및 그에 따른 라이팅 구간 제어방법
US8164941B2 (en) * 2006-12-27 2012-04-24 Hynix Semiconductor Inc. Semiconductor memory device with ferroelectric device and refresh method thereof
JP2008276934A (ja) * 2008-06-27 2008-11-13 Seiko Epson Corp 強誘電体記憶装置及びその駆動方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3002182A (en) * 1956-12-10 1961-09-26 Bell Telephone Labor Inc Ferroelectric storage circuits and methods
US4571585A (en) * 1983-03-17 1986-02-18 General Electric Company Matrix addressing of cholesteric liquid crystal display
JPH0731705B2 (ja) * 1992-08-24 1995-04-10 東京工業大学長 自己学習型積和演算回路素子及び回路
US5666305A (en) * 1993-03-29 1997-09-09 Olympus Optical Co., Ltd. Method of driving ferroelectric gate transistor memory cell
JPH0731705A (ja) * 1993-07-20 1995-02-03 Shoei Koken:Kk スキューバダイビング練習場
JPH0745794A (ja) * 1993-07-26 1995-02-14 Olympus Optical Co Ltd 強誘電体メモリの駆動方法

Also Published As

Publication number Publication date
TW343334B (en) 1998-10-21
KR19980018769A (ko) 1998-06-05
JPH1064255A (ja) 1998-03-06
US5822239A (en) 1998-10-13
EP0827153A2 (en) 1998-03-04
EP0827153B1 (en) 2002-11-06
DE69716844T2 (de) 2003-09-04
JP2838196B2 (ja) 1998-12-16
DE69716844D1 (de) 2002-12-12
EP0827153A3 (en) 1998-07-22

Similar Documents

Publication Publication Date Title
KR100265061B1 (ko) 단일 트랜지스터형 강유전체 메모리의 데이터 라이팅방법
US5978253A (en) Methods of operating integrated circuit memory devices having nonvolatile single transistor unit cells therein
US6370056B1 (en) Ferroelectric memory and method of operating same
KR100663310B1 (ko) 불휘발성 메모리
US5723885A (en) Semiconductor device including a ferroelectric film and control method thereof
US5768185A (en) Non-volatile semiconductor memory of a metal ferroelectric field effect transistor
US7167386B2 (en) Ferroelectric memory and operating method therefor
JP2982692B2 (ja) 不揮発性半導体メモリ装置およびその駆動方法
US6094369A (en) Ferroelectric nonvolatile memory element having capacitors of same dielectric constant and method thereof
US6392920B2 (en) Nonvolatile memory and its driving method
KR100261221B1 (ko) 단일 트랜지스터 셀 및 이를 제조하는 방법 및 이 소자로 구성된 메모리 회로와 이를 구동하는 방법
KR20010082665A (ko) 반도체 기억장치, 그 구동방법 및 그 제조방법
JP2000340759A (ja) 不揮発性半導体メモリおよびその駆動方法
KR100745938B1 (ko) 강유전체 메모리 및 그 동작 방법
JP2001168296A (ja) 不揮発性記憶装置およびその駆動方法
JP3131340B2 (ja) 強誘電体記憶素子
US6771530B2 (en) Semiconductor memory and method for driving the same
JP2001308286A (ja) 半導体装置及びその駆動方法
JP3144597B2 (ja) 強誘電体不揮発性メモリの構造および製造方法
JPH0982905A (ja) 強誘電体メモリ装置及びその駆動方法
JPH07161854A (ja) 不揮発性メモリ
KR20240095043A (ko) 비휘발성 메모리 장치 및 이의 동작 방법
KR100479293B1 (ko) 메모리 셀 배열
JPH0878549A (ja) 不揮発性半導体記憶装置並びにその使用方法及び製造方法
JP2002324394A (ja) 強誘電体トランジスタ型不揮発性記憶素子の駆動方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090519

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee