CN1527321B - 存储器 - Google Patents

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Abstract

本发明提供一种存储器，包括：多条位线；多条字线，与所述多条位线交叉配置；多个第一存储部件，各自连接在多个位线和多个字线之交叉点，保持第一数据或第二数据，第一数据为“0”或“1”中的一个，第二数据为“0”或“1”中的另一个，通过对选择的所述字线上连接的选择的所述多个第一存储部件之一进行的读取动作和多个电压施加动作组成的再写入动作，在全部的非选择的第一存储部件和选择的第一存储部件中存储有第一数据的选择的第一存储部件上，将提供第一方向的第一电场的第一电压脉冲和提供与第一方向相反的第二方向的第二电场的第二电压脉冲分别施加相同的次数，或者在全部的选择的第一存储部件存储有第一数据的情况下，不施加电压脉冲。

Description

存储器 
技术领域
本发明涉及存储器，特别涉及具有电容部件和电阻部件的存储器。 
背景技术
以往，提出了减轻由一晶体管方式的铁电存储器的非选择单元产生的干扰现象的方法。减轻这种干扰现象的方法例如公开于(日本)特开平10-64255号公报。在该特开平10-64255号公报的数据写入工序中，首先，作为第一步骤，在选择单元的字线上施加+V，在除此以外的字线上施加1/3V，在选择单元的位线上施加0V，在除此以外的位线上施加2/3V的电压。接着，作为第二步骤，在选择单元的字线上施加0V，在除此以外的字线上施加1/3V，在选择单元的位线上施加1/3V，在除此以外的位线上施加0V的电压。此外，在上述第一步骤中，在选择单元的字线上施加-V，在除此以外的字线上施加-1/3V，在选择单元的位线上施加0V，在除此以外的位线上施加-2/3V的情况下，在继续该步骤进行的第二步骤中，在选择单元的字线上施加0V，在除此以外的字线上施加-1/3V，在选择单元的位线上施加-1/3V，在除此以外的位线上施加0V。由此，在非选择单元的大部分单元中，通过第一步骤和第二步骤，因为每次施加极性不同的1/3V的电压，所以可以大幅度降低数据写入时的干扰现象。 
但是，在上述特开平10-64255号公报中公开的技术中，在非选择单元中，有关将选择单元和字线及位线共用的存储单元，在第二步骤中不施加电压，所以存在不能避免这些单元的干扰现象的问题。此外，在上述特开平10-64255号公报中，完全没有记载有关降低读取时的干扰现象的方法。 
发明内容
本发明是用于解决上述课题的发明，本发明的一个目的在于，提供可抑制干扰现象的存储器。
为了实现上述目的，本发明第一方案的存储器包括：位线；字线，与位线交叉配置；以及第一存储部件，连接在位线和字线之间，保持第一数据或第二数据；其中，通过对选择的字线上连接的选择第一存储部件进行的读取动作和多个动作组成的再写入动作，至少在选择第一存储部件以外的作为第一存储部件的非选择第一存储部件上，将提供第一方向电场的电压脉冲和提供与第一方向相反方向电场的电压脉冲分别实质上施加相同的次数，或实质上不施加电压脉冲。 
在第1方案的存储器中，如上述那样，通过读取动作和再写入动作，至少在选择字线以外的字线上连接的所有第一存储部件上，将提供第一方向电场的电压脉冲和提供与第一方向相反方向电场的电压脉冲分别实质上施加相同的次数，或实质上不施加电压脉冲，所以可以抑制至少在选择字线以外的字线上连接的所有非选择第一存储部件的读取动作时的极化恶化。由此，可以抑制第一存储部件的读取动作时的干扰现象。 
在上述第1方案的存储器中，优选为，对选择第一存储部件进行的读取动作和多个动作组成的再写入动作可以包括：读取动作；对在读取动作中读取出第二数据的选择第一存储部件写入第一数据的动作；然后，对在读取动作中读取出第二数据的选择第一存储部件写入第二数据的动作；通过写入第一数据的动作和写入第二数据的动作，在读取动作中读取了第一数据的选择第一存储部件上，将提供第一方向电场的电压脉冲和提供与第一方向相反方向的电场的电压脉冲分别实质上施加相同的次数，或实质上不施加电压脉冲。根据这样的结构，在选择的字线上连接的第一存储部件中，在读取了第一数据的第一存储部件上将提供第一方向电场的电压脉冲和提供与第一方向相反方向电场的电压脉冲分别实质上施加相同的次数，或实质上不施加电压脉冲，所以在选择的字线上连接的存储单元中，即使对于读取了第一数据的第一存储部件，也可以抑制极化恶化。由此，不仅非选择的第一存储部件，而且对于选择的字线上连接的第一存储部件中的读取了第一数据的第一存储部件，也可以抑制读取动作时的干扰现象。 
在上述第1方案的存储器中，优选为可通过读取动作和再写入动作，至少实质上在所有的非选择第一存储部件上，将提供第一方向电场的电压脉冲和提供与第一方向相反方向电场的电压脉冲各施加一次。根据这样的结构，实质上至少在所有的非选择第一存储部件中，可以容易地抑制读取动作时的极化恶化。 
这种情况下，优选为可通过读取动作和再写入动作，除了非选择第一存储部件以外，还在存储了第一数据的选择第一存储部件上，将提供第一方向电场的电压脉冲和提供与第一方向相反方向的电场的电压脉冲各施加一次。根据这样的结构，在存储了第一数据的选择第一存储部件中，也可以容易地抑制读取动作时的极化恶化。 
在上述第1方案的存储器中，优选为可以在第一期间施加提供第一方向电场的电压脉冲；在第二期间施加提供与第一方向相反方向电场的电压脉冲；第一期间和第二期间实质上相等。根据这样的结构，实质上至少对于所有非选择第一存储部件，可以使通过提供第一方向电场的电压脉冲产生的极化量的变化量和通过提供与第一方向相反方向电场的电压脉冲产生的极化量的变化量实质上相等。 
在上述第1方案的存储器中，可在读取动作和再写入动作时，在选择第一存储部件上施加规定的电压，在非选择第一存储部件上施加规定电压的m/n(m、n为正整数)的电压。 
这种情况下，可在非选择第一存储部件上施加规定电压的实质上1/3的电压和1/2的电压的其中之一。 
在上述第1方案的存储器中，可在使字线和位线实质上为同电位的状态后，开始读取动作。 
在上述第1方案的存储器中，优选为可在读取动作中将位线浮置后，使位线为固定电位。根据这样的结构，通过使该位线的固定电位与选择字线以外的字线电位相同，从而在读取动作中选择字线以外的字线上连接的所有非选择的第一存储部件上不施加电压。因此，在读取时，可以抑制选择字线以外的字线上连接的所有非选择的第一存储部件的干扰现象。 
这种情况下，优选为可将读取动作中浮置位线的期间设定为短期间，以该期间中的非选择第一存储部件的极化量的变化量与再写入动作中的非选择第一存储部件的极化量的变化量相比足够小。根据这样 的结构，可容易地将在将读取动作的位线浮置的期间中非选择第一存储部件中产生的极化量的变化量减小至实质上可忽略再写入动作中非选择第一存储部件上产生的极化量的变化量的程度。 
在上述第1方案的存储器中，优选为可还包括读取数据判别电路，该读取数据判别电路在读取动作中放大位线上产生的电压后，通过比较该放大的电压和基准电压，来判别从选择第一存储部件读取的数据是第一数据还是第二数据。根据这样的结构，可在读取基准电压的动作中设定为放大了位线上产生的第一数据读取电压的电压和放大了第二数据读取电压的电压之间的值，所以与在读取动作中比较基准电压而不放大位线上产生的电压的情况相比，应作为基准电压设定的电压范围扩大。由此，可以容易地生成基准电压。 
在上述第1方案的存储器中，可还包括第二存储部件，该第二存储部件与第一存储部件分开设置，存储与对应的第一存储部件相反极性的数据；通过在读取动作中比较位线上产生的电压和从第二存储部件读取数据而生成的基准电压，判别从选择第一存储部件读取的数据是第一数据还是第二数据。 
在上述第1方案的存储器中，优选为第一存储部件可包含铁电薄膜。根据这样的结构，在包含铁电薄膜的第一存储部件中，可以抑制读取动作时的干扰现象。 
在上述第1方案的存储器中，优选为第一存储部件可包含电阻元件。根据这样的结构，在包含电阻元件的第一存储部件中，可以抑制读取动作时的干扰现象。 
本发明第2方案的存储器包括：位线；字线，与位线交叉配置；以及第一存储部件，连接在位线和字线之间，保持第一数据或第二数据；其中，在对选择的字线上连接的选择第一存储部件进行的读取动作中读取的数据与读取动作后选择第一存储部件中保持的数据相同时，不进行再写入动作。 
在第2方案的存储器中，如上述那样，在读取的数据与读取动作后选择第一部件中保持的数据相同时，通过不进行再写入动作的结构，不产生选择字线以外的字线上连接的所有非选择的第一存储部件的读取动作时的极化恶化，同时可以降低读取所需的动作数。由此，可抑 制干扰现象，同时可以降低第一存储部件的读取时的动作数。 
在上述第2方案的存储器中，可在使字线和位线实质上为相同电位的状态后，开始读取动作。 
在上述第2方案的存储器中，优选为可在读取动作中将位线浮置后，使位线为固定电位。根据这样的结构，通过使该位线的固定电位与选择字线以外的字线电位相同，从而在读取动作时选择字线以外的字线上连接的所有非选择的第一存储部件上不施加电压。由此，在读取时，可以抑制选择字线以外的字线上连接的所有非选择的第一存储部件的干扰现象。 
这种情况下，优选为可将读取动作中浮置位线的期间设定为短期间，以使该期间中的非选择第一存储部件的极化量的变化量与再写入动作中的非选择第一存储部件的极化量的变化量相比足够小。根据这样的结构，可容易地使在将读取动作的位线浮置的期间中非选择第一存储部件中产生的极化量的变化量减小至实质上可忽略再写入动作中非选择第一存储部件上产生的极化量的变化量的程度。 
在上述第2方案的存储器中，优选为可还包括数据判别电路，该数据判别电路在对选择第一存储部件进行的读取动作中实质上读取的所有数据与读取动作后选择第一存储部件中保持的数据相同时，输出规定的信号；在从数据判别电路输出了规定的信号时，不进行再写入动作。根据这样的结构，在对选择第一存储部件进行的读取动作中实质上读取的所有数据与读取动作后选择第一存储部件中保持的数据相同时，可容易地不进行再写入动作。 
在上述第2方案的存储器中，优选为第一存储部件可包含铁电薄膜。根据这样的结构，在包含铁电薄膜的第一存储部件中，可以抑制读取动作时的干扰现象。 
在上述第2方案的存储器中，优选为第一存储部件可包含电阻元件。根据这样的结构，在包含电阻元件的第一存储部件中，可以抑制读取动作时的干扰现象。 
本发明第3方案的存储器包括：位线；字线，与位线交叉配置；以及第一存储部件，连接在位线和字线之间，保持第一数据或第二数据；其中，通过对选择的字线上连接的选择第一存储部件进行的至少 一个动作组成的写入动作，至少在选择第一存储部件以外的作为第一存储部件的非选择第一存储部件上，将提供第一方向电场的电压脉冲和提供与第一方向相反方向电场的电压脉冲分别实质上施加相同的次数，或实质上不施加电压脉冲。 
在第3方案的存储器中，根据上述那样构成，在写入动作中，至少在选择字线以外的字线上连接的所有第一存储部件上，将提供第一方向电场的电压脉冲和提供与第一方向相反方向电场的电压脉冲分别实质上施加相同的次数，或实质上不施加电压脉冲，所以在写入动作时，可以抑制至少选择字线以外的字线上连接的所有非选择的第一存储部件的极化恶化。由此，在写入动作中，可以抑制至少选择字线以外的字线上连接的所有非选择的第一存储部件的干扰现象。 
在上述第3方案的存储器中，优选为对选择第一存储部件进行的至少一个动作组成的写入动作可包括：在所有第一存储部件中写入第一数据的动作；对应写入的数据是第二数据的选择第一存储部件写入第一数据的动作；然后，对应写入的数据是第二数据的选择第一存储部件写入第二数据的动作；通过写入第一数据的动作和写入第二数据的动作，在应写入第一数据的选择第一存储部件上，将提供第一方向电场的电压脉冲和提供与第一方向相反方向电场的电压脉冲分别实质上施加相同的次数，或实质上不施加电压脉冲。根据这样的结构，即使在写入动作中，在选择的字线上连接的第一存储部件中，在应写入第一数据的第一存储部件上，将提供第一方向电场的电压脉冲和提供与第一方向相反方向电场的电压脉冲分别实质上施加相同的次数，或实质上不施加电压脉冲，所以在选择的字线上连接的第一存储部件中，对于读取了第一数据的第一存储部件，也可以抑制极化恶化。由此，不仅非选择的第一存储部件，而且对于选择的字线上连接的第一存储部件中的读取了第一数据的第一存储部件，也可以抑制写入时的干扰现象。 
在上述第3方案的存储器中，优选为可通过写入动作，实质上至少在所有的非选择第一存储部件上，将提供第一方向电场的电压脉冲和提供与第一方向相反方向电场的电压脉冲各施加一次。根据这样的结构，实质上至少在所有的非选择第一存储部件中，可容易地抑制写 入动作时的极化恶化。 
这种情况下，优选为可通过写入动作，除了非选择第一存储部件以外，还在存储了第一数据的选择第一存储部件上，将提供第一方向电场的电压脉冲和提供与第一方向相反方向电场的电压脉冲各施加一次。根据这样的结构，在存储了第一数据的第一存储部件中，也可以容易地抑制写入动作时的极化恶化。 
在上述第3方案的存储器中，在写入动作时，可在选择第一存储部件上施加规定的电压，在非选择第一存储部件上施加规定电压的m/n(m，n是正整数)的电压。 
这种情况下，可在非选择第一存储部件上，实质上施加规定电压的1/3的电压和1/2的电压的其中之一。 
在上述第3方案的存储器中，优选为第一存储部件可包含铁电薄膜。根据这样的结构，在包含铁电薄膜的第一存储部件中，可以抑制写入动作时的干扰现象。 
在上述第3方案的存储器中，第一存储部件可包含电阻元件。根据这样的结构，在包含电阻元件的第一存储部件中，可以抑制写入动作时的干扰现象。 
本发明第4方案的存储器包括：位线；字线，与位线交叉配置；以及第一存储部件，连接在位线和字线之间，保持第一数据或第二数据；其中，在选择的字线上连接的选择第一存储部件中应写入的数据实质上仅为第一数据或第二数据时，写入动作用一个动作完成，在应写入的数据实质上不只是第一数据或第二数据时，写入动作用多个动作完成。 
如上述那样，第4方案的存储器在写入动作中，在选择第一存储部件中应写入的数据实质上仅为第一数据或第二数据时，通过写入动作用一个动作完成，不产生选择字线以外的字线上连接的所有非选择的第一存储部件的写入动作时的极化恶化，同时可以降低写入所需动作的数目。由此，可抑制干扰现象，同时可降低第一存储部件的写入时的动作数。 
在上述第4方案的存储器中，在写入动作时，可在选择第一存储部件上施加规定的电压，在选择第一存储部件以外的作为第一存储部 件的非选择第一存储部件上施加规定电压的m/n(m，n是正整数)的电压。 
这种情况下，可在非选择第一存储部件上，实质上施加规定电压的1/3的电压和1/2的电压的其中之一。 
在上述第4方案的存储器中，优选为可还包括数据判别电路，该数据判别电路在写入动作中实质上应写入选择第一存储部件中的所有数据实质上仅为第一数据或第二数据时，输出规定的信号。根据这样的结构，如果仅在从数据判定电路输出了规定的信号的情况下可用一个动作完成写入动作，则在第一存储部件中应写入的数据实质上仅为第一数据或第二数据时，可以用一个动作完成写入动作。 
在上述第4方案的存储器中，优选为第一存储部件可包含铁电薄膜。根据这样的结构，在包含铁电薄膜的第一存储部件中，可以抑制写入动作时的干扰现象。 
在上述第4方案的存储器中，优选为第一存储部件可包含电阻元件。根据这样的结构，在包含电阻元件的第一存储部件中，可以抑制写入动作时的干扰现象。 
附图说明
图1是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的整体结构的方框图。 
图2是表示本发明第1实施方式的电压生成电路(1/3Vcc、2/3Vcc生成电路)的构成例的图。 
图3是表示本发明第1实施方式的存储单元阵列的选择字线和选择字线上连接的存储单元中存储的数据的图。 
图4是表示本发明第1实施方式的存储单元阵列的单元区域定义的图。 
图5是说明本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作的电压波形图。 
图6是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时存储单元阵列上产生的电位差的图。 
图7是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的 读取动作和再写入动作时的第一单元区域的存储单元极化变化的图。 
图8是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第二单元区域的存储单元极化变化图。 
图9是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时存储单元阵列上产生的电位差的图。 
图10是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第一单元区域的存储单元的极化变化图。 
图11是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第二单元区域的存储单元的极化变化图。 
图12是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第三单元区域的存储单元的极化变化的图。 
图13是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第四单元区域的存储单元的极化变化图。 
图14是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时存储单元阵列上产生的电位差的图。 
图15是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第一单元区域的存储单元的极化变化图。 
图16是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第二单元区域的存储单元的极化变化的图。 
图17是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第三单元区域的存储单元的极化变化图。 
图18是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第四单元区域的存储单元的极化变化图。 
图19～图21是说明本发明第1实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作的另一电压波形图。 
图22是数据判别电路的一实例的示意图。 
图23是表示本发明第1实施方式的第1变形例的单纯矩阵方式的铁电存储器的整体结构的方框图。 
图24是说明本发明第1实施方式的单纯矩阵方式的铁电存储器的 写入动作的电压波形图。 
图25是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的写入动作时存储单元阵列上产生的电位差的图。 
图26是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的写入动作时的第一单元区域的存储单元的极化变化图。 
图27是表示本发明第1实施方式的单纯矩阵方式的铁电存储器的写入动作时的第二单元区域的存储单元的极化变化图。 
图28～图30是说明本发明第1实施方式的单纯矩阵方式的铁电存储器的写入动作时的另一电压波形图。 
图31是表示本发明第1实施方式的第2变形例的单纯矩阵方式的铁电存储器的整体结构的方框图。 
图32是表示本发明第1实施方式的第3变形例的单纯矩阵方式的铁电存储器的整体结构的方框图。 
图33和图34是说明本发明第1实施方式的单纯矩阵方式的铁电存储器的写入动作的另一电压波形图。 
图35是表示本发明第1实施方式的第4变形例的单纯矩阵方式的铁电存储器的整体结构的方框图。 
图36是表示本发明第1实施方式的第5变形例的单纯矩阵方式的铁电存储器的整体结构的方框图。 
图37是表示本发明第2实施方式的读取放大器的构成例的图。 
图38是说明本发明第2实施方式的单纯矩阵方式的铁电存储器的读取和再写入动作的电压波形图。 
图39是表示本发明第3实施方式的单纯矩阵方式的铁电存储器的整体结构的方框图。 
图40是说明本发明第3实施方式的单纯矩阵方式的铁电存储器的写入动作的电压波形图。 
图41是说明本发明第3实施方式的单纯矩阵方式的铁电存储器的读取和再写入动作的电压波形图。 
图42是表示本发明第4实施方式的单纯矩阵方式的铁电存储器中使用的电压生成电路(1/2Vcc生成电路)结构的电路图。 
图43是说明本发明第4实施方式的单纯矩阵方式的铁电存储器的 读取和再写入动作的电压波形图。 
图44是表示本发明第4实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第一单元区域的存储单元的极化变化图。 
图45是表示本发明第4实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第二单元区域的存储单元的极化变化图。 
图46是表示本发明第4实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时存储单元阵列上产生的电位差的图。 
图47是表示本发明第4实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第一单元区域的存储单元的极化变化图。 
图48是表示本发明第4实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第二单元区域的存储单元的极化变化图。 
图49是表示本发明第4实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第三单元区域的存储单元的极化变化图。 
图50是表示本发明第4实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时存储单元阵列上产生的电位差的图。 
图51是表示本发明第4实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第一单元区域的存储单元的极化变化图。 
图52是表示本发明第4实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第二单元区域的存储单元的极化变化图。 
图53是表示本发明第4实施方式的单纯矩阵方式的铁电存储器的读取动作和再写入动作时的第三单元区域的存储单元的极化变化图。 
图54和图55是说明本发明第4实施方式的单纯矩阵方式的铁电存储器的读取和再写入动作的另一电压波形图。 
图56是表示本发明第4实施方式的单纯矩阵方式的铁电存储器的写入动作时存储单元阵列上产生的电位差的图。 
图57是表示本发明第4实施方式的单纯矩阵方式的铁电存储器的写入动作时的第一单元区域的存储单元的极化变化图。 
图58是表示本发明第4实施方式的单纯矩阵方式的铁电存储器的写入动作时的第二单元区域的存储单元的极化变化图。 
图59～图62是说明本发明第4实施方式的单纯矩阵方式的铁电存储器的写入动作的另一电压波形图。 
图63是说明本发明第5实施方式的单纯矩阵方式的铁电存储器的读取和再写入动作的另一电压波形图。 
图64是说明本发明第6实施方式的单纯矩阵方式的铁电存储器的写入动作的电压波形图。 
图65是说明本发明第6实施方式的单纯矩阵方式的铁电存储器的读取并再写入动作的电压波形图。 
具体实施方式
以下，根据附图来说明将本发明具体化的实施方式。 
(第1实施方式) 
本发明第1实施方式涉及对单纯矩阵型的铁电存储器的任意字线WL上连接的所有存储单元一起进行的读取-再写入动作和写入动作。 
首先，参照图1，说明第1实施方式的单纯矩阵方式的铁电存储器的整体结构。第1实施方式的铁电存储器包括：存储单元阵列1；行解码器2；列解码器3；行地址缓冲器4；列地址缓冲器5；写入放大器6；输入缓冲器7；电压读取放大器构成的读取放大器8；输出缓冲器9；以及电压生成电路10。 
存储单元阵列1包含仅由多个铁电电容(未图示)构成的单纯矩阵方式的存储单元。这种铁电电容是本发明的‘第一存储部件’的一例。在存储单元阵列1的字线WL上，连接行解码器2，在位线BL上，连接列解码器3。在行解码器2和列解码器3上，连接电压生成电路10。该电压生成电路10有可对非选择字线WL(非选择WL)和特定的位线BL施加1/3Vcc和2/3Vcc的结构。这种情况的特定位线BL是指在选择字线WL(选择WL)上连接的存储单元中保持数据‘0’的存储单元所连接的位线BL。此外，行解码器2和列解码器3有可对选择WL和特定的位线BL施加Vcc和0V的结构。这种情况的特定的位线BL是指在选择WL上连接的存储单元中保持数据‘1’的存储单元所连接的位线BL。此外，Vcc是电源电压或根据电源电压生成的电压。 
如图2所示，1/3Vcc和2/3Vcc生成电路(以下，称为1/3Vcc、2/3Vcc生成电路)构成的电压生成电路10由两个1/2Vcc生成电路40a和40b组合构成。该1/2Vcc生成电路40a和40b有两个电压输入端子50a(50b) 和51a(51b)、以及一个电压输出端子52a(52b)。如后述那样，现有的1/2Vcc生成电路通过在一个电压输入端子上施加Vcc，同时在另一个电压输入端子上施加0V，可在1/2Vcc生成电路的电压输出端子上产生处于两电压中间的1/2Vcc的电压。相反，在第1实施方式的1/3Vcc、2/3Vcc生成电路中，如图2所示，在一个1/2Vcc生成电路40a的电压输入端子50a上施加Vcc。此外，一个1/2Vcc生成电路40a的电压输入端子51a与另一个1/2Vcc生成电路40b的电压输出端子52b连接。此外，一个1/2Vcc生成电路40a的电压输出端子52a与另一个1/2Vcc生成电路40b的电压输入端子50b连接。而且，在另一个1/2Vcc生成电路40b的电压输入端子51b上，施加0V。根据这样的结构，从1/3Vcc、2/3Vcc生成电路的一个电压输出端子62a(一个1/2Vcc生成电路40a的电压输出端子52a)获得是Vcc和1/3Vcc的中间电压的2/3Vcc。此外，从另一电压输出端子62b(另一1/2Vcc生成电路40b的电压输出端子52b)获得是2/3Vcc和0V的中间电压的1/3Vcc。 
下面，参照图3～图18，说明第1实施方式的单纯矩阵方式的铁电存储器的读取-再写入动作。再有，在第1实施方式中，如图3所示，设选择WL为字线WL3。此外，在该选择WL(字线WL3)上连接的存储单元中，设在位线BL3和位线BL5上连接的存储单元中存储数据‘1’，而在除此以外的位线(BL0～2、4、6、7)上连接的存储单元中存储数据‘0’。此外，如图4所示，在选择WL上连接的存储单元中，设存储数据‘0’的存储单元组为第一单元区域，在选择WL上连接的存储单元中，存储数据‘1’的存储单元组为第二单元区域。此外，在非选择WL上连接的存储单元中，设位线BL3和位线BL5上连接的存储单元组为第三单元区域，在非选择WL上连接的存储单元中，位线BL3和位线BL5以外的位线上连接的存储单元组为第四单元区域。即，第一单元区域和第二单元区域的存储单元是选择单元，第三单元区域和第四单元区域的存储单元是非选择单元。再有，第一单元区域和第二单元区域中包含的存储单元是本发明的‘选择第一存储部件’的一例，第三单元区域和第四单元区域中包含的存储单元是本发明的‘非选择第一存储部件’的一例。 
(1)读取-再写入动作 
如图5所示，读取-再写入动作在T1、T2和T3的期间内进行。T2和T3的期间在各自的期间中将相互相反方向的电场提供给存储单元时，以使存储单元中产生的极化变化量相等来确定。通常，T2和T3的期间是相同的T秒。此外，T1～T3期间中进行的各动作可连续进行，也可以分别独立进行。t1表示使所有的位线BL处于浮置状态的期间，t1开始的定时与选择WL上施加Vcc的定时相同，或也可以提前几nsec～几十nsec左右。 
以下，说明T1～T3期间中的各动作。再有，在备用状态下，字线WL和位线BL为0V。该状态是本发明中的‘字线和位线实质上为同电位的状态’的一例。 
(读取动作) 
在图5所示的T1期间，进行数据的读取。首先，将所有的位线BL从备用状态变为浮置状态。然后，在相同的定时或延长几nsec～几十nsec下，使选择WL(WL3)为Vcc。在这种状态下，通过检测所有位线BL的电压，进行数据‘0’或数据‘1’的判定。这种数据‘0’或‘1’的判定是通过由作为电压读取放大器的读取放大器8(参照图1)比较并放大选择BL的电位和另外生成的基准电位来进行。在t1的期间中，在第一单元区域～第四单元区域(参照图4)的存储单元中产生图6的上图所示的电位差。 
参照图4和图6，在第一单元区域的存储单元上，t1期间施加Vcc-Vr0(‘0’数据读取电位)的电位差。在第二单元区域的存储单元上，t1期间施加Vcc-Vr1(‘1’数据读取电位)的电位差。在第三单元区域的存储单元上，t1期间施加-Vr1的电位差。而在第四单元区域的存储单元上，t1期间施加-Vr0的电位差。 
此时，通过增多位线BL方向的单元数，增大位线BL整体的负载容量，可以使‘1’数据读取电位Vr1和‘0’数据读取电位Vr0比矫顽电压小。再有，矫顽电压是指用于使铁电薄膜内部极化反转所需的最小电压。因此，即使对铁电薄膜长时间施加比矫顽电压小的电压，极化状态也不反转。由此，通过将Vr1和Vr0设定为比矫顽电压小的电压，可以可靠地抑制第三和第四单元区域的存储单元的极化状态的恶化。 
如上述那样，在t1期间，通过用读取放大器8将所有位线BL上产生的电压与基准电压比较，并放大其比较结果来进行数据的判别。因此，只要将所有位线BL上产生的电压更快地传送到读取放大器8，则t1的期间可以很短。具体地说，只要通过缩短所有位线BL至读取放大器8的布线长度来减小布线负载容量，就可以将所有位线BL上产生的电压更快地传送到读取放大器8。这样，通过使t1的期间很短，可以使在t1期间非选择WL上连接的所有存储单元(第三和第四单元区域的备用状态)上施加-Vr1或-Vr0的电位差所产生的极化状态的恶化和改善很小，以使与由后面的T2和T3期间中进行的动作产生的极化状态的恶化和改善相比可以忽略。这里，极化状态的恶化指铁电电容器中积蓄的电荷量减少，而极化状态的改善指减少的电荷量增加。 
经过t1期间后，所有的位线BL为0V。再有，这种情况的位线BL的0V是本发明的‘固定电位’的一例。此外，该期间相当于t1以外的T1期间，各存储单元中的电位差分布如图6的下图所示。参照图4和图6，在第一和第二单元区域的存储单元(选择单元)上，T1-t1期间施加Vcc的电位差，在第三和第四单元区域的存储单元(非选择单元)上，不产生电位差。 
在经过该T1期间后，作为选择WL的字线WL3的电压为0并返回到备用状态，由此，完成读取动作。在T1期间中，第一单元区域和第二单元区域的存储单元(选择单元)的极化变化分别如图7和图8所示。即，如图7所示，通过读取动作，存储有数据‘0’的第一单元区域的存储单元的数据没有被破坏。另一方面，如图8所示，存储了数据‘1’的第二单元区域的存储单元的数据‘1’被破坏并成为被写入了数据‘0’的状态。因此，在第二单元区域的存储单元中需要再写入数据‘1’。在第1实施方式中，在T2、T3期间进行这种再写入动作。 
(再写入动作) 
在图5所示的T2期间，从备用状态起，选择WL(WL3)为Vcc，非选择WL(WL0～2、4～7)为1/3Vcc，在写入动作中读取了数据‘1’的存储单元上连接的位线BL3和BL5为0V，除此以外的位线(BL0～2、4、6、7)为2/3Vcc。这种情况下，在T2期间的T秒中，图9所示的电位差施加在第一～第四单元区域的存储单元上。即，在第一单元区域 和第三单元区域的存储单元上，施加1/3Vcc的电位差，在第二单元区域的存储单元上，施加Vcc的电位差。而在第四单元区域的存储单元上，施加-1/3Vcc的电位差。 
在经过该T2期间后，如图5所示，再次返回到备用状态。再有，在T2期间中，第一～第四单元区域的存储单元的极化变化分别如图10～图13所示。如图10所示，在第一单元区域的存储单元上，T2期间施加1/3Vcc的电位差，所以使极化状态被改善。此外，如图11所示，在T1期间写入了数据‘0’的第二单元区域的存储单元上，T2期间施加Vcc的电位差，所以再次写入数据‘0’。第三和第四单元区域的存储单元(非选择单元)因存储的数据的内容而产生极化状态改善或恶化。具体地说，如图12所示，在第三单元区域的存储单元保持了‘0’时，产生极化状态的改善，保持了‘1’时，产生极化状态的恶化。如图13所示，在第四单元区域的存储单元保持了‘0’时，产生极化状态的恶化，在保持‘1’时，产生极化状态的改善。 
接着，从备用状态起，在图5所示的T3期间中，选择WL(WL3)为0V，非选择WL(WL0～2、4～7)为2/3Vcc，在写入动作中读取了数据‘1’的存储单元上连接的位线BL3和BL5为Vcc，除此以外的位线(BL0～2、4、6、7)为1/3Vcc。这种情况下，在T3期间的T秒中，图14所示的电位差施加在第一～第四单元区域的存储单元上。即，在第一单元区域和第三单元区域的存储单元上，施加-1/3Vcc的电位差，在第二单元区域的存储单元上，施加-Vcc的电位差。而在第四单元区域的存储单元上，施加1/3Vcc的电位差。 
再有，作为上述T2和T3期间中的特别情况，在从写入动作中选择WL(WL3)上连接的所有存储单元(第一和第二单元区域的存储单元)中读取了数据‘0’时，在字线WL和位线BL上施加图19所示的电压。即，在T2期间，选择WL(WL3)为Vcc，非选择WL(WL0～2、4～7)为1/3Vcc，所有的位线BL(BL0～7)为2/3Vcc。在T3期间，选择WL(WL3)为0V，非选择WL(WL0～2、4～7)为2/3Vcc，所有的位线BL(BL0～7)为1/3Vcc。而作为T2和T3期间中的另一特别情况，在读取动作中从选择WL(WL3)上连接的所有存储单元(第一和第二单元区域的存储单元)中读取了数据‘1’时，在字线WL和位线 BL上施加图20所示的电压。即，在T2期间，选择WL(WL3)为Vcc，非选择WL(WL0～2、4～7)为1/3Vcc，所有的位线BL(BL0～7)为0V。此外，在T3期间，选择WL(WL3)为0V，非选择WL(WL0～2、4～7)为2/3Vcc，所有的位线BL(BL0～7)为Vcc。 
经过T3期间后，如图5所示，再次返回到备用状态，结束一连串的读取-再写入动作。再有，在T3期间，第一～第四单元区域的存储单元的极化变化分别如图15～图18所示。如图15所示，第一单元区域的存储单元在T3期间施加-1/3Vcc的电位差，所以极化状态恶化。此外，如图16所示，在第二单元区域的存储单元上T3期间施加-Vcc的电位差，所以写入数据‘1’。由此，完成因读取动作而被破坏的数据‘1’的再写入。在第三和第四单元区域的存储单元(非选择单元)中，与T2期间同样，因存储的数据内容而产生极化状态的改善或恶化。具体地说，如图17所示，在第三单元区域的存储单元保持了‘0’时，产生极化状态的恶化，在保持了‘1’时，产生极化状态的改善。此外，如图18所示，在第四单元区域的存储单元保持了‘0’时，产生极化状态的改善，在保持了‘1’时，产生极化状态的恶化。 
即，在第1实施方式的单纯矩阵方式的铁电存储器中，通过读取-再写入动作，在选择WL(WL3)上连接的存储单元中，在保持了数据‘1’的存储单元以外的所有存储单元(第一和第三及第四单元区域的存储单元)中极化状态的改善和恶化一定各产生一次。因此，通过重复进行读取一再写入动作，极化状态持续恶化的存储单元不存在。 
在第1实施方式中，如上述那样，通过读取和再写入动作，在选择WL(WL3)上连接的存储单元中保持了‘1’的存储单元以外的所有存储单元(第一、第三和第四单元区域的存储单元)上各施加一次彼此相反方向的电压(±1/3Vcc)，所以可以抑制读取动作时的极化恶化。由此，可以抑制所有非选择单元(第三和第四单元区域的存储单元)和选择单元中保持了数据‘0’的第一单元区域的存储单元的干扰现象。 
此外，作为特别的情况，在读取动作中从选择WL(WL3)上连接的所有存储单元(第一和第二单元区域的存储单元)中读取了数据‘0’时，不存在因该读取动作而使数据被破坏的第一和第二单元区域 的存储单元。即，由读取动作读取的所有数据与读取后选择WL上连接的所有存储单元(第一和第二单元区域的存储单元)中保持的所有数据相同。而且，在该读取动作中，实质上不存在产生极化状态恶化的非选择单元(第三和第四单元区域的存储单元)。因此，在这种特别的情况下，取代图19所示的电压波形，如图21所示的电压波形，也可以不进行上述T2和T3的动作。 
如图21所示，为了不进行再写入动作(T2和T3的动作)，有必要通过T期间进行的读取动作，检测从作为选择WL的字线WL3上连接的第一单元区域和第二单元区域的所有存储单元(选择单元)中读取的数据‘0’。图22表示用于检测来自选择单元的数据都为‘0’并输出标记信号的数据判别电路的一例。参照图22，数据判别电路11由输入了对应于各位线的多个输入信号的NOR电路12、以及输入了NOR电路12的输出信号、输出标记信号的缓冲电路13构成。即，该数据判别电路11仅在对应于各位线的多个输入信号都为数据‘0’时，输出‘1’作为标记信号，而在此以外的情况下，输出‘0’作为标记信号。具有将该数据判别电路追加在图1所示的第1实施方式的单纯矩阵型铁电存储器上的结构的第1实施方式的第1变形例的铁电存储器示于图23。参照图23，在该第1实施方式的第1变形例的单矩阵型的铁电存储器中，在数据判别电路11中输入读取放大器8的输出，在写入放大器6中输入数据判别电路11的标记信号。而且，仅在来自读取放大器8的多个输出信号都是数据‘0’时，在写入放大器6中输入标记输出信号‘1’，所以写入放大器6仅在标记输出信号为‘1’时，控制行解码器2和列解码器3，以不进行再写入动作。因此，在从作为选择WL的字线WL3上连接的第一单元区域和第二单元区域的所有存储单元(选择单元)中读取了数据‘0’时，可以不进行再写入动作，所以可以降低读取时的动作数。 
(2)写入动作 
在第1实施方式的写入动作说明中，如图3所示，假设选择WL为WL3，在选择WL上连接的存储单元中位线BL3和位线BL5上写入数据‘1’，在除此以外的位线(BL0～2、4、6、7)上连接的存储单元上写入数据‘0’的情况。此外，各单元区域的定义与图4相同。 
写入动作通过图24的T1期间进行的批量‘0’写入动作、T2期间进行的补偿动作、以及T3期间进行的‘1’写入动作来进行。T2和T3期间为相同的T秒。此外，T1～T3期间进行的各动作可连续进行，也可以分别独立进行。以下，说明各动作。 
(批量‘0’写入动作) 
在图24所示的T1期间，对作为选择WL的WL3上连接的所有存储单元进行数据‘0’的写入。首先，从备用状态起，仅WL3为Vcc。此时，各存储单元中的电位差分布如图25所示。即，在第一和第二单元区域的存储单元(选择单元)上T1期间施加Vcc电位差，在第三和第四单元区域的存储单元(非选择单元)上不产生电位差。 
经过该T1期间后，通过WL3的电压为0V并返回到备用状态，完成批量‘0’写入动作。在T1期间，第一和第二单元区域的存储单元中的极化状态的变化分别如图26和图27所示。即，在保持了数据‘0’的第一单元区域和保持了数据‘1’的第二单元区域的存储单元中，同时写入数据‘0’。再有，在第三和第四单元区域的存储单元(非选择单元)中不产生电位差，所以没有极化状态的变化。 
(补偿动作) 
在图24所示的T2期间，对于通过后述T3期间进行的‘1’写入动作而产生极化状态恶化的存储单元，预先进行用于改善极化状态的动作(补偿动作)。 
从备用状态起，在图24所示的T2期间，选择WL(WL3)为Vcc，非选择WL(WL0～2、4～7)为1/3Vcc，应写入数据‘1’的存储单元所连接的位线BL3和BL5为0V，除此以外的位线(BL0～2、4、6、7)为2/3Vcc。这种情况下，在T2期间的T秒中，将与图9所示的读取-再写入动作同样的电位差施加在第一～第四单元区域的存储单元上。即，在第一单元区域和第三单元区域的存储单元上施加1/3Vcc的电位差，在第二单元区域的存储单元上施加Vcc的电位差。而在第四单元区域的存储单元上施加-1/3Vcc的电位差。 
在经过该T2期间后，再次返回到备用状态。在T2期间，第一～第四单元区域的存储单元中的极化状态的变化与读取-再写入动作相同，分别如图10～图13所示。即，第一单元区域的存储单元改善了极 化状态(参照图10)，第二单元区域的存储单元被再次写入数据‘0’(参照图11)。第三单元区域的存储单元保持了‘0’时，产生极化状态的改善，保持‘1’时，产生极化状态的恶化(参照图12)。而第四单元区域的存储单元在保持了‘0’时，产生极化状态的恶化，在保持了‘1’时，产生极化状态的改善(参照图13)。 
(‘1’写入动作) 
从备用状态起，在图24所示的T3期间，选择WL(WL3)为0V，非选择WL(WL0～2、4～7)为2/3Vcc，应写入数据‘1’的存储单元所连接的位线BL3和BL5为Vcc，除此以外的位线(BL0～2、4、6、7)为1/3Vcc。这种情况下，在T3期间的T秒中，将与图13所示的读取-再写入动作同样的电位差施加在第一～第四单元区域的存储单元上。即，在第一单元区域和第三单元区域的存储单元上施加-1/3Vcc的电位差，在第二单元区域的存储单元上施加-Vcc的电位差。而在第四单元区域的存储单元上施加1/3Vcc的电位差。 
再有，作为上述T2和T3期间的特别情况，在选择WL(WL3)上连接的所有存储单元(第一和第二单元区域的存储单元)中写入数据‘0’时，如图28所示，在T2期间，选择WL(WL3)为Vcc，非选择WL(WL0～2、4～7)为1/3Vcc，所有位线BL(BL0～7)为2/3Vcc，而在T3期间，选择WL(WL3)为0V，非选择WL(WL0～2、4～7)为2/3Vcc，所有位线BL(BL0～7)为1/3Vcc。此外，作为T2和T3期间的另一特别情况，在选择WL(WL3)上连接的所有存储单元(第一和第二单元区域的存储单元)中写入数据‘1’时，如图29所示，在T2期间，选择WL(WL3)为Vcc，非选择WL(WL0～2、4～7)为1/3Vcc，所有位线BL(BL0～7)为0V，而在T3期间，选择WL(WL3)为0V，非选择WL(WL0～2、4～7)为2/3Vcc，所有位线BL(BL0～7)为Vcc。 
在经过T3期间后，再次返回到备用状态。在T3期间，第一～第四单元区域的存储单元中的极化状态的变化与读取-再写入动作相同，如图15～图18所示。即，第一单元区域的存储单元中极化状态恶化(参照图15)，在第二单元区域的存储单元中被写入期望的数据‘1’(参照图16)。第三单元区域的存储单元在保持了‘0’时产生极化状态的恶 化，在保持了‘1’时产生极化状态的改善(参照图17)。而第四单元区域的存储单元在保持了‘0’时产生极化状态的改善，在保持了‘1’时产生极化状态的恶化(参照图18)。 
补偿动作和‘1’写入动作的各单元区域的存储单元的极化状态的恶化和改善状况示于以下的表1。 
表1 
     T1期间     T2期间     T3期间
  第一单元区域的存储单  元     ‘0’写入     ○     ×
  第二单元区域的存储单  元     ‘0’写入     ‘0’写入     ‘1’写入
  第三单元  区域的存储单  元     ‘0’保持      -     ○     ×
    ‘1’保持      -     ×     ○
  第四单元  区域的存储单  元     ‘0’保持      -     ×     ○
    ‘1’保持      -     ○     ×
-：极化状态不变化 
○：极化状态改善 
×：极化状态恶化 
从表1可在知，T3结束后极化状态恶化的存储单元、即第一单元区域的存储单元、第三单元区域中保持了‘0’的存储单元、以及第四单元区域中保持了数据‘1’的存储单元全部都是在补偿动作时为极化状态改善的存储单元。相反地，T3结束后极化状态改善的存储单元全部都是在补偿动作时极化状态恶化的存储单元。 
这样，在第1实施方式的单纯矩阵型的铁电存储器中，通过写入动作，在选择WL(WL3)以外的字线(WL0～2、4～7)上连接的存储单元(第三和第四单元区域的存储单元)、以及选择WL上连接的存储单元中应写入数据‘0’的存储单元(第一单元区域的存储单元)中一定各产生一次极化状态的改善和恶化。因此，通过重复进行写入动作，如果极化状态持续恶化的存储单元不存在，则可以抑制选择WL(WL3) 以外的非选择的字线(WL0～2、4～7)上连接的所有非选择单元(第三和第四单元区域的存储单元)、以及选择WL上连接的存储单元中应写入数据‘0’的存储单元(第一单元区域的存储单元)的干扰现象。 
此外，作为特别的情况，在选择WL(WL3)上连接的所有存储单元(第一和第二单元区域的存储单元)中写入数据‘0’时，通过上述批量‘0’写入动作(T1期间)，对第一和第二单元区域的存储单元进行数据‘0’的写入。而且，在该批量‘0’写入动作中，不存在产生极化状态恶化的非选择单元(第三和第四单元区域的存储单元)。因此，在这种特别的情况下，取代图28所示的电压波形，如图30所示的电压波形那样，也可以不进行上述T2和T3的动作。 
如图30所示，为了不进行补偿动作(T2的动作)和‘1’写入动作(T3的动作)，至少在开始补偿动作(T2的动作)前，需要检测在选择WL的字线WL3上连接的第一单元区域和第二单元区域的所有存储单元(选择单元)中应写入的数据是‘0’。作为进行这种检测的电路，可以使用与图22所示的数据判别电路11同等的电路。包含这种数据判别电路11的第1实施方式的第2变形例的铁电存储器示于图31。参照图31，第1实施方式的第2变形例的铁电存储器在数据判别电路11中输入由未图示的存储器控制电路输出的写入数据，在写入放大器6中输入数据判别电路11的标记信号。而且，仅从未图示的存储器控制电路输出的写入数据都是数据‘0’时，在写入放大器6中输入标记输出信号‘1’。写入放大器6仅在标记输出信号为‘1’时，控制行解码器2和列解码器3，以便不进行补偿动作(T2的动作)和‘1’写入动作(T3的动作)。因此，在选择WL的字线WL3上连接的第一单元区域和第二单元区域的所有存储单元(选择单元)中被写入数据‘0’时，可以不进行补偿动作(T2的动作)和‘1’写入动作(T3的动作)，所以可以减少写入时的动作数。 
再有，如图32所示的第1实施方式的第3变形例那样，也可以在读取放大器8的输出和存储器控制电路的输出的写入数据中选择其中一个输入到数据判别电路11。该第3变形例的铁电存储器包括选择电路14，该电路用于选择读取放大器8的输出和存储器控制电路的输出的写入数据中的其中一个并输入到数据判别电路11。在选择电路14中， 输入读取放大器8的输出信号、从未图示的存储器控制电路输出的写入数据、以及写入许可信号WE。这里，WE信号为在写入动作时(直至T1～T3的动作完成)为‘1’，在除此以外时为‘0’的信号，由未图示的存储器控制电路生成。这种情况下，选择电路14在WE信号为‘1’时将从未图示的存储器控制电路输出的写入数据输出，在WE信号为‘0’时，将读取放大器8的输出信号输出。即，在写入动作时(直至T1～T3的动作完成)，在数据判别电路11中，输入从未图示的存储器控制电路输出的写入数据。另一方面，在写入动作以外时，在数据判别电路11中输入读取放大器8的输出信号。 
因此，写入放大器6通过确认数据判别电路11的标记信号输出，在选择单元的读取数据都为数据‘0’时和向选择单元的写入数据都为‘0’时的两种情况下，可以控制行解码器2和列解码器3，以便不进行T2和T3的动作。由此，在从所有选择单元读取了数据‘0’时和在所有的选择单元中写入数据‘0’时的两种情况下，可以不进行T2和T3的动作。再有，该第3变形例的选择电路14以外的电路结构与图23和图3 1所示的第1和第2变形例完全相同。 
此外，即使按任何顺序组合读取-再写入动作和写入动作，都不存在极化状态持续恶化的存储单元。 
以上的说明是假设写入动作按批量‘0’写入动作→补偿动作→‘1’写入动作的顺序进行的情况，但即使是批量‘1’写入动作→补偿动作→‘0’写入动作，也可以获得同样的效果。这种情况的施加电压波形示于图33。再有，在图33中，选择WL为字线WL3。而且，在该选择WL(WL3)上连接的存储单元中，在位线BL3和位线BL5上连接的存储单元中写入数据‘0’，同时在除此以外的位线(BL0～2、BL4、BL6、BL7)上连接的存储单元中写入数据‘1’。 
作为写入动作按批量‘1’写入动作→补偿动作→‘0’写入动作的顺序进行情况下的特别例，在选择单元中都写入‘1’时，通过批量‘1’写入动作(T1期间)，不存在产生极化状态的恶化的非选择单元(第三和第四单元区域的存储单元)。因此，在这种特别的情况下，取代图33所示的电压波形，如图34所示的电压波形那样，也可以不进行T2和T3的动作。 
如图34所示，在写入动作按批量‘1’写入动作→补偿动作→‘0’写入动作的顺序进行的情况下，为了在选择单元中都写入数据‘1’时不进行补偿动作(T2的动作)和‘0’写入动作(T3的动作)，如图35所示的第1实施方式的第4变形例那样，需要追加用于将输入到数据判别电路11的写入数据反转的反相电路15。 
此外，在写入动作按批量‘0’写入动作→补偿动作→‘1’写入动作的顺序进行，并且对选择单元的写入数据都为数据‘0’的情况，以及写入动作7按批量‘1’写入动作→补偿动作→‘0’写入动作的顺序进行，并且对选择单元的写入数据都为数据‘0’的情况下，在读取动作中从选择单元读取的数据全部都为数据‘0’的情况的所有情况下，可不进行T2和T3动作的第1实施方式的第5变形例的单纯矩阵型的铁电存储器示于图36。参照图36，该第1实施方式的第5变形例的铁电存储器除了与图32所示的第3变形例的铁电存储器同等的电路结构以外，还包括：将从未图示的存储器控制电路输出的写入数据反转的反相电路15；以及根据未图示的存储器控制电路生成的选择信号SL，选择并输出反相电路15的输出或写入数据的第二选择电路16。这里，选择信号SL是在写入时的动作按批量‘0’写入动作→补偿动作→‘1’写入动作的顺序进行时为‘0’、在写入时的动作按批量‘1’写入动作→补偿动作→‘1’写入动作的顺序进行时为‘1’的信号。第二选择电路16在选择信号SL为‘0’时将写入数据原样输出，在选择信号SL为‘1’时输出将写入数据反转的数据。因此，假设WE为‘1’，则数据判别电路11在写入动作按批量‘0’写入动作→补偿动作→‘1’写入动作的顺序进行，并且对选择单元的写入数据都为数据‘0’时，输出标记信号‘1’，在写入动作按批量‘1’写入动作→补偿动作→‘0’写入动作的顺序进行，并且对选择单元的写入数据都为数据‘1’时，输出标记信号‘1’。由此，在该第1实施方式的第5变形例中，写入放大器6在标记信号为‘1’时，可以控制行解码器2和列解码器3，以便不进行T2和T3的动作。 
(第2实施方式) 
在该第2实施方式中，说明在上述第1实施方式的交叉点型的铁电存储器的整体结构中，可以判别位线BL大致为0V的数据的读取放大器的例子。 
图37表示第2实施方式的读取放大器的电路结构。参照图37，在该第2实施方式的读取放大器8a中，第一电阻16的一端连接到位线BL，第一电阻的另一端连接到运算放大器18的反转输入。再有，该读取放大器8a是本发明的‘读取数据判别电路’的一例。此外，运算放大器18的非反转输入被接地为0V。因此，反转输入通过运算放大器18的虚接地(虚短路)，在初始状态时为0V。运算放大器18的输出通过第二电阻17，反馈到反转输入。由此，位线BL由运算放大器18控制为大致为0V。在该第2实施方式中，构成以位线BL作为输入的反转放大器。而且，运算放大器18的输出通过比较器19与基准电压Vref进行比较。然后，将比较结果输入到锁存电路20。OEV是控制数据输出有效或无效的端子，输入到锁存电路。在该OEV为‘1’时，数据输出为与比较器19的输出无关的‘0’，是无效的。相反，在OEV为‘0’时，数据输出有效。具体地说，在比较器19的输出变化为‘0’时，数据输出保持为‘0’，在比较器19的输出为‘1’时，数据输出变化为‘1’。此后，数据输出为与比较器19的输出变化无关的‘1’，直至OEV为‘1’。即，OEV为‘0’时，数据输出随着比较器19的输出临时性的变化，从‘0’变化为‘1’，并将其保持。 
在现有的读取放大器中，直接比较位线BL上产生的电位和基准电压，判别读取出的数据的‘0’、‘1’。具体地说，将上述第1实施方式记载的读取了数据‘0’的位线BL上产生的电压Vr0和读取了数据‘1’的位线BL上产生的电压Vr1的中间电压生成为基准电压。而且，设在位线BL上产生的电压大于基准电压时，数据‘0’被读取，而在位线BL上产生的电压小于基准电压时，数据‘1’被读取。一般地，Vr0和Vr1是非常接近的值。因此，为了正确地判别数据，需要正确地生成基准电压。 
相反，在第2实施方式的读取放大器8a中，将由运算放大器18放大了在位线BL上产生的电位的电压和基准电压Vref进行比较，判别读取出的数据的‘0’、‘1’。因此，可以将基准电压Vref设定在由运算放大器放大了读取出数据‘0’的位线BL上产生电压和由运算放大器放大了读取出数据‘1’的位线BL上产生电压之间。这种情况下， 由于可作为基准电压设定的电压范围比以往大，所以比以往容易生成基准电压。 
此外，在该第2实施方式中，不需要上述第1实施方式的读取-写入动作的浮置所有位线的动作，所以可进行高速动作。 
参照图38，在该第2实施方式中，读取-再写入动作在T1～T3期间进行，不需要设置第1实施方式的t1期间。这是因为在上述第2实施方式的读取放大器8a中，可以进行位线BL的数据判别而不使所有位线处于浮置状态。 
(读取动作) 
如图38所示，从备用状态起，在T1期间，选择WL的WL3为Vcc。此时，存储单元阵列中的电位差分布是与图25所示的第1实施方式的写入动作时的T1期间的电位差相同的分布。即，在T1期间，在WL3上连接的所有存储单元(第一和第二单元区域的存储单元)中产生Vcc的电位差，在第三和第四单元区域的存储单元(非选择单元)中不产生电位差。在这种状态下，通过由图37所示的读取放大器8a检测所有位线BL的电压变化，由此，进行数据‘0’或数据‘1’的判定。这种情况下，所有位线BL由运算放大器18控制为0V，所以所有位线BL的电压变化微小。在将该微小的电压变化通过运算放大器18放大后，通过与基准电位进行比较来进行数据的判别。由此，可在位线BL大致为0V的状态下，进行数据的读取。 
此后，WL3为0V并完成读取动作。通过该读取动作，与第1实施方式的情况同样，在第一和第二单元区域的存储单元中写入数据‘0’，所以保持了数据‘1’的第二单元区域的存储单元的数据被破坏。对第二单元区域的存储单元的数据‘1’的再写入动作在T2和T3期间进行。 
(再写入动作) 
T2和T3期间的对字线WL和位线BL的施加电压及各存储单元的极化状况的变化与第1实施方式的情况完全相同。 
如以上那样，由于本发明第2实施方式的单纯矩阵方式的铁电存储器不需要设置t1期间，所以用于控制位线的控制电路(例如图1中的列解码器3)的结构简单。此外，在存储单元阵列中不产生图6的上 图所示的电位差，所以可以进一步削减极化状态恶化的存储单元。 
再有，有关第2实施方式的写入动作，与第1实施方式的情况完全相同。 
(第3实施方式) 
该第3实施方式涉及单纯矩阵型的铁电存储器，涉及具有通过从存储数据以外设置的虚拟单元中读取数据来生成读取时所需的基准电压结构的存储器。 
首先，参照图39，说明第3实施方式的单纯矩阵型的铁电存储器的整体结构。第3实施方式的单纯矩阵型的铁电存储器包括：存储单元阵列1a；虚拟单元阵列1b；行解码器2a、2b；列解码器3a、3b；行地址缓冲器4a、4b；列地址缓冲器5a、5b；写入放大器6a、6b；输入缓冲器7；电压读取放大器构成的读取放大器8；输出缓冲器9；以及电压生成电路10。该电压生成电路10具有可施加1/3Vcc和2/3Vcc的结构(参照图2)。图中，位于字线WLm和位线BLn的交点的存储单元对应于位于字线WLmd和位线BLnd的交点的虚拟的存储单元(虚拟单元)。此外，在第3实施方式中存储单元和虚拟单元仅由铁电电容器(未图示)组成。这种情况下，构成存储单元的铁电电容器是本发明的‘第一存储部件’的一例，构成虚拟单元的铁电电容器是本发明的‘第二存储部件’的一例，。 
(1)写入动作 
下面说明在存储单元阵列中，选择WL为WL3，该选择WL(WL3)上连接的存储单元中位线BL3和BL5上连接的存储单元中写入数据‘1’、除此以外的位线(BL0～2、4、6、7)上连接的存储单元中写入‘0’的情况。此时，在虚拟单元中，写入与存储单元相反极性的数据。即，在选择WL的WL3d上连接的虚拟单元中，在位线BL3d和BL5d上连接的虚拟单元中写入数据‘0’，在除此以外的位线(BL0d～2d、4d、6d、7d)上连接的虚拟单元中写入‘1’。 
图40表示在存储单元和虚拟单元中写入上述数据时的施加电压波形的一例。参照图40，对存储单元阵列的施加电压与图24所示的电压相同，通过写入动作存储单元的极化状态没有持续恶化。因此，在写入动作时，至少可以抑制在选择WL(WL3)以外的字线(WL0～2、 4～7)上连接的所有非选择存储单元中的干扰现象。此外，对虚拟单元阵列的施加电压与图33所示的电压相同，通过写入动作虚拟单元的极化状态没有持续恶化。因此，在写入动作时，至少还可以抑制选择WL(WL3d)以外的字线(WL0d～2d、4d～7d)上连接的所有非选择的虚拟单元中的干扰现象。此外，在图40所示的例子中，按批量‘1’写入动作→补偿动作→‘0’写入动作的顺序进行对虚拟单元的写入动作，但即使按批量‘0’写入动作→补偿动作→‘1’写入动作的顺序进行，也可获得同样的效果。 
(2)读取-再写入动作 
以下说明选择WL是WL3，在选择WL(BL3)上连接的存储单元中，位线BL3和BL5上连接的存储单元中存储数据‘1’，在除此以外的位线(BL0～2、4、6、7)上连接的存储单元中存储数据‘0’的情况。此时，如上述那样，在与存储单元对应的虚拟单元中，存储与存储单元相反极性的数据。即，在位于字线WL3d和位线BL3d及BL5d的交点的虚拟单元中存储数据‘0’，在位于字线WL3d和除此以外的位线(BL0d～2d、4d、6d、7d)交点的虚拟单元中存储数据‘1’。 
参照图41，首先，从备用状态起，所有的位线BL0～BLn和BL0d～BLnd为浮置状态，在相同定时中将选择WL的WL3和WL3d为Vcc。在该状态下，通过将存储单元阵列的各位线(BL0～BLn)的电位和虚拟单元阵列的各位线(BL0d～BLnd)的电位用电压读取放大器的读取放大器8进行比较并放大来进行数据的判定。例如，BL3的电位因存储了数据‘1’的存储单元的电荷而为Vr1，BL3d的电位因存储了数据‘0’的虚拟单元的电荷而为Vr0(＜Vr1)，所以比较BL3的电位和BL3d的电位时BL3的电位大。这种情况下，位于BL3和BL3d交点的存储单元的数据为‘1’。此外，相反地，在BL3的电位比BL3d的电位小时，位于BL3和BL3d交点的存储单元的数据为‘0’。 
然后，所有的位线为0V。此时，在存储单元阵列中BL3上连接的所有存储单元和虚拟单元阵列中BL3d上连接的所有虚拟单元上，在T1-t1期间施加Vcc的电压。因此，在这些单元中写入数据‘0’。 
接着，WL3和WL3d为0V并返回到备用状态。T2和T3期间极性的对存储单元阵列和虚拟单元阵列的再写入动作与第1实施方式的 情况相同，获得的效果也相同。 
(第4实施方式) 
该第4实施方式涉及对在单纯矩阵型的铁电存储器的任意字线WL上连接的所有存储单元一起进行的读取-再写入动作和写入动作，使规定的电压为写入电压的1/2电压。 
在该第4实施方式的单纯矩阵型的铁电存储器中，取代图1所示的1/3Vcc、2/3Vcc生成电路组成的电压生成电路10，如图42所示，使用1/2Vcc生成电路组成的电压生成电路10a。参照图42，在构成实施方式4的电压生成电路10a的1/2Vcc生成电路中，在一个电压输入端子50上施加Vcc，同时在另一个电压输入端子51上施加0V。由此，在1/2Vcc生成电路的电压输出端子52上，生成0V和Vcc中间的1/2Vcc的电压。第4实施方式的其他整体结构与图1所示的第1实施方式的整体结构相同。 
下面，参照图43～图53，说明第4实施方式的单纯矩阵方式的铁电存储器中的读取-再写入动作。再有，在该第4实施方式中，如图3所示，设选择WL为字线WL3。此外，该选择WL(字线WL3)上连接的存储单元中位线BL3和位线BL5上连接的存储单元中存储数据‘1’，在除此以外的位线(BL0～2、4、6、7)上连接的存储单元中存储数据‘0’。此外，如图4所示，设在选择WL上连接的存储单元中，存储了数据‘0’的存储单元组为第一单元区域，在选择WL上连接的存储单元中，存储了数据‘1’的存储单元组为第二单元区域。此外，设在非选择WL上连接的存储单元中，  位线BL3和位线BL5上连接的存储单元组为第三单元区域，非选择WL上连接的存储单元中，位线BL3和位线BL5以外的位线上连接的存储单元组为第四单元区域。即，第一单元区域和第二单元区域的存储单元是选择单元，第三单元区域和第四单元区域的存储单元是非选择单元。 
(1)读取-再写入动作 
如图43所示，读取-再写入动作在T1、T2和T3期间进行。确定T2和T3期间，以使各自期间中将相互相反方向的电场提供给存储单元时，存储单元中产生的极化的变化量相等。通常，T2和T3的期间为相同的T秒。此外，T1～T3期间中进行的各动作可连续进行，也可 以分别独立进行。t1表示使所有的位线BL为浮置状态的期间，开始t1的定时与在选择WL上施加Vcc的定时相同，或提前几nsec～几十nsec左右也可以。 
以下，说明T1～T3期间中的各动作。再有，在备用状态中，字线WL和位线BL为0V。 
(读取动作) 
在图43所示的T1期间，进行数据读取。首先，从备用状态起，所有的位线BL处于浮置状态，相同的定时或延长几nsec～几十nsec后选择WL(WL3)为Vcc。通过在该状态下检测所有位线BL的电压，进行数据‘0’或数据‘1’的判定。通过由电压读取放大器的读取放大器8(参照图1)比较并放大选择BL的电位和另外生成的基准电位，来进行这种数据‘0’或‘1’的判定。在该t1期间，在第一单元区域～第四单元区域(参照图4)的存储单元中，产生图6的上图所示的以下电位差。 
参照图4和图6，在第一单元区域的存储单元上，在t1期间内施加Vcc-Vr0(‘0’数据读取电位)的电位差。在第二单元区域的存储单元上t1期间内施加Vcc-Vr1(‘1’数据读取电位)的电位差。在第三单元区域的存储单元上t1期间内施加-Vr1的电位差。而在第四单元区域的存储单元上t1期间内施加-Vr0的电位差。 
此时，通过增多位线BL方向的单元数，增大位线BL整体的负载容量，可以使‘1’数据读取电位Vr1和‘0’数据读取电位Vr0比矫顽电压小。再有，矫顽电压是指用于使铁电薄膜内部极化反转所需的最小电压。因此，即使对铁电薄膜长时间施加比矫顽电压小的电压，极化状态也不反转。由此，通过将Vr1和Vr0设定为比矫顽电压小的电压，可以可靠地抑制第三和第四单元区域的存储单元的极化状态的恶化。 
如上述第1实施方式所述，t1期间可以很短。通过使t1期间很短，在第三和第四单元区域的存储单元中，实质上可以忽略t1期间产生的极化状态的变化。 
经过t1期间后，所有的位线BL为0V。该期间相当于t1以外的T1期间，各存储单元阵列中的电位差分布如图6的下图所示。参照图 4和图6，在第一和第二单元区域的存储单元(选择单元)中，T1-t1期间施加Vcc的电位差，在第三和第四单元区域的存储单元(非选择单元)中不产生电位差。 
经过该T1期间后，通过选择WL的字线WL3的电压为0V并返回到备用状态，完成读取动作。在T1期间中，第一单元区域和第二单元区域的存储单元(选择单元)的极化变化分别如图44和图45所示。即，如图44所示，通过读取动作，存储了数据‘0’的第一单元区域的存储单元的数据没有被破坏。另一方面，如图45所示，存储了数据‘1’的第二单元区域的存储单元的数据‘1’被破坏，成为被写入数据‘0’的状态。因此，需要在第二单元区域的存储单元中再写入数据‘1’。在第4实施方式中，在T2、T3期间进行这种再写入动作。 
(再写入动作) 
从备用状态起，在图43所示的T2期间，选择WL(WL3)为Vcc，非选择WL(WL0～2、4～7)为1/2Vcc，在读取动作中，读取了数据‘1’的存储单元上连接的位线BL3和BL5为0V，除此以外的位线(BL0～2、4、6、7)为1/2Vcc。这种情况下，在T2期间的T秒中，图46所示的电位差施加在第一～第四单元区域的存储单元上。即，在第一单元区域和第三单元区域的存储单元上，施加1/2Vcc的电位差，在第二单元区域的存储单元上，施加Vcc的电位差。而在第四单元区域的存储单元上不产生电位差。 
经过T2期间后，再次返回到备用状态。再有，在T2期间，第一～第四单元区域的存储单元的极化变化分别如图47～图49所示。如图47所示，在第一单元区域的存储单元上T2期间内施加1/2Vcc的电位差，所以极化状态被改善。此外，如图48所示，在T1期间时写入数据‘0’，在第二单元区域的存储单元上T2期间内施加Vcc的电位差，所以再次写入数据‘0’。第三单元区域的存储单元因存储的数据内容而产生极化状态的改善或恶化。具体地说，如图49所示，第三单元区域的存储单元保持了‘0’时，产生极化状态的改善，在保持了‘1’时，产生极化状态的恶化。由于在第四单元区域的存储单元中不产生电位差，所以没有极化状态的变化。 
接着，从备用状态起，在图43所示的T3期间中，选择WL(WL3) 为0V，非选择WL(WL0～2、4～7)为1/2Vcc，在读取动作中，读取了数据‘1’的存储单元上连接的位线BL3和BL5为Vcc，除此以外的位线(BL0～2、4、6、7)为1/2Vcc。这种情况下，在T3期间的T秒中，图50所示的电位差施加在第一～第四单元区域的存储单元上。即，在第一单元区域和第三单元区域的存储单元上，施加-1/2Vcc的电位差，在第二单元区域的存储单元上，施加-Vcc的电位差。而在第四单元区域的存储单元上不产生电位差。 
再有，作为上述T2和T3期间的特别情况，在读取动作中从选择WL(WL3)上连接的所有存储单元(第一和第二单元区域的存储单元)中读取了数据‘0’的情况下，在字线WL和位线BL上施加图54所示的电压。即，在T2期间，选择WL(WL3)为Vcc，非选择WL(WL0～2、4～7)为1/2Vcc，所有的位线BL(BL0～7)为1/2Vcc。而在T3期间，选择WL(WL3)为0V，非选择WL(WL0～2、4～7)为1/2Vcc，所有的位线BL(BL0～7)为1/2Vcc。此外，作为T2和T3期间的另一特别情况，在读取动作中从选择WL(WL3)上连接的所有存储单元(第一和第二单元区域的存储单元)中读取了数据‘1’的情况下，字线WL和位线BL上施加图55所示的电压。即，在T2期间，选择WL(WL3)为Vcc，非选择WL(WL0～2、4～7)为1/2Vcc，所有的位线BL(BL0～7)为0V。而在T3期间，选择WL(WL3)为0V，非选择WL(WL0～2、4～7)为1/2Vcc，所有的位线BL(BL0～7)为Vcc。 
经过T3期间后，如图43所示，再次返回到备用状态，结束一连串的读取-再写入动作。再有，在T3期间中，第一～四单元区域的存储单元的极化变化分别如图51～图53所示。如图51所示，第一单元区域的存储单元在T3期间施加-1/2Vcc的电位差，所以极化状态恶化。如图52所示，在第二单元区域的存储单元上，T3期间施加-Vcc的电位差，所以被写入数据‘1’。由此，完成因读取动作而被破坏的数据‘1’的再写入。在第三单元区域的存储单元中，与T2期间同样，因存储的数据内容而产生极化状态的改善或恶化。具体地说，如图53所示，在第三单元区域的存储单元保持了‘0’时，产生极化状态的恶化，在保持了‘1’时，产生极化状态的改善。由于在第四单元区域的存储单元中不产生电位差，所以没有极化状态的变化。 
即，在第4实施方式的单纯矩阵型的铁电存储器中，通过读取-再写入动作，在选择WL(WL3)上连接的存储单元中保持了数据‘0’的存储单元(第一单元区域的存储单元)中一定各产生一次极化状态的改善和恶化。而选择WL(WL3)以外的字线(WL0～2、4～7)、通过读取动作而读取了数据‘1’的位于位线BL3和BL5以外的位线(BL0～2、4、6、7)交点的存储单元(第四单元区域的存储单元)上完全不施加电压。因此，通过重复进行读取-再写入动作，不存在极化状态持续恶化的存储单元。 
在第4实施方式中，如上述那样，通过读取和再写入，由于在选择WL(WL3)上连接的存储单元中保持了‘0’的存储单元(第一单元区域的存储单元)、以及非选择WL(WL0～2、4、6、7)上连接的存储单元中读取动作时读取了数据‘1’的存储单元所连接的位线BL3和BL5上连接的存储单元(第三单元区域的存储单元)上，各施加一次相互相反方向的电压(±1/2Vcc)，所以可以抑制读取动作时的极化恶化。此外，通过读取和写入，在非选择WL(WL0～2、4～7)上连接的存储单元中读取动作时读取了数据‘1’的位线BL3和BL5以外的位线(BL0～2、4、6、7)上连接的存储单元(第四单元区域的存储单元)中，不产生电位差。由此，可以抑制所有非选择单元(第三和第四单元区域的存储单元)及选择单元中保持了数据‘0’的第一单元区域的存储单元的干扰现象。 
此外，作为特别的情况，在读取动作中从选择WL(WL3)上连接的所有存储单元(第一和第二单元区域的存储单元)中读取了数据‘0’时，通过该读取动作，不存在数据被破坏的第一和第二单元区域的存储单元。即，通过读取动作读取的所有数据与读取后选择WL上连接的所有存储单元(第一和第二单元区域的存储单元)中保持的所有数据相同。而且，在该读取动作中，实质上不存在产生极化状态恶化的非选择单元(第三和第四单元区域的存储单元)。因此，在这种特别的情况下，与第1实施方式的情况同样，如图21所示，也可以不进行上述T2和T3的动作。 
这样，在第4实施方式的单纯矩阵型的铁电存储器中，在从选择单元读取的数据都是数据‘0’时不进行再写入动作(T2和T3的动作)， 所以可以将图23所示的构成第1实施方式的第1变形例中构成电路的1/3Vcc、2/3Vcc生成电路组成的电压生成电路10置换为图42所示的1/2Vcc生成电路所形成的电压生成电路10a。此时，不进行再写入动作(T2和T3的动作)情况下的电路动作与第1实施方式的第1变形例中说明的电路动作完全相同，获得的效果也完全相同。 
(2)写入动作 
在写入动作的T1期间中，存储单元阵列上施加的电位差的分布与图25所示的第1实施方式的情况相同。再有，在第4实施方式的写入动作的说明中，如图3所示，假设为选择WL是WL3，在选择WL(WL3)上连接的存储单元中位线BL3和位线BL5中写入数据‘1’，在除此以外的位线(BL0～2、4、6、7)上连接的存储单元中写入数据‘0’的情况。此外，各单元区域的定义与第1实施方式(参照图4)相同。 
写入动作通过在图56的T1期间进行的批量‘0’写入动作、T2期间进行的补偿动作和T3期间进行的‘1’写入动作来进行。确定T2和T3期间，以使各自期间中将相互相反方向的电场提供给存储单元时，存储单元中产生的极化的变化量相等。通常，T2和T3的期间为相同的T秒。此外，T1～T3期间中进行的各动作可连续进行，也可以分别独立进行。以下，说明各动作。 
(批量‘0’写入动作) 
在图56所示的T1期间中，对选择WL的WL3上连接的所有存储单元进行数据‘0’的写入。首先，从备用状态起，仅WL3为Vcc。此时，各存储单元中的电位差分布如图25所示。即，在第一和第二单元区域的存储单元(选择单元)上T1期间施加Vcc，在第三和第四单元区域的存储单元(非选择单元)上不产生电位差。 
经过该T1期间后，通过WL3的电压为0V并返回到备用状态，完成批量‘0’写入动作。在T1期间，第一和第二单元区域的铁电存储器中的极化状态的变化分别如图57和图58所示。即，在保持了数据‘0’的第一单元区域和保持了数据‘1’的第二单元区域的存储单元中，同时被写入数据‘0’。再有，在第三和第四单元区域的存储单元(非选择单元)中不产生电位差，所以没有极化状态的变化。 
(补偿动作) 
在图56所示的T2期间，对于通过后述T3期间仅进行的‘1’写入动作而产生极化状态恶化的存储单元，预先进行用于改善极化状态的动作(补偿动作)。 
从备用状态起，在图56所示的T2期间，选择WL(WL3)为Vcc，非选择WL(WL0～2、4～7)为1/2Vcc，应写入数据‘1’的存储单元所连接的位线BL3和BL5为0V，除此以外的位线(BL0～2、4、6、7)为1/2Vcc。这种情况下，在T2期间的T秒中，将与图46所示的读取-再写入动作同样的电位差施加在第一～第四单元区域的存储单元上。即，在第一单元区域和第三单元区域的存储单元上施加1/2Vcc的电位差，在第二单元区域的存储单元上施加Vcc的电位差。而在第四单元区域的存储单元上不产生电位差。 
在经过该T2期间后，再次返回到备用状态。在T2期间，第一～第四单元区域的存储单元中的极化状态的变化与读取-再写入动作相同，分别如图47～图49所示。即，第一单元区域的存储单元改善了极化状态(参照图47)，第二单元区域的存储单元被再次写入数据‘0’(参照图48)。第三单元区域的存储单元保持了‘0’时，产生极化状态的改善，保持‘1’时，产生极化状态的恶化(参照图49)。而第四单元区域的存储单元中不产生电位差，所以没有极化状态的变化。 
(‘1’写入动作) 
从备用状态起，在图56所示的T3期间，选择WL(WL3)为0V，非选择WL(WL0～2、4～7)为1/2Vcc，应写入数据‘1’的存储单元所连接的位线BL3和BL5为Vcc，除此以外的位线(BL0～2、4、6、7)为1/2Vcc。这种情况下，在T3期间的T秒中，将与图50所示的读取-再写入动作同样的电位差施加在第一～第四单元区域的存储单元上。即，在第一单元区域和第三单元区域的存储单元上施加-1/2Vcc的电位差，在第二单元区域的存储单元上施加-Vcc的电位差。而在第四单元区域的存储单元上施加0V的电位差。 
再有，作为上述T2和T3期间的特别情况，在选择WL(WL3)上连接的所有存储单元(第一和第二单元区域的存储单元)中写入数据‘0’时，如图59所示，在T2期间，选择WL(WL3)为Vcc，非选择WL(WL0～2、4～7)为1/2Vcc，所有位线BL(BL0～7)为1/2Vcc， 同时在T3期间，选择WL(WL3)为0V，非选择WL(WL0～2、4～7)为1/2Vcc，所有位线BL(BL0～7)为1/2Vcc。此外，作为T2和T3期间的另一特别情况，在选择WL(WL3)上连接的所有存储单元(第一和第二单元区域的存储单元)中写入数据‘1’时，如图60所示，在T2期间，选择WL(WL3)为Vcc，非选择WL(WL0～2、4～7)为1/2Vcc，所有位线BL(BL0～7)为0V，而在T3期间，选择WL(WL3)为0V，非选择WL(WL0～2、4～7)为1/2Vcc，所有位线BL(BL0～7)为Vcc。 
在经过T3期间后，再次返回到备用状态。在T3期间，第一～第四单元区域的存储单元中的极化状态的变化与读取-再写入动作相同，分别如图51～图53所示。即，第一单元区域的存储单元中极化状态恶化(参照图51)，在第二单元区域的存储单元中被写入期望的数据‘1’(参照图52)。第三单元区域的存储单元在保持了‘0’时产生极化状态的恶化，在保持了‘1’时产生极化状态的改善(参照图53)。由于在第四单元区域的存储单元中不产生电位差，所以没有极化状态的变化。 
补偿动作和‘1’写入动作的各单元区域的存储单元的极化状态的恶化和改善状况示于以下的表2。 
表2 
    T1期间     T2期间     T3期间
  第一单元区域的存储单  元     ‘0’写入     ○     ×
  第二单元区域的存储单  元     ‘0’写入     ‘0’写入     ‘1’写入
  第三单元  区域的存储单  元     ‘0’保持     -     ○     ×
    ‘1’保持     -     ×     ○
  第四单元  区域的存储单  元     ‘0’保持     -     -     -
    ‘1’保持     -     -     -
-：极化状态不变化 
○：极化状态改善 
×：极化状态恶化 
从表2可在知，T3结束后极化状态恶化的存储单元、即第一单元区域的存储单元、第三单元区域中保持了‘0’的存储单元、以及第四单元区域中保持了数据‘1’的存储单元在补偿动作时都是极化状态改善的存储单元。相反地，T3结束后极化状态改善的存储单元都是在补偿动作时极化状态恶化的存储单元。 
这样，在第4实施方式的单纯矩阵型的铁电存储器中，通过写入动作，在选择WL(WL3)上连接的存储单元中保持了‘0’的存储单元(第一单元区域的存储单元)、以及非选择WL(WL0～2、4～7)上连接的存储单元中读取动作时读取了数据‘1’的存储单元所连接的位线BL3和BL5上连接的存储单元(第三单元区域的存储单元)上各施加一次相互相反方向的电压(±1/2Vcc)，所以可以抑制写入时的极化恶化。此外，通过写入动作，在非选择WL(WL0～2、4～7)上连接的存储单元中读取动作时读取了数据‘1’的位线BL3和BL5以外的位线(BL0～2、4、6、7)上连接的存储单元(第四单元区域的存储单元)中不产生电位差。因此，通过重复进行写入动作，不存在极化状态持续恶化的存储单元。由此，可以抑制所有非选择单元(第三和第四单元区域的存储单元)和选择单元中保持了数据‘0’的第一单元区域的存储单元的干扰现象。 
此外，作为特别的情况，在选择WL(WL3)上连接的所有存储单元(第一和第二单元区域的存储单元)中写入数据‘0’时，通过批量‘0’写入动作，对第一和第二单元区域的存储单元进行数据‘0’的写入。而且，在该批量‘0’写入动作中，不存在产生极化状态恶化的非选择单元(第三和第四单元区域的存储单元)。因此，在这种特别的情况下，取代图59所示的电压波形，如图61所示的电压波形那样，也可以不进行上述T2和T3的动作。 
如图61所示，在第4实施方式的单纯矩阵型的铁电存储器中，在对选择单元的写入数据都是数据‘0’时，由于不进行补偿动作(T2的动作)和‘1’写入动作(T3的动作)，所以可以将图31所示的构成第1实施方式的第2变形例的电路的1/3Vcc、2/3Vcc生成电路组成的 电压生成电路10置换为图42所示的1/2Vcc生成电路所形成的电压生成电路10a。此时，不进行补偿动作(T2的动作)和‘1’写入动作(T3的动作)情况下的电路动作与第1实施方式的第2变形例中说明的电路动作完全相同，获得的效果也完全相同。 
而且，在该第4实施方式的单纯矩阵型的铁电存储器中，选择单元的读取数据都为数据‘0’时和对选择单元的写入数据都为‘0’时的两种情况中，由于不进行T2和T3的动作，所以可以将图32所示的构成第1实施方式的第3变形例的电路的1/3Vcc、2/3Vcc生成电路组成的电压生成电路10置换为图42所示的1/2Vcc生成电路所形成的电压生成电路10a。 
此外，即使按任何顺序组合读取-再写入动作和写入动作，都不存在极化状态持续恶化的存储单元。而且，即使按任何顺序组合第1实施方式所述的读取-再写入动作和写入动作、以及第4实施方式所述的读取-再写入动作和写入动作，也都不存在极化状态持续恶化的存储单元。 
以上的说明是假设将写入动作按批量‘0’写入动作→补偿动作→‘1’写入动作的顺序进行的情况，但在按批量‘1’写入动作→补偿动作→‘0’写入动作的顺序进行的情况下，也可以获得完全相同的效果。这种情况的施加电压波形示于图62。再有，在图62中，选择WL为字线WL3。而且，在该选择WL(WL3)上连接的存储单元中，在位线BL3和位线BL5上连接的存储单元中写入数据‘0’，同时在除此以外的位线(BL0～2、BL4、BL6、BL7)上连接的存储单元中写入数据‘1’。 
作为写入动作按批量‘1’写入动作→补偿动作→‘0’写入动作的顺序进行的特别例子，在选择单元中都写入数据‘1’时，通过批量‘1’写入动作(T1期间)，不存在产生极化状态恶化的非选择单元(第三和第四单元区域的存储单元)。因此，在这种特别的情况下，取代图62所示的电压波形，如图34所示的电压波形那样，也可以不进行T2和T3的动作。 
这样，在写入动作按批量‘1’写入动作→补偿动作→‘0’写入动作的顺序进行的情况下，由于在选择单元中都写入数据‘1’时不进 行补偿动作(T2的动作)和‘0’写入动作(T3的动作)，所以如同上述第1实施方式那样，需要追加用于将输入到数据判别电路11的写入数据进行反转的反相电路15(参照图35)。这种情况下，也可以将图35的电路结构中1/3Vcc、2/3Vcc生成电路组成的电压生成电路10置换为图42所示的1/2Vcc生成电路所形成的电压生成电路10a。 
而且，在写入动作按批量‘0’写入动作→补偿动作→‘1’写入动作的顺序进行，并且对选择单元的写入数据都为数据‘0’的情况，写入动作按批量‘1’写入动作→补偿动作→‘0’写入动作的顺序进行，并且对选择单元的写入数据都为数据‘1’的情况，以及读取动作中来自选择单元的读取数据都为数据‘0’的情况的所有情况下，不进行T2和T3动作的单纯矩阵型的铁电存储器可通过将图36所示的第1实施方式的第5变形例的电路结构中1/3Vcc、2/3Vcc生成电路组成的电压生成电路10置换为图42所示的1/2Vcc生成电路所形成的电压生成电路10a来实现。这种情况下的电路动作与第1实施方式的第5变形例中说明的电路动作完全相同。 
(第5实施方式) 
在该第5实施方式中，说明在上述第4实施方式的交叉点型的铁电存储器的整体结构中，形成可判别BL大致为0V的数据的读取放大器的例子。 
读取放大器的电路结构与第2实施方式中记载的结构完全相同(参照图37)。 
参照图63，在该第5实施方式中，读取-再写入动作在T1～T3期间进行，但不需要设置第1实施方式中的t1期间。这是因为如上述那样，在第5实施方式的读取放大器8a(参照图37)中，可不将所有位线处于浮置状态而进行位线的数据判别。 
(读取动作) 
如图63所示，从备用状态起，在T1期间，选择WL的WL3为Vcc。此时，存储单元阵列中的电位差分布是与图25所示的第1实施方式的写入动作时的T1期间的电位差相同的分布。即，在T1期间中，WL3上连接的所有存储单元(第一和第二单元区域的存储单元)中产生Vcc的电位差，在第三和第四单元区域的存储单元中不产生电位差。 在该状态下，通过读取放大器8a检测所有位线BL的电压变化，由此进行数据‘0’或数据‘1’的判定。 
此后，WL3为0V并完成读取动作。通过该读取动作，与第4实施方式的情况同样，在第一单元区域和第二单元区域的存储单元中写入数据‘0’，所以保持了数据‘1’的第二单元区域的存储单元的数据被破坏。对第二单元区域的存储单元的数据‘1’的再写入动作在T2和T3期间进行。 
(再写入动作) 
T2和T3期间的对字线WL和位线BL的施加电压、以及各存储单元中的极化状况的变化与第4实施方式的情况完全相同。 
如以上那样，本发明第5实施方式的单纯矩阵方式的铁电存储器不需要设置t1期间，用于控制位线的控制电路(例如图1中的列解码器3)的结构简单。此外，由于在存储单元阵列中不产生图6的上图所示的电位差，所以可进一步削减极化状态恶化的存储单元。 
再有，有关第5实施方式的写入动作，与第4实施方式的情况完全相同。 
(第6实施方式) 
该第6实施方式涉及单纯矩阵型的铁电存储器，涉及具有通过从存储数据以外设置的虚拟单元中读取数据来生成读取时所需的基准电压结构的存储器，将规定的电压作为数据写入电压的1/2电压的存储器。 
该第6实施方式的单纯矩阵型的铁电存储器的整体结构使用与图42所示的第4实施方式同样的1/2Vcc生成电路组成的电压生成电路10a，取代图39所示的1/3Vcc、2/3Vcc生成电路组成的电压生成电路10。 
(1)写入动作 
下面说明在存储单元阵列中，选择WL为WL3，在该选择WL(WL3)上连接的存储单元中位线BL3和BL5上连接的存储单元中写入数据‘1’，在除此以外的位线(BL0～2、4、6、7)上连接的存储单元中写入‘0’的情况。此时，在虚拟单元中，写入与存储单元的相反极性的数据。即，在选择WL的WL3d上连接的虚拟单元中，在位线 BL3d和BL5d上连接的虚拟单元中写入数据‘0’，在除此以外的位线(BL0d～2d、4d、6d、7d)上连接的虚拟单元中写入‘1’。 
参照图64，对存储单元阵列的施加电压与图56所示的电压相同，通过写入动作存储单元的极化状态没有持续恶化。因此，在写入动作时，至少可以抑制选择WL(WL3)以外的字线(WL0～2、4～7)上连接的所有非选择的存储单元中的干扰现象。此外，对虚拟单元阵列的施加电压与图62所示的电压相同，通过写入动作虚拟单元的极化状态没有持续恶化。因此，在写入动作时，至少可以抑制选择WL(WL3d)以外的字线(WL0d～2d、4d～7d)上连接的所有非选择的虚拟单元中的干扰现象。 
此外，在图64所示的例子中，按批量‘1’写入动作→补偿动作→‘0’写入动作的顺序来进行对虚拟单元的写入动作，但即使按批量‘0’写入动作→补偿动作→‘1’写入动作的顺序进行，也可获得同样的效果。 
(2)读取-再写入动作 
下面说明选择WL是WL3，在其上连接的存储单元中，在位线BL3和BL5上连接的存储单元中存储数据‘1’，在除此以外的位线(BL0～2、4、6、7)上连接的存储单元中存储数据‘0’的情况。此时，如上述那样，在与存储单元对应的虚拟单元中，存储与存储单元相反极性的数据。即，在位于字线WL3d和位线BL3d及BL5d交点的存储单元中存储数据‘0’，在位于字线WL3d和除此以外的位线(BL0d～2d、4d、6d、7d)交点的存储单元中存储数据‘1’。 
参照图65，首先，从备用状态起，所有的位线BL0～BLn和BL0d～BLnd处于浮置状态，在相同的定时中选择WL的WL3和WL3d为Vcc。这种状态下，通过用电压读取放大器的读取放大器8比较并放大存储单元阵列的各位线(BL0～BLn)的电位和虚拟单元阵列的各位线(BL0d～BLnd)的电位，来进行数据的判别。例如，BL3的电位通过存储了数据‘1’的存储单元的电荷而为Vr1，BL3d的电位通过存储了数据‘0’的存储单元的电荷而为Vr0(＜Vr1)，所以比较BL3的电位和BL3d的电位时BL3的电位高。这种情况下，位于BL3和BL3d交点的存储单元的数据为‘1’。相反地，在BL3的电位比BL3d的电 位低时，位于BL3和BL3d的交点的存储单元的数据为‘0’。 
此后，所有的位线为0V。此时，在存储单元阵列中BL3上连接的所有的存储单元和虚拟单元阵列中BL3d上连接的所有虚拟单元中，在T1-t1期间内施加Vcc的电压。因此，在这些单元中写入数据‘0’。 
接着，WL3和WL3d为0V并返回到备用状态。T3和T3期间进行的对存储单元阵列和虚拟单元阵列的再写入动作与第4实施方式的情况相同，获得的效果也相同。 
再有，本次公开的实施方式在所有方面都是例示，而不应该被认为是限制性的。本发明的范围不是由上述实施方式来表示，而是由权利要求的范围来表示，而且包含与权利要求范围同等意义和范围内的所有变更。 
在上述第1～第6实施方式中，说明了通过具有铁电薄膜的电容元件来构成作为存储部件的存储单元的情况，但对于用电阻元件来构成作为存储部件的存储单元的情况，也可获得同样的效果。 
此外，在上述第1～第6实施方式中，都在说明铁电存储器，但本发明不限于此，只要是在位线和字线之间连接作为存储部件的电容部件或电阻部件的存储器，也可以是其他存储器。 

Claims (19)

1.一种存储器，其特征在于，包括：
多条位线；
多条字线，与所述多条位线交叉配置；以及
多个第一存储部件，各自连接在所述多个位线和所述多个字线之交叉点，保持第一数据或第二数据，所述第一数据为“0”，所述第二数据为“1”；其中：
所述存储器被配置成：在选择的第一存储部件存储有第一数据和第二数据的情况下，通过对选择的所述多个字线上连接的选择的所述多个第一存储部件进行的读取动作和多个电压施加动作组成的再写入动作，在全部的非选择的第一存储部件上，将提供第一方向的第一电场的第一电压脉冲和提供与所述第一方向相反的第二方向的第二电场的第二电压脉冲分别施加相同的次数，或者在全部的选择的第一存储部件存储有第一数据的情况下，不执行所述再写入动作从而不施加所述第一和第二电压脉冲；并且
对所述选择的多个第一存储部件进行的所述读取动作和多个电压施加动作组成的再写入动作包括：
读取动作；
用于对在所述读取动作中读取出第二数据的所述选择的多个第一存储部件写入第一数据的第一写入动作；
然后，对在所述读取动作中读取出所述第二数据的所述选择的多个第一存储部件写入所述第二数据的第二写入动作，
其中所述存储器还被配置成：通过写入所述第一数据的第一写入动作和写入所述第二数据的第二写入动作，在所述读取动作中读取出第一数据的所述选择的多个第一存储部件上，将提供第一方向的第一电场的第一电压脉冲和提供与所述第一方向相反的第二方向的第二电场的第二电压脉冲分别施加相同的次数。
2.如权利要求1所述的存储器，其特征在于：
在第一期间施加用于提供所述第一方向的第一电场的第一电压脉冲；
在第二期间施加用于提供与所述第一方向相反的第二方向的第二电场的第二电压脉冲；
所述第一期间和所述第二期间相等。
3.如权利要求1所述的存储器，其特征在于，
在所述读取动作和所述再写入动作时，在所述选择的多个第一存储部件上施加规定的电压，在多个所述非选择的第一存储部件上施加所述规定电压1/3的电压和1/2的电压的其中之一。
4.如权利要求1所述的存储器，其特征在于，
在使所述多个字线和所述多个位线为同电位的状态后，开始所述读取动作。
5.如权利要求1所述的存储器，其特征在于，
在所述读取动作中将所述多个位线浮置后，使所述多个位线为固定电位。
6.如权利要求5所述的存储器，其特征在于，
在所述读取动作中浮置所述多个位线时，多个所述非选择的第一存储部件的极化量的变化量与所述再写入动作中的所述非选择的多个第一存储部件的极化量的变化量相比充分地减小。
7.如权利要求1所述的存储器，其特征在于，
还包括读取数据判别电路，该读取数据判别电路在所述读取动作中放大所述多个位线上产生的电压后，通过比较该放大后的电压和基准电压，来判别从所述选择的多个第一存储部件读取的数据是第一数据还是第二数据。
8.如权利要求1所述的存储器，其特征在于，
还包括多个第二存储部件，该多个第二存储部件与所述多个第一存储部件分开设置，存储与对应的所述多个第一存储部件相反极性的数据；
通过比较在所述读取动作中所述多个位线上产生的电压和从所述多个第二存储部件读取数据而生成的基准电压，判别从所述选择的多个第一存储部件读取的数据是第一数据还是第二数据。
9.如权利要求1所述的存储器，其特征在于，
所述多个第一存储部件各自包含铁电薄膜。
10.如权利要求1所述的存储器，其特征在于，
所述多个第一存储部件各自包含电阻元件。
11.一种存储器，其特征在于，包括：
多个位线；
多个字线，与所述多个位线交叉配置；以及
多个第一存储部件，连接在所述多个位线和所述多个字线之交叉点，保持第一数据或第二数据，所述第一数据为“0”，所述第二数据为“1”，其中：
所述存储器被配置成：在选择的第一存储部件中应写入第一数据和第二数据的情况下，通过对选择的所述多个字线上连接的选择的多个第一存储部件进行的至少一个写入动作组成的写入动作，在全部的非选择的第一存储部件上，将提供第一方向的第一电场的第一电压脉冲和提供与所述第一方向相反的第二方向的第二电场的第二电压脉冲分别施加相同的次数，或者在全部的选择的第一存储部件中应写入第一数据的情况下，仅执行写入第一数据的第一写入动作；并且
对所述选择的多个第一存储部件进行的至少一个动作组成的写入动作包括：
用于在所有所述选择的多个第一存储部件中写入第一数据的所述第一写入动作；
用于对应写入的数据是第二数据的所述选择的多个第一存储部件写入所述第一数据的第二写入动作；
然后，用于对应写入的数据是所述第二数据的所述选择的多个第一存储部件写入所述第二数据的第三写入动作，其中
所述存储器被配置成：通过写入所述第一数据的第二写入动作和写入所述第二数据的第三写入动作，在应写入所述第一数据的所述选择的多个第一存储部件上，将提供所述第一方向的第一电场的第一电压脉冲和提供与所述第一方向相反的第二方向的第二电场的第二电压脉冲分别施加相同的次数。
12.如权利要求11所述的存储器，其特征在于，
在所述写入动作时，在所述选择的多个第一存储部件上施加规定的电压，在多个所述非选择的第一存储部件上施加所述规定电压的1/3的电压和1/2的电压的其中之一。
13.如权利要求11所述的存储器，其特征在于，
所述多个第一存储部件各自包含铁电薄膜。
14.如权利要求11所述的存储器，其特征在于，
所述多个第一存储部件各自包含电阻元件。
15.一种存储器，其特征在于，包括：
多个位线；
多个字线，与所述多个位线交叉配置；以及
多个第一存储部件，连接在所述多个位线和所述多个字线之交叉点，保持第一数据或第二数据；其中：
所述第一数据为“0”，所述第二数据为“1”；
所述存储器被配置成：在选择的所述多个字线上连接的选择的多个第一存储部件中应写入的数据仅为第一数据或第二数据时，写入动作用一个动作完成，其中，所述一个动作包括读出动作，在所述应写入的数据包括第一数据和第二数据时，写入动作包括至少一个数据写入动作和多个电压施加动作，
所述至少一个数据写入动作包括，
用于在所有所述选择的多个第一存储部件中写入第一数据的第一写入动作；
用于对应写入的数据是第二数据的所述选择的多个第一存储部件写入所述第一数据的第二写入动作；
然后，用于对应写入的数据是所述第二数据的所述选择的多个第一存储部件写入所述第二数据的第三写入动作，其中
所述存储器被配置成：通过写入所述第一数据的第二写入动作和写入所述第二数据的第三写入动作，在应写入所述第一数据的所述选择的多个第一存储部件上，将提供所述第一方向的第一电场的第一电压脉冲和提供与所述第一方向相反的第二方向的第二电场的第二电压脉冲分别施加相同的次数。
16.如权利要求15所述的存储器，其特征在于，
在包括至少一个数据写入动作和多个电压施加动作的所述写入动作时，在所述选择的多个第一存储部件上施加规定的电压，在所述选择的多个第一存储部件以外的多个非选择的第一存储部件上施加所述规定电压的1/3的电压和1/2的电压的其中之一。
17.如权利要求15所述的存储器，其特征在于，
还包括数据判别电路，该数据判别电路在所述写入动作中应写入所述选择的多个第一存储部件中的所有数据仅为第一数据或第二数据时，输出规定的信号。
18.如权利要求15所述的存储器，其特征在于，
所述多个第一存储部件各自包含铁电薄膜。
19.如权利要求15所述的存储器，其特征在于，
所述多个第一存储部件各自包含电阻元件。
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