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Hintergrund
der Erfindung
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Die
vorliegende Erfindung betrifft eine nicht-flüchtige Halbleiterspeicheranordnung
zum Schreiben von parallelen Mehrwertdaten in eine Mehrzahl von
Speicherzellen.
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Nicht-flüchtige Halbleiterspeicheranordnungen
haben in den letzten Jahren einen bemerkenswerten Fortschritt erfahren
und ihre Speicherkapazität
steigt schnell. Dementsprechend existiert als ein Verfahren zum Erhöhen der
Speicherkapazität
beim selben Herstellungsprozess wie nach dem Stand der Technik ein
Verfahren zum Erhöhen
der Anzahl an Informationsbits, die in einer Speicherzelle gespeichert
werden können
(d.h. Schaffen der sogenannten Mehrwertstruktur). In dieser nicht-flüchtigen
Halbleiter-Mehrwertspeicheranordnung wird die Schwellenspannung
jeder Speicherzelle geregelt. In der oben genannten nicht-flüchtigen
Halbleiterspeicheranordnung werden vier Werte (zwei Bits pro Zelle
als Informationsmenge) in einer Speicherzelle gespeichert, und die
Werte werden in abnehmender Reihenfolge von der Schwellenspannung
der Speicherzelle als "0,
0", "0, 1", "1, 0" und "1, 1" festgelegt. Unter
der Voraussetzung, dass die Daten "0, 0" einen
gelöschten
Zustand repräsentieren,
wird eine Schreiboperation ausgeführt, indem die Schwellenspannung
der Speicherzellen in diesem gelöschten
Zustand zu den unteren Schwellenspannungen in der Reihenfolge der Daten "0, 1", "1, 0" und "1, 1" hin verschoben wird.
Obwohl es keine nicht-flüchtige
Halbieiterspeicheranordnung gibt, bei der die Schwellenspannung
der Speicherzelle, aus der die Daten gelöscht wurden, geringer ist als
die Schwellenspannung der Speicherzelle, in die Daten geschrieben
wurden, sind die Spannungen im Wesentlichen identisch.
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Als
nicht-flüchtige
Halbleiterspeicheranordnung zum Schreiben solcher Mehrwertdaten
wurde eine Anordnung vorgeschlagen, die unabhängig voneinander eine Schreiboperation
und eine Verifikationsoperation in der Reihenfolge von z.B. "0, 1", "1, 0" und "1, 1" durchführt ("A 3.3V 128Mb Multi-Level NAND Flash
Memory for Mass Storage Applications" ISSCC96 DIGEST OF TECHNICAL PAPERS
P32-P33).
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Die
oben genannte nicht-flüchtige
Halbleiterspeicheranordnung besitzt jedoch die folgenden Probleme (1)
bis (4).
- (1) Da die Verifikationsoperation
für alle
Mehrwertdaten durchgeführt
wird, wird die Zeit, die für
diese Verifikationsoperation notwendig ist, um etwa das Dreifache
verlängert
im Vergleich zu dem Fall des Binärwerts,
wenn z.B. Vier-Wert-Daten in eine Speicherzelle gespeichert werden.
- (2) Da eine Wortleitungsspannung zum Zeitpunkt der Schreiboperation
und der Verifikationsoperation in Übereinstimmung mit der Schwellenspannung
der zu verifizierenden Mehrwertdaten verändert werden muss, ist eine
gewisse Zeit zum Verändern
der Wortleitungsspannung notwendig.
- (3) Da die an die Bitleitung angelegte Spannung unabhängig vom
Wert der Mehrwertdaten im Schreibzustand konstant ist und eine Spannung,
die von einer negativen Spannung eines geringen absoluten Werts für die Daten "0, 1" bis zu einer negativen
Spannung eines großen
absoluten Werts für
die Daten "1, 1" reicht, an die Wortleitung
angelegt wird, sind viele Schreibimpulse notwendig.
- (4) Es gibt eine Gate-Störung
der Speicherzellen, die gemeinsam mit einer identischen Wortleitung
verbunden sind.
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EP 760516 offenbart eine
nicht-flüchtige
Mehrfachzustands-Speicheranordnung
unter Verwendung eines EEPROM, die Mehrfachzustandsdaten speichern
kann.
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Zusammenfassung
der Erfindung
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Es
ist wünschenswert,
eine nicht-flüchtige
Halbleiterspeicheranordnung und ein Schreibverfahren hierfür zu schaffen,
die geeignet sind, gleichzeitig eine Schreiboperation und eine Verifikationsoperation
von Mehrwertdaten für
eine Mehrzahl von Speicherzellen durchzuführen und Mehrwertdaten mit
hoher Geschwindigkeit zu schreiben.
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Gemäß der vorliegenden
Erfindung wird eine nicht-flüchtige
Halbleiterspeicheranordnung geschaffen, die aufweist: eine Mehrzahl
von nicht-flüchtigen
Speicherzellen, die mit Bitleitungen und Wortleitungen verbunden
sind; eine Latch-Schaltung zum Speichern von Eingabemehrwertdaten,
die in eine Speicherzelle geschrieben werden sollen, die durch eine
Bitleitung und eine Wortleitung ausgewählt ist; Mehrwert-Leseverstärker zum
Auslesen von Mehrwertdaten, die in die Speicherzelle geschrieben
wurden, durch Anlegen einer vorgegebenen Lesespannung an die Wortleitung;
und eine Schaltung zur Erzeugung der Bitleitungsspannung, die auf
Basis der Eingabemehrwertdaten, die in den Latch-Schaltungen gespeichert
sind, und der Eingabemehrwertdaten, die durch die Mehrwert-Leseverstärker aus
der Speicherzelle ausgelesen wurden, zum Anlegen einer vorgegebenen
Spannung, die zum Schreiben der Eingabemehrwertdaten in die Speicherzelle
geeignet ist, an die Bitleitung dient, die mit der Speicherzelle
verbunden ist.
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Bei
dieser nicht-flüchtigen
Halbleiterspeicheranordnung werden durch das Speichern der Eingabemehrwertdaten,
die in die Speicherzelle geschrieben werden sollen, die durch die
Bitleitung und die Wortleitung ausgewählt wurden, in die Latch-Schaltung
und das Anlegen einer vorgegebenen Lesespannung an die Wortleitung
die in die Speicherzelle geschriebenen Mehrwertdaten von den Mehrwert-Leseverstärkern ausgelesen.
Anschließend
wird auf Basis der Eingabemehrwertdaten, die in der Latch-Schaltung
gespeichert sind, und der Eingabemehrwertdaten, die durch die Mehrwert-Leseverstärker ausgelesen
wurden und in die Speicherzelle geschrieben wurden, eine vorgegebene
Spannung zum Schreiben der Eingabemehrwertdaten in die Speicherzelle
von der Schaltung zum Erzeugen der Bitleitungsspannung an die Bitleitung
angelegt, die mit der Speicherzelle verbunden ist, und anschließend wird
eine vorgegebene Schreibspannung an die Wortleitung angelegt, wodurch
die Eingabemehrwertdaten in die Speicherzelle geschrieben werden.
Wie oben beschrieben können
die Mehrwertdaten einer Mehrzahl von Speicherzellen gleichzeitig
von den Mehrwert-Leseverstärkern
ausgelesen werden, und dies umgeht die Notwendigkeit der Verifikationsoperation
für jeden
Datensatz und ermöglicht
es, dass die Mehrwert-Leseverstärker
die Mehrwertdaten aus der Speicherzelle mit der vorgegebenen Wortleitungsspannung
auslesen. Dementsprechend besteht keine Notwendigkeit, die Wortleitungsspannung
während
der Verifikationsoperation zu variieren. Desweiteren kann die vorgegebene
Spannung an jede Bitleitung von der Schaltung zur Erzeugung der
Bitleitungsspannung angelegt werden, und somit kann die Anzahl von
Schreibimpulsen optimiert werden, wodurch Mehrwertdaten bei einer
geringen Anzahl von Schreibzeitpunkten geschrieben werden können. Deshalb
kann die Schreiboperation und die Verifikationsoperation der Mehrwertdaten
gleichzeitig für
eine Mehrzahl von Speicherzellen durchgeführt werden. Außerdem wird
die vorgegebene Spannung unabhängig
von den Werten der zu schreibenden Mehrwertdaten an die Wortleitung
angelegt und somit kann die Gate-Störung reduziert werden.
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In
einer Ausführungsform
versetzt die Schaltung zur Erzeugung der Bitleitungsspannung die
Bitleitung der ausgewählten
Speicherzelle in einen geöffneten
Zustand, wenn die in der Latch-Schaltung gespeicherten Eingabemehrwertdaten
mit einem Wert übereinstimmen,
der auf den Mehrwertdaten basiert, die aus der Speicherzelle ausgelesen
wurden, indem die Mehrwert-Leseverstärker diese
aus der Speicherzelle auslesen, indem Spannung an die Bitleitung
durch die Schaltung zur Erzeugung der Bitleitungsspannung angelegt
wird und in die Speicherzelle geschrieben wird. Selbst wenn in eine
andere Speicherzelle geschrieben wird, die mit der selben Wortleitung
verbunden ist, wird deshalb die Speicherzelle, in die auf korrekte
Weise die Eingabemehrwertdaten geschrieben wurden, keiner weiteren
Schreiboperation unterzogen, und somit können die Eingabemehrwertdaten
unfehlbar in die Speicherzelle geschrieben werden.
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In
einer Ausführungsform
gibt die Schaltung zur Erzeugung der Bitleitungsspannung die vorgegebene Spannung
zum Schreiben der Eingabemehrwertdaten in die Speicherzelle so lange
aus, bis die Eingabemehrwertdaten auf korrekte Weise in die Speicherzelle
geschrieben sind und die Eingabemehrwertdaten, die in der Latch-Schaltung
gespeichert sind, mit einem Wert übereinstimmen, der auf den
Mehrwertdaten basiert, die von den Mehrwert-Leseverstärkern aus der Speicherzelle
ausgelesen wurden, außerdem
auf dem Anlegen der Spannung an die Bitleitung durch die Schaltung
zur Erzeugung der Bitleitung und dem Schreiben in die Speicherzelle.
Wenn die Leseoperation aus der Speicherzelle, das Anlegen der Spannung
an die Bitleitung durch die Schaltung zur Erzeugung der Bitleitungsspannung
und das Schreiben in die Speicherzelle wiederholt werden, gibt es
daher keine Verzögerung
des Ausgangssignals der Schaltung zur Erzeugung der Bitleitungsspannung
im Vergleich zu der Ausgestaltung, bei der zwischen Schreibimpulsen
geschaltet wird, so dass das Schreiben mit hoher Geschwindigkeit
in kurzer Zeit erfolgen kann.
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Gemäß einem
zweiten Gesichtspunkt der vorliegenden Erfindung wird ein Schreibverfahren
für eine nicht-flüchtige Halbleiterspeicheranordnung
geschaffen, die eine Mehrzahl von nicht-flüchtigen Speicherzellen aufweist,
die mit Bitleitungen und Wortleitungen verbunden sind, wobei das
Verfahren aufweist: einen ersten Schritt des Speicherns von Eingabemehrwertdaten,
die in eine Speicherzelle geschrieben werden sollen, die durch eine
Bitleitung und eine Wortleitung ausgewählt ist, in Latch-Schaltungen;
einen zweiten Schritt des Auslesens von in die Speicherzelle geschriebenen
Mehrwertdaten durch Mehrwert-Leseverstärker, indem eine vorgegebene
Lesespannung an die Wortleitung angelegt wird; einen dritten Schritt,
basierend auf den in den Latch-Schaltungen gespeicherten Eingabemehrwertdaten
und den in die Speicherzelle geschriebenen Mehrwertdaten, die durch
die Mehrwert-Leseverstärker ausgelesen
wurden, eine vorgegebene Spannung zum Schreiben der Eingabemehrwertdaten
in die Speicherzelle durch eine Schaltung zum Erzeugen der Bitleitungsspannung
an die Bitleitung anzulegen, die mit der Speicherzelle verbunden
ist; und einen vierten Schritt des Schreibens der Eingabemehrwertdaten
in die Speicherzelle durch Anlegen einer vorgegebenen Schreibspannung
an die Wortleitung in einem Zustand, in dem durch die Schaltung
zur Erzeugung der Bitleitungsspannung die vorgegebene Spannung an
die Bitleitung angelegt wird, wobei der zweite, dritte und vierte
Schritt wiederholt werden, bis die in den Latch-Schaltungen gespeicherten
Eingabemehrwertdaten mit einem Wert übereinstimmen, der auf den
Mehrwertdaten basiert, die von den Mehrwert-Leseverstärkern aus
der Speicherzelle ausgelesen wurden.
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Kurze Beschreibung
der Zeichnungen
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Die
vorliegende Erfindung wird aus der detaillierten Beschreibung und
den begleitenden Zeichnungen noch klarer verständlich, die zu Beispielszwecken
gegeben werden und somit die vorliegende Erfindung nicht einschränken.
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1 ist
ein Schaltbild einer Latch-Schaltung, einer Schaltung zur Erzeugung
der Bitleitungsspannung und deren Peripherie einer nicht-flüchtigen
Halbleiterspeicheranordnung gemäß einer
Ausführungsform der
vorliegenden Erfindung;
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2 ist
ein Schaltbild eines Leseverstärkers,
einer Speicherzelle und deren Peripherie der oben genannten nicht-flüchtigen
Halbleiterspeicheranordnung in Fortsetzung aus 1;
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3 ist
ein Zeitdiagramm des Schreibzustands der oben erwähnten nichtflüchtigen
Halbleiterspeicheranordnung;
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4A, 4B, 4C, 4D, 4E, 4F, 4G und 4H sind
Diagramme, die eine Änderung
in der Spannung an jedem Eingangsknoten in dem in 3 dargestellten
Schreibzustand darstellen;
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5 ist
ein Schaltbild, das ein anderes Beispiel der Schaltung zur Erzeugung
der Bitleitungsspannung der oben erwähnten nicht-flüchtigen
Halbleiterspeicheranordnung zeigt;
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6 ist
ein Schaltbild, das noch ein weiteres Beispiel der Schaltung zur
Erzeugung der Bitleitungsspannung der oben erwähnten nicht-flüchtigen
Halbleiterspeicheranordnung zeigt;
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7 ist
ein Schaltbild, das ein Beispiel zeigt, bei dem die Schaltung zur
Erzeugung der Bitleitungsspannung aus 5 lediglich
aus n-Kanal-Transistoren besteht;
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8 ist
ein Schaltbild, das ein Beispiel zeigt, in dem die Schaltung zur
Erzeugung der Bitleitungsspannung aus 6 lediglich
aus n-Kanal-Transistoren besteht;
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9 ist
ein Schaltbild, das ein Beispiel zeigt, bei dem die Schaltung zur
Erzeugung der Bitleitungsspannung aus 1 lediglich
aus n-Kanal-Transistoren besteht; und
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10 ist
ein Schaltbild, das eine Schaltung zur Erzeugung der Bitleitungsspannung
zeigt, die erhalten wird, indem die Schaltung zur Erzeugung der Bitleitungsspannung
aus 1 aus MOS-Dioden anstelle von n-Kanal-Transistoren
gebildet wird.
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Detaillierte
Beschreibung der bevorzugten Ausführungsformen
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1 und 2 sind
Schaltbilder einer nicht-flüchtigen
Halbleiterspeicheranordnung gemäß einer Ausführungsform
der vorliegenden Erfindung. 1 zeigt
ein Schaltbild der Peripherie einer Schaltung zur Erzeugung einer
Bitleitungsspannung 1, während 2 ein Schaltbild
eines Mehrwert-Leseverstärkers, einer Speicherzelle
und deren Peripherie in Fortsetzung aus 1 zeigt.
Bei dieser nicht-flüchtigen
Halbleiterspeicheranordnung sollen 4-Wert-(2-Bit)-Daten in einer
Speicherzelle gespeichert werden, wodurch die Daten aus "00", "01", "10" und "11" in absteigender
Reihenfolge von einer Schwellenspannung Vth gebildet werden, bei der
ein Strom durch die Speicherzelle zu fließen beginnt.
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Wenn
bei dieser nicht-flüchtigen
Halbleiterspeicheranordnung eine Spalte von einer internen Spaltenadresse
y12-15, y8-11. y4-7 und y0-3 in einem Zustand ausgewählt wird,
in dem die Eingangsanschlüsse
der Invertierer IV1 und IV2 mit einer Versorgungsspannung Vcc über p-Kanal-Transistoren 11 und 13,
deren Gates mit einem Voraufladungssignal pre# verbunden sind, voraufgeladen
werden, erlangen die Eingangsanschlüsse der Invertierer IV1 und
IV2 ein niedriges Niveau. Anschließend erreichen die Ausgangsanschlüsse der
Invertierer IV1 und IV2 ein hohes Niveau, wodurch die n-Kanal-Transistoren TR0
und TR1 angeschaltet werden, um die Datenleitungen DQ0 und DQ1 mit
den Latch-Knoten Q0 und Q1 der Latch-Schaltungen Latch0 und Latch1 über die
n-Kanal-Transistoren TR0 und TR1 zu verbinden. Die Latch-Knoten
Q0 und Q1 der Latch-Schaltungen Latch0 und Latch1 werden über die
n-Kanal-Transistoren 15 und 16 mit Erde GND verbunden.
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Die
Latch-Schaltung Latch0 besitzt Invertierer IV3 und IV4, deren Eingangsanschlüsse mit
den Ausgangsanschlüssen
ihrer Entsprechungen verbunden sind, wobei die Eingangsanschlussseite
des Invertierers IV3 als ein Latch-Knoten Q0 dient, und die Eingangsanschlussseite
des Invertierers IV4 als ein Latch-Knoten Q0# dient. Der Eingangsanschluss
des Invertierers IV3 und der Ausgangsanschluss des Invertieres IV4
werden über
einen n-Kanal-Transistor 21 miteinander
verbunden, dessen Gate mit einem Abschaltsignal dis verbunden ist.
Der Eingangsanschluss des Invertierers IV5 und der Ausgangsanschluss
des Invertierers IV6 sind über
einen n-Kanal-Transistor 22 miteinander verbunden, dessen
Gate mit dem Abschaltsignal dis verbunden ist. Der Latch-Knoten
Q0 der Latch-Schaltung Latch0 ist wie in 2 dargestellt über einen
p-Kanal-Transistor 25, dessen Gate mit einem Datenübertragungssignal
trn0# verbunden ist, mit einem Leseknoten S0 eines Leseverstärkers SA0
verbunden. Der p-Kanal-Transistor 25 ist in Parallelschaltung
mit einem n-Kanal-Transistor 23 verbunden, dessen Gate
mit einem Datenübertragunssignal
trn0 verbunden ist. Der Latch-Knoten Q1 der Latch-Schaltung Latch1
ist wie in 2 dargestellt über einen
p-Kanal-Transistor 26,
dessen Gate mit einem Datenübertragungssignal
trn1# verbunden ist, mit einem Leseknoten S1 des Leseverstärkers SA1
verbunden. Der p-Kanal-Transistor 26 ist in Parallelschaltung
mit einem n-Kanal-Transistor 24 verbunden,
dessen Gate mit einem Datenübertragungssignal
trn1 verbunden ist.
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Der
Latch-Knoten Q0# der Latch-Schaltung Latch0 ist mit den Gates der
p-Kanal-Transistoren
P01 und P02 verbunden, und die Drain-Elektrode des p-Kanal-Transistors
P01 ist mit einer Versorgungsleitung für die Bitleitungsspannung nd
verbunden. Der Latch-Knoten Q1# der Latch-Schaltung Latch1 ist mit
den Gates der p-Kanal-Transistoren P11 und P12 verbunden, und die
Drain-Elektroden der p-Kanal-Transistoren P11 und P12 sind mit der
Versorgungsleitung für
die Bitleitungsspannung nd verbunden. Die Drain-Elektrode des p-Kanal-Transistors P02
ist mit der Source-Elektrode des p-Kanal-Transistors P11 verbunden. Der
Leseknoten S0# des Leseverstärkers
SA0, der in 2 dargestellt ist, ist mit den
Gates der p-Kanal-Transistoren P21 und P22 verbunden, die Source-Elektrode
des p-Kanal-Transistors P01 ist mit der Drain-Elektrode des p-Kanal-Transistors
P21 verbunden, und die Source-Elektrode des p-Kanal-Transistors
P02 ist mit der Drain-Elektrode des p-Kanal-Transistors P32 verbunden.
Außerdem
ist der Leseknoten S1# des Leseverstärkers SA1, der in 2 dargestellt
ist, mit den Gates der p-Kanal-Transistoren
P31 und P32 verbunden. Der p-Kanal-Transistor P31 ist in Parallelschaltung
mit dem p-Kanal-Transistor P22 verbunden. Die Source-Elektrode des p-Kanal-Transistors
P12 ist mit der Drain-Elektrode des n-Kanal-Transistors N1 verbunden, dessen
Gate und Drain-Elektrode miteinander verbunden sind, während die
Source-Elektrode des n-Kanal-Transistors
N1 mit der Drain-Elektrode des p-Kanal-Transistors P32 verbunden
ist. Außerdem
ist die Source-Elektrode des p-Kanal-Transistors P21 und die Source-Elektrode
des p-Kanal-Transistors P32 mit der Drain-Elektrode des n-Kanal-Transistors N2
verbunden, dessen Gate und Drain-Elektrode
miteinander verbunden sind. Die Source-Elektrode des n-Kanal- Transistors N2 ist
mit den Source-Elektroden der p-Kanal-Transistoren P22 und P31 verbunden.
Die p-Kanal-Transistoren P01, P02, P11, P12, P21, P22, P31 und P32
und die n-Kanal-Transistoren N1 bis N2 bilden die Schaltung zur
Erzeugung der Bitleitungsspannung 1. Die Source-Elektrode
des n-Kanal-Transistors
N2 dient als ein Ausgangsknoten nprog der Schaltung zur Erzeugung
der Bitleitungsspannung 1.
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Wie
in 1 dargestellt ist der Leseknoten S0 des Leseverstärkers SA0
mit den Invertierern IV7 und IV8, deren Eingangsanschlüsse mit
den Ausgangsanschlüssen
ihrer Entsprechungen verbunden sind, über einen n-Kanal-Transistor 41 mit
einer Bitleitung BLn verbunden, und die Bitleitung BLn ist mit der
Drain-Elektrode der Speicherzelle CELL0 verbunden. Der Leseknoten
S1 des Leseverstärkers
SA1 mit den Invertierern IV9 und IV10, deren Eingangsanschlüsse mit
den Ausgangsanschlüssen
ihrer Entsprechungen verbunden sind, ist über einen n-Kanal-Transistor 43 mit
einer Bitleitung BLn+2 verbunden, und die Bitleitung BLn+2 ist mit
der Drain-Elektrode der Speicherzelle CELL1 verbunden. Ein Bitleitungstrennungssignal
cut ist mit den Gates der n-Kanal-Transistoren 41 und 43 verbunden.
Die Bitleitung BLn ist mit einem n-Kanal-Transistor 73 verbunden, dessen
Gate mit einem Bitleitungslesesignal r0 verbunden ist, während die
Bitleitung BLn+2 mit einem n-Kanal-Transistor 75 verbunden
ist, dessen Gate mit einem Bitleitungslesesignal r1 verbunden ist.
Die Leseverstärker
SA0 und SA1, die Verstärkungsschaltungen
C1, C2, C3 und C4, die p-Kanal-Transistoren 31 und 32 und
die n-Kanal-Transistoren 33 und 34 bilden einen
Mehrwert-Leseverstärker.
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Der
Leseknoten S0# des Leseverstärkers
SA0 ist über
einen n-Kanal-Transistor 42,
dessen Gate mit dem Bitleitungstrennungssignal cut verbunden ist,
und über
einen n-Kanal-Transistor 61, dessen Gate mit einem Bitleitungsausgleichssignal
eq verbunden ist, mit der Bitleitung BLn verbunden.
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Eine
Voraufladungsspannung Vpre ist mit den Bitleitungen BLn und BLn+2 über die
n-Kanal-Transistoren 51 und 53 verbunden, deren
Gates mit dem Bitleitungsvoraufladungssignal pre verbunden sind.
Die Voraufladungsspannung Vpre liegt zwischen den n-Kanal-Transistoren 44 und 62 über einen
n-Kanal-Transistor 54 an, dessen Gate mit dem Bitleitungsvoraufladungssignal
pre verbunden ist.
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Außerdem sind
die Bitleitung BLn und die Bitleitung BLn+2 über einen n-Kanal-Transistor 63 miteinander
verbunden, dessen Gate mit einem Mehrwert-Lesedatenübertragungssignal
mtrn verbunden ist. Durch das Anschalten des n-Kanal-Transistors 63 kann
die Speicherzelle CELL0 vom Leseverstärker SA1 ausgelesen werden.
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Der
Ausgangsknoten nprog der Schaltung zur Erzeugung der Bitleitungsspannung 1,
die in 2 dargestellt ist, ist mit der Source-Elektrode
der Speicherzelle CELL0 über
einen p-Kanal-Transistor 71, dessen Gate mit einem Bitleitungsöffnungssignal
Vopen verbunden ist, und über
einen n-Kanal-Transistor 74,
dessen Gate mit einem Bitleitungsschreibsignal w0 verbunden ist,
verbunden. Der Ausgangsknoten nprog ist über einen p-Kanal-Transistor 72, dessen
Gate mit dem Bitleitungsöffnungssignal
Vopen verbunden ist, und einen n-Kanal-Transistor 76, dessen
Gate mit einem Bitleitungsschreibsignal w1 verbunden ist, mit der
Source-Elektrode der Speicherzelle CELL1 verbunden.
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Der
Leseknoten S0# des Leseverstärkers
SA0 und der Leseknoten S1 des Leseverstärkers SA1 sind über eine
Verstärkungsschaltung
C1, die aus einem kapazitiven Element besteht, miteinander verbunden.
Der Leseknoten S0 des Leseverstärkers
SA0 und der Leseknoten S1# des Leseverstärkers SA1 sind über eine Verstärkungsleitung
C2, die aus einem kapazitiven Element besteht, miteinander verbunden.
Außerdem
ist ein Verstärkungssignal
bst über
eine Verstärkungsschaltung
C3, die aus einem kapazitiven Element besteht, mit dem Leseknoten
S0 des Leseverstärkers
SA0 verbunden, während
das Verstärkungssignal
bst über
eine Verstärkungsschaltung
C4, die aus einem kapazitiven Element besteht, mit dem Leseknoten
S1 des Leseverstärkers
SA1 verbunden ist.
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Unter
der Voraussetzung, dass die Lesesensitivität des Leseverstärkers SA0
und SA1 V ist, verstärken in
diesem Fall die Verstärkungsschaltungen
C3 und C4 die Spannungen an den Eingangsknoten S0 und S1 auf der
Spannungsleseseite der Leseverstärker
SA0 und SA1 um 3 V. Im Gegensatz hierzu verstärkt die Verstärkungsschaltung
C2 die Spannung am Eingangsknoten S1# auf der Referenzseite des
Leseverstärkers SA1
um 2 V, wenn die Spannung am Eingangsknoten S0 erhöht wird.
Ebenso erhöht
die Verstärkungsschaltung
C1 die Spannung am Eingangsknoten S1 auf der Spannungsleseseite
des Leseverstärkers
SA1 um 2 V, wenn die Spannung am Eingangsknoten S0# erhöht wird.
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Es
ist festzustellen, dass die n-Kanal-Transistoren 81 und 82,
deren Gates mit einem Löschsignal
ers, das in 2 dargestellt ist, verbunden
sind und deren Drain-Elektroden mit einer Löschspannung Vers/Vss verbunden
sind, beim Löschen
der Daten in den Speicherzellen verwendet werden, aber deren Beschreibung wird
hier weggelassen.
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In
der wie oben erwähnt
aufgebauten nicht-flüchtigen
Halbleiterspeicheranordnung werden durch das Anlegen einer Spannung über die
Wortleitung WL0 an das Gate des Transistors, der die Speicherzelle
CELL0 bildet, die gespeicherten Mehrwertdaten einer Entscheidung
unterzogen, abhängig
davon, ob ein Strom fließt oder
nicht. In diesem Fall wird vorausgesetzt, dass die ausgewählte Speicherzelle
CELL0 ist, und ein Leseimpuls (konstante Spannung) und ein Schreibimpuls
(konstante Spannung) werden an die Wortleitung WL0 angelegt.
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Die
Schreiboperation und die Verifikationsoperation werden nun unter
Bezugnahme auf die Zeitdiagramme aus 3 und 4 beschrieben. In diesem Fall befindet
sich das Voraufladungssignal pre auf dem Niveau der Erde GND, und
die n-Kanal-Transistoren TR0 und TR1 sind ausgeschaltet. Die n-Kanal-Transistoren 15 und 16 werden
angeschaltet, indem das Niveau des Abschaltsignals dis auf die Versorgungsspannung Vcc
gesetzt wird, und ein Rückstellungssignal
rst auf ein hohes Niveau gesetzt wird, wodurch die Latch-Schaltungen
Latch0 und Latch1 zurückgesetzt
werden. Das Bitleitungsvoraufladungssignal pre und das Bitleitungsausgleichssignal
eq werden auf ein hohes Niveau gesetzt, wodurch die Bitleitungen
BLn bis BLn+3 mit der Voraufladungsspannung Vpre aufgeladen werden.
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(1) Laden der Eingangsmehrwertdaten
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Zuerst
werden 2-Bit-Eingabemehrwertdaten in die Datenleitungen DQ0 und
DQ1 eingegeben und das Voraufladungssignal pre# wird zum Zeitpunkt
t0 auf ein hohes Niveau gesetzt. Das Abschaltsignal dis wird auf ein
niedriges Niveau gesetzt und anschließend werden die internen Spaltenadressen
y0-y15 zum Zeitpunkt
t1 bestimmt. Danach werden die Spaltenauswahltransistoren TR0 und
TR1 angeschaltet, um die Latch-Schaltungen Latch0 und Latch1 mit
den Daten auf den Datenleitungen DQ0 und DQ1 zu laden.
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Anschließend, zum
Zeitpunkt t3, wird das Abschaltsignal dis auf ein hohes Niveau gesetzt,
um die Daten auf den Datenleitungen DQ0 und DQ1 festzuhalten, wodurch
die internen Spaltenadresssignale y0-y15 in ihren ursprünglichen
Zustand zurückgesetzt
werden, und das Voraufladungssignal pre# wird zum Zeitpunkt t4 auf
niedriges Niveau zurückgesetzt,
wodurch die Spaltenauswahltransistoren TR0 und TR1 ausgeschaltet werden.
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(2) Auslesen der Speicherzelle
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Als
nächstes
werden zu einem Zeitpunkt t2, wenn die Latch-Schaltungen Latch0
und Latch1 mit den Eingabemehrwertdaten geladen sind, das Bitleitungslesesignal
r0 und das Mehrwertlesedatenübertragungssignal
mtrn auf ein hohes Niveau gesetzt, um die Bitleitung BLn der Speicherzelle
CELL0 auszuwählen,
und anschließend
werden das Bitleitungsvoraufladungssignal pre und das Bitleitungsausgleichssignal
eq zum Zeitpunkt t3 auf ein niedriges Niveau gesetzt, wodurch das
Voraufladen der Bitleitung BLn gestoppt wird.
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Als
nächstes
wird die Wortleitung WL0 zum Zeitpunkt t4 auf ein hohes Niveau gesetzt,
das Bitleitungstrennungssignal cut, das Mehrwertlesedatenübertragungssignal
mtrn und das Bitleitungslesesignal r0 werden zum Zeitpunkt t5 nach
Verstreichen einer vorgegebenen Zeit auf ein niedriges Niveau gesetzt,
wodurch die Leseknoten S0 und S1 von der Bitleitung BLn getrennt
werden.
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Anschließend wird
das Verstärkungssignal
bst zu einem Zeitpunkt t6 auf ein hohes Niveau gesetzt, um die Leseknoten
S0 und S1 zu verstärken,
und das p-Kanal-Lesesignal sep0# wird zu einem Zeitpunkt t7 auf ein
niedriges Niveau gesetzt, um den Leseverstärker SA0 zu betätigen. Während der
Zeitpunkte t4 bis t6 wird der Leseimpuls an die Wortleitung WL0
angelegt.
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Zu
einem Zeitpunkt t8 nach Verstreichen mehrerer Nanosekunden wird
ein p-Kanal-Lesesignal sep1# auf ein niedriges Niveau gesetzt, um
den Leseverstärker
SA1 zu betätigen,
und anschließend
werden die n-Kanal-Lesesignale sen0 und sen1 zu einem Zeitpunkt
t9 auf ein hohes Niveau gesetzt, um das Leseergebnis zu bestimmen.
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Wenn
die Speicherzelle CELL0 sich in diesem Zustand im gelöschten Zustand
(Information "0,
0") befindet, erreichen
beide Leseknoten S0 und S1 wie in 4A und 4B dargestellt
ein hohes Niveau, und die Leseknoten S0# und S1# erreichen beide
ein niedriges Niveau.
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Wenn
die in die Speicherzelle CELL0 geschriebene Information wie in 4C und 4D dargestellt "0, 1" ist, dann erreicht
der Leseknoten S0 ein hohes Niveau, der Leseknoten S0# erreicht
ein niedriges Niveau, der Leseknoten S1 erreicht ein niedriges Niveau
und der Leseknoten S1# erreicht ein hohes Niveau.
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Wenn
die in die Speicherzelle CELL0 geschriebene Information wie in 4E und 4F dargestellt "1, 0" ist, dann erreicht
der Leseknoten S0 ein niedriges Niveau, der Leseknoten S0# erreicht
ein hohes Niveau, der Leseknoten S1 erreicht ein hohes Niveau und
der Leseknoten S1# erreicht ein niedriges Niveau.
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Wenn
die in die Speicherzelle CELL0 geschriebene Information wie in 4G und 4H dargestellt "1, 1" ist, dann erreicht
der Leseknoten S0 ein niedriges Niveau, der Leseknoten S0# erreicht
ein hohes Niveau, der Leseknoten S1 erreicht ein niedriges Niveau
und der Leseknoten S1# erreicht ein hohes Niveau.
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Anschließend wird
die Wortleitung WL0 auf das Erdungsniveau GND zurückgesetzt,
obwohl dieses nicht dargestellt ist (dieser Vorgang kann zu jedem
Zeitpunkt stattfinden, nachdem die Bitleitung vom Leseknoten getrennt
wurde). Beim Lesen der Speicherzelle CELL0 befindet sich die Bitleitung
BLn+2 auf dem Erdungsniveau GND.
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Im
folgenden wird das Auslesen von Informationen, die in der Speicherzelle
CELL0 gespeichert sind, detailliert beschrieben. Die Puffer IV7
bis IV10, die die Leseverstärker
SA0 und SA1 bilden, sind als ein p-Kanal-Transistor und ein n-Kanal-Transistor
ausgebildet, die komplementär
miteinander verbunden sind, obwohl dies nicht dargestellt ist.
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Zunächst wird
die Speicherzelle CELL0 ausgewählt,
von der die Spannungen an den Eingangsknoten S0 und S1 der Leseverstärker SA0
und SA1 von der Voraufladungsspannung Vpre um eine Spannung reduziert
werden, die der in der ausgewählten
Speicherzelle CELL0 gespeicherten Information entspricht, und anschließend werden
die Spannungen an den Eingangsknoten S0 und S1 um ½ (3 V)
der maximalen Entladungsspannung durch die Betä tigungen der Verstärkungsschaltungen
C3 und C4 verstärkt.
Anschließend
wird lediglich der p-Kanal-Transistor (nicht gezeigt) des Leseverstärkers SA0
in Betrieb gesetzt. Dann wird in dem Fall, in dem die Spannung am
Eingangsknoten S0 größer als
die Spannung am Eingangsknoten S1 ist, die Spannung am Eingangsknoten
S1# auf der Referenzseite des Leseverstärkers SA1 durch Betätigung der
Verstärkungsschaltung
C2 um 2 V verstärkt.
In dem Fall, in dem die Spannung am Eingangsknoten S0 kleiner ist als
die Spannung am Eingangsknoten S1, wird die Spannung am Eingangsknoten
S1 auf der Spannungsleseseite des Leseverstärkers SA1 durch Betätigung der
Verstärkungsschaltung
C1 um 2 V verstärkt.
Anschließend
werden durch Betrieb des p-Kanal-Transistors (nicht gezeigt) des
Leseverstärkers
SA1 und Betrieb des n-Kanal-Transistors (nicht gezeigt) der Leseverstärker SA0
und SA1 die Informationen "00", "01", "10" und "11" der Speicherzelle
CELL0 unterschieden.
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(3) Anlegen der Spannung
an die Bitleitung
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sAls
nächstes
wird das Bitleitungsschreibsignal w0 zu einem Zeitpunkt t10 auf
ein hohes Niveau gesetzt, um die Speicherzelle CELL0 auszuwählen, wodurch
eine Spannung Vd (repräsentativer
Wert: 6 V) an die Bitleitungsspannungs-Versorgungsleitung nd angelegt
wird. Anschließend
erreicht wie in Tabelle 1 dargestellt der Ausgangsknoten nprog der
Schaltung zum Erzeugen der Bitleitungsspannung 1 abhängig vom
Zustand der Latch-Knoten Q0# und Q1# und der Leseknoten S0# und
S1# eine vorgegebene Spannung oder wird in den geöffneten
Zustand versetzt.
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Die
Schwellenspannung Vth in Tabelle 1 repräsentiert die Schwellenspannungen
der n-Kanal-Transistoren N1 und N2, die in 1 dargestellt
sind. Wie in Tabelle 1 gezeigt befindet sich der Ausgangsknoten nprog
im geöffneten
Zustand, wenn die Schreibdaten "0,
0" sind, der Ausgangsknoten
nprog ist (Vd – 2Vth), wenn
die Daten "0, 1" sind, der Ausgangsknoten
nprog ist (Vd – Vth),
wenn die Daten "1,
0" sind und der
Ausgangsknoten nprog ist (Vd = 6 V), wenn die Daten "1, 1" sind. Die Spannung
am Ausgangsknoten nprog wird an die Bitleitung BLn+1 angelegt, die
mit der Speicherzelle CELL0 verbunden ist.
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(4) Anlegen eines Schreibimpulses
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Durch
Anlegen eines Schreibimpulses einer negativen Spannung Vneg (repräsentativer
Wert: -9 V) an die Wortleitung WL0 über einen vorgegebenen Zeitraum
(repräsentativer
Wert: 1 μs)
von einem Zeitpunkt t12 bis zu einem Zeitpunkt t13 wird die Schwellenspannung
Vth der Speicherzelle CELL0 gesenkt. In diesem Fall wird eine vorgegebene
Spannung (am Ausgangsknoten nprog) an die Bitleitung BLn+1 der Speicherzelle CELL0
angelegt, wodurch Elektronen aus dem floatenden Gate der Speicherzelle
CELL0 zur Bitleitung BLn+1 extrahiert werden.
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(5) Schreiboperation und
Verifikationsoperation
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Anschließend kehrt
der Betätigungsablauf
zu (2) "Auslesen
der Speicherzelle" zurück, und
die Handlungen von (2) "Auslesen
der Speicherzelle" bis
(4) "Anlegen eines
Schreibimpulses" werden
wiederholt, bis das Schreiben der Speicherzelle CELL0 endet, d.h.
bis die Werte des Latch-Knotens Q0# und des Leseknotens S0 miteinander übereinstimmen
und die Werte des Latch-Knotens
Q1# und des Leseknotens S1 miteinander übereinstimmen.
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Der
Grund, warum die Werte des Latch-Knotens Q0# und des Leseknotens
S0 miteinander verglichen werden, und die Werte des Latch-Knotens
Q1# und des Leseknotens S1 miteinander verglichen werden, liegt darin,
dass die extern eingegebenen 2-Bit-Eingabedaten bezüglich der
Ausgabedaten, die die Speicherzelle gelesen hat, invertiert werden.
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Somit
wird kontinuierlich Spannung an die Bitleitung angelegt, bis die
Daten korrekt in die Speicherzelle geschrieben sind, wodurch die
Schreibopera tion und die Verifikationsoperation durchgeführt werden. Wenn
die Mehrwertdaten korrekt in die Speicherzelle geschrieben sind,
wird die Bitleitung in den offenen Zustand versetzt, in dem keine
Spannung an die Bitleitung angelegt wird.
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In
der nicht-flüchtigen
Halbleiterspeicheranordnung, die in 1 und 2 dargestellt
ist, wird der Leseverstärker
SA1, der den Mehrwert-Leseverstärker bildet,
gleichzeitig für
die Speicherzellen CELL0 und CELL1 verwendet, und deshalb werden
die Schreiboperation und die Verifikationsoperation parallel bei
den geradzahligen oder den ungeradzahligen Speicherzellen durchgeführt. Durch
Vorsehen eines Mehrwert-Leseverstärkers für jede Speicherzelle können jedoch
die Schreiboperation und die Verifikationsoperation parallel für alle Speicherzellen
durchgeführt
werden, die mit der selben Wortleitung verbunden sind.
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Wie
oben beschrieben kann die oben erwähnte nicht-flüchtige Halbleiterspeicheranordnung über die Mehrwert-Leseverstärker, die
aus den Leseverstärkern
SA0 und SA1, den Verstärkungsschaltungen
C1, C2, C3 und C4, den p-Kanal-Transistoren 31 und 32 und
den n-Kanal-Transistoren 33 und 34 bestehen, auf
einmal die Mehrwertdaten der Mehrzahl von Speicherzellen auslesen,
die mit der selben Wortleitung verbunden sind. Deshalb vermeidet
diese Anordnung die Notwendigkeit, eine Verifikationsoperation für jedes
Datenelement durchzuführen,
und durch Anlegen der vorgegebenen Lesespannung an die Wortleitung
muss der Mehrwert-Leseverstärker
nicht die Wortleitungsspannung während
der Verifikationsoperation ändern,
da die Mehrwertdaten aus der Speicherzelle gelesen werden können. Außerdem kann
die vorgegebene Spannung durch die Schaltung zur Erzeugung der Bitleitungsspannung 1 an
jede Bitleitung angelegt werden, und somit kann die Anzahl von Schreibimpulsen
optimiert werden, wodurch die Mehrwertdaten bei einer geringen Anzahl
von Schreibzeitpunkten geschrieben werden können. Deshalb können die
Schreiboperation und die Verifikationsoperation der Mehrwertdaten
gleichzeitig für
eine Mehrzahl von Speicherzellen durchgeführt werden, so dass die Mehrwertdaten
mit einer hohen Geschwindigkeit geschrieben werden können. Des
weiteren wird die vorgegebene Schreibspannung Vneg unabhängig von
den Werten der zu schreibenden Mehrwertdaten an die Wortleitung
angelegt, und somit kann die Gate-Störung der Speicherzellen, die
mit der selben Wortleitung verbunden sind, reduziert werden.
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Wenn
die Latch-Knoten Q0# und Q1#, die die Eingabemehrwertdaten repräsentieren,
die in den Latch-Schaltungen Latch0 und Latch1 gespeichert sind,
mit den invertierten Werten S0 und S1 der Leseknoten S0# und S1# übereinstimmen,
die die Mehrwertdaten repräsentieren,
die von den Leseverstärkern
SA0 und SA1 als Folge der oben erwähnten Handlungen (2) Auslesen
der Speicherzelle, (3) Anlegen der Spannung an die Bitleitung und
(4) Anlegen eines Schreibimpulses, aus der Speicherzelle ausgelesen
werden, dann setzt die Schaltung zur Erzeugung der Bitleitungsspannung 1 die
Bitleitung BLn der ausgewählten
Speicherzelle CELL0 in den offenen Zustand. Selbst wenn bei einer
anderen Speicherzelle, die mit der Wortleitung BL0 verbunden ist,
eine Schreiboperation durchgeführt
wird, wird deshalb die Speicherzelle, in die die Eingabemehrwertdaten
korrekt geschrieben wurden, keiner weiteren Schreiboperation unterzogen,
und deshalb können
die Eingabemehrwertdaten unfehlbar in die Speicherzelle geschrieben
werden.
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Die
Schaltung zur Erzeugung der Bitleitungsspannung 1 gibt
die vorgegebene Spannung, die an die Bitleitung gelegt werden soll,
die mit der Speicherzelle verbunden ist, so lange aus, bis die Eingabemehrwertdaten
korrekt in die Speicherzelle geschrieben sind und die Latch-Knoten
Q0# und Q1#, die die Eingabemehrwertdaten repräsentieren, die in den Latch-Schaltungen
Latch0 und Latch1 gespeichert sind, mit den invertierten S0 und
S1 der Leseknoten S0# und S1# übereinstimmen,
die die Mehrwertdaten repräsentieren,
die von den Leseverstärkern
SA0 und SA1 als Folge der oben erwähnten Handlungen (2) Auslesen
der Speicherzelle, (3) Anlegen der Spannung an die Bitleitung und
(4) Anlegen des Schreibimpulses aus der Speicherzelle CELL0 ausgelesen
wurden. Selbst wenn die Handlungen (2) Auslesen der Speicherzelle,
(3) Anlegen der Spannung an die Bitleitung und (4) Anlegen des Schreibimpulses
wiederholt werden, gibt es deshalb keine Verzögerung beim Ausgangssignal
der Schaltung zur Erzeugung der Bitleitungsspannung 1,
wodurch es möglich
wird, dass eine Schreiboperation mit hoher Geschwindigkeit durchgeführt wird.
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Obwohl
die oben erwähnte
Ausführungsform
die in 1 dargestellte Schaltung zur Erzeugung der Bitleitungsspannung 1 verwendet,
ist die Schaltung zur Erzeugung der Bitleitungsspannung nicht darauf
beschränkt,
und es ist lediglich notwendig, eine Schaltung zum Erzeugen der
in Tabelle 1 dargestellten Spannungen vorzusehen.
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Wie
in 5 dargestellt kann beispielsweise eine Schaltung
vorgesehen sein, bei der die selben Komponenten wie bei der Schaltung
zur Erzeugung der Bitleitungsspannung 1, die in 1 dargestellt
ist, mit unterschiedlichen Verbindungen zwischen den Komponenten
verwendet werden. D.h., die in 5 dargestellte Schaltung
zur Erzeugung der Bitleitungsspannung besitzt einen Aufbau, bei
dem der Leseknoten S0# des in 2 gezeigten
Leseverstärkers
SA0 mit den Gates der p-Kanal-Transistoren P21 und P22 verbunden
ist. Die Bitleitungsspannungs-Versorgungsleitung nd ist mit der
Drain-Elektrode
des p-Kanal-Transistors P21 verbunden. Der Latch-Knoten Q1# der
Latch-Schaltung Latch1, die in 1 dargestellt
ist, ist mit den Gates der p-Kanal-Transistoren P11 und P12 verbunden.
Die Bitleitungsspannungs-Versorgungsleitung nd ist mit den Drain-Elektroden
der p-Kanal-Transistoren
P11 und P12 verbunden. Die Source-Elektrode des p-Kanal-Transistors P11 ist
mit der Drain-Elektrode des p-Kanal-Transistors P22 verbunden. Der
Leseknoten S1# des Leseverstärkers
SA1, der in 2 dargestellt ist, ist mit den
Gates der p-Kanal-Transistoren P31 und P32 verbunden. Die Source-Elektrode
des p-Kanal-Transistors P12 ist mit der Drain-Elektrode des p-Kanal-Transistors P32
verbunden, während
die p-Kanal-Transistoren
P22 und P31 in Parallelschaltung miteinander verbunden sind. Der
Latch-Knoten Q0# der Latch-Schaltung Latch0, die in 1 dargestellt
ist, ist mit den Gates der p-Kanal-Transistoren P01 und P02 verbunden.
Die Source-Elektrode des p-Kanal-Transistors P21 ist mit der Drain-Elektrode
des p-Kanal-Transistors P01 verbunden, während die Source-Elektrode
des p-Kanal-Transistors P22 mit der Drain-Elektrode des p-Kanal-Transistors
P02 verbunden ist. Außerdem
ist die Source-Elektrode des p-Kanal-Transistors P32 mit der Drain-Elektrode
des n-Kanal-Transistors N1 verbunden, dessen Gate und Drain-Elektrode
miteinander verbunden sind, während
die Source-Elektrode des n-Kanal-Transistors N1 mit der Source-Elektrode des p-Kanal-Transistors
P01 verbunden ist. Des weiteren ist die Source-Elektrode des n-Kanal-Transistors
N1 mit der Drain-Elektrode des n-Kanal-Transistors
N2 verbunden, dessen Gate und Drain-Elektrode miteinander verbunden
sind, während
die Source-Elektrode des n-Kanal-Transistors
N2 mit der Source-Elektrode des p-Kanal-Transistors P02 verbunden
ist. Die Source-Elektrode des n-Kanal-Transistors N2 dient als Ausgangsknoten
nprog der Schaltung zur Erzeugung der Bitleitungsspannung.
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Wie
in 6 dargestellt kann eine weitere Schaltung vorgesehen
sein, bei der die selben Komponenten wie bei der in 1 dargestellten
Schaltung zur Erzeugung der Bitleitungsspannung 1 mit unterschiedlichen
Verbindungen zwischen den Komponenten verwendet werden. Diese Schaltung
zur Erzeugung der Bitleitungsspannung besitzt einen Aufbau, bei
dem der Leseknoten S0# des in 2 dargestellten
Leseverstärkers
SA0 mit den Gates der p-Kanal-Transistoren
P21 und P22 verbunden ist, während
die Bitleitungsspannungs-Versorgungsleitung nd mit den Drain-Elektroden
der p-Kanal-Transistoren
P21 und P22 verbunden ist. Der Leseknoten S1# des Leseverstärkers SA1,
der in 2 dargestellt ist, ist mit den Gates der p-Kanal-Transistoren
P31 und P32 verbunden, während
die Bitleitungsspannungs-Versorgungsleitung nd mit der Drain-Elektrode
des p-Kanal-Transistors
P32 verbunden ist. Der p-Kanal-Transistor P22 und der p-Kanal-Transistor P31 sind
in Parallelschaltung miteinander verbunden. Der Latch-Knoten Q1# der Latch-Schaltung Latch1,
die in 1 dargestellt ist, ist mit den Gates der p-Kanal-Transistoren
P11 und P12 verbunden. Die Source-Elektrode des p-Kanal-Transistors P32
ist mit der Drain-Elektrode des p-Kanal-Transistors P12 verbunden, während die
Source-Elektrode des p-Kanal-Transistors
P31 mit der Drain-Elektrode des p-Kanal-Transistors P11 verbunden
ist. Der Latch-Knoten Q0# der Latch-Schaltung Latch0, die in 1 dargestellt ist,
ist mit den Gates der p-Kanal-Transistoren P01 und P02 verbunden.
Die Source-Elektrode des p-Kanal-Transistors P21 ist mit der Drain-Elektrode
des p-Kanal-Transistors P01 verbunden, während die Source-Elektrode
des p-Kanal-Transistors P11 mit der Drain-Elektrode des p-Kanal-Transistors
P02 verbunden ist. Die Source-Elektrode des p-Kanal-Transistors P12 ist
mit der Drain-Elektrode des n-Kanal-Transistors N1 verbunden, dessen
Gate und Drain-Elektrode miteinander verbunden sind, während die
Source-Elektrode des n-Kanal-Transistors N1 mit der Source-Elektrode des p-Kanal-Transistors
P01 verbunden ist. Desweiteren ist die Source-Elektrode des n-Kanal-Transistors
N1 mit der Drain-Elektrode des n-Kanal-Transistors
N2 verbunden, dessen Gate und Drain-Elektrode miteinander verbunden
sind, während
die Source-Elektrode des n-Kanal-Transistors
N2 mit der Source-Elektrode des p-Kanal-Transistors P02 verbunden
ist. Die Source-Elektrode des n-Kanal-Transistors N2 dient als Ausgangsknoten
nprog der Schaltung zur Erzeugung der Bitleitungsspannung.
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Die
oben erwähnte
Schaltung zur Erzeugung der Bitleitungsspannung kann auch durch
eine Schaltung implementiert sein, die lediglich aus n-Kanal-Transistoren besteht.
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D.h.,
wie in 7 gezeigt kann eine Schaltung vorgesehen sein,
bei der alle p-Kanal-Transistoren P01 bis P32 der Schaltung zur
Erzeugung der Bitlei tungsspannung aus 5 durch
n-Kanal-Transistoren N31 bis N62 ersetzt sind und die n-Kanal-Transistoren
N1 und N2 unverändert
bleiben.
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Wie
in 8 dargestellt kann eine Schaltung vorgesehen sein,
bei der alle p-Kanal-Transistoren
P01 bis P32 der Schaltung zur Erzeugung der Bitleitungsspannung
aus 6 durch n-Kanal-Transistoren N31 bis N62 ersetzt
sind und die n-Kanal-Transistoren N1 und N2 unverändert bleiben.
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Wie
in 9 dargestellt kann eine Schaltung vorgesehen sein,
bei der alle p-Kanal-Transistoren
P01 bis P32 der Schaltung zur Erzeugung der Bitleitungsspannung
aus 1 durch n-Kanal-Transistoren N31 bis N62 ersetzt
sind und die n-Kanal-Transistoren N1 und N2 unverändert bleiben.
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Außerdem kann
wie in 10 dargestellt eine Schaltung
vorgesehen sein, bei der die n-Kanal-Transistoren N1 und N2 der
Schaltung zur Erzeugung der Bitleitungsspannung aus 1 durch
MOS-Dioden D1 und D2 ersetzt sind.
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Obwohl
die obige Ausführungsform
das NOR-System als Speicheranordnungsaufbau verwendet, kann diese
Erfindung auch auf Speicheranordnungen des generischen NAND-Typs,
des AND-Typs, des DINOR-Typs und des sogenannten virtuellen GND-Typs
angewendet werden. Hinsichtlich der Speicherzelle kann diese Erfindung
auch auf alle Arten von nicht-flüchtigen
Halbleiterspeicheranordnungen wie einen Flash-Speicher einschließlich des
Split-Gate-Typs angewendet werden.
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Obwohl
in der obigen Ausführungsform
die 4-Wert (2-Bit)-Daten in einer Speicherzelle gespeichert werden,
sind die in einer Speicherzelle zu speichernden Daten nicht darauf
beschränkt,
und diese Erfindung kann auch auf eine nicht-flüchtige Halbleiterspeicheranordnung
angewendet werden, bei der 8-Wert (3-Bit)-Daten in einer Speicherzelle
gespeichert werden. In diesem Fall wird ein Mehrwert-Leseverstärker zum Auslesen
der 8-Wert-Daten
verwendet.
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- pre#
- Voraufladungssignal
- y12-15,
y8-11, y4-7, y0-3
- internes
Spaltenadresssignal
- DQ0,
DQ1
- Datenleitung
- TR0,
TR1
- Spaltenauswahltransistor
- rst:
- Rückstellungssignal
- Latch0,
Latch1
- Latch-Schaltung
- Q0,
Q0#, Q1, Q1#
- Latch-Knoten
- trn0,
trn0#, trnl, trn1#
- Datenübertragungssignal
- nd
- Bitleitungsspannungs-Versorgungsleitung
- P01
bis P32
- p-Kanal-Transistor
- N1,
N2
- n-Kanal-Transistor
- 1
- Schaltung
zur Erzeugung der Bitleitungsspannung
- D1,
D2
- MOS-Diode,
die die Schaltung zur Erzeugung der Bitlei
-
- tungsspannung
bildet
- nprog
- Ausgangsknoten
der Schaltung zur Erzeugung der Bitlei
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- tungsspannung
- sep0#,
sep1#
- p-Kanal-Lesesignal
- SA0,
SA1
- Leseverstärker
- S0,
S0#, S1, S1#
- Leseknoten
- C1,
C2
- Mehrwert-Querkopplungs-Lesekapazität
- C3,
C4
- Verstärkungskapazität
- sen0,
sen1
- n-Kanal-Lesesignal
- bst
- Verstärkungssignal
- cut
- Bitleitungstrennungssignal
- Vpre
- Voraufladungsspannung
- pre
- Bitleitungsvoraufladungssignal
- eq
- Bitleitungsausgleichssignal
- mtrn
- Mehrwertlesedatenübertragungssignal
- Vopen
- Bitleitungsöffnungssignal
- r0,
r1
- Lesesignal
von der Bitleitung
- w0,
w1
- Bitleitungsschreibsignal
- WL0
- Wortleitung
- Vers
- Löschspannung
- ers
- Löschsignal
- CELL0,
CELL1
- Speicherzelle
- BLn
bis BLn+3
- Bitleitung
- Vneg
- negative
Spannung
