JP4550855B2 - 不揮発性半導体記憶装置 - Google Patents

Description

この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係り、特にキャッシュ機能や多値論理動作機能を実現できるようにした、書込みデータや読み出しデータを一時的に保持するデータ書き換え／読み出し回路に関する。

ファイルメモリ用途に用いられる大容量フラッシュＥＥＰＲＯＭにおいては、ビット単価を安くすることが課題となっている。そのためにプロセス技術とセル構造で微細化を進めるだけでなく、多値論理技術を使って大容量化する動きが活発になってきている。

図４２は、ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおいて、一つの不揮発性メモリセルに２ビットのデータを記憶する多値論理動作（４値論理動作）を実現するデータ書き換え／読み出し回路（以後、これをページバッファと称する）を示している。このページバッファには、データ入出力バッファ５０を介してデータ入出力端子Ｉ／Ｏと接続されるラッチ回路１と、データ入出力バッファ５０とは直接接続されないラッチ回路２とが設けられている。それぞれのラッチ回路１，２とメモリセル５のビット線ＢＬの間には、転送トランジスタ４２、６０、３０、６１が設けられ、ＶＣＣを転送する経路には転送トランジスタ７１，７０が、ＶＳＳを転送する経路には転送トランジスタ８０，８１がそれぞれ設けられ、ビット線にプリチャージ電位ＶＡを転送し、シールド電位ＶＢを転送するために、転送トランジスタ６３，６４が設けられている。

これにより、２本のビット線ＢＬｅ，ＢＬｏが一つのページバッファを共有する形で選択的にページバッファに接続される構成となっている（詳しくは、非特許文献１参照）。

２ｂｉｔ／ｃｅｌｌの実現は、図４３（ａ）のようなメモリセルのしきい値分布と２ビットの論理データの対応関係を定義し、第一ビットと第二ビットを異なるロウアドレスに割り付けることによって、１メモリセルで４値データの書き込み、読み出しが可能となる。第一ビットは、上位のビット、第二ビットは、下位のビットで、例えば、”１０”の場合、第一ビットは”１”、第二ビットは”０”とする。

書込み動作において、第二ビットのデータを書き込む場合には、まず、第二の多値用ロウアドレスに対応する書き込みデータをデータ入出力端子からラッチ回路１にロードする。その書き込みデータが”０”である場合には、図４３（ａ）の”１１”状態から”１０”状態に書き込みを行う。その書き込みデータが”１”である場合には、非書き込み（書き込み禁止）となって”１１”状態のままである。

第一ビットのデータを書き込む場合には、図４４に示すように、第一の多値用ロウアドレスに対応する書き込みデータをデータ入出力端子からラッチ回路１にロードし、メモリセルからは既に書き込まれている第二ビットのデータをラッチ回路２に読み出す。ラッチ回路１の書き込みデータが”０”である場合には、ラッチ回路２に保持した第二ビットのデータが”１”の場合には、”１１”状態から”０１”状態へ、また、ラッチ回路２に保持した第二ビットのデータが”０”の場合には”１０”状態から”００”状態へ書き込みを行う。ラッチ回路１に保持した第一ビットの書き込みデータが”１”である場合には、非書き込みとなって、第二ビットのしきい値状態がそのまま保たれ、”１１”状態は”１１”状態を保ち、”１０”状態は”１０”状態を保つ。

この従来例では、一つの不揮発性メモリセルに２ビットの論理データを記憶するが、第一ビットのデータは、第一の多値用ロウアドレスのデータ、第二ビットのデータは第二の多値用ロウアドレスのデータとして扱われ、一つのメモリセルに二つのロウアドレスが割り当てられていることを特徴としている。ここでは、その二つのロウアドレスを第一の多値用ロウアドレス、第二の多値用ロウアドレスと称している。

読み出し動作においては、選択ワード線電圧を図４３（ａ）のＶｒ００、Ｖｒ０１、Ｖｒ１０の順に設定し、Ｖｒ００時のデータは、ラッチ回路１に読み出し、Ｖｒ０１時のデータは、ラッチ回路２に読み出し、Ｖｒ１０時の読み出しデータは、ビット線放電後に、ラッチ回路１とラッチ回路２のデータでビット線を再充電、あるいは再放電し、論理的につじつまがあうようにラッチ回路１に読み出される。これは、多値動作の一例であるが、このように、多値動作に対応したページバッファには、少なくとも２個のラッチ回路が必要となっている。

このような多値動作による大容量化の一方で、フラッシュＥＥＰＲＯＭの書込み速度や読み出し速度の向上も重要になってきている。そのために、図４５（ａ）に示すように、メモリセルアレイ１００が１００ａ，１００ｂに２分割されている場合、２ページ分のデータロードの後に２つのセルアレイ１００ａ，１００ｂで同時に書き込みを行い、書込み単位を大きくして実効書込み速度を向上することが有効である。更に実効書き込み速度を向上するには、４分割アレイ、８分割アレイとして、書き込み単位を４ページ、８ページと増やしていけば良い。

しかし、セルアレイ分割数を増やすと今度は、書き込み単位が増加することによって、データロード時間が目立つようになってくる。例えば、１バイトのデータ入力サイクル５０ｎｓで１ページ（５１２バイト）のデータロードを行うと約２５ｕｓ、４ページでは約１００ｕｓかかる。一回の書込み時間は約２００ｕｓである。よって、一括書き込み単位が４倍になることによって実効書き込み速度は向上するが、連続して次の４ページの書き込むには、４ページ分のデータロードの時間約１００ｕｓ待たねばならない。また、実際には、このようにセルアレイ分割数を増やすと、チップ面積が大きくなり、消費電力も増加する。

このように、フラッシュＥＥＰＲＯＭには、大容量化と書き込み速度の高速化が期待されているが、多値動作の場合には、通常の１ビットの論理データを一つの不揮発性メモリセルに記憶する２値動作の書込みに比べて書き込み時間が数倍程度長い。よって、データロード時間より書き込み時間のほうが非常に長いため、多値動作の場合は、セルアレイ分割により一括書込みできるデータ量を増やすことが実効書込み速度向上に効果的となっている。一方で、２値動作時の実効書込み速度の高速化においては、前述のようにセルアレイ分割だけではデータロードの時間の占める割合が大きく効率が悪いので、データロード時間を見えなくすることが有効である。そのためには、図４５（ｂ）に示すように、書込み動作実行中に次の書込みデータをロードできるように、ページバッファ１４０ａ１，１４０ａ２とは別に、キャッシュ（データレジスタ）１４０ｂ１，１４０ｂ２があれば良い。キャッシュ１４０ｂ１，１４０ｂ２の機能条件は、ページバッファ１４０ａ１，１４０ａ２が読み出しや書き込みの動作中にデータ入出力端子との間でデータのやりとりができること、データを安定保持できること、ページバッファ１４０ａ１，１４０ａ２との間で双方向のデータ転送ができること等である。
Ｋ．Ｔａｋｅｕｃｈｉ ｅｔ ａｌ．，"Ａ Ｍｕｌｔｉｐａｇｅ Ｃｅｌｌ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ Ｈｉｇｈ−Ｓｐｅｅｄ Ｐｒｏｇｒａｍｍｉｎｇ Ｍｕｌｔｉｌｅｖｅｌ ＮＡＮＤ Ｆｌａｓｈ Ｍｅｍｏｒｉｅｓ"，ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔ Ｃｉｒｃｕｉｔｓ， ＶＯＬ．３３， ｐｐ．１２２８−１２３８，Ａｕｇ．１９９８．

以上のように、フラッシュＥＥＰＲＯＭは、大容量化のためには多値論理機能を実現し、高速化のためにはキャッシュ機能を実現することが望まれる。これらの機能は共に、一つのページバッファにラッチ回路を２個備えることで実現できる機能である。この発明は、上記事情を考慮してなされたもので、キャッシュ機能や多値論理動作機能をそれぞれ最適条件で実現可能とした書き換え／読み出し回路を持つ不揮発性半導体記憶装置を提供することを目的とする。この発明はまた、高いセンスマージンでビット線データをセンスすることを可能としたセンスアンプ回路を有する不揮発性半導体記憶装置を提供することを目的とする。

この発明に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイに書き込むべきデータを一時保持し、メモリセルアレイからの読み出しデータをセンスする複数の書き換え／読み出し回路と、前記メモリセルアレイのデータ書き換え動作、及び読み出し動作を制御する制御回路とを備え、前記各書き換え／読み出し回路は、前記メモリセルアレイに選択的に接続されると共に、相互のデータ転送が可能な第１のラッチ回路と第２のラッチ回路を有し、且つ２ビットの４値データを一つのメモリセルに異なるしきい値電圧の範囲として記憶するようにして、前記第１及び第２のラッチ回路を用いて４値データの上位ビットと下位ビットの書き換え／読み出しを行う多値論理動作モードと、一つのメモリセルに記憶される１ビットの２値データに関して、第１のアドレスで選択されたメモリセルと前記第１のラッチ回路との間でデータ授受が行われる期間に、第２のアドレスについて前記第２のラッチ回路と入出力端子の間でデータ授受が行われるキャッシュ動作モードとを有することを特徴とする。

この発明によると、書き込みデータや読み出しデータを一時的に保持するデータ書き換え／読み出し回路に２次的なラッチ回路を備え、この２次的なラッチ回路を有効に動作させることにより、キャッシュ機能や多値論理機能をそれぞれ最適条件で実現することができる。即ち、キャッシュ機能による書き込み速度優先のフラッシュＥＥＰＲＯＭと、多値論理動作による大容量フラッシュＥＥＰＲＯＭとの切り換えが可能になる。この場合、多値論理動作と二値論理動作におけるキャッシュ動作とは、コマンド入力によって時間的に切り換えられて実行されるものであってもよいし、或いは多値動作の中でもデータのアドレスに依存するがオーバーラップしてキャッシュ動作が行われるようにすることもできる。

この発明に係る不揮発性半導体記憶装置はまた、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイに書き込むべきデータを一時保持し、メモリセルアレイからの読み出しデータをセンスする複数の書き換え／読み出し回路と、前記メモリセルアレイのデータ書き換え動作、及び読み出し動作を制御する制御回路とを備え、前記各書き換え／読み出し回路は、前記メモリセルアレイの選択ビット線に第１の転送スイッチ素子及び第２の転送スイッチ素子を直列に介して接続される第１のラッチ回路と、前記第１の転送スイッチ素子と第２の転送スイッチ素子の接続ノードに第３の転送スイッチ素子を介して接続される第２のラッチ回路とを有し、且つ前記第２のラッチ回路のデータノードがカラム選択スイッチを介してデータ入出力線に接続されていることを特徴とする。この様に、書き換え／読み出し回路を構成する第１，第２のラッチ回路の接続関係を設定することにより、キャッシュ機能と多値論理動作機能を実現することができる。

この発明の好ましい態様においては、選択メモリセルへのデータ書き込みの後、その書き込みデータを読み出して確認するベリファイ読み出し動作を有し、ベリファイ読み出し動作におけるデータセンスとデータ保持は第１のラッチ回路により行われるものとする。またこの発明において、具体的に書き換え／読み出し回路は、２ビットの４値データを一つのメモリセルに異なるしきい値電圧の範囲として記憶するようにして、第１及び第２のラッチ回路を用いて４値データの上位ビットと下位ビットの書き換え／読み出しを行う多値論理動作モードと、一つのメモリセルに記憶される１ビットの２値データに関して、第１のアドレスで選択されたメモリセルと第１のラッチ回路との間でデータ授受が行われる期間に、第２のアドレスについて第２のラッチ回路と入出力端子の間でデータ授受が行われるキャッシュ動作モードとを有するものとする。更に具体的には、４値データは、メモリセルのしきい値電圧分布の低い方から、“１１”，“１０”，“００”，“０１”として定義されたものとし、４値データの上位ビットと下位ビットは異なるロウアドレスが割り付けられて書き込み及び読み出しが行われるものとする。

更に、多値論理動作モードのデータ書き込み動作の好ましい態様は、下位ビットデータを第２のラッチ回路にロードした後、第１のラッチ回路に転送保持し、第１のラッチ回路の保持データに基づいて選択メモリセルに書き込みを行う第１のデータ書き込み動作と、上位ビットデータを第２のラッチ回路にロードした後、第１のラッチ回路に転送保持すると共に、既に書き込まれた選択メモリセルの下位ビットデータを読み出して第２のラッチ回路に転送保持し、第２のラッチ回路の保持データに応じて決定される条件で第１のラッチ回路の保持データに基づいて選択メモリセルに書き込みを行う第２の書き込み動作とを有するものとする。

また、多値論理動作モードのデータ読み出しの好ましい態様は、選択メモリセルの制御ゲートに与える読み出し電圧を４値データの“１０”と“００”のしきい値電圧分布の間に設定して上位ビットの“０”，“１”を判定する第１の読み出し動作と、選択メモリセルの制御ゲートに与える読み出し電圧を４値データの“００”と“０１”のしきい値電圧分布の間に設定して上位ビットの“０”のときの下位ビットの“０”，“１”を判定する第２の読み出し動作と、選択メモリセルの制御ゲートに与える読み出し電圧を４値データの“１１”と“１０”のしきい値電圧分布の間に読み出し電圧を設定して上位ビットの“１”のときの下位ビットの“０”，“１”を判定する第３の読み出し動作とを有するものとする。

更にこの発明において、例えば各書き換え／読み出し回路は、メモリセルアレイの複数本のビット線に対してビット線選択スイッチ素子により接続切り換えが可能とされている。また書き換え／読み出し回路は、第１の転送スイッチ素子と第２の転送スイッチ素子の接続ノードに第４の転送スイッチ素子を介して、所定電位が与えられる共通信号線が接続されてもよいし、第１のラッチ回路のデータノードの電位を待避させて一時記憶するための一時記憶ノードと、第４の転送スイッチ素子と共通信号線と間に挿入されて一時記憶ノードの電位により制御される第５の転送スイッチ素子とを有するものとしてもよい。

この発明に係る不揮発性半導体記憶装置はまた、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイに書き込むべきデータを一時保持し、メモリセルアレイからの読み出しデータをセンスする複数の書き換え／読み出し回路と、前記メモリセルアレイのデータ書き換え動作、及び読み出し動作を制御する制御回路とを備え、前記各書き換え／読み出し回路は、前記メモリセルアレイに選択的に接続されると共に、相互のデータ転送が可能な第１のラッチ回路と第２のラッチ回路を有し、且つ一つのメモリセルに記憶される２値データに関して、第１のアドレスで選択されたメモリセルと前記第１のラッチ回路との間でデータ授受が行われる期間に、第２のアドレスについて前記第２のラッチ回路と入出力端子の間でデータ授受が行われるキャッシュ動作モードを有することを特徴とする。この発明によると、二つのラッチ回路の協働により、キャッシュ機能を実現した、高速動作のＥＥＰＲＯＭを得ることができる。

この発明において、メモリセルアレイの選択メモリセルに対するデータ書き込み動作サイクルが書き込みパルス印加と書き込みベリファイ読み出しの繰り返しにより行われる場合に、書き込みベリファイ読み出しのデータを第１のラッチ回路に保持した状態で書き込み動作サイクルを中断し、且つ第２のラッチ回路を非活性に保って、選択されているメモリセルのセル電流を入出力端子に読み出すテストモードを備えることが可能である。この様に書き込み動作中にセル電流を測定するテストモードがあれば、種々の解析に利用することができる。

この発明に係る不揮発性半導体記憶装置はまた、ビット線の電流引き込みの有無又は大小によりデータが記憶される不揮発性メモリセルを持つメモリセルアレイと、このメモリセルアレイのビット線データを読み出すセンスアンプ回路とを有し、前記センスアンプ回路は、前記メモリセルアレイのビット線にクランプ用トランジスタを介して接続されるセンスノードと、このセンスノードに接続された、前記クランプ用トランジスタを介して前記ビット線をプリチャージするためのプリチャージ回路と、前記センスノードに入力端子が接続されるインバータを含むセンスアンプ本体と、前記センスノードに一端が接続され、他端を駆動端子として前記ビット線データのセンス時に前記センスノードを昇圧するための昇圧用キャパシタと、を備えたことを特徴とする。

この様に、ビット線データセンス時に、センスノードを昇圧用キャパシタによって電位制御することにより、センスノードに読み出される二値データの“Ｈ”，“Ｌ”レベルを、センスアンプ本体のインバータの回路しきい値との関係で最適状態に調整することができ、高いセンスマージンを得ることができる。

具体的に、昇圧用キャパシタを用いたセンスノードの昇圧動作を含むセンスアンプ回路のビット線データセンスは、次の一連の動作で行われる。（ａ）クランプ用トランジスタがオンの状態でプリチャージ回路によりビット線をプリチャージし、（ｂ）プリチャージされたビット線が選択されたメモリセルのデータに応じて電位変化する間、クランプ用トランジスタをオフ、プリチャージ回路をオンに保ってセンスノードのプリチャージを継続し、（ｃ）プリチャージ回路をオフにし、昇圧用キャパシタを駆動してセンスノードを昇圧し、（ｄ）クランプ用トランジスタのゲートに読み出し電圧を与えてビット線データをセンスノードに転送する。更に具体的にいえば、（ｄ）のビット線データ転送の後、（ｅ）クランプ用トランジスタに与えた読み出し電圧を、クランプ用トランジスタのしきい値電圧よりは高い電圧まで低下させた後に、昇圧用キャパシタによるセンスノードの昇圧動作を停止する。

この様な昇圧動作を含むセンス動作により、選択されたメモリセルのオン抵抗が大きく、センスノードに読み出されるデータの“Ｌ”レベルが十分に低くない場合でも、これをより低いレベルにして、センスアンプ本体の回路しきい値のばらつきによらず、確実にデータ判定することが可能になる。また、データ転送後にクランプ用トランジスタの読み出し電圧を低下させることにより、もともと十分に低い“Ｌ”レベル読み出しの場合に、昇圧動作の結果として、センスノードが負電位方向にまで振れるのを防止することができる。

この発明に係る不揮発性半導体記憶装置は更に、ビット線の電流引き込みの有無又は大小によりデータが記憶される不揮発性メモリセルを持つメモリセルアレイと、このメモリセルアレイのビット線データを読み出すセンスアンプ回路とを有し、前記センスアンプ回路は、前記メモリセルアレイのビット線にクランプ用トランジスタを介して接続されるセンスノードと、このセンスノードに接続された、前記クランプ用トランジスタを介して前記ビット線をプリチャージするためのプリチャージ回路と、前記センスノードにゲートが接続され、ソースが基準電位に固定されたセンス用トランジスタを含むセンスアンプ本体と、前記センスノードに一端が接続され、他端を駆動端子として前記ビット線データのセンス時に前記センスノードを昇圧するための昇圧用キャパシタと、を備えたことを特徴とする。

読み出しデータを保持するラッチ回路等とセンスノードとの間に、センスノードにゲートが接続されるセンス用トランジスタを備えるセンスアンプ回路方式の場合にも、センスノードに昇圧用キャパシタを設けて、ビット線データセンス時にセンスノードの電位制御を行うことにより、同様に、高いセンスマージを得ることができる。この場合のデータセンス動作も、上述の（ａ）〜（ｄ）の一連の動作、或いは（ａ）〜（ｅ）の一連の動作により行われる。

以上述べたようにこの発明によれば、二つのラッチ回路を備えた書き換え／読み出し回路により、キャッシュ機能による書き込み速度優先のフラッシュＥＥＰＲＯＭや、多値論理機能による大容量化優先のフラッシュＥＥＰＲＯＭを実現することができる。

［実施の形態１］
図１は、この発明の実施の形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭの全体構成を示すブロック図である。メモリセルアレイ１００は、図３に示すように、複数個（図の例では１６個）のスタックト・ゲート構造の電気的書き換え可能な不揮発性メモリセルＭＣ０〜ＭＣ１５を直列接続してＮＡＮＤセルユニットＮＵ（ＮＵ０，ＮＵ１， …）が構成される。各ＮＡＮＤセルユニットＮＵは、ドレイン側が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、ソース側が選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続される。ロウ方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１．ＳＧ２のゲート電極はワード線ＷＬと平行して配設される選択ゲート線ＳＧＤ，ＳＧＳに接続される。

一本のワード線ＷＬにより選択されるメモリセルの範囲が書き込み及び読み出しの単位となる１ページである。１ページあるいはその整数倍の範囲の複数のＮＡＮＤセルユニットＮＵの範囲がデータ消去の単位である１ブロックとなる。書き換え／読み出し回路１４０は、ページ単位のデータ書き込み及び読み出しを行うために、ビット線毎に設けられたセンスアンプ回路（ＳＡ）兼ラッチ回路（ＤＬ）を含み、以後ページバッファと称する。

図３のメモリセルアレイ１００は、簡略化した構成となっており、複数のビット線でページバッファを共有してもよい。この場合は、データ書き込み又は読み出し動作時にページバッファに選択的に接続されるビット線数が１ページの単位となる。また図３は、一つのデータ入出力端子（Ｉ／Ｏ）との間でデータの入出力が行われるセルアレイの範囲を示している。メモリセルアレイ１００のワード線ＷＬ及びビット線ＢＬの選択を行うために、それぞれロウデコーダ１２０及びカラムデコーダ１５０が設けられている。制御回路１１０は、データ書き込み、消去及び読み出しのシーケンス制御を行う。制御回路１１０により制御される高電圧発生回路１３０は、データ書き換え、消去、読み出しに用いられる昇圧された高電圧や中間電圧を発生する。

入出力バッファ５０は、データの入出力及びアドレス信号の入力に用いられる。即ち、入出力バッファ５０を介して、Ｉ／Ｏ端子Ｉ／Ｏ０〜Ｉ／Ｏ８とデータ書き換え／読み出し回路１４０の間でデータの転送が行われる。Ｉ／Ｏ端子から入力されるアドレス信号は、アドレスレジスタ１８０に保持され、ロウデコーダ１２０及びカラムデコーダ１５０に送られてデコードされる。

Ｉ／Ｏ端子からは動作制御のコマンドも入力される。入力されたコマンドはデコードされてコマンドレジスタ１７０に保持され、これにより制御回路１１０が制御される。チップイネーブル信号ＣＥＢ、コマンドラッチイネーブルＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、書き込みイネーブル信号ＷＥＢ、読み出しイネーブル信号ＲＥＢ等の外部制御信号は動作ロジックコントロール回路１９０に取り込まれ、動作モードに応じて内部制御信号が発生される。内部制御信号は、入出力バッファ５０でのデータラッチ、転送等の制御に用いられ、また制御回路１１０に送られて、動作制御が行われる。レディ／ビジーレジスタ２１０は、チップがレディ状態にあるか、ビジー状態にあるかを外部に知らせる。

この実施の形態において、書き換え／読み出し回路（即ちページバッファ）１４０は、多値動作の機能とキャッシュの機能を切り換えて実行できるように構成されている。即ち、一つのメモリセルに１ビットの２値データを記憶する場合に、キャッシュ機能を備えたり、一つのメモリセルに２ビットの４値データを記憶する場合には、キャッシュ機能とするか、又はアドレスによって制限されるがキャッシュ機能を有効とすることができる。そのような機能を実現するための具体的な書き換え／読み出し回路１４０の構成を図２に示す。図２では、２本のビット線ＢＬｅ，ＢＬｏがページバッファ１４０に選択的に接続されるようになっている。この場合、ビット線選択信号ＢＬＴＲｅまたは、ＢＬＴＲｏによって、ＮＭＯＳトランジスタ６０又は６１を導通させ、ビット線ＢＬｅ又はビット線ＢＬｏの一方を選択的にページバッファ１４０に接続する。

一方のビット線が選択されている間、非選択状態である他方のビット線は、固定のＧＮＤ電位やＶｄｄ電位にすることによって、隣接ビット線間のノイズを削減するのに効果的である。また、ＮＡＮＤ型フラッシュメモリの他、あるロウアドレスに対する１ページ分のデータをシリアル入出力し、メモリセルへの書き込み動作や読み出し動作を一括に処理するＥＥＰＲＯＭにおいては、ビット線ピッチに対して、データ書き込み回路や読み出し回路のレイアウトサイズが決まっている。ビット線ピッチが狭くなると、これらの回路のレイアウトが困難になるため、複数のビット線でページバッファを共有することによってレイアウトの自由度が増すだけでなく、ページバッファレイアウトの面積を削減できるなどのメリットがある。

図２のページバッファ１４０は、第１のラッチ回路１を含むメイン書き換え／読み出し回路１０と、第２のラッチ回路２とを有する。第１のラッチ回路１を含むメイン書き換え／読み出し回路１０が、後述の動作制御によって、主に読み出し、書き込み動作に寄与する。第２のラッチ回路２は、２値動作においては、キャッシュ機能を実現する二次的なラッチ回路であり、キャッシュ機能を使用しない場合にはメイン書き換え／読み出し回路１０の動作に補助的に寄与して多値動作を実現することになる。

メイン書き換え／読み出し回路１０のラッチ回路１は、クロックト・インバータＣＩ１，ＣＩ２を逆並列接続して構成されている。メモリセルアレイのビット線ＢＬは、転送スイッチ素子であるＮＭＯＳトランジスタ４１を介してセンスノードＮ４に接続され、センスノードＮ４は更に転送スイッチ素子であるＮＭＯＳトランジスタ４２を介してラッチ回路１のデータ保持ノードＮ１に接続されている。センスノードＮ４には、プリチャージ用ＮＭＯＳトランジスタ４７が設けられている。

ノードＮ１は、転送スイッチ素子であるＮＭＯＳトランジスタ４５を介してノードＮ１のデータを一時記憶するための一時記憶ノードＮ３に接続されている。この記憶ノードＮ３には、ＶＲＥＧをプリチャージするためのＮＭＯＳトランジスタ４６も接続されている。ノードＮ３にはレベル保持のためのキャパシタ４９が接続されている。キャパシタ４９の端子は接地される。

図２の共通信号線ＣＯＭは、各カラム毎に１バイト分の書き換え／読み出し回路１４０に共通に配設されるものである。共通信号線ＣＯＭは、ノードＮ３により制御される転送スイッチ素子であるＮＭＯＳトランジスタ４４と、制御信号ＲＥＧにより制御される転送スイッチ素子であるＮＭＯＳトランジスタ４３を介して、センスノードＮ４に接続されている。この共通信号線ＣＯＭは、センスノードＮ４を選択的に充電する際に用いられるＶｄｄ電源線として、また書き込み・消去のベリファイ動作においてはパス／フェイル判定を行うための信号線として用いられる。

第２のラッチ回路２は、第１のラッチ回路１と同様に、クロックト・インバータＣＩ１，ＣＩ２を逆並列接続して構成されている。そしてこのラッチ回路２の二つのデータノードＮ５，Ｎ６は、カラム選択信号ＣＳＬにより制御されるカラムゲートＮＭＯＳトランジスタ５１，５２を介して、データバッファにつながるデータ線ｉｏ，ｉｏｎに接続されている。ノードＮ５には、これをＶｄｄに充電するためのプリチャージ用ＰＭＯＳトランジスタ８２が接続されている。ノードＮ５はまた、転送スイッチ素子であるＮＭＯＳトランジスタ３０を介して、メイン書き換え／読み出し回路１０のノードＮ４に接続されている。

図３には、ページバッファ１４０とデータ入出力バッファ５０の接続関係を示す。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの読み出し、書き込みの処理単位は、あるロウアドレスでの同時に選択される１ページ分の容量５１２バイトとなっている。データ入出力端子Ｉ／Ｏが８個あるため、一つのデータ入出力端子Ｉ／Ｏに対しては、５１２ビットとなっており、図３ではその５１２ビット分の構成を示している。

図４５に示すようにセルアレイが複数分割されている場合には、ページバッファ１４０の第１のラッチ回路１を含む部分１４０ａは、複数のページバッファ１４０ａ１，１４０ａ２に相当し、第２のラッチ回路２を含む部分１４０ｂは、図４５（ｂ）の複数のキャッシュに相当する部分である。例えば、書き込み動作においては、５１２ビットのデータを同時に書き込むため、５１２個のページバッファが必要となる。５１２ビットの個々のデータは、カラムアドレスと対応している。カラムアドレスをデコードした信号ＣＳＬ０〜ＣＳＬ５１１によって、５１２個のページバッファから一つのページバッファを選択し、カラム選択スイッチ素子を介してデータ信号線ｉｏとの間でデータの入出力を行うことになる。

次に、この実施形態での書き換え／読み出し回路１４０の基本的な動作を、図４〜図８を参照して説明する。データをメモリセルに書き込む場合には、データ信号線ｉｏ、ｉｏｎから書き込みデータを第２のラッチ回路２に取り込む。書き込み動作を開始するには、書き込みデータが第１のラッチ回路１になければならないので、続いて、ラッチ回路２に保持したデータをラッチ回路１に転送する。また、読み出し動作においては、データ入出力端子Ｉ／Ｏにデータを出力するには、読み出したデータがラッチ回路２になければならないので、ラッチ回路１で読み出したデータをラッチ回路２に転送する必要がある。したがって、図４に示すように、スイッチ素子４２と３０を導通状態にしてラッチ回路１とラッチ回路２の間でデータを転送を行うことが可能とされている。この時、転送先のラッチ回路を非活性状態にしてからデータを転送し、その後転送先のラッチ回路を活性状態に戻してデータを保持することなる。

図５は、メモリセルへの書き込み、およびメモリセルからの読み出し動作中の状態を示している。多値動作の場合を除いて、通常は、第１のラッチ回路１を含むメイン書き換え／読み出し回路１０で書き込み動作制御と読み出し動作制御が行われる。この時、スイッチ素子３０を非導通状態に保持し、スイッチ素子４１，４２を導通状態として、ラッチ回路１とメモリセルアレイのビット線との間で、データの授受が可能になる。

図６は、書き込み状態を確認する書き込みベリファイ読み出し中の動作として、スイッチ素子４３と４２だけが導通する状態があることを示している。これは、書き込み動作におけるビット毎ベリファイ機能によるもので、例えば、消去状態の”１”セルに、”１”を書き込む場合には、非書き込み（書き込み禁止）動作となるため、何回書き込みを行っても、選択ビット線はベリファイ読み出しで放電されて読み出しデータが“１”即ち、書き込みフェイルとなる。これを書き込みパスさせるため、ビット線放電後にスイッチ４２、４３を導通させてラッチ回路１に”Ｈ”レベルを再充電する制御を行う。ここで、パスとは、所望の書き込み動作が終了した状態を意味し、フェイルとは、所望の書き込み動作が未終了の状態を意味する。

図７は、多値動作モードにおける書き込み動作のある状態を示している。ラッチ回路１に第一ビットの書き込みデータを一時的に保持し、ラッチ回路２に第二ビットのデータを保持して書き込み動作を行う場合があり、この時、第二ビットのデータをメモリセルから読み出すために、スイッチ素子４２を非導通状態にして、ラッチ回路１に第一ビットの書き込みデータを保持した状態で、スイッチ素子４１と３０を導通状態としてメモリセルからラッチ回路２にデータを読み出す。また、この書き込み動作の中の、書き込みパルス印加動作後の書き込みベリファイリードにおいて、ラッチ回路２からビット線プリチャージする動作があり、この場合にもスイッチ素子４１と３０を導通状態に制御する。

図８は、多値動作モードにおける、第二の多値ロウアドレス選択時の読み出し動作におけるある状態を示している。スイッチ素子４２と４３を導通状態に制御し、共通信号線ＣＯＭをＧＮＤ電位にすることによって、ビット線から読み出したデータを強制的に変更することができる。これにより、図４３（ｂ）のＶｔとデータとの関係で正しくデータが読み出されるようになっている。

次に、具体的に多値論理動作について説明する。この実施の形態では、図４３（ａ）に対して、図４３（ｂ）に示すようなメモリセルのしきい値（Ｖｔ）と２ビットの論理データの対応のもとで多値動作を行う。メモリセルのＶｔとデータの対応は、図４３（ａ）の場合と異なるが、上位ビットと下位ビットがそれぞれ、別のロウアドレスに対応したデータとなっている点は、同じである。すなわち、多値動作においてのみ、同一の選択セルに対して、二つのロウアドレスがあり、上位ビット、下位ビットに割り当てられたロウアドレスをそれぞれ第一の多値用ロウアドレス、第二の多値用ロウアドレスと称することにする。

ここで、第一の多値用ロウアドレス選択時のデータは、図４３（ｂ）の第一ビット（上位ビット）であり、第二の多値用ロウアドレス選択時のデータは、図４３（ｂ）の第二ビット（下位ビット）である。例えば、”１０”の場合、第一ビット（上位ビット）のデータは”１”であり、第二ビット（下位ビット）のデータは”０”である。

まず、第二の多値用ロウアドレス選択時の書き込みおよび書き込みベリファイ読み出しについて説明する。図９（ａ）は、第二の多値用ロウアドレス選択時の書き込み動作のフローチャートである。まず、第二の多値用ロウアドレス選択時の書き込みデータがデータ信号線ｉｏ／ｉｏｎからラッチ回路２にロードされる（ステップＳ１１）。１ページ分のデータ５１２バイトがシリアル入力される間に、カラムアドレスに対応したデータがラッチ回路２に取り込まれる。１ページ分のデータロードが終了すると、ラッチ回路２からラッチ回路１へのデータ転送が行われる（ステップＳ１２）。

このラッチ回路２からラッチ回路１へのデータ転送のタイミング図を図１０（ａ）に示す。スイッチ素子ＮＭＯＳトランジスタ４２のゲートＢＬＣＤとスイッチ素子ＮＭＯＳトランジスタ３０のゲートＢＬＣＤ２をＶｄｄの転送が可能な”Ｈ”レベル電位にして、ラッチ回路２からラッチ回路１へ書き込みデータを転送する。図１０（ａ）では、データロード後にラッチ回路２に”Ｈ”データがロードされ、ノードＮ５が”Ｈ”レベル（Ｖｄｄ）になっている。このデータ転送後に書き込み動作が開始される（ステップＳ１３）。

書き込みパルス印加動作のタイミングを図１１に示す。ラッチ回路１の書き込みデータが、ＮＭＯＳトランジスタ４２、ＮＭＯＳトランジスタ４１、ビット線選択トランジスタ６０を介して選択ビット線に転送される。これらラッチ回路１とビット線ＢＬｅの間の転送トランジスタのゲートには、ビット線ＢＬｅにＶｄｄを転送するのに十分な電圧が印加されている。この例では、１個のページバッファを共有する２本のビット線のうち、アドレスによって、ＢＬｅが選択された状態になっている。以下の全ての動作説明でも、ＢＬｅを選択ビット線とする。

この時、ラッチ回路１の一端であるノードＮ１が”Ｈ”レベルの場合は、ビット線ＢＬｅに”Ｈ”レベルが転送され、非書き込み状態の”１”書き込み状態となる。逆に、ノードＮ１が”Ｌ”レベルの場合には、”０”書き込み状態となる。図１１では、”Ｌ”レベルを選択ビット線ＢＬｅに転送し（実線）、”１１”状態から”１０”状態への”０”書き込みとなっている。

ここで、ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、書き込む前の消去状態は、図４３（ｂ）の”１１”状態に示すような負のしきい値Ｖｔの状態である。消去動作では、図１２（ａ）に示すように、選択ブロックの全ワード線５１０を０Ｖ、メモリセルのソース／ドレイン５１２をフローティング、メモリセルのＰウェル５１３を正の高い消去電圧（約２０Ｖ）にして、フローティングゲート５１１から電子を引き抜く。また、書き込みパルス印加動作では図１２（ｂ）に示すように、選択されたワード線５１０を正の高い書き込み電圧Ｖｐｇｍ（１５〜２０Ｖ）、Ｐウェル５１３を０Ｖにして、電子がフローティングゲート５１１に注入されるようなバイアス関係にする。

この時、ラッチ回路１からビット線ＢＬｅに０Ｖが転送されている場合には、ビット線、ビット線側選択トランジスタ、およびＮＡＮＤセルユニット内の非選択セルを介して、Ｎ型拡散層５１２に０Ｖが転送されるため、メモリセルのチャネルとフローティングゲート５１１間に書き込みに十分な電位差が生じ、電子が注入される。一方、ラッチ回路１から選択ビット線に”Ｈ”レベルが転送されている場合には、選択されたメモリセルのチャネル電位が高くなり、メモリセルのチャネルとフローティングゲート５１１間の電位差が小さくなり、電子は注入されない。このように書き込まない場合にチャネル電位を高くするために、非選択のメモリセルのワード線には、Ｖｐａｓｓという中間電位（８Ｖ程度）が印加されている。但し、Ｖｐａｓｓが印加されるのは、選択ワード線のあるＮＡＮＤセルユニット内の非選択ワード線だけである。

書き込みパルス印加動作の後に書き込みベリファイリードＶｅｒｉｆｙ１０を行う（ステップＳ１４）。このタイミングを図１３に示す。Ｖｅｒｉｆｙ１０では、選択ワード線の電位をＶｖ１０（図４３（ｂ）参照）にして読み出しを行う。同じＮＡＮＤセルユニット内の非選択ワード線にはパス電圧Ｖｒｅａｄを印加して非選択セルをパストランジスタとしておいて、選択ワード線のメモリセルの導通状態のみを判定する。ビット線プリチャージ期間である時刻Ｒ４からＲ７では、ＮＭＯＳトランジスタ４７、４１およびビット線選択トランジスタ６０を導通させて、ビット線ＢＬｅをプリチャージする。この時、ＮＭＯＳトランジスタ４１のゲートには、Ｖｐｒｅを印加し、ビット線ＢＬｅには、Ｖｐｒｅからしきい値電圧Ｖｔだけ低い電圧Ｖｐｒｅ−Ｖｔをプリチャージする。このビット線プリチャージ電位Ｖｐｒｅ−Ｖｔは、Ｖｄｄより低い電位である。

時刻Ｒ７で、ＮＡＮＤセルユニットＮＵのソース側選択トランジスタＳＧ２をオンさせると、選択セルのしきい値状態によって、ビット線ＢＬｅの放電が開始される。即ち、選択されたメモリセルのＶｔがＶｖ１０より低ければ選択メモリセルがオンし、ビット線プリチャージ電位Ｖｐｒｅ−Ｖｔを放電する。一方で選択メモリセルのＶｔがＶｖ１０より高ければ、選択メモリセルがオンしないため、ビット線プリチャージ電位Ｖｐｒｅ−Ｖｔは保持される。その後、ビット線電位を増幅、センスする前に、書き込みデータをノードＮ３に記憶させる。時刻Ｓ１までに、ノードＮ３にＶｄｄ＋αを充電しフローティング状態にしておいてから、時刻Ｓ２でＤＴＧをＶｄｄにする。キャパシタ４９は、ノードＮ３の電位をフローティングにして保持する期間中にリーク電流による電位低下や、配線間のカップリングによるノイズを受けにくくするために設けられている。

書き込みデータを保持しているノードＮ１が”Ｈ”レベルの場合には、ＭＯＳトランジスタ４５がオンしないために、ノードＮ３は”Ｈ”レベルを保持し、ノードＮ１が”Ｌ”レベルの場合には、ＭＯＳトランジスタ４５がオンするため、ノードＮ３は”Ｌ”レベルになる。その後、ビット線電位を増幅、センスするために、ラッチ回路１を非活性状態にする。すなわち、ＬＡＴとＳＥＮを”Ｌ”にし、これらの反転信号であるＬＡＴＢ、ＳＥＮＢ（図２参照）は、それぞれ、“Ｈ”とする。

ラッチ回路１を非活性状態にしてから、ＢＬＣＤを”Ｈ”レベルにしてスイッチ素子４２を導通状態にして、ノードＮ１とＮ４を同電位にし、ＮＭＯＳトランジスタ４７をオンしてこれらのノードを、”Ｈ”レベルに充電する。時刻Ｓ７で、ＢＬＣＬＡＭＰにセンス用電圧Ｖｓｅｎを印加する。ビット線電位がＶｐｒｅ−ＶｔからＶｓｅｎ−Ｖｔまで放電されていた場合、ＮＭＯＳトランジスタ４１がオンするため、ノードＮ１、Ｎ４の電位は、ビット線電位とほぼ等しくなるまで低下する。この時、ノードＮ１、Ｎ４の電位は、Ｖｄｄからビット線電位まで低下する。また、ノードＮ１、Ｎ４の容量に比べて、ビット線容量は非常に大きいため、ノードＮ１、Ｎ４の電荷は瞬時に抜ける。ビット線電位が、Ｖｓｅｎ−Ｖｔまで放電されていない場合は、ＮＭＯＳトランジスタ４１がオンしないため、ノードＮ１、Ｎ４にはＶｄｄが保持される。

ノードＮ１の電位が下がる場合には、ビット線電位までしか低下しないが、Ｖｄｄを保持する場合には、ビット線プリチャージ電位Ｖｐｒｅ−ＶｔよりもＶｄｄが高いために、ビット線振幅が増幅されて見える。図中、ビット線ＢＬｅ波形の実線は、放電されているため、メモリセルは、書き込み不十分か、または、非書き込みのメモリセルであったことを示している。

時刻Ｓ９で、ＲＥＧを”Ｈ”にしてスイッチ素子トランジスタ４３をオン状態にする。ノードＮ３が”Ｌ”の場合、つまり、書き込みパルス印加動作中、”０”書き込み状態にあった場合には、ＮＭＯＳトランジスタ４４がオンしないため、ノードＮ１、Ｎ４の電位には変化がなく、時刻Ｓ１１までビット線電位を反映した電位がノードＮ１に保持されている。時刻Ｓ１１でＳＥＮを”Ｈ”、ＳＥＮＢを”Ｌ”にすると、ノードＮ１をゲートにしたラッチ回路１のクロックトインバータが活性化し、ノードＮ１の電位をクロックトインバータでセンスする。時刻Ｓ１２でＬＡＴを”Ｈ”、ＬＡＴＢを”Ｌ”にして、ラッチ回路１を活性化すると、ノードＮ１の電位を”Ｌ”または”Ｈ”の２値情報として取り込む。結果として、ノードＮ１に”Ｌ”がラッチされると、次の書き込みパルス印加動作で再び選択ビット線に”Ｌ”が転送されるため、”０”書き込みする状態に保持される。

また、図中ビット線ＢＬｅの破線波形のようにセル電流が流れずビット線プリチャージレベルが保持されれば、センス後にラッチ回路１には”Ｈ”がラッチされ、このメモリセルでの書き込みが終了する。書き込みベリファイリードの結果”Ｈ”がラッチされると、次に書き込みパルス印加動作に移っても、選択ビット線には”Ｈ”レベルが転送され、非書き込みの”１”書き込み状態になる。

また、ノードＮ３が”Ｈ”の場合、つまり、書き込みパルス印加動作中、”１”書き込み状態であった場合には、共通信号線ＣＯＭから”Ｈ”レベルがノードＮ１、Ｎ４に転送される。このため、時刻Ｓ１２で、ノードＮ１に再び”Ｈ”がラッチされる。よって、”１”書き込み状態では、書き込みベリファイの結果に関係なく、ノードＮ１に”Ｈ”をラッチし、非書き込みの”１”書き込み状態を保持する。

図３２及び図３３は、これらの動作の各部電位関係をまとめたものである。書き込みが終了したページバッファでは、ノードＮ１が”Ｈ”レベルの”１”書き込み状態に変わるため、１ページ内の全てのページバッファのノードＮ１、あるいは、その反転状態のＮ２の状態を検出することによって、１ページ分の書き込みが終了しているかどうかが判定できる（ステップＳ１５）。一つでもノードＮ１が”Ｌ”レベルのページバッファがあると、再び、図１１に示した書き込みパルス印加動作、および、書き込みベリファイ読み出しを行う。

ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、このように書き込みベリファイ読み出しの結果、書き込みが終了したメモリセルにおいては、そのメモリセルに接続されるページバッファが”１”書き込み状態に変わるため、１ページ分の全てのメモリセルが書き込めるまで書き込みパルス印加動作を行っても、Ｖｔ分布を狭く制御できる。１ページ内の個々のページバッファでこのように書き込み制御する方法をビット毎ベリファイと称している。また、書き込み速度を向上するため、書き込みパルス印加動作と書き込みベリファイ読み出しを繰り返し行う毎に、書き込み電圧Ｖｐｇｍを少しずつ高めて書き込みパルス印加動作を行っている。そのため、選択ワード線の電位だけを見ると、図１４のような波形（実線）になる。

次に、第一の多値用ロウアドレス選択時の書き込みと書き込みベリファイ読み出しについて説明する。上位ビット（第一の多値用ロウアドレス選択時）の書き込み動作のフローチャートを図９（ｂ）に示す。まず、第一の多値用ロウアドレス選択時の書き込みデータを外部データ入出力端子からラッチ回路２にロードする（ステップＳ２１）。その後、図１０のタイミングでラッチ回路２からラッチ回路１に書き込みデータを転送する（ステップＳ２２）。ここまでが図１５（ａ）のステップ１である。

次に、図１５（ｂ）にも示すように、既にメモリセルに書き込まれている下位ビット（第二の多値用ロウアドレス選択時）のデータをラッチ回路２に取り込む（ステップＳ２３）。この動作を内部データロードと称する。内部データロードのタイミングを図１６に示す。データ転送後のラッチの状態は、Ｎ１が”Ｌ”（実線）と図示されている。ここでは、選択ワード線の電位をＶｒ１０（図４３（ｂ）参照）にして読み出しを行う。ここで、第一の多値用ロウアドレスと第二の多値用ロウアドレスは、同じワード線を選択する。ビット線プリチャージ期間の時刻Ｒ４からＲ７では、ＮＭＯＳトランジスタ４７、４１、およびビット線選択トランジスタ６０をオンさせてビット線ＢＬｅをプリチャージする。この時、ＮＭＯＳトランジスタ４１のゲートには、Ｖｐｒｅを印加し、ビット線ＢＬｅには、Ｖｐｒｅ−Ｖｔをプリチャージする。

時刻Ｒ７で、ＮＡＮＤセルユニットのソース側選択トランジスタＳＧ２をオンさせると、セルの状態によって、ビット線の放電が開始される。図中のビット線ＢＬｅ波形の実線は、”１１”状態のセルを想定している。この読み出し動作のみ、読み出しデータをラッチ回路２に取り込む。よって、ビット線電位をセンスする前に、時刻Ｓ４でＣＬＡＴとＣＳＥＮを”Ｌ”にして、ラッチ回路２を非活性状態にする。ＣＬＡＴＢとＣＳＥＮＢは、それぞれＣＬＡＴとＣＳＥＮの反転信号である。時刻Ｓ５で、ＢＬＣＤ２を”Ｈ”レベルにしてスイッチ素子３０を導通状態にしつつ、ＮＭＯＳトランジスタ４７で、ノードＮ４、Ｎ５をＶｄｄにプリチャージする。

時刻Ｓ７で、ＢＬＣＬＡＭＰにセンス用電圧Ｖｓｅｎを印加すると、前述のクランプを利用した動作によって、ビット線電位を反映した電位がノードＮ４、Ｎ５に現れる。そして、時刻Ｓ１１でＣＳＥＮを”Ｈ”、ＣＳＥＮＢを”Ｌ”にして、ノードＮ５が入力ゲートになるラッチ回路２のクロックトインバータを活性化し、ノードＮ５をクロックトインバータでセンスして、Ｓ１２でＣＬＡＴを”Ｈ”、ＣＬＡＴＢを”Ｌ”にしてラッチ回路２を活性化してデータを取り込む（ステップＳ２３）。この動作中、ＢＬＣＤは“Ｌ”であるため、ＮＭＯＳトランジスタ４２は非導通状態となっており、外部から入力された書き込みデータは、ラッチ回路１に保持される。

このように、第一の多値用ロウアドレスの書き込みデータをラッチ回路１に、第二の多値用ロウアドレスのデータをメモリセルから読み出し、ラッチ回路２に保持した状態で、書き込みパルス印加動作を開始する（ステップＳ２４）。書き込みパルス印加動作は、前述と同様図１１のタイミングで実施し、ラッチ回路１に保持するデータを選択ビット線に転送して書き込みパルス印加動作を行う。第一の多値用ロウアドレス選択時の書き込みでは、図４３（ｂ）に示すように、Ｖｔの分布を変化させる。ラッチ回路１のノードＮ１に”Ｌ”レベルが保持されている場合には、”１１”状態を”０１”状態へ、”１０”状態を”００”状態へ書き込む。また、ラッチ回路１のノードＮ１に”Ｈ”レベルが保持されている場合には、書き込みを行わない”１”書き込みとなるので、”１１”状態、”１０”状態をそのまま保持する。よって、４つの場合が存在し、それぞれの動作のまとめを図３４〜図３７に示す。

”１１”状態を”０１”状態へ、”１０”状態を”００”状態への書き込みは、同じ書き込み電圧を選択ワード線に印加して同時に行う。よって、図９（ｂ）に示すように、”００”状態の書き込みベリファイ読み出しＶｅｒｉｆｙ００（ステップＳ２５）と、”０１”状態の書き込みベリファイ読み出しＶｅｒｉｆｙ０１（ステップＳ２６））を、１回の書き込みパルス印加動作後に行う必要がある。そこで、”０１”状態へ書き込みを行っているメモリセルが、”００”状態の書き込みベリファイで書き込み終了しないようにする必要がある。なぜなら、”００”状態の書き込みベリファイリード（Ｖｅｒｉｆｙ００）では、選択ワード線電圧をＶｖ００にして読み出しを行うが、”０１”状態へ書き込もうとしているメモリセルでは、Ｖｔが”００”状態まで上昇してくると、Ｖｅｒｉｆｙ００ではビット線電位を放電しないため書き込めたように見えてしまうためである。

そこで、ここでは、ラッチ回路２に保持している第二の多値用ロウアドレスに対応したデータに基づいて書き込みベリファイリードの制御を行うようにした。このステップＳ２５の書き込みベリファイ読み出しＶｅｒｉｆｙ００のタイミングを図１７に示す。時刻Ｒ４からＲ７は、ビット線プリチャージ期間であり、この間にＮＭＯＳトランジスタ３０、４１、およびビット線選択トランジスタ６０をオンさせてビット線プリチャージを行う。ＭＯＳトランジスタ３０をオンさせることによって、ラッチ回路２のノードＮ５からビット線ＢＬｅへプリチャージする。
問題となっている”１１”状態から”０１”状態への書き込みでは、第二の多値用ロウアドレスに対応するデータを読み込む内部データロードを行った後に、ラッチ回路２のノードＮ５が”Ｌ”となっている。何故なら、前述の内部データロードにおいては、選択ワード線電圧をＶｒ１０にするため、“１１”状態のメモリセルは導通してビット線のプリチャージ電位を放電し、センス後に“Ｌ”が取り込まれるからである。したがって、”０１”状態へ書き込みを行っているページバッファでは、”Ｌ”レベルをプリチャージする。”０１”状態へ書き込むメモリセルにとっては、Ｖｅｒｉｆｙ００のところで、必ず書き込みベリファイリードの結果がフェイルする必要があるので、最初からファイルするプリチャージを行う。一方で、“１０”状態から“００”状態へ書き込みを行うページバッファでは、ラッチ回路２のノードＮ５が“Ｈ”となっている。従ってこの場合は、他の読み出し動作と同様のビット線プリチャージを行う。ラッチ回路２は、書き込み単位となるページ内の各ページバッファに有しているので、”００”状態へ書き込みしているページバッファでは、選択ビット線へ通常のプリチャージを行い、”０１”状態へ書き込みしているページバッファでは、フェイルするプリチャージを選択的に行うことになる。

Ｖｅｒｉｆｙ００の動作前に、ビット線を０Ｖに保持しておけば、Ｖｅｒｉｆｙ００が開始されてこのラッチ回路２からの選択的なプリチャージを行う期間中に、不要なプリチャージ電流が流れないため、消費電流が小さくなるメリットもある。図１７のノードＮ５とビット線ＢＬｅの波形は、内部データロードの結果、実線が”００”状態への書き込み、最初からＧＮＤレベルを保持している破線が”０１”状態への書き込みの場合を示している。

時刻Ｒ７以降は、前述の書き込みベリファイリードと同様である。”００”状態に書き込みを行うページバッファにおいては、ビット線ＢＬｅ波形の実線のように、時刻Ｒ７までの期間にビット線ＢＬｅがプリチャージされる。選択されたメモリセルの導通状態によって、ビット線ＢＬｅが放電、あるいは放電されず、時刻Ｓ７以降でセンス用電圧Ｖｓｅｎによって増幅、センスされ、書き込み結果がラッチ回路１に取り込まれる。一方で、同様に、ラッチ回路２に”Ｈ”が保持されている”１０”状態を”１０”状態に保持する”１”書き込みにおいては、ラッチ１のノードＮ１には”Ｈ”レベルが保持されているので、前述のビット毎ベリファイ動作によって、時刻Ｓ９で、ノードＮ１がノードＮ３のデータによって”Ｈ”レベルに充電されるため、”１”書き込み状態を保持する。

次に、続けて行われるステップＳ２６の”０１”状態への書き込みベリファイリード（Ｖｅｒｉｆｙ０１）について説明する。そのタイミングを図１８に示す。ここでは、選択ワード線電位をＶｖ０１（図４３（ｂ）参照）に設定して読み出しを行う。この場合は、選択ワード線電位を除いて、前述のＶｅｒｉｆｙ１０と同様である。

”１１”から”０１”状態へ書き込みするページバッファにおいては、選択ワード線電位Ｖｖ０１においてビット線電位をセンスすればよく、”１１”状態のまま保持する”１”書き込みにおいては、ノードＮ１が再充電され”１”書き込み状態を保持する。一方で、”１０”状態から”００”状態へ書き込むページバッファにおいては、Ｖｅｒｉｆｙ００で書き込みフェイルしているメモリセルはＶｅｒｉｆｙ０１でも必ずフェイルする。何故なら、Ｖｖｅｒｉｆｙ００でフェイルするメモリセルのＶｔは、Ｖｖ００より低いため、Ｖｖｅｒｉｆｙ０１時の選択ワード線電圧Ｖｖ０１ではよりフェイルし易い読み出しになるからである。また、”００”状態を保持する”１”書き込みのページバッファにおいては、前述のビット毎ベリファイの動作によって”１”書き込み状態を保持するので問題ない。

以上より、Ｖｅｒｉｆｙ００時と、Ｖｅｒｉｆｙ０１時で所望の書き込みベリファイリードが実現でき、ページ内の全てのページバッファで書き込みが終了するまで（ステップＳ２７）、書き込みパルス印加動作と書き込みベリファイリードからなる書き込みサイクルを繰り返し、第一の多値用ロウアドレス選択時の書き込みが実行できる。

次に、読み出し動作について説明する。図４３（ｂ）に示すように、多値動作時の２ビットの論理データが、上位ビットは第一の多値用ロウアドレス選択時のデータ、下位ビットは第二の多値用ロウアドレス選択時のデータというように、ロウアドレスに割り付けられているため、ロウアドレスによって、読み出し方が異なる。多値動作時の読み出し動作のフローチャートを図１９（ａ）（ｂ）に示す。

第一の多値用ロウアドレスが入力された上位ビット読み出しの場合には、選択ワード線電位をＶｒ００（図４３（ｂ）参照）にして読み出すことにより、図１９（ｂ）のように、ステップＳ４１に示す１回の読み出し動作Ｒｅａｄ００を行うだけで、“０”又は“１”の２値データを読み出すことができる。第二の多値用ロウアドレスが入力された場合には、選択ワード線電位をＶｒ０１とＶｒ１０（図４３（ｂ）参照）にして読み出す必要があり、図１９（ａ）に示すステップＳ３１，Ｓ３２の２回の読み出し動作Ｒｅａｄ０１とＲｅａｄ１０が必要になる。

まず、第一の多値用ロウアドレス選択時の読み出し動作について説明する。この読み出し動作Ｒｅａｄ００のタイミングを図２０に示す。時刻Ｒ７までのビット線プリチャージ期間に、ＮＭＯＳトランジスタ４７、４１、ビット線選択トランジスタ６０をオンさせる。ＮＭＯＳトランジスタ４１のゲートには、Ｖｐｒｅを印加するため、ビット線ＢＬｅにはＶｐｒｅ−Ｖｔがプリチャージされる。時刻Ｒ７で、ＮＡＮＤセルユニットのソース側選択トランジスタＳＧ２をオンさせると、セルのしきい値状態によって、選択ビット線の放電が開始される。

時刻Ｓ４で、ＬＡＴ、ＳＥＮを”Ｌ”レベルにして、ラッチ回路１を非活性状態にし、ＮＭＯＳトランジスタ４２をオンさせて、ノードＮ１とＮ４を同電位にしつつ、ＭＯＳトランジスタ４７をオンしてＶｄｄに充電する。時刻Ｓ７で、ＮＭＯＳトランジスタ４１のゲートＢＬＣＬＡＭＰをＶｓｅｎにして、ビット線電位をクランプして読み出す。これにより、前述のように小振幅Ｖｐｒｅ−Ｖｓｅｎ（約０．４Ｖ）のビット線電位を、ノードＮ１では増幅して読み出すことができる。その後時刻Ｓ１１、Ｓ１２で、ＳＥＮとＬＡＴを順に”Ｈ”にして、ラッチ回路１のクロックトインバータを順に活性化して、ノードＮ１のデータをラッチ回路１に取り込み保持する。

ラッチ回路１に読み出しデータが取り込まれた後、１ページ分のラッチ回路１に保持されている読み出しデータをラッチ回路２に同時に転送する（ステップＳ４２）。１ページが５１２バイトである場合には、５１２バイト分の各ページバッファにおいて、ラッチ回路１からラッチ回路２へデータ転送する。このラッチ回路１からラッチ回路２にデータを転送するタイミングを図１０（ｂ）に示す。

ラッチ回路２は、カラム選択トランジスタ５１、５２によってデータ入出力バッファ５０に接続されているので、カラムアドレスに従いカラムデコード信号ＣＳＬが”Ｈ”になると、それぞれのラッチ回路２からデータ信号線ｉｏ／ｉｏｎ、データ入出力バッファ５０を介して外部にデータが出力される。メモリセルアレイが図４５（ｂ）のように２アレイで構成されており、一つのロウアドレスでそれぞれのセルアレイの１ページを選択して同時に前述の読み出し動作を行った場合には、２ページ分のページバッファにおいて、このデータ転送を同時に行うことができる。この場合には、データ転送の後に、まず、セルアレイ１００ａの１ページ分のデータをラッチ回路２から出力した後、セルアレイ１００ｂの１ページデータを外部に出力するようデータ入出力バッファ５０が制御される。

この様に、多値動作モードでの第一の多値用ロウアドレス選択時のデータは、１回の読み出し動作とデータ転送で、データを外部に出力することができる。次に第二の多値用ロウアドレス選択時の読み出し動作について説明する。第二の多値用ロウアドレス選択時の読み出し動作は、図１９（ａ）に示すように、ステップＳ３１，Ｓ３２の２回の読み出し動作Ｒｅａｄ０１、Ｒｅａｄ１０となる。

その読み出しＲｅａｄ０１のタイミングを図２１に示す。選択ワード線電位がＶｒ０１となっていることを除くと前述の読み出しＲｅａｄ００と同じであるので、詳細な説明を省略する。読み出しＲｅａｄ０１後は、読み出されたデータはラッチ回路１に保持される。続いて、読み出しＲｅａｄ１０を行う。この読み出しＲｅａｄ１０のタイミングを図２２に示す。

選択ワード線電位をＶｒ１０（図４３（ｂ）参照）にして読み出しを行い、ビット線プリチャージから時刻Ｓ９までは、読み出しＲｅａｄ１０とほぼ同じである。ただし、Ｒｅａｄ００や、Ｒｅａｄ０１と異なり、ＣＯＭＲＳＴを”Ｈ”にして、ノードＣＯＭを”Ｌ”レベルに保持する。また、Ｒｅａｄ００や、Ｒｅａｄ０１では、ノードＮ３の電位が読み出し動作に関係しなかったが、Ｒｅａｄ１０では、ノードＮ３の電位が動作に影響する。Ｒｅａｄ０１に続いて行うＲｅａｄ１０では、時刻Ｓ４までの間、ラッチ回路１にＲｅａｄ０１での読み出しデータが保持されている。

時刻Ｓ２までの間に、ノードＮ３はＶｄｄ＋αの電圧に充電されフローティングとなっている。時刻Ｓ２でＤＴＧがＶｄｄになると、ラッチ回路１のノードＮ１が”Ｈ”ならば、ノードＮ３は、Ｖｄｄ＋αを保持するが、ノードＮ１が”Ｌ”ならば、ノードＮ３の電位は放電されて０Ｖとなる。時刻Ｓ７でビット線電位を増幅した後、時刻Ｓ９でＲＥＧが”Ｈ”レベルになると、Ｒｅａｄ０１においてノードＮ１に”Ｈ”をラッチしていた場合には、Ｎ３が”Ｈ”レベルのためＭＯＳトランジスタ４４がオンしてノードＮ１、Ｎ４はノードＣＯＭ側に放電され、時刻Ｓ１２でノードＮ１には”Ｌ”が取り込まれる。つまり、メモリセルが図４３（ｂ）の”０１”状態にあった場合には、”１”データである”Ｌ”をＮ１にラッチする。

読み出しＲｅａｄ０１において、ノードＮ１に”Ｌ”をラッチした場合には、時刻Ｓ９でＮＭＯＳトランジスタ４４がオンせずノードＮ１、Ｎ４が放電されないため、ビット線電位が増幅されたノードＮ１の電位を時刻Ｓ１１、Ｓ１２でセンスしてラッチする。Ｒｅａｄ０１、Ｒｅａｄ１０を終了すると、第二の多値用ロウアドレスに対して読み出されたデータがラッチ回路１に保持されているので、これを図１０（ｂ）に示すタイミングでラッチ回路２にデータ転送して（ステップＳ３３）、ラッチ回路２から外部へのデータ出力を可能な状態にして終了する。

以上の多値動作モードの読み出し中の状態を図３８〜図４１に示す。図３８は、上位ビット読み出し動作時であり、図３９〜４１は下位ビット読み出し時である。また図４０，４１はそれぞれ、１回目の下位ビット読み出し結果のノードＮ１が“Ｈ”，“Ｌ”のときの第２回目の下位ビット読み出し動作を示している。

次に、実効書き込み速度向上のために、ラッチ回路２をキャッシュとして使用する場合の説明をする。このときの、メモリセルセルのＶｔ分布とデータの関係は、図２３のようになっている。読み出し時には、１回の読み出し動作ですむため、選択ワード線電圧を、図２３のＶｒ０にすることを除いては、前述の読み出しＲｅａｄ００と同様の制御で読み出しを行う。

図２４に、キャッシュを使った読み出し動作のタイミング図を示す。図２４（ａ）は、１アレイのみでの読み出し動作である。まず、読み出しコマンド００Ｈを受け付け、第一のロウアドレスを入力した後に、Ｒｅａｄｙ／／Ｂｕｓｙ（以後Ｒ／ＢＢとする）を”Ｌ”、つまりビジー状態を出力して“ページ読み出し１”を行う。このページ読み出し１は、前述の読み出しＲｅａｄ００と同様の読み出し動作である。ページ読み出し１が終了すると、読み出された第一のロウアドレスに対応する５１２バイトのデータが、個々のページバッファのラッチ回路１に保持されているため、前述のデータ転送でラッチ回路１のデータをラッチ回路２に転送する。

その後、 Ｒ／ＢＢを”Ｈ”、つまりレディ状態にすると、読み出しイネーブル信号ＲｅａｄＥｎａｂｌｅＢによって、シリアルデータ出力が可能になり、ＲｅａｄＥｎａｂｌ信号に同期して第一のロウアドレスに対応するデータがデータ入出力端子に出力される。また、内部では、第二のロウアドレスが選択され、“ページ読み出し２”が実行される。この時、内部のＲ／ＢＢは”Ｌ”、つまりＢｕｓｙになる。

ラッチ回路２からシリアルデータ出力１が終了しないと、ページ読み出し２の結果であるラッチ回路１のデータをラッチ回路２に転送できないので、シリアル出力１の終了を検出して、Ｒ／ＢＢを”Ｌ”、つまりＢｕｓｙにして、ラッチ回路１からラッチ回路２のデータ転送を行う。データ転送が終了したら、再び、Ｒ／ＢＢを”Ｈ”、つまり、Ｒｅａｄｙにしてシリアルデータ出力２を開始するとともに、第三のロウアドレスを選択して、“ページ読み出し３”を内部で実行する。

この読み出し動作により第一のロウアドレスに対応するデータを出力中に、第二のロウアドレスの読み出し動作を行うために、シリアルデータ出力１とシリアルデータ出力２の間の時間ｔｄｂを短縮できる。１ページ容量を５１２バイトとし、ページ読み出し時間を１０ｕｓ、シリアルデータ出力サイクルを５０ｎｓとすると、従来の実効読み出し速度は、１４ＭＢｙｔｅ／ｓであった。これに対してこの実施の形態によれば、例えば、ｔｄｂ＝１ｕｓとすると、最高で実効読み出し速度が１９ＭＢｙｔｅ／ｓと高速化できる。

ここで、Ｒ／ＢＢは、このフラッシュＥＥＰＲＯＭを使用するユーザーが、データの入出力が可能か否かを判断するＲｅａｄｙ／／Ｂｕｓｙ信号であるが、図２４に示した内部Ｒ／ＢＢは、図１のブロック図に示した制御回路１１０が動作制御を判断するフラグ信号であることを意味している。後述の動作においても同様である。

図２４（ｂ）は、２アレイ構成である場合に、２アレイで同時に、読み出しを行う場合を示している。読み出しコマンド００Ｈ、アドレス入力の後、セルアレイ１００ａでは、入力された第一のロウアドレスに対して“ページ読み出し１”を行う。セルアレイ１００ｂにおいても、同様に第一のロウアドレスに対して“ページ読み出し２”を行う。この場合、第１のロウアドレスに対して、２ページが選択されることになり、チップ外部にはページ容量が２倍になって見えることになる。図２４（ａ）と同様、それぞれの読み出しが終了し、データ転送するまでは、Ｒ／ＢＢは”Ｌ”つまり、Ｂｕｓｙである。

この場合、データ出力時には、セルアレイ１００ａの“データ出力１”、セルアレイ１００ｂの“データ出力２”を順に行う。データ出力が始まると、第二のロウアドレスが選択されて、セルアレイ１００ａでは、“ページ読み出し３”、セルアレイ１００ｂでは、“ページ読み出し４”を行う。この場合もｔｄｂ＝１ｕｓとして、実効読み出し速度を比較してみると、従来は、１７ＭＢｙｔｅ／ｓであったが、最高で２０ＭＢｙｔｅ／ｓに向上することができる。

次に、キャッシュを使った書き込み動作について、図２５を用いて説明する。ここでは、図４５（ｂ）のようにセルアレイ１００ａ、１００ｂで同時に書き込みをする場合について示す。

データ入力コマンド８０Ｈ、アドレス入力の後に、まず、セルアレイ１００ａで第一のロウアドレスに対応する書き込みデータ（Ｄａｔａ１）を入力し（“Ｌｏａｄ１”）、続いて、同様にセルアレイ１００ｂに対しても、８０Ｈ、アドレス入力の後に、第二のロウアドレスに対応する書き込みデータ入力を行う（“Ｌｏａｄ２”）を行う。２つのセルアレイで同時に書き込みを行うため、１０Ｈｄはダミーの書き込み実行コマンドで実際には書き込み動作に入らない。また、連続したデータロード“Ｌｏａｄ３”，“Ｌｏａｄ４”を可能にするため、Ｒ／ＢＢはＢｕｓｙ信号”Ｌ”を出力して、すぐに擬似的なＲｅａｄｙ信号”Ｈ”を出力する。最初のデータ入力コマンド８０Ｈ時の後に、全てのページバッファにおいてキャッシュとなるラッチ回路２をリセットする（図中のＣ．Ｒｓｔ）。

図２のＰＭＯＳトランジスタ８２は、この時ラッチ回路２をリセットするためのトランジスタである。データロード“Ｌｏａｄ２”の後の書き込み実行コマンド１０Ｈｃで、二つのセルアレイで同時に書き込みが開始される。ここで、各ページバッファのラッチ回路２からラッチ回路１へデータ転送を行い、その後、前述の書き込みパルス印加動作および、書き込みベリファイリードを行う。

データ転送は、図１０（ａ）に示したタイミングで実行し、書き込みパルス印加動作は、図１１に示したタイミングで実行し、書き込みベリファイリードは、選択ワード線電圧をＶｖ０にして、図１３のベリファイ読み出しＶｅｒｉｆｙ１０と同様のタイミングで実行する。

この間、内部では、書き込み実行中となるため、内部のＲ／ＢＢはＢｕｓｙ状態”Ｌ”になっている。前述のように、データ転送後は、全てのラッチ回路２は、書き込みパルス印加動作とは切り離された状態になっているため、Ｒ／ＢＢには擬似的なＲｅａｄｙ状態の”Ｈ”を出力し、ラッチ回路２に対するデータロードを可能にする。

データロード“Ｌｏａｄ４”の後、再び、書き込み実行コマンド１０Ｈｃを入力すると、この時、Ｄａｔａ１、Ｄａｔａ２の同時書き込みが終了していなければ、この時ラッチ回路２に保持されているＤａｔａ３、Ｄａｔａ４のデータをラッチ回路１にデータ転送できないため、Ｄａｔａ１とＤａｔａ２の書き込みが終了し、内部のＲ／ＢＢがＲｅａｄｙ”Ｈ”になってから、データ転送を行う。それから、Ｄａｔａ３、Ｄａｔａ４の書き込みを実行するとともに、外部のＲ／ＢＢにはＲｅａｄｙ”Ｈ”を出力し、再び、ラッチ回路２へのデータロードを可能にする。

また、読み出しの場合に説明したように、一つのロウアドレスに対して二つ以上のアレイでそれぞれ１ページずつ選択されるような構成であってもよい。その場合のキャッシュを使った書き込み動作を図２５（ｂ）に示す。セルアレイ１００ａのデータロードＬｏａｄ１に続いて、セルアレイ１００ｂのデータロードＬｏａｄ１が実行される。この場合には、書き込み実行コマンド１０Ｈｃによって、内部ではＤａｔａ１とＤａｔａ２の書き込み動作を開始し、外部では次のデータロードを可能にする。また、１アレイ構成にキャッシュを使った場合の書き込み動作を、図２５（ｃ）に示す。この場合も、コマンド１０Ｈｃで内部での書き込み動作実行と、外部のデータロードが可能な状態に制御される。（ｂ），（ｃ）の場合も（ａ）と同様に、キャッシュ(ラッチ回路２）にロードしたデータをラッチ回路１に転送できるのは、内部Ｒ／ＢＢがＲｅａｄｙ状態になってからである。

実効書き込み速度は次のようになる。シリアルデータ入力サイクルを５０ｎｓ、１ページを５１２バイト、１ページ分の書き込みが終了する時間を２００ｕｓとすると、キャッシュを用いない場合、２アレイ構成の同時書き込みであっても、４．１ＭＢｙｔｅ／ｓである。これに対してこの実施の形態のようにキャッシュを使った場合には、２ページ分のデータロード時間が書き込み時間に隠れて見えなくなるため、５．１ＭＢｙｔｅ／ｓとなる。更に４アレイ構成の同時書き込みの場合には、従来の６．８ＭＢｙｔｅ／ｓに対し、１０ＭＢｙｔｅ／ｓと非常に効果が大きくなる。

図２のページバッファは、このように多値動作を可能にするばかりでなく、２値動作においては、実効書き込み速度や、読み出し速度を向上させるキャッシュ機能も実現が可能である。また、図２の構成では、ラッチ回路２とＮＭＯＳトランジスタ３０を省略すると、ほとんど２値動作用のページバッファと同じ構成になる。ノードＣＯＭに接続されたＰＭＯＳトランジスタ９０と、ＮＭＯＳトランジスタ９１は、複数のページバッファで共有すればよく、例えば、Ｉ／Ｏ数と同じである８個のページバッファで１個づつあれば良い。したがって、この回路は、非常に簡単な方法で多値動作とキャッシュ機能を実現したことになる。また同じ回路構成で多値動作とキャッシュ機能に対応しているため、読み出しや書き込み動作の制御を変更することで、両機能の切り換えが可能である。その制御は、制御回路１１０により行われているため、コマンド入力及によって制御方法及びアドレス空間を変更し、時間的に、多値動作機能を実現したり、２値動作時にキャッシュ機能を実現するような切り換えが可能になる。

［実施の形態２］
前述のキャッシュ動作においては、２アレイ構成の場合について説明し、キャッシュとなるラッチ回路２のリセットに関しては、２ページ分のデータをロードする前のアドレス入力時に行っていた。例えば、図２５の“Ｌｏａｄ１”前のアドレス入力時、“Ｌｏａｄ３”のアドレス入力時にリセットを行っていた。データロードをする前には必ず、ラッチ回路２をリセット状態にしておく必要があるが、データ転送後に書き込み動作が開始されて、その間に実行されるデータロードコマンド後にラッチ回路２をリセットすることにすると、データロードコマンドが入るタイミングが不定になるため、書き込み動作中の任意のタイミングで、ラッチ回路２のリセット動作が入ってしまうおそれがある。この場合、書き込みベリファイリードのセンス動作をしている最中にラッチ回路２のリセット動作による電源ノイズが入る可能性があるため、好ましくない。

そこで、図２６に示すようにラッチ回路２からラッチ回路１へのデータ転送後に、続けてラッチ回路２のリセット動作を行うと良い。つまり、ラッチ回路２のリセット動作は、常に書き込み動作前に実行されることになる。しかしながら、一番最初のデータロード前には、ラッチ回路２のリセットが必要となるので、内部Ｒ／ＢＢとの関係で、書き込み動作が実行中の間に入る８０Ｈ、アドレス入力時においては、リセットしないようにすることで、書き込み中に不定のタイミングで行われていたラッチ回路２のリセットを無くすことができる。

この場合のキャッシュを使った書き込み動作を図２７に示す。図２７では、図２５（ａ）の場合に適用した場合を示しているが、図２５（ｂ），（ｃ）の場合でも同様の制御が可能である。２ページ分のデータロード“Ｌｏａｄ１”，“Ｌｏａｄ２”の後、２ページ同時の書き込み動作を開始し、ラッチ回路２からラッチ回路１へのデータ転送、ラッチ回路２のリセット（Ｃ．Ｒｓｔ）を終えたところで、Ｒ／ＢＢを擬似的なＲｅａｄｙ状態”Ｈ”にする。その後受付可能となった、Ｄａｔａ１、Ｄａｔａ２の書き込み中のデータロードコマンドのタイミングｔ１や、その後のｔ２が変化しても、ラッチ回路２へのリセットは常に、書き込み動作前にしか入らない。よって、キャッシュを使用した書き込みにおいて、不要な電源ノイズを減らすことができる。

［実施の形態３］
実施の形態１では、図２の書き換え／読み出し回路（ページバッファ）１４０により、２ビットの論理データを一つの不揮発性メモリセルに記憶する多値動作と、２値動作の場合のキャッシュ動作と切り換え可能であることを説明した。しかし、多値動作中においても、ラッチ回路２を使用していない期間にこのラッチ回路２を利用したキャッシュ動作が可能である。

例えば、多値動作モードの読み出し動作においては、ラッチ回路２は使用していない。したがって、図２８（ａ）に示すように、ラッチ回路１を含むメイン書き換え／読み出し回路がが選択ビット線に接続されて読み出し動作を行っている間に、ラッチ回路２からは、データ出力が可能である。同様に、多値動作モードの第二の多値用ロウアドレス選択時の書き込み動作においては、ラッチ回路２を使用しない。このため、図２８（ｂ）のように、書き込み中に、ラッチ回路２へ次の書き込みデータをロードすることができる。しかし、第一の多値用ロウアドレス選択時の書き込みにおいては、ラッチ回路２に第二の多値用ロウアドレス選択時のデータを前述の内部データロードにより読み出し、保持したまま書き込み動作を行うため、キャッシュ機能を使うことができない。

上述した多値動作モード時のキャッシュを使った書き込み動作を図２９に示す。図中、“下位Ｄａｔａ”とは、第二の多値用ロウアドレスに対応する書き込みデータを意味し、“上位Ｄａｔａ”とは、第一の多値用ロウアドレスに対応する書き込みデータを意味している。

図２９ではまず、データロード“Ｌｏａｄ１”、“Ｌｏａｄ２”で第二の多値用ロウアドレスに対応する書き込みデータである下位Ｄａｔａ１、下位Ｄａｔａ２を順次入力する。１回目の書き込み実行コマンド１０Ｈｃが入力されると、２アレイで同時にラッチ回路２からラッチ回路１にデータ転送して、内部では第二の多値用ロウアドレスに対応する書き込み動作を実行する。その間に、次のデータロード“Ｌｏａｄ３”、“Ｌｏａｄ４”を行う。図２９では、これらのデータロードで、第一の多値用ロウアドレスに対応する書き込みデータである上位Ｄａｔａ１、上位Ｄａｔａ２を入力している。

先の第二の多値用ロウアドレスに対応するの書き込み動作が終了すると、第一の多値用ロウアドレスに対応する書き込みデータをラッチ回路２からラッチ回路１に転送し書き込みを開始する。第一の多値用ロウアドレスに対応する書き込みでは、図２９には示していないが、前述の内部データロードによって、ラッチ回路２には第二の多値用ロウアドレスに対応するデータがメモリセルから読み出されて保持されている。よって、上位ビット（第一の多値用ロウアドレス選択時）の書き込みが終了するまで、次のデータロードはできなくなっている。したがって、この場合、連続した書き込みを行っていくと、書き込みを行うロウアドレスよって、キャッシュ機能が使える場合と使えない場合とがあるが、半分のデータロード時間がキャッシュ動作によって、省略できる。

多値動作モードの書き込み時間が長いために、１ビットの論理データを一つの不揮発性メモリセルに記憶する通常の２値動作モードに比べると効果は小さいが、この実施の形態によっても半分のデータロード時間が省略できるので、実効書き込み速度が向上する効果がある。

［実施の形態４］
図３０は、キャッシュとなるラッチ回路２の接続状態を図２とは異ならせた実施の形態の書き換え／読み出し回路１４０を示している。この場合、スイッチ素子であるＮＭＯＳトランジスタ３１は、第１のラッチ回路１のノードＮ１と第２のラッチ回路２のノードＮ５の間に介在させている。

このような接続とした場合、多値動作機能はないが、前述のキャッシュ機能が実現できる。ラッチ回路１とラッチ回路２との間でデータ転送する場合には、ＭＯＳトランジスタ３１を”Ｌ”レベル、”Ｈ”レベル転送可能な導通状態に制御すればよい。キャッシュ機能としては、前述の動作と同じである。

［実施の形態５］
ＮＡＮＤ型フラッシュＥＥＰＲＯＭでは、ページ内５１２バイトのセルが全て書き込めるまで、書き込みパルス印加動作と書き込みベリファイリードを繰り返し実行する。図１４に示す選択ワード線の印加電圧波形は、書き込みパルス印加動作と書き込みベリファイのサイクルを繰り返す間、書き込み電圧Ｖｐｇｍを徐々に増加していく、ステップアップパルス書き込みを示している。この動作は、制御回路により自動的に実行されているが、ページバッファ１４０を図２の構成にすることによって、途中で中断して、その時のセル電流を測定することが可能である。

前述のように、２値動作時の書き込みベリファイ動作は、メイン書き換え／読み出し回路部１０で制御しており、書き込みベリファイ読み出し後のデータはラッチ回路１に保持されている。そこで、１回の書き込みパルス印加動作と書き込みベリファイ読み出しのサイクルが終了した後、ベリファイ結果に応じて次の書き込みパルス印加動作を実行する通常の書き込み制御を中断して、書き込み中のラッチ回路１のデータを壊すことなく、セル電流の測定を行うテスト動作が可能である。

このセル電流の測定時には、スイッチ素子４２を非導通状態にするためＢＬＣＤを”Ｌ”にしてラッチ回路１のデータを保持し、ＣＳＥＮとＣＬＡＴを”Ｌ”、同時にＣＳＥＮＢとＣＬＡＴＢを”Ｈ”にしてラッチ回路２を非活性状態にして、選択ビット線からデータ線ｉｏまでの全ての転送スイッチ、即ちビット線選択トランジスタ６０、転送トランジスタ４１，３０、カラムゲートトランジスタ５１を導通状態にし、データ信号線ｉｏから外部データ入出力端子間も導通状態にする。このようにすることよって、セル電流を外部データ入出力端子から測定することができる。

この動作を、従来法の場合の図３１（ａ）と対応させて、図３１（ｂ）に示す。従来のテストモードおいても、書込み電圧の設定や、書込みだけ行う動作モード、セル電流の測定モードなどがあり、図３１（ａ）のように類似の動作は可能であった。しかし従来は、セル電流測定モードを入れると、書き込みベリファイ結果が保持されているラッチ回路１のデータを壊してしまうために、セル電流とベリファイ結果の判定の相関関係まで確認する場合には、ベリファイ結果をラッチ回路１から読み出し、セル電流の読み出しを終えた後に再びベリファイ結果をデータロードしてから次の書き込み行うなど、複雑な制御が必要であった。また、書き込み動作毎に設定された電圧まで昇圧するために、図３１（ａ）に示すように、選択ワード線電圧の立ち上がり特性に、昇圧回路の立ち上がり特性が影響するため、選択ワード線に印加される電圧波形も変わってしまう場合がある。それに対して、図３１（ｂ）の本実施の形態では、書き込み中のベリファイ結果等を保持したまま、書き込みサイクルを一時中断してセル電流測定モードを行うことができる。セル電流測定終了後には、次のサイクルの書き込みを再開することが可能である。

［実施の形態６］
図４６は、多値論理動作とキャッシュ機能を実現するためのページバッファ１４０の他の構成例である。図２の構成と異なり、この実施の形態では、第１のラッチ回路１と第２のラッチ回路２の間のデータ授受は、第１のラッチ回路１のノードＮ２と第２のラッチ回路２のノードＮ６の間に直列に介在させたＮＭＯＳトランジスタ２０３，２０４により行うようになっている。

一端が選択ビット線に接続されるクランプ用ＮＭＯＳトランジスタ４１ｂの他端は、センスノードＮ４ｂである。このセンスノードＮ４ｂは、図２の場合のように直接に第１のラッチ回路１のノードＮ１には接続されることはなく、センス用のＮＭＯＳトランジスタ２０１のゲートに接続される。ＮＭＯＳトランジスタ２０１のソースは接地され、ドレインがＮＭＯＳトランジスタ２０２，２０３を介してそれぞれ第１のラッチ回路１のノードＮ１，Ｎ２に接続される。

即ちクランプ用ＮＭＯＳトランジスタ４１ｂによりセンスノードＮ４ｂに読み出されたデータにより、センス用ＮＭＯＳトランジスタ２０１がオン又はオフとなる。このトランジスタ２０１の状態は、信号ＢＬＳＥＮ０又はＢＬＳＥＮ１により選択的に活性化されるＮＭＯＳトランジスタ２０２又は２０３を介して、ノードＮ１又はＮ２に転送される。これによりセンスデータがラッチ回路１に読み出される。また、ラッチ回路１，２間のデータ授受は、信号ＢＬＳＥＮ１，２によりオン駆動されるＮＭＯＳトランジスタ２０３，２０４を介してノードＮ２，Ｎ６間で行われる。

データ書き込み時、第１のラッチ回路１の保持データに応じて、ノードＮ１の電位を選択ビット線に転送するためのＮＭＯＳトランジスタ４２ｂは、クランプ用ＮＭＯＳトランジスタ４１ｂとは別の経路に配置されている。また、第２のラッチ回路２のノードＮ５は、ＮＭＯＳトランジスタ３０ｂを介してセンスノードＮ４ｂに接続されている。このＮＭＯＳトランジスタ３０ｂは、多値論理動作モードにおいて、第２のラッチ回路２の保持データに応じて選択ビット線のプリチャージを行う場合に導通させるものである。またセンスノードＮ４ｂには、このセンスノードＮ４ｂの電位を容量カップリングにより制御可能とするために、一端を制御端子ＣＡＰＧとするキャパシタ４８が接続されている。

このページバッファ１４０を用いた場合の多値論理動作を説明する。多値論理動作のメモリセルのしきい値電圧Ｖｔとデータの関係は、図４３（ｂ）の関係を用いる。書き込み動作については、第一ビット（上位ビット）の書き込み動作、及び第二ビット（下位ビット）の書き込み動作とも、その動作フローは先の実施の形態の図９と同じである。読み出し動作に関しては、図４７に示すように、先の実施の形態の図９とは、第二ビットの読み出し動作が異なる。即ち、選択ワード線にＶｒ１０を印加するＲｅａｄ１０が先になり（ステップＳ３１’）、続いて、選択ワード線にＶｒ０１を印加するＲｅａｄ０１が実行される（ステップＳ３２’）。それ以外は、図１９と変わらない。

具体的に、書き込み及び書き込みベリファイ読み出し動作を、図９を参照しながら説明する。まず、下位ビット（第二ビット）について説明すると、データ入力端子からデータ信号線ｉｏ，ｉｏｎを介して第２のラッチ回路２に書き込みデータを入力する（Ｓ１１）。そして、先の実施の形態と同様に、その書き込みデータを第２のラッチ回路２から第１のラッチ回路１に転送する（Ｓ１２）。

このとき、第１のラッチ回路１の制御信号ＳＥＮ，ＬＡＴを“Ｈ”、ＳＥＮＢ，ＬＡＴＢを“Ｌ”として、クロックトインバータＣＩ１，ＣＩ２を非活性にした状態で、制御信号ＢＬＳＥＮ１，ＢＬＳＥＮ２を“Ｈ”にする。これにより、オンしたＮＭＯＳトランジスタ２０３，２０４を介して、ラッチ回路２のノードＮ６の電位をラッチ回路１のノードＮ２に転送した後、クロックトインバータＣＩ１，ＣＩ２の順に活性化して、転送されたデータを保持する。第１のラッチ回路１から第２のラッチ回路２にデータを転送する場合も同様に、第２のラッチ回路２を非活性にしてから、データ転送を行う。

次に書き込みパルス印加動作を行う（Ｓ１３）。この書き込みパルス印加動作では、このページバッファ１４０の場合、ＮＭＯＳトランジスタ４２ｂをオンにして、第１のラッチ回路１のノードＮ１のデータを選択ビット線に転送する。このとき、ノードＮ１の“Ｌ”レベル（０Ｖ），“Ｈ”レベル（Ｖｄｄ）をレベル低下なく転送するためには、ＮＭＯＳトランジスタ４２ｂのゲートに与える制御信号ＢＬＣＤには、Ｖｄｄより昇圧された電位を用いることが好ましい。

書き込み動作後、選択ワード線に、図４３に示す電圧Ｖｖ１０を印加して、書き込みベリファイ読み出しＶｅｒｉｆｙ１０を行う（Ｓ１４）。図４８は、第１のラッチ回路１のノードＮ１に“Ｌ”データがある場合の動作状態を示している。ベリファイ読み出しのためのビット線プリチャージは、プリチャージ用ＮＭＯＳトランジスタ４７ｂをオン、更にクランプ用ＮＭＯＳトランジスタ４１ｂをオンにして行う。ＮＭＯＳトランジスタ４１ｂを用いたビット線データセンスの動作は先の実施の形態と同様である。

図４８中のリセット動作は、通常の読み出し動作で必要な動作であり、センスデータをラッチ回路に取り込む前にラッチの状態をリセットする動作である。書き込みベリファイ読み出しの動作では、このリセット動作は行わない。

ノードＮ４ｂに増幅された読み出しデータ電位が現れた後、これを制御信号ＢＬＳＥＮ１を“Ｈ”、従ってＮＭＯＳトランジスタ２０３をオンすることにより、二値データとして第１のラッチ回路１に取り込む。即ち、ノードＮ４ｂの電位がＶｄｄに近いレベルの場合、センス用ＮＭＯＳトランジスタ２０１がオンし、ＮＭＯＳトランジスタ２０３，２０１を介してノードＮ２の電位が“Ｌ”レベルに引き下げられる。ノードＮ４ｂの電位が低い場合には、ＮＭＯＳトランジスタ２０１はオンせず、或いはオン抵抗が高く、ラッチ回路１のノードＮ２の電位は保持される。

以上の動作は、第１のラッチ回路１が活性状態において行われる。そしてこの動作が確実に行われるためには、ＮＭＯＳトランジスタ２０１，２０２，２０３，２０４のオン抵抗が、ラッチ回路１を構成するＰＭＯＳトランジスタ１１，１３，１５，１７より十分に小さくなるように、トランジスタサイズを設定することが好ましい。

選択セルに対して読み出しを行い、書き込みパルス印加後のメモリセルのしきい値が高くなることによってビット線の放電が行われず、ビット線電位が“Ｈ”を保持することにより、第１のラッチ回路１のノードＮ２に“Ｌ”が取り込まれれば、書き込み終了となる。一方、メモリセルのしきい値が書き込みパルス印加後も低い場合にはビット線が放電され、ベリファイ読み出しでラッチ回路１のノードＮ２は“Ｈ”を保持する。このときは、ノードＮ２が“Ｌ”になるまで、書き込みパルス印加とベリファイ読み出しを繰り返す。

図４９は、図４８に対して、第１のラッチ回路１のノードＮ１に“Ｈ”データがある場合（“１”書き込みの場合、即ち非書き込みの場合）の状態を示している。このとき、書き込みパルス印加でメモリセルのしきい値変化を起こさないため、書き込みベリファイ読み出しの結果を無視できる。第１のラッチ回路１のノードＮ２は最初から“Ｌ”レベルであり、ビット線のセンスデータを第１のラッチ回路１に取り込む動作で状態変化はない。

先の実施の形態と同様に、１ページ分の同時書き込みにおいて、全てのページバッファにおいて、第１のラッチ回路１のノードＮ２が“Ｌ”、ノードＮ１が“Ｈ”になるまで、書き込み動作とベリファイ読み出し動作が繰り返される。そして全てのセルの書き込みを判定して（Ｓ１５）、書き込み終了となる。

次に、上位ビット（第一ビット）の書き込み動作について、図９（ｂ）を参照して説明する。各ページバッファにおいて、上位ビットのデータをＩ／Ｏ信号線を介して第２のラッチ回路２に書き込み（Ｓ２１）、その後この書き込みデータを第１のラッチ回路１に転送する（Ｓ２２）。次に、内部データロードを行う（Ｓ２３）。この内部データロードは、先の実施の形態で説明したように、既にメモリセルに書き込まれている下位ビットデータを、第２のラッチ回路２に読み出す動作である。

先の実施の形態と同様に、一つのメモリセルに記憶される第一ビットと第二ビットのデータは、第一の多値用ロウアドレスと第二の多値用ロウアドレスに対応している。そして、第一の多値用ロウアドレスと第二の多値用ロウアドレスが選択するワード線及びメモリセルは同じものとする。

図５０は、内部データロード時の動作状態を示している。ビット線プリチャージからビット線電位のセンスまでの間に、第２のラッチ回路２のリセットが行われる。即ち、リセット用ＮＭＯＳトランジスタ８４をオンすることにより、ノードＮ５を“Ｌ”、ノードＮ６を“Ｈ”の状態にリセットする。この後、選択ワード線に図４３（ｂ）に示す読み出し電圧Ｖｒ１０を与え、ビット線電位をノードＮ４ｂに読み出す。そして、制御信号ＢＬＳＥＮ２を“Ｈ”にして、ＮＭＯＳトランジスタ２０４をオンさせることにより、ノードＮ４ｂのセンス結果を、第２のラッチ回路２に取り込む。選択セルが“１１”であれば、ノードＮ５が“Ｌ”になり、選択セルが“１０”であれば、ノードＮ５が“Ｈ”になる。

そして、書き込みパルス印加動作（Ｓ２４）の後、“００”に対する書き込みベリファイ読み出しＶｅｒｉｆｙ００を行い（Ｓ２５）、続いて“０１”に対する書き込みベリファイベリファイＶｅｒｉｆｙ０１を行う（Ｓ２６）。

図５１は、“１１”状態のセルから、第一ビットの“０”書き込みの動作を行う場合の状態変化を示している。“０”書き込みのため書き込み開始時の第１のラッチ回路１のノードＮ１は“Ｌ”になっている。ベリファイ読み出しＶｅｒｉｆｙ００においては、ビット線プリチャージを第２のラッチ回路２のノードＮ５から行う。このとき、第２のラッチ回路２のノードＮ５と第１のラッチ回路１側のノードＮ４ｂとの間に介在させたＮＭＯＳトランジスタ３０ｂをオンにし、更にＮＭＯＳトランジスタ４１ｂをオンにする。トランジスタ３０ｂのゲートには、“Ｈ”レベルＶｄｄを電位低下なしに転送できる昇圧電位が与えられ、トランジスタ４１ｂのゲートには読み出し動作時のビット線プリチャージ電位を決めるＶｐｒｅが与えられる。

前述の内部データロードで、“１１”セルを読み出した場合は、ノードＮ５に“Ｌ”レベルを保持しているので、ビット線は０Ｖにプリチャージされる。従って、ベリファイ読み出しＶｅｒｉｆｙ００により、ノードＮ４ｂに現れるビット線電位センス結果は“Ｌ”である。このとき、ＮＭＯＳトランジスタ２０３をオンにしても、第１のラッチ回路１の保持データは変化しない。

次のベリファイ読み出しＶｅｒｙｆｙ０１では、ビット線プリチャージをＮＭＯＳトランジスタ４７ｂにより行う。即ち通常の読み出し時にビット線プリチャージと同様に、ノードＮ４ｂをＶｄｄにして、ビット線をプリチャージする。この場合、書き込みパルス印加後の選択セルのしきい値に応じたビット線電位がノードＮ４ｂに読み出される。従って、ＮＭＯＳトランジスタ２０３をオンにすると、ベリファイ読み出し結果が、第１のラッチ回路１に取り込まれる。“１１”セルから“０１”セルへの書き込みの場合、ベリファイ読み出しＶｅｒｉｆｙ０１において、第１のラッチ回路１のノードＮ１に“Ｈ”が取り込まれれば、書き込み終了となる。

図５２は、“１０”状態のセルから、第一ビットの“０”書き込みの動作を行う場合の状態変化を示している。“０”書き込みのため書き込み開始時の第１のラッチ回路１のノードＮ１は“Ｌ”になっている。ベリファイ読み出しＶｅｒｉｆｙ００においては、ビット線プリチャージを第２のラッチ回路２のノードＮ５から行う。このとき、第２のラッチ回路２のノードＮ５と第１のラッチ回路１側のノードＮ４ｂとの間に介在させたＮＭＯＳトランジスタ３０ｂをオンにし、更にＮＭＯＳトランジスタ４１ｂをオンにする。このとき、前述のようにトランジスタ４１ｂのゲートには、Ｖｐｒｅが与えられる。

“１１”セルからの書き込みと異なり、“０１”セルの場合は、ノードＮ５が“Ｈ”レベルであり、通常の読み出しの場合と同様にビット線プリチャージが行われる。その後、書き込みパルス印加動作後の選択セルのしきい値に応じてビット線電位がノードＮ４ｂに読み出される。このデータが、ＮＭＯＳトランジスタ２０３をオンにすることにより、第１のラッチ回路１に取り込まれる。

“１０”セルから“００”セルへの書き込みの場合、ベリファイ読み出しＶｅｒｉｆｙ００において、第１のラッチ回路１のノードＮ１に“Ｈ”が取り込まれれば、書き込み終了となる。続いて、ベリファイ読み出しＶｅｒｉｆｙ０１を行うが、この場合図４３（ｂ）に示すように、選択ワード線の読み出し電圧Ｖｖ０１が高い。従って、“００”セルはこのベリファイ読み出しでオンして、ビット線が“Ｌ”電位になり、ノードＮ４ｂに現れるセンスデータは“Ｌ”になる。これにより、第１のラッチ回路１にデータ取り込みを行っても状態変化はない。以上により、ベリファイ読み出しＶｅｒｉｆｙ０１において、書き込みが終了したものは、ノードＮ１に“Ｈ”が保持され、未終了のものはノードＮ１に“Ｌ”が保持される。

図５３及び図５４はそれぞれ、“１１”セル及び“１０”セルからの“１”書き込みの動作の状態変化を示す。“０”書き込みの場合と同様に、書き込みパルス印加の後、書き込みベリファイ読み出しＶｅｒｉｆｙ００，Ｖｅｒｉｆｙ０１が順次行われるが、第１のラッチ回路１のノードＮ１には“Ｈ”レベルが保持され、ノードＮ２には“Ｌ”が保持されている。従って、ベリファイ読み出し時、ＮＭＯＳトランジスタ２０３をオンにしても、第１のラッチ回路１の状態変化はない。そして、全てのページバッファのノードＮ１が“Ｈ”になることが判定されるまで（Ｓ２７）、書き込みとベリファイ読み出しを繰り返して、書き込みを終了する。

次に、図４６のページバッファ１４０を用いた、多値データの通常の読み出し動作を説明する。図５５は、第一ビットの読み出し動作時の状態変化を示している。第一ビットの読み出し動作は、第一の多値用ロウアドレスが選択された場合の読み出し動作であり、そのフローは図４７（ｂ）になる。

選択ワード線に、図４３（ｂ）に示す読み出し電圧Ｖｒ００を与えて、読み出し動作を行う（Ｓ４１）。このとき、ビット線プリチャージから、ビット線電位センスまでの間に、制御信号ＢＬＳＥＮ０を“Ｈ”にしてＮＭＯＳトランジスタ２０２をオン、またプリチャージ用トランジスタ４７ｂによりＮＭＯＳトランジスタ２０１をオンとすることで、第１のラッチ回路１はリセットされる。リセット状態は、ノードＮ１が“Ｌ”、ノードＮ２が“Ｈ”である。

そして、ビット線データセンスの結果、ノードＮ４ｂは、“Ｈ”又は“Ｌ”になる。これを、制御信号ＢＬＳＥＮ１を“Ｈ”として、ＮＭＯＳトランジスタ２０３をオンすることにより、第１のラッチ回路１に取り込む。選択セルが“１１”又は“１０”の場合、ビット線データセンス結果はノードＮ４ｂが“Ｌ”であり、このときＮＭＯＳトランジスタ２０１，２０３によるノードＮ２の放電はなく、第１のラッチ回路１は、ノードＮ１が“Ｌ”を保持する。これが外部に“１”として読み出される。

一方、選択セルが“００”又は“０１”の場合は、ビット線データセンス結果はノードＮ４ｂが“Ｈ”である。このときＮＭＯＳトランジスタ２０１，２０３によりノードＮ２が放電され、第１のラッチ回路１は、データ反転してノードＮ１が“Ｈ”になる。これが外部に“０”として読み出される。なお、実際の外部入出力端子へのデータ読み出しは、第１のラッチ回路１のデータを第２のラッチ回路２に転送し（Ｓ４２）、カラムアドレス選択を行うことで、カラムゲートトランジスタ５１，５２を介して行われる。

図５６〜図５８は、図４７（ａ）に示すフローによる第二ビット読み出し時の状態変化を示している。第二ビット読み出し動作は、第二の多値用ロウアドレスが選択された場合の読み出し動作であり、図４７（ａ）に示したように、２回の読み出しＲｅａｄ１０（Ｓ３１’），Ｒｅａｄ０１（Ｓ３２’）を実行する。このうち、１回目の読み出しＲｅａｄ１０のときの状態変化が図５６である。

この１回目の読み出しＲｅａｄ１０では、選択ワード線に、図４４（ｂ）に示す読み出し電圧Ｖｒ１０を印加する。その動作は、選択ワード線の読み出し電圧を除き、先に説明した読み出しＲｅａｄ００と同じである。読み出し結果は、“１１”セルの場合、第１のラッチ回路１のノードＮ１が“Ｌ”になり、“１０”，“００”，“１０”セルの場合、第１のラッチ回路１のノードＮ１が“Ｈ”になる。

次に、選択ワード線に、図４３（ｂ）に示す読み出し電圧Ｖｒ０１を印加した２回目の読み出しＲｅａｄ０１を行う。図５７はこの読み出し動作における、１回目の読み出しで第１のラッチ回路１のノードＮ１が“Ｌ”（即ち、“１１”の場合）である場合の状態変化であり、図５８は、１回目の読み出しで第１のラッチ回路１のノードＮ１が“Ｈ”（即ち、“１０”，“００”，“１０”の場合）である。

この２回目の読み出しｒｅａｄ０１では、ビット線電位センスの前のリセット動作は行わない。従って、１回目の読み出しＲｅａｄ１０の読み出し結果が第１のラッチ回路１に保持されている。そして、ノードＮ４ｂに得られたビット線データセンスの結果を、制御信号ＢＬＳＥＮ０を“Ｈ”、従ってＮＭＯＳトランジスタ２０２をオンすることにより、第１のラッチ回路１に取り込む。

選択セルが“１１”の場合は、第１のラッチ回路１のノードＮ１に“Ｌ”が保持されているので、ノードＮ４ｂの状態に拘わらず、ノードＮ１は“Ｌ”を保持する（図５７）。選択セルが“１０”又は“００”の場合、選択ワード線電圧がＶｒ０１であることから、選択セルがオンしてノードＮ４ｂのセンスデータは“Ｌ”になる。従って、ＮＭＯＳトランジスタ２０１はオフ又はオンしても高抵抗状態であり、ＮＭＯＳトランジスタ２０２をオンしてもノードＮ１の電位は変化しない。即ち先の読み出しＲｅａｄ００のデータを保持する（図５８）。

選択セルが“０１”の場合、選択ワード線電圧Ｖｒ０１ではオンせず、ビット線が放電されないから、ビット線電位センス後のノードＮ４ｂは“Ｈ”である。従って、ＮＭＯＳトランジスタ２０１はオンし、ＮＭＯＳトランジスタ２０２をオンすると、ノードＮ１は放電されて“Ｌ”に引き下げられる（図５８）。

以上の結果、第二ビットが“１”の場合、ノードＮ１が“Ｌ”、第二ビットが“０”の場合、ノードＮ１が“Ｈ”となるように、データが第１のラッチ回路１に取り込まれる。この後、第１のラッチ回路１のデータを第２のラッチ回路２に転送し（Ｓ３３）、該当するカラムアドレス選択により、読み出しデータが外部端子に出力される。以上のようにして、多値論理記憶の読み出し動作が可能である。

二値記憶の場合には、先の実施の形態と同様に、第１のラッチ回路２をキャッシュとして動作させることができる。第１のラッチ回路１を含む書き換え／読み出し回路１０がメインページバッファとなっており、二値動作においては、第２のラッチ回路２を介してデータの入出力を行うのみである。読み出し動作では、二値データのしきい値分布の間にある読み出し電圧を選択ワード線に印加して、図４７（ｂ）及び図５５に示す読み出しＲｅａｄ００と同じ制御を行えばよい。書き込み動作時には、図９（ａ）と同様の制御を行えばよい。

先の実施の形態で説明したように、読み出し動作においては、読み出しデータを第１のラッチ回路１から第２のラッチ回路２に転送した後は、メインのページバッファ１０により次のページ読み出しに移ることが可能である。書き込み動作では、書き込みデータを第２のラッチ回路２から第１のラッチ回路１に転送した後は、次のページアドレスの書き込みデータを第２のラッチ回路２にロードすることが可能である。以上により、キャッシュ機能が実現できる。

図４６の実施の形態の回路では、活性状態にあるラッチ回路１のデータ反転に利用されるＮＭＯＳトランジスタ２０１，２０２，２０３，２０４のサイズは重要である。図４６の回路の場合、図２の回路とは異なり、センスノードＮ４ｂの“Ｈ”，“Ｌ”のビット線データセンス結果をＮＭＯＳトランジスタ２０１のゲートで受ける。センスノードＮ４ｂのデータセンス時の“Ｈ”レベルはＶｄｄであり、“Ｌ”レベルはオン状態のセルにより放電されたビット線の電位とほぼ等しい電位である。そして、ＮＭＯＳトランジスタ２０１は、センスノードＮ４ｂが“Ｈ”レベルのとき十分に低抵抗状態でオンし、“Ｌ”レベルのときはオフ、或いは少なくとも十分な高抵抗状態であることが必要になる。特に、ラッチデータの反転を確実にするためには、ＮＭＯＳトランジスタ２０１，２０２，２０３のオン抵抗が小さいことが重要になる。

しかし、これらのトランジスタのサイズの設計のみで十分なマージンを得ることは容易ではない。この点の対策として、図４６に示すキャパシタ４８を利用した容量カップリングによりセンスノードＮ４ｂの電位を制御することが有効になる。即ち、トランジスタ４７ｂを用いたビット線プリチャージ後、データセンス前に、端子ＣＡＰＧに例えば正電位を与えて、センスノードＮ４ｂをブーストすることにより、“Ｈ”出力時と“Ｌ”出力時のＮＭＯＳトランジスタ２０１のチャネル抵抗比が最大になるように電位制御することにより、大きなセンスマージンを得ることができる。

前述のように、図２に示したページバッファ１４０においては、第１のラッチ回路１を含むメインページバッファ１０が、ビット線データセンスを行うラッチ機能を備えたセンスアンプ回路を構成している。ＮＡＮＤ型フラッシュメモリは、大容量化しやすい反面、そのメモリセル構成からセル電流が小さく、ＮＯＲ型メモリ等に比べて高速読み出しが難しい。そのため、一つの選択ワード線により選択される１ページ分のメモリセル（例えば５１２バイト）のデータを同時に読み出し、この読み出しデータをシリアル転送して出力する方式が通常用いられる。この方式を適用するためには、５１２バイトのメモリセルに対して５１２バイト分のセンスアンプ回路が配置される。

そしてセンスアンプ回路方式としては、図２に示したように、クランプ用トランジスタ４１を用いて、ビット線電位のクランプ動作とプリセンス動作を行うことにより、可能な限り高速読み出しを行うようにしている。しかし、クランプ動作を利用していることから、“０”，“１”データのセンスマージンは小さい。特に、電源電圧が低電圧化され、センスアンプ回路を構成するラッチ回路１の回路しきい値が低くなると、センスマージンはより小さくなる。

具体的に、図５９のセンス動作波形を用いて説明する。読み出し時、ＮＡＮＤ型セルブロックの選択されたワード線に読み出し用電圧が印加され、残りの非選択用ワード線には、直列に接続されるメモリセルをパストランジスタとするための読み出し用パス電圧が印加される。ビット線の放電をＮＡＮＤ型セルのソース側の選択ゲート線ＳＧＳで行う場合には、ドレイン側選択ゲート線ＳＧＤは常時オン、ソース側選択ゲート線ＳＧＳをオフとして、ビット線プリチャージを行う（時刻Ｔ０−時刻Ｔ１）。即ち、クランプ用トランジスタ４１をオンとし、プリチャージ用トランジスタ４７をオンして、ビット線プリチャージを行う。

このとき、図５９に示すように、プリチャージ用トランジスタ４７のゲート端子ＢＬＰＲＥには電源Ｖｄｄより昇圧された電位Ｖｄｄ＋Ｖｔｎを与えて、センスノードＮ４にＶｄｄを与え、またクランプ用トランジスタ４１のゲート端子ＢＬＣＬＡＭＰにはＶｐｒｅを与えることにより、ビット線をＶｐｒｅ−Ｖｔｎまでプリチャージする。ここで、ＶｔｎはＮＭＯＳトランジスタのしきい値である。

その後、ＢＬＣＬＡＭＰを０Ｖに戻して、ソース側選択ゲートをオンにすると、選択セルのデータに応じて、ビット線が放電されるか、又は放電されずにプリチャージ電位を保持する。そして、時刻Ｔ２で、トランジスタ４２をオンし、センスノードＮ４とラッチ回路１のノードＮ１を接続し、ノードＮ１をＶｄｄにプリチャージする。時刻Ｔ２で、ノードＮ１をＶｄｄにプリチャージする前に、ＳＥＮとＬＡＴを“Ｌ”レベルにして、ラッチ回路１を非活性状態にする。

時刻Ｔ３でプリチャージ用トランジスタ４７をオフにして、ノードＮ１をフローティングに保持した状態で、時刻Ｔ４−Ｔ５の間クランプ用トランジスタ４７のゲート端子ＢＬＣＬＡＭＰに読み出し用電位Ｖｓｅｎを与える。これにより、選択セルのデータが“１”の場合、ビット線電位は放電により低下して、Ｖｓｅｎ−Ｖｔｎ以下になっており、ノードＮ４及びＮ１はクランプ用トランジスタ４１がオンして、ビット線電位まで低下する。一方、選択セルが“０”データの場合、ビット線がプリチャージ電位を保持するため、クランプ用トランジスタ４１はオフであり、ノードＮ１及びＮ４は、Ｖｄｄのプリチャージ電位を保持する。

結果として、“１”セルの場合、ビット線振幅Ｖｐｒｅ−ＶｓｅｎがノードＮ１，Ｎ４では、Ｖｄｄ−（Ｖｓｅｎ−Ｖｔｎ）として増幅されて読み出される。例えば、ヒット線プリチャージ電位を０．７Ｖとすると、ビット線の読み出し振幅を約０．２５Ｖに設定したとき、ノードＮ１，Ｎ４の振幅は約２Ｖまで増幅される。

このクランプ動作後、ノードＮ１の電位を“Ｈ”又は“Ｌ”として、ラッチ回路１に取り込む。通常の読み出し動作では、時刻Ｔ７でラッチ回路１のクロックトインバータＣＩ２を活性化し、次いで時刻Ｔ８でクロックトインバータＣＩ１を活性化することにより、データ取り込みを行う。

以上の動作説明から、クランプ動作によるビット線電位増幅後、ノードＮ１，Ｎ４に得られる“Ｌ”レベル電位（図５９の波形ｑ）は、ラッチ回路１の回路しきい値より低くなければならない。逆にいえば、ラッチ回路１の回路しきい値は、ノードＮ１，Ｎ４に読み出される“Ｌ”レベルより高くなければならない。従って、電源電圧が低電圧化され、クロックトインバータの回路しきい値が低下した場合にも、ばらつきを考慮したワーストケースで誤読み出しが起こらないように、読み出し時ビット線の“Ｈ”，“Ｌ”レベルを設定しなければならない。

一方、読み出し時にビット線プリチャージ電位を低くしすぎると、セル電流のドレイン電圧依存性により、セル電流が小さくなり、従って読み出し時間が長くなる。逆に、高速読み出しを行うために、“１”データセルのオン電流を増加させようとしても、ラッチ回路１の回路しきい値により制限されてしまう。そこで、センスアンプ回路の回路しきい値によりビット線プリチャージ電位や振幅が制限されないようなセンスアンプ回路方式が望まれる。

以上の事情を考慮して、図２のメインページバッファ１０に対応するセンスアンプ回路として、好ましい実施の形態を以下に説明する。なお、以下の各実施の形態で説明するセンスアンプ回路は、多値論理動作やキャッシュ機能を実現する先の各実施の形態のメインページバッファに適用できることは勿論、より一般的に二値記憶を行う通常のＮＡＮＤ型フラッシュメモリにも有効である。更には、電気的書き換え可能な不揮発性メモリに限らず、ビット線の電流引き込みの有無或いは大小によりデータ記憶を行う形式のメモリセルを持つものであれば、他の不揮発性メモリのセンスアンプ回路として利用することが可能である。実際に以下の各実施の形態のセンスアンプ回路は、ＮＡＮＤ型フラッシュメモリの二値データの読み出し動作に着目して説明する。

［実施の形態７］
図６０は、その様な実施の形態のセンスアンプ回路１４１ａを、図２のページバッファ１０に対応させて示している。ビット線選択スイッチ回路１４１ｂは、二つのビット線ＢＬｏ，ＢＬｅのうち一本を選択してセンスアンプ回路１４１ａに接続するためのものである。２個のクロックトインバータＣＩ１，ＣＩ２により構成されるラッチ回路１は、読み出し動作において、１ページ分のメモリセルデータを同時に読み出した後、これをシリアル転送して出力するまで保持する働きをする。またラッチ回路１は、データ書き込み時は、ページ単位の書き込みデータを書き込み動作が終了するまで保持する。

図６１は、具体的に二値データ記憶を行う場合について、センスアンプ回路１４１ａとセルアレイの接続関係を示している。１ページ分のセンスアンプ回路（Ｂ／Ｐ）１４１ａが選択スイッチ回路１４１ｂを介して、ビット線ＢＬｏ又はＢＬｅに接続される。セルアレイは図では、二つのＮＡＮＤセルブロック１０１，１０２を示している。センスアンプ回路１４１ａは、カラムゲート１５０を介して、データ入出力バッファ５０と接続される。センスアンプ回路１４１ａに保持された読み出しデータは、カラムアドレスにより切り換えられるカラムゲート１５０によりシリアルデータに変換されて、取り出される。

センスアンプ回路１４１ａにおいて、センスノードＮ４がクランプ用ＮＭＯＳトランジスタ４１を介して選択ビット線に接続されること、センスノードＮ４にプリチャージ用ＮＭＯＳトランジスタ４７が設けられていること、センスノードＮ４とラッチ回路１のノードＮ１（クロックトインバータＣＩ２の入力端子である）の間に転送用ＮＭＯＳトランジスタ４２が設けられていることは、図２の場合と同様である。またベリファイ回路２０は、書き込みベリファイ時に用いられる回路であり、図２のトランジスタ４４，４５，４６及びキャパシタ４９の部分に相当する。

この実施の形態において、データセンスノードＮ４にはキャパシタ３１が接続され、このキャパシタ３１の端子ＢＯＯＳＴ２が、データセンス時に容量カップリングによりセンスノードＮ４の電位制御を行う駆動端子として用いられるようにしている。

図６２は、図６０のセンスアンプ回路１４１ａのデータセンス時の動作波形を、図５９に対応させて示している。まず通常の通り、時刻Ｔ０で、プリチャージ用トランジスタ４７のゲートＢＬＰＲＥにＶｄｄ＋Ｖｔｎを印加し、同時にクランプ用トランジスタ４１のゲートＢＬＣＬＡＭＰにＶｐｒｅを印加して、センスアンプ回路１４１ａからビット線をプリチャージする。このとき、トランジスタ４２はオフであり、ラッチ回路１は活性状態に保持する。このプリチャージ動作により、センスアンプ回路１４１ａ内のセンスノードＮ４はＶｄｄに、ビット線はＶｐｒｅ−Ｖｔｎに設定される。

次に時刻Ｔ２でクランプ用トランジスタ４１をオフにし、ＮＡＮＤセルの選択ゲートをオンにして、選択セルのデータに応じてビット線を放電する。ビット線放電を開始してから、時刻Ｔ２でＮＭＯＳトランジスタ４２のゲートＢＬＣＤにＶｄｄ＋Ｖｔｎを印加して、これをオンにする。また、ＳＥＮとＬＡＴを“Ｌ”レベルにしてラッチ回路１を非活性状態にする。これにより、ノードＮ１はノードＮ４からＶｄｄに充電される。時刻Ｔ３でＢＬＰＲＥを０Ｖとして、プリチャージ用トランジスタ４７をオフにし、同時にキャパシタ４８ｃの端子ＢＯＯＳＴ２を第１の電位から第２の電位に上昇させる。具体的には例えば、０Ｖから１Ｖに上げる。

このとき、ノードＮ４はフローティングになっているため、容量カップリングによりノードＮ４は電位上昇する。ノードＮ４の電位上昇は、キャパシタ４８ｃとノードＮ４の容量比で決まる。ノードＮ１は、トランジスタ４２のゲートＢＬＣＤがＶｄｄ＋Ｖｔｎであるため、Ｖｄｄまでしか上昇できず、容量カップリングによる電位上昇はない。なおキャパシタ４８ｃは、従来より、ノードＮ４をフローティング状態に保持するときにリーク電流や寄生容量の影響を除く意味で用いられているが、これを昇圧に用いることはなかった。

この後、時刻Ｔ４で、クランプ用トランジスタ４１のゲートＢＬＣＬＡＭＰにＶｓｅｎを印加し、選択ビット線とセンスノードＮ４を接続する。図６２では、このときのノードＮ４の電位変化の幾つかのケース（ａ）〜（ｄ）を、選択セルのデータに応じたビット線電位変化に対応させて示している。ケース（ａ）は選択セルが十分にしきい値が高いデータ“０”状態の場合である。このとき、ビット線電位は殆どプリチャージ電位を保持するため、クランプ用トランジスタ４１は導通せず、ノードＮ４は昇圧された電位を保持する。

ケース（ｄ）は、選択セルがデータ“１”でありしかもしきい値が著しく低い場合である。このとき、ビット線が略０Ｖまで放電した状態でノードＮ４と接続されるので、ノードＮ４はビット線と同じ略０Ｖまで放電される。ケース（ｃ）は選択セルが“１”であるが、しきい値が高い場合である。この場合、ビット線の放電は遅く、ノードＮ４はビット線と略同じ中間的な電位になる。ケース（ｂ）は、選択セルが“０”であるがしきい値が選択ワード線電位に近く、サブスレッショルド電流が流れる場合である。この場合、ビット線電位が僅かに低下し、ノードＮ４も僅かに低下する。

この様に、時刻Ｔ４での動作は、従来法と異なり、ノードＮ４を高電位の状態でビット線電位増幅を行うことになる。そして時刻Ｔ５では、クランプ用トランジスタ４１のゲートＢＬＣＬＡＭＰをＶｓｅｎよりわずかに低いＶｓｕｐに変更する。この電圧Ｖｓｕｐは、Ｖｓｅｎよりは低くしきい値より高い電圧であり、クランプ用トランジスタ４１を０Ｖ付近で導通させるものとする。これにより、Ｖｓｅｎを印加していたときに比べて、低いビット線電位でなければ、ノードＮ４とビット線が導通しない状態になる。

そして、時刻Ｔ６では、キャパシタ端子ＢＯＯＳＴ２を０Ｖに戻す。クランプ用トランジスタ４１のゲート電圧を下げたことにより、ノードＮ４とビット線と導通し難く、従ってノードＮ４はフローティングになりやすくなっている。このため、（ａ）（ｂ）（ｃ）のケースでは、ＢＯＯＳＴ２の電位立ち下げに伴い、ノードＮ４の電位は低下する。一方、時刻Ｔ４の後にノードＮ４が略０Ｖとなった（ｄ）の場合は、ノードＮ４がフローティングであれば負電位まで低下するが、クランプ用トランジスタ４１の導通によりビット線から電流が流れ込むため、負電位までの低下は抑制される。これは、キャパシタ４８ｃの容量がビット線容量に比べて小さいために、可能となっている。

以上により、（ａ）のような“０”データ読み出しの場合は、ノードＮ１の電位はキャパシタ４１による昇圧前のＶｄｄに戻る。一方、（ｃ）のような、ビット線放電の遅い“１”セルの場合、ノードＮ１の電位をビット線電位よりも降圧することができる。即ち、この実施の形態のセンスアンプ回路では、ビット線振幅に対してノードＮ１を高電位側に増幅するだけでなく、低電位側にも増幅したと等価になり、ノードＮ１の“Ｈ”，“Ｌ”の差が大きいものとなる。

そして、時刻Ｔ７でクランプ用トランジスタ４１のゲートＢＬＣＬＡＭＰを０Ｖとして、ビット線とノードＮ４の間を完全に切り離す。その後、時刻Ｔ９でクロックトインバータＣＩ２を活性化し、次いで時刻Ｔ１０でクロックトインバータＣＩ１を活性化する。これにより、ノードＮ１の“Ｈ”，“Ｌ”による二値データをラッチ回路１に取り込む。

図６２には、ラッチ回路１のＣＭＯＳクロックトインバータの回路しきい値（反転しきい値）の範囲を、電源Ｖｄｄやプロセスのばらつきを考慮して示している。この実施の形態の場合、キャパシタ４８ｃを用いてノードＮ４の電位を昇圧した状態でクランプ動作によるビット線データセンスを行い、その後ノードＮ４を降圧することにより、“１”セルを読み出したときのノードＮ４の“Ｌ”レベルをビット線レベルより低電位までシフトしているから、ビット線電位の“Ｌ”レベルが回路しきい値より高い場合にも誤読み出しがなく、正常に読み出し動作ができる。ビット線の“Ｈ”レベルプリチャージ電位や“Ｌ”の読み出し電位の設定値をより高くしたい場合には、キャパシタ４８ｃに与える電位振幅をより大きくすればよい。

なお、ノードＮ４とＮ１の間のトランジスタ４２のゲートＢＬＣＤをＶｄｄ＋Ｖｔｎとして、ノードＮ１，Ｎ４のうち、ノードＮ４のみを昇圧するようにしたのは、ノードＮ１にはラッチ回路１のＰＭＯＳトランジスタ１３のドレインが接続されているからである。即ち、ノードＮ１をノードＮ４と同時に昇圧すると、ＰＭＯＳトランジスタのｐｎ接合が順バイアスになり、ノードＮ４が昇圧されなくなるため、これを防止している。このときトランジスタ４２のゲートＢＬＣＤに与える電圧は、Ｖｄｄ＋Ｖｔｎでなくてもよく、クロックトインバータの回路しきい値より高く、Ｖｄｄより低い電圧が転送できるゲート電圧であればよい。

図６２における時刻Ｔ８での制御信号ＲＥＧは、書き込みベリファイ等の読み出し動作で用いられるもので、図６０のベリファイ回路２０とノードＮ４の間のトランジスタ４３のゲート制御信号である。即ち、ＮＡＮＤ型フラッシュメモリではページ単位でデータ書き込みを行うが、書き込みデータのしきい値範囲を所定範囲に収めるために、書き込みパルス印加動作と書き込みベリファイ読み出しを数回繰り返す。そして、書き込みが終了したビット毎に、次の書き込みパルス印加動作では非書き込み状態になるようにデータをセットする。

具体的に、“０”データ書き込みでは、ノードＮ１の“Ｌ”レベルでビット線プリチャージを行い、“０”書き込み（浮遊ゲートへの電子注入）が十分であると、そのビットはベリファイ読み出しでノードＮ１が“Ｈ”になる。即ち、以後書き込み禁止の状態になる。“０”書き込みが不十分であると、ベリファイ読み出しでノードＮ１は“Ｌ”になり、このビットに対しては再度の“０”書き込みが行われる。

一方、“１”データ書き込み（即ち書き込み禁止）のビットでは、ノードＮ１の“Ｈ”レベルでビット線プリチャージが行われ、セルデータが“１”の場合にはそのまま保持されるようにする。このとき、ベリファイ読み出しにより、ノードＮ１は、“Ｌ”になるから、この状態でビット線プリチャージを行って次の書き込みをすると、“０”書き込みになってしまう。従って、この場合にはベリファイ読み出し動作で、ノードＮ４の読み出しデータを反転して、非書き込み状態の“Ｈ”にする必要がある。この様に、書き込みベリファイ読み出し時にノードＮ１，Ｎ２のデータ制御を行うのが、ベリファイ回路２０である。即ち、書き込みパルス印加時のノードＮ１のデータが“Ｈ”の場合に限り、ＮＭＯＳトランジスタ４３のゲートＲＥＧに“Ｈ”が印加されたときに、ノードＮ１，Ｎ４を“Ｈ”状態にセットするようにベリファイ回路２０が働くことになる。

［実施の形態８］
図６３は、図６０の回路を少し変形した実施の形態のセンスアンプ回路１４１ａである。図６０と異なる点は、センスノードＮ４に昇圧電圧を与えるキャパシタ４８ｃと別に、一端が接地されたキャパシタ４８ａを付加していることである。センスアンプ回路動作は、図６０の場合と変わらない。

この実施の形態の場合、キャパシタ４８ｃの端子ＢＯＯＳＴ２に駆動電圧を与えて、ノードＮ４を昇圧するとき、ノードＮ４の容量が実質的にキャパシタ４８ａにより大きくなっているため、先の場合と同じ昇圧電圧を得るのに、先の場合より高い駆動電圧が必要になる。言い換えれば、図６０の回路では必要なノードＮ４の昇圧電圧を得るために、駆動電圧として中間的な電圧が必要となる場合でも、この実施の形態の場合、キャパシタ４８ｃ，４８ａの値を選ぶことにより、電源電圧Ｖｄｄを用いることが可能になる。この様にキャパシタ端子ＢＯＯＴ２の電圧振幅を０ＶとＶｄｄとすれば、周辺回路を複雑にすることがなく、好ましい。

［実施の形態９］
図６４は、図６３の回路を更に少し変形した実施の形態のセンスアンプ回路１４１ａである。この実施の形態では、ノードＮ１に、プリチャージ回路として、ゲートが制御信号ＰＰＲＥにより制御されるＰＭＯＳトランジスタ８２ｂが付加されている。またノードＮ１の電荷を保持するために、一端が接地されたキャパシタ４８ｂがノードＮ１に付加されている。

図６０のセンスアンプ回路では、キャパシタ端子ＢＯＯＳＴ２の制御によりノードＮ４を昇圧する際、ノードＮ１を昇圧しないようにするために、トランジスタ４２のゲートＢＬＣＤにＶｄｄ＋Ｖｔｎを印加した。この電圧が精度よく設定されていないと、ラッチ回路１のＰＭＯＳトランジスタのｐｎ接合が順バイアスになり、ノードＮ４の昇圧ができなくなる。そこで、ゲートＢＬＣＤの電圧は、ノードＮ１がＶｄｄ以下で且つラッチ回路１の回路しきい値より高くなるように設定することが必要になる。

図６４の実施の形態は、この様なトランジスタ４２の制御をより簡単にするために、ノードＮ１をノードＮ４とは独立にプリチャージ可能としたものである。この場合、トランジスタ４２のゲートＢＬＣＤの電圧は、クランプ動作によりビット線とノードＮ４が接続されノードＮ４に得られた読み出し電圧をノードＮ１に転送できるものであればよく、Ｖｓｅｎ以上の電圧であればよい。例えば電源電圧Ｖｄｄを所定のタイミングで印加すればよい。

図６５は、この実施の形態のセンスアンプ回路の動作波形を示している。時刻Ｔ０から時刻Ｔ１までのビット線プリチャージ動作は、図６０の回路の場合と同じである。時刻Ｔ２で制御端子ＰＰＲＥを“Ｌ”（Ｖｓｓ）として、トランジスタ８２ｂによりノードＮ１をＶｄｄにプリチャージする。このとき、ＢＬＣＤは“Ｌ”であり、ノードＮ４とは独立にノードＮ１がプリチャージされる。時刻Ｔ３でＢＬＣＤをＶｓｅｎ以上の電圧、例えばＶｄｄに設定する。ＢＬＣＤ、ノードＮ１及びＮ４がいずれもＶｄｄのとき、ＮＭＯＳトランジスタ４２はオフである。この状態で、ＢＯＯＳＴ２によりノードＮ４を昇圧する。

なお、図６４の場合、ノードＮ４の昇圧回路として、図６３と同様に二つのキャパシタ４８ｃ，４８ａを用いているが、図６０と同様に一つのキャパシタ４８ｃのみを用いてもよい。

時刻Ｔ４で、プリチャージ制御信号ＰＰＲＥを“Ｈ”としてノードＮ１のプリチャージ動作を停止し、ノードＮ１をフローティングにする。この様にすると、ＮＭＯＳトランジスタ４２のカットオフがよくなるため、ノードＮ４を安定に昇圧することが可能になる。但し、前述のように“０”書き込み後のベリファイ読み出しにおけるように、ノードＮ４，Ｎ１が“Ｌ”に放電された後、再度“Ｈ”に充電する場合がある。従って、ラッチ回路１の活性化前に、時刻Ｔ８でトランジスタ４２のゲートＢＬＣＤをＶｄｄ＋Ｖｔｎに上げる。

［実施の形態１０］
図６６は更に別の実施の形態によるセンスアンプ回路１４１ａである。この実施の形態では、ノードＮ４の昇圧制御は行わない。ノードＮ４，Ｎ１にはそれそれ一端が接地されたキャパシタ４８ａ，４８ｂが接続され、またノードＮ１には、リセット用のＮＭＯＳトランジスタ８２ｃが設けられる。

図６７はこの実施の形態の場合の動作波形である。この実施の形態の場合には、センスノードＮ４を昇圧することなく、ビット線プリチャージとクランプによるビット線データセンスを行う。この間、ＢＬＣＤは０Ｖとし、トランジスタ４２をオフにした状態で、ノードＮ４とビット線とをクランプ動作で接続する。ノードＮ４にビット線電位が現れた後、時刻Ｔ５でＢＬＣＤにＶｄｄ＋Ｖｔｎを与える。この時刻Ｔ５までの間に、リセット信号ＮＲＳＴを“Ｈ”にして、ノードＮ１は０Ｖにリセットしておく。

この様な制御を行うと、トランジスタ４２が導通することにより、ノードＮ４のキャパシタ４８ａに保持されていた電荷がノードＮ１のキャパシタ４８ｂに分配される。これにより、図６７に示すように、ノードＮ４の電位が低下し、ノードＮ１の電位が上昇する。従って、ノードＮ４に読み出されるビット線データの“Ｌ”レベルがラッチ回路１の回路しきい値より高い場合にも、これを“Ｌ”として取り込むことが可能となる。

この実施の形態のセンスアンプ回路は、図６０，図６３，図６４の回路に比べて動作制御は簡単である。但し、時刻Ｔ５でノードＮ４からの電荷分配により決まるノードＮ１の“Ｈ”レベル電位が低すぎて、ラッチ回路１の回路しきい値より低くなると、“０”読み出しができなくなる。このため、読み出し時のビット線電位の設定の自由度が、図６０，６３，６４の回路に比べると小さい。

［実施の形態１１］
図６８は、更に他の実施の形態によるセンスアンプ回路１４１ａである。図６０，図６３，図６４及び図６６の回路では、センスノードＮ４のデータをトランジスタ４２を介してラッチ回路１のノードＮ１に直接転送するようにしたが、この実施の形態では、ノードＮ４のデータをゲートで受けるセンス用ＮＭＯＳトランジスタ７０を用いている。このトランジスタ７０のソースは接地され、ドレインがスイッチ用ＮＭＯＳトランジスタ７１，７２を介してラッチ回路１のノードＮ２，Ｎ１にそれぞれ接続される。

データ書き込み時、ラッチ回路１のノードＮ１のデータをビット線に転送するＮＭＯＳトランジスタ４２は、クランプ用トランジスタ４１とは別経路に設けられている。このセンスアンプ回路方式は、図４６のそれと同様である。この実施の形態の回路において、センスノードＮ４には、図６０の回路と同様に、一端ＢＯＯＳＴ２を駆動端子とした昇圧用キャパシタ４８ｃが接続されている。

この実施の形態によるセンスアンプ回路１４１ａの通常のデータ読み出しの動作を、図６９の動作波形を用いて説明する。時刻Ｔ０で、プリチャージ用トランジスタ４７のゲートＢＬＰＲＥにＶｄｄ＋Ｖｔｎを印加し、クランプ用トランジスタ４１のゲートＢＬＣＬＡＭＰにＶｐｒｅを印加して、選択ビット線をＶｐｒｅ−Ｖｔｎにプリチャージする。このときノードＮ４はＶｄｄになるため、同時に制御信号ＢＬＳＥＮ０をＶｄｄにすると、ラッチ回路１のノードＮ１は“Ｈ”、ノードＮ２は“Ｌ”の状態にリセットされる。

時刻Ｔ１でビット線プリチャージ動作を終了し、ＮＡＮＤセルブロックの選択ゲートをオンにすると、選択セルのデータ状態に応じて、ビット線は放電し或いは放電せずにプリチャージ電位を保持する。時刻Ｔ２まで、プリチャージ用トランジスタ４７のオン状態を保持してその後これをオフにし、時刻Ｔ３でＢＯＯＳＴ２を例えば１Ｖ程度上げると、ノードＮ４は容量カップリングにより昇圧される。

そして、時刻Ｔ４でクランプ用トランジスタ４１のゲートＢＬＣＬＡＭＰをＶｓｅｎにすると、ビット線側ではＶｐｒｅ−Ｖｓｅｎの振幅で読み出しが行われる。このときノードＮ４では、セルのしきい値状態に応じて、図６２と対応させて（ａ）〜（ｄ）のような電位変化を示す。即ち、ビット線振幅がクランプ用トランジスタ４１により増幅されてノードＮ４に出力される。

（ａ）（ｂ）の場合、トランジスタ７０がオン、（ｃ）（ｄ）の場合トランジスタ７０がオフとする。時刻Ｔ５で、制御信号ＢＬＳＥＮ１をＶｄｄにして、トランジスタ７１をオンにすると、ラッチ回路１は、（ａ）（ｂ）の場合、ノードＮ２が“Ｌ”に反転し、（ｃ）（ｄ）の場合、ノードＮ２が“Ｈ”の状態を保持する。

このセンスアンプ回路方式の場合、ラッチ回路を強制的に反転させる動作を行うために、トランジスタ７０，７１，７２の寸法が大きくなる傾向がある。しかしこの実施の形態の場合、ノードＮ４をデータセンス時昇圧しているため、これらのトランジスタ寸法を小さくすることができる。

なお図６９の動作では、ノードＮ４を昇圧した状態のまま、ラッチ回路１にデータを取り込んでいるが、図６０の実施の形態の場合と同様に、ノードＮ４の昇圧状態を解除してから、ラッチ回路１にデータ取り込みを行うようにしてもよい。また、図６３の実施の形態と同様に、ノードＮ４に昇圧用キャパシタと別に、一端が接地されたキャパシタを付加してもよい。

図７０は、図６０以下の実施の形態において用いられるキャパシタ４８ｃ，４８ａ，４８ｂの構成例を示している。図７０（ａ）は、ＤタイプのＮＭＯＳトランジスタを用いたＭＯＳキャパシタであり、ゲートをノードＮ４，Ｎ１等に接続し、ドレイン、ソースを共通接続して、ＢＯＯＳＴ２端子（或いは接地端子）とする。この場合、ＢＯＯＳＴ２を０Ｖから正電圧に立ち上げあげた状態でも、トランジスタがオン状態を保つことが望ましい。

図７０（ｂ）は、第１層多結晶シリコン５１５（１ｐｏｌｙ）と、第２層多結晶シリコン５１４（２ｐｏｌｙ）の間でキャパシタを構成する例である。不揮発性メモリセルには通常スタックトゲート構造が用いられるから、不揮発性メモリセルを用いる場合、この様なキャパシタを作り込むことは容易である。

図７０（ｃ）は、ｎ型ウェル５１７とこの上に絶縁膜を介して形成した電極５１５の間でキャパシタを構成した例である。ｎ型ウェル５１７には、ｎ+型拡散層５１６を形成して、ここをＢＯＯＳＴ２端子に接続する。ＢＯＯＳＴ２の電位に拘わらず、安定した容量を得るためには、ｎ型ウェル５１７の表面にこれより高濃度のｎ型層５１８を形成することが好ましい。

この発明の実施の形態によるＮＡＮＤ型フラッシュＥＥＰＲＯＭのブロック構成を示す。 同実施の形態の書き換え／読み出し回路の構成を示す。 同実施の形態のメモリセルアレイと書き換え／読み出し回路の構成を示す。 同実施の形態の書き換え／読み出し回路の一動作態様を示す。 同実施の形態の書き換え／読み出し回路の他の動作態様を示す。 同実施の形態の書き換え／読み出し回路の他の動作態様を示す。 同実施の形態の書き換え／読み出し回路の他の動作態様を示す。 同実施の形態の書き換え／読み出し回路の他の動作態様を示す。 同実施の形態の多値論理動作のデータ書き込みのフローを示す。 同実施の形態の多値論理動作でのラッチ回路間のデータ転送のタイミングを示す。 同実施の形態のデータ書き込み動作のタイミングを示す。 同実施の形態のメモリセルでの消去及び書き込みの動作態様を示す。 同実施の形態のベリファイ読み出し動作のタイミングを示す。 同実施の形態の書き込み電圧波形を示す。 同実施の形態の書き換え／読み出し回路の動作態様を示す。 同実施の形態の内部データロードの動作タイミングを示す。 同実施の形態のベリファイ読み出しＶｅｒｉｆｙ００の動作タイミングを示す。 同実施の形態のベリファイ読み出しＶｅｒｉｆｙ０１の動作タイミングを示す。 同実施の形態の多値動作の読み出し動作フローを示す。 同実施の形態の読み出しＲｅａｄ００の動作タイミングを示す。 同実施の形態の読み出しＲｅａｄ０１の動作タイミングを示す。 同実施の形態の読み出しＲｅａｄ１０の動作タイミングを示す。 ２値動作の場合のメモリセルしきい値分布を示す。 同実施の形態のキャッシュを使った読み出し動作を示す図である。 同実施の形態のキャッシュを使った書き込み動作を示す図である。 同書き込み動作におけるラッチ回路のデータ転送動作のタイミングを示す。 他の実施の形態のキャッシュを使った他の書き込み動作を示す図である。 多値動作におけるキャッシュ動作のデータ転送動作を示す。 多値動作におけるキャッシュを使った書き込み動作を示す。 他の実施の形態による書き換え／読み出し回路の構成を示す。 他の実施の形態におけるテストモードの動作波形を従来例と比較して示す。 実施の形態の多値動作における下位ビット“０”書き込み時の各部電位関係を示す。 実施の形態の多値動作における下位ビット“１”書き込み時の各部電位関係を示す。 実施の形態の多値動作における上位ビット“０”書き込み時の各部電位関係を示す。 実施の形態の多値動作における上位ビット“１”書き込み時の各部電位関係を示す。 実施の形態の多値動作における上位ビット“１”書き込み時の各部電位関係を示す。 実施の形態の多値動作における上位ビット“１”書き込み時の各部電位関係を示す。 実施の形態の多値動作における上位ビット読み出し時の各部電位関係を示す。 実施の形態の多値動作における下位ビット読み出し１回目の各部電位関係を示す。 実施の形態の多値動作における下位ビット読み出し２回目の各部電位関係を示す。 実施の形態の多値動作における下位ビット読み出し２回目の各部電位関係を示す。 従来の多値動作のフラッシュメモリ構成を示す。 多値動作のメモリセルしきい値分布を示す。 従来の多値動作のデータロードの様子を示す。 メモリセルアレイ構成とページバッファの関係を示す。 他の実施の形態による書き換え／読み出し回路の構成を示す図である。 同実施の形態による多値論理動作時の読み出し動作フローである。 同多値論理動作の第二ビット“０”書き込み状態を示す図である。 同多値論理動作の第二ビット“１”書き込み状態を示す図である。 同多値論理動作の内部データロードの動作を示す図である。 同多値論理動作の第一ビット“０”書き込み状態を示す図である。 同多値論理動作の第一ビット“０”書き込み状態を示す図である。 同多値論理動作の第一ビット“１”書き込み状態を示す図である。 同多値論理動作の第一ビット“１”書き込み状態を示す図である。 同多値論理動作の第一ビット読み出し状態を示す図である。 同多値論理動作の第二ビット読み出し１回目の状態を示す図である。 同多値論理動作の第二ビット読み出し２回目の状態を示す図である。 同多値論理動作の第二ビット読み出し２回目の状態を示す図である。 データ読み出し動作の波形を示す図である。 好ましいセンスアンプ回路の実施の形態を示す図である。 同センスアンプ回路の適用例を示す図である。 同センスアンプ回路の動作波形を示す図である。 他の実施の形態によるセンスアンプ回路の構成である。 他の実施の形態によるセンスアンプ回路の構成である。 同センスアンプ回路の動作波形を示す図である。 他の実施の形態によるセンスアンプ回路の構成である。 同センスアンプ回路の動作波形を示す図である。 他の実施の形態によるセンスアンプ回路の構成である。 同センスアンプ回路の動作波形を示す図である。 各実施の形態のセンスアンプ回路に用いられるキャパシタの構成例である。

符号の説明

１００…メモリセルアレイ、１２０…ロウデコーダ、１４０…書き換え／読み出し回路（ページバッファ）、１５０ラムデコーダ、１１０…制御回路、１３０…高電圧発生回路、５０…データ入出力バッファ、１７０…コマンドレジスタ、１８０…アドレスレジスタ、１９０…動作ロジックコントロール、２００…状態レジスタ、２１０…レディ／ビジーレジスタ、１…第１のラッチ回路、２…第２のラッチ回路、３０，４１，４２，４３，４４…転送スイッチ素子、５１，５２…カラム選択スイッチ素子。

Claims (12)

1. ビット線の電流引き込みの有無又は大小によりデータが記憶される不揮発性メモリセルを持つメモリセルアレイと、
   このメモリセルアレイのビット線データを読み出すセンスアンプ回路とを有し、
   前記センスアンプ回路は、
   前記メモリセルアレイのビット線にクランプ用トランジスタを介して接続されるセンスノードと、
   このセンスノードに接続された、前記クランプ用トランジスタを介して前記ビット線をプリチャージするためのプリチャージ回路と、
   前記センスノードに入力端子が接続されるインバータを含むセンスアンプ本体と、
   前記センスノードに一端が接続され、他端を駆動端子として前記ビット線データのセンス時に前記センスノードを昇圧するための昇圧用キャパシタと、
   を備え、
   前記センスアンプ回路は、
   前記クランプ用トランジスタがオンの状態で前記プリチャージ回路によりビット線をプリチャージし、
   プリチャージされたビット線が選択されたメモリセルのデータに応じて電位変化する間、前記クランプ用トランジスタをオフ、前記プリチャージ回路をオンに保って前記センスノードのプリチャージを継続し、
   前記プリチャージ回路をオフにし、前記昇圧用キャパシタを駆動して前記センスノードを昇圧し、
   前記クランプ用トランジスタのゲートに読み出し電圧を与えて前記ビット線データを前記センスノードに転送するものである
   ことを特徴とする不揮発性半導体記憶装置。
2. 前記センスアンプ回路は、
   前記読み出し電圧を前記クランプ用トランジスタのしきい値電圧より高い電圧まで低下させた後に、前記昇圧用キャパシタによる前記センスノードの昇圧動作を停止するものである
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 前記センスノードに一端が接続され他端が基準電位に固定された補助キャパシタを有する
   ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
4. 前記センスノードと前記センスアンプ本体の入力端子との間に、前記クランプ用トランジスタをオフにして前記プリチャージ回路により前記センスノードのプリチャージ動作を継続している間にオン駆動される転送用トランジスタを介在させた
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 前記転送用トランジスタは、前記センスアンプ本体の入力端子を電源電圧までプリチャージするに必要なゲート電圧で駆動されるものである
   ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
6. 前記センスアンプ本体の入力端子に一端が接続され、他端が基準電位に固定された補助キャパシタと、
   前記センスアンプ本体の入力端子を電源電圧までプリチャージするための補助プリチャージ回路とを有する
   ことを特徴とする請求項５記載の不揮発性半導体記憶装置。
7. 前記センスアンプ本体は、読み出しデータを保持するラッチ回路である
   ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
8. ビット線の電流引き込みの有無又は大小によりデータが記憶される不揮発性メモリセルを持つメモリセルアレイと、
   このメモリセルアレイのビット線データを読み出すセンスアンプ回路とを有し、
   前記センスアンプ回路は、
   前記メモリセルアレイのビット線にクランプ用トランジスタを介して接続されるセンスノードと、
   このセンスノードに接続された、前記クランプ用トランジスタを介して前記ビット線をプリチャージするためのプリチャージ回路と、
   前記センスノードに転送用トランジスタを介して入力端子が接続されるラッチ回路と、
   前記センスノードに一端が接続され、他端が基準電位に固定された第１のキャパシタと、
   前記ラッチ回路の入力端子に一端が接続され、他端が基準電位に固定された第２のキャパシタと、
   前記センスノードに一端が接続され、他端を駆動端子として前記ビット線データのセンス時に前記センスノードを昇圧するための昇圧用キャパシタと、
   を備え、
   前記センスアンプ回路は、
   前記クランプ用トランジスタがオンの状態で前記プリチャージ回路によりビット線をプリチャージし、
   プリチャージされたビット線が選択されたメモリセルのデータに応じて電位変化する間、前記クランプ用トランジスタをオフ、前記プリチャージ回路をオンに保って前記センスノードのプリチャージを継続し、
   前記プリチャージ回路をオフにし、前記昇圧用キャパシタを駆動して前記センスノードを昇圧し、
   前記クランプ用トランジスタのゲートに読み出し電圧を与えて前記ビット線データを前記センスノードに転送するものである
   ことを特徴とする不揮発性半導体記憶装置。
9. ビット線の電流引き込みの有無又は大小によりデータが記憶される不揮発性メモリセルを持つメモリセルアレイと、
   このメモリセルアレイのビット線データを読み出すセンスアンプ回路とを有し、
   前記センスアンプ回路は、
   前記メモリセルアレイのビット線にクランプ用トランジスタを介して接続されるセンスノードと、
   このセンスノードに接続された、前記クランプ用トランジスタを介して前記ビット線をプリチャージするためのプリチャージ回路と、
   前記センスノードにゲートが接続され、ソースが基準電位に固定されたセンス用トランジスタを含むセンスアンプ本体と、
   前記センスノードに一端が接続され、他端を駆動端子として前記ビット線データのセンス時に前記センスノードを昇圧するための昇圧用キャパシタと、
   を備え、
   前記センスアンプ回路は、
   前記クランプ用トランジスタがオンの状態で前記プリチャージ回路によりビット線をプリチャージし、
   プリチャージされたビット線が選択されたメモリセルのデータに応じて電位変化する間、前記クランプ用トランジスタをオフ、前記プリチャージ回路をオンに保って前記センスノードのプリチャージを継続し、
   前記プリチャージ回路をオフにし、前記昇圧用キャパシタを駆動して前記センスノードを昇圧し、
   前記クランプ用トランジスタのゲートに読み出し電圧を与えて前記ビット線データを前記センスノードに転送するものである
   ことを特徴とする不揮発性半導体記憶装置。
10. 前記センスアンプ回路は、
    前記クランプ用トランジスタがオンの状態で前記プリチャージ回路によりビット線をプリチャージし、
    プリチャージされたビット線が選択されたメモリセルのデータに応じて電位変化する間、前記クランプ用トランジスタをオフ、前記プリチャージ回路をオンに保って前記センスノードのプリチャージ動作を継続し、
    前記プリチャージ回路をオフにして前記昇圧用キャパシタを駆動して前記センスノードを昇圧し、
    前記クランプ用トランジスタのゲートに読み出し電圧を与えて前記ビット線データを前記センスノードに転送し、
    前記読み出し電圧を前記クランプ用トランジスタのしきい値電圧より高い電圧まで低下させた後に、前記昇圧用キャパシタによる前記センスノードの昇圧動作を停止するものである
    ことを特徴とする請求項９記載の不揮発性半導体記憶装置。
11. 前記センスアンプ本体は、前記センス用トランジスタのドレインに転送用トランジスタを介してデータノードが接続されたラッチ回路を有する
    ことを特徴とする請求項９記載の不揮発性半導体記憶装置。
12. 前記メモリセルアレイは、電気的書き換え可能な不揮発性メモリセルにより構成されている
    ことを特徴とする請求項１，８，９のいずれかに記載の不揮発性半導体記憶装置。

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