TW202238603A - 半導體裝置及連續讀出方法 - Google Patents

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Abstract

本發明提供一種半導體裝置及抑制由預充電時間增加引起的預充電電壓的變動的連續讀出方法。本發明的NAND型快閃記憶體的連續讀出方法包括以下步驟：向與位元線連接的電晶體（BLCLAMP）的閘極施加第一電壓（VCLMP1+Vth），經由電晶體（BLCLAMP）向位元線供給電壓而開始位元線的預充電；以及在施加第一電壓引起的預充電時間經過了一定時間時，向電晶體（BLCLAMP）的閘極施加比第一電壓低的第二電壓（VCLMP1+Vth-α）。

Description

半導體裝置及連續讀出方法
本發明涉及一種半導體裝置及連續讀出方法，且特別涉及反及（NAND）型快閃記憶體的讀出方法。
在NAND型快閃記憶體中，搭載有回應來自外部命令而連續地讀出多頁的連續讀出功能（突發讀出功能（burst read function））。頁緩衝器（page buffer）/讀出電路例如包括兩個鎖存器，在進行連續讀出動作時，在其中一個鎖存器中保持自陣列讀出的資料期間，能夠輸出另一個鎖存器中所保持的資料。日本專利6744950號公開了一種實現連續讀出的進一步高速化的連續讀出方法。
在圖1中示出搭載了晶片上（on chip）的錯誤檢測糾正（Error Checking and Correction，ECC）功能的NAND型快閃記憶體的概略結構。快閃記憶體包括：包含NAND串（string）的儲存單元陣列（memory cell array）10、頁緩衝器/讀出電路20、資料傳送電路30、資料傳送電路32、錯誤檢測糾正電路（以下稱為ECC電路）40、以及輸入輸出電路50。頁緩衝器/讀出電路20包括保持讀出資料或輸入資料的兩個鎖存器（latch）L1、L2（一個鎖存器例如4 KB），鎖存器L1、鎖存器L2分別包括快取記憶體（cache）C0及快取記憶體C1（一個快取記憶體例如2 KB）。資料傳送電路30、資料傳送電路32能夠在頁緩衝器/讀出電路20與ECC電路及輸入輸出電路50之間進行快取記憶體單元的雙向的資料傳送。
在圖2中示出日本專利6744950號所公開的進行多頁的連續讀出時的時序圖。將從儲存單元陣列10讀出的頁P0的資料保持於鎖存器L1的快取記憶體C0、快取記憶體C1（P0C0，P0C1），接著，將保持於鎖存器L1中的頁P0的資料傳送至鎖存器L2的快取記憶體C0、快取記憶體C1，快取記憶體C0、快取記憶體C1的資料由ECC電路40進行ECC解碼，在檢測出錯誤的情況下，對鎖存器L2的快取記憶體C0、快取記憶體C1的資料進行糾正。
將下一頁P1的資料讀出至鎖存器L1的快取記憶體C0、快取記憶體C1，在此期間，藉由輸入輸出電路50而與外部時脈訊號ExCLK同步地輸出鎖存器L2的快取記憶體C0的資料。接著，與外部時脈訊號ExCLK同步地從輸入輸出電路50輸出鎖存器L2的快取記憶體C1的資料，在此期間，將鎖存器L1的第一快取記憶體C0的頁P1的資料傳送至鎖存器L2，且由ECC電路40執行ECC處理。接著，將鎖存器L1的快取記憶體C1的資料傳送至鎖存器L2，在從輸入輸出電路50輸出鎖存器L2的快取記憶體C0的資料的期間，對鎖存器L2的快取記憶體C1的資料進行ECC處理，繼而，在從輸入輸出電路50輸出鎖存器L2的快取記憶體C1的資料的期間，將下一頁P2的資料讀出至鎖存器L1的快取記憶體C0、快取記憶體C1，且將快取記憶體C0的資料傳送至鎖存器L2，並進行ECC處理。
圖3的（A）是NAND型快閃記憶體的通常的頁讀出的動作流程。當開始讀出動作時，首先，在進行位元線的預充電之前將鎖存器L1重置（S10）。鎖存器L1的重置用於準確地接收來自讀出節點的電荷。接著，開始位元線的預充電（S12）。位元線的預充電是藉由從鉗位用電晶體供給電壓來進行。向鉗位用電晶體的閘極施加VCLMP1+Vth（Vth是電晶體的閾值），向位元線供給電壓VCLMP1。鉗位用電晶體在預充電時間T PR的期間中接通，之後斷開（S14）。在位元線的預充電後，為了感測選擇儲存單元，進行NAND串的放電（S16），之後，將讀出節點的電荷傳送至鎖存器L1（S18）。
日本專利6744950號中，為了使外部時脈訊號ExCLK的頻率最大化來實現高速讀出，而將陣列的讀出開始時機並非變更為從鎖存器L1向鎖存器L2的資料傳送的結束時，而是變更為比此更早的將鎖存器L1的快取記憶體C0的資料傳送至鎖存器L2的時間點。但是，若提早陣列的讀出開始時機，則有無法充分地確保用於將鎖存器L1重置的時間之虞。因此，本發明人在先前的申請（日本專利特願2020-074503號）中公開了一種在位元線的預充電後將鎖存器L1重置的方法。將所述動作流程示於圖3的（B）。開始位元線的預充電（S20），等待預充電時間T PR後完成預充電（S22）。之後，將鎖存器L1重置（S24），將NAND串放電（S26），並將讀出節點的電荷傳送至鎖存器L1（S28）。
在連續讀出中，若外部時脈訊號ExCLK的頻率小於下限值，則預充電時間T PR比所決定的時間長，位元線的預充電電壓比所設計的最佳準位高，從而有產生讀出資料的誤判定之虞。
圖4的（A）是以高速頻率進行連續讀出時的時序圖，圖4的（B）是以低速頻率進行連續讀出時的時序圖。在圖中，“Precharge（預充電）”表示對選擇位元線GBL（例如偶數位元線）的預充電，“L1 SET L”表示鎖存器L1的初始化，“Discharge（放電）”表示將源極線側選擇電晶體導通而將NAND串連接於源極線、向選擇儲存單元施加讀出電壓、向非選擇儲存單元施加讀出通過電壓的順序，“SNS to L1”表示將讀出節點的電荷傳送至鎖存器L1。T PR_NORMAL是通常的讀出時或高速頻率的連續讀出時的預充電時間，T PR_ADD是低速頻率的連續讀出時的超過的預充電時間，Top是工作時間。
在圖5的（A）中示出預充電電壓的波形。縱軸是電壓，橫軸是時間。如圖5的（A）所示，在向位元線供給電壓VCLMP1的情況下，為了使位元線的預充電電壓飽和並成為一定，需要某種程度的長時間。其原因在於：相對於位元線的電容，從鉗位用電晶體供給至位元線的電流量小。因此，位元線的預充電電壓藉由規定預充電時間來設定其準位。
圖5的（B）是圖5的（A）的A部的放大圖。在通常的預充電時間T PR_NORMAL結束時的預充電電壓為V PR_NORMAL，預充電電壓V PR_NORMAL是預先設計的最佳的電壓。另一方面，在如圖4的（B）所示那樣以低速頻率進行讀出的情況下，預充電時間T PR_NORMAL+T PR_ADD比通常的預充電時間T PR_NORMAL長，此時的預充電電壓為V PR_ADD，成為T PR_NORMAL＜V PR_ADD。若預充電電壓V PR_ADD比最佳的預充電電壓V PR_NORMAL大必要以上，則在NAND串的放電中，即便選擇儲存單元導通，位元線的電位也不會充分地下降，在讀出節點保持比假定大的電荷，從而有在鎖存器L1中誤判定讀出資料之虞。
位元線的預充電時間T PR_NORMAL的超過或延長除了所述連續讀出以外，也可能在如圖3的（A）所示那樣的通常的頁讀出中發生。例如，在快閃記憶體的動作分析中測定位元線的預充電電壓時，若暫時停止讀出順序，則鉗位用電晶體的接通狀態持續，其結果，位元線的預充電電壓上升。於是，所測定的預充電電壓與實際的預充電電壓之間會產生差，從而無法進行準確的動作分析。
本發明的目的在於解決此種現有的問題，提供一種抑制由預充電時間的增加引起的預充電電壓的變動的半導體裝置及連續讀出方法。
本發明的NAND型快閃記憶體的連續讀出方法包括以下步驟：向與位元線連接的電晶體的閘極施加第一電壓，經由所述電晶體向位元線供給電壓而開始位元線的預充電；以及在由施加第一電壓引起的預充電時間經過了一定時間時，向電晶體的閘極施加比第一電壓低的第二電壓。
在本發明的一實施例中，第二電壓為使預充電至位元線的電壓限制在一定範圍的電壓準位。在本發明的一實施例中，第二電壓為使被預充電的位元線不會成為浮動狀態的電壓準位。在本發明的一實施例中，一定時間是比預充電時間短的時間，預充電時間藉由第一電壓的供給來生成位元線中所設計的最佳預充電電壓。在本發明的一實施例中，施加第二電壓的步驟在接收讀出節點的電荷的鎖存電路無法進行初始化時施加第二電壓。在本發明的一實施例中，施加第二電壓的步驟持續至能夠進行鎖存電路的初始化為止。在本發明的一實施例中，一定時間是基於判定是否能夠進行鎖存電路的初始化所需要的時間來決定。在本發明的一實施例中，連續讀出方法還包括在位元線的預充電後將鎖存電路初始化的步驟。在本發明的一實施例中，各步驟是在頁的連續讀出中實施。在本發明的一實施例中，頁的連續讀出包括：將從儲存單元陣列的選擇頁讀出的資料保持於鎖存電路中，將保持於鎖存電路中的資料傳送至其他鎖存電路之後，將從下一選擇頁讀出的資料保持於鎖存電路中；與外部時脈訊號同步地將保持於其他鎖存電路中的資料連續地輸出至外部；以及對保持於其他鎖存電路中的資料進行錯誤檢測與糾正。
本發明的半導體裝置，包括：NAND型的儲存單元陣列；讀出部件，從儲存單元陣列的選擇頁讀出資料；以及輸出部件，將由讀出部件讀出的資料輸出至外部，讀出部件包括經由位元線連接於儲存單元陣列的頁緩衝器/讀出電路，頁緩衝器/讀出電路包括用於向位元線供給預充電電壓的電晶體，頁緩衝器/讀出電路在進行位元線的預充電時，向電晶體的閘極施加第一電壓而開始預充電，在預充電時間經過了一定時間時，向電晶體的閘極施加比第一電壓低的第二電壓。
在本發明的一實施例中，第二電壓為使位元線的被預充電的電壓限制在一定範圍的電壓準位。在本發明的一實施例中，第二電壓為使被預充電的位元線不會成為浮動狀態的電壓準位。在本發明的一實施例中，一定時間是比預充電時間短的時間，預充電時間藉由第一電壓的供給來生成位元線中所設計的最佳預充電電壓。在本發明的一實施例中，頁緩衝器/讀出電路在接收讀出節點的電荷的鎖存電路無法進行初始化時施加第二電壓，第二電壓的施加持續至能夠進行鎖存電路的初始化為止。在本發明的一實施例中，一定時間是基於判定是否能夠進行鎖存電路的初始化所需要的時間來決定。在本發明的一實施例中，讀出部件還在位元線的預充電後將鎖存電路初始化。在本發明的一實施例中，讀出部件進行頁的連續讀出。在本發明的一實施例中，頁緩衝器/讀出電路還包括接收鎖存電路中所保持的資料的其他鎖存電路，讀出部件在進行連續讀出時，在輸出其他鎖存電路的資料的期間，使鎖存電路保持從儲存單元陣列的下一選擇頁讀出的資料。在本發明的一實施例中，半導體裝置還包括進行資料的錯誤檢測與糾正的ECC電路，讀出部件在進行連續讀出時，在保持於其他鎖存電路的第一部分中的資料由ECC電路進行ECC處理的期間，輸出其他鎖存電路的第二部分中所保持的經ECC處理的資料。
根據本發明，由於在位元線的預充電時間經過了一定時間的情況下，使得向位元線供給電壓的電晶體的閘極電壓降低，因此即便預充電時間變長，也可將位元線的預充電電壓限制在一定範圍內，可防止讀出資料的誤判定。
接著，參照附圖對本發明的實施方式進行詳細說明。
圖6是表示本發明的實施例的NAND型快閃記憶體的結構的圖。本實施例的快閃記憶體100包括以下構件而構成：儲存單元陣列110，呈矩陣狀地排列多個儲存單元；輸入輸出電路120，連接於外部輸入輸出端子，且回應外部時脈訊號ExCLK，並將讀出資料輸出至外部，或導入從外部輸入的資料；ECC電路130，進行應編程的資料的符號生成或讀出的資料的錯誤檢測與糾正；位址暫存器（address registor）140，經由輸入輸出電路120接收位址資料（address data）；控制器（controller）150，基於經由輸入輸出電路120接收的命令資料或施加至端子的控制訊號來控制各部；字元線（word line）選擇電路160，自位址暫存器140接收列位址資訊Ax，對列位址資訊Ax進行解碼（decode），並基於解碼結果來進行區塊的選擇或字元線的選擇等；頁緩衝器/讀出電路170，保持從由字元線選擇電路160所選擇的頁讀出的資料，或者保持要編程至所選擇的頁的資料；行選擇電路180，從位址暫存器140接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於所述解碼結果來進行頁緩衝器/讀出電路170內的行的選擇等；以及內部電壓產生電路190，生成資料的讀出、編程及擦除等所需的各種電壓（寫入電壓Vpgm、通過（pass）電壓Vpass、讀出通過電壓Vread、擦除電壓Vers等）。
儲存單元陣列110例如具有沿行方向配置的m個儲存區塊BLK（0）、BLK（1）、…BLK（m-1），在一個儲存區塊形成有多個NAND串，NAND串是將多個儲存單元串聯連接而成。一個NAND串包括串聯連接的多個儲存單元、位元線側選擇電晶體、以及源極線側選擇電晶體。位元線側選擇電晶體的汲極連接於所對應的一個位元線，源極線側選擇電晶體的源極連接於共用的源極線。儲存單元的控制閘極連接於字元線，位元線側選擇電晶體及源極線側選擇電晶體的各閘極分別連接於選擇閘極線。字元線選擇電路160基於列位址資訊Ax經由選擇閘極線驅動位元線側選擇電晶體、源極線側選擇電晶體，來選擇區塊或字元。NAND串既可二維地形成於基板表面上，也可三維地形成於基板表面上。另外，儲存單元既可為儲存一個位元（bit）（二進位資料）的單層單元（Single Level Cell，SLC）型，也可為儲存多個位元的多層單元（Multi Level Cell，MLC）型。
在圖7中示出位元線選擇電路的結構。圖7例示位元線選擇電路200，位元線選擇電路200連接於由一個偶數位元線GBLe及一個奇數位元線GBLo共有的一個頁緩衝器/讀出電路170。位元線選擇電路200包括：用於選擇偶數位元線GBLe的電晶體BLSe、用於選擇奇數位元線GBLo的電晶體BLSo、用於將虛擬電源VIRPWR連接於偶數位元線GBLe的電晶體YBLe、用於將虛擬電源VIRPWR連接於奇數位元線GBLo的電晶體YBLo，在偶數位元線GBLe與源極線SL之間連接有NAND串，在奇數位元線GBLo與源極線SL之間連接有NAND串。例如，在讀出動作中，在選擇偶數位元線GBLe時，不選擇奇數位元線GBLo，在選擇奇數位元線GBLo時，不選擇偶數位元線GBLe。不被選擇的位元線經由虛擬電源VIRPWR連接於接地（Ground，GND）準位。
在圖8中示出頁緩衝器/讀出電路170的結構。圖8表示一個頁緩衝器/讀出電路。為了方便起見，設為施加至電晶體的閘極的訊號表示所述電晶體。頁緩衝器/讀出電路170包括兩個鎖存器L1、L2，在鎖存器L1與鎖存器L2之間連接有傳送閘極（電晶體CACHE），藉由將傳送閘極接通而能夠進行自鎖存器L1至鎖存器L2、或者自鎖存器L2至鎖存器L1的雙向的資料傳送。
鎖存器L1的節點SLR1連接於電晶體BLCD1與電晶體DTG的共用源極/汲極（S/D），節點SLS1連接於判定電路210。判定電路210例如判定編程驗證（Program Verify）或擦除驗證是否合格。當在編程驗證等中，自電壓供給節點V2選擇性地將節點SLR1充電為Vdd，或者將節點SLR1選擇性地放電至GND時，電晶體DTG導通。進而，鎖存器L1能夠藉由電晶體EQ實現節點SLR1、節點SLS1的短路。
鎖存器L1的節點SLR1、節點SLS1分別經由電晶體CACHE連接於鎖存器L2的節點SLS2、節點SLR2。鎖存器L2的節點SLR2經由電晶體BLCD2連接於讀出節點SNS，節點SLS2連接於電晶體RESET2。當將鎖存器L2重置時，電晶體RESET2導通。另外，節點SLS2、節點SLR2經由資料線DL、資料線/DL連接於差動讀出放大器SA，差動讀出放大器SA的輸出連接於輸入輸出電路120。
在電壓供給節點V2與讀出節點SNS之間串聯連接有電晶體VG及電晶體REG，電晶體VG的閘極連接於電晶體DTG的S/D。電壓供給節點V1經由電晶體BLPRE連接於讀出節點SNS。電壓供給節點V1在對位元線進行預充電時供給內部供給電壓Vdd，在將鎖存器L1重置時供給GND電位。在讀出節點SNS與位元線選擇電路200的節點BLS之間串聯連接有電晶體BLCN及電晶體BLCLAMP。
字元線選擇電路160及行選擇電路180根據列位址資訊Ax及行位址資訊Ay來選擇頁內的資料的讀出開始位置，或者在不使用列位址及行位址的情況下從頁的開頭位置自動地讀出資料。進而，字元線選擇電路160及行選擇電路180可包括響應時脈訊號而使列位址及行位址遞增的列位址計數器及行位址計數器。
在快閃記憶體的讀出動作中，向位元線施加某正電壓，向選擇字元線施加某電壓（例如0 V），向非選擇字元線施加通過電壓Vpass（例如4.5 V），使位元線側選擇電晶體、源極線側選擇電晶體接通，向共用源極線施加0 V。在編程動作中，向選擇字元線施加高電壓的編程電壓Vpgm（15 V～20 V），向非選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體接通，使源極線側選擇電晶體斷開，向位元線供給與“0”或“1”的資料對應的電位。在擦除動作中，向區塊內的選擇字元線施加0 V，向P型井施加高電壓（例如20 V），藉由將浮動閘極（floating gate）的電子抽出至基板，以區塊為單位來擦除資料。
接著，對本實施例的快閃記憶體100的位元線的預充電動作進行說明。圖9是說明在預充電後將鎖存器L1重置時的預充電動作的流程。例如，在頁的連續讀出動作中進行下一頁的陣列讀出時，控制器150經由頁緩衝器/讀出電路170首先開始位元線的預充電（S100）。
控制器150將電壓供給節點V1切換為供給電壓Vdd，使電晶體BLPRE導通，將讀出節點SNS充電為Vdd準位。接著，向電晶體BLCLAMP的閘極施加電壓VCLMP1+Vth（Vth是電晶體BLCLAMP的閾值），向節點TOBL充電電壓VCLMP1。電晶體BLCN進行節點TOBL與節點BLS之間的電連接，向電晶體BLCN的閘極施加供給電壓Vdd，使電晶體BLCN導通，將節點BLS充電為電壓VCLMP1。再者，處於供給電壓Vdd≧VCLMP1的關係。另外，電晶體BLCD1、電晶體BLCD2、電晶體REG為非導通。
控制器150還經由位元線選擇電路200對選擇位元線進行預充電。此處，設為選擇偶數位元線GBLe，電晶體BLSe導通，節點BLS電連接於偶數位元線GBLe。另外，使與偶數位元線GBLe連接的NAND串的位元線側選擇電晶體導通，使源極線側選擇電晶體非導通，向選擇頁及非選擇頁施加通過電壓。由此，向偶數位元線GBLe供給電壓VCLMP1（S110）。另一方面，非選擇的奇數位元線GBLo經由電晶體YBLo電連接於虛擬電源VIRPWR的GND。
接著，在將電壓VCLMP1向選擇位元線的供給持續一定時間之後，控制器150判定是否能夠進行鎖存器L1的重置（S120）。一定時間是比預充電時間T PR_NORMAL稍微短的時間，所述預充電時間T PR_NORMAL用於生成位元線中所設計的最佳的預充電電壓V PR_NORMAL（參照圖4的（A）、圖4的（B）、圖5的（A）、圖5的（B））。在一實施例中，一定時間是考慮判定是否能夠進行鎖存器L1的初始化所需的時間T RST來決定。即，一定時間是T PR_NORMAL-T RST，由此，在經過一定時間時能夠進行鎖存器L1的重置的情況下，預充電時間成為最佳的預充電時間T PR_NORMAL，在位元線生成最佳的預充電時間T PR_NORMAL。例如，當最佳的預充電時間T PR_NORMAL約為6 us時，判定是否能夠進行鎖存器L1的初始化所需要的時間T RST約為0.2 us，一定時間約為5.8 us。控制器150可藉由對例如用於控制讀出動作的時機的內部時脈訊號進行計數來測量一定時間。
鎖存器L1是否能夠重置的判定方法並無特別限定，例如，在將用於將鎖存器L1的資料傳送至鎖存器L2的電晶體CACHE接通的情況下，判定為能夠進行鎖存器L1的重置，或者參照表示進行從鎖存器L1向鎖存器L2的資料傳送的標誌而判定為能夠進行鎖存器L1的重置。藉由進行所述判定，在儲存於鎖存器L1的資料傳送至鎖存器L2之前將鎖存器L1初始化，從而防止發生資料破壞。
在判定為無法進行鎖存器L1的重置的情況下，即，在判定為位元線的預充電時間超過最佳的預充電時間T PR_NORMAL的情況下（S120），控制器150將電晶體BLCLAMP的閘極電壓降低至VCLMP1+Vth-α（S130）。由此，向位元線供給VCLMP1-α的電壓，抑制位元線的預充電電壓的增加。若α過小，則位元線的預充電電壓增加，若α過大，則位元線的預充電電壓減少，或者位元線成為浮動狀態。因此，α的大小被設定為：即便超過最佳的預充電時間T PR_NORMAL，藉由電壓VCLMP1的供給而在位元線中生成的預充電電壓也限制在一定範圍內。
圖10表示設定了最佳的α時的預充電電壓的轉變。在超過了用於獲得最佳的預充電電壓V PR_NORMAL的最佳的預充電時間T PR_NORMAL的預充電時間T PR_NORMAL+T PR_ADD中獲得的預充電電壓V PR_ADD以大致成為一定的方式，即以成為|V PR_NORMAL-V PR_ADD|＜一定範圍的方式設定α。更優選為V PR_NORMAL≒V PR_ADD。
另外，位元線的預充電電壓還依存於快閃記憶體100的動作溫度。在動作溫度高的情況下，與低溫的情況相比，位元線的預充電電壓的增加變大，因此期望α在高溫下比低溫的情況大，進一步減小電晶體BLCLAMP的閘極電壓。作為一實施例，快閃記憶體100搭載溫度感測器，控制器150可在溫度感測器的檢測溫度超過閾值的情況下選擇α1，在溫度感測器的檢測溫度為閾值以下的情況下選擇α2（α1＞α2），根據動作溫度來變更電晶體BLCLAMP的閘極電壓。例如，α1、α2可保持於儲存動作條件等的熔絲記憶體中。
控制器150在將電晶體BLCLAMP的閘極電壓降低至VCLMP1+Vth-α之後，待機一定時間（S140），再次判定鎖存器L1是否能夠進行重置（S120）。所述迴圈持續至判定為鎖存器L1能夠進行重置為止，在此期間，位元線的預充電電壓大致維持在一定準位。控制器150當判定為能夠進行鎖存器L1的重置時，使電晶體BLSe非導通而將選擇位元線從節點BLS分離，在結束選擇位元線的預充電之後，將鎖存器L1重置（S150）。鎖存器L1的重置是藉由使節點SLR1為L準位（GND）來進行。關於此詳細的動作將在後面敘述。
控制器150在鎖存器L1的重置後，進行NAND串的放電（S160），以感測選擇儲存單元的資料。即，將源極線側選擇電晶體導通而將NAND串連接於源極線，向選擇儲存單元的字元線施加讀出電壓，向非選擇儲存單元的字元線施加讀出通過電壓。同時，為了感測，將電晶體BLCLAMP的閘極電壓設為VCLMP2+Vth，將VCLMP2設為讀出電壓（處於VCLMP1＞VCLMP2的關係）。在經過放電時間後，使電晶體BLPRE非導通，使電晶體BLSe、電晶體BLCN導通，進而使源極線側選擇電晶體非導通。由此，在選擇儲存單元導通的情況下，選擇位元線的電荷向源極線放電，在讀出節點SNS保持比讀出電壓VCLMP2低的電壓，另一方面，在選擇儲存單元非導通的情況下，位元線的電荷幾乎不變化，而維持比讀出電壓VCLMP2高的電壓，因此在讀出節點SNS保持Vdd。
如圖4的（B）所示，在以低速頻率的外部時脈訊號ExCLK進行連續讀出的情況下，即便超過了最佳的預充電時間T PR_NORMAL，選擇位元線的預充電電壓V PR_ADD也與最佳的預充電電壓V PR_NORMAL大致相等，因此可在將選擇位元線的電荷放電時使選擇位元線的電位充分地降低至比VCLMP2低的電壓。
接著，控制器150使電晶體BLCD1導通，並將讀出節點SNS的電荷傳送至鎖存器L1的節點SLR1（S170）。若所傳送的電荷為閾值以上，則鎖存器L1判定為資料“1”，若小於閾值，則鎖存器L1判定為資料“0”，並保持所述資料。即便在位元線的預充電時間延長的情況下，在讀出節點SNS也保持準確的電荷，因此鎖存器L1可準確地判定選擇儲存單元的資料。
接著，參照圖11的時序圖對位元線的預充電後的鎖存器L1的重置動作進行說明。在位元線的預充電後，進行鎖存器L1的重置。在重置期間中，電晶體BLPRE、電晶體BLCN、電晶體BLCLAMP為導通狀態。在時刻t1，使電晶體BLSe非導通，偶數位元線GBLe自頁緩衝器/讀出電路170電分離。接著，在時刻t2，電壓供給節點V1轉變為GND。由此，讀出節點SNS自供給電壓Vdd下降為GND準位，節點TOBL及節點BLS自鉗位電壓VCLMP1下降為GND準位。
接著，在時刻t3，用於將鎖存器L1重置的鎖存致能訊號LAT1自H準位轉變為L準位，鎖存器L1置於能夠重置的狀態。接著，在時刻t4，使電晶體EQ導通一定期間，使節點SLR1、節點SLS1在相同電位短路之後，在時刻t5，使電晶體BLCD1導通一定期間。由此，節點SLR1的電荷經由讀出節點SNS放電至電壓供給節點V1的GND，鎖存器L1的重置完成。
在鎖存器L1的重置後，進行讀出節點SNS等的恢復。即，對讀出節點SNS、節點TOBL、節點BLS進行再充電，使這些節點的電壓恢復至鎖存器L1的重置前的預充電狀態。在時刻t6，電壓供給節點V1自GND轉變為供給電壓Vdd。由此，讀出節點SNS再次充電為Vdd，節點TOBL及節點BLS再次充電為鉗位電壓VCLMP1。接著，在時刻t7，使電晶體BLSe導通，偶數位元線GBLe電連接於頁緩衝器/讀出電路170。在鎖存器L1的重置後，進行NAND串的放電。
接著，對本發明的其他實施例進行說明。在所述實施例中，例示了在位元線的預充電後將鎖存器L1重置的連續讀出時的預充電動作，但本發明除此以外也可適用於通常的頁讀出時的預充電動作。例如，在快閃記憶體的動作分析中測定位元線的預充電電壓時，若暫時停止讀出順序，則持續在電晶體BLCLAMP的導通狀態，位元線的預充電時間超過最佳的預充電時間T PR_NORMAL。
控制器150在超過預充電時間T PR_NORMAL的情況下，與之前的實施例同樣地，將電晶體BLCLAMP的閘極電壓從VCLMP1+Vth降低至VCLMP1+Vth-α，防止位元線的預充電電壓從最佳的預充電電壓V PR_NORMAL上升。由此，以使大致不產生所測定的預充電電壓與實際的預充電電壓的差，可進行準確的動作分析。
對本發明的優選的實施方式進行了詳述，但本發明並不限定於特定的實施方式，能夠在權利要求書所記載的本發明的主旨的範圍內進行各種變形及變更。
10、110:儲存單元陣列 20、170:頁緩衝器/讀出電路 30、32:資料傳送電路 40、130:錯誤檢測糾正電路（ECC電路） 50:輸入輸出電路 100:快閃記憶體 120:輸入輸出電路 140:位址暫存器 150:控制器 160:字元線選擇電路 180:行選擇電路 190:內部電壓產生電路 200:位元線選擇電路 210:判定電路 Ax:列位址資訊 Ay:行位址資訊 BLCD1、BLCD2、BLCLAMP、BLCN、BLPRE、BLSe、BLSo、CACHE、DTG、EQ、REG、RESET2、VG、YBLe、YBLo:電晶體 BLS、SLR1、SLR2、SLS1、SLS2、SNS、TOBL:節點 C0、C1:快取記憶體 DL、/DL:資料線 ExCLK:外部時脈訊號 GBL:選擇位元線 GBLe:偶數位元線 GBLo:奇數位元線 GND:接地準位 L1、L2:鎖存器 LAT1:鎖存致能訊號 P0、P1、P2:頁 S10、S12、S14、S16、S18、S20、S22、S24、S26、S28、S100、S110、S120、S130、S140、S150、S170:步驟 SA:差動讀出放大器 SL:源極線 T PR、T PR_ADD、T PR_NORMAL:預充電時間 t1、t2、t3、t4、t5、t6、t7:時刻 V1、V2:電壓供給節點 VCLMP1:鉗位電壓（電壓） VCLMP1+Vth:第一電壓（電壓） VCLMP1+Vth-α:第二電壓 VCLMP2:讀出電壓 Vdd:供給電壓 Vers:擦除電壓 VIRPWR:虛擬電源 Vpass:通過電壓（電壓） Vpgm:編程電壓（寫入電壓） Vread:讀出通過電壓 V PR_ADD、V PR_NORMAL:預充電電壓
圖1是表示現有的NAND型快閃記憶體的概略結構圖。 圖2是在以往的NAND型快閃記憶體中進行頁的連續讀出時的時序圖。 圖3的（A）、圖3的（B）是說明現有的NAND型快閃記憶體的讀出動作的流程。 圖4的（A）是以高速頻率進行連續讀出時的時序圖，圖4的（B）是以低速頻率進行連續讀出時的時序圖。 圖5的（A）、圖5的（B）是預充電電壓的轉變波形的例示。 圖6是表示本發明的實施例的NAND型快閃記憶體的結構的方塊圖。 圖7是表示本發明的實施例的快閃記憶體的位元線選擇電路的結構的圖。 圖8是表示本發明的實施例的快閃記憶體的頁緩衝器/讀出電路的結構的圖。 圖9是說明本發明的實施例的位元線的預充電動作的流程。 圖10是基於本發明的實施例的預充電電壓的轉變波形。 圖11是表示本發明的實施例的快閃記憶體中的鎖存電路的重置動作的時序圖。
S100、S110、S120、S130、S140、S150、S170:步驟

Claims (16)

  1. 一種連續讀出方法，是反及型快閃記憶體的連續讀出方法，包括以下步驟： 向與位元線連接的電晶體的閘極施加第一電壓，經由所述電晶體向位元線供給電壓而開始位元線的預充電；以及 在由施加所述第一電壓引起的預充電時間經過了一定時間時，向所述電晶體的閘極施加比所述第一電壓低的第二電壓。
  2. 如請求項1所述的連續讀出方法，其中，所述第二電壓為使預充電至位元線的電壓限制在一定範圍的電壓準位。
  3. 如請求項1所述的連續讀出方法，其中，所述第二電壓為使被預充電的位元線不會成為浮動狀態的電壓準位。
  4. 如請求項1所述的連續讀出方法，其中，所述一定時間是比所述預充電時間短的時間，所述預充電時間藉由所述第一電壓的供給來生成位元線中所設計的最佳預充電電壓。
  5. 如請求項1所述的連續讀出方法，其中，施加所述第二電壓的步驟在接收讀出節點的電荷的鎖存電路無法進行初始化時施加所述第二電壓，直至能夠進行所述鎖存電路的初始化為止，所述一定時間是基於判定是否能夠進行所述鎖存電路的初始化所需要的時間來決定。
  6. 如請求項1所述的連續讀出方法，其中，所述連續讀出方法還包括在位元線的預充電後將所述鎖存電路初始化的步驟。
  7. 如請求項1所述的連續讀出方法，其中，各所述步驟是在頁的連續讀出中實施，所述頁的連續讀出包括：將從儲存單元陣列的選擇頁讀出的資料保持於所述鎖存電路中，將保持於所述鎖存電路中的資料傳送至其他鎖存電路之後，將從下一選擇頁讀出的資料保持於所述鎖存電路中； 與外部時脈訊號同步地將保持於所述其他鎖存電路中的資料連續地輸出至外部；以及 對保持於所述其他鎖存電路中的資料進行錯誤檢測與糾正。
  8. 一種半導體裝置，包括： 反及型的儲存單元陣列； 讀出部件，從所述儲存單元陣列的選擇頁讀出資料；以及 輸出部件，將由所述讀出部件讀出的資料輸出至外部， 所述讀出部件包括經由位元線連接於儲存單元陣列的頁緩衝器/讀出電路， 所述頁緩衝器/讀出電路包括用於向位元線供給預充電電壓的電晶體， 所述頁緩衝器/讀出電路在進行位元線的預充電時，向所述電晶體的閘極施加第一電壓而開始預充電，在預充電時間經過了一定時間時，向所述電晶體的閘極施加比所述第一電壓低的第二電壓。
  9. 如請求項8所述的半導體裝置，其中，所述第二電壓為使位元線的被預充電的電壓限制在一定範圍的電壓準位。
  10. 如請求項8所述的半導體裝置，其中，所述第二電壓為使被預充電的位元線不會成為浮動狀態的電壓準位。
  11. 如請求項8所述的半導體裝置，其中，所述一定時間是比所述預充電時間短的時間，所述預充電時間藉由所述第一電壓的供給來生成位元線中所設計的最佳預充電電壓。
  12. 如請求項8所述的半導體裝置，其中，所述頁緩衝器/讀出電路在接收讀出節點的電荷的鎖存電路無法進行初始化時施加所述第二電壓，所述第二電壓的施加持續至能夠進行所述鎖存電路的初始化為止，所述一定時間是基於判定是否能夠進行所述鎖存電路的初始化所需要的時間來決定。
  13. 如請求項8所述的半導體裝置，其中，所述讀出部件還包括在位元線的預充電後將所述鎖存電路初始化。
  14. 如請求項8所述的半導體裝置，其中，所述讀出部件進行頁的連續讀出。
  15. 如請求項8所述的半導體裝置，其中，所述頁緩衝器/讀出電路還包括接收所述鎖存電路中所保持的資料的其他鎖存電路， 所述讀出部件在進行連續讀出時，在輸出所述其他鎖存電路的資料的期間，使所述鎖存電路保持從儲存單元陣列的下一選擇頁讀出的資料。
  16. 如請求項8所述的半導體裝置，其中，所述半導體裝置還包括進行資料的錯誤檢測與糾正的錯誤檢測糾正電路， 所述讀出部件在進行連續讀出時，在保持於所述其他鎖存電路的第一部分中的資料由所述錯誤檢測糾正電路進行錯誤檢測糾正處理的期間，輸出所述其他鎖存電路的第二部分中所保持的經錯誤檢測糾正處理的資料。
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