JP2022152026A - 半導体装置 - Google Patents

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Abstract

【課題】 プリチャージ時間の増加によるプリチャージ電圧の変動を抑制する読出し方法を提供する。【解決手段】 本発明のＮＡＮＤ型フラッシュメモリの読出し方法は、ビット線に接続されたトランジスタＢＬＣＬＡＭＰのゲートに第１の電圧（ＶＣＬＭＰ１＋Ｖｔｈ）を印加し、当該トランジスタＢＬＣＬＡＭＰを介してビット線に電圧を供給してビット線のプリチャージを開始するステップと、第１の電圧の印加によるプリチャージ時間が一定時間を経過したとき、トランジスタＢＬＣＬＡＭＰのゲートに第１の電圧よりも低い第２の電圧（ＶＣＬＭＰ１＋Ｖｔｈ－α）を印加するステップとを含む。【選択図】 図９

Description

本発明は、ＮＡＮＤ型フラッシュメモリ等を含む半導体装置に関し、特にフラッシュメモリの読出しに関する。
ＮＡＮＤ型のフラッシュメモリには、外部からのコマンドに応答して複数のページを連続で読み出す連続読出し機能（バースト読出し機能）が搭載されている。ページバッファ／センス回路は、例えば２つのラッチを含み、連続読出し動作が行われるとき、一方のラッチにアレイから読み出されたデータを保持する間に、他方のラッチに保持されたデータの出力を可能にしている（例えば、特許文献１、２等）。特許文献３は、連続読出しのさらなる高速化を図る読出し方法を開示している。
特許５３２３１７０号公報 特許５６６７１４３号公報 特許６７４４９５０号公報
図１に、オンチップＥＣＣ機能を搭載したＮＡＮＤ型フラッシュメモリの概略構成を示す。フラッシュメモリは、ＮＡＮＤストリングを含むメモリセルアレイ１０と、ページバッファ／センス回路２０と、データ転送回路３０、３２と、誤り検出訂正回路（以下、ＥＣＣ回路）４０と、入出力回路５０とを含む。ページバッファ／センス回路２０は、読出しデータや入力データを保持する２つのラッチＬ１、Ｌ２（１つのラッチは、例えば４ＫＢ）を含み、ラッチＬ１、Ｌ２は、それぞれキャッシュＣ０とキャッシュＣ１（１つのキャッシュは、例えば２ＫＢ）とを含む。データ転送回路３０、３２は、ページバッファ／センス回路２０とＥＣＣ回路および入出力回路５０との間で、キャッシュ単位の双方向のデータ転送を可能にする
図２に、特許文献３に開示された複数ページの連続読出しを行うときのタイミングチャートを示す。メモリセルアレイ１０から読み出されたページＰ０のデータがラッチＬ１のキャッシュＣ０、Ｃ１に保持され（Ｐ０Ｃ０、Ｐ０Ｃ１）、次に、ラッチＬ１に保持されたページＰ０のデータがラッチＬ２のキャッシュＣ０、Ｃ１に転送され、キャッシュＣ０、Ｃ１のデータがＥＣＣ回路４０によりＥＣＣデコードされ、誤りが検出された場合には、ラッチＬ２のキャッシュＣ０、Ｃ１のデータが訂正される。
次のページＰ１のデータがラッチＬ１のキャッシュＣ０、Ｃ１に読み出され、この間、ラッチＬ２のキャッシュＣ０のデータが入出力回路５０によって外部クロック信号ＥｘＣＬＫに同期して出力される。次に、ラッチＬ２のキャッシュＣ１のデータが入出力回路５０から外部クロック信号ＥｘＣＬＫに同期して出力され、この間、ラッチＬ１の第１のキャッシュＣ０のページＰ１のデータがラッチＬ２に転送され、かつＥＣＣ回路４０によりＥＣＣ処理が行われる。次に、ラッチＬ１のキャッシュＣ１のデータがラッチＬ２に転送され、ラッチＬ２のキャッシュＣ０のデータが入出力回路５０から出力される間に、ラッチＬ２のキャッシュＣ１のデータがＥＣＣ処理され、次いで、ラッチＬ２のキャッシュＣ１のデータが入出力回路５０から出力される間に、次のページＰ２のデータがラッチＬ１のキャッシュＣ０、Ｃ１に読み出され、かつキャッシュＣ０のデータがラッチＬ２に転送され、ＥＣＣ処理される。
図３（Ａ）は、ＮＡＮＤ型フラッシュメモリの通常のページ読出しの動作フローである。読出し動作が開始されると、先ず、ビット線のプリチャージを行う前にラッチＬ１がリセットされる（Ｓ１０）。ラッチＬ１のリセットは、センスノードからの電荷を正確に受け取るためである。次に、ビット線のプリチャージが開始される（Ｓ１２）。ビット線のプリチャージは、クランプ用トランジスタから電圧を供給することにより行われる。クランプ用トランジスタのゲートには、ＶＣＬＭＰ１＋Ｖｔｈ（Ｖｔｈは、トランジスタの閾値）が印加され、ビット線には、電圧ＶＣＬＭＰ１が供給される。クランプ用トランジスタは、プリチャージ時間ＴＰＲの期間中オンされ、その後オフされる（Ｓ１４）。ビット線のプリチャージ後、選択メモリセルのセンシングのためにＮＡＮＤストリングのディスチャージを行い（Ｓ１６）、その後、センスノードの電荷をラッチＬ１に転送する（Ｓ１８）。
特許文献３は、外部クロック信号ＥｘＣＬＫの周波数を最大化して高速読出しを実現するため、アレイの読出し開始タイミングを、ラッチＬ１からラッチＬ２へのデータ転送の終了時ではなく、それよりも早いラッチＬ１のキャッシュＣ０のデータをラッチＬ２に転送する時点に変更している。しかし、アレイの読出し開始タイミングを早くすると、ラッチＬ１をリセットするための時間を十分に確保できなくなるおそれがある。そこで、本発明者は、先の出願（特願２０２０－０７４５０３号）においてビット線のプリチャージ後にラッチＬ１をリセットする方法を開示している。この動作フローを図３（Ｂ）に示す。ビット線のプリチャージを開始し（Ｓ２０）、プリチャージ時間ＴＰＲを待ってプリチャージを完了し（Ｓ２２）。その後、ラッチＬ１をリセットし（Ｓ２４）、ＮＡＮＤストリングをディスチャージし（Ｓ２６）、センスノードの電荷をラッチＬ１へ転送（Ｓ２８）する。
上記の連続読出しにおいて、外部クロック信号ＥｘＣＬＫの周波数が下限値よりも小さくなると、プリチャージ時間ＴＰＲが決められた時間よりも長くなり、ビット線のプリチャージ電圧が設計した最適レベルよりも高くなり、読出しデータの誤判定を生じさせるおそれがある。
図４（Ａ）は、高速周波数で連続読出しを行ったときのタイミングチャート、図４（Ｂ）は、低速周波数で連続読出しを行ったときのタイミングチャートである。図中、”Ｐｒｅｃｈａｒｇｅ”は、選択ビット線ＧＢＬ（例えば、偶数ビット線）へのプリチャージを示し、“Ｌ１ ＳＥＴ Ｌ”は、ラッチＬ１の初期化を示し、“Ｄｉｓｃｈａｒｇｅ”は、ソース線側選択トランジスタ導通してＮＡＮＤストリングをソース線に接続し、選択メモリセルに読出し電圧を印加し、非選択メモリセルに読出しパス電圧を印加するシーケンスを示し、“ＳＮＳ ｔｏ Ｌ１”は、センスノードの電荷をラッチＬ１へ転送することを示す。ＴＰＲ＿ＮＯＲＭＡＬは、通常の読出し時または高速周波数の連続読出し時のプリチャージ時間、ＴＰＲ＿ＡＤＤは、低速周波数の連続読出し時の超過したプリチャージ時間である。
図５（Ａ）に、プリチャージ電圧の波形を示す。縦軸は電圧、横軸は時間である。同図に示すように、ビット線に電圧ＶＣＬＭＰ１を供給した場合、ビット線のプリチャージ電圧が飽和し一定になるには、ある程度の長い時間を要する。これは、ビット線の容量に対して、クランプ用トランジスタからビット線に供給する電流量が小さいためである。このため、ビット線のプリチャージ電圧は、プリチャージ時間を規定することによってそのレベルが設定される。
図５（Ｂ）は、図５（Ａ）のＡ部の拡大図である。通常のプリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬで終了したときのプリチャージ電圧は、ＶＰＲ＿ＮＯＲＭＡＬであり、プリチャージ電圧ＶＰＲ＿ＮＯＲＭＡＬは、予め設計された最適な電圧である。一方、図４（Ｂ）に示すように低速周波数で読出しを行った場合、プリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬ＋ＴＰＲ＿ＡＤＤは、通常のプリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬよりも長くなり、このときのプリチャージ電圧は、ＶＰＲ＿ＡＤＤであり、ＶＰＲ＿ＮＯＲＭＡＬ＜ＶＰＲ＿ＡＤＤとなる。プリチャージ電圧ＶＰＲ＿ＡＤＤが最適なプリチャージ電圧ＶＰＲ＿ＮＯＲＭＡＬよりも必要以上に大きくなると、ＮＡＮＤストリングのディスチャージにおいて、選択メモリセルが導通してもビット線の電位が十分に下がらず、センスノードに想定よりも大きな電荷が保持され、ラッチＬ１で読出しデータを誤判定するおそれがある。
ビット線のプリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬの超過またへ延長は、上記の連続読出し以外にも、図３（Ａ）に示すような通常のページ読出しにおいても生じ得る。例えば、フラッシュメモリの動作解析においてビット線のプリチャージ電圧を測定するとき、読出しシーケンスを一時的に停止すると、クランプ用トランジスタのオン状態が継続し、その結果、ビット線のプリチャージ電圧が上昇してしまう。そうすると、測定したプリチャージ電圧と実際のプリチャージ電圧との間に差が生じてしまい、正確な動作解析を行うことができなくなってしまう。
本発明は、このような従来の課題を解決し、プリチャージ時間の増加によるプリチャージ電圧の変動を抑制する半導体装置および読出し方法を提供することを目的とする。
本発明に係るＮＡＮＤ型フラッシュメモリの読出し方法は、ビット線に接続されたトランジスタのゲートに第１の電圧を印加し、当該トランジスタを介してビット線に電圧を供給してビット線のプリチャージを開始するステップと、前記第1の電圧の印加によるプリチャージ時間が一定時間を経過したとき、前記トランジスタのゲートに前記第１の電圧よりも低い第２の電圧を印加するステップとを含む。
ある実施態様では、前記第２の電圧は、ビット線にプリチャージされた電圧が一定範囲に収まる電圧レベルである。ある実施態様では、前記第２の電圧は、プリチャージされたビット線がフローティング状態にならない電圧レベルである。ある実施態様では、前記一定時間は、前記第１の電圧の供給によりビット線に設計された最適のプリチャージ電圧を生成するためのプリチャージ時間よりも短い時間である。ある実施態様では、前記第２の電圧を印加するステップは、センスノードの電荷を受け取るラッチ回路が初期化できないとき前記第２の電圧を印加する。ある実施態様では、前記第２の電圧を印加するステップは、前記ラッチ回路の初期化が可能になるまで継続される。ある実施態様では、前記一定時間は、前記ラッチ回路の初期化が可能か否かの判定に要する時間に基づき決定される。ある実施態様では、読み出し方法はさらに、ビット線のプリチャージ後に、前記ラッチ回路を初期化するステップを含む。ある実施態様では、前記各ステップは、ページの連続読出しにおいて実施される。ある実施態様では、前記ページの連続読出しは、メモリセルアレイの選択ページから読み出されたデータを前記ラッチ回路に保持し、前記ラッチ回路に保持したデータを別のラッチ回路に転送した後、次の選択ページから読み出されたデータを前記ラッチ回路に保持すること、前記別のラッチ回路に保持したデータを、外部クロック信号に同期して連続的に外部に出力すること、前記別のラッチ回路に保持されたデータを誤り検出・訂正することを含む。
本発明に係る半導体装置は、ＮＡＮＤ型のメモリセルアレイと、前記メモリセルアレイの選択ページからデータを読み出す読出し手段と、前記読出し手段によって読み出されたデータを外部に出力する出力手段とを含み、前記読出し手段は、ビット線を介してメモリセルアレイに接続されたページバッファ／センス回路を含み、前記ページバッファ／センス回路は、ビット線にプリチャージ電圧を供給するためのトランジスタを含み、前記ページバッファ／センス回路は、ビット線のプリチャージを行うとき、前記トランジスタのゲートに第１の電圧を印加してプリチャージを開始し、プリチャージ時間が一定時間を経過したとき、前記トランジスタのゲートに前記第１の電圧よりも低い第２の電圧を印加する。
ある実施態様では、前記第２の電圧は、ビット線のプリチャージされた電圧が一定範囲に収まる電圧レベルである。ある実施態様では、前記第２の電圧は、プリチャージされたビット線がフローティング状態にならない電圧レベルである。ある実施態様では、前記一定時間は、前記第１の電圧の供給によりビット線に設計された最適のプリチャージ電圧を生成するためのプリチャージ時間よりも短い時間である。ある実施態様では、前記ページバッファ／センス回路は、センスノードの電荷を受け取るラッチ回路が初期化できないとき前記第２の電圧を印加し、第２の電圧の印加は、前記ラッチ回路の初期化が可能になるまで継続される。ある実施態様では、前記一定時間は、前記ラッチ回路の初期化が可能か否かの判定に要する時間に基づき決定される。ある実施態様では、前記読出し手段はさらに、ビット線のプリチャージ後に、前記ラッチ回路を初期化する。ある実施態様では、前記読出し手段は、ページの連続読出しを行う。ある実施態様では、前記ページバッファ／センス回路さらに、前記ラッチ回路に保持されたデータを受け取る別のラッチ回路を含み、前記読出し手段は、連続読出しを行うとき、前記別のラッチ回路のデータが出力される間にメモリセルアレイの次の選択ページから読み出されたデータを前記ラッチ回路に保持させる。ある実施態様では、半導体装置はさらに、データの誤り検出・訂正を行うＥＣＣ回路を含み、前記読出し手段は、連続読出しを行うとき、前記別のラッチ回路の第１の部分に保持されたデータが前記ＥＣＣ回路によりＥＣＣ処理されている間に、前記別のラッチ回路の第２の部分に保持されたＥＣＣ処理されたデータを出力させる。
本発明によれば、ビット線のプリチャージ時間が一定時間を経過した場合には、ビット線に電圧を供給するトランジスタのゲート電圧を下げるようにしたので、プリチャージ時間が長くなったとしても、ビット線のプリチャージ電圧を一定範囲内に収めることができ、読出しデータの誤判定を防止することができる。
従来のＮＡＮＤ型フラッシュメモリの概略構成を示す図である。 従来のＮＡＮＤ型フラッシュメモリにおいてページの連続読出しを行うときのタイミングチャートである。 従来のＮＡＮＤ型フラッシュメモリの読出し動作を説明するフローである。 図４（Ａ）は、高速周波数で連続読出しを行ったときのタイミングチャート、図４（Ｂ）は、低速周波数で連続読出しを行ったときのタイミングチャートである。 プリチャージ電圧の遷移波形の例示である。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示すブロック図である。 本発明の実施例に係るフラッシュメモリのビット線選択回路の構成を示す図である。 本発明の実施例に係るフラッシュメモリのページバッファ／センス回路の構成を示す図である。 本発明の実施例に係るビット線のプリチャージ動作を説明するフローである。 本発明の実施例によるプリチャージ電圧の遷移波形である。 本発明の実施例に係るフラッシュメモリにおけるラッチ回路のリセット動作を示すタイミングチャートである。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ＡＳＩＣ、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。以下の説明では、ＮＡＮＤ型フラッシュメモリを例示する。１つの実施態様では、ＮＡＮＤ型フラッシュメモリは、ＮＯＲ型フラッシュメモリとの互換性を図るため、ＳＰＩ（Serial Peripheral Interface）を搭載し、外部クロック信号に同期した複数のページの連続読出しを可能にする。
図６は、本発明の実施例に係るＮＡＮＤ型フラッシュメモリの構成を示す図である。本実施例に係るフラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリアレイ１１０と、外部入出力端子に接続され、かつ外部クロック信号ＥｘＣＬＫに応答して読出しデータを外部に出力したり、外部から入力されるデータを取り込む入出力回路１２０と、プログラムすべきデータの符号生成や読み出されたデータの誤り検出・訂正を行うＥＣＣ回路１３０と、入出力回路１２０を介してアドレスデータを受け取るアドレスレジスタ１４０と、入出力回路１２０を介して受け取ったコマンドデータや端子に印加された制御信号に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１４０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択やワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへプログラムするデータを保持するページバッファ／センス回路１７０と、アドレスレジスタ１４０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１７０内の列の選択等を行う列選択回路１８０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１９０とを含んで構成される。
メモリアレイ１１０は、例えば、列方向に配置されたｍ個のメモリブロックＢＬＫを有し、１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングが複数形成される。１つのＮＡＮＤストリングは、直列に接続された複数のメモリセルと、ビット線側選択トランジスタと、ソース線側選択トランジスタとを含む。ビット線側選択トランジスタのドレインは、対応する１つのビット線に接続され、ソース線側選択トランジスタのソースは、共通のソース線に接続される。メモリセルのコントロールゲートは、ワード線に接続され、ビット線側選択トランジスタおよびソース線側選択トランジスタの各ゲートは、選択ゲート線にそれぞれ接続される。ワード線選択回路１６０は、行アドレスＡｘに基づき選択ゲート線を介してビット線側選択トランジスタ、ソース線側選択トランジスタを駆動し、ブロックやワードを選択する。ＮＡＮＤストリングは、基板表面上に２次元的に形成されてもよいし、基板表面上に３次元的に形成されてもよい。また、メモリセルは、１ビット（２値データ）を記憶するＳＬＣタイプでもよいし、多ビットを記憶するＭＬＣタイプであってもよい。
図７に、ビット線選択回路の構成を示す。同図は、１つの偶数ビット線ＧＢＬｅと１つの奇数ビット線ＧＢＬｏによって共有される１つのページバッファ／センス回路１７０に接続されたビット線選択回路２００を例示している。ビット線選択回路２００は、偶数ビット線ＧＢＬｅを選択するためのトランジスタＢＬＳｅ、奇数ビット線ＧＢＬｏを選択するためのトランジスタＢＬＳｏ、仮想電源ＶＩＲＰＷＲを偶数ビット線ＧＢＬｅに接続するためのトランジスタＹＢＬｅ、仮想電源ＶＩＲＰＷＲを奇数ビット線ＧＢＬｏに接続するためのトランジスタＹＢＬｏを含み、偶数ビット線ＧＢＬｅとソース線ＳＬとの間にＮＡＮＤストリングが接続され、奇数ビット線ＧＢＬｏとソース線ＳＬとの間にＮＡＮＤストリングが接続される。例えば、読出し動作では、偶数ビット線ＧＢＬｅが選択されるとき、奇数ビット線ＧＢＬｏが非選択され、奇数ビット線ＧＢＬｏが選択されるとき、偶数ビット線ＧＢＬｅが非選択される。非選択されたビット線は、仮想電源ＶＩＲＰＷＲを介してＧＮＤレベルに接続される。
図８に、ページバッファ／センス回路１７０の構成を示す。同図は、１つのページバッファ／センス回路を示している。便宜上、トランジスタのゲートに印加される信号がそのトランジスタを表すものとする。ページバッファ／センス回路１７０は、２つのラッチＬ１、Ｌ２を含み、ラッチＬ１とラッチＬ２との間には、転送ゲート（トランジスタＣＡＣＨＥ）が接続され、転送ゲートをオンすることでラッチＬ１からラッチＬ２、あるいはラッチＬ２からラッチＬ１への双方向のデータ転送が可能になる。
ラッチＬ１は、ノードＳＬＲ１がトランジスタＢＬＣＤ１およびトランジスタＤＴＧの共通Ｓ／Ｄに接続され、ノードＳＬＳ１が判定回路２１０に接続される。判定回路２１０は、例えば、プログラムベリファイや消去ベリファイの合否を判定する。トランジスタＤＴＧは、プログラムベリファイ等において、電圧供給ノードＶ２からノードＳＬＲ１をＶｄｄに選択的に充電し、あるいはノードＳＬＲ１を選択的にＧＮＤに放電するときに導通される。さらに、ラッチＬ１は、トランジスタＥＱによってノードＳＬＲ１、ＳＬＳ１の短絡が可能である。
ラッチＬ１のノードＳＬＲ１、ＳＬＳ１は、それぞれトランジスタＣＡＣＨＥを介してラッチＬ２のノードＳＬＳ２、ＳＬＲ２に接続される。ラッチＬ２のノードＳＬＲ２がトランジスタＢＬＣＤ２を介してセンスノードＳＮＳに接続され、ノードＳＬＳ２がトランジスタＲＥＳＥＴ２に接続される。トランジスタＲＥＳＥＴ２は、ラッチＬ２をリセットするときに導通される。また、ノードＳＬＳ２、ＳＬＲ２は、データラインＤＬ、／ＤＬを介して差動センスアンプＳＡに接続され、センスアンプＳＡの出力が入出力回路１２０に接続される。
電圧供給ノードＶ２とセンスノードＳＮＳとの間には、トランジスタＶＧおよびトランジスタＲＥＧが直列に接続され、トランジスタＶＧのゲートは、トランジスタＤＴＧのＳ／Ｄに接続される。電圧供給ノードＶ１は、トランジスタＢＬＰＲＥを介してセンスノードＳＮＳに接続される。電圧供給ノードＶ１は、後述するように、ビット線をプリチャージするとき内部供給電圧Ｖｄｄを供給し、ラッチＬ１をリセットするときＧＮＤ電位を供給する。センスノードＳＮＳとビット線選択回路２００のノードＢＬＳとの間には、トランジスタＢＬＣＮおよびトランジスタＢＬＣＬＡＭＰが直列に接続される。
ワード線選択回路１６０および列選択回路１８０は、行アドレスＡｘおよび列アドレスＡｙに従いページ内のデータの読出し開始位置を選択したり、あるいは行アドレスおよび列アドレスを用いることなくページの先頭位置からデータを自動的に読み出す。さらにワード線選択回路１６０および列選択回路１８０は、クロック信号に応答して行アドレスおよび列アドレスをインクリメントする行アドレスカウンタおよび列アドレスカウンタを含むことができる。
フラッシュメモリの読出し動作では、ビット線に或る正の電圧を印加し、選択ワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、ビット線側選択トランジスタ、ソース線側選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgm（１５～２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線側選択トランジスタをオンさせ、ソース線側選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線に供給する。消去動作では、ブロック内の選択ワード線に０Ｖを印加し、Ｐウエルに高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。
次に、本実施例のフラッシュメモリ１００のビット線のプリチャージ動作について説明する。図９は、プリチャージ後にラッチＬ１をリセットする場合のプリチャージ動作を説明するフローである。コントローラ１５０は、例えば、ページの連続読出し動作において次のページのアレイ読出しを行うとき、ページバッファ／センス回路１７０を介して先ずビット線のプリチャージを開始する（Ｓ１００）。
コントローラ１５０は、電圧供給ノードＶ１を供給電圧Ｖｄｄに切替え、トランジスタＢＬＰＲＥを導通させ、センスノードＳＮＳをＶｄｄレベルに充電する。次に、トランジスタＢＬＣＬＡＭＰのゲートに電圧ＶＣＬＭＰ１＋Ｖｔｈ（Ｖｔｈは、トランジスタＢＬＣＬＡＭＰの閾値）を印加し、ノードＴＯＢＬに電圧ＶＣＬＭＰ１を充電する。トランジスタＢＬＣＮは、ノードＴＯＢＬとノードＢＬＳとの間の電気的接続を行うものであり、トランジスタＢＬＣＮのゲートに供給電圧Ｖｄｄを印加し、トランジスタＢＬＣＮを導通させ、ノードＢＬＳを電圧ＶＣＬＭＰ１に充電する。なお、供給電圧Ｖｄｄ≧ＶＣＬＭＰ１の関係にある。また、トランジスタＢＬＣＤ１、ＢＬＣＤ２、トランジスタＲＥＧは非導通である。
コントローラ１５０はさらに、ビット線選択回路２００を介して選択ビット線をプリチャージする。ここでは、偶数ビット線ＧＢＬｅが選択されるものとし、トランジスタＢＬＳｅが導通され、ノードＢＬＳが偶数ビット線ＧＢＬｅに電気的に接続される。また、偶数ビット線ＧＢＬｅに接続されたＮＡＮＤストリングのビット線側選択トランジスタを導通させ、ソース線側選択トランジスタを非導通にし、選択ページおよび非選択ページにパス電圧を印加する。これにより、偶数ビット線ＧＢＬｅに電圧ＶＣＬＭＰ１が供給される（Ｓ１１０）。他方、非選択の奇数ビット線ＧＢＬｏは、トランジスタＹＢＬｏを介して仮想電源ＶＩＲＰＷＲのＧＮＤに電気的に接続される。
次に、選択ビット線への電圧ＶＣＬＭＰ１の供給を一定時間継続した後、コントローラ１５０は、ラッチＬ１のリセットが可能か否かを判定する（Ｓ１２０）。一定時間は、ビット線に設計された最適のプリチャージ電圧ＶＰＲ＿ＮＯＲＭＡＬを生成するためのプリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬよりも幾分短い時間である（図４、図５を参照）。ある態様では、一定時間は、ラッチＬ１の初期化が可能か否か判定するために必要な時間ＴＲＳＴを考慮して決定される。つまり、一定時間は、ＴＰＲ＿ＮＯＲＭＡＬ－ＴＲＳＴであり、そうすることで、一定時間経過したときにラッチＬ１のリセットが可能である場合には、プリチャージ時間は、最適なプリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬとなり、ビット線には最適なプリチャージ電圧ＶＰＲ＿ＮＯＲＭＡＬが生成される。例えば、最適なプリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬが約６ｕｓであるとき、ラッチＬ１の初期化が可能か判定に要する時間ＴＲＳＴが約０．２ｕｓであり、一定時間は、約５．８ｕｓである。コントローラ１５０は、例えば、読出し動作のタイミングを制御する内部クロック信号をカウントすることで一定時間を計測することができる。
ラッチＬ１がリセット可能か否かの判定方法は、特に限定されないが、例えば、ラッチＬ１のデータをラッチＬ２に転送するためのトランジスタＣＡＣＨＥがオンされた場合にラッチＬ１のリセットが可能と判定したり、あるいは、ラッチＬ１からラッチＬ２へのデータ転送が行われたことを示すフラグを参照してラッチＬ１のリセットが可能と判定する。この判定を行うことにより、ラッチＬ１に格納されたデータがラッチＬ２に転送する前にラッチＬ１が初期化され、データ破壊が発生するのを防ぐ。
コントローラ１５０は、ラッチＬ１のリセットが可能でないと判定した場合、つまり、ビット線のプリチャージ時間が最適なプリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬを超えると判定した場合（Ｓ１２０）、トランジスタＢＬＣＬＡＭＰのゲート電圧をＶＣＬＭＰ１＋Ｖｔｈ－αに下げる（Ｓ１３０）。これにより、ビット線には、ＶＣＬＭＰ１－αの電圧が供給され、ビット線のプリチャージ電圧が増加するのを抑制する。αが小さ過ぎればビット線のプリチャージ電圧が増加し、αが大きすぎればビット線のプリチャージ電圧が減少し、あるいはビット線がフローティング状態になってしまう。そこで、αの大きさは、電圧ＶＣＬＭＰ１の供給によってビット線に生成されたプリチャージ電圧が、最適なプリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬを超過しても一定範囲内に収まるように設定される。
図１０は、最適なαを設定したときのプリチャージ電圧の遷移を示す。最適なプリチャージ電圧ＶＰＲ＿ＮＯＲＭＡＬを得るための最適なプリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬを超過したプリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬ＋ＴＰＲ＿ＡＤＤで得られるプリチャージ電圧ＶＰＲ＿ＡＤＤは、概ね一定となるように、即ち、｜ＶＰＲ＿ＮＯＲＡＭＬ－ＶＰＲ＿ＡＤＤ｜＜一定範囲となるように、αが設定される。より好ましくは、ＶＰＲ＿ＮＯＲＡＭＬ≒ＶＰＲ＿ＡＤＤである。
また、ビット線のプリチャージ電圧は、フラッシュメモリ１００の動作温度にも依存する。動作温度が高い場合には、低温の場合よりもビット線のプリチャージ電圧の増加が大きくなるので、αは、低温の場合よりも高温で大きくし、トランジスタＢＬＣＬＡＭＰのゲート電圧をより小さくすることが望まれる。ある態様として、フラッシュメモリ１００は温度センサを搭載し、コントローラ１５０は、温度センサの検出温度が閾値を超える場合にはα１を選択し、閾値以下である場合にはα２を選択し（α１＞α２）、動作温度に応じてトランジスタＢＬＣＬＡＭＰのゲート電圧を変更するようにしてもよい。例えば、α１、α２は、動作条件などを格納するフューズメモリに保持させることができる。
コントローラ１５０は、トランジスタＢＬＣＬＡＭＰのゲート電圧をＶＣＬＭＰ１＋Ｖｔｈ－αに下げた後、一定時間待機し（Ｓ１４０）、再び、ラッチＬ１がリセット可能か否かを判定する（Ｓ１２０）。このループは、ラッチＬ１がリセット可能と判定されるまで継続され、その間、ビット線のプリチャージ電圧が概ね一定レベルに維持される。コントローラ１５０は、ラッチＬ１のリセットが可能と判定すると、トランジスタＢＬＳｅを非導通にして選択ビット線をノードＢＬＳから切り離し、選択ビット線のプリチャージを終了させた後、ラッチＬ１をリセットする（Ｓ１５０）。ラッチＬ１のリセットは、ノードＳＬＲ１をＬレベル（ＧＮＤ）することにより行われる。この詳細な動作については後述する。
コントローラ１５０は、ラッチＬ１のリセット後、選択メモリセルのデータをセンシングするためＮＡＮＤストリングのディスチャージを行う。つまり、ソース線側選択トランジスタを導通してＮＡＮＤストリングをソース線に接続し、選択メモリセルのワード線に読出し電圧を印加し、非選択メモリセルのワード線に読出しパス電圧を印加する。並行して、センスのために、トランジスタＢＬＣＬＡＭＰのゲート電圧をＶＣＬＭＰ２＋Ｖｔｈにし、ＶＣＬＭＰ２をセンス電圧とする（ＶＣＬＭＰ１＞ＶＣＬＭＰ２の関係にある）。ディスチャージ時間経過後、トランジスタＢＬＰＲＥを非導通にし、トランジスタＢＬＳe、トランジスタＢＬＣＮを導通させ、さらにソース線側選択トランジスタを非導通にする。これにより、選択メモリセルが導通した場合には、選択ビット線の電荷がソース線に放電され、センスノードＳＮＳにはセンス電圧ＶＣＬＭＰ２より低い電圧が保持され、他方、選択メモリセルが非導通の場合には、ビット線の電荷は殆ど変化せずセンス電圧ＶＣＬＭＰ２より高い電圧が維持されるため、センスノードＳＮＳには、Ｖｄｄが保持される。
図４（Ｂ）に示すように、低速周波数の外部クロック信号ＥｘＣＬＫで連続読出しを行った場合に最適なプリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬを超過したとしても、選択ビット線のプリチャージ電圧ＶＰＲ＿ＡＤＤは、最適なプリチャージ電圧ＶＰＲ＿ＮＯＲＡＭＬと概ね等しいため、選択ビット線の電荷を放電したとき選択ビット線の電位を十分にＶＣＬＭＰ２より低い電圧に低下させることができる。
次に、コントローラ１５０は、トランジスタＢＬＣＤ１を導通させ、センスノードＳＮＳの電荷をラッチＬ１のノードＳＬＲ１に転送する（Ｓ１７０）。ラッチＬ１は、転送された電荷が閾値以上であればデータ「１」、閾値未満であればデータ「０」と判定し、そのデータを保持する。センスノードＳＮＳには、ビット線のプリチャージ時間が延びた場合でも正確な電荷が保持されるため、ラッチＬ１は、選択メモリセルのデータを正確に判定することができる。
次に、ビット線のプリチャージ後のラッチＬ１のリセットの動作について図１１のタイミングチャートを参照して説明する。ビット線のプリチャージ後、ラッチＬ１のリセットが行われる。リセット期間中、トランジスタＢＬＰＲＥ、トランジスタＢＬＣＮ、トランジスタＢＬＣＬＡＭＰは導通状態である。時刻ｔ１で、トランジスタＢＬＳｅを非導通にし、偶数ビット線ＧＢＬｅがページバッファ／センス回路１７０から電気的に切り離される。次に、時刻ｔ２で、電圧供給ノードＶ１がＧＮＤに遷移される。これにより、センスノードＳＮＳが供給電圧ＶｄｄからＧＮＤレベルに降下し、ノードＴＯＢＬおよびノードＢＬＳがクランプ電圧ＶＣＬＭＰ１からＧＮＤレベルに降下する。
次に、時刻ｔ３で、ラッチＬ１をリセットするためのラッチイネーブル信号ＬＡＴ１がＨレベルからＬレベルに遷移され、ラッチＬ１がリセット可能な状態に置かれる。次に、時刻ｔ４で、トランジスタＥＱを一定期間導通させ、ノードＳＬＲ１、ＳＬＳ１を同電位に短絡した後、時刻ｔ５で、トランジスタＢＬＣＤ１を一定期間導通する。これにより、ノードＳＬＲ１の電荷がセンスノードＳＮＳを介して電圧供給ノードＶ１のＧＮＤに放電され、ラッチＬ１のリセットが完了する。
ラッチＬ１のリセット後、センスノードＳＮＳ等のリカバリーが行われる。すなわち、センスノードＳＮＳ、ノードＴＯＢＬ、ノードＢＬＳを再充電し、これらのノードの電圧をラッチＬ１のリセット前のプリチャージ状態に回復させる。時刻ｔ６で、電圧供給ノードＶ１がＧＮＤから供給電圧Ｖｄｄに遷移され、これによりセンスノードＳＮＳがＶｄｄに再充電され、ノードＴＯＢＬおよびノードＢＬＳがクランプ電圧ＶＣＬＭＰ１に再充電される。次に、時刻ｔ７で、トランジスタＢＬＳｅを導通し、偶数ビット線ＧＢＬｅがページバッファ／センス回路１７０に電気的に接続される。ラッチＬ１のリセット後に、ＮＡＮＤストリングのディスチャージが行われる。
次に、本発明の他の実施例について説明する。上記実施例では、ビット線のプリチャージ後にラッチＬ１をリセットする連続読出し時のプリチャージ動作を例示したが、本発明は、これ以外にも通常のページ読出し時のプリチャージ動作にも適用することができる。例えば、フラッシュメモリの動作解析においてビット線のプリチャージ電圧を測定するとき、読出しシーケンスを一時的に停止すると、トランジスタＢＬＣＬＡＭＰの導通状態に継続され、ビット線のプリチャージ時間が最適なプリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬを超過する。
コントローラ１５０は、プリチャージ時間ＴＰＲ＿ＮＯＲＭＡＬを超過する場合には、トランジスタＢＬＣＬＡＭＰのゲート電圧を、先の実施例と同様に、ＶＣＬＭＰ１＋ＶｔｈからＶＣＬＭＰ１＋Ｖｔｈ－αに下げ、ビット線のプリチャージ電圧が最適なプリチャージ電圧ＶＰＲ＿ＮＯＲＭＡＬから上昇するのを防ぐ。これにより、測定したプリチャージ電圧と実際のプリチャージ電圧との差が概ね生じないようにし、正確な動作解析を行うことができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：フラッシュメモリ １１０：メモリセルアレイ
１２０：入出力回路 １３０：ＥＣＣ回路
１４０：アドレスレジスタ １５０：コントローラ
１６０：ワード線選択回路 １７０：ページバッファ／センス回路
１８０：列選択回路 １９０：内部電圧発生回路
２００：ビット線選択回路

Claims (20)

  1. ＮＡＮＤ型フラッシュメモリの読出し方法であって、
    ビット線に接続されたトランジスタのゲートに第１の電圧を印加し、当該トランジスタを介してビット線に電圧を供給してビット線のプリチャージを開始するステップと、
    前記第1の電圧の印加によるプリチャージ時間が一定時間を経過したとき、前記トランジスタのゲートに前記第１の電圧よりも低い第２の電圧を印加するステップと、
    を含む読み出し方法。
  2. 前記第２の電圧は、ビット線にプリチャージされた電圧が一定範囲に収まる電圧レベルである、請求項１に記載の読み出し方法。
  3. 前記第２の電圧は、プリチャージされたビット線がフローティング状態にならない電圧レベルである、請求項１に記載の読み出し方法。
  4. 前記一定時間は、前記第１の電圧の供給によりビット線に設計された最適のプリチャージ電圧を生成するためのプリチャージ時間よりも短い時間である、請求項１に記載の読み出し方法。
  5. 前記第２の電圧を印加するステップは、センスノードの電荷を受け取るラッチ回路が初期化できないとき前記第２の電圧を印加する、請求項１に記載の読み出し方法。
  6. 前記第２の電圧を印加するステップは、前記ラッチ回路の初期化が可能になるまで継続される、請求項５に記載の読み出し方法。
  7. 前記一定時間は、前記ラッチ回路の初期化が可能か否かの判定に要する時間に基づき決定される、請求項５または６に記載の読出し方法。
  8. 読み出し方法はさらに、ビット線のプリチャージ後に、前記ラッチ回路を初期化するステップを含む、請求項５に記載の読み出し方法。
  9. 前記各ステップは、ページの連続読出しにおいて実施される、請求項１ないし８いずれか１つに記載の読出し方法。
  10. 前記ページの連続読出しは、メモリセルアレイの選択ページから読み出されたデータを前記ラッチ回路に保持し、前記ラッチ回路に保持したデータを別のラッチ回路に転送した後、次の選択ページから読み出されたデータを前記ラッチ回路に保持すること、
    前記別のラッチ回路に保持したデータを、外部クロック信号に同期して連続的に外部に出力すること、
    前記別のラッチ回路に保持されたデータを誤り検出・訂正することを含む、請求項９に記載の読出し方法。
  11. ＮＡＮＤ型のメモリセルアレイと、
    前記メモリセルアレイの選択ページからデータを読み出す読出し手段と、
    前記読出し手段によって読み出されたデータを外部に出力する出力手段とを含み、
    前記読出し手段は、ビット線を介してメモリセルアレイに接続されたページバッファ／センス回路を含み、
    前記ページバッファ／センス回路は、ビット線にプリチャージ電圧を供給するためのトランジスタを含み、
    前記ページバッファ／センス回路は、ビット線のプリチャージを行うとき、前記トランジスタのゲートに第１の電圧を印加してプリチャージを開始し、プリチャージ時間が一定時間を経過したとき、前記トランジスタのゲートに前記第１の電圧よりも低い第２の電圧を印加する、半導体装置。
  12. 前記第２の電圧は、ビット線のプリチャージされた電圧が一定範囲に収まる電圧レベルである、請求項１１に記載の半導体装置。
  13. 前記第２の電圧は、プリチャージされたビット線がフローティング状態にならない電圧レベルである、請求項１１に記載の半導体装置。
  14. 前記一定時間は、前記第１の電圧の供給によりビット線に設計された最適のプリチャージ電圧を生成するためのプリチャージ時間よりも短い時間である、請求項１１に記載の半導体装置。
  15. 前記ページバッファ／センス回路は、センスノードの電荷を受け取るラッチ回路が初期化できないとき前記第２の電圧を印加し、第２の電圧の印加は、前記ラッチ回路の初期化が可能になるまで継続される、請求項１１に記載の半導体装置。
  16. 前記一定時間は、前記ラッチ回路の初期化が可能か否かの判定に要する時間に基づき決定される、請求項１５に記載の半導体装置。
  17. 前記読出し手段はさらに、ビット線のプリチャージ後に、前記ラッチ回路を初期化する、請求項１５に記載の半導体装置。
  18. 前記読出し手段は、ページの連続読出しを行う、請求項１１ないし１７いずれか１つに記載の半導体装置。
  19. 前記ページバッファ／センス回路さらに、前記ラッチ回路に保持されたデータを受け取る別のラッチ回路を含み、
    前記読出し手段は、連続読出しを行うとき、前記別のラッチ回路のデータが出力される間にメモリセルアレイの次の選択ページから読み出されたデータを前記ラッチ回路に保持させる、請求項１８に記載の半導体装置。
  20. 半導体装置はさらに、データの誤り検出・訂正を行うＥＣＣ回路を含み、
    前記読出し手段は、連続読出しを行うとき、前記別のラッチ回路の第１の部分に保持されたデータが前記ＥＣＣ回路によりＥＣＣ処理されている間に、前記別のラッチ回路の第２の部分に保持されたＥＣＣ処理されたデータを出力させる、請求項１８に記載の半導体装置。
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