TWI744208B - 半導體裝置及讀出方法 - Google Patents

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Abstract

本發明提供一種半導體裝置，可進行高速讀出或高可靠性的讀出。本發明的反及型快閃記憶體的讀出方法包括：預充電步驟，通過電壓供給節點對感測節點進行預充電；放電步驟，為了進行規定的動作，將感測節點放電至電壓供給節點；再充電步驟，在規定的動作後，通過電壓供給節點對感測節點進行再充電；以及讀出步驟，對反及串進行放電，並對儲存單元進行感測。

Description

半導體裝置及讀出方法
本發明涉及一種包括反及（NAND）型快閃記憶體的半導體裝置，且特別涉及頁緩衝器/感測電路的感測節點的恢復方式。
在NAND型的快閃記憶體中，搭載有回應來自外部的命令而連續地讀出多頁的連續讀出功能（突發讀出功能（burst read function））。頁緩衝器（page buffer）/感測電路例如包括兩個鎖存器，在進行連續讀出動作時，在其中一個鎖存器中保持從陣列讀出的資料的期間，能夠輸出另一個鎖存器中所保持的資料（例如，日本專利5323170號公報、日本專利5667143號公報、美國專利申請US2014/0104947A1等）。
在NAND型快閃記憶體的讀出動作中，為了更準確地接收來自感測節點的電荷，頁緩衝器的鎖存器需要重置，重置是在位元線的預充電期間之前實施。特別是在連續讀出動作中，鎖存器的重置必須將鎖存器的資料傳送到另一個鎖存器，之後再讀取下一頁的位元線的預充電之前進行，若欲使連續讀出動作高速化，則可能無法充分地確保對鎖存器進行重置的時間。
為避免上述情況的發生，可考慮在位元線的預充電後且在NAND串的放電前進行鎖存器的重置。鎖存器的重置雖使鎖存器的節點電連接於接地（Ground，GND）電位準，但若將鎖存器的節點的放電路徑設為電壓供給節點，則不需要設置重置用的電晶體。然而，在上述情況下，在放電路徑上間隔存在感測節點，因此感測節點也同時放電至GND電位準。於是，必須在鎖存器的重置後使感測節點再次恢復為原始電壓。若感測節點的恢復較花費時間，則讀出時間會變長，進而使感測節點的電壓將用於NAND串的放電後的儲存單元的感測，因此需要更準確地復原原始電壓。
在位元線的遮罩讀出中，選擇偶數位元線或奇數位元線，對選擇位元線進行預充電，使未選擇位元線成為GND電位準，將未選擇位元線的電位放電至GND電位準的時間比將選擇位元線預充電至鉗位電壓的時間長。這是因為，將選擇位元線預充電至鉗位電壓時，通過選擇位元線與未選擇位元線的電容耦合，未選擇位元線的電位暫時上升，其後，進行向GND電位準的放電，並且RC時間常數大。為了避免讀出干擾（disturb），選擇位元線的NAND串的放電等待未選擇位元線的放電結束來進行。然而，在等待未選擇位元線的放電結束的期間內，選擇位元線的預充電的鉗位電壓逐漸增加，選擇位元線的電壓從鉗位電壓偏移。鉗位電壓的偏移會對儲存單元的感測精度帶來影響，因此應該盡可能避免此種情況。
因此，考慮在選擇位元線被預充電至鉗位電壓之後，從電壓供給節點遮斷選擇位元線，使得在未選擇位元線的放電結束的期間內，選擇位元線的電壓不會從鉗位電壓偏移。
作為從電壓供給節點遮斷選擇位元線的方法，能夠將連接於選擇位元線與電壓供給節點之間的電晶體BLPRE關斷，將電晶體BLPRE關斷的情況下，感測節點SNS成為浮動狀態。頁緩衝器/感測電路的佈局複雜，感測節點SNS可能受不預期雜訊的影響。因此，不優選使感測節點SNS成為浮動狀態，假設在感測節點的電荷放電至電壓供給節點，將感測節點固定為GND電位準的情況下，必須在未選擇位元線的放電完成後，使感測節點再次恢復為原始電壓。若感測節點的恢復時間花費較長，則讀出時間會變長，進而影響感測節點的電壓用於NAND串放電後的儲存單元的感測，因此需要更準確地復原原始電壓。
本發明鑒於此種現有的問題，其目的在於提供一種可進行高速讀出及高可靠性讀出的半導體裝置。
本發明的反及型快閃記憶體的讀出方法包括：第一步驟，通過來自電壓供給節點的電壓對感測節點進行預充電；第二步驟，為了進行規定的動作，將感測節點的電壓放電至電壓供給節點；第三步驟，在規定的動作後，通過來自電壓供給節點的電壓對感測節點進行再充電；以及第四步驟，在第三步驟後，對反及串進行放電，並進行儲存單元的感測。
在本發明的一實施方式中，規定的動作是頁緩衝器/感測電路的鎖存電路的重置。在本發明的一實施方式中，規定的動作包括在未選擇位元線的放電結束的期間內使選擇位元線成為浮動狀態的動作。在本發明的一實施方式中，第三步驟中的電壓供給節點的驅動能力與第一步驟中的電壓供給節點的驅動能力相比較結果為相等或比較大。在本發明的一實施方式中，第三步驟中的電壓供給節點的驅動能力階段性地變化。在本發明的一實施方式中，讀出方法還包括第五步驟，第五步驟在對感測節點進行再充電之後，將選擇位元線電連接於感測節點。
本發明的半導體裝置包括：反及型的儲存單元陣列；讀出部件，從儲存單元陣列的選擇頁讀出資料；以及輸出部件，將讀出部件讀出的資料輸出至外部，且讀出部件包括由位元線連接於儲存單元陣列的頁緩衝器/感測電路，讀出部件在通過來自電壓供給節點的電壓對感測節點進行預充電之後，在反及串的放電前，為了進行規定的動作而將感測節點的電壓放電至電壓供給節點，在規定的動作後，通過來自電壓供給節點的電壓對感測節點進行再充電。
在本發明的一實施方式中，規定的動作是頁緩衝器/感測電路的鎖存電路的重置。在本發明的一實施方式中，規定的動作包括在至未選擇位元線的放電結束的期間內使選擇位元線成為浮動狀態的動作。在本發明的一實施方式中，讀出部件包括連接於頁緩衝器/感測電路的位元線選擇電路，位元線選擇電路包括選擇偶數位元線的偶數選擇電晶體及選擇奇數位元線的奇數選擇電晶體，規定的動作使偶數選擇電晶體或奇數選擇電晶體非導通，使所選擇的偶數位元線或奇數位元線成為浮動狀態。在本發明的一實施方式中，讀出部件包括驅動電壓供給節點的驅動電路，驅動電路以與對位元線進行預充電時相等或比其高的驅動能力對感測節點進行再充電。在本發明的一實施方式中，驅動電路響應切換控制訊號將供給電壓或基準電位供給至電壓供給節點，進而驅動電路響應多個驅動訊號來改變電壓供給節點的供給電壓的驅動能力。在本發明的一實施方式中，頁緩衝器/感測電路包括：電壓供給節點、感測節點、鎖存電路、連接於電壓供給節點與感測節點之間的第一選擇電晶體、連接於感測節點與位元線之間的第二選擇電晶體以及連接於感測節點與鎖存電路之間的第三選擇電晶體，且讀出部件使第一選擇電晶體及第三選擇電晶體導通，使第二選擇電晶體非導通，將鎖存電路電連接於電壓供給節點的基準電位而對鎖存電路進行重置。在本發明的一實施方式中，頁緩衝器/感測電路包括：電壓供給節點、感測節點、鎖存電路、連接於電壓供給節點與感測節點之間的第一選擇電晶體、連接於感測節點與位元線之間的第二選擇電晶體以及連接於感測節點與鎖存電路之間的第三選擇電晶體，且讀出部件使第一選擇電晶體導通，使第二選擇電晶體及第三選擇電晶體非導通，將感測節點電連接於電壓供給節點的基準電位，而使選擇位元線成為浮動狀態。在本發明的一實施方式中，頁緩衝器/感測電路還包括接收鎖存電路中所保持的資料的其他鎖存電路，讀出部件在進行連續讀出時，在輸出其他鎖存電路的資料的期間，使鎖存電路保持從儲存單元陣列的下一選擇頁讀出的資料。
根據本發明，在位元線的預充電後恢復感測節點，因此可進行高速讀出及高可靠性的讀出動作。
本發明的半導體儲存裝置例如是NAND型快閃記憶體或者嵌入此種快閃記憶體的微處理器、微控制器、邏輯、專用積體電路（Application Specific Integrated Circuits，ASIC）、對圖像或聲音進行處理的處理器、對無線訊號等訊號進行處理的處理器等。在以下的說明中，例示NAND型快閃記憶體。在本發明的一實施方式中，為了實現與反或（NOR）型快閃記憶體的互換性，NAND型快閃記憶體搭載串列外設介面（Serial Peripheral Interface，SPI），而具有與外部時鐘訊號同步且連續地讀出多頁的功能。
圖1是表示本發明實施例的NAND型快閃記憶體的結構的圖。本實施例的快閃記憶體100包括如下構件而構成：儲存單元陣列110，呈矩陣狀地排列有多個儲存單元；輸入輸出電路120，連接於外部輸入輸出端子，且回應外部時鐘訊號ExCLK，並將讀出資料輸出至外部，或者從外部輸入資料；錯誤檢測校正（Error Checking and Correction，ECC）電路130，進行應編程的資料的符號生成或讀出的資料的錯誤檢測和校正；位址暫存器（address register）140，經由輸入輸出電路120接收位址資料（address data）；控制器（controller）150，基於經由輸入輸出電路120接收的命令資料或施加至端子的控制訊號來對各部進行控制；字元線（word line）選擇電路160，從位址暫存器140接收列位址資訊Ax，對列位址資訊Ax進行解碼（decode），並基於解碼結果來進行塊的選擇或字元線的選擇等；頁緩衝器/感測電路170，保持從由字元線選擇電路160所選擇的頁讀出資料，或者保持要編程至所選擇的頁的資料；行選擇電路180，從位址暫存器140接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於所述解碼結果來進行頁緩衝器/感測電路170內的行的選擇等；以及內部電壓產生電路190，生成資料的讀出、編程及抹除等所需的各種電壓（編程電壓Vpgm、通過（pass）電壓Vpass、讀出電壓Vread、抹除電壓Vers等）。
儲存單元陣列110例如具有沿行方向配置的m個儲存塊BLK（0）、BLK（1）、…、BLK（m-1）。如圖2所示，一個儲存塊包括多個NAND串，一個NAND串NU包括串聯連接的多個儲存單元MCi（例如，i＝0、1、…、31）、位元線側選擇電晶體TD、以及源極線側選擇電晶體TS。位元線側選擇電晶體TD的漏極連接於位元線GBL0～GBLn中所對應的一個位元線GBL，源極線側選擇電晶體TS的源極連接於共用的源極線SL。儲存單元MCi的控制柵極連接於字元線WLi，位元線側選擇電晶體TD及源極線側選擇電晶體TS的各柵極分別連接於選擇柵極線SGD、選擇柵極線SGS。字元線選擇電路160基於列位址資訊Ax經由選擇柵極線SGD、選擇柵極線SGS驅動位元線側選擇電晶體TD、源極線側選擇電晶體TS，來選擇塊或字元。
NAND串既可二維地形成於基板表面，也可從基板表面在垂直方向上三維地形成。另外，儲存單元既可儲存一個位元（bit）（二值資料）的單層單元（Single Level Cell，SLC）型，也可為儲存多個位元的多層單元（Multi Level Cell，MLC）型。
在圖3中示出位元線選擇電路的構成。圖3例示由一個偶數位元線GBLe及一個奇數位元線GBLo共有的一個頁緩衝器/感測電路170、以及與其連接的位元線選擇電路200。
位元線選擇電路200包括：用於選擇偶數位元線GBLe的電晶體BLSe、用於選擇奇數位元線GBLo的電晶體BLSo、用於將虛擬電源VIRPWR連接於偶數位元線GBLe的電晶體YBLe、用於將虛擬電源VIRPWR連接於奇數位元線GBLo的電晶體YBLo，在偶數位元線GBLe與源極線SL之間連接有NAND串，在奇數位元線GBLo與源極線SL之間連接有NAND串。例如，在讀出動作中，進行遮罩讀出，在選擇偶數位元線GBLe時，奇數位元線GBLo未被選擇，在選擇奇數位元線GBLo時，偶數位元線GBLe未被選擇。未被選擇的位元線經由虛擬電源VIRPWR連接於GND電位準。
在圖4的（A）中示出頁緩衝器/感測電路170的結構。圖4的（A）表示一個頁面緩衝器/感測電路。為了方便起見，設為施加至電晶體的柵極的訊號表示電晶體。頁緩衝器/感測電路170包括兩個鎖存器L1、L2，在鎖存器L1與鎖存器L2之間連接有傳送柵極（電晶體CACHE），通過將傳送柵極接通而能夠進行從鎖存器L1至鎖存器L2、或者從鎖存器L2至鎖存器L1的雙向的資料傳送。
鎖存器L1包括一對交叉耦合的反相器，鎖存器L1的節點SLR1連接於電晶體BLCD1與電晶體DTG的共用源汲/漏極（S/D），節點SLS1連接於判定電路210。判定電路210例如判定編程驗證（Program Verify）或抹除驗證是否合格。當在編程驗證等中，從電壓供給節點V2選擇性地將節點SLR1充電至Vdd，或者將節點SLR1選擇性地放電至GND時，電晶體DTG導通。進而鎖存器L1能夠通過電晶體EQ使節點SLR1、節點SLS1短路。
鎖存器L1的節點SLR1、節點SLS1分別經由電晶體CACHE連接於鎖存器L2的節點SLS2、節點SLR2。鎖存器L2的節點SLR2經由電晶體BLCD2連接於感測節點SNS，節點SLS2連接於電晶體RESET2。在對鎖存器L2進行重置時，電晶體RESET2導通。另外，節點SLS2、節點SLR2經由資料線DL、資料線/DL連接於差動感測放大器SA，差動感測放大器SA的輸出連接於輸入輸出電路120。
在電壓供給節點V2與感測節點SNS之間串聯並連接電晶體VG及電晶體REG，電晶體VG的柵極連接於電晶體DTG的S/D。電壓供給節點V1經由電晶體BLPRE連接於感測節點SNS。電壓供給節點V1對位元線進行預充電時供給內部供給電壓Vdd，對鎖存器L1進行重置時或使選擇位元線成為浮動狀態時供給GND電位。在感測節點SNS與位元線選擇電路200的節點BLS之間串聯並連接電晶體BLCN及電晶體BLCLAMP。
在圖4的（B）中示出構成鎖存器L1的一個反相器的電路結構。反相器包括串聯連接的四個電晶體，即P型電晶體PT1、P型電晶體PT2、N型電晶體NT1、N型電晶體NT2，對電晶體PT1、電晶體NT2的各柵極分別輸入鎖存致能訊號/LAT1、鎖存致能訊號LAT1，對電晶體PT2、電晶體NT1的共用柵極輸入節點SLS1/SLR1的電壓。在鎖存致能訊號LAT1為H電位準時，反相器能夠運行，在鎖存致能訊號LAT1為L電位準時，電晶體PT2、電晶體NT1成為從內部供給電壓Vdd及GND分離的三態狀態，從而能夠進行反相器的重置。鎖存器L1的重置是利用穿過感測節點SNS的電流路徑進行，因此在感測節點SNS自由時，即不對感測節點SNS造成不良影響時進行重置。
在圖5中示出用於驅動電壓供給節點V1的驅動電路。驅動電路300包括：並聯連接於Vdd節點與輸出節點V1之間的多個P溝道金屬氧化物半導體（positive channel Metal Oxide Semiconductor，PMOS）電晶體P1、P2、P3、P4、以及連接於輸出節點V1與GND之間的N溝道金屬氧化物半導體（Negative channel Metal Oxide Semiconductor，NMOS）電晶體N1。電晶體P1、電晶體P2、電晶體P3、電晶體P4的驅動能力（漏極電流）可相等，或者也可設為P1＜P2＜P3＜P4。在後者時，驅動能力例如被設定為P2＝2×P1、P3＝4×P1、P4＝8×P1。驅動能力可根據電晶體的柵極寬度、或者柵極寬度與柵極長度的比來變更。
在電晶體P1、電晶體P2、電晶體P3、電晶體P4的柵極連接有反相器IV1及NAND1、NAND2、NAND3的輸出。對NAND1、NAND2、NAND3的其中一個輸入以共用的方式施加反相器IV3的輸出，對NAND1、NAND2、NAND3中的另一個輸入分別施加驅動訊號DRV＜0＞、驅動訊號DRV＜1＞、驅動訊號DRV＜2＞。在NMOS電晶體N1的柵極串聯連接有反相器IV2、反相器IV3、反相器IV4，對反相器IV4輸入切換控制訊號Y1_V1。
控制器150在讀出動作時將驅動訊號DRV＜0＞、驅動訊號DRV＜1＞、驅動訊號DRV＜2＞及切換控制訊號Y1_V1輸出至驅動電路300。在切換控制訊號Y1_V1為H電位準時，在輸出節點V1生成內部供給電壓Vdd，在切換控制訊號Y1_V1為L電位準時，在輸出節點V1生成GND電位準。另外，在驅動訊號DRV＜0＞、驅動訊號DRV＜1＞、驅動訊號DRV＜2＞全部為H電位準時，所有的電晶體P1、電晶體P2、電晶體P3、電晶體P4導通，驅動能力最大，在驅動訊號DRV＜0＞、驅動訊號DRV＜1＞、驅動訊號DRV＜2＞全部為L電位準時，僅電晶體P1導通，驅動能力最小。
字元線選擇電路160及行選擇電路180（參照圖1）根據列位址資訊Ax及行位址資訊Ay來選擇頁內的資料的讀出開始位置，或者在不使用列位址及行位址的情況下從頁的開頭位置自動地讀出資料。進而，字元線選擇電路160及行選擇電路180可包括響應時鐘訊號而使列位址及行位址遞增的列位址計數器及行位址計數器。
在快閃記憶體的讀出動作中，對位元線施加某正電壓，對選擇字元線施加某電壓（例如0 V），對未選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇柵極線SGD、選擇柵極線SGS施加正電壓（例如4.5 V），使位元線側選擇電晶體TD、源極線側選擇電晶體TS接通，對共用源極線施加0 V。在編程動作中，對選擇字元線施加高電壓的編程電壓Vpgm（15 V～20 V），對未選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體TD接通，使源極線側選擇電晶體TS關斷，對位元線供給與“0”或“1”的資料對應的電位。在抹除動作中，對塊內的選擇字元線施加0 V，對P阱施加高電壓（例如20 V），通過將浮動柵極（floating gate）的電子抽出至基板，以塊為單位來抹除資料。
接著，基於本發明第一實施例的讀出動作進行說明。圖6是表示第一實施例的讀出動作的序列的流程。本實施例的讀出動作包括：進行位元線的預充電的步驟（S100）、在預充電後對鎖存器L1進行重置的步驟（S110）、在鎖存器L1的重置後恢復感測節點SNS的步驟（S120）、進行NAND串的儲存單元的放電的步驟（S130）、以及進行感測節點SNS的感測的步驟（S140）。
在位元線的預充電中，首先，控制器150經由切換控制訊號Y1_V1通過驅動電路300使電壓供給節點V1轉換為供給電壓Vdd。此時，控制器150可通過驅動訊號DRV＜0＞、驅動訊號DRV＜1＞、驅動訊號DRV＜2＞在從最小到最大的範圍內改變驅動電路300的驅動能力。使電晶體BLPRE導通，感測節點SNS充電至Vdd電位準，使電晶體BLCLAMP、電晶體BLCN導通，將節點BLS充電至VCLMP1。處於Vdd≧VCLMP1的關係。使電晶體BLCD1、電晶體BLCD2、電晶體REG非導通，使電晶體BLSe導通（此處，設為選擇偶數位元線GBLe），節點BLS電連接於偶數位元線GBLe。使與偶數位元線GBLe連接的NAND串的位元線側選擇電晶體TD導通，使源極線側選擇電晶體TS非導通，對選擇頁及未選擇頁施加通過電壓。由此，對偶數位元線GBLe預充電鉗位電壓VCLMP1。另一方面，未選擇的奇數位元線GBLo經由電晶體YBLo電連接於虛擬電源VIRPWR的GND。
當位元線的預充電結束後，進行鎖存器L1的重置。圖7表示鎖存器L1的重置及感測節點的恢復的時序圖。在重置期間中，電晶體BLPRE、電晶體BLCN、電晶體BLCLAMP為導通狀態。在時刻t1，使電晶體BLSe非導通（L電位準），偶數位元線GBLe從頁緩衝器/感測電路170電分離。接著，在時刻t2，控制器150經由切換控制訊號Y1_V1通過驅動電路300使電壓供給節點V1轉換為GND。由此，感測節點SNS從供給電壓Vdd下降至GND電位準，節點TOBL及節點BLS從鉗位電壓VCLMP1下降至GND電位準。
接著，在時刻t3，用於對鎖存器L1進行重置的鎖存致能訊號LAT1從H電位準轉換為L電位準，鎖存器L1置於能夠重置的狀態。接著，在時刻t4，使電晶體EQ導通一定期間，使節點SLR1、節點SLS1在相同電位短路之後，在時刻t5，使電晶體BLCD1導通一定期間。由此，節點SLR1的電荷經由感測節點SNS放電至電壓供給節點V1的GND，鎖存器L1的重置完成。
在鎖存器L1的重置後，進行感測節點SNS等的恢復。即，對感測節點SNS、節點TOBL、節點BLS進行再充電，使這些節點的電壓回歸至鎖存器L1的重置前的預充電狀態。在時刻t6，控制器150經由切換控制訊號Y1_V1通過驅動電路300使電壓供給節點V1從GND轉換為供給電壓Vdd，由此，感測節點SNS再充電至Vdd，節點TOBL及節點BLS再充電至鉗位電壓VCLMP1。此時，控制器150將驅動訊號DRV＜0＞、驅動訊號DRV＜1＞、驅動訊號DRV＜2＞全部轉換為H電位準，由此使電晶體P1～電晶體P4導通，以最大的驅動能力對感測節點SNS進行充電，從而可實現感測節點SNS的恢復時間的縮短。或者，控制器150使驅動訊號DRV＜0＞、驅動訊號DRV＜1＞、驅動訊號DRV＜2＞在時刻t6至時刻t7之間階段性地轉換為H電位準（例如，使電晶體P1、電晶體P2、電晶體P3、電晶體P4中的經選擇的一個或多個電晶體階段性地接通來使驅動能力逐漸增加），最終使電晶體P1～電晶體P4導通，以最大的驅動能力對感測節點SNS進行充電，由此可抑制電晶體BLCLAMP的柵極電壓從感測節點SNS接收到的耦合，同時實現感測節點SNS的恢復時間的縮短。
在感測節點SNS的恢復後，在時刻t7，使電晶體BLSe導通（H電位準），偶數位元線GBLe電連接於頁緩衝器/感測電路170，並對在節點TOBL及節點BLS（通過恢復再充電至鉗位電壓VCLMP1）、與偶數位元線GBLe（通過位元線的預充電而充電至鉗位電壓VCLMP1）之間產生的電壓誤差進行修正。其後，NAND串的放電及感測與以往同樣地進行（圖示省略）。即，在NAND串的放電中，使電晶體BLSe非導通，使NAND串的源極線側選擇電晶體TS導通，將NAND串電連接於源極線SL。進而，對電晶體BLCLAMP施加用於在節點TOBL生成鉗位電壓VCLMP2的柵極電壓。VCLMP1＞VCLMP2。其後，通過使電晶體BLSe導通一定期間，在感測節點SNS顯示與選擇儲存單元的資料“0”、資料“1”對應的電位。若選擇儲存單元保持資料“0”，則位元線的電位不放電至源極線SL，因此，感測節點SNS的電位幾乎不變化，但相對於此，若選擇儲存單元保持資料“1”，則位元線的電位放電至源極線SL，感測節點SNS的電位降低。如此，感測節點SNS感知與選擇儲存單元的資料“0”、資料“1”對應的電荷。其後，由感測節點SNS感知到的電荷經由電晶體BLCD1傳送至鎖存器L1的節點SLR1。
本實施例的讀出方法可特別適用於連續地讀出多頁的連續讀出。當控制器150經由輸入輸出電路120而接收到頁的連續讀取動作的命令後，從開始位址開始多頁的連續讀出。連續讀出的結束是在輸入了連續讀出結束的命令時、或進行了至預先決定的結束位址為止的讀出時結束。在頁的連續讀出中，從鎖存器L2輸出資料的期間，對鎖存器L1傳送從儲存單元陣列的選擇頁讀出的資料。從鎖存器L1向鎖存器L2的資料傳送不是以1頁為單位，而是分割為1/2頁（第一快取記憶體或第二快取記憶體）來進行，在鎖存器L2的其中一個快取記憶體的資料傳送至輸入輸出電路120的期間，另一個快取記憶體的資料由ECC電路130處理。傳送至輸入輸出電路120的資料與外部時鐘訊號ExCLK（例如，上升沿及下降沿）同步地從外部輸入輸出端子輸出至外部。從儲存單元陣列的資料的讀出及從鎖存器L1向鎖存器L2的資料傳送是基於內部時鐘訊號來進行，鎖存器L2與輸入輸出電路120之間的資料傳送、來自輸入輸出電路120的資料輸出是基於外部時鐘訊號ExCLK來進行，鎖存器L2與ECC電路130之間的資料傳送及ECC電路的動作是基於其他內部時鐘訊號或對外部時鐘訊號ExCLK進行分頻而得的時鐘訊號來進行。
在進行儲存單元陣列的選擇頁的讀出時，感測節點SNS讀出選擇位元線的電位，繼而，感測節點SNS的電荷經由電晶體BLCD1而傳送至鎖存器L1的節點SLR1。對於鎖存器L1，若所傳送的電荷為閾值以上則判定為資料“1”，若小於閾值則判定為資料“0”，並保持所述資料。鎖存器L1將節點SLR1的電位重置為GND電位準，以便準確地反映從感測節點SNS傳送的電荷。在重置鎖存器L1時，控制器150經由切換控制訊號Y1_V1通過驅動電路300使電壓供給節點V1轉換為GND，使電晶體BLCD1、電晶體BLPRE導通，將節點SLR1電連接於電壓供給節點V1。
在現有的快閃記憶體的連續讀出中，鎖存器L1的重置是在讀出下一頁時的位元線的預充電前實施。但是，鎖存器L1的重置必須在將鎖存器L1的資料傳送至鎖存器L2之後，當資料輸出高速化推進時，有可能無法充分地確保進行鎖存器L1的重置的時間。在本實施例中，鎖存器L1的重置是在位元線的預充電期間與NAND串的放電期間之間進行，因此可保證對鎖存器L1進行重置的時間，進而，剛剛將鎖存器L1的資料傳送至鎖存器L2，就可立即開始陣列讀出。
接著，對本發明的第二實施例進行說明。圖8是表示第二實施例的讀出動作的序列的流程。本實施例的讀出動作包括：進行位元線的預充電的步驟（S200）、在預充電後使選擇位元線成為浮動狀態的步驟（S210）、恢復感測節點SNS的步驟（S220）、進行NAND串的儲存單元的放電的步驟（S230）、以及進行感測節點SNS的感測的步驟（S240）。
在圖9中示出第二實施例的讀出動作的時序圖。在位元線的預充電中，如在第一實施例中所說明那樣，在時刻t1，通過從電壓供給節點V1供給的電壓Vdd開始感測節點SNS、節點TOBL、節點BLS的充電。另外，電晶體BLSe導通（H電位準），開始選擇位元線GBLe的充電（此處，設為選擇偶數位元線）。關於未選擇位元線GBLo，電晶體BLSo為非導通（L電位準）而與節點BLS隔離，電晶體YBLo導通且電連接於虛擬電源VIRPWR（GND電位準）。
在選擇位元線GBLe的電壓上升時，通過位元線間的電容耦合，未選擇位元線GBLo的電壓也上升。在選擇位元線GBLe的電壓上升至某種程度後，未選擇位元線GBLo的電壓飽和，其後，以緩慢的速度下降至GND電位準。這是因為位元線的RC時間常數大。選擇位元線GBLe的電壓上升的速度能夠根據驅動電路300的供給能力來適當調整。
在時刻t2，當選擇位元線GBLe達到預充電電壓VCLMP1後，控制器150使電晶體BLSe非導通（L電位準），選擇位元線GBLe與節點BLS隔離，選擇位元線GBLe成為浮動狀態。如以往那樣，當在時刻t2使電晶體BLSe的導通繼續時，實際生成鉗位電壓VCLMP1的電晶體BLCLAMP的柵極電壓具有偏移電壓，因此選擇位元線GBLe的電壓如由虛線所示那樣較預充電電壓VCLMP1而言上升。
在時刻t3，控制器150經由切換控制訊號Y1_V1通過驅動電路300使電壓供給節點V1轉換為GND。此時，電晶體BLPRE、電晶體BLCLAMP、電晶體BLCN為導通狀態，電晶體REG、電晶體BLCD1、電晶體BLCD2為非導通狀態，感測節點SNS、節點TOBL、節點BLS電連接於電壓供給節點V1，並固定為GND電位準。感測節點SNS、節點TOBL、節點BLS並非浮動狀態，因此並未因不預期的雜訊而產生變動。
在使選擇位元線GBLe成為浮動狀態時的期間，未選擇位元線GBLo放電至GND電位準。換言之，在等待未選擇位元線GBLo成為GND電位準的期間，選擇位元線GBLe處於浮動狀態。
在時刻t4，控制器150經由切換控制訊號Y1_V1通過驅動電路300使電壓供給節點V1從GND轉換為供給電壓Vdd。由此，感測節點SNS再充電至Vdd，節點TOBL、節點BLS再充電至電壓VCLMP1。此時，控制器150使驅動訊號DRV＜0＞、驅動訊號DRV＜1＞、驅動訊號DRV＜2＞全部轉換為H電位準，使驅動電路300的驅動能力最大，由此可實現再充電的時間的縮短。然而，驅動能力未必需要為最大，能夠根據感測節點的恢復所允許的時間來決定。
在時刻t5，控制器150使電晶體BLSe成為導通狀態（H電位準），選擇位元線GBLe電連接於頁緩衝器/感測電路170，並對在節點TOBL及節點BLS（通過恢復再充電至鉗位電壓VCLMP1）、與選擇位元線GBLe（通過位元線的預充電而充電至鉗位電壓VCLMP1）之間產生的電壓誤差進行修正。其後，與第一實施例時同樣地，進行NAND串的記憶體單元的放電，並進行感測節點SNS的感測。
如此，根據本實施例，在位元線預充電後進行感測節點的恢復（再充電），因此在位元線的預充電期間中，使選擇位元線成為浮動狀態，將感測節點SNS、節點TOBL、節點BLS固定為GND電位準，可防止在等待未選擇位元線成為GND電位準的期間內選擇位元線上升至不期望的電壓。其結果，可使讀出動作的可靠性提高。
對本發明的優選實施形態進行了詳述，但本發明並不限定於特定的實施形態，能夠在權利要求書所記載的本發明的主旨的範圍內進行各種變形及變更。
100:快閃記憶體
110:儲存單元陣列
120:輸入輸出電路
130:ECC電路
140:位址暫存器
150:控制器
160:字元線選擇電路
170:頁緩衝器/感測電路
180:行選擇電路
190:內部電壓產生電路
200:位元線選擇電路
210:判定電路
300:用於驅動電壓供給節點V1的驅動電路（驅動電路）
Ax:列位址資訊
Ay:行位址資訊
BLCD1、BLCD2、BLCLAMP、BLCN、BLPRE、BLSe、BLSo、CACHE、DTG、EQ、REG、RESET2、VG、YBLe、YBLo:電晶體
BLK（0）～BLK（m-1）:儲存塊
BLS、SLR1、SLR2、SLS1、SLS2、TOBL:節點
DL、/DL:資料線
DRV＜0＞、DRV＜1＞、DRV＜2＞:驅動訊號
ExCLK:外部時鐘訊號
GBLe:偶數位元線（選擇位元線）
GBLo:奇數位元線（未選擇位元線）
IV1、IV2、IV3、IV4:反相器
L1、L2:鎖存器
LAT1、/LAT1:鎖存致能訊號
N1:NMOS電晶體
NT1、NT2:N型的電晶體（電晶體）
NU:NAND串
P1、P2、P3、P4:PMOS電晶體（電晶體）
PT1、PT2:P型的電晶體（電晶體）
S100、S110、S120、S130、S140、S200、S210、S220、S230、S240:步驟
SGD、SGS:選擇柵極線
SL:源極線
SNS:感測節點
t1～t7:時刻
TD:位元線側選擇電晶體
TS:源極線側選擇電晶體
V1:電壓供給節點（輸出節點）
V2:電壓供給節點
VCLMP1:鉗位電壓（預充電電壓）
Vdd:內部供給電壓（供給電壓）
Vers:抹除電壓
VIRPWR:虛擬電源
Vpass:通過電壓
Vpgm:編程電壓
Vread:讀出電壓
Y1_V1:切換控制訊號
圖1是表示本發明實施例的NAND型快閃記憶體的結構的方塊圖。 圖2是表示本發明實施例的快閃記憶體的NAND串的結構例的圖。 圖3是表示本發明實施例的快閃記憶體的位元線選擇電路的結構的圖。 圖4的（A）、圖4的（B）是表示本發明實施例的快閃記憶體的頁緩衝器/感測電路的結構的圖。 圖5是表示本發明實施例的電壓供給源的驅動電路的結構的圖。 圖6是表示基於本發明第一實施例的讀出動作的流程圖。 圖7是基於本發明第一實施例的讀出動作的時序圖。 圖8是表示基於本發明第二實施例的讀出動作的流程圖。 圖9是基於本發明第二實施例的讀出動作的時序圖。
S100、S110、S120、S130、S140:步驟

Claims (13)

  1. 一種反及型快閃記憶體的讀出方法，其特徵在於包括：第一步驟，通過來自電壓供給節點的電壓對感測節點進行預充電；第二步驟，為了進行規定的動作，將所述感測節點的電壓放電至所述電壓供給節點；第三步驟，在所述規定的動作後，通過來自所述電壓供給節點的電壓對所述感測節點進行再充電；以及第四步驟，在第三步驟後，對反及串進行放電，並進行儲存單元的感測。
  2. 如請求項1所述的讀出方法，其中，所述規定的動作包括頁緩衝器/感測電路的鎖存電路的重置或在未選擇位元線的放電結束的期間內使選擇位元線成為浮動狀態的動作。
  3. 如請求項1所述的讀出方法，其中，所述第三步驟中的所述電壓供給節點的驅動能力與所述第一步驟中的所述電壓供給節點的驅動能力相等或比其大。
  4. 如請求項1所述的讀出方法，其中，所述第三步驟中的所述電壓供給節點的驅動能力階段性地變化。
  5. 如請求項1所述的讀出方法，其中， 所述讀出方法還包括第五步驟，所述第五步驟在對所述感測節點進行再充電之後，將所述選擇位元線電連接於所述感測節點。
  6. 一種半導體裝置，其特徵在於包括：反及型的儲存單元陣列；讀出部件，從所述儲存單元陣列的選擇頁讀出資料；以及輸出部件，將由所述讀出部件讀出的資料輸出至外部，所述讀出部件包括經由位元線連接於儲存單元陣列的頁緩衝器/感測電路，所述讀出部件在通過來自電壓供給節點的電壓對感測節點進行預充電之後，在反及串的放電前，為了進行規定的動作而將感測節點的電壓放電至所述電壓供給節點，在所述規定的動作後，通過來自所述電壓供給節點的電壓對所述感測節點進行再充電。
  7. 如請求項6所述的半導體裝置，其中，所述規定的動作包括頁緩衝器/感測電路的鎖存電路的重置或在未選擇位元線的放電結束的期間內使選擇位元線成為浮動狀態的動作。
  8. 如請求項6所述的半導體裝置，其中，所述讀出部件包括連接於頁緩衝器/感測電路的位元線選擇電路，所述位元線選擇電路包括選擇偶數位元線的偶數選擇電晶體及選擇奇數位元線的奇數選擇電晶體，所述規定的動作使所述偶數選擇電晶體或所述奇數選擇電晶體非導通，使所選擇的偶數位元線或奇數位元線成為浮動狀態。
  9. 如請求項6所述的半導體裝置，其中，所述讀出部件包括驅動所述電壓供給節點的驅動電路，所述驅動電路以與對位元線進行預充電時相等或比其高的驅動能力對所述感測節點進行再充電。
  10. 如請求項9所述的半導體裝置，其中，所述驅動電路響應切換控制訊號將供給電壓或基準電位供給至所述電壓供給節點，進而所述驅動電路響應多個驅動訊號來改變所述電壓供給節點的供給電壓的驅動能力。
  11. 如請求項7所述的半導體裝置，其中，所述頁緩衝器/感測電路包括：所述電壓供給節點、感測節點、鎖存電路、連接於所述電壓供給節點與所述感測節點之間的第一選擇電晶體、連接於所述感測節點與位元線之間的第二選擇電晶體以及連接於所述感測節點與所述鎖存電路之間的第三選擇電晶體，且所述讀出部件使所述第一選擇電晶體及所述第三選擇電晶體導通，使所述第二選擇電晶體非導通，將所述鎖存電路電連接於所述電壓供給節點的基準電位而對所述鎖存電路進行重置。
  12. 如請求項7所述的半導體裝置，其中，所述頁緩衝器/感測電路包括：所述電壓供給節點、感測節點、鎖存電路、連接於所述電壓供給節點與所述感測節點之間的第一選擇電晶體、連接於所述感測節點與位元線之間的第二選擇電晶體以及連接於所述感測節點與所述鎖存電路之間的第三選擇 電晶體，且所述讀出部件使所述第一選擇電晶體導通，使所述第二選擇電晶體及所述第三選擇電晶體非導通，將所述感測節點電連接於所述電壓供給節點的基準電位，而使所述選擇位元線成為浮動狀態。
  13. 如請求項11所述的半導體裝置，其中，所述頁緩衝器/感測電路還包括接收所述鎖存電路中所保持的資料的其他鎖存電路，所述讀出部件在進行連續讀出時，在輸出所述其他鎖存電路的資料的期間，使所述鎖存電路保持從儲存單元陣列的下一選擇頁讀出的資料。
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