CN114067891A - 半导体装置及与非型闪速存储器的读出方法 - Google Patents

半导体装置及与非型闪速存储器的读出方法 Download PDF

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Abstract

本发明提供一种半导体装置及与非型闪速存储器的读出方法，可进行高速读出或高可靠性的读出。本发明的与非型闪速存储器的读出方法包括：预充电步骤，通过电压供给节点对感测节点进行预充电；放电步骤，为了进行规定的动作，将感测节点放电至电压供给节点；再充电步骤，在规定的动作后，通过电压供给节点对感测节点进行再充电；以及读出步骤，对与非串进行放电，并对存储单元进行感测。

Description

半导体装置及与非型闪速存储器的读出方法
技术领域
本发明涉及一种包括与非(NAND)型闪速存储器的半导体装置与非型闪速存储器的读出方法，且特别涉及页缓冲器/感测电路的感测节点的恢复方式。
背景技术
在NAND型的闪速存储器中，搭载有响应来自外部的命令而连续地读出多页的连续读出功能(突发读出功能(burst read function))。页缓冲器(page buffer)/感测电路例如包括两个锁存器，在进行连续读出动作时，在其中一个锁存器中保持从阵列读出的数据的期间，能够输出另一个锁存器中所保持的数据(例如，日本专利5323170号公报、日本专利5667143号公报、美国专利申请US2014/0104947A1等)。
在NAND型闪速存储器的读出动作中，为了更准确地接收来自感测节点的电荷，页缓冲器的锁存器需要重置，重置是在位线的预充电期间之前实施。特别是在连续读出动作中，锁存器的重置必须将锁存器的数据传送到另一个锁存器，之后再读取下一页的位线的预充电之前进行，若欲使连续读出动作高速化，则可能无法充分地确保对锁存器进行重置的时间。
为避免上述情况的发生，可考虑在位线的预充电后且在NAND串的放电前进行锁存器的重置。锁存器的重置虽使锁存器的节点电连接于接地(Ground，GND)电平，但若将锁存器的节点的放电路径设为电压供给节点，则不需要设置重置用的晶体管。然而，在上述情况下，在放电路径上间隔存在感测节点，因此感测节点也同时放电至GND电平。于是，必须在锁存器的重置后使感测节点再次恢复为原始电压。若感测节点的恢复较花费时间，则读出时间会变长，进而使感测节点的电压将用于NAND串的放电后的存储单元的感测，因此需要更准确地复原原始电压。
在位线的屏蔽读出中，选择偶数位线或奇数位线，对选择位线进行预充电，使未选择位线成为GND电平，将未选择位线的电位放电至GND电平的时间比将选择位线预充电至钳位电压的时间长。这是因为，将选择位线预充电至钳位电压时，通过选择位线与未选择位线的电容耦合，未选择位线的电位暂时上升，其后，进行向GND电平的放电，并且RC时间常数大。为了避免读出干扰(disturb)，选择位线的NAND串的放电等待未选择位线的放电结束来进行。然而，在等待未选择位线的放电结束的期间内，选择位线的预充电的钳位电压逐渐增加，选择位线的电压从钳位电压偏移。钳位电压的偏移会对存储单元的感测精度带来影响，因此应该尽可能避免此种情况。
因此，考虑在选择位线被预充电至钳位电压之后，从电压供给节点遮断选择位线，使得在未选择位线的放电结束的期间内，选择位线的电压不会从钳位电压偏移。
作为从电压供给节点遮断选择位线的方法，能够将连接于选择位线与电压供给节点之间的晶体管BLPRE关断，将晶体管BLPRE关断的情况下，感测节点SNS成为浮动状态。页缓冲器/感测电路的布局复杂，感测节点SNS可能受不预期噪声的影响。因此，不优选使感测节点SNS成为浮动状态，假设在感测节点的电荷放电至电压供给节点，将感测节点固定为GND电平的情况下，必须在未选择位线的放电完成后，使感测节点再次恢复为原始电压。若感测节点的恢复时间花费较长，则读出时间会变长，进而影响感测节点的电压用于NAND串放电后的存储单元的感测，因此需要更准确地复原原始电压。
发明内容
本发明鉴于此种现有的问题，其目的在于提供一种可进行高速读出及高可靠性读出的半导体装置。
本发明的与非型闪速存储器的读出方法包括：第一步骤，通过来自电压供给节点的电压对感测节点进行预充电；第二步骤，为了进行规定的动作，将所述感测节点的电压放电至电压供给节点；第三步骤，在规定的动作后，通过来自电压供给节点的电压对感测节点进行再充电；以及第四步骤，在第三步骤后，对与非串进行放电，并进行存储单元的感测。
在本发明的一实施方式中，规定的动作是页缓冲器/感测电路的锁存电路的重置。在本发明的一实施方式中，规定的动作包括在未选择位线的放电结束的期间内使选择位线成为浮动状态的动作。在本发明的一实施方式中，第三步骤中的电压供给节点的驱动能力与第一步骤中的电压供给节点的驱动能力相比结果为相等或比较大。在本发明的一实施方式中，第三步骤中的电压供给节点的驱动能力阶段性地变化。在本发明的一实施方式中，读出方法还包括第五步骤，第五步骤在对感测节点进行再充电之后，将选择位线电连接于感测节点。
本发明的半导体装置包括：与非型的存储单元阵列；读出部件，从存储单元阵列的选择页读出数据；以及输出部件，将读出部件读出的数据输出至外部，且读出部件包括由位线连接于存储单元阵列的页缓冲器/感测电路，读出部件在通过来自电压供给节点的电压对感测节点进行预充电之后，在与非串的放电前，为了进行规定的动作而将感测节点的电压放电至电压供给节点，在规定的动作后，通过来自电压供给节点的电压对感测节点进行再充电。
在本发明的一实施方式中，规定的动作是页缓冲器/感测电路的锁存电路的重置。在本发明的一实施方式中，规定的动作包括在至未选择位线的放电结束的期间内使选择位线成为浮动状态的动作。在本发明的一实施方式中，读出部件包括连接于页缓冲器/感测电路的位线选择电路，位线选择电路包括选择偶数位线的偶数选择晶体管及选择奇数位线的奇数选择晶体管，规定的动作使偶数选择晶体管或奇数选择晶体管非导通，使所选择的偶数位线或奇数位线成为浮动状态。在本发明的一实施方式中，读出部件包括驱动电压供给节点的驱动电路，驱动电路以与对位线进行预充电时相等或比其高的驱动能力对感测节点进行再充电。在本发明的一实施方式中，驱动电路响应切换控制信号将供给电压或基准电位供给至电压供给节点，进而驱动电路响应多个驱动信号来改变电压供给节点的供给电压的驱动能力。在本发明的一实施方式中，页缓冲器/感测电路包括：电压供给节点、感测节点、锁存电路、连接于电压供给节点与感测节点之间的第一选择晶体管、连接于感测节点与位线之间的第二选择晶体管以及连接于感测节点与锁存电路之间的第三选择晶体管，且读出部件使第一选择晶体管及第三选择晶体管导通，使第二选择晶体管非导通，将锁存电路电连接于电压供给节点的基准电位而对锁存电路进行重置。在本发明的一实施方式中，页缓冲器/感测电路包括：电压供给节点、感测节点、锁存电路、连接于电压供给节点与感测节点之间的第一选择晶体管、连接于感测节点与位线之间的第二选择晶体管以及连接于感测节点与锁存电路之间的第三选择晶体管，且读出部件使第一选择晶体管导通，使第二选择晶体管及第三选择晶体管非导通，将感测节点电连接于电压供给节点的基准电位，而使选择位线成为浮动状态。在本发明的一实施方式中，页缓冲器/感测电路还包括接收所述锁存电路中所保持的数据的其他锁存电路，所述读出部件在进行连续读出时，在输出所述其他锁存电路的数据的期间，使所述锁存电路保持从存储单元阵列的下一选择页读出的数据。
根据本发明，在位线的预充电后恢复感测节点，因此可进行高速读出及高可靠性的读出动作。
附图说明
图1是表示本发明实施例的NAND型闪速存储器的结构的方块图；
图2是表示本发明实施例的闪速存储器的NAND串的结构例的图；
图3是表示本发明实施例的闪速存储器的位线选择电路的结构的图；
图4的(A)、图4的(B)是表示本发明实施例的闪速存储器的页缓冲器/感测电路的结构的图；
图5是表示本发明实施例的电压供给源的驱动电路的结构的图；
图6是表示基于本发明第一实施例的读出动作的流程图；
图7是基于本发明第一实施例的读出动作的时序图；
图8是表示基于本发明第二实施例的读出动作的流程图；
图9是基于本发明第二实施例的读出动作的时序图。
具体实施方式
本发明的半导体存储装置例如是NAND型闪速存储器或者嵌入此种闪速存储器的微处理器、微控制器、逻辑、专用集成电路(Application Specific Integrated Circuits，ASIC)、对图像或声音进行处理的处理器、对无线信号等信号进行处理的处理器等。在以下的说明中，例示NAND型闪速存储器。在本发明的一实施方式中，为了实现与或非(NOR)型闪速存储器的互换性，NAND型闪速存储器搭载串行外设接口(Serial PeripheralInterface，SPI)，而具有与外部时钟信号同步且连续地读出多页的功能。
图1是表示本发明实施例的NAND型闪速存储器的结构的图。本实施例的闪速存储器100包括如下构件而构成：存储单元阵列110，呈矩阵状地排列有多个存储单元；输入输出电路120，连接于外部输入输出端子，且响应外部时钟信号ExCLK，并将读出数据输出至外部，或者从外部输入数据；错误检测校正(Error Checking and Correction，ECC)电路130，进行应编程的数据的符号生成或读出的数据的错误检测和校正；地址寄存器(addressregister)140，经由输入输出电路120接收地址数据(address data)；控制器(controller)150，基于经由输入输出电路120接收的命令数据或施加至端子的控制信号来对各部进行控制；字线(word line)选择电路160，从地址寄存器140接收行地址信息Ax，对行地址信息Ax进行解码(decode)，并基于解码结果来进行块的选择或字线的选择等；页缓冲器/感测电路170，保持从由字线选择电路160所选择的页读出数据，或者保持要编程至所选择的页的数据；列选择电路180，从地址寄存器140接收列地址信息Ay，对列地址信息Ay进行解码，并基于所述解码结果来进行页缓冲器/感测电路170内的列的选择等；以及内部电压产生电路190，生成数据的读出、编程及擦除等所需的各种电压(编程电压Vpgm、通过(pass)电压Vpass、读出电压Vread、擦除电压Vers等)。
存储单元阵列110例如具有沿列方向配置的m个存储块BLK(0)、BLK(1)、…、BLK(m-1)。如图2所示，一个存储块包括多个NAND串，一个NAND串NU包括串联连接的多个存储单元MCi(例如，i＝0、1、…、31)、位线侧选择晶体管TD、以及源极线侧选择晶体管TS。位线侧选择晶体管TD的漏极连接于位线GBL0～GBLn中的一个位线GBL，源极线侧选择晶体管TS的源极连接于共用的源极线SL。存储单元MCi的控制栅极连接于字线WLi，位线侧选择晶体管TD及源极线侧选择晶体管TS的各栅极分别连接于选择栅极线SGD、选择栅极线SGS。字线选择电路160基于行地址信息Ax经由选择栅极线SGD、选择栅极线SGS驱动位线侧选择晶体管TD、源极线侧选择晶体管TS，来选择块或字。
NAND串既可二维地形成于基板表面，也可从基板表面在垂直方向上三维地形成。另外，存储单元既可存储一个位(bit)(二值数据)的单层单元(Single Level Cell，SLC)型，也可为存储多个位的多层单元(Multi Level Cell，MLC)型。
在图3中示出位线选择电路的构成。图3例示由一个偶数位线GBLe及一个奇数位线GBLo共有的一个页缓冲器/感测电路170、以及与其连接的位线选择电路200。
位线选择电路200包括：用于选择偶数位线GBLe的晶体管BLSe、用于选择奇数位线GBLo的晶体管BLSo、用于将虚拟电源VIRPWR连接于偶数位线GBLe的晶体管YBLe、用于将虚拟电源VIRPWR连接于奇数位线GBLo的晶体管YBLo，在偶数位线GBLe与源极线SL之间连接有NAND串，在奇数位线GBLo与源极线SL之间连接有NAND串。例如，在读出动作中，进行屏蔽读出，在选择偶数位线GBLe时，奇数位线GBLo未被选择，在选择奇数位线GBLo时，偶数位线GBLe未被选择。未被选择的位线经由虚拟电源VIRPWR连接于GND电平。
在图4的(A)中示出页缓冲器/感测电路170的结构。图4的(A)表示一个页面缓冲器/感测电路。为了方便起见，设为施加至晶体管的栅极的信号表示晶体管。页缓冲器/感测电路170包括两个锁存器L1、L2，在锁存器L1与锁存器L2之间连接有传送栅极(晶体管CACHE)，通过将传送栅极接通而能够进行从锁存器L1至锁存器L2、或者从锁存器L2至锁存器L1的双向的数据传送。
锁存器L1包括一对交叉耦合的反相器，锁存器L1的节点SLR1连接于晶体管BLCD1与晶体管DTG的共用源汲/漏极(S/D)，节点SLS1连接于判定电路210。判定电路210例如判定编程验证(Program Verify)或擦除验证是否合格。当在编程验证等中，从电压供给节点V2选择性地将节点SLR1充电至Vdd，或者将节点SLR1选择性地放电至GND时，晶体管DTG导通。进而锁存器L1能够通过晶体管EQ使节点SLR1、节点SLS1短路。
锁存器L1的节点SLR1、节点SLS1分别经由晶体管CACHE连接于锁存器L2的节点SLS2、节点SLR2。锁存器L2的节点SLR2经由晶体管BLCD2连接于感测节点SNS，节点SLS2连接于晶体管RESET2。在对锁存器L2进行重置时，晶体管RESET2导通。另外，节点SLS2、节点SLR2经由数据线DL、数据线/DL连接于差动感测放大器SA，差动感测放大器SA的输出连接于输入输出电路120。
在电压供给节点V2与感测节点SNS之间串联并连接晶体管VG及晶体管REG，晶体管VG的栅极连接于晶体管DTG的S/D。电压供给节点V1经由晶体管BLPRE连接于感测节点SNS。电压供给节点V1对位线进行预充电时供给内部供给电压Vdd，对锁存器L1进行重置时或使选择位线成为浮动状态时供给GND电位。在感测节点SNS与位线选择电路200的节点BLS之间串联并连接晶体管BLCN及晶体管BLCLAMP。
在图4的(B)中示出构成锁存器L1的一个反相器的电路结构。反相器包括串联连接的四个晶体管，即P型晶体管PT1、P型晶体管PT2、N型晶体管NT1、N型晶体管NT2，对晶体管PT1、晶体管NT2的各栅极分别输入锁存使能信号/LAT1、锁存使能信号LAT1，对晶体管PT2、晶体管NT1的共用栅极输入节点SLS1/SLR1的电压。在锁存使能信号LAT1为H电平时，反相器能够运行，在锁存使能信号LAT1为L电平时，晶体管PT2、晶体管NT1成为从内部供给电压Vdd及GND分离的三态状态，从而能够进行反相器的重置。锁存器L1的重置是利用穿过感测节点SNS的电流路径进行，因此在感测节点SNS自由时，即不对感测节点SNS造成不良影响时进行重置。
在图5中示出用于驱动电压供给节点V1的驱动电路。驱动电路300包括：并联连接于Vdd节点与输出节点V1之间的多个P沟道金属氧化物半导体(positive channel MetalOxide Semiconductor，PMOS)晶体管P1、P2、P3、P4、以及连接于输出节点V1与GND之间的N沟道金属氧化物半导体(Negative channel Metal Oxide Semiconductor，NMOS)晶体管N1。晶体管P1、晶体管P2、晶体管P3、晶体管P4的驱动能力(漏极电流)可相等，或者也可设为P1＜P2＜P3＜P4。在后者时，驱动能力例如被设定为P2＝2×P1、P3＝4×P1、P4＝8×P1。驱动能力可根据晶体管的栅极宽度、或者栅极宽度与栅极长度的比来变更。
在晶体管P1、晶体管P2、晶体管P3、晶体管P4的栅极连接有反相器IV1及NAND1、NAND2、NAND3的输出。对NAND1、NAND2、NAND3的其中一个输入以共用的方式施加反相器IV3的输出，对NAND1、NAND2、NAND3中的另一个输入分别施加驱动信号DRV＜0＞、驱动信号DRV＜1＞、驱动信号DRV＜2＞。在NMOS晶体管N1的栅极串联连接有反相器IV2、反相器IV3、反相器IV4，对反相器IV4输入切换控制信号Y1_V1。
控制器150在读出动作时将驱动信号DRV＜0＞、驱动信号DRV＜1＞、驱动信号DRV＜2＞及切换控制信号Y1_V1输出至驱动电路300。在切换控制信号Y1_V1为H电平时，在输出节点V1生成内部供给电压Vdd，在切换控制信号Y1_V1为L电平时，在输出节点V1生成GND电平。另外，在驱动信号DRV＜0＞、驱动信号DRV＜1＞、驱动信号DRV＜2＞全部为H电平时，所有的晶体管P1、晶体管P2、晶体管P3、晶体管P4导通，驱动能力最大，在驱动信号DRV＜0＞、驱动信号DRV＜1＞、驱动信号DRV＜2＞全部为L电平时，仅晶体管P1导通，驱动能力最小。
字线选择电路160及列选择电路180(参照图1)根据行地址信息Ax及列地址信息Ay来选择页内的数据的读出开始位置，或者在不使用行地址及列地址的情况下从页的开头位置自动地读出数据。进而，字线选择电路160及列选择电路180可包括响应时钟信号而使行地址及列地址递增的行地址计数器及列地址计数器。
在闪速存储器的读出动作中，对位线施加某正电压，对选择字线施加某电压(例如0V)，对未选择字线施加通过电压Vpass(例如4.5V)，对选择栅极线SGD、选择栅极线SGS施加正电压(例如4.5V)，使位线侧选择晶体管TD、源极线侧选择晶体管TS接通，对共用源极线施加0V。在编程动作中，对选择字线施加高电压的编程电压Vpgm(15V～20V)，对未选择的字线施加中间电位(例如10V)，使位线侧选择晶体管TD接通，使源极线侧选择晶体管TS关断，对位线供给与“0”或“1”的数据对应的电位。在擦除动作中，对块内的选择字线施加0V，对P阱施加高电压(例如20V)，通过将浮动栅极(floating gate)的电子抽出至基板，以块为单位来擦除数据。
接着，基于本发明第一实施例的读出动作进行说明。图6是表示第一实施例的读出动作的序列的流程。本实施例的读出动作包括：进行位线的预充电的步骤(S100)、在预充电后对锁存器L1进行重置的步骤(S110)、在锁存器L1的重置后恢复感测节点SNS的步骤(S120)、进行NAND串的存储单元的放电的步骤(S130)、以及进行感测节点SNS的感测的步骤(S140)。
在位线的预充电中，首先，控制器150经由切换控制信号Y1_V1通过驱动电路300使电压供给节点V1转换为供给电压Vdd。此时，控制器150可通过驱动信号DRV＜0＞、驱动信号DRV＜1＞、驱动信号DRV＜2＞在从最小到最大的范围内改变驱动电路300的驱动能力。使晶体管BLPRE导通，感测节点SNS充电至Vdd电平，使晶体管BLCLAMP、晶体管BLCN导通，将节点BLS充电至VCLMP1。处于Vdd≧VCLMP1的关系。使晶体管BLCD1、晶体管BLCD2、晶体管REG非导通，使晶体管BLSe导通(此处，设为选择偶数位线GBLe)，节点BLS电连接于偶数位线GBLe。使与偶数位线GBLe连接的NAND串的位线侧选择晶体管TD导通，使源极线侧选择晶体管TS非导通，对选择页及未选择页施加通过电压。由此，对偶数位线GBLe预充电钳位电压VCLMP1。另一方面，未选择的奇数位线GBLo经由晶体管YBLo电连接于虚拟电源VIRPWR的GND。
当位线的预充电结束后，进行锁存器L1的重置。图7表示锁存器L1的重置及感测节点的恢复的时序图。在重置期间中，晶体管BLPRE、晶体管BLCN、晶体管BLCLAMP为导通状态。在时刻t1，使晶体管BLSe非导通(L电平)，偶数位线GBLe从页缓冲器/感测电路170电分离。接着，在时刻t2，控制器150经由切换控制信号Y1_V1通过驱动电路300使电压供给节点V1转换为GND。由此，感测节点SNS从供给电压Vdd下降至GND电平，节点TOBL及节点BLS从钳位电压VCLMP1下降至GND电平。
接着，在时刻t3，用于对锁存器L1进行重置的锁存使能信号LAT1从H电平转换为L电平，锁存器L1置于能够重置的状态。接着，在时刻t4，使晶体管EQ导通一定期间，使节点SLR1、节点SLS1在相同电位短路之后，在时刻t5，使晶体管BLCD1导通一定期间。由此，节点SLR1的电荷经由感测节点SNS放电至电压供给节点V1的GND，锁存器L1的重置完成。
在锁存器L1的重置后，进行感测节点SNS等的恢复。即对感测节点SNS、节点TOBL、节点BLS进行再充电，使这些节点的电压回归至锁存器L1的重置前的预充电状态。在时刻t6，控制器150经由切换控制信号Y1_V1通过驱动电路300使电压供给节点V1从GND转换为供给电压Vdd，由此，感测节点SNS再充电至Vdd，节点TOBL及节点BLS再充电至钳位电压VCLMP1。此时，控制器150将驱动信号DRV＜0＞、驱动信号DRV＜1＞、驱动信号DRV＜2＞全部转换为H电平，由此使晶体管P1～晶体管P4导通，以最大的驱动能力对感测节点SNS进行充电，从而可实现感测节点SNS的恢复时间的缩短。或者，控制器150使驱动信号DRV＜0＞、驱动信号DRV＜1＞、驱动信号DRV＜2＞在时刻t6至时刻t7之间阶段性地转换为H电平(例如，使晶体管P1、晶体管P2、晶体管P3、晶体管P4中的经选择的一个或多个晶体管阶段性地接通来使驱动能力逐渐增加)，最终使晶体管P1～晶体管P4导通，以最大的驱动能力对感测节点SNS进行充电，由此可抑制晶体管BLCLAMP的栅极电压从感测节点SNS接收到的耦合，同时实现感测节点SNS的恢复时间的缩短。
在感测节点SNS的恢复后，在时刻t7，使晶体管BLSe导通(H电平)，偶数位线GBLe电连接于页缓冲器/感测电路170，并对在节点TOBL及节点BLS(通过恢复再充电至钳位电压VCLMP1)、与偶数位线GBLe(通过位线的预充电而充电至钳位电压VCLMP1)之间产生的电压误差进行修正。其后，NAND串的放电及感测与以往同样地进行(图示省略)。即，在NAND串的放电中，使晶体管BLSe非导通，使NAND串的源极线侧选择晶体管TS导通，将NAND串电连接于源极线SL。进而，对晶体管BLCLAMP施加用于在节点TOBL生成钳位电压VCLMP2的栅极电压。VCLMP1＞VCLMP2。其后，通过使晶体管BLSe导通一定期间，在感测节点SNS显示与选择存储单元的数据“0”、数据“1”对应的电位。若选择存储单元保持数据“0”，则位线的电位不放电至源极线SL，因此，感测节点SNS的电位几乎不变化，但相对于此，若选择存储单元保持数据“1”，则位线的电位放电至源极线SL，感测节点SNS的电位降低。如此，感测节点SNS感知与选择存储单元的数据“0”、数据“1”对应的电荷。其后，由感测节点SNS感知到的电荷经由晶体管BLCD1传送至锁存器L1的节点SLR1。
本实施例的读出方法可特别适用于连续地读出多页的连续读出。当控制器150经由输入输出电路120而接收到页的连续读取动作的命令后，从开始地址开始多页的连续读出。连续读出的结束是在输入了连续读出结束的命令时、或进行了至预先决定的结束地址为止的读出时结束。在页的连续读出中，从锁存器L2输出数据的期间，对锁存器L1传送从存储单元阵列的选择页读出的数据。从锁存器L1向锁存器L2的数据传送不是以1页为单位，而是分割为1/2页(第一高速缓存或第二高速缓存)来进行，在锁存器L2的其中一个高速缓存的数据传送至输入输出电路120的期间，另一个高速缓存的数据由ECC电路130处理。传送至输入输出电路120的数据与外部时钟信号ExCLK(例如，上升沿及下降沿)同步地从外部输入输出端子输出至外部。从存储单元阵列的数据的读出及从锁存器L1向锁存器L2的数据传送是基于内部时钟信号来进行，锁存器L2与输入输出电路120之间的数据传送、来自输入输出电路120的数据输出是基于外部时钟信号ExCLK来进行，锁存器L2与ECC电路130之间的数据传送及ECC电路的动作是基于其他内部时钟信号或对外部时钟信号ExCLK进行分频而得的时钟信号来进行。
在进行存储单元阵列的选择页的读出时，感测节点SNS读出选择位线的电位，继而，感测节点SNS的电荷经由晶体管BLCD1而传送至锁存器L1的节点SLR1。对于锁存器L1，若所传送的电荷为阈值以上则判定为数据“1”，若小于阈值则判定为数据“0”，并保持所述数据。锁存器L1将节点SLR1的电位重置为GND电平，以便准确地反映从感测节点SNS传送的电荷。在重置锁存器L1时，控制器150经由切换控制信号Y1_V1通过驱动电路300使电压供给节点V1转换为GND，使晶体管BLCD1、晶体管BLPRE导通，将节点SLR1电连接于电压供给节点V1。
在现有的闪速存储器的连续读出中，锁存器L1的重置是在读出下一页时的位线的预充电前实施。但是，锁存器L1的重置必须在将锁存器L1的数据传送至锁存器L2之后，当数据输出高速化推进时，有可能无法充分地确保进行锁存器L1的重置的时间。在本实施例中，锁存器L1的重置是在位线的预充电期间与NAND串的放电期间之间进行，因此可保证对锁存器L1进行重置的时间，进而，刚刚将锁存器L1的数据传送至锁存器L2，就可立即开始阵列读出。
接着，对本发明的第二实施例进行说明。图8是表示第二实施例的读出动作的序列的流程。本实施例的读出动作包括：进行位线的预充电的步骤(S200)、在预充电后使选择位线成为浮动状态的步骤(S210)、恢复感测节点SNS的步骤(S220)、进行NAND串的存储单元的放电的步骤(S230)、以及进行感测节点SNS的感测的步骤(S240)。
在图9中示出第二实施例的读出动作的时序图。在位线的预充电中，如在第一实施例中所说明那样，在时刻t1，通过从电压供给节点V1供给的电压Vdd开始感测节点SNS、节点TOBL、节点BLS的充电。另外，晶体管BLSe导通(H电平)，开始选择位线GBLe的充电(此处，设为选择偶数位线)。关于未选择位线GBLo，晶体管BLSo为非导通(L电平)而与节点BLS隔离，晶体管YBLo导通且电连接于虚拟电源VIRPWR(GND电平)。
在选择位线GBLe的电压上升时，通过位线间的电容耦合，未选择位线GBLo的电压也上升。在选择位线GBLe的电压上升至某种程度后，未选择位线GBLo的电压饱和，其后，以缓慢的速度下降至GND电平。这是因为位线的RC时间常数大。选择位线GBLe的电压上升的速度能够根据驱动电路300的供给能力来适当调整。
在时刻t2，当选择位线GBLe达到预充电电压VCLMP1后，控制器150使晶体管BLSe非导通(L电平)，选择位线GBLe与节点BLS隔离，选择位线GBLe成为浮动状态。如以往那样，当在时刻t2使晶体管BLSe的导通继续时，实际生成钳位电压VCLMP1的晶体管BLCLAMP的栅极电压具有偏移电压，因此选择位线GBLe的电压如由虚线所示那样较预充电电压VCLMP1而言上升。
在时刻t3，控制器150经由切换控制信号Y1_V1通过驱动电路300使电压供给节点V1转换为GND。此时，晶体管BLPRE、晶体管BLCLAMP、晶体管BLCN为导通状态，晶体管REG、晶体管BLCD1、晶体管BLCD2为非导通状态，感测节点SNS、节点TOBL、节点BLS电连接于电压供给节点V1，并固定为GND电平。感测节点SNS、节点TOBL、节点BLS并非浮动状态，因此并未因不预期的噪声而产生变动。
在使选择位线GBLe成为浮动状态时的期间，未选择位线GBLo放电至GND电平。换言之，在等待未选择位线GBLo成为GND电平的期间，选择位线GBLe处于浮动状态。
在时刻t4，控制器150经由切换控制信号Y1_V1通过驱动电路300使电压供给节点V1从GND转换为供给电压Vdd。由此，感测节点SNS再充电至Vdd，节点TOBL、节点BLS再充电至电压VCLMP1。此时，控制器150使驱动信号DRV＜0＞、驱动信号DRV＜1＞、驱动信号DRV＜2＞全部转换为H电平，使驱动电路300的驱动能力最大，由此可实现再充电的时间的缩短。然而，驱动能力未必需要为最大，能够根据感测节点的恢复所允许的时间来决定。
在时刻t5，控制器150使晶体管BLSe成为导通状态(H电平)，选择位线GBLe电连接于页缓冲器/感测电路170，并对在节点TOBL及节点BLS(通过恢复再充电至钳位电压VCLMP1)、与选择位线GBLe(通过位线的预充电而充电至钳位电压VCLMP1)之间产生的电压误差进行修正。其后，与第一实施例时同样地，进行NAND串的存储器单元的放电，并进行感测节点SNS的感测。
如此，根据本实施例，在位线预充电后进行感测节点的恢复(再充电)，因此在位线的预充电期间中，使选择位线成为浮动状态，将感测节点SNS、节点TOBL、节点BLS固定为GND电平，可防止在等待未选择位线成为GND电平的期间内选择位线上升至不期望的电压。其结果，可使读出动作的可靠性提高。
对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，能够在权利要求所记载的本发明的主旨的范围内进行各种变形及变更。

Claims (13)

1.一种与非型闪速存储器的读出方法，其特征在于，包括：
第一步骤，通过来自电压供给节点的电压对感测节点进行预充电；
第二步骤，为了进行规定的动作，将所述感测节点的电压放电至所述电压供给节点；
第三步骤，在所述规定的动作后，通过来自所述电压供给节点的电压对所述感测节点进行再充电；以及
第四步骤，在第三步骤后，对与非串进行放电，并进行存储单元的感测。
2.根据权利要求1所述的读出方法，其中，
所述规定的动作包括页缓冲器/感测电路的锁存电路的重置
或在未选择位线的放电结束的期间内使选择位线成为浮动状态的动作。
3.根据权利要求1所述的读出方法，其中，
所述第三步骤中的所述电压供给节点的驱动能力与所述第一步骤中的所述电压供给节点的驱动能力相等或比其大。
4.根据权利要求1所述的读出方法，其中，
所述第三步骤中的所述电压供给节点的驱动能力阶段性地变化。
5.根据权利要求1所述的读出方法，其中，
所述读出方法还包括第五步骤，所述第五步骤在对所述感测节点进行再充电之后，将选择位线电连接于所述感测节点。
6.一种半导体装置，其特征在于，包括：
与非型的存储单元阵列；
读出部件，从所述存储单元阵列的选择页读出数据；以及
输出部件，将由所述读出部件读出的数据输出至外部，
所述读出部件包括经由位线连接于存储单元阵列的页缓冲器/感测电路，
所述读出部件在通过来自电压供给节点的电压对感测节点进行预充电之后，在与非串的放电前，为了进行规定的动作而将感测节点的电压放电至所述电压供给节点，在所述规定的动作后，通过来自所述电压供给节点的电压对所述感测节点进行再充电。
7.根据权利要求6所述的半导体装置，其中，
所述规定的动作包括页缓冲器/感测电路的锁存电路的重置
或在未选择位线的放电结束的期间内使选择位线成为浮动状态的动作。
8.根据权利要求6所述的半导体装置，其中，
所述读出部件包括连接于页缓冲器/感测电路的位线选择电路，所述位线选择电路包括选择偶数位线的偶数选择晶体管及选择奇数位线的奇数选择晶体管，
所述规定的动作使所述偶数选择晶体管或所述奇数选择晶体管非导通，使所选择的偶数位线或奇数位线成为浮动状态。
9.根据权利要求6所述的半导体装置，其中，
所述读出部件包括驱动所述电压供给节点的驱动电路，所述驱动电路以与对位线进行预充电时相等或比其高的驱动能力对所述感测节点进行再充电。
10.根据权利要求9所述的半导体装置，其中，
所述驱动电路响应切换控制信号将供给电压或基准电位供给至所述电压供给节点，进而所述驱动电路响应多个驱动信号来改变所述电压供给节点的供给电压的驱动能力。
11.根据权利要求7所述的半导体装置，其中，
所述页缓冲器/感测电路包括：电压供给节点、感测节点、锁存电路、连接于所述电压供给节点与所述感测节点之间的第一选择晶体管、连接于所述感测节点与位线之间的第二选择晶体管以及连接于所述感测节点与所述锁存电路之间的第三选择晶体管，且
所述读出部件使所述第一选择晶体管及所述第三选择晶体管导通，使所述第二选择晶体管非导通，将所述锁存电路电连接于所述电压供给节点的基准电位而对所述锁存电路进行重置。
12.根据权利要求7所述的半导体装置，其中，
所述页缓冲器/感测电路包括：电压供给节点、感测节点、锁存电路、连接于所述电压供给节点与所述感测节点之间的第一选择晶体管、连接于所述感测节点与位线之间的第二选择晶体管以及连接于所述感测节点与所述锁存电路之间的第三选择晶体管，且
所述读出部件使所述第一选择晶体管导通，使所述第二选择晶体管及所述第三选择晶体管非导通，将所述感测节点电连接于所述电压供给节点的基准电位，而使所述选择位线成为浮动状态。
13.根据权利要求11所述的半导体装置，其中，
所述页缓冲器/感测电路还包括接收所述锁存电路中所保持的数据的其他锁存电路，
所述读出部件在进行连续读出时，在输出所述其他锁存电路的数据的期间，使所述锁存电路保持从存储单元阵列的下一选择页读出的数据。
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