JP5631436B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、ＮＡＮＤ型フラッシュメモリの電流センシングを用いたデータの読出しに関する。

図１は、従来のフラッシュメモリのビット線選択回路およびページバッファ／センス回路の一例を示す図であり、ここには、一対のビット線として、偶数ビット線GBL_eと奇数ビット線GBL_oが例示されている。ビット線選択回路１０は、偶数ビット線GBL_eに接続された偶数選択トランジスタSEL_eと、奇数ビット線GBL_oに接続された奇数選択トランジスタSEL_oと、偶数ビット線GBL_eと仮想電位VIRとの間に接続された偶数バイアス選択トランジスタYSEL_eと、奇数ビット線GBL_oと仮想電位VIRとの間に接続された奇数バイアス選択トランジスタYSEL_oと、偶数選択トランジスタSEL_eおよび奇数選択トランジスタSEL_oの共通ノードN1に接続されたビット線選択トランジスタBLSとを有する。

偶数ビット線GBL_eおよび奇数ビット線GBL_oには、それぞれＮＡＮＤストリングＮＵが接続される。ＮＡＮＤストリングＮＵは、直列に接続された複数のメモリセルとその両端に接続されたドレイン選択トランジスタおよびソース選択トランジスタとを含み、ドレイン選択トランジスタは偶数ビット線GBL_e／奇数ビット線GBL_oに接続され、ソース選択トランジスタは、共通のソース線SLに接続される。

センス回路２０は、ビット線にプリチャージ電位を供給するためのプリチャージトランジスタBLPREと、プリチャージトランジスタBLPREとビット線選択トランジスタBLSとの間に形成されるセンスノードSNに接続されたキャパシタＣと、センスノードSNの電位をラッチ回路１２へ転送する転送トランジスタBLCD等を有する。

偶数ビット線GBL_eが選択されるとき、奇数ビット線GBL_oが非選択とされ、偶数選択トランジスタSEL_e、ビット線選択トランジスタBLSがオンし、奇数選択トランジスタSEL_oがオフする。また、奇数ビット線GBL_oが選択されるとき、偶数ビット線GBL_eが非選択とされ、奇数選択トランジスタSEL_o、ビット線選択トランジスタBLSがオンし、偶数選択トランジスタSEL_eがオフする。こうして、１つのセンス回路１０は、２本のビット線GBL_eおよびGBL_oに共通に使用される。

読出し動作において、偶数ビット線GBL_eが選択され、奇数ビット線GBL_oが非選択されるとき、偶数バイアストランジスタYSEL_eがオフし、奇数バイアストランジスタYSEL_oがオンし、奇数ビット線GBL_oには仮想電位VIRによりＧＮＤ電位が供給される。反対に、偶数ビット線GBL_eが非選択され、奇数ビット線GBL_oが選択されるとき、偶数バイアストランジスタYSEL_eがオンし、奇数バイアストランジスタYSEL_oがオフし、偶数ビット線GBL_eには仮想電位VIRによりＧＮＤ電位が供給される。このように、偶数ビット線の読出しを行うとき、奇数ビット線にＧＮＤ電位を供給し、奇数ビット線の読出しを行うとき、偶数ビット線にＧＮＤ電位を供給することで、隣接するビット線間の容量結合によるノイズを低減するビット線シールドが特許文献１等に開示されている。

特開平１１−１７６１７７号公報

図１に示すセンス回路２０は、いわゆる電圧検出型のセンス回路であり、偶数ビット線GBL_eまたは奇数ビット線GBL_oにプリチャージトランジスタBLPREを介してプリチャージ電位を供給し、その後、選択されたメモリセルの記憶状態に応じてビット線を放電させ、その放電状態をセンスノードSNで検出する。しかしながら、電圧検出型のセンス回路は、ビット線の微細化によりビット線抵抗が高くなり、また、ＮＡＮＤストリングを構成するメモリセル数の増加によりビット線容量も増加すると、時定数が大きくなり、ビット線の充放電に要する時間が長くなり、データの読出しに時間がかかってしまう。このため、電圧検出型のセンス回路は、もはや高集積化のフラッシュメモリには適さないものになりつつある。

このような理由から、センス回路には、電流検出型が用いられつつある。電流検出型のセンス回路は、メモリセルの記憶状態に応じてメモリセルを流れる電流をビット線を介して検出するものであり、電圧検出型と比較して高速センスが可能である。電流検出型のセンス回路は、例えば、電流−電圧変換を行うカスコード回路等が利用されている。

次に、従来の電流検出型のセンス回路の課題について説明する。フラッシュメモリにおいて、プログラムでは、フローティングゲートに電子を蓄積させ、メモリセルのしきい値電圧を正方向にシフトさせ、消去では、フローティングゲートから電子を放出させ、メモリセルのしきい値電圧を負方向にシフトさせるが、このようなプログラムおよび消去は、メモリセルのしきい値が「０」、「１」の分布幅内に入るように制御されなければならない。また、メモリセルに多ビットを記憶させる場合には、さらに「００」、「０１」、「１０」、「１１」の分布幅に入るように制御しなければならない。メモリセルのしきい値をより正確に制御するため、従来より、ISPE（Incremental Step Pulse Erase）方式が用いられている。ISPEでは、選択されたブロックのメモリセルに初期の消去パルスVers0を印加し、消去ベリファイにより消去が不合格と判定された場合には、消去パルスVers0よりも１ステップ電圧だけ高い消去パルスVers1を印加し、ブロック内のすべてのメモリセルの消去が合格と判定されるまで消去パルスの電圧が順次増加されていく。

ここで問題となるのは、各メモリセルのサイズや形状には、製造工程のパラメータの変動によってバラツキがあり、さらにプログラムや消去の回数等によりトンネル酸化膜が劣化するなどの要因があり、その結果、メモリセル間でデータが消去しやすいものと、そうでないものが生じる。つまり、あるメモリセルでは、コンダクタンスが大きいために電流が流れ易く、あるメモリセルでは、コンダクタンスが小さいために電流が流れ難いものが存在する。消去ベリファイでは、１つ１つのメモリセルの消去状態をチェックしておらず、ビット線単位でブロック全体の合否を判定している。このため、仮に、１つのビット線に、コンダクタンスの大きなメモリセルとコンダクタンスの小さなメモリセルが含まれていれば、コンダクタンスの小さなメモリセルを基準に合否の判定が成されることになり、コンダクタンスの大きなメモリセルは過消去（オーバーイレース）される。その結果、データの読出しにおいて、オーバーイレースされたメモリセルには相対的に大きな電流が流れ、電力消費が大きくなってしまう。同時に、センス回路側も大きな電流を供給する仕様にしなければならず、センス回路の小型化等の妨げとなる。

本発明は、上記従来の課題を解決し、消費電力を抑制し高速動作が可能な半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、複数のメモリセルが形成されたメモリアレイと、行方向のメモリセルを選択するワード線選択回路と、メモリアレイの各ビット線に結合され、選択されたビット線を流れる電流を検出する電流検出型のセンス回路と、メモリアレイの選択されたブロックのメモリセルのデータを消去する消去手段とを含み、前記消去手段は、消去ベリファイシーケンスと、ソフトプログラムシーケンスとを含み、消去ベリファイシーケンスは、消去されたブロックの各ビット線に流れる電流が第１の値より大きいか否かを判定し、各ビット線を流れる電流が第１の値以上であれば消去を終了し、前記ソフトプログラムシーケンスは、消去されたブロックの全ワード線にソフトプログラム電圧を印加し、各ビット線に流れる電流が前記第１の値よりも小さい第２の値よりも小さいか否かを判定するソフトプログラムベリファイを行い、各ビット線を流れる電流が前記第２の値よりも小さければソフトプログラムシーケンスを終了する。

好ましくは前記ソフトプログラムベリファイは、全ワード線に、読出し動作時に非選択ワード線に印加されるパス電圧を印加し、前記第２の値よりも小さいか否かを検知する。好ましくは前記ソフトプログラムベリファイは、前記第２の値よりも小さいと検知されたビット線に書き込み禁止電圧を供給し、前記第２の値よりも大きいビット線に結合されたメモリセルにソフトプログラムを行う。好ましくは半導体記憶装置はさらに、ビット線にプリチャージ電圧を供給する複数のプリチャージ回路を含み、複数のプリチャージ回路は、ブロック間に配置される。好ましくは前記プリチャージ回路は、前記センス回路によりビット線に電流が供給される前にビット線にプリチャージ電圧を供給する。好ましくは前記センス回路は、偶数ビット線に接続される第１のセンス回路と、奇数ビット線に接続される第２のセンス回路とを含み、第１のセンス回路は、メモリアレイの一方の端部に配置され、第２のセンス回路は、メモリアレイの他方の端部に配置され、第１のセンス回路と第２のセンス回路との間に、複数のプリチャージ回路が配置される。好ましくは前記プリチャージ回路は、前記ワード線選択回路からメモリアレイの行方向に延在し、前記ビット線に接続される配線を含む。

本発明に係るＮＡＮＤ型の不揮発性メモリセルを備えた半導体記憶装置における消去方法は、消去されたブロックの各ビット線に流れる電流が第１の値より大きいか否かを判定し、各ビット線を流れる電流が第１の値以上であれば消去を終了する消去ベリファイシーケンスと、消去されたブロックの全ワード線にソフトプログラム電圧を印加し、各ビット線に流れる電流が前記第１の値よりも小さい第２の値より小さいか否かを判定し、各ビット線を流れる電流が前記第２の値よりも小さければソフトプログラムシーケンスを終了するソフトプログラムシーケンスとを有する。

本発明によれば、消費電力を抑制し高速動作が可能な電流検出型のセンス回路を用いた半導体記憶装置を提供することができる。

従来のフラッシュメモリのビット線選択回路およびページバッファ／センス回路の一例を示す図である。 本発明の実施例に係るフラッシュメモリの一構成例を示すブロック図である。 本発明の実施例に係るプリチャージ回路およびＮＡＮＤストリングの構成を示す回路図である。 本発明の実施例に係るページバッファ／センス回路の構成例を示す図である。 本発明の実施例に係るフラッシュメモリの各動作モード時の各部の電圧の関係を示すテーブルである。 本発明の実施例に係るフラッシュメモリの消去モードを説明するフローである。 本発明の実施例による消去モードの際に印加される信号のタイミングチャートを示す図である。 消去ベリファイ時、ソフトプログラムベリファイ、ページプログラムベリファイ時のしきい値電圧の分布状態を示す図である。 本発明の実施例によるソフトプログラム／ベリファイの動作フローを示す図である。 本発明の実施例に係るフラッシュメモリの他の構成を示す図である。

本発明のフラッシュメモリでは、電流検出型のセンス回路を用いメモリセルを流れる電流の有無を判定する。読出し時の電流消費を抑制するため、メモリセルのデータの消去が行われるとき、メモリセルの負のしきい値が一定以上になることを抑制するためのスキームが実施される。これにより、読出し時に電流検出型のセンス回路からビット線へ供給される電流量が一定以下に抑制され、消費電力が低減される。以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

図２は、本発明の実施例に係るフラッシュメモリの構成を示すブロック図である。但し、ここに示すフラッシュメモリの構成は、例示であって、本発明は、必ずしもこのような構成に限定されるものではない。

本実施例のフラッシュメモリ１００は、行列状に配列された複数のメモリセルを有するメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号C1、C2、C3等を供給するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ワード線選択回路１６０によって選択されたページから読み出されたデータを保持したり、選択されたページへの書込みデータを保持するページバッファ／センス回路１７０と、ビット線にプリチャージ電圧を供給するプリチャージ回路１８０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきページバッファ１７０内の列データを選択する列選択回路１９０と、データの読出し、プログラムおよび消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Vers、ソフトプログラム電圧Vsoft、非選択読出し電圧VPASSR）などを生成する内部電圧発生回路２００とを含んで構成される。

メモリアレイ１１０は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの両側には、ページバッファ／センス回路１７０が配置され、メモリアレイ１１０の列方向には、複数のプリチャージ回路１８０が配置される。

図３は、メモリブロック内に形成されるＮＡＮＤストリングの構成とブロック間に配置されるプリチャージ回路を示す図である。１つのメモリブロックには、複数のメモリセルを直列に接続したＮＡＮＤストリングＮＵが複数形成され、図３には、１つのメモリブロック内にｎ＋１個のセルユニットＮＵが行方向に配列されている。

セルユニットＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、３１)と、一方の端部であるメモリセルMC31のドレイン側に接続された選択トランジスタTR1と、他方の端部であるメモリセルMC0のソース側に接続された選択トランジスタTR2とを含み、選択トランジスタTR1のドレインは、対応する１つのビット線GBLに接続され、選択トランジスタTR2のソースは、共通のソース線SLに接続される。

メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、選択トランジスタTR1、TR2のゲートは、ワード線WLと並行する選択ゲート線SGD、SGSに接続される。ワード線選択回路１６０は、行アドレスＡｘに基づきメモリブロックを選択するとき、当該メモリブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTR1、TR2を選択的に駆動する。

典型的に、半導体基板または半導体層内にＰウエルが形成され、１つのＰウエル内に１つのブロックが形成される。メモリセルは、Ｎ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された電荷と蓄積するフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないときまたは消去されたとき、つまりデータ「１」が保持されているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたときまたはプログラムされたとき、つまりデータ「０」が保持されているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

また、図３に示すように、ブロックBLK(i)とブロックBLK(ｉ+1)との間には、ビット線GBLにプリチャージ電圧を供給するためのプリチャージ回路１８０が挿入される。プリチャージ回路１８０が挿入される位置および数は任意であるが、好ましくは、プリチャージ回路１８０とページバッファ／センス回路１７０との間に含まれるブロックの数や、プリチャージ回路１８０の間に含まれるブロックの数が等しいか近似されるように、プリチャージ回路が配置される。プリチャージ回路１８０を設けることにより、ビット線をプリチャージする時間を短縮する。

好ましい例では、プリチャージ回路１８０は、偶数ビット線GBL_eに接続される偶数プリチャージトランジスタPRE_eと、奇数ビット線GBL_oに接続される奇数プリチャージトランジスタPRE_oとを含む。偶数プリチャージトランジスタPRE_eおよび奇数プリチャージトランジスタPRE_oは、ワード線選択回路１６０内に形成され、コントローラ１５０からの制御信号に基づき動作される。偶数プリチャージトランジスタPRE_eおよび奇数プリチャージトランジスタPRE_oにそれぞれ接続された金属配線WP_e、WP_oがメモリアレイ１１０上を行方向に延び、金属配線WP_eが偶数ビット線GBL_eに接続され、金属配線WP_oが奇数ビット線GBL_eに接続される。好ましくは、金属配線WP_e、WP_oは、ソース線SL上を延在する。例えば、読み出し動作が行われるとき、偶数プリチャージトランジスタPRE_eまたは奇数プリチャージトランジスタPRE_oがオンされ、偶数ビット線GBL_eまたは奇数ビット線GBL_oにプリチャージ電位Vpreが供給される。

セルユニットＮＵに接続されたビット線GBL0、GBL1、・・・、GBLnは、ビット線選択回路を介してページバッファ／センス回路１７０に接続される。ビット線選択回路は、読出し時やプログラム時等に、偶数ビット線または奇数ビット線を選択し、選択された偶数ビット線または奇数ビット線をページバッファ／センス回路１７０に接続する。例えば、偶数ビット線が選択されるとき、偶数ビット線は、メモリアレイ１１０の上方のページバッファ／センス回路１７０に接続され、奇数ビット線が選択されたとき、奇数ビット線は、メモリアレイ１１０の下方のページバッファ／センス回路１７０に接続される。

図４は、本実施例のページバッファ／センス回路の一例を示す回路図である。ここでは、１つの偶数ビット線GBL_eに接続されたページバッファ／センス回路１７０を例にする。ページバッファ／センス回路１７０は、読出し時に、偶数ビット線GBL_eの電流を検出するためのセンス回路と、読み出されたデータやプログラムするデータを保持するラッチ回路等を含む。

本実施例のセンス回路は、電流検出型であり、電流検出型のセンス回路は、公知の回路によって構成することができる。図４は、簡略化されたカスコード回路を例示するが、これ以外にも、リファレンス用のカスコード回路を用意し、２つのカスコード回路によって電流−電圧変換された信号を差動増幅回路によって増幅するような回路であってもよい。図４に示すセンス回路は、Ｖｄｄ電源に接続されたＰチャンネルＭＯＳトランジスタＭ１と、ＰＭＯＳトランジスタＭ１に直列に接続された抵抗Ｒと、抵抗Ｒに直列に接続されたＮチャンネルＭＯＳトランジスタＭ２と、ＮＭＯＳトランジスタＭ２のゲートに接続されたＣＭＯＳインバータＩＮとを含んで構成される。

トランジスタＭ１のゲートには、センス回路を活性化させるための／信号Activeが入力され、このトランジスタＭ１は、電流源として機能する。トランジスタＭ２のゲートにはインバータＩＮの出力が結合され、インバータＩＮは、ビット線GBL_eの反転した電位をトランジスタＭ２に印加する。つまり、ノードＮ２は、ビット線選択回路を介して偶数ビット線GBL_eに接続され、偶数ビット線GBL_eを流れる電流を監視する。ビット線GBL_eのメモリセルに電流が流れると、ノードＮ２が低下しトランジスタＭ２がオンし、トランジスタＭ１を流れる検出電流が抵抗Ｒによって電圧に変換され、センスノードＳＮから検出電流に応じた電圧（抵抗Ｒ×当該抵抗Ｒを流れる検出電流）が出力される。選択されたビット線GBL_eに電流が流れないとき、あるいは微小な電流が流れるとき、トランジスタＭ２はオフし、検出電流が抵抗Ｒを流れないためセンスノードＳＮの出力Outはゼロである。なお、偶数ビット線の読出しが行われるとき、奇数ビット線を基準電位にし、反対に、奇数ビット線の読出しが行われるとき、偶数ビット線を基準電位にするシールド読出しが行われるようにしてもよい。本実施例の電流検出型のセンス回路は、後述するように供給する最大の電流値を一定以下に制限するように動作され、読出しやベリファイ時等の電力消費を抑制する。

次に、本実施例に係るフラッシュメモリの動作について説明する。図５の表は、消去、書込み、読出し動作時に印加される電圧のバイアス条件の一例を示している。Ｆは、フローティングである。コントローラ１５０は、読出し、プログラムまたは消去に関するコマンドを受け取ると、当該コマンドを解読し、ワード線駆動回路１６０、列選択回路１９０、内部電圧発生回路２００等を制御し、各動作を実行させる。

本実施例によるフラッシュメモリでは、図６に示すようなシーケンスを含む消去モードが実行される。コントローラ１５０は、消去に関するコマンドを受け取ると、図６に示す消去モードを実行する。この消去モードは、選択されたブロックに消去パルスを印加してメモリセルのデータを消去するＩＳＰＥ消去（Ｓ１００）と、メモリセルのしきい値電圧が消去ベリファイ電圧以下になっていることを確認するための消去ベリファイ（Ｓ１１０）と、メモリセルのしきい値分布幅を狭くするようなソフトプログラム（Ｓ１２０）、およびソフトプログラムベリファイ（Ｓ１３０）とを含む。

図７は、消去ベリファイ（ＥＲＶ）およびソフトプログラム（ＳＰＧＭ）のときに印加される信号波形のタイミングチャートである。フラッシュメモリの消去では、公知にように選択されたブロック内のメモリセルのデータが一括で消去される。例えば、コントローラ１５０の制御により、選択されたブロックの全ワード線には０Ｖが印加され、選択ゲート信号SGD、SGSがフローティングにされ、Ｐウエルに約２０Ｖの消去電圧Versが印加され、メモリセルのデータの一括消去が行われる。

次に、コントローラ１５０の制御の下で、消去ベリファイが実行される。消去ベリファイ（ＥＲＶ）では、図７に示すように、選択されたブロック内の全ワード線に０Ｖが印加され、選択ゲート信号SGD、SGSに電源電圧Ｖｄｄが印加され、センス回路によって全ビット線に電圧（例えば、０．８Ｖ）が印加される。消去ベリファイが行われる際、ビット線には、プリチャージ回路１８０からプリチャージ電圧Vpreが供給され、ビット線がセンス回路１７０に接続されたとき、ビット線の電圧が変化させないようにする。すなわち、センス回路１７０がビット線に接続される時点より前の一定期間、図３に示す偶数プリチャージトランジスタPRE_eまたは奇数プリチャージトランジスタPRE_oがオンされる。センス回路１７０へのビット線の接続に際して、ビット線の電圧変動を最小にするため、プリチャージ電圧Vpreとセンス回路１７０が供給する電圧とは等しいことが望ましい。

選択されたブロック内のメモリセルの電荷が消去されたとき、しきい値電圧は負の方向にシフトされ、メモリセルはデータ「１」の状態になる。但し、メモリセルのトンネル酸化膜の劣化やその他要因によりメモリセル間にはバラツキがあるため、メモリセル間のしきい値電圧にもバラツキが生じる。消去ベリファイは、選択されたブロック内のメモリセルのしきい値電圧がベリファイのしきい値電圧Ｖｔｈ以下になったか否かを確認する。本実施例では、センス回路１７０は電流検出型であるため、全ビット線の各々を流れる電流がしきい値電流以上、例えば１μＡ以上であるとき、消去が合格であると判定される。図４に示すセンス回路において、しきい値電流以上がトランジスタＭ１を流れるとき、センスノードＳＮには当該しきい値電流に応じた比較的高い電圧が表れる。もし、ビット線に含まれるメモリセルが電流を流さないとき、あるいはメモリセルを流れる電流がしきい値電流未満であるとき、センスノードＳＮにはゼロまたは比較的小さい電圧が表れる。センスノードＳＮから出力される電圧に基づき、消去が合格か不合格かが確認される。もし、消去が不合格であることが確認されると、前回印加された消去パルスよりも一定電圧だけ大きな消去パルスがＰウエルに印加され、メモリセルのしきい値電圧がさらに負の方向へシフトされる。このような消去−消去ベリファイを繰り返すことで、消去ベリファイの合格が確認された時点で、ブロック内のメモリセルのしきい値電圧の分布幅の上限値Ｖｍａｘは、ベリファイのしきい値電流に相当するしきい値電圧Ｖｔｈ以下であることが保証される。図８（Ａ）は、消去ベリファイが終了した時点のメモリセルのしきい値分布を表しており、しきい値電圧の分布幅の上限値Ｖｍａｘは、消去ベリファイのしきい値電流に相当するしきい値電圧Ｖｔｈよりも小さい。メモリセルを流れる電流は、しきい値電圧Ｖｔｈを確定させるドレイン電流Ｉｄである。

次に、メモリセルのしきい値電圧の分布幅が狭くなるようなソフトプログラム／ベリファイが行われる。データ消去／消去ベリファイでは、分布幅の上限値Ｖｍａｘをしきい値Ｖｔｈよりも小さくするが、分布幅の下限値Ｖｍｉｎについては考慮されていない。ＩＳＰＥ消去／消去ベリファイでは、最も電流を流しにくいメモリセルを対象にブロック全体に消去パルスを印加するため、ブロック内には、過消去状態のメモリセル、すなわちしきい値電圧が大きく負の方向にシフトされたメモリセルが存在する。そこで、ソフトプログラムでは、ブロック内のワード線に、通常のプログラムのときに印加する電圧Vpgmよりも小さいソフトプログラム電圧Vsoft1を印加することで、メモリセルに電荷を注入させ、しきい値電圧を正の方向へシフトさせるようなストレスを与える。

図９は、本実施例のソフトプログラム／ベリファイの動作フローを示す図である。ソフトプログラムでは、メモリ等に予め設定された初期ソフトプログラム電圧Vsoft1が設定され（Ｓ２００）、図７に示すように、選択されたブロック内の全ワード線に、ソフトプログラム電圧Vsoft1が印加され、選択ゲート信号SGD、SGSに電源電圧Ｖｄｄが印加され、全ビット線にプログラム可能な電圧０Ｖが印加される（Ｓ２０２）。この際、プリチャージ回路１８０は、消去ベリファイのときと同様に、ビット線にプリチャージ電圧Vpreを供給する。ソフトプログラム電圧Vsoft1は、通常のプログラム電圧Vpgmよりも小さく、相対的にオーバーイレース状態のメモリセルに電荷が注入され易く、上限値近傍のメモリセルには電荷が注入され難い。従って、図８（Ｂ）に示すように、分布幅の下限値近傍のメモリセルのしきい値電圧が正の方向へシフトされ、結果的に、分布幅が狭帯化される。

ソフトプログラムベリファイでは、選択されたブロック内の全ワード線に、非選択ワード線へのパス電圧VPASSR（図５のテーブルの例では、４．５Ｖ）が印加される（Ｓ２０４）。このベリファイでも、消去ベリファイのときと同様に、プリチャージ回路１８０による充電が行われ、かつ選択ゲート信号SGD、SGSにも同様のバイアス電圧が印加される。次に、センス回路１７０において、ビット線を流れる電流がしきい値電流未満（Ｉｄ＜１μＡ）であるか否かが検出され、しきい値電流未満であれば、ソフトプログラムが合格であることを確認する（Ｓ２０６）。つまり、図４のセンスノードＳＮの出力に比較的小さな電圧が出力されたときに合格を確認する。ソフトプログラムが不合格であること確認した場合には、次のソフトプログラムが実施される（Ｓ２０８）。この場合、前回のソフトプログラム電圧Vsoft1よりも大きなソフトプログラム電圧Vsoft2が、不合格とされたページに印加される。また、既にソフトプログラムの合格を確認されたビット線には、例えば昇圧回路等によって昇圧されたプログラム禁止の電圧が供給される。これにより、不合格とされたビット線のメモリセルのしきい値がさらに正の方向へシフトされる。このようなソフトプログラムおよびベリファイが、すべてのビット線で合格するまで繰り返される（Ｓ２１０）。最終的に、ソフトプログラムを終了したブロックの各ビット線を流れる電流は、１μＡ近傍に収束されることになる。なお、図８（Ｃ）は、プログラムベリファイのしきい値分布であり、例えば、選択されたワード線に１．５Ｖが印加されたとき、ビット線に流れる電流は、Ｉｄ＜０．１５μＡである。

本実施例によれば、しきい値電圧の分布幅の下限値を正の方向シフトさせ、メモリセルのしきい値電圧の分布幅狭くしたので、データの読出し時にセンス回路からビット線を介して供給される電流の上限を制限することができ、これにより、電力消費を抑制することができる。すなわち、ソフトプログラムベリファイでは、全ワード線に、読出し時の非選択ワード線へのパス電圧VPASSRを印加し、しきい値電流よりも小さな電流を流すビット線を検知し、それを合格させるようにしたので、読出し時にセンス回路が供給する最大電流を抑制することができる。このことは、同時にセンス回路の小型化にも繋がる。さらにセンス回路からセルユニットＮＵを接続するビット線間の任意の複数の地点に、プリチャージ電圧を供給するようにしたので、センス回路からビット線を充電する時間を大幅に短縮させることができ、読出しやプログラムの高速化を図ることができる。

上記実施例では、メモリアレイの上下に一対のページバッファ／センス回路を配置し、それぞれのページバッファ／センス回路が偶数ビット線と奇数ビット線に接続される例を示したが、１つのページバッファ／センス回路が偶数ビット線および奇数ビット線に共有されるものであってもよい。この場合、ページバッファ／センス回路１７０は、図１０に示すようにビット線選択回路１０を介して偶数ビット線GBL_eおよび奇数ビット線GBL_eに選択的に接続される。さらに本実施例のように一対のページバッファ／センス回路をそれぞれ偶数ビット線および奇数ビット線に接続させた場合、奇数ビット線の読出しを行うとき、偶数ビット線をＧＮＤ等の基準電位にし、他方、偶数ビット線の読出しを行うとき、奇数ビット線をＧＮＤ等の基準電位にするビット線シールドを行うようにしてもよい。

上記実施例では、消去モードが図６に示すようなシーケンスを包含する例を示したが、消去ベリファイモードが図６に示すようなシーケンスを包含するものであってもよい。上記実施例では、メモリセルは２値データを保持する例を示したが、メモリセルは多値データを保持するものであってもよい。さらに上記実施例で示した数値は、単なる例示であることは言うまでもない。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：プリチャージ回路
１９０：列選択回路
２００：内部電圧発生回路
GBL_e：偶数ビット線
GBL_o：奇数ビット線
SL：ソース線
VIR：仮想電位
SEL_e：偶数選択トランジスタ
SEL_o：奇数選択トランジスタ
BLS：ビット線選択トランジスタ
YSEL_e：偶数バイアストランジスタ
YSEL_o：奇数バイアストランジスタ
SSEL_e：偶数ソース線選択トランジスタ
SSEL_o：奇数ソース線選択トランジスタ

Claims (10)

1. 複数のメモリセルが形成されたＮＡＮＤ型のメモリアレイと、
   行方向のメモリセルを選択するワード線選択回路と、
   メモリアレイの各ビット線に結合され、選択されたビット線を流れる電流が予め決められた値よりも大きいか否かを検出する電流検出型のセンス回路と、
   メモリアレイの選択されたブロックのメモリセルのデータを消去する消去手段とを含み、
   前記消去手段は、消去ベリファイシーケンスと、ソフトプログラムシーケンスとを含み、
   消去ベリファイシーケンスにおいて、消去されたブロックの全ワード線に第１のベリファイ電圧を印加したとき、前記センス回路により消去されたブロックの各ビット線に流れる電流が前記予め決められた値より大きいか否かを判定し、各ビット線を流れる電流が前記予め決められた値以上であれば消去を終了し、
   前記ソフトプログラムシーケンスにおいて、消去されたブロックの全ワード線にソフトプログラム電圧を印加し、かつ全ワード線に前記第１のベリファイ電圧よりも大きい第２のベリファイ電圧を印加したとき、前記センス回路により消去されたブロックの各ビット線に流れる電流が前記予め決められた値より小さいか否かを判定するソフトプログラムベリファイを行い、各ビット線を流れる電流が前記予め決められた値よりも小さければソフトプログラムシーケンスを終了する、半導体記憶装置。
2. 前記ソフトプログラムベリファイは、全ワード線に、読出し動作時に非選択ワード線に印加されるパス電圧を前記第２のベリファイ電圧として印加し、前記予め決められた値よりも小さいか否かを検知する、請求項１に記載の半導体記憶装置。
3. 前記ソフトプログラムベリファイは、前記予め決められた値よりも小さいと検知されたビット線に書き込み禁止電圧を供給し、前記予め決められた値よりも大きいビット線に結合されたメモリセルにソフトプログラムを行う、請求項２に記載の半導体記憶装置。
4. 半導体記憶装置はさらに、ビット線にプリチャージ電圧を供給する複数のプリチャージ回路を含み、複数のプリチャージ回路は、ブロック間に配置される、請求項１ないし３いずれか１つに記載の半導体記憶装置。
5. 前記プリチャージ回路は、前記センス回路によりビット線に電流が供給される前にビット線にプリチャージ電圧を供給する、請求項４に記載の半導体記憶装置。
6. 前記センス回路は、偶数ビット線に接続される第１のセンス回路と、奇数ビット線に接続される第２のセンス回路とを含み、第１のセンス回路は、メモリアレイの一方の端部に配置され、第２のセンス回路は、メモリアレイの他方の端部に配置され、第１のセンス回路と第２のセンス回路との間に、複数のプリチャージ回路が配置される、請求項４または５に記載の半導体記憶装置。
7. 前記プリチャージ回路は、前記ワード線選択回路からメモリアレイの行方向に延在し、前記ビット線に接続される配線を含む、請求項４ないし６いずれか１つに記載の半導体記憶装置。
8. ＮＡＮＤ型の不揮発性メモリセルを備えた半導体記憶装置における消去方法であって、
   消去されたブロックの全ワード線に第１のベリファイ電圧を印加したとき、各ビット線に流れる電流が、電流センス回路により予め決められた値より大きいか否かを判定し、各ビット線を流れる電流が前記予め決められた値以上であれば消去を終了する消去ベリファイシーケンスと、
   消去されたブロックの全ワード線にソフトプログラム電圧を印加し、消去されたブロックの全ワード線に前記第１のベリファイ電圧よりも大きい第２のベリファイ電圧を印加したとき、各ビット線に流れる電流が前記予め決められた値より小さいか否かを判定し、各ビット線を流れる電流が前記予め決められた値よりも小さければソフトプログラムシーケンスを終了するソフトプログラムシーケンスと、
   を有する消去方法。
9. 前記ソフトプログラムシーケンスは、全ワード線に、読出し動作時に非選択ワード線に印加されるパス電圧を前記第２のベリファイ電圧として印加し、前記予め決められた値よりも小さいか否かを検知する、請求項８に記載の消去方法。
10. 前記ソフトプログラムシーケンスは、前記予め決められた値よりも小さいと検知されたビット線に書き込み禁止電圧を供給し、前記予め決められた値よりも大きいビット線に結合されたメモリセルにソフトプログラムを行う、請求項８に記載の消去方法。

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