JP2016100030A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】 ビット線選択回路を構成する低電圧トランジスタのブレークダウンを抑制する半導体記憶装置を提供する。
【解決手段】 Ｐウエル内には、ＮＡＮＤストリングユニットＮＵと、ビット線選択回路を構成するトランジスタBLSe、BLSo、BIASe、BIASoとが形成される。消去動作時、トランジスタBLSe、BLSo、BIASe、BIASoがフローティング状態にされ、Ｐウエルに消去電圧が印加されたとき、トランジスタBLSe、BLSo、BIASe、BIASoが昇圧される。Ｐウエルから消去電圧が放電されるとき、トランジスタBLSe、BLSo、BIASe、BIASoのゲートは、放電回路４１０によって基準電位に接続され、ゲート電圧は、Ｐウエル電圧を追従するように放電される。
【選択図】 図８

Description

本発明は、不揮発性半導体記憶装置に関し、特にＮＡＮＤ型フラッシュメモリに関する。

ＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤストリングを列方向に配置したメモリブロックアレイを含んで構成される。ＮＡＮＤストリングは、直列に接続された複数のメモリセルとその両端に接続された選択トランジスタとを含んで構成され、一方の端部は、ビット線側選択トランジスタを介してビット線に接続され、他方の端部は、ソース線側選択トランジスタを介してソース線に接続される。データの読出しやプログラム（書込み）は、ＮＡＮＤストリングに接続されたビット線を介して行われる。

図１は、従来のＮＡＮＤ型フラッシュメモリのビット線選択回路の構成を示す図である。ここには、偶数ビット線BLeと奇数ビット線BLoの一対のビット線が示されている。ビット線選択回路１０は、偶数ビット線BLeまたは奇数ビット線BLoをセンス回路に接続するためのビット線選択トランジスタBLCを含む第１の選択部２０と、偶数ビット線BLeおよび奇数ビット線BLoにバイアス電圧VPREを印加するための偶数バイアストランジスタBIASeおよび奇数バイアストランジスタBIASo、偶数ビット線BLeをビット線選択トランジスタBLSに接続するための偶数ビット線選択トランジスタBLSe、奇数ビット線BLoをビット線選択トランジスタBLCに接続するための奇数ビット線選択トランジスタBLSoを含む第２の選択部３０とを有する。このようなビット線選択回路１０は、センス回路４０に接続される。ここで、第２の選択部３０は、セルアレイが形成されるＰウエル領域とは別のＰ基板上に形成され、消去動作時に、選択ブロック（Ｐウエル）に消去電圧が印加されることで全ビット線が消去電圧に昇圧され、他方、Ｐ基板が０Ｖ（ＧＮＤ）であるため、第２の選択部３０を構成する偶数および奇数バイアストランジスタBIASe、BIASo、偶数及び奇数ビット線選択トランジスタBLSe、BLSoは、ゲート酸化膜が厚くかつゲート長が長く、高耐圧の高電圧（HV）のトランジスタから構成される。

また、特許文献１、２、および非特許文献１には、図２に示すように、ビット線選択回路１０Ａの第２の選択部３０Ａを低電圧(LV)のトランジスタから構成し、第２の選択部３０Ａと第１の選択部２０との間に、高電圧（HV）トランジスタBLSからなる中継部３２を設けている。第２の選択部３０Ａを構成するトランジスタBIASe、BIASo、BLSe、BLSoは、ＮＡＮＤストリングユニットＮＵを形成するメモリアレイのブロック５０、すなわちＰウエル６０内に形成され、トランジスタBIASe、BIASo、BLSe、BLSoは、メモリセルと同一のプロセスに形成された、ゲート長が短く、かつゲート酸化膜が薄い低電圧(LV)のトランジスタである。中継部３２のトランジスタBLSは、メモリセルアレイを形成するＰウエル６０の外側に配置され、第１の選択部２０のトランジスタBLCを第２の選択部３０Ａのトランジスタから分離する。第２の選択部３０Ａを低電圧トランジスタの構成とすることで、第２の選択部３０Ａが占有するレイアウト面積を削減し、全体のメモリサイズの小型化を図っている。他方、消去動作時、Ｐウエル６０には、約２０Ｖ程度の消去電圧または消去パルスが印加されるが、このとき、第２の選択部３０Ａを構成する全てのトランジスタのゲートはフローティングにされ、トランジスタのゲートがＰウエル６０との容量結合により消去電圧の近傍にまで昇圧される。このため、トランジスタBIASe、BIASo、BLSe、BLSoのゲート酸化膜には大きな電位差が印加されず、ゲート酸化膜のブレークダウンが回避される。

特許第５５５０６０９号公報 特開２０１１−２３６６１号公報 K. Fukuda. Et al., "A 151mm2 64Gb MLC NAND Memory in 24n, CMOS Technology", IEEE International Solid-State Circuit Conference, Digest of Technical Paper P198-199, Session 11, 2011

上記したように、第２の選択部３０ＡのトランジスタBIASe、BIASo、BLSe、BLSoを、メモリアレイのブロック５０、つまりＰウエル６０内に形成することで、第２の選択部３０Ａの占有面積を削減することができる。しかしながら、このような第２の選択部３０Ａの構成には、次のような課題が生じる。

消去動作時、第２の選択部３０ＡのトランジスタBIASe、BIASo、BLSe、BLSoがフローティング状態にされ、トランジスタBIASe、BIASo、BLSe、BLSoのゲート電圧Vgateは、Ｐウエル６０に印加された消去電圧Versが上昇するとき、Ｐウエル電圧Vpwとの容量結合により徐々に昇圧される。印加される消去電圧Versのピークは、例えば２０Ｖ程度であり、メモリセルからＰウエル６０への電子の放出が十分となるように、消去電圧Vesrはピーク電圧を一定期間保持される。消去電圧Versの印加が終了すると、Ｐウエル電圧Vpwが放電されるため、これに応答してトランジスタのゲート電圧Vgateも徐々に下降する。

しかしながら、トランジスタBIASe、BIASo、BLSe、BLSoのゲートには、Ｐウエル６０を越えて延在する配線が接続されているため、ゲート電圧Vgateは、配線の直下に存在するＰ型シリコン基板または他のウエルとの間の寄生容量、および隣接する配線との間の寄生容量の影響により、Ｐウエル電圧Vpwの低下に追従して降下されない場合がある。

図３は、Ｐウエル電圧Vpw、およびトランジスタBIASe、BIASo、BLSe、BLSoのゲート電圧Vgateを模式的に示したグラフである。Ｐウエル電圧Vpwを実線、ゲート電圧Vgateを破線で示す。時刻ｔ０において、選択されたブロックのワード線WLには０Ｖが印加され、トランジスタBIASe、BIASo、BLSe、BLSoがフローティング状態にされる。時刻Ｔ１において、Ｐウエル６０へ消去電圧Versが印加される。例えば、段階的に電圧が大きくなる消去パルスがＰウエルへ印加される。消去パルスの印加に応答して、Ｐウエル電圧Vpwの昇圧が開始される。これと同時に、Ｐウエルと容量結合したトランジスタBIASe、BIASo、BLSe、BLSoのゲート電圧Vgateが昇圧される。時刻Ｔ２において、Ｐウエル電圧Vpwが約２０Ｖに昇圧され、時刻Ｔ２〜Ｔ３の期間において消去に必要な一定時間経過が保たれ、フローティングゲートからＰウエル６０へ電子が抜き出される。

消去が行われる期間Ｔ２〜Ｔ３において、トランジスタBIASe、BIASo、BLSe、BLSoのゲート電圧Vgateは、Ｐウエル６０との結合比により、一定電位以下になるように設定される。すなわち、図３に示すように、Ｐウエル電圧Vpwとトランジスタのゲート電圧Vgateの電位差Vaを一定値以下にしないと、トランジスタが時間依存性のブレークダウンTDDB（Time Dependent Dielectric Breakdown：経時絶縁破壊特性）によって破壊されてしまう。TDDBは、トランジスタのゲートに高い電圧が印加されない場合でも、長時間、電圧が印加されているとトランジスタがブレークダウンしてしまう現象である。このため、Va＜TDDBを満足するように、トランジスタとＰウエル間の結合比が設定される。

時刻Ｔ３において、消去電圧Versの印加が終了し、Ｐウエル電圧Vpwが放電される。放電が開始されると、Ｐウエル６０には放電経路が接続され、その放電経路を介して電荷が放電されるため、Ｐウエル電圧Vpwは比較的早く低下する。他方、トランジスタBIASe、BIASo、BLSe、BLSoのゲートには、その電荷を放電するための放電経路が接続されておらず、さらにゲートには、寄生容量を有する配線が接続されているため、ゲート電圧Vgateの放電速度は、Ｐウエル電圧Vpwよりも緩やかになる。その結果、時刻Ｔ４において、Ｐウエル電圧Vpwが０Ｖに到達したとき、トランジスタのゲート電圧Vgateは未だ電圧Vbであり、Vb＞TDDBであるならば、トランジスタBIASe、BIASo、BLSe、BLSoのブレークダウンが促進されてしまう可能性がある。

そこで、本発明は、上記従来の課題を解決し、ビット線選択回路を構成する低電圧トランジスタのブレークダウンを抑制する半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、電気的に書き換え可能なメモリセルが直列に接続されたＮＡＮＤストリングが複数形成されたメモリセルアレイと、前記メモリセルアレイの選択されたブロック内のメモリセルを消去する消去手段と、前記ＮＡＮＤストリングの各々に接続されたビット線を選択するビット線選択回路とを有し、前記ビット線選択回路を構成する少なくとも１つのビット線選択トランジスタは、メモリセルを形成するウエル内に形成され、前記消去手段は、選択されたブロックのウエルに消去電圧を印加する第１の手段と、選択されたブロックのウエルに形成された前記少なくとも１つのビット線選択トランジスタをフローティング状態にする第２の手段と、選択されたブロックのウエルの電圧を放電させるとき、前記少なくとも１つのビット線選択トランジスタのゲートを基準電位に放電させる第３の手段とを有する。

好ましくは前記第３の手段は、前記少なくとも１つのビット線選択トランジスタのゲートと基準電位との間に放電経路を生成する。好ましくは前記第３の手段は、前記少なくとも１つのビット線選択トランジスタのゲートと基準電位との間に放電経路を生成するための第１の放電トランジスタを含み、当該第１の放電トランジスタは、前記ウエルの電圧が放電されるときに導通される。好ましくは前記第３の手段は、前記少なくとも１つのビット線選択トランジスタのゲートと基準電位との間に、前記第１の放電トランジスタに直列に接続された少なくとも１つのダイオードを含む。好ましくは前記少なくとも１つのダイオードは、放電期間中に前記少なくとも１つのビット線選択トランジスタのゲートと前記ウエルとの間に一定の電位差を生じさせ、当該一定の電位差は、前記少なくとも１つのビット線選択トランジスタのＴＤＤＢよりも小さい。好ましくは前記第３の手段は、前記ウエルと基準電位との間に放電経路を生成するための第２の放電トランジスタと、前記ウエルのＮＡＮＤストリングに共通に接続されたソース線と基準電位との間に放電経路を生成するための第３の放電トランジスタとを含み、第１、第２および第３の放電トランジスタの各ゲートには、共通の放電イネーブル信号が供給される。好ましくは前記ウエルの電圧および前記ソース線の電圧が第２および第３の放電トランジスタを介して基準電位にまで放電されたとき、前記少なくとも１つのダイオードは、前記少なくとも１つのビット線選択トランジスタのしきい値よりも大きいしきい値を有する。好ましくは前記少なくとも１つのビット線選択トランジスタは、偶数ビット線を選択するための偶数ビット線選択トランジスタと、奇数ビット線を選択するための奇数ビット線選択トランジスタとを含み、前記偶数ビット線選択トランジスタおよび前記奇数ビット線選択トランジスタは、両者の共通ノードの電圧が基準電位に放電されるように導通する。好ましくは前記少なくとも１つのダイオードは、前記少なくとも１つのビット線選択トランジスタよりも高耐圧のトランジスタから構成される。好ましくは前記ビット線選択回路は、偶数ビット線にバイアス電圧を印加する偶数バイアストランジスタと、奇数ビット線にバイアス電圧を印加する奇数バイアストランジスタとを含み、前記第３の手段は、前記偶数バイアストランジスタおよび前記奇数バイアストランジスタの各ゲートを放電させる。

本発明によれば、少なくとも１つのビット線選択トランジスタのゲートと基準電位との間に放電経路を生成するようにしたので、ビット線選択トランジスタのゲート電圧がＰウエルの消去電圧に追従され、ビット線選択トランジスタを低電圧構成としても、そのブレークダウンを回避させることができる。

従来のＮＡＮＤ型フラッシュメモリのビット線選択回路の構成を示す図である。 従来のＮＡＮＤ型フラッシュメモリのビット線選択回路の構成を示す図である。 従来のＮＡＮＤ型フラッシュメモリのＰウエル電圧とビット線選択回路のトランジスタのゲート電圧を示すグラフである。 本発明の実施例に係るＮＡＮＤ型フラッシュメモリの全体構成の一例を示すブロック図である。 ＮＡＮＤストリングの等価回路図である。 フラッシュメモリの動作時に各部に印加される電圧の一例を示す図である。 メモリセルアレイの構成を示す概略断面図である。 ビット線選択回路を構成する偶数ビット線選択トランジスタのフローティングおよび放電の構成を示す図である。 消去動作時の消去電圧と放電との時間的な関係を説明するタイムチャートである。 ビット線選択回路を構成するトランジスタのゲート電圧とＰウエル電圧との関係を示す図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。

図４は、本実施例に係るＮＡＮＤ型のフラッシュメモリの一構成例を示すブロック図である。同図に示すように、フラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するキャッシュメモリ１４０と、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３等を生成するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムデータ等を保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１８０と、データの読出し、プログラム（書込み）および消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers（消去パルス等を含む）を生成する内部電圧発生回路１９０と、内部システムクロックＣＬＫを発生するシステムクロック発生回路２００とを含んで構成される。

メモリアレイ１１０は、列方向に配置された複数のブロックBLK(0)、BLK(1)、・・・、BLK(m)を有する。ブロックの一方の端部には、ページバッファ／センス回路１７０が配置される。但し、ページバッファ／センス回路１７０は、ブロックの他方の端部、あるいは両側の端部に配置されるものであってもよい。

１つのブロックには、図５に示すように、複数のメモリセルを直列に接続したＮＡＮＤストリングユニットＮＵが複数形成され、１つのブロック内にｎ＋１個のストリングユニットＮＵが行方向に配列されている。ストリングユニットＮＵは、直列に接続された複数のメモリセルMCi(i=０、１、・・・、３１)と、一方の端部であるメモリセルMC31に接続されたビット線側選択トランジスタTDと、他方の端部であるメモリセルMC0に接続されたソース線側選択トランジスタTSとを含み、ビット線側選択トランジスタTDのドレインは、対応する１つのビット線BLに接続され、ソース線側選択トランジスタTSのソースは、共通のソース線SLに接続される。メモリセルMCiのコントロールゲートは、ワード線WLiに接続され、ビット線側選択トランジスタTDのゲートには選択ゲート線SGDが接続され、ソース線側選択トランジスタTSには選択ゲート線SGSが接続される。ワード線選択回路１６０は、行アドレスＡｘに基づきブロックを選択するとき、当該ブロックの選択ゲート信号SGS、SGDを介して選択トランジスタTD、TSを選択的に駆動する。

メモリセルは、典型的に、Ｐウエル内に形成されたＮ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されたフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、コントロールゲートが０Ｖでオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、コントロールゲートが０Ｖでオフである。但し、メモリセルは、単ビットを記憶するものに限らず、多ビットを記憶するものであってもよい。

列選択回路１８０は、図２に示すようなビット線選択回路３０Ａを包含する。ビット線選択回路３０Ａは、後述するようにメモリセルを形成するＰウエル内に形成される。好ましくは、ビット線選択回路３０Ａは、各ブロックのＰウエル内にそれぞれ形成される。ビット線選択回路３０Ａの動作は、読出し、プログラム、消去時にコントローラ１５０によって制御される。例えば、選択されたページの読出しが行われる場合であって、偶数ビット線BLeが選択されるとき、奇数ビット線BLoが非選択とされ、偶数ビット線選択トランジスタBLSe、ビット線選択トランジスタBLSがオンし、奇数ビット線選択トランジスタBLSoがオフし、偶数バイアストランジスタBIASeがオフし、奇数バイアストランジスタBIASoがオンし、仮想電源VPREからシールド電位が供給される。また、奇数ビット線BLoが選択されるとき、偶数ビット線BLeが非選択とされ、奇数ビット線選択トランジスタBLSo、ビット線選択トランジスタBLSがオンし、偶数選択トランジスタBLSeがオフし、奇数バイアストランジスタBIASoがオフし、偶数バイアストランジスタBIASeがオンし、仮想電源VPREからシールド電位が供給される。プログラム時には、奇数バイアストランジスタBIASo、偶数バイアストランジスタBIASeは、仮想電源VPREからのプログラム禁止電圧を書込み禁止のビット線に供給することができる。

図６は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線SGD、SGSに正の電圧（例えば４．５Ｖ）を印加し、ビット線選択トランジスタTD、ソース線選択トランジスタTSをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vprog（１５〜２０Ｖ）を印加し、非選択のワード線に中間電位（例えば１０Ｖ）を印加し、ビット線選択トランジスタTDをオンさせ、ソース線選択トランジスタTSをオフさせ、「０」または「１」のデータに応じた電位をビット線GBLに供給する。消去動作では、ブロック内の選択されたワード線に０Ｖを印加し、Ｐウエルに消去電圧Versとして高電圧（例えば２０Ｖ）を印加し、フローティングゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。

図７は、メモリセルアレイの概略断面図であり、ここには、偶数ビット線BLeに接続されるＮＡＮＤストリングユニットＮＵと、ビット線選択回路３０Ａを構成する偶数ビット線選択トランジスタBLSeおよび偶数バイアストランジスタBIASeのみが例示されていることに留意すべきである。Ｐ型のシリコン基板２１０内にＮウエル２２０が形成され、Ｎウエル２２０内にＰウエル２３０が形成される。１つのＰウエル２３０は１つのブロックに対応し、Ｐウエル２３０内にＮＡＮＤストリングユニットＮＵを構成するトランジスタが形成される。さらにＰウエル２３０内には、図２に示す第２の選択部３０Ａを構成する偶数ビット線選択トランジスタBLSeおよび偶数バイアストランジスタBIASeが形成される。

ソース線SLは、ソース線側選択トランジスタTSのｎ型拡散領域２５０に接続され、ビット線BLeは、ビット線側選択トランジスタTDのｎ型拡散領域２６０に接続される。Ｐウエル２３０のｐ＋拡散領域２７０とＮウエル２２０のｎ＋拡散領域２２２は、Ｎウエル／Ｐウエルの共通のコンタクト２８０に接続される。共通のコンタクト２８０は、内部電圧発生回路１９０に接続され、例えば、消去動作時に消去電圧Versが印加され、あるいはコンタクト２８０を介してＰウエルの電圧が放電される。また、偶数ビット線BLeは、Ｐウエル２３０内に形成された偶数ビット線選択トランジスタBLSeと偶数バイアストランジスタBIASeの共通のノードを形成する拡散領域２９０に接続され、仮想電源VPREは、偶数バイアストランジスタBIASeの他方の拡散領域２９２に接続される。偶数ビット線選択トランジスタBLSeおよび偶数バイアストランジスタBIASeは、メモリセルと同一のプロセスにより形成された低電圧のＮ型のＭＯＳトランジスタである。

図８は、ビット線選択回路に接続される放電回路および駆動回路を示す図である。但し、ここには、ビット線選択回路３０Ａを構成する偶数ビット線選択トランジスタBLSeに接続される放電回路および駆動回路のみが示されていることに留意すべきである。ビット線選択回路３０Ａを構成する他の奇数ビット線選択トランジスタBLSo、偶数バイアストランジスタBIASe、および奇数バイアストランジスタBIASoは、偶数ビット線選択トランジスタBLSeと同様の放電回路および駆動回路に接続される。

列選択回路１８０は、駆動回路３００および放電回路４００を含む。駆動回路３００および放電回路４００は、Ｐ型のシリコン基板内、あるいはＰウエル２３０と異なるウエル内に形成される。偶数ビット線選択トランジスタBLSeのゲートに接続されたノードＮには、配線Ｌ１を介して駆動回路３００が接続される。駆動回路３００は、ノードＮに接続されたＮ型の駆動トランジスタＱ１を含む。駆動トランジスタＱ１のゲートには、フローティングイネーブル信号ＦＥＮが接続され、消去動作が行われる期間中、フローティングイネーブル信号ＦＥＮがＬレベルに遷移され、駆動トランジスタＱ１がオフされる。これにより、偶数ビット線選択トランジスタBLSeがフローティング状態にされる。なお、駆動回路３００は、読出し時やプログラム時に、適宜、駆動トランジスタＱ１を駆動するが、ここではその説明を省略する。

さらに偶数ビット線選択トランジスタBLSeのゲートには、配線Ｌ２を介して放電回路４００が接続される。放電回路４００は、消去動作時に、偶数ビット線選択トランジスタBLSeのゲートを放電させる第１の放電回路４１０と、Ｐウエル２３０、ソース線SL、および仮想電源VPREのノードを放電させる第２の放電回路４２０とを含む。

第１の放電回路４１０は、偶数ビット線選択トランジスタBLSeのゲートに直列に接続された２つのダイオードＤ１、Ｄ２と、放電トランジスタＱ２とを含む。放電トランジスタＱ２は、ダイオードＤ２と基準電位（ＧＮＤ）との間に接続され、そのゲートには、放電イネーブル信号ＤＥＮが接続される。放電イネーブル信号ＤＥＮがＨレベルにされたとき、放電トランジスタＱ２がオンし、偶数ビット線選択トランジスタBLSeのゲートが、配線Ｌ２を介して基準電位に電気的に接続され、ノードＮと基準電位との間に放電経路が生成される。

ダイオードＤ１、Ｄ２は、それぞれしきい値Ｖｔｈを有し、２つのダイオードＤ１、Ｄ２を直列に接続することで、偶数ビット線選択トランジスタBLSeのゲートに基準電位から２Ｖｔｈだけオフセットされたバイアス電圧が印加される。ダイオードＤ１、Ｄ２は、Ｐウエル電圧Vpwが放電されるとき、ノードＮの電圧がＰウエル電圧Vpwよりほぼ２Ｖｔｈだけ小さくなるようにＰウエル電圧Vpwを追従し、かつＰウエル電圧Vpwがほぼ０Ｖに放電されたとき、偶数ビット線選択トランジスタBLSeをオンさせる。本例では、２つのダイオードＤ１、Ｄ２を直列接続したが、これは一例であり、必ずしもダイオードの数はこれに限定されない。ダイオードの数は、ノードＮとＰウエル電圧Vpwとの差がＴＤＤＢの降伏電圧以下であり、かつ偶数ビット線選択トランジスタBLSeのしきい値よりも大きい値であればよい。なお、ダイオードＤ１、Ｄ２および放電トランジスタＱ２は、偶数ビット線選択トランジスタBLSeよりも高電圧のトランジスタから構成される。

第２の放電回路４２０は、Ｐウエル２３０に接続された放電トランジスタＱ３、ソース線SLに接続された放電トランジスタＱ４および仮想電源VPREに接続された放電トランジスタＱ５を含む。放電トランジスタＱ３、Ｑ４、Ｑ５の各ゲートには、放電イネーブル信号ＤＥＮが共通に接続され、放電イネーブル信号ＤＥＮがＨレベルのとき、放電トランジスタＱ３、Ｑ４、Ｑ５がオンし、Ｐウエル２３０、ソース線SL、仮想電位VPREが基準電位に電気的に接続され、放電が行われる。放電トランジスタＱ３、Ｑ４、Ｑ５は、偶数ビット線選択トランジスタBLSeよりも高電圧のトランジスタから構成される。

次に、本実施例の消去動作を、図９のタイムチャートを参照して説明する。外部のホスト装置からフラッシュメモリ１００に対して、消去コマンドおよび行アドレス等が送信されると、コントローラ１５０は、消去すべきブロックを選択し、消去シーケンスを実行する。時刻Ｔ０において、駆動回路３００は、フローティングイネーブル信号ＦＥＮをＬレベルに遷移し、駆動トランジスタＱ１をオフする。これにより、選択されたブロックのＰウエル２３０内のトランジスタBIASe、BIASo、BLSe、BLSoがフローティング状態となる。また、選択されたブロックのビット線側選択トランジスタTDおよびソース線側選択トランジスタTSがフローティング状態にされ、ワード線に０Ｖが印加される。次に、時刻Ｔ１において、内部電圧発生回路１９０により発生された消去電圧Versがコンタクト２８０を介してＰウエル２３０およびＮウエル２００に印加される。消去電圧Versの印加に伴い、Ｐウエル電圧Vpwは、時刻Ｔ２〜Ｔ３において約２０Ｖになり、この間、選択されたブロックのメモリセルが消去される。時刻Ｔ３において、消去電圧Versの印加が終了され、時刻Ｔ３〜Ｔ４において、放電イネーブル信号ＤＥＮがＨレベルに遷移され、放電トランジスタＱ２、Ｑ３、Ｑ４、Ｑ５がオンされる。これにより、トランジスタBIASe、BIASo、BLSe、BLSoの各ゲートと基準電位との間に放電経路が生成され、さらにＰウエル２３０、ソース線SL、仮想電源VPREと基準電位との間に放電経路が生成され、トランジスタBIASe、BIASo、BLSe、BLSoの各ゲート、Ｐウエル、ソース線SL、仮想電源VPREが各放電経路を介して放電される。

図１０は、Ｐウエル電圧Vpwと、トランジスタBIASe、BIASo、BLSe、BLSoのゲート電圧Vgateとの関係を示す図である。図９で説明したように、時刻Ｔ３において消去電圧Versの印加が終了し、同時に、放電イネーブル信号ＤＥＮがアクティブになり、Ｐウエル、ソース線SL、仮想電源VPRE、およびトランジスタBIASe、BIASo、BLSe、BLSoの各ゲートの電荷が放電経路を介して基準電位に放電される。

トランジスタBIASe、BIASo、BLSe、BLSoのゲート電圧Vgateは、Ｐウエル２３０との容量結合により低下することに加え、配線Ｌ２、ダイオードＤ１、Ｄ２、放電トランジスタＱ２の放電経路の生成により放電が促進される。ゲート電圧Vgateは、Ｐウエル２３０との電位差がおおよそ２Ｖｔｈを越えないように、Ｐウエル電圧Vpwに追従する。すなわち、ゲート電圧Vgateの放電の傾きは、Ｐウエル電圧Vpwの放電の傾きにほぼ近似し、２Ｖｔｈの差でこれに追従する。従って、放電期間中に、トランジスタBIASe、BIASo、BLSe、BLSoに印加される電圧は、ＴＤＤＢの降伏電圧よりも小さくなるように制御される。

また、時刻Ｔ４において、ウエル電圧Vpw、ソース線SL、仮想電源VPREのノードは、ほぼ０Ｖにまで放電される。一方、トランジスタBIASe、BIASo、BLSe、BLSoのゲート電圧Vgateは、ダイオードＤ１、Ｄ２によりほぼ２Ｖｔｈにまで放電される。ここで、もし、偶数ビット線選択トランジスタBLeと奇数ビット線選択トランジスタBLoとの共通ノードBLnの放電が遅く、その電圧が高い状態が維持されてしまうと、低電圧の偶数ビット線選択トランジスタBLeおよび奇数ビット線選択トランジスタBLoがブレークダウンしてしまう可能性がある。しかし、ウエル電圧Vpwが０Ｖになれば、ビット線BLの電圧も０Ｖになり、ゲート電圧Vgateが２Ｖｔｈであれば、偶数ビット線選択トランジスタBLeと奇数ビット線選択トランジスタBLoとがオンするので、共通ノードBLnがＧＮＤに電気的に接続され、それ故、共通ノードBLnの電圧をほぼ０Ｖに放電させることができる。

このように本実施例によれば、消去動作時に、ビット線選択回路３０ＡのトランジスタBIASe、BIASo、BLSe、BLSoの各ゲートをＰウエル２３０との容量結合により昇圧させ、その後、Ｐウエル電圧を放電させるときに、Ｐウエル電圧の放電に追従するように各ゲートを放電経路を介して放電させるようにしたので、トランジスタBIASe、BIASo、BLSe、BLSoがＴＤＤＢ等によりブレークダウンするのを抑制することができる。

なお上記実施例では、メモリセルが１ビットのデータを記憶する例を示したが、メモリセルは多ビットのデータを記憶するものであっても良い。さらに上記実施例では、ＮＡＮＤストリングが基板表面に形成される例を示したが、ＮＡＮＤストリングが基板表面に立体的に形成されるものであってもよい。

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：キャッシュメモリ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
２００：システムクロック発生回路
３００：駆動回路
４００：放電回路
４１０：第１の放電回路
４２０：第２の放電回路

Claims (10)

1. 電気的に書き換え可能なメモリセルが直列に接続されたＮＡＮＤストリングが複数形成されたメモリセルアレイと、
   前記メモリセルアレイの選択されたブロック内のメモリセルを消去する消去手段と、
   前記ＮＡＮＤストリングの各々に接続されたビット線を選択するビット線選択回路とを有し、
   前記ビット線選択回路を構成する少なくとも１つのビット線選択トランジスタは、メモリセルを形成するウエル内に形成され、
   前記消去手段は、
   選択されたブロックのウエルに消去電圧を印加する第１の手段と、
   選択されたブロックのウエルに形成された前記少なくとも１つのビット線選択トランジスタをフローティング状態にする第２の手段と、
   選択されたブロックのウエルの電圧を放電させるとき、前記少なくとも１つのビット線選択トランジスタのゲートを基準電位に放電させる第３の手段と、
   を有する半導体記憶装置。
2. 前記第３の手段は、前記少なくとも１つのビット線選択トランジスタのゲートと基準電位との間に放電経路を生成する、請求項１に記載の半導体記憶装置。
3. 前記第３の手段は、前記少なくとも１つのビット線選択トランジスタのゲートと基準電位との間に放電経路を生成するための第１の放電トランジスタを含み、当該第１の放電トランジスタは、前記ウエルの電圧が放電されるときに導通される、請求項１または２に記載の半導体記憶装置。
4. 前記第３の手段は、前記少なくとも１つのビット線選択トランジスタのゲートと基準電位との間に、前記第１の放電トランジスタに直列に接続された少なくとも１つのダイオードを含む、請求項３に記載の半導体記憶装置。
5. 前記少なくとも１つのダイオードは、放電期間中に前記少なくとも１つのビット線選択トランジスタのゲートと前記ウエルとの間に一定の電位差を生じさせ、当該一定の電位差は、前記少なくとも１つのビット線選択トランジスタのＴＤＤＢよりも小さい、請求項４に記載の半導体記憶装置。
6. 前記第３の手段は、前記ウエルと基準電位との間に放電経路を生成するための第２の放電トランジスタと、前記ウエルのＮＡＮＤストリングに共通に接続されたソース線と基準電位との間に放電経路を生成するための第３の放電トランジスタとを含み、第１、第２および第３の放電トランジスタの各ゲートには、共通の放電イネーブル信号が供給される、請求項１ないし５いずれか１つに記載の半導体記憶装置。
7. 前記ウエルの電圧および前記ソース線の電圧が第２および第３の放電トランジスタを介して基準電位にまで放電されたとき、前記少なくとも１つのダイオードは、前記少なくとも１つのビット線選択トランジスタのしきい値よりも大きいしきい値を有する、請求項６に記載の半導体記憶装置。
8. 前記少なくとも１つのビット線選択トランジスタは、偶数ビット線を選択するための偶数ビット線選択トランジスタと、奇数ビット線を選択するための奇数ビット線選択トランジスタとを含み、前記偶数ビット線選択トランジスタおよび前記奇数ビット線選択トランジスタは、両者の共通ノードの電圧が基準電位に放電されるように導通する、請求項６または７に記載の半導体記憶装置。
9. 前記少なくとも１つのダイオードは、前記少なくとも１つのビット線選択トランジスタよりも高耐圧のトランジスタから構成される、請求項１ないし８いずれか１つに記載の半導体記憶装置。
10. 前記ビット線選択回路は、偶数ビット線にバイアス電圧を印加する偶数バイアストランジスタと、奇数ビット線にバイアス電圧を印加する奇数バイアストランジスタとを含み、前記第３の手段は、前記偶数バイアストランジスタおよび前記奇数バイアストランジスタの各ゲートを放電させる、請求項１ないし９いずれか１つに記載の半導体記憶装置。
    

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