JP2019040646A - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP2019040646A
JP2019040646A JP2017159591A JP2017159591A JP2019040646A JP 2019040646 A JP2019040646 A JP 2019040646A JP 2017159591 A JP2017159591 A JP 2017159591A JP 2017159591 A JP2017159591 A JP 2017159591A JP 2019040646 A JP2019040646 A JP 2019040646A
Authority
JP
Japan
Prior art keywords
voltage
type transistor
bit line
multiplexer
mux1
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2017159591A
Other languages
English (en)
Inventor
祐介 仁木
Yusuke Niki
祐介 仁木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2017159591A priority Critical patent/JP2019040646A/ja
Priority to TW107103773A priority patent/TWI650767B/zh
Priority to CN201810162406.8A priority patent/CN109427375B/zh
Priority to US15/907,745 priority patent/US10468081B2/en
Publication of JP2019040646A publication Critical patent/JP2019040646A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Abstract

【課題】ビット線とセンスアンプとの間に設けられ配置面積の小さなマルチプレクサを備えた半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルアレイ、複数のビット線、複数のワード線を備える。デコーダは第１マルチプレクサと第２マルチプレクサとを備える。第１マルチプレクサは第１ｎ型トランジスタと第１ｐ型トランジスタとを備える。第１ｎ型トランジスタは第１ビット線に接続され、第１論理を書き込むための第１電圧またはデータを書き込まないための非選択電圧を第１ビット線に印加可能である。第１ｐ型トランジスタは第１ビット線に接続され、第２論理を書き込むための第２電圧または非選択電圧を第１ビット線に印加可能である。第２マルチプレクサは第１マルチプレクサとセンスアンプとの間に接続され、第１電圧または非選択電圧を第１ｎ型トランジスタへ伝達し、第２電圧または非選択電圧を第１ｐ型トランジスタへ伝達する。【選択図】図３

Description

本発明による実施形態は、半導体記憶装置に関する。
近年、半導体記憶装置の微細化に伴い、隣接するビット線間の間隔が非常に狭くなってきている。ビット線間の間隔が狭くなると、ビット線を選択するデコーダの配置面積もそれに伴って小さくする必要がある。従って、デコーダにおいて、ビット線を選択的にセンスアンプに接続するマルチプレクサの配置面積も小さくすることが望まれている。
米国特許公開公報２０１６−１４１０３９号
ビット線とセンスアンプとの間に設けられ配置面積の小さなマルチプレクサを備えた半導体記憶装置を提供する。
本実施形態による半導体記憶装置は、メモリセルアレイを備える。複数のビット線がメモリセルアレイに接続されている。複数のワード線がメモリセルアレイに接続されている。センスアンプは、複数のビット線を介してメモリセルアレイのメモリセルからデータを読み出し、あるいは、該メモリセルにデータを書き込む。デコーダは、複数のビット線の中から選択された第１ビット線をセンスアンプに接続する。デコーダは、第１マルチプレクサと、第２マルチプレクサとを備える。第１マルチプレクサは、第１ｎ型トランジスタと、第１ｐ型トランジスタとを備える。第１ｎ型トランジスタは、複数のビット線のうち第１ビット線に接続され、第１論理を書き込むための第１電圧またはデータを書き込まないための非選択電圧を第１ビット線に印加可能である。第１ｐ型トランジスタは、第１ビット線に接続され、第２論理を書き込むための第２電圧または非選択電圧を第１ビット線に印加可能である。第２マルチプレクサは、第１マルチプレクサとセンスアンプとの間に接続され、第１電圧または非選択電圧を第１ｎ型トランジスタへ伝達し、第２電圧または非選択電圧を第１ｐ型トランジスタへ伝達する。
本実施形態による半導体記憶装置の構成例を示すブロック図。 カラムデコーダ、センスアンプおよびビット線の構成例を示すブロック図。 第１マルチプレクサおよび第２マルチプレクサの構成例を示す回路図。 ビット線に対応する第１マルチプレクサのＣＭＯＳペア、並びに、第２マルチプレクサのｎ型ＭＯＳペアおよびｐ型ＭＯＳペアの構成を示す回路図。 第１マルチプレクサおよび第２マルチプレクサの構成例を示す回路図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
図１は、本実施形態による半導体記憶装置の構成例を示すブロック図である。半導体記憶装置１は、例えば、ＤＲＡＭ等の揮発性メモリ、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read-Only-Memory）、ＲｅＲＡＭ、ＭＲＡＭ等の不揮発性メモリでよい。また、半導体記憶装置１は、例えば、１つのメモリチップでもよく、複数のメモリチップを含むＤＩＭＭ（Dual Inline Memory Module）のようなモジュールであってもよい。
図１に示す半導体記憶装置１は、例えば、１つのメモリチップとして構成されている。半導体記憶装置１は、以下、メモリチップ１という。メモリチップ１は、メモリセルアレイＭＣＡと、カラムデコーダＣＤと、ロウデコーダＲＤと、センスアンプＳＡと、リード・ライト・バッファＲＷＢと、周辺回路ＰＣとを備えている。
メモリセルアレイＭＣＡは、例えばマトリクス状に二次元配置された複数のメモリセルＭＣを備えている。メモリセルＭＣは、例えば、ＲｅＲＡＭである。メモリセルＭＣは、例えば、ビット線ＢＬとワード線ＷＬとの交点に配置されている。即ち、メモリセルアレイＭＣＡは、所謂、クロスポイント型メモリセルアレイである。半導体基板の上方または側方から見たときに、ビット線ＢＬは、ワード線ＷＬと略直交する。複数のビット線ＢＬは、メモリセルアレイＭＣＡのそれぞれメモリセルＭＣの一端に接続される。複数のワード線ＷＬは、メモリセルアレイＭＣＡのそれぞれメモリセルＭＣの一端に接続される。メモリセルアレイＭＣＡは、１チップ内において複数のバンクＢＮＫに分割されており、各バンクＢＮＫごとにセンスアンプＳＡ、データラッチＤＬ、アドレスラッチＡＬ等が設けられている。
センスアンプＳＡは、例えば、ビット線ＢＬを介してメモリセルＭＣに接続されており、ビット線ＢＬを介して書込み電圧（例えば、ＶＤＤ、ＶＳＳ）や読出電圧をメモリセルＭＣに印加する。センスアンプＳＡは、メモリセルＭＣに書込み電圧を印加することによってデータをメモリセルＭＣに書き込み、あるいは、メモリセルＭＣに読出し電圧を印加することによってメモリセルＭＣからデータを読み出す。
リード・ライト・バッファＲＷＢは、センスアンプＳＡで検出されたデータやアドレスをページごとに一時的に保持し、あるいは、メモリセルアレイＭＣＡに書き込むデータやアドレスをページごとに一時的に保持する。
ロウデコーダＲＤおよびカラムデコーダＣＤは、バンクアドレスやページアドレスに基づいてメモリセルアレイＭＣＡにアクセスし、ワード線ＷＬやビット線ＢＬに書込み電圧や読出し電圧を印加する。ロウデコーダＲＤは、複数のワード線ＷＬの中から選択された選択ワード線に書込み電圧または読出し電圧を印加する。カラムデコーダＣＤは、複数のビット線ＢＬの中から選択された選択ビット線（第１ビット線）をセンスアンプＳＡに接続する。センスアンプＳＡは、選択ビット線に書込み電圧または読出し電圧を印加する。これにより、メモリチップ１は、メモリセルＭＣ内の所望のメモリセルＭＣへデータを書き込み、あるいは、所望のメモリセルＭＣからデータを読み出すことができる。
周辺回路ＰＣは、図示しないが、例えば、電圧ジェネレータ、リード・ライト・エンジン、アドレスコントローラ、コマンドコントローラ、入出力回路等を備えている。
電圧ジェネレータは、データ読出し動作およびデータ書込み動作に必要なワード線ＷＬの電圧やビット線ＢＬの電圧を生成する。
リード・ライト・エンジンは、コマンドおよびアドレスに従って、データをバンクＢＮＫ内の所望のメモリセルＭＣに書き込むようにカラムデコーダＣＤおよびロウデコーダＲＤを制御し、あるいは、バンクＢＮＫ内の所望のメモリセルＭＣからデータを読み出す。リード・ライト・エンジンは、読み出しデータを入出力回路のＤＱバッファへ転送する。
アドレスコントローラは、ロウアドレスおよびカラムアドレス等を受け取り、これらのアドレスをデコードする。コマンドコントローラは、データ読出し動作、データ書込み動作等の各種動作を示すコマンドを受け取り、それらのコマンドをリード・ライト・エンジンへ転送する。
入出力回路（ＩＯ）は、コマンドおよびアドレスをＣＡ端子ＣＡから取り込み、コマンドをコマンドコントローラへ転送し、アドレスをアドレスコントローラへ転送する。コマンドは、書込み動作を指示する書込みコマンドであったり、読出し動作を指示する読出しコマンドでよい。アドレスは、メモリセルアレイＭＣＡのいずれかのバンクＢＮＫを示すバンクアドレス、および、バンクＢＮＫ内の読出しまたは書込み対象のページやメモリセルＭＣを示すアドレスでよい。複数のバンクＢＮＫが１つのバンクグループを構成する場合には、アドレスは、バンクグループのアドレスであってもよい。
また、入出力回路は、書込みデータをＤＱ端子から取り込み、書込みデータをリード・ライト・バッファＲＷＢへ転送する。あるいは、入出力回路は、データラッチＤＬに保持された読出しデータを受け取り、その読出しデータをＤＱ端子から出力する。
メモリチップ１の外部には、複数のメモリチップ１全体を制御するメモリコントローラ（図示せず）が設けられていてもよい。
図２は、カラムデコーダＣＤ、センスアンプＳＡおよびビット線ＢＬの構成例を示すブロック図である。カラムデコーダＣＤは、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４と、第２マルチプレクサＭＵＸ２とを備えている。
図２において、第１マルチプレクサＭＵＸ１＿１は、４本のビット線ＢＬ０〜ＢＬ３に対応して設けられており、第１マルチプレクサＭＵＸ１＿２は、４本のビット線ＢＬ４〜ＢＬ７に対応して設けられており、第１マルチプレクサＭＵＸ１＿３は、４本のビット線ＢＬ８〜ＢＬ１１に対応して設けられており、第１マルチプレクサＭＵＸ１＿４は、４本のビット線ＢＬ１２〜ＢＬ１５に対応して設けられている。即ち、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４のそれぞれは、４本のビット線ＢＬごとに設けられている。しかし、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４のそれぞれは、任意の数のビット線ＢＬに対応して設けられてもよい。
また、図２において、第２マルチプレクサＭＵＸ２は、４つの第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４に対して１つ設けられている。しかし、第２マルチプレクサＭＵＸ２は、任意の数の第１マルチプレクサＭＵＸ１＿ｍ（ｍは任意数の自然数）に対応して設けられてもよい。
第１および第２マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４、ＭＵＸ２は、１度の書込み動作または読出し動作において、ビット線ＢＬ０〜ＢＬ１５から１つの選択ビット線（ＢＬ０〜ＢＬ１５のいずれか）を選択してセンスアンプＳＡに接続する。センスアンプＳＡは、選択ビット線にデータを書き込むために書込み電圧を印加し、あるいは、選択ビット線からデータを読み出すために読出し電圧を印加する。図２に示すマルチプレクサおよびセンスアンプのユニットは、図１のカラムデコーダＣＤおよびセンスアンプＳＡ内に複数設けられていてもよい。
図３は、第１マルチプレクサおよび第２マルチプレクサの構成例を示す回路図である。第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、それぞれビット線ＢＬ０〜ＢＬ１５に対応する第１ｎ型トランジスタＮ１および第１ｐ型トランジスタＰ１からなるＣＭＯＳ（Complementally Metal Oxide Semiconductor）ペアを有する。即ち、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、それぞれに対応するビット線ＢＬの数と同数のＣＭＯＳペアを備える。本実施形態では、例えば、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、それぞれ４つずつのＣＭＯＳペアを有する。
第１マルチプレクサＭＵＸ１＿１内の４つの第１ｎ型トランジスタＮ１の一端は、第１マルチプレクサＭＵＸ１＿１に対応する電圧線ＶＢＬＬ１に共通に接続され、その他端は、ビット線ＢＬ０〜ＢＬ３のそれぞれに接続されている。第１マルチプレクサＭＵＸ１＿１内の４つの第１ｐ型トランジスタＰ１の一端は、第１マルチプレクサＭＵＸ１＿１に対応する電圧線ＶＢＬＨ１に共通に接続され、その他端は、ビット線ＢＬ０〜ＢＬ３のそれぞれに接続されている。
第１マルチプレクサＭＵＸ１＿２内の４つの第１ｎ型トランジスタＮ１の一端は、第１マルチプレクサＭＵＸ１＿２に対応する電圧線ＶＢＬＬ２に共通に接続され、その他端は、ビット線ＢＬ４〜ＢＬ７のそれぞれに接続されている。第１マルチプレクサＭＵＸ１＿２内の４つの第１ｐ型トランジスタＰ１の一端は、第１マルチプレクサＭＵＸ１＿２に対応する電圧線ＶＢＬＨ２に共通に接続され、その他端は、ビット線ＢＬ４〜ＢＬ７のそれぞれに接続されている。
第１マルチプレクサＭＵＸ１＿３内の４つの第１ｎ型トランジスタＮ１の一端は、第１マルチプレクサＭＵＸ１＿３に対応する電圧線ＶＢＬＬ３に共通に接続され、その他端は、ビット線ＢＬ８〜ＢＬ１１のそれぞれに接続されている。第１マルチプレクサＭＵＸ１＿３内の４つの第１ｐ型トランジスタＰ１の一端は、第１マルチプレクサＭＵＸ１＿３に対応する電圧線ＶＢＬＨ３に共通に接続され、その他端は、ビット線ＢＬ８〜ＢＬ１１のそれぞれに接続されている。
第１マルチプレクサＭＵＸ１＿４内の４つの第１ｎ型トランジスタＮ１の一端は、第１マルチプレクサＭＵＸ１＿４に対応する電圧線ＶＢＬＬ４に共通に接続され、その他端は、ビット線ＢＬ１２〜ＢＬ１５のそれぞれに接続されている。第１マルチプレクサＭＵＸ１＿４内の４つの第１ｐ型トランジスタＰ１の一端は、第１マルチプレクサＭＵＸ１＿４に対応する電圧線ＶＢＬＨ４に共通に接続され、その他端は、ビット線ＢＬ１２〜ＢＬ１５のそれぞれに接続されている。
第２マルチプレクサＭＵＸ２は、それぞれ電圧線ＶＢＬＬ１〜ＶＢＬＬ４に対応する第２ｎ型トランジスタＮ２および第３ｎ型トランジスタＮ３からなるｎ型ＭＯＳペアを有する。即ち、第２マルチプレクサＭＵＸ２は、対応する電圧線ＶＢＬＬ１〜ＶＢＬＬ４の数と同数のｎ型ＭＯＳペアを備える。本実施形態では、例えば、第２マルチプレクサＭＵＸ２は、４つのｎ型ＭＯＳペアを有する。第２マルチプレクサＭＵＸ２内の４つの第２ｎ型トランジスタＮ２の一端は、センスアンプＳＡに共通に接続され、その他端は、電圧線ＶＢＬＬ１〜ＶＢＬＬ４のそれぞれに接続されている。第２マルチプレクサＭＵＸ２内の４つの第３ｎ型トランジスタＮ３の一端は、非選択電圧生成部ＶＢＬＵＧＥＮに共通に接続され、その他端は、電圧線ＶＢＬＬ１〜ＶＢＬＬ４のそれぞれに接続されている。
また、第２マルチプレクサＭＵＸ２は、それぞれ電圧線ＶＢＬＨ１〜ＶＢＬＨ４に対応する第２ｐ型トランジスタＰ２および第３ｐ型トランジスタＰ３からなるｐ型ＭＯＳペアを有する。即ち、第２マルチプレクサＭＵＸ２は、対応する電圧線ＶＢＬＨ１〜ＶＢＬＨ４の数と同数のｐ型ＭＯＳペアを備える。本実施形態では、例えば、第２マルチプレクサＭＵＸ２は、４つのｐ型ＭＯＳペアを有する。第２マルチプレクサＭＵＸ２内の４つの第２ｐ型トランジスタＰ２の一端は、センスアンプＳＡに共通に接続され、その他端は、電圧線ＶＢＬＨ１〜ＶＢＬＨ４のそれぞれに接続されている。第２マルチプレクサＭＵＸ２内の４つの第３ｐ型トランジスタＰ３の一端は、非選択電圧生成部ＶＢＬＵＧＥＮに共通に接続され、その他端は、電圧線ＶＢＬＨ１〜ＶＢＬＨ４のそれぞれに接続されている。
図４は、ビット線ＢＬ０に対応する第１マルチプレクサＭＵＸ１＿１のＣＭＯＳペア、並びに、第２マルチプレクサＭＵＸ２のｎ型ＭＯＳペアおよびｐ型ＭＯＳペアの構成を示す回路図である。他のビット線ＢＬ１〜ＢＬ１５のそれぞれに対応する構成は、図３に示すように、ビット線ＢＬ０に対応する構成と同様である。従って、ここでは、ビット線ＢＬ０に対応する第１マルチプレクサＭＵＸ１＿１および第２マルチプレクサＭＵＸ２の部分的構成を説明し、他のビット線ＢＬ１〜ＢＬ１５に対応する構成についてはその説明を省略する。尚、読出し動作で用いられる電圧は、書込み動作に用いられる接地電圧ＶＳＳと電源電圧ＶＤＤとの間の電圧に設定され、センスアンプＳＡから出力される。従って、以下、比較的大きな電圧レンジを有する書込み電圧に関して説明する。また、以下、便宜的に、電圧線ＶＢＬＬ１の電圧をビット線電圧ＶＢＬＬと呼び、電圧線ＶＢＬＨ１の電圧をビット線電圧ＶＢＬＨと呼ぶ場合がある。
第１マルチプレクサＭＵＸ１＿１のＣＭＯＳペアは、第１ｎ型トランジスタＮ１と、第１ｐ型トランジスタＰ１とを備えている。第１ｎ型トランジスタＮ１は、例えば、ｎ型ＭＯＳＦＥＴ（MOS Field Effect Transistor）であり、ビット線ＢＬ０とノードＮＮ１との間に接続されている。ノードＮＮ１には、低電圧側ビット線電圧ＶＢＬＬが印加される。ビット線電圧ＶＢＬＬは、第１論理（例えば、データ“０”）を書き込む第１電圧としての接地電圧ＶＳＳ（例えば、０Ｖ）、または、データを書き込まないための非選択電圧ＶＢＬＵである。非選択電圧ＶＢＬＵは、選択ビット線以外のデータ書込みを実行しない非選択ビット線に印加される電圧であり、非選択ワード線ＷＬの電圧とほぼ等しくなるように設定される。これにより、非選択ビット線と非選択ワード線との間に接続された非選択メモリセルＭＣには電圧差があまり印加されず、非選択メモリセルＭＣのデータをほとんど劣化させない（ディスターブしない）。
非選択電圧ＶＢＬＵは、接地電圧ＶＳＳと第２電圧としての電源電圧ＶＤＤとの間の中間電圧であり、例えば、接地電圧ＶＳＳを０Ｖとすると、０．２ＶＤＤ〜０．８ＶＤＤの電圧である。非選択電圧ＶＢＬＵは、非選択電圧生成部ＶＢＬＵＧＥＮで生成される。非選択電圧生成部ＶＢＬＵＧＥＮは、周辺回路ＰＣ内に組み込んでもよく、あるいは、メモリチップ１の外部に設けられていてもよい。
第１ｐ型トランジスタＰ１は、例えば、ｐ型ＭＯＳＦＥＴであり、ビット線ＢＬ０とノードＮＰ１との間に接続されている。ノードＮＰ１には、高電圧側ビット線電圧ＶＢＬＨが印加される。ビット線電圧ＶＢＬＨは、第２論理（例えば、データ“１”）を書き込む第２電圧としての電源電圧ＶＤＤ、または、非選択電圧ＶＢＬＵである。
第１ｎ型トランジスタＮ１および第１ｐ型トランジスタＰ１のそれぞれのゲート電極は、周辺回路ＰＣのリード・ライト・エンジン、アドレスコントローラ、コマンドコントローラに接続されている。データ書込み動作において、第１ｎ型トランジスタＮ１のゲート電極と第１ｐ型トランジスタＰ１のゲート電極には相補の論理が入力される。従って、データ書込み動作において、第１ｎ型トランジスタＮ１と第１ｐ型トランジスタＰ１は相補に動作する。即ち、第１ｎ型トランジスタＮ１がオン状態（導通状態）のときには、第１ｐ型トランジスタＰ１はオフ状態（非導通状態）であり、逆に、第１ｐ型トランジスタＰ１がオン状態のときには、第１ｎ型トランジスタＮ１はオフ状態である。従って、ビット線ＢＬ０が第１ｎ型トランジスタＮ１を介してノードＮＮ１に接続される場合、ビット線ＢＬ０の電圧は、ビット線電圧ＶＢＬＬとして接地電圧ＶＳＳ、あるいは、非選択電圧ＶＢＬＵになり得る。ビット線ＢＬ０が第１ｐ型トランジスタＰ１を介してノードＮＰ１に接続される場合、ビット線ＢＬ０の電圧は、ビット線電圧ＶＢＬＨとして電源電圧ＶＤＤ、あるいは、非選択電圧ＶＢＬＵになり得る。
第２マルチプレクサＭＵＸ２は、第２ｎ型トランジスタＮ２と、第３ｎ型トランジスタＮ３と、第２ｐ型トランジスタＰ２と、第３ｐ型トランジスタＰ３とを備えている。ｎ型ＭＯＳペアの第２および第３ｎ型トランジスタＮ２、Ｎ３は、例えば、ｎ型ＭＯＳＦＥＴである。ｐ型ＭＯＳペアの第２および第３ｐ型トランジスタＰ２、Ｐ３は、例えば、ｐ型ＭＯＳＦＥＴである。
第２ｎ型トランジスタＮ２は、第１ｎ型トランジスタＮ１とセンスアンプＳＡとの間に接続されており、センスアンプＳＡからのセンスアンプ電圧ＳＡｏｕｔを、ノードＮＮ１を介して第１ｎ型トランジスタＮ１へ伝達する。センスアンプ電圧ＳＡｏｕｔは、データ書込み動作において、第１論理を書き込む接地電圧ＶＳＳまたは第２論理を書き込む電源電圧ＶＤＤとなり得るが、第２ｎ型トランジスタＮ２がオン状態の場合にはセンスアンプ電圧ＳＡｏｕｔは接地電圧ＶＳＳに設定される。
第３ｎ型トランジスタＮ３は、第１ｎ型トランジスタＮ１と非選択電圧生成部ＶＢＬＵＧＥＮとの間に接続されており、非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵを、ノードＮＮ１を介して第１ｎ型トランジスタＮ１へ伝達する。
第２ｎ型トランジスタＮ２および第３ｎ型トランジスタＮ３のそれぞれのゲート電極は、周辺回路ＰＣのリード・ライト・エンジン、アドレスコントローラ、コマンドコントローラに接続されている。データ書込み動作において、第２ｎ型トランジスタＮ２のゲート電極と第３ｎ型トランジスタＮ３のゲート電極には相補の論理が入力される。従って、データ書込み動作において、第２ｎ型トランジスタＮ２と第３ｎ型トランジスタＮ３は相補に動作する。即ち、第２ｎ型トランジスタＮ２がオン状態のときには、第３ｎ型トランジスタＮ３はオフ状態であり、逆に、第３ｎ型トランジスタＮ３がオン状態のときには、第２ｎ型トランジスタＮ２はオフ状態である。上述の通り、第２ｎ型トランジスタＮ２がオン状態であるとき、センスアンプ電圧ＳＡｏｕｔは、接地電圧ＶＳＳに設定される。従って、ノードＮＮ１が第２ｎ型トランジスタＮ２を介してセンスアンプＳＡに接続される場合、ノードＮＮ１の電圧は、ビット線電圧ＶＢＬＬとして接地電圧ＶＳＳになる。一方、ノードＮＮ１が第３ｎ型トランジスタＮ３を介してノードＮＮ１に接続される場合、ノードＮＮ１の電圧は、ビット線電圧ＶＢＬＬとして非選択電圧ＶＢＬＵになる。
換言すると、第１および第２ｎ型トランジスタＮ１、Ｎ２は、ビット線ＢＬ０とセンスアンプＳＡとの間に直列に接続され、ビット線電圧ＶＢＬＬとして接地電圧（低レベル電圧）ＶＳＳをビット線ＢＬ０へ伝達する。第１および第３ｎ型トランジスタＮ１、Ｎ３は、ビット線ＢＬ０と非選択電圧生成部ＶＢＬＵＧＥＮとの間に直列に接続され、ビット線電圧ＶＢＬＬとして非選択電圧ＶＢＬＵをビット線ＢＬ０へ伝達する。
第２ｐ型トランジスタＰ２は、第１ｐ型トランジスタＰ１とセンスアンプＳＡとの間に接続されており、センスアンプＳＡからのセンスアンプ電圧ＳＡｏｕｔを、ノードＮＰ１を介して第１ｐ型トランジスタＰ１へ伝達する。センスアンプ電圧ＳＡｏｕｔは、データ書込み動作において、第１論理を書き込む接地電圧ＶＳＳまたは第２論理を書き込む電源電圧ＶＤＤとなり得るが、第２ｐ型トランジスタＰ２がオン状態の場合にはセンスアンプ電圧ＳＡｏｕｔは電源電圧ＶＤＤに設定される。
第３ｐ型トランジスタＰ３は、第１ｐ型トランジスタＰ１と非選択電圧生成部ＶＢＬＵＧＥＮとの間に接続されており、非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵを、ノードＮＰ１を介して第１ｐ型トランジスタＰ１へ伝達する。
第２ｐ型トランジスタＰ２および第３ｐ型トランジスタＰ３のそれぞれのゲート電極は、周辺回路ＰＣのリード・ライト・エンジン、アドレスコントローラ、コマンドコントローラに接続されている。データ書込み動作において、第２ｐ型トランジスタＰ２のゲート電極と第３ｐ型トランジスタＰ３のゲート電極には相補の論理が入力される。従って、データ書込み動作において、第２ｐ型トランジスタＰ２と第３ｐ型トランジスタＰ３は相補に動作する。即ち、第２ｐ型トランジスタＰ２がオン状態のときには、第３ｐ型トランジスタＰ３はオフ状態であり、逆に、第３ｐ型トランジスタＰ３がオン状態のときには、第２ｐ型トランジスタＰ２はオフ状態である。上述の通り、第２ｐ型トランジスタＰ２がオン状態であるとき、センスアンプ電圧ＳＡｏｕｔは、電源電圧ＶＤＤに設定される。従って、ノードＮＰ１が第２ｐ型トランジスタＰ２を介してセンスアンプＳＡに接続される場合、ノードＮＰ１の電圧は、ビット線電圧ＶＢＬＨとして電源電圧ＶＤＤになる。一方、ノードＮＰ１が第３ｐ型トランジスタＰ３を介してノードＮＰ１に接続される場合、ノードＮＰ１の電圧は、ビット線電圧ＶＢＬＨとして非選択電圧ＶＢＬＵになる。
換言すると、第１および第２ｐ型トランジスタＰ１、Ｐ２は、ビット線ＢＬ０とセンスアンプＳＡとの間に直列に接続され、ビット線電圧ＶＢＬＨとして電源電圧（高レベル電圧）ＶＤＤをビット線ＢＬ０へ伝達する。第１および第３ｐ型トランジスタＰ１、Ｐ３は、ビット線ＢＬ０と非選択電圧生成部ＶＢＬＵＧＥＮとの間に直列に接続され、ビット線電圧ＶＢＬＨとして非選択電圧ＶＢＬＵをビット線ＢＬ０へ伝達する。
以上の構成をさらに換言すると、第１および第２ｎ型トランジスタＮ１、Ｎ２は、ビット線ＢＬ０とセンスアンプＳＡとの間において第１および第２ｐ型トランジスタＰ１、Ｐ２と並列に接続されており、接地電圧ＶＳＳまたは電源電圧ＶＤＤをビット線ＢＬ０へ印加可能である。第１および第３ｎ型トランジスタＮ１、Ｎ３は、ビット線ＢＬ０と非選択電圧生成部ＶＢＬＵＧＥＮとの間において第１および第３型ｐトランジスタＰ１、Ｐ３と並列に接続されており、非選択電圧ＶＢＬＵをビット線ＢＬ０へ印加可能である。
このように、第２マルチプレクサＭＵＸ２は、第１マルチプレクサＭＵＸ１＿１とセンスアンプＳＡとの間に接続され、ビット線電圧ＶＢＬＬとして接地電圧ＶＳＳまたは非選択電圧ＶＢＬＵを第１ｎ型トランジスタＮ１へ伝達し、あるいは、ビット線電圧ＶＢＬＨとして電源電圧ＶＤＤまたは非選択電圧ＶＢＬＵを第１ｐ型トランジスタＰ１へ伝達する。そして、第１マルチプレクサＭＵＳＸ１＿１は、第２マルチプレクサＭＵＸ２からのビット線電圧ＶＢＬＬを第１ｎ型トランジスタＮ１を介してビット線ＢＬ０に印加し、あるいは、第２マルチプレクサＭＵＸ２からのビット線電圧ＶＢＬＨを第１ｐ型トランジスタＰ１を介してビット線ＢＬ０に印加する。
他のビット線ＢＬ１〜ＢＬ１５に対応する第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４内のＣＭＯＳペアペア、並びに、第２マルチプレクサＭＵＸ２内のｎ型ＭＯＳペアおよびｐ型ＭＯＳペアの基本的な構成および機能も同様である。
（データ書込み動作）
次に、図３および図５を参照して、本実施形態によるメモリチップ１のデータ書込み動作を説明する。図５は、図３と同様、第１マルチプレクサおよび第２マルチプレクサの構成例を示す回路図である。ただし、図３には、第１論理の書込み動作を示しており、図５には、第２論理の書込み動作を示している。
或る書込み動作において、ビット線ＢＬ０が選択ビット線であるとする。このとき、他のビット線ＢＬ１〜ＢＬ１５は、非選択ビット線となる。
（第１論理の書込み）
第１論理の書込みにおいて、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、第１論理を書き込むための接地電圧ＶＳＳをセンスアンプＳＡから選択ビット線ＢＬ０に印加し、非選択電圧ＶＢＬＵを非選択電圧生成部ＶＢＬＵＧＥＮから非選択ビット線ＢＬ１〜ＢＬ１５に印加する。
接地電圧ＶＳＳを選択ビット線ＢＬ０に印加するために、第１マルチプレクサＭＵＸ１＿１は、ビット線電圧ＶＢＬＬ１を選択ビット線ＢＬ０に接続する。従って、選択ビット線ＢＬ０に対応する第１ｎ型トランジスタＮ１がオン状態になり、選択ビット線ＢＬ０に対応する第１ｐ型トランジスタＰ１はオフ状態になる（矢印Ａ１参照）。
このとき、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ１に対応する第２ｎ型トランジスタＮ２をオン状態にし、ビット線電圧ＶＢＬＬ１に対応する第３ｎ型トランジスタＮ３をオフ状態にする。これにより、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ１にセンスアンプＳＡからの接地電圧ＶＳＳを印加する（矢印Ａ２参照）。
一方、選択ビット線ＢＬ０と同じ第１マルチプレクサＭＵＸ１＿１に属する他の非選択ビット線ＢＬ１〜ＢＬ３に非選択電圧ＶＢＬＵを印加するために、第１マルチプレクサＭＵＸ１＿１は、ビット線電圧ＶＢＬＨ１を非選択ビット線ＢＬ１〜ＢＬ３に接続する。従って、非選択ビット線ＢＬ１〜ＢＬ３に対応する３つの第１ｐ型トランジスタＰ１はオン状態になり、非選択ビット線ＢＬ１〜ＢＬ３に対応する３つの第１ｎ型トランジスタＮ１はオフ状態になる（矢印Ａ３参照）。
このとき、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ１に対応する第３ｐ型トランジスタＰ３をオン状態にし、第２ｐ型トランジスタＰ２をオフ状態にする（矢印Ａ４参照）。これにより、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ１に非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵを印加する。
第１マルチプレクサＭＵＸ１＿２〜ＭＵＸ１＿４は、第１マルチプレクサＭＵＸ１＿１と共通のアドレスを受け取り、同様に動作する。従って、ビット線ＢＬ４〜ＢＬ７に対応するＣＭＯＳペアの動作は、ビット線ＢＬ０〜ＢＬ３に対応するＣＭＯＳペアの動作と同様である。ビット線ＢＬ８〜ＢＬ１１に対応するＣＭＯＳペアの動作も、ビット線ＢＬ０〜ＢＬ３に対応するＣＭＯＳペアの動作と同様である。ビット線ＢＬ１２〜ＢＬ１５に対応するＣＭＯＳペアの動作も、ビット線ＢＬ０〜ＢＬ３に対応するＣＭＯＳペアの動作と同様である。換言すると、ビット線ＢＬ０、ＢＬ４、ＢＬ８、ＢＬ１２に対応するＣＭＯＳペアの動作は同じである。ビット線ＢＬ１、ＢＬ５、ＢＬ９、ＢＬ１３に対応するＣＭＯＳペアの動作は同じである。ビット線ＢＬ２、ＢＬ６、ＢＬ１０、ＢＬ１４に対応するＣＭＯＳペアの動作は同じである。ビット線ＢＬ３、ＢＬ７、ＢＬ１１、ＢＬ１５に対応するＣＭＯＳペアの動作は同じである。
例えば、上記例では、選択ビット線ＢＬ０および非選択ビット線ＢＬ４、ＢＬ８、ＢＬ１２に対応する第１ｎ型トランジスタＮ１はオン状態であり、第１ｐ型トランジスタＰ１はオフ状態である。他の非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５に対応する第１ｎ型トランジスタＮ１はオフ状態であり、第１ｐ型トランジスタＰ１はオン状態である。
ここで、第１マルチプレクサＭＵＸ１＿２〜ＭＵＸ１＿４内の非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５は、第１マルチプレクサＭＵＸ１＿１内の非選択ビット線ＢＬ１〜ＢＬ３と同様に、高電圧側のビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４のそれぞれに接続される。従って、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ１と同様に、ビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４に非選択電圧ＶＢＬＵを印加すればよい。即ち、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ１に対応するｐ型ＣＭＯＳペアと同様に、ビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４に対応する第３ｐ型トランジスタＰ３をオン状態にし、第２ｐ型トランジスタＰ２をオフ状態にすればよい。
しかし、ビット線ＢＬ４、ＢＬ８、ＢＬ１２は、非選択ビット線であるにも関わらず、選択ビット線ＢＬ０と同様に、低レベル側のビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に接続される。従って、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に、ビット線電圧ＶＢＬＬ１（接地電圧ＶＳＳ）ではなく、非選択電圧ＶＢＬＵを印加する必要がある。
よって、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に対応する第３ｎ型トランジスタＮ３をオン状態にし、ビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に対応する第２ｎ型トランジスタＮ２をオフ状態にする（矢印Ａ５参照）。これにより、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵを印加する。
このように、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は同様に動作する。一方、第２マルチプレクサＭＵＸ２は、選択ビット線ＢＬ０に接続された第１マルチプレクサＭＵＸ１＿１に対応するビット線電圧ＶＢＬＬ１のみを、センスアンプＳＡからの書込み電圧として接地電圧ＶＳＳにし、他の非選択ビット線ＢＬ１〜ＢＬ１５に対応するビット線電圧ＶＢＬＨ１〜ＶＢＬＨ４、ＶＢＬＬ２〜ＶＢＬＬ４を非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵにする。
（第２論理の書込み）
第２論理の書込みにおいて、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、第２論理を書き込むための電源電圧ＶＤＤをセンスアンプＳＡから選択ビット線ＢＬ０に印加し、非選択電圧ＶＢＬＵを非選択電圧生成部ＶＢＬＵＧＥＮから非選択ビット線ＢＬ１〜ＢＬ１５に印加する。
電源電圧ＶＤＤを選択ビット線ＢＬ０に印加するために、第１マルチプレクサＭＵＸ１＿１は、ビット線電圧ＶＢＬＨ１を選択ビット線ＢＬ０に接続する。従って、選択ビット線ＢＬ０に対応する第１ｐ型トランジスタＰ１がオン状態になり、選択ビット線ＢＬ０に対応する第１ｎ型トランジスタＮ１はオフ状態になる（矢印Ａ１１参照）。
このとき、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ１に対応する第２ｐ型トランジスタＰ２をオン状態にし、ビット線電圧ＶＢＬＨ１に対応する第３ｐ型トランジスタＰ３をオフ状態にする。これにより、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ１にセンスアンプＳＡからの電源電圧ＶＤＤを印加する（矢印Ａ１２参照）。
一方、選択ビット線ＢＬ０と同じ第１マルチプレクサＭＵＸ１＿１に属する非選択ビット線ＢＬ１〜ＢＬ３に非選択電圧ＶＢＬＵを印加するために、第１マルチプレクサＭＵＸ１＿１は、ビット線電圧ＶＢＬＬ１を非選択ビット線ＢＬ１〜ＢＬ３に接続する。従って、非選択ビット線ＢＬ１〜ＢＬ３に対応する３つの第１ｎ型トランジスタＮ１はオン状態になり、非選択ビット線ＢＬ１〜ＢＬ３に対応する３つの第１ｐ型トランジスタＰ１はオフ状態になる（矢印Ａ１３参照）。
このとき、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ１に対応する第３ｎ型トランジスタＮ３をオン状態にし、第２ｎ型トランジスタＮ２をオフ状態にする（矢印Ａ１４参照）。これにより、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ１に非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵを印加する。
上述の通り、第１マルチプレクサＭＵＸ１＿２〜ＭＵＸ１＿４は、第１マルチプレクサＭＵＸ１＿１と共通のアドレスを受け取り、同様に動作する。例えば、上記例では、選択ビット線ＢＬ０および非選択ビット線ＢＬ４、ＢＬ８、ＢＬ１２に対応する第１ｐ型トランジスタＰ１はオン状態であり、第１ｎ型トランジスタＮ１はオフ状態である。他の非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５に対応する第１ｐ型トランジスタＰ１はオフ状態であり、第１ｎ型トランジスタＮ１はオン状態である。
ここで、第１マルチプレクサＭＵＸ１＿２〜ＭＵＸ１＿４内の非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５は、第１マルチプレクサＭＵＸ１＿１内の非選択ビット線ＢＬ１〜ＢＬ３と同様に、低電圧側のビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４のそれぞれに接続される。従って、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ１と同様に、ビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に非選択電圧ＶＢＬＵを印加すればよい。即ち、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＬ１に対応するｎ型ＣＭＯＳペアと同様に、ビット線電圧ＶＢＬＬ２〜ＶＢＬＬ４に対応する第３ｎ型トランジスタＰ３をオン状態にし、第２ｐ型トランジスタＰ２をオフ状態にすればよい。
しかし、ビット線ＢＬ４、ＢＬ８、ＢＬ１２は、非選択ビット線であるにも関わらず、選択ビット線ＢＬ０と同様に、高レベル側のビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４に接続される。従って、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４に、ビット線電圧ＶＢＬＨ１（電源電圧ＶＤＤ）とは異なる非選択電圧ＶＢＬＵを印加する必要がある。
よって、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４に対応する第３ｐ型トランジスタＰ３をオン状態にし、第２ｐ型トランジスタＰ２をオフ状態にする（矢印Ａ１５参照）。これにより、第２マルチプレクサＭＵＸ２は、ビット線電圧ＶＢＬＨ２〜ＶＢＬＨ４に非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵを印加する。
このように、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は同様に動作する。一方、第２マルチプレクサＭＵＸ２は、選択ビット線ＢＬ０に接続された第１マルチプレクサＭＵＸ１＿１に対応するビット線電圧ＶＢＬＨ１のみを、センスアンプＳＡからの書込み電圧として電源電圧ＶＤＤにし、他の非選択ビット線ＢＬ１〜ＢＬ１５に対応するビット線電圧ＶＢＬＨ１〜ＶＢＬＨ４、ＶＢＬＬ２〜ＶＢＬＬ４を非選択電圧生成部ＶＢＬＵＧＥＮからの非選択電圧ＶＢＬＵにする。
以上のように、カラムデコーダＣＤは、選択ビット線ＢＬ０に書込み電圧（ＶＳＳまたはＶＤＤ）を印加することができる。一方、ロウデコーダＲＤは、選択ワード線ＷＬに任意の書込み電圧を印加する。これにより、非選択メモリセルをディスターブすることなく、選択メモリセルＭＣに電圧差が印加され、所望の論理のデータが選択メモリセルＭＣに書き込まれ得る。勿論、選択ビット線は、ビット線ＢＬ０〜ＢＬ１５の任意のビット線でよい。
本実施形態によるメモリチップ１において、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、ビット線ＢＬのそれぞれに対して１つずつＣＭＯＳペアを有する。即ち、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、各ビット線ＢＬに対して、ビット線電圧ＶＢＬＬ、ＶＢＬＨのそれぞれに対応する２つのトランジスタＮ１、Ｐ１を設ければよい。このように、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４を簡単な構成にできるのは、第２マルチプレクサＭＵＸ２がビット線電圧ＶＢＬＬ、ＶＢＬＨの両方に非選択電圧ＶＢＬＵを印加可能であるからである。例えば、図３のようにビット線電圧ＶＢＬＬ１が接地電圧ＶＳＳを伝達する場合には、ビット線電圧ＶＢＬＨ１が非選択電圧ＶＢＬＵを伝達可能である。図５のようにビット線電圧ＶＢＬＨ１が接地電圧ＶＤＤを伝達する場合には、ビット線電圧ＶＢＬＬ１が非選択電圧ＶＢＬＵを伝達可能である。これにより、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、非選択電圧ＶＢＬＵを、第２マルチプレクサＭＵＸ２とは別に入力する必要が無くなる。
もし、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４が非選択電圧ＶＢＬＵを第２マルチプレクサＭＵＸ２とは別に非選択電圧ＶＢＬＵを入力する場合、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、ＣＭＯＳペアの他に、非選択電圧ＶＢＬＵを切り替えるためのトランジスタが必要となる。この場合、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、各ビット線ＢＬ０〜ＢＬ１５に対して少なくとも３つのトランジスタを有することになる。上述の通り、隣接するビット線間の間隔は、素子の微細化に伴って非常に狭くなっており、また、ビット線の本数も多い。従って、各ビット線ＢＬに設けるトランジスタの数が増大すると、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４の配置面積が増大し、微細化の妨げになる。
これに対し、本実施形態によるメモリチップ１では、ビット線ＢＬ０〜ＢＬ１５に直接接続される第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４は、各ビット線ＢＬごとに最小数（即ち、２個）のトランジスタＮ１、Ｐ１しか含まない。従って、本実施形態による第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４の配置面積は小さく、メモリチップ１の微細化の妨げになり難い。その結果、本実施形態によるメモリチップ１は、ビット線ＢＬとセンスアンプＳＡとの間のマルチプレクサの配置面積を小さくすることができる。
また、ビット線ＢＬ０〜ＢＬ１５は、第１マルチプレクサＭＵＸ１＿１〜ＭＵＸ１＿４を構成するトランジスタのドレインに共通に接続される場合がある。この場合、少なくとも３つのトランジスタがビット線ＢＬ０〜ＢＬ１５のそれぞれに沿って縦列配置される。この場合、ビット線ＢＬ０〜ＢＬ１５の長さが長くなってしまい、ビット線の寄生容量の増大に繋がる。
これに対し、本実施形態によるメモリチップ１では、ビット線ＢＬ０〜ＢＬ１５に対して最小数（即ち、２個）のトランジスタＮ１、Ｐ１しか配置されない。従って、これらのトランジスタＮ１、Ｐ１がビット線ＢＬ０〜ＢＬ１５のそれぞれに沿って縦列配置されても、ビット線ＢＬ０〜ＢＬ１５の長さは左程長くならない。また、ビット線ＢＬ０〜ＢＬ１５に接続されるトランジスタ数が減少するので、ビット線ＢＬ０〜ＢＬ１５の寄生容量を極力小さくすることができる。これは、書込み動作および読出し動作の高速化に繋がる。
（ＶＳＳ、ＶＤＤ、ＶＢＬＵの考察）
次に、ＶＳＳ、ＶＤＤ、ＶＢＬＵの大きさの条件について説明する。
第２電圧としての高レベル電源電圧ＶＤＤが上限とすると、ｎ型トランジスタＮ１〜Ｎ３は、ＶＤＤ−Ｖｔｎ以下の電圧しか伝達することができない。Ｖｔｎは、ｎ型トランジスタＮ１〜Ｎ３の閾値電圧である。ＶＤＤ−Ｖｔｎを超える電圧がドレインに印加されると、ｎ型トランジスタＮ１〜Ｎ３は、オフ状態になってしまうからである。
第１電圧としての低レベル電源電圧ＶＳＳが下限とすると、ｐ型トランジスタＰ１〜Ｐ３は、ＶＳＳ＋｜Ｖｔｐ｜以上の電圧しか伝達することができない。Ｖｔｐは、ｐ型トランジスタＰ１〜Ｐ３の閾値電圧である。ＶＳＳ＋｜Ｖｔｐ｜を下回る電圧がドレインに印加されると、ｐ型トランジスタＰ１〜Ｐ３は、オフ状態になってしまうからである。
従って、比較的低い接地電圧ＶＳＳをビット線ＢＬに印加する場合、ｎ型トランジスタＮ１〜Ｎ３を通過させることが好ましい。一方、比較的高い電源電圧ＶＤＤをビット線ＢＬに印加する場合、ｐ型トランジスタＰ１〜Ｐ３を通過させることが好ましい。
また、非選択電圧ＶＢＬＵは、次式１を満たす必要がある。
ＶＳＳ＋｜Ｖｔｐ｜＜ＶＢＬＵ＜ＶＤＤ−Ｖｔｎ （式１）
図３において、非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５は、第３ｐ型トランジスタＰ３および第１ｐ型トランジスタＰ１を介して非選択電圧ＶＢＬＵを受けている。一方、図５において、各第１マルチプレクサＭＵＸ１＿２〜ＭＵＸ１＿４において選択ビット線ＢＬ０に対応する非選択ビット線ＢＬ４、ＢＬ８、ＢＬ１２は、第３ｐ型トランジスタＰ３および第１ｐ型トランジスタＰ１を介して非選択電圧ＶＢＬＵを受けている。即ち、選択ビット線ＢＬ０に接地電圧ＶＳＳを印加するとき、非選択電圧ＶＢＬＵは、ｐ型トランジスタＰ１、Ｐ３を介して非選択ビット線に印加される。選択ビット線ＢＬ０に電源電圧ＶＤＤを印加するとき、非選択電圧ＶＢＬＵは、ｐ型トランジスタＰ１、Ｐ３を介してビット線に印加される。
ｐ型トランジスタＰ１、Ｐ３を通して印加された非選択電圧ＶＢＬＵであっても、ｎ型トランジスタＮ１、Ｎ３を通して印加された非選択電圧ＶＢＬＵであっても、上記式１を満たす必要がある。
ここで、非選択電圧ＶＢＬＵは、非選択メモリセルへのディスターブを抑制するために、非選択ワード線の電圧を考慮して、接地電圧ＶＳＳ（例えば、０Ｖ）と電源電圧ＶＤＤとの中央値（例えば、０．５ＶＤＤ）からずれて設定される場合がある。例えば、非選択電圧ＶＢＬＵは、０．２ＶＤＤ〜０．８ＶＤＤに設定されることがある。
もし、非選択電圧ＶＢＬＵが０．８ＶＤＤであり、ＶＤＤ−Ｖｔｎを超えた場合、ｎ型トランジスタＮ３、Ｎ１が０．８ＶＤＤに達する前にオフ状態になってしまうおそれがある。この場合、図５の非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５は、ｎ型トランジスタＮ３、Ｎ１を介しているので、０．８ＶＤＤまで上昇しない。よって、非選択ビット線と非選択ワード線との間に電圧差が発生し、非選択メモリセルにディスターブが生じる可能性がある。
もし、非選択電圧ＶＢＬＵが０．２ＶＤＤであり、ＶＳＳ＋｜Ｖｔｐ｜を下回った場合、ｐ型トランジスタＰ３、Ｐ１が０．２ＶＤＤに達する前にオフ状態になってしまうおそれがある。この場合、図３の非選択ビット線ＢＬ１〜ＢＬ３、ＢＬ５〜ＢＬ７、ＢＬ９〜ＢＬ１１、ＢＬ１３〜ＢＬ１５は、ｐ型トランジスタＰ３、Ｐ１を介しているので、０．２ＶＤＤまで低下しない。よって、非選択ビット線と非選択ワード線との間に電圧差が発生し、非選択メモリセルにディスターブが生じる可能性がある。
従って、非選択メモリセルＭＣのデータを劣化させないために、非選択電圧ＶＢＬＵは、上記式１を満たすことが好ましい。非選択電圧ＶＢＬＵが式１を満たすことによって、非選択メモリセルＭＣのデータの劣化（ディスターブ）を抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ メモリチップ、ＭＣＡ メモリセルアレイ、ＣＤ カラムデコーダ、ＲＤ ロウデコーダ、ＳＡ センスアンプ、ＲＷＢ リード・ライト・バッファ、ＰＣ 周辺回路、ＳＡ センスアンプ、ＢＬ ビット線、ＭＵＸ１＿１〜ＭＵＸ１＿４ 第１マルチプレクサ、ＭＵＸ２ 第２マルチプレクサ、ＢＬ０〜ＢＬ１５ ビット線、Ｎ１〜Ｎ３ 第１〜第３ｎ型トランジスタ、Ｐ１〜Ｐ３ 第１〜第３ｐ型トランジスタ

Claims (5)

  1. メモリセルアレイと、
    前記メモリセルアレイに接続された複数のビット線と、
    前記メモリセルアレイに接続された複数のワード線と、
    前記複数のビット線を介して前記メモリセルアレイのメモリセルからデータを読み出し、あるいは、該メモリセルにデータを書き込むセンスアンプと、
    前記複数のビット線の中から選択された第１ビット線を前記センスアンプに接続するデコーダとを備え、
    前記デコーダは、
    前記複数のビット線のうち第１ビット線に接続され、第１論理を書き込むための第１電圧またはデータを書き込まないための非選択電圧を前記第１ビット線に印加可能な第１ｎ型トランジスタと、前記第１ビット線に接続され、第２論理を書き込むための第２電圧または前記非選択電圧を前記第１ビット線に印加可能な第１ｐ型トランジスタと、を含む第１マルチプレクサと、
    前記第１マルチプレクサと前記センスアンプとの間に接続され、前記第１電圧または前記非選択電圧を前記第１ｎ型トランジスタへ伝達し、前記第２電圧または前記非選択電圧を前記第１ｐ型トランジスタへ伝達する第２マルチプレクサとを備えている、半導体記憶装置。
  2. 前記第２マルチプレクサは、
    前記第１ｎ型トランジスタと前記センスアンプとの間に接続され、前記第１電圧を前記第１ｎ型トランジスタに伝達する第２ｎ型トランジスタと、
    前記第１ｐ型トランジスタと前記センスアンプとの間に接続され、前記第２電圧を前記第１ｐ型トランジスタに伝達する第２ｐ型トランジスタと、
    前記第１ｎ型トランジスタに接続され、前記非選択電圧を前記第１ｎ型トランジスタに伝達する第３ｎ型トランジスタと、
    前記第１ｐ型トランジスタに接続され、前記非選択電圧を前記第１ｐ型トランジスタに伝達する第３ｐ型トランジスタとを備えている、請求項１に記載の半導体記憶装置。
  3. データ書込み動作において、
    前記第１ｎ型トランジスタと前記第１ｐ型トランジスタは相補に動作し、
    前記第２ｎ型トランジスタと前記第３ｎ型トランジスタは相補に動作し、
    前記第２ｐ型トランジスタと前記第３ｐ型トランジスタは相補に動作する、請求項１または請求項２に記載の半導体記憶装置。
  4. 前記非選択電圧は、前記第１電圧と前記第２電圧との間の電圧である、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。
  5. 前記第１電圧を低レベル電源電圧ＶＳＳとし、前記第２電圧を高レベル電源電圧ＶＤＤとし、前記第１〜第３ｎ型トランジスタの閾値電圧をＶｔｎとし、前記第１〜第３ｐ型トランジスタの閾値電圧をＶｔｐとすると、前記非選択電圧ＶＢＬＵは、
    ＶＳＳ＋｜Ｖｔｐ｜＜ＶＢＬＵ＜ＶＤＤ−Ｖｔｎ （式１）
    式１を満たす、請求項１から請求項４のいずれか一項に記載の半導体記憶装置。
JP2017159591A 2017-08-22 2017-08-22 半導体記憶装置 Pending JP2019040646A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017159591A JP2019040646A (ja) 2017-08-22 2017-08-22 半導体記憶装置
TW107103773A TWI650767B (zh) 2017-08-22 2018-02-02 半導體記憶裝置
CN201810162406.8A CN109427375B (zh) 2017-08-22 2018-02-26 半导体存储装置
US15/907,745 US10468081B2 (en) 2017-08-22 2018-02-28 Semiconductor storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017159591A JP2019040646A (ja) 2017-08-22 2017-08-22 半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2019040646A true JP2019040646A (ja) 2019-03-14

Family

ID=65436334

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017159591A Pending JP2019040646A (ja) 2017-08-22 2017-08-22 半導体記憶装置

Country Status (4)

Country Link
US (1) US10468081B2 (ja)
JP (1) JP2019040646A (ja)
CN (1) CN109427375B (ja)
TW (1) TWI650767B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11062763B2 (en) * 2019-04-09 2021-07-13 Micron Technology, Inc. Memory array with multiplexed digit lines
CN112542195B (zh) * 2020-12-30 2021-09-14 芯天下技术股份有限公司 减小非易失性闪存芯片面积的电路及非易失性闪存芯片

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5689195A (en) * 1995-05-17 1997-11-18 Altera Corporation Programmable logic array integrated circuit devices
JP3092556B2 (ja) * 1997-09-16 2000-09-25 日本電気株式会社 半導体記憶装置
US5892728A (en) * 1997-11-14 1999-04-06 Ramtron International Corporation Column decoder configuration for a 1T/1C ferroelectric memory
JP4467092B2 (ja) * 1998-05-26 2010-05-26 株式会社ルネサステクノロジ 半導体記憶装置
DE60017704D1 (de) * 2000-02-29 2005-03-03 St Microelectronics Srl Spaltedekodierer für das Lesen von Seiten in einem Halbleiterspeicher
US6856572B2 (en) * 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
JP2002216483A (ja) * 2001-01-18 2002-08-02 Toshiba Corp 半導体記憶装置
JP4044401B2 (ja) * 2002-09-11 2008-02-06 株式会社東芝 半導体記憶装置
US6859410B2 (en) * 2002-11-27 2005-02-22 Matrix Semiconductor, Inc. Tree decoder structure particularly well-suited to interfacing array lines having extremely small layout pitch
US7054206B2 (en) * 2003-05-28 2006-05-30 Infineon Technologies Ag Sub-column-repair-circuit
KR100568544B1 (ko) * 2004-09-20 2006-04-07 삼성전자주식회사 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법
ITMI20041910A1 (it) * 2004-10-08 2005-01-08 Atmel Corp Architettura di decodifica a colonne migliorata per memorie flash
US7403426B2 (en) * 2005-05-25 2008-07-22 Intel Corporation Memory with dynamically adjustable supply
US7630271B2 (en) * 2006-11-29 2009-12-08 Hynix Semiconductor Inc. Semiconductor memory device including a column decoder array
JP4252624B2 (ja) * 2007-06-01 2009-04-08 パナソニック株式会社 抵抗変化型記憶装置
JP2009123298A (ja) * 2007-11-16 2009-06-04 Renesas Technology Corp 半導体集積回路装置
US8050114B2 (en) * 2008-10-14 2011-11-01 Arm Limited Memory device having a single pass-gate transistor per bitline column multiplexer coupled to latch circuitry and method thereof
JP5242467B2 (ja) * 2009-03-19 2013-07-24 株式会社東芝 不揮発性メモリおよび再構成可能な回路
US20110149667A1 (en) * 2009-12-23 2011-06-23 Fatih Hamzaoglu Reduced area memory array by using sense amplifier as write driver
JP2011175712A (ja) * 2010-02-25 2011-09-08 Toshiba Corp 半導体記憶装置
JP5010700B2 (ja) * 2010-03-05 2012-08-29 株式会社東芝 半導体集積回路
TW201207852A (en) * 2010-04-05 2012-02-16 Mosaid Technologies Inc Semiconductor memory device having a three-dimensional structure
CN102870159A (zh) * 2010-04-26 2013-01-09 莫塞德技术公司 在相变存储器中的写入方案
US8599623B1 (en) * 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8755213B2 (en) * 2012-02-29 2014-06-17 International Business Machines Corporation Decoding scheme for bipolar-based diode three-dimensional memory requiring bipolar programming
WO2013170387A1 (en) * 2012-05-18 2013-11-21 Sidense Corp. Circuit and method for reducing write disturb in a non-volatile memory device
KR20140018517A (ko) * 2012-08-02 2014-02-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
US20140192603A1 (en) * 2013-01-08 2014-07-10 Lsi Corporation Differential sense amplifier for solid-state memories
GB2510828B (en) * 2013-02-13 2015-06-03 Surecore Ltd Single wordline low-power SRAM cells
JP2014220325A (ja) 2013-05-07 2014-11-20 マイクロンメモリジャパン株式会社 半導体装置
JP2014229333A (ja) 2013-05-24 2014-12-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2015065235A (ja) * 2013-09-24 2015-04-09 株式会社東芝 磁気記憶装置及び半導体集積回路
KR102237735B1 (ko) * 2014-06-16 2021-04-08 삼성전자주식회사 저항성 메모리 장치의 메모리 코어, 이를 포함하는 저항성 메모리 장치 및 저항성 메모리 장치의 데이터 감지 방법
JP5883494B1 (ja) 2014-11-19 2016-03-15 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
KR102157359B1 (ko) * 2014-12-16 2020-09-17 삼성전자 주식회사 칼럼 디코더를 포함하는 저항성 메모리 장치 및 그 동작방법
JP2016129318A (ja) * 2015-01-09 2016-07-14 株式会社東芝 ルックアップテーブル回路および不揮発性記憶装置
US9478287B2 (en) * 2015-01-29 2016-10-25 Taiwan Semiconductor Manufacturing Company Limited Circuits and methods for detecting write operation in resistive random access memory (RRAM) cells
JP2016152052A (ja) * 2015-02-18 2016-08-22 株式会社東芝 半導体記憶装置
KR102423289B1 (ko) * 2016-03-23 2022-07-20 삼성전자주식회사 동작 속도를 향상시키는 반도체 메모리 장치
US20170345496A1 (en) * 2016-05-25 2017-11-30 Intel Corporation Asymmetrical write driver for resistive memory
US9934828B2 (en) * 2016-05-31 2018-04-03 Taiwan Semiconductor Manufacturing Company Limited Shared sense amplifier and write driver

Also Published As

Publication number Publication date
US20190066744A1 (en) 2019-02-28
TW201913655A (zh) 2019-04-01
CN109427375B (zh) 2022-10-11
TWI650767B (zh) 2019-02-11
CN109427375A (zh) 2019-03-05
US10468081B2 (en) 2019-11-05

Similar Documents

Publication Publication Date Title
US8638635B2 (en) Semiconductor memory apparatus
WO2013016495A1 (en) Apparatuses and methods including memory array data line selection
JP2013257927A (ja) 半導体記憶装置
US6940758B2 (en) Flash memory device with stable source line regardless of bit line coupling and loading effect
CN113380300B (zh) 半导体存储装置
JP2010170641A (ja) 半導体記憶回路装置、読出制御方法
CN111133513A (zh) 存储器架构及操作
KR100858044B1 (ko) 가상 접지형 비휘발성 반도체 기억장치
CN109427375B (zh) 半导体存储装置
US7616486B2 (en) Cell array of semiconductor memory device and method of driving the same
KR20190041397A (ko) 반도체 기억장치
US11158375B2 (en) Semiconductor storage device
CN115910129A (zh) 非易失性存储器和电子装置
US20150235689A1 (en) Semiconductor memory device and control method thereof
US8514610B2 (en) Semiconductor memory cell array including dummy bit-line and word-line and semiconductor memory device having the same
JP2013161512A (ja) 不揮発性半導体記憶装置
CN104952483A (zh) 具有分层位线结构的阻变存储装置
US11152072B2 (en) Memory device including grouped page buffers and read operation method thereof
CN109427374B (zh) 半导体存储装置
CN101252130A (zh) 半导体集成电路器件及其布图方法
JP2009140605A (ja) 不揮発性記憶装置、およびその制御方法
US20200286555A1 (en) Semiconductor memory device
CN114078500A (zh) 合并缓冲器和包括合并缓冲器的存储器装置
KR20210099796A (ko) 페이지 버퍼를 포함하는 반도체 장치
JP2011198417A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905