JP2002216483A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2002216483A
JP2002216483A JP2001010242A JP2001010242A JP2002216483A JP 2002216483 A JP2002216483 A JP 2002216483A JP 2001010242 A JP2001010242 A JP 2001010242A JP 2001010242 A JP2001010242 A JP 2001010242A JP 2002216483 A JP2002216483 A JP 2002216483A
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sense amplifier
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memory cell
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Hitoshi Shiga
仁 志賀
Yoshinori Takano
芳徳 高野
Toru Tanzawa
徹 丹沢
Shigeru Atsumi
滋 渥美
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

(57)【要約】 【課題】 “パイプライン読み出し”と同等の高速デー
タ読み出しを可能としつつ、かつそのチップ面積を縮小
可能な半導体記憶装置を提供すること。 【解決手段】 メモリセルアレイ１からのデータをセン
スするセンスアンプ４と、２段以上直列接続されたカラ
ムゲート３と、このゲート３を選択して駆動するカラム
ゲート駆動回路５、６と、センスされたデータをラッチ
するデータラッチ７と、ラッチされたデータを順次選択
して出力部(Data Out)に伝達するマルチプレクサ９と、
このマルチプレクサ９がデータを順次選択している間
に、次に選択されるアドレスで指定されるカラムを、上
記ゲート３のうち少なくとも１段を駆動する駆動信号を
反転させて選択し、次に選択されるアドレスに応じたデ
ータをセンスアンプ４でセンスさせるアドレス制御回路
８とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置の
データ読み出し技術に関し、特にその高速化技術に関す
る。
【０００２】
【従来の技術】半導体記憶装置（例えばＮＯＲ型フラッ
シュメモリ）のランダムアクセスは、アドレス入力毎に
セル選択、セルデータセンス、出力の一連の読み出し動
作を繰り返す。このため、ある一定時間以上には早くデ
ータを出力することはできない。
【０００３】一方、シリアルアクセスの場合は、同一ワ
ード線上にある複数アドレスに対応するセルを同時に選
択してセンスし、センスしたデータをラッチし、このラ
ッチしたデータを、外部からのクロックに同期させて順
次出力することで、見かけ上、高速なデータ読み出しが
できる。
【０００４】さらにラッチしたデータを順次出力してい
る間に、チップ内部では、次のひとまとまりのセルをセ
ンスする、いわゆる“パイプライン読み出し”をするこ
とで最初のアクセス以降、内部の読み出し遅延を無くす
ことができ、高速データ読み出しが可能になる。
【０００５】
【発明が解決しようとする課題】従来、“パイプライン
読み出し”は、メモリセルアレイを２つに分割し、それ
ぞれにデコーダ、及びセンスアンプを持たせることで実
現している。このため、チップ面積は大幅に増加してい
た。
【０００６】この発明は、上記の事情に鑑み為されたも
ので、その主要な目的は、少なくとも “パイプライン
読み出し”と同等の高速データ読み出しを可能としつ
つ、かつそのチップ面積を縮小することが可能な半導体
記憶装置を提供することにある。
【０００７】
【課題を解決するための手段】上記主要な目的を達成す
るために、この発明に係る第１の半導体記憶装置では、
メモリセルアレイと、このメモリセルアレイのロウを選
択するロウデコーダと、複数アドレスに応じた前記メモ
リセルアレイからの複数データを同時にセンスするセン
スアンプと、前記メモリセルアレイのカラムを選択し、
選択したカラムを前記センスアンプに電気的に接続する
２段以上直列接続されたカラムゲート及びこのカラムゲ
ートを選択して駆動するカラムゲート駆動回路と、前記
センスアンプでセンスされた複数データをラッチするデ
ータラッチと、このデータラッチにラッチされた複数デ
ータから、所定の１アドレスに応じたデータを順次選択
して出力部に伝達するマルチプレクサと、このマルチプ
レクサが前記所定の１アドレスに応じたデータを順次選
択している間に、前記複数アドレスの次に選択される複
数アドレスで指定されるカラムを前記２段以上直列に接
続されたカラムゲートのうちの少なくとも１段を駆動す
る駆動信号を反転させて選択し、前記次に選択される複
数アドレスに応じた複数データを前記センスアンプで同
時にセンスするようにパイプライン読み出し制御するア
ドレス制御回路とを具備することを特徴としている。
【０００８】また、上記主要な目的を達成するために、
この発明に係る第２の半導体記憶装置では、メモリセル
アレイと、このメモリセルアレイのロウを選択するロウ
デコーダと、ｎビットのアドレスに応じた２n個のデー
タを同時にセンスする２n個のセンスアンプと、前記メ
モリセルアレイのカラムを選択し、選択したカラムを前
記センスアンプに電気的に接続する２段以上直列接続さ
れたカラムゲート及びこのカラムゲートを選択して駆動
するカラムゲート駆動回路と、前記センスアンプでセン
スされた２n個のデータをラッチする２n個のデータラッ
チと、このデータラッチにラッチされた２n個のデータ
から、所定の１アドレスに応じたデータをクロックに同
期して順次選択して出力部に伝達するマルチプレクサと
を具備し、前記ｎビットのアドレス信号を前記カラムゲ
ートの開閉制御に使用し、２n+1アドレス分の循環的な
連続シリアルアクセスをその開始アドレスによらず遅延
なしに実現することを特徴としている。
【０００９】また、上記主要な目的を達成するために、
この発明に係る第３の半導体記憶装置では、メモリセル
アレイと、このメモリセルアレイのロウを選択するロウ
デコーダと、ｎビットのアドレスに応じた２n個のデー
タを同時にセンスする２n個のセンスアンプと、前記メ
モリセルアレイのカラムを選択し、選択したカラムを前
記センスアンプに電気的に接続する２段以上直列接続さ
れたカラムゲート及びこのカラムゲートを選択して駆動
するカラムゲート駆動回路と、前記センスアンプでセン
スされた２n個のデータをラッチする２n個のデータラッ
チと、このデータラッチにラッチされた２n個のデータ
から、所定の１アドレスに応じたデータをクロックに同
期して順次選択して出力部に伝達するマルチプレクサと
を具備し、前記ｎビットのアドレス信号を前記カラムゲ
ートの開閉制御に使用し、２n+1アドレス分のメモリセ
ルから任意の２nアドレス分のメモリセルを選択して前
記センスアンプで同時にセンスすることを特徴としてい
る。
【００１０】また、上記主要な目的を達成するために、
この発明に係る第４の半導体記憶装置では、不揮発性の
メモリセルが配置された第１のメモリセルアレイと、前
記第１のメモリセルアレイのロウを選択する第１のロウ
デコーダと、複数アドレスに応じた前記第１のメモリセ
ルアレイからの複数データを同時にセンスする読み出し
用センスアンプと、前記第１のメモリセルアレイのカラ
ムを選択し、選択したカラムを前記読み出し用センスア
ンプに電気的に接続する２段以上直列接続された第１の
読み出し用カラムゲート及びこの第１の読み出し用カラ
ムゲートを選択して駆動する第１の読み出し用カラムゲ
ート駆動回路と、前記読み出し用センスアンプでセンス
された複数データをラッチするデータラッチと、前記デ
ータラッチにラッチされた複数データから、所定の１ア
ドレスに応じたデータを順次選択して出力部に伝達する
マルチプレクサと、少なくとも１つのアドレスに応じた
前記第１のメモリセルアレイからの少なくとも１つのデ
ータをセンスするベリファイ用センスアンプと、前記第
１のメモリセルアレイのカラムを選択し、選択したカラ
ムを前記ベリファイ用センスアンプに電気的に接続す
る、前記第１の読み出し用カラムゲートに並列接続され
た第１のベリファイ用カラムゲート及びこの第１のベリ
ファイ用カラムゲートを選択して駆動する第１のベリフ
ァイ用カラムゲート駆動回路とを具備し、前記選択した
カラムを、前記読み出し用センスアンプ、及び前記ベリ
ファイ用センスアンプのどちらに電気的に接続するか、
前記第１の読み出し用カラムゲート、及びこれに並列接
続された第２のベリファイ用カラムゲートを制御して選
択することを特徴としている。
【００１１】このような第１〜第４の半導体記憶装置に
よれば、センスアンプ、このセンスアンプでセンスされ
たデータをラッチするデータラッチ、及び２段以上直列
に接続され、その開閉制御により、センスアンプに電気
的に接続するカラムを選択するカラムゲートを備えるこ
とで、“パイプライン読み出し”と同様の高速データ読
み出しを可能としつつ、かつそのセンスアンプ個数を削
減できる。
【００１２】よって、少なくとも“パイプライン読み出
し”と同等の高速データ読み出しを可能としつつ、かつ
そのチップ面積を縮小することが可能となる。
【００１３】
【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
【００１４】（第１実施形態）図１を参照し、ＮＯＲ型
フラッシュメモリを例にメモリセルアレイとカラムゲー
トおよびセンスアンプの構成についてまず説明する。
【００１５】図１は、この発明の第１実施形態に係るＮ
ＯＲ型フラッシュメモリの一例を示す回路図である。
【００１６】図１に示すように、ＮＯＲ型に配置された
メモリセルアレイ１のワード線（WL0〜WL2）は、ロウア
ドレス（Row Address）を受けるロウデコーダ（Row Dec
oder）２を介して選択される。ビット線は、ツリー状の
伝送ゲート(カラムゲート)３を開き、センスアンプ（Ｓ
/Ａ）４につなぐことで選択される。
【００１７】図１に示す一例では、カラムゲート３は２
段のツリー構造を持ち、それぞれ対応する列アドレス
（COL_0〜COL_2）を受けるカラムゲート駆動回路（Col.
GateDriver）５、及び列アドレス（COL_3）を受けるカ
ラムゲート駆動回路（Col. Gate Driver）６により、１
本のカラムゲート線が選択される。このとき、複数アド
レスのセル、例えば４つのアドレスで指定されるセルを
同時に選択、センスしてデータをデータラッチ（Data L
atch）７に保持しておく。ラッチされたデータは、アド
レス制御回路（Address Controller）８によって順次選
択されたアドレスに対応するデータを出力マルチプレク
サ（Multiplexer）９で選択して出力バスに出力する。
【００１８】図１は、一つのＩ/Ｏに着目したもので、
実際には同一の回路がＩ/Ｏ数分存在する。
【００１９】本実施形態の主要な特徴は、カラムゲート
駆動回路６に、３本のアドレス信号COL_0〜COL_2を入力
し、８個のカラムゲートCG2_0〜CG2_7を個々独立に選択
することを可能にしたことである。
【００２０】シリアルアクセスのアクセス順序にはいく
つかの種類があるが、そのうち８アドレスの循環的なシ
リアルアクセスの２種類を、図２、図３に示す。
【００２１】図２はシリアルアクセスのうち、循環的な
インターリーブアクセスのアクセス順序を示す図、図３
は同シリアルアクセスのうち、循環的な連続アクセスの
アクセス順序を示す図である。
【００２２】図２に示すインターリーブアクセスでは、
最初の４アドレスの組み合わせは（0,1,2,3）か、（4,
5,6,7）かのいずれかでしかない。
【００２３】これに対し、図３に示す連続アクセスで
は、先頭アドレス分、つまり８種類の組み合わせが存在
する。
【００２４】図１に示す一回路例では、８個のカラムゲ
ートCG2_0〜CG2_7をそれぞれ独立に駆動するので、任意
の４つのカラムゲートCG2を同時に開くことが可能であ
る。上記図２に示すインターリーブアクセス、図３に示
す連続アクセスのどちらも実現するカラムゲート駆動回
路６の一例を図４に示す。
【００２５】図４に示すように、信号INTERLEAVEが“HI
GH”の場合、選択されるカラムはCOL_2のみで決まり、C
OL_2＝“LOW”のときは、カラムゲートCG2_0、CG2_2、C
G2_4、CG2_6が選択され、COL_2＝“HIGH”のときは、カ
ラムゲートCG2_1、CG2_3、CG2_5、CG2_7が選択され、そ
れぞれ（0,1,2,3）、及び（4,5,6,7）のアドレスに対応
したメモリセルをアクセスすることになる。
【００２６】また、信号INTERLEAVEが“LOW”のときの
真理値表を、図５に示しておく。
【００２７】次に、インターリーブアクセス動作を、よ
り詳しく説明する。
【００２８】図６は、インターリーブパイプライン読み
出し動作を示す動作タイミング図である。
【００２９】図６に示すように、ラッチした４アドレス
分のデータ（本例ではA0、B0、C0、D0）を順次出力して
いる間に、次の４アドレス分のセルを選択、センスする
（パイプライン動作させる）ことで、内部のセンス時間
の遅延をチップ外部に見えなくすることができる。
【００３０】読み出しデータ(DataOut)は、CLKPADから
入力されるクロック信号に同期して、所定のアドレス順
で順次出力される。
【００３１】まず、アドレスパッドに入力される読み出
し開始アドレスを、チップイネーブル信号/CE＝“LOW”
となった後、最初のCLKの立ち上がりでラッチする。ラ
ッチされたアドレスにしたがって、ワード線(WL0)およ
びカラムゲート(CG1_0、CG2_0)にバイアスが印加され、
A0、B0、C0、D0の各ビット線についてセンスが開始され
る。これら４アドレス分のデータが、図１に示すデータ
ラッチ７にラッチされると、データ出力が開始される。
【００３２】本例では、このデータ出力が開始されると
同時に、COL_2を反転させて、カラムゲートの選択をCG2
_1に切り替え、A1、B1、C1、D1の各ビット線をセンスす
る。読み出しデータとしてD0が出力されるまでに、セン
スを終了し、ラッチを新しいデータに更新すると、D0の
データに連続してA1のデータを出力できる。
【００３３】このような動作を実現するためのアドレス
制御回路８の一例を図７に、及び出力マルチプレクス制
御回路の一例を図８に示す。
【００３４】図７に示すアドレス制御回路８、及び図８
に示す出力マルチプレクス制御回路では、始めにアドレ
スをラッチし、４クロック後にCOL_2のみ反転させる。
これにより、図６に示した動作を実現することができ
る。
【００３５】また、図６〜図８では、１クロック１デー
タアウトの単純な場合を想定しているが、クロック周波
数と内部のセンス時間との関係で、例えば２クロック１
データアウトとする場合には、８クロックをカウントし
た後、COL_2を反転させればよい。
【００３６】（第２実施形態）第１実施形態では、循環
的なインターリーブアクセスを中心に説明した。本第２
実施形態は、循環的な連続アクセスの例である。
【００３７】図３に示した連続アクセスは、図１に示す
構成で、出力マルチプレクス制御回路を、図９のように
変形することで実現される。
【００３８】循環的な連続アクセスの特徴は、開始アド
レスによって同時選択されるセルの組み合わせが変化す
ることである。具体的には図１０のようなセルが同時選
択される必要がある。図１０に示す組み合わせは、図１
に示したカラムゲート３の構成を用い、図４に示したカ
ラムゲート駆動回路６の信号INTERLEAVE＝“LOW”とす
ることで得ることができる。
【００３９】図１に示すセル構成では、１個のセンスア
ンプあたり４本のビット線を割り当てている。アドレス
信号にしたがって１本のビット線を選択するには本来２
ビットのアドレス信号があれば十分である。
【００４０】しかし、センスアンプ出力のマルチプレク
サに使用しているCOL_1、COL_0も、CG2のカラムゲート
駆動回路６に入力し、４つのセンスアンプ毎にCG2のカ
ラムゲート信号をすべてわけている。
【００４１】こうすると、８アドレス(COL_2,COL_1,COL
_0)=(0,0,0)〜(1,1,1)分のセルの中から、任意の連続し
た４アドレス分のセルを選択できるようになる。CG2を
駆動する図４に示すカラムゲート駆動回路６において、
信号INTERLEAVE=“LOW”とすれば、開始アドレスに応じ
て図１０のような同時選択が可能である。
【００４２】開始アドレスが(0,0,0)=０のときは素直に
アドレス０〜３のセルを選択する。そして、例えば開始
アドレス(0,0,0)=１のときは、CG2_1,2,4,6（CG2_0では
なくCG2_1）を開くことで、アドレス１〜４の連続した
４アドレスセルを選択することができる。４アドレス分
のセルデータをデータラッチ(図１に示したデータラッ
チ７)にラッチした後、COL_2を反転させるとCG2_0,3,5,
7が選択されアドレス0,5,6,7のセルを読み出すことにな
る。
【００４３】４アドレス分のセルをセンスした後は、CO
L_2を反転させることで残りの４アドレス分のセルを同
時選択する。
【００４４】この構成を用いた場合の循環的な連続アク
セス動作（パイプライン読み出し）のタイミングを図１
１に示す。アドレスの制御方法は、第１実施形態と同じ
であり、図７に示したアドレス制御回路８を使用すれば
良い。
【００４５】図１１では、カラムゲートCG2_0が再度選
択され、D1を出力した後、A0に戻って循環して出力す
る。８アドレス分を１回だけ出力して、そこでデータ出
力（Data Out）を止める制御も容易に可能である。
【００４６】なお、第１実施形態のアクセスと第２実施
形態のアクセスとは、出力マルチプレクス制御の違いだ
けなので、出力マルチプレクス制御回路の出力を切り換
えることで、どちらのアクセスも同一チップ上で実現可
能である。出力順序の切り換えは、Ｒ/Ｄ置き換えなど
に用いるfuseでも良いし、チップ外部から入力されるコ
マンドでも構わない。
【００４７】さらに、図９に示した出力マルチプレクス
制御回路のロジックに、図８に示した出力マルチプレク
ス制御回路のロジックを組み合わせれば、図３に示した
循環的な連続アクセスと、図２に示した循環的なインタ
ーリーブアクセスとを、同一チップ上で実現することが
できる。具体的には、例えば図８中のエクスクルーシブ
ＮＯＲ２１と図９中の加算器２２とを互いに並列接続
し、インターリーブアクセスと連続アクセスとを切り換
える信号INTELEAVEを用いて、エクスクルーシブＮＯＲ
２１及び加算器２２のいずれか一方をアクティブにすれ
ば良い。
【００４８】また、第１、第２実施形態の双方とも、４
アドレス分を順次センスしていくパイプライン動作を例
にあげているが、例えば８アドレスを同時センスすれ
ば、１６アドレスのシリアルアクセスが実現できる。
【００４９】（第３実施形態）第１、第２実施形態はそ
れぞれ、循環的なシリアルアクセスについての例であっ
た。本第３実施形態は、循環的でないシリアルアクセ
ス、例えば順次アドレスが増えていくシリアルアクセス
の例である。
【００５０】この発明の第３実施形態に係るＮＯＲ型フ
ラッシュメモリの一例を図１２に、循環的でない連続ア
クセスのアクセス順序を図１３にそれぞれ示す。
【００５１】循環的でない連続アクセスの場合は、アド
レス自体をカウントアップする必要がある。このような
アドレス自体をカウントアップできるアドレス制御回路
８の一例を図１４（Ａ）に示す。また、図１４（Ｂ）
は、図１４（Ａ）に示す回路ブロック１００の一回路例
を示している。
【００５２】図１４（Ａ）に示すアドレス制御回路８に
よれば、４クロック毎にCOL_2から上位のアドレスを順
次カウントアップしていく。
【００５３】一方、COL_0、COL_1を使ってクロックに同
期してデータラッチ７から所定のデータを順次シリアル
に出力する出力マルチプレクス制御回路は、図１５に示
すように、図９に示した出力マルチプレクス制御回路と
ほぼ同等の回路を使用することができる。
【００５４】ただし、開始アドレスが(COL_2,COL_1,COL
_0)=(0,0,0)、(1,0,0)以外だとパイプライン読み出しの
出力が４クロックで間に合わないケースが生じる。例え
ば開始アドレスが(1,0,1)、即ちアドレス５の場合を考
える。読み出し開始の最初のセンスでアドレス5,6,7,0
（B1,C1,D1,A0）のセルを選択、同時センスする。それ
らのデータを出力する間に、次の４アドレスのセルをセ
ンスするわけであるが、本来5,6,7,8(B1,C1,D1,A2)の４
つのデータを出力しなければならないのに、アドレス８
(A2)のセルは選択されていない。これを選択するにはCG
1のゲートを切り換えなければならないからである。
【００５５】したがって、アドレス７のセルデータを出
力後は、図１５に示す出力マルチプレクス制御回路にお
けるカウントアップを止める必要がある。このため、図
１５に出力マルチプレクス制御回路では、４クロックカ
ウント前に、出力データ選択のアドレスが(OUT_1,OUT_
0)が(1,1)になると、カウントアップを中断するように
制御する。
【００５６】図１６は、循環的でない連続アクセス動作
（パイプライン読み出し）を示す動作タイミング図であ
る。
【００５７】図１６に示すように、循環的でない連続ア
クセスでは、始めの８アドレスを読み出す間に、下位の
開始アドレスが0以外ならば、最大3クロックのウエイト
が入るがあとはロウアドレスが切り替わるまで遅延なく
連続して読み出すことが可能である。
【００５８】もちろん、CG1のカラムゲート制御もCG2の
ように独立に制御すれば、カラムの切り換わりに対して
は、遅延なく連続シリアルアクセスが可能である。しか
し、CG1はビット線と同数のカラムゲートが存在し、そ
れぞれ独立に制御するには面積的なペナルティが大き
い。カラムゲートの独立制御はツリーの上位でおこなう
のが好ましい。
【００５９】（第４実施形態）第４実施形態は、この発
明に、リダンダンシ技術を適用した場合の例である。
【００６０】半導体記憶装置では、加工不具合などによ
って発生する不良メモリセルをスペアのカラム（ビット
線）に置き換えることで製品不良となるのを防いでい
る。読み出し時、同時にスペアカラムのセルデータも読
み出し、アクセスされているアドレス中に置き換えすべ
きカラムが含まれているかどうかでセンスアンプ出力を
切り換えるリダンダンシ方式について説明する。
【００６１】図１７はこの発明の第４実施形態に係るＮ
ＯＲ型フラッシュメモリの一例を示す回路図であり、冗
長カラム（スペアカラム）を備えたメモリセルアレイに
対して、シリアルアクセスを実現する構成である。
【００６２】図１７に示すように、第４実施形態では、
図１の構成に加え、冗長カラム用Ｓ/Ａ４RDと、冗長カ
ラム用データラッチ７RDとを設け、センス時は、本体セ
ルと同時に冗長セル（スペアセル）をセンスする。そし
て、データ出力時に、入力アドレスと不良アドレス情報
に応じたFuseデータとを比較し、ヒット（一致）したと
きには、冗長カラム用Ｓ/Ａ４RDでセンスされ、冗長カ
ラム用データラッチ７RDにラッチされたデータを、出力
マルチプレクサ９’により、不良アドレスに応じたデー
タがラッチされているデータラッチ７に代えて、冗長カ
ラム用データラッチ７RDを選択するようにする。本明細
書では、このような出力マルチプレクサ９’を置換機能
付マルチプレクサと呼ぶ。冗長カラムは、毎アドレスア
クセスされ、データ出力段階でセンスアンプ出力をマル
チプレクスすることで、スペア置き換えを判定する時間
を見掛け上、無くすことができる。
【００６３】冗長カラムのカラムゲートは、本体と同じ
信号で制御するか、常に開く。図１７ではセル近接側の
CG1は本体と同じ信号を用い、CG2_RDは常に“HIGH”に
制御している。
【００６４】データ出力時のマルチプレクスでの冗長カ
ラムデータとの置き換えについて図１８を参照して説明
する。
【００６５】内部アドレス(COL_2、COL_3より上位アド
レス)の入力を受けて、Fuseのデータが決まる。図１
７、図１８に示す信号HITRDは置き換えが必要かどうか
の判定信号、RDCOL_0, RDCOL_1は置き換えの下位アドレ
ス、RDIO_0,RDIO_1,RDIO_2,RDIO_3は置き換えのＩ/Ｏを
あらわす。この場合データ幅は１６Ｉ/Ｏである。
【００６６】内部アドレスによる４アドレスセルの選
択、センスと同時にFuseデータを読みこみ、図１８のカ
ラムＲ/Ｄ置き換え制御回路１０にラッチする。この時
点で、置き換えの必要なアドレスとＩ/Ｏは決まるので
データ出力前に、不良データ出力をdisableにしてお
く。シリアルアクセスで置き換えアドレスにヒットした
ところで、Ｒ/Ｄデータの伝送ゲートを開き出力する。
【００６７】Fuseデータの読み込みは、４アドレスセル
の同時センス中に終了すればよい。一般的にメモリセル
のセンス時間の方が長いので、Fuseの読み込み時間はア
クセスには影響しない。
【００６８】（第５実施形態）第５実施形態は、この発
明に、リダンダンシ技術を適用した場合の第２例であ
る。
【００６９】図１９は、この発明の第５実施形態に係る
ＮＯＲ型フラッシュメモリの一例を示す回路図である。
【００７０】上記第４実施形態では、冗長カラムに接続
されたセンスアンプ４RDもデータラッチ７RDを持ち、デ
ータ出力時のマルチプレクスの際に、データ置き換えを
行う。
【００７１】しかし、冗長セルデータとの置き換えは、
データラッチ７にデータ保持する時点で置き換えること
も可能である。その場合の構成を図１９に示す。
【００７２】冗長カラムに接続されたセンスアンプ４RD
の出力は、全てのデータラッチ７’に接続され、データ
ラッチ７’は、Fuseで指定された不良カラムアドレスに
対応したカラムのセンスアンプ４の出力を置き換えて、
データをラッチする。本明細書では、このようなデータ
ラッチ７’を置換機能付データラッチと呼ぶ。置換機能
付データラッチ７’と出力マルチプレクサ９の具体的な
構成は、図２０のようになる。
【００７３】図２０に示す例によれば、不良セルデータ
は、センスおよびデータラッチが終了した時点で、既に
冗長セルデータに置き換わっている。このため、第４実
施形態の図１８に示した例に比較して、Fuseデータ(不
良アドレス、Ｉ/Ｏデータ)を、カラムＲ/Ｄ置き換え制
御回路１０内にラッチしておく必要はない、という利点
を得ることができる。
【００７４】（第６実施形態）第６実施形態は、この発
明をデータ読み出しとデータ書き込み又はデータ消去と
をデュアルに行う技術に適用した例である。
【００７５】図２１は、この発明の第６実施形態に係る
ＮＯＲ型フラッシュメモリの一例を示す回路図である。
【００７６】フラッシュメモリではセルへのデータ書き
こみ、消去とそのベリファイ動作をチップ内部で自動制
御することができる場合がある。書きこみは数msec、消
去は数百msec〜数秒の時間がかかり、通常自動動作実行
中のチップはBusy状態で読み出しアクセスはできなくな
る。自動動作実行中も書きこみ／消去をしているブロッ
ク以外のセルへの読み出しをできるようにした機能（Re
ad While Write：RWW機能）を持たせることが、図２１
のようにCG2のカラムゲートを２つ並列に設けて実現す
ることが可能である。
【００７７】RCG2ゲートはビット線と読み出し用のセン
スアンプとをつなぐスイッチであり、第１実施形態と同
じ機能を果たす。このRCG2と並列にビット線に接続され
たACG2は自動動作の際の書きこみ／消去ベリファイをお
こなうセンスアンプを接続するスイッチの役割をしてい
る。
【００７８】図２１のうち、メモリセルアレイ１、ロウ
デコーダ２、カラムゲート３、カラムゲート駆動回路
５、６、６’はチップ中に複数セット存在する。これら
を共用するセル間についてRWW機能を持たせることはで
きない。ワード線、ビット線および、それらのドライバ
回路を共用しないセル間（バンク間）についてのみRWW
機能は実現できる。ただし、アドレス制御回路８、セン
スアンプ４、データラッチ７、出力マルチプレクサ９
は、図中のものを共用して使うことができる。
【００７９】RWW機能のために、アドレス制御回路８、
及びセンスアンプ４は、Auto用とRead用の２セット存在
する。Read用アドレス制御回路は、読み出しのためのア
ドレス、クロックを制御する。
【００８０】一方、Auto用アドレス制御回路はコマンド
等でチップ外部から書き込み、ないしは消去指定された
アドレスを自動動作が終了するまでラッチしておく。
【００８１】ロウデコーダ２、カラムゲート駆動回路
５、６、６’に入力されるアドレスは対象のメモリセル
アレイ１がAuto中かRead中かによってアドレスセレクタ
１１で対応するアドレスで指定されるアドレスが入力さ
れる。カラムゲート駆動回路６、６’はアドレスがAuto
用のとき、Auto用センスアンプ４’に接続するべくカラ
ムゲート駆動回路６’のみ活性化され、RCG2のカラムゲ
ートはすべて閉じた状態になる。これはReadのときは全
く逆の動作である。
【００８２】本実施形態では、センスアンプを、Read用
センスアンプ４とAuto用センスアンプ４’とにわけるこ
とで、Read用センスアンプ４は“４×データ幅分”、Au
to用センスアンプ４’は“１×データ幅分”設けてい
る。
【００８３】もし、センスアンプ４を、読み出し、ベリ
ファイで共用してRWW機能を実現しようとすると、RWWの
単位(バンク)毎に４アドレス分、データ幅が１６なら４
×１６＝６４個＋Ｒ/Ｄ分のセンスアンプが必要にな
る。例えば２バンク構成なら、１２８個のセンスアンプ
が必要である。
【００８４】これに対し、センスアンプ４を読み出し用
とベリファイ用に役割分化させればベリファイ用のセン
スアンプの数を減らして、例えば１ワード分１６個にす
ることができる。本例では、読み出し用をセンスアンプ
４とし、ベリファイ用をセンスアンプ４’としている。
【００８５】また、ホットエレクトロン書き込みのため
の書き込み負荷トランジスタは、ベリファイ用のセンス
アンプ４’の方だけにつなぐようにすれば、読み出しの
際のビット線の負荷容量を低減し、センス時間を短縮す
る効果もある。
【００８６】また、読み出し用のセンスアンプ４と、ベ
リファイ用のセンスアンプ４’とは、デコーダを互いに
共有しない、少なくとも２つのメモリセルアレイで共有
することもできる。このようにした具体例を、図２２に
示す。
【００８７】図２２に示すように、読み出し用センスア
ンプ（READ S/A)４は、メモリセルアレイ（MEMORY CELL
ARRAY A）１Ａと、メモリセルアレイ（MEMORY CELL AR
RAYB）１Ｂとで共有され、ベリファイ用センスアンプ
（VERY. S/A）４’も同様に、メモリセルアレイ１Ａ
と、メモリセルアレイ１Ｂとで共有されている。
【００８８】メモリセルアレイ１Ａのロウはロウデコー
ダ（Row DEC. A）２Ａにより選択され、メモリセルアレ
イ１Ｂのロウは、ロウデコーダ（Row DEC. B）２Ｂによ
り選択される。同じくメモリセルアレイ１Ａのカラム
は、カラムゲート（Col. GATEA）３Ａ、及びカラムゲー
ト駆動回路（Col. GATE DRV. A）５Ａ、６Ａ、６’Ａに
より選択され、メモリセルアレイ１Ｂのカラムは、カラ
ムゲート（Col. GATEB）３Ｂ、及びカラムゲート駆動回
路（Col. GATE DRV. B）５Ｂ、６Ｂ、６’Ｂにより選択
される。このようにメモリセルアレイ１Ａと１Ｂとで
は、デコーダを互いに共有しない。
【００８９】図２２に示す例では、読み出し用のセンス
アンプ４と、ベリファイ用のセンスアンプ４’を、メモ
リセルアレイ１Ａと１Ｂとで互いに共有するので、チッ
プ面積の増大を抑制できる。
【００９０】（第７実施形態）同期読み出し動作におい
ては、データは外部クロックに同期して出力しなくては
ならない。読み出し動作時には選択メモリセルへのワー
ド線、ビット線バイアス、センスアンプイネーブル、セ
ンス出力ラッチなどのタイミングが必要で、これらのタ
イミングを外部クロックから作ることも可能である。
【００９１】しかし、外部クロック周波数はチップが実
装されるシステムによってまちまちで一定ではない。周
波数の上限はパイプライン動作で遅延なく連続的に出力
することのできる値で決まるが、下限は原則なしで周波
数領域を広げるべきである。遅い周期の読み出しの際、
外部クロックでタイミングを作るとセルに無駄に長時間
バイアスされるなど信頼性上好ましくない問題も発生す
る。
【００９２】そこで、センスアンプ出力のラッチとラッ
チデータの出力、および次のアドレスへのアクセススタ
ートのタイミングのみ、外部クロックに同期させる。セ
ンス線とリファレンス線のイコライズやプリチャージ、
センスアンプイネーブルなどの内部タイミングは、従来
どおりの内部遅延でタイミングを生成することを考え
る。こうすることでセルへのバイアスやセンスタイミン
グは外部クロックの周波数に依存することがなく、また
従来の非同期動作とも整合がとりやすくなる。
【００９３】この発明の第７実施形態に係るセンスアン
プ４、データラッチ７、出力マルチプレクサ９、データ
出力までのパスを開閉するインバータ列回路を、図２３
に示す。
【００９４】図２３に示すように、センスアンプ４の出
力SAOUTは、信号SALATBが“HIGH”になったときにデー
タラッチ１７に転送、ラッチされる。ラッチデータはSE
LDATA=“HIGH”のタイミングで、下位のカラムアドレス
(COL_0、COL_1)を受けて複数のデータからひとつを選ん
でDATABUSに出力、これがラッチａにラッチされる(出力
マルチプレクス１９の機能)。
【００９５】同期シリアルアクセスの場合は、次に来る
べきデータがわかっているので、あるデータをチップ外
に出力している間に、次のデータをラッチａまでもって
きておく。CLKPADのタイミングに合わせてLATB信号をた
て即座に新しいデータを出力することができる。
【００９６】各信号のタイミングを示すタイミングを図
２４に示す。
【００９７】CEBPAD=“LOW”となって、最初のCLKPADの
立ち上がりで入力アドレスをラッチする場合を考える。
信号INITIALは、読み出し回路の初期化信号で、センス
アンプにつながるセンス線の放電や差動増幅器の定電流
源の動作開始などに使われ、非同期のATD(Address Tran
sition Detect)信号と対応付けることのできる信号であ
る。セルへのアクセス、センスは非同期の内部遅延回路
を用いる。信号PREでビット線がプリチャージされ、信
号SENSEが“HIGH”になるとセンスを開始する。
【００９８】センスアンプ出力SAOUTをデータラッチ１
７に転送、マルチプレクサ１９で出力を選択する動作
は、CLKPADから入力されるクロック信号に同期して行
う。それらの信号がSALATB、SELDATA、LATBである。最
初のアクセス時はSALATB=“HIGH”でセンスアンプ出力S
AOUTはそのままデータラッチ１７に転送される。そして
CEBPAD=“LOW”となってから、ある決まったクロック回
数後、SALATB=Lに遷移し、4アドレス分のデータを確定
する。この決まったクロック数が最初のアクセスのLATE
NCYとなり、内部の読み出し速度とクロック周波数によ
って最小LATENCYクロック数は変わる。
【００９９】以後、SALATBは４クロック毎に転送ゲート
を開き、新しい４アドレス分のSAOUTをとりこむ。SALAT
Bはそのままパイプライン動作のアドレスインクリメン
ト信号の役割を果たす。SALATBの立ち下がりでCOL_2よ
り上位のアドレスがカウントアップされ、次の４アドレ
ス分の読み出しがスタートする。SALATB=Lとなって最初
のクロックの立ちあがりまでINITIAL信号が“HIGH”と
なり以下、最初のアクセスと同様PRE、SENの内部遅延に
よるタイミングが生成される。
【０１００】４アドレスデータの１つを選択(SELDATA)
し、出力バッファからＩ/Ｏパッドに出力する(LATB)動
作は、毎クロックおこなわれる。SELDATAのタイミング
でDATABUSに転送されたデータは、まず、図２３のラッ
チａにラッチされる。そしてLATB=“HIGH”でそのデー
タが実際に出力バッファに転送され、LATB=“LOW”で転
送ゲートが閉じた後にSELDATA=“HIGH”となって次のデ
ータをラッチａに出力する。
【０１０１】（第８実施形態）図２４に示した第７実施
形態のタイミングでは、データラッチ１７から出力デー
タを選択する出力マルチプレクスのタイミング(SELDAT
A)が同期動作の基本クロックである。クロックパッドか
らの入力クロックの立上り、立下りの両方のタイミング
を使用して制御している。ＣＭＯＳゲートロジックで
は、ロジックの立ち上がりはｐＭＯＳ、立下りはｎＭＯ
Ｓの駆動能力に依存するため、プロセス条件などでトラ
ンジスタの駆動能力のバランスが崩れると立ち上がり遅
延と立下り遅延にも違いが生じる。このような場合、図
２４に示したタイミングでは、基本クロックの周波数を
あげたときに各制御信号の相関、前後関係を保つのが困
難になる。
【０１０２】これに対し、第８実施形態では、図２５に
示すように、LATBを同期動作の基本クロックとした場合
の制御タイミングである。この場合は、始めのアドレス
ラッチタイミング以外はクロック入力の立ち下がりエッ
ジのみを使用しており、純粋にクロック周波数のみに依
存した制御になっている。
【０１０３】以上、第１〜第８実施形態により説明した
この発明によれば、同一ワード線上のメモリセルをカラ
ムゲートの切り替えだけで順次選択してパイプライン読
み出しを実現することにより、デコーダ回路が分離され
ていた従来に比べ、チップ面積の縮小が可能となり、か
つ読み出し消費電力を低減することが可能である。
【０１０４】また、複数アドレスの同時センスにおいて
アドレス毎にカラムゲート信号を個別に駆動することで
センスアンプ個数の２倍のアドレス順出力を遅延なく出
力することが可能である。
【０１０５】また、この発明は、上記第１〜第８実施形
態それぞれに限定されるものではなく、その実施にあた
っては、発明の要旨を逸脱しない範囲で種々に変形する
ことが可能である。
【０１０６】また、上記各実施形態は、単独、または適
宜組み合わせて実施することも勿論可能である。
【０１０７】さらに、上記各実施形態には種々の段階の
発明が含まれており、各実施形態において開示した複数
の構成要件の適宜な組み合わせにより、種々の段階の発
明を抽出することも可能である。
【０１０８】
【発明の効果】以上説明したように、この発明によれ
ば、“パイプライン読み出し”と同等の高速データ読み
出しを可能としつつ、かつそのチップ面積を縮小するこ
とが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係るＮＯＲ型
フラッシュメモリの一例を示す回路図。
【図２】図２は循環的なインターリーブアクセスのアク
セス順序を示す図。
【図３】図３は循環的な連続アクセスのアクセス順序を
示す図。
【図４】図４はカラムゲート駆動回路６の一例を示す回
路図。
【図５】図５は信号INTERLEAVE＝“LOW”のときの真理
値を示す図。
【図６】図６は循環的なインターリーブアクセス動作
（パイプライン読み出し）を示す動作タイミング図。
【図７】図７は循環的なシリアルアクセスに対応するア
ドレス制御回路の一例を示す回路図。
【図８】図８は循環的なインターリーブアクセスに対応
する出力マルチプレクス制御回路の一例を示す回路図。
【図９】図９は循環的な連続アクセスに対応する出力マ
ルチプレクス制御回路の一例を示す回路図。
【図１０】図１０は循環的な連続アクセスで同時選択さ
れる組み合わせを示す図。
【図１１】図１１は循環的な連続アクセス動作（パイプ
ライン読み出し）を示す動作タイミング図。
【図１２】図１２はこの発明の第３実施形態に係るＮＯ
Ｒ型フラッシュメモリの一例を示す回路図。
【図１３】図１３は循環的でない連続アクセスのアクセ
ス順序を示す図。
【図１４】図１４Ａは循環的でないシリアルアクセスに
対応するアドレス制御回路の一例を示す図、図１４Ｂは
図１４Ａに示す回路ブロック１００の一回路例を示す回
路図。
【図１５】図１５は循環的でない連続アクセスに対応す
る出力マルチプレクス制御回路の一例を示す回路図。
【図１６】図１６は循環的でない連続アクセス動作（パ
イプライン読み出し）を示す動作タイミング図。
【図１７】図１７はこの発明の第４実施形態に係るＮＯ
Ｒ型フラッシュメモリの一例を示す回路図。
【図１８】図１８は置換機能付出力マルチプレクサの一
例を示す回路図。
【図１９】図１９はこの発明の第５実施形態に係るＮＯ
Ｒ型フラッシュメモリの一例を示す回路図。
【図２０】図２０は置換機能付データラッチの一例を示
す回路図。
【図２１】図２１はこの発明の第６実施形態に係るＮＯ
Ｒ型フラッシュメモリの一例を示す回路図。
【図２２】図２２はこの発明の第６実施形態の一変形例
を示すブロック図。
【図２３】図２３はこの発明の第７実施形態に係るＮＯ
Ｒ型フラッシュメモリのデータ読み出し系回路の一例を
示す回路図。
【図２４】図２４は第７実施形態に係るデータ出力タイ
ミングを示す動作タイミング図。
【図２５】図２５は第８実施形態に係るデータ出力タイ
ミングを示す動作タイミング図。
【符号の説明】
１…メモリセルアレイ、 ２…ロウデコーダ、 ３…伝送ゲート（カラムゲート）、 ４…センスアンプ、 ４’…センスアンプ（ベリファイ用） ５…カラムゲート駆動回路、 ６…カラムゲート駆動回路、 ６’…カラムゲート駆動回路（ベリファイ用） ７…データラッチ、 ８…アドレス制御回路、 ９…出力マルチプレクサ、 １０…カラムＲ/Ｄ置き換え制御回路、 １１…アドレスセレクタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３９Ａ (72)発明者 丹沢 徹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 渥美 滋 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD01 AD02 AD05 AD13 AD15 AE05 5L106 AA10 CC17 GG03

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイと、 前記メモリセルアレイのロウを選択するロウデコーダ
    と、 複数アドレスに応じた前記メモリセルアレイからの複数
    データを同時にセンスするセンスアンプと、 前記メモリセルアレイのカラムを選択し、選択したカラ
    ムを前記センスアンプに電気的に接続する２段以上直列
    接続されたカラムゲート及びこのカラムゲートを選択し
    て駆動するカラムゲート駆動回路と、 前記センスアンプでセンスされた複数データをラッチす
    るデータラッチと、 前記データラッチにラッチされた複数データから、所定
    の１アドレスに応じたデータを順次選択して出力部に伝
    達するマルチプレクサと、 前記マルチプレクサが前記所定の１アドレスに応じたデ
    ータを順次選択している間に、前記複数アドレスの次に
    選択される複数アドレスで指定されるカラムを前記２段
    以上直列に接続されたカラムゲートのうちの少なくとも
    １段を駆動する駆動信号を反転させて選択し、前記次に
    選択される複数アドレスに応じた複数データを前記セン
    スアンプで同時にセンスするようにパイプライン読み出
    し制御するアドレス制御回路とを具備することを特徴と
    する半導体記憶装置。
  2. 【請求項２】 前記パイプライン読み出しの際に反転さ
    れる駆動信号を、前記センスアンプに電気的に接続され
    るカラム毎に個別に前記カラムゲート駆動回路で制御で
    きるように分離し、 前記センスアンプで同時にセンスされる複数アドレスの
    カラムの組み合わせを可変にしたことを特徴とする請求
    項１に記載の半導体記憶装置。
  3. 【請求項３】 外部クロックに同期してアドレス順にデ
    ータを順次出力する機能を備え、 始めに外部入力されたアドレスのデータから出力を開始
    し、 センスアンプ個数の２倍に相当するアドレスのデータを
    周期的に出力する請求項２に記載の半導体記憶装置。
  4. 【請求項４】 外部クロックに同期してアドレス順にデ
    ータを順次出力する機能を備え、 始めに外部入力されたアドレスのデータから出力を開始
    し、 ２度目にセンスしたデータを出力するとき以外は、ロウ
    アドレスが切り替わるまで、クロックに同期してアドレ
    ス順にデータを順次出力することが可能な請求項２に記
    載の半導体記憶装置。
  5. 【請求項５】 前記メモリセルアレイは、本体カラム
    と、この本体カラムとロウを共有する冗長カラムとを含
    み、この冗長カラムからのデータをセンスする冗長セン
    スアンプと、この冗長センスアンプでセンスされたデー
    タをラッチする冗長データラッチとを、さらに具備し、 前記マルチプレクサは、不良アドレスがアクセスされた
    際、この不良アドレスに応じたデータがラッチされるデ
    ータラッチに代えて、前記冗長データラッチを選択し、
    この冗長データラッチにラッチされたデータを選択して
    前記出力部に伝達することを特徴とする請求項１に記載
    の半導体記憶装置。
  6. 【請求項６】 前記メモリセルアレイは、本体カラム、
    及びこの本体カラムとロウを共有する冗長カラムを含
    み、この冗長カラムからのデータをセンスする冗長セン
    スアンプを、さらに具備し、 前記データラッチは、不良アドレスがアクセスされた
    際、この不良アドレスに応じたデータがセンスされるセ
    ンスアンプに代えて、前記冗長センスアンプでセンスさ
    れたデータをラッチすることを特徴とする請求項１に記
    載の半導体記憶装置。
  7. 【請求項７】 メモリセルアレイと、 前記メモリセルアレイのロウを選択するロウデコーダ
    と、 ｎビットのアドレスに応じた２n個のデータを同時にセ
    ンスする２n個のセンスアンプと、 前記メモリセルアレイのカラムを選択し、選択したカラ
    ムを前記センスアンプに電気的に接続する２段以上直列
    接続されたカラムゲート及びこのカラムゲートを選択し
    て駆動するカラムゲート駆動回路と、 前記センスアンプでセンスされた２n個のデータをラッ
    チする２n個のデータラッチと、 前記データラッチにラッチされた２n個のデータから、
    所定の１アドレスに応じたデータをクロックに同期して
    順次選択して出力部に伝達するマルチプレクサとを具備
    し、 前記ｎビットのアドレス信号を前記カラムゲートの開閉
    制御に使用し、２n+1アドレス分の循環的な連続シリア
    ルアクセスをその開始アドレスによらず遅延なしに実現
    することを特徴とする半導体記憶装置。
  8. 【請求項８】 前記出力部に電気的に接続される出力デ
    ータラッチを、さらに具備し、 前記出力データラッチは、前記マルチプレクサから伝達
    される前記所定の１アドレスに応じたデータを１クロッ
    ク毎にラッチして順次出力し、 前記マルチプレクサは、前記出力データラッチがデータ
    をラッチした後、前記所定の１アドレスの次の１アドレ
    スに応じたデータを選択して伝達し、 前記データラッチは、前記センスアンプでセンスされた
    ２n個のデータを２nクロック毎にラッチしてそのラッチ
    データを更新することを特徴とする請求項７に記載の半
    導体記憶装置。
  9. 【請求項９】 メモリセルアレイと、 前記メモリセルアレイのロウを選択するロウデコーダ
    と、 ｎビットのアドレスに応じた２n個のデータを同時にセ
    ンスする２n個のセンスアンプと、 前記メモリセルアレイのカラムを選択し、選択したカラ
    ムを前記センスアンプに電気的に接続する２段以上直列
    接続されたカラムゲート及びこのカラムゲートを選択し
    て駆動するカラムゲート駆動回路と、 前記センスアンプでセンスされた２n個のデータをラッ
    チする２n個のデータラッチと、 前記データラッチにラッチされた２n個のデータから、
    所定の１アドレスに応じたデータをクロックに同期して
    順次選択して出力部に伝達するマルチプレクサとを具備
    し、 前記ｎビットのアドレス信号を前記カラムゲートの開閉
    制御に使用し、２n+1アドレス分のメモリセルから任意
    の２nアドレス分のメモリセルを選択して前記センスア
    ンプで同時にセンスすることを特徴とする半導体記憶装
    置。
  10. 【請求項１０】 不揮発性のメモリセルが配置された第
    １のメモリセルアレイと、 前記第１のメモリセルアレイのロウを選択する第１のロ
    ウデコーダと、 複数アドレスに応じた前記第１のメモリセルアレイから
    の複数データを同時にセンスする読み出し用センスアン
    プと、 前記第１のメモリセルアレイのカラムを選択し、選択し
    たカラムを前記読み出し用センスアンプに電気的に接続
    する２段以上直列接続された第１の読み出し用カラムゲ
    ート及びこの第１の読み出し用カラムゲートを選択して
    駆動する第１の読み出し用カラムゲート駆動回路と、 前記読み出し用センスアンプでセンスされた複数データ
    をラッチするデータラッチと、 前記データラッチにラッチされた複数データから、所定
    の１アドレスに応じたデータを順次選択して出力部に伝
    達するマルチプレクサと、 少なくとも１つのアドレスに応じた前記第１のメモリセ
    ルアレイからの少なくとも１つのデータをセンスするベ
    リファイ用センスアンプと、 前記第１のメモリセルアレイのカラムを選択し、選択し
    たカラムを前記ベリファイ用センスアンプに電気的に接
    続する、前記第１の読み出し用カラムゲートに並列接続
    された第１のベリファイ用カラムゲート及びこの第１の
    ベリファイ用カラムゲートを選択して駆動する第１のベ
    リファイ用カラムゲート駆動回路とを具備し、 前記選択したカラムを、前記読み出し用センスアンプ、
    及び前記ベリファイ用センスアンプのどちらに電気的に
    接続するか、前記第１の読み出し用カラムゲート、及び
    これに並列接続された第２のベリファイ用カラムゲート
    を制御して選択することを特徴とする半導体記憶装置。
  11. 【請求項１１】 不揮発性のメモリセルが配置された第
    ２のメモリセルアレイと、 前記第２のメモリセルアレイのロウを選択する第２のロ
    ウデコーダと、 前記第２のメモリセルアレイのカラムを選択し、選択し
    たカラムを前記データ読み出し用センスアンプに電気的
    に接続する２段以上直列接続された第２の読み出し用カ
    ラムゲート及びこの第２の読み出し用カラムゲートを選
    択して駆動する第２の読み出し用カラムゲート駆動回路
    と、 前記第２のメモリセルアレイのカラムを選択し、選択し
    たカラムを前記ベリファイ用センスアンプに電気的に接
    続する、前記第２の読み出し用カラムゲートに並列接続
    された第２のベリファイ用カラムゲート及びこの第２の
    ベリファイ用カラムゲートを選択して駆動する第２のベ
    リファイ用カラムゲート駆動回路とを、さらに具備し、 前記第１、第２のメモリセルアレイのいずれか一方に対
    してデータ書き込み／データ消去を実行している間、他
    方に対してデータ読み出しを実行する機能を備えるとと
    もに、前記読み出し用センスアンプ、前記データラッ
    チ、前記マルチプレクサ、及び前記ベリファイ用センス
    アンプをそれぞれ、前記第１、第２のメモリセルアレイ
    で共有し、 前記第１、第２のメモリセルアレイを、前記読み出し用
    センスアンプ、及び前記ベリファイ用センスアンプのど
    ちらに電気的に接続するかは、前記第１の読み出し用カ
    ラムゲート、これに並列接続された第１のベリファイ用
    カラムゲート、前記第２の読み出し用カラムゲート、こ
    れに並列接続された第２のベリファイ用カラムゲートを
    制御して選択することを特徴とする請求項１０に記載の
    半導体記憶装置。
  12. 【請求項１２】 前記ベリファイ用センスアンプは、前
    記読み出し用センスアンプよりも数が少ないことを特徴
    とする請求項１０及び請求項１１いずれかに記載の半導
    体記憶装置。
  13. 【請求項１３】 複数アドレスのメモリセルを同時に選
    択、センスし、データをラッチしておいて、その保持し
    たデータを外部クロックに同期して順次出力している間
    に、次の複数アドレスのメモリセルを選択、センスする
    パイプライン読み出し機能を備え、 センスアンプ出力のラッチ、センスアンプ出力ラッチ後
    の次の複数アドレスの選択、複数アドレスデータから所
    定の1アドレスを選択し出力するタイミングは外部クロ
    ックに同期して生成された信号を用い、 それ以外の読み出しタイミングは外部クロック周波数と
    は無関係の内部遅延を用いて読み出しを制御することを
    特徴とする半導体記憶装置。
  14. 【請求項１４】 複数アドレスのメモリセルを同時に選
    択、センスし、データをラッチしておいて、保持したデ
    ータをクロックに同期して順次出力している間に次の複
    数アドレスのメモリセルを選択、センスするパイプライ
    ン読み出し機能を備え、 複数アドレスで指定されるセルを選択するアドレス制御
    回路と、センスアンプ出力データを保持する第１のデー
    タラッチおよびセンスアンプと前記第１のデータラッチ
    を接続する第１の伝送ゲートと、前記第１のデータラッ
    チのうち一部のデータを選択するマルチプレクサと、前
    記マルチプレクサによって選択された出力データをラッ
    チする第２のデータラッチおよびマルチプレクサと前記
    出力データラッチとを接続する第２の伝送ゲートとを備
    え、 第１の伝送ゲートを開閉してセンスアンプ出力を第１の
    データラッチに転送してから前記アドレス制御回路は内
    部アドレスを変化させて次のセルを選択し、 前記マルチプレクサは第２の伝送ゲートを開閉して第２
    のデータラッチに転送し、そのデータを出力している間
    に次の出力データを選択することを特徴とする半導体記
    憶装置。
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