JP4127054B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、マルチバンクの構成を有するDRAMに関し、特にセンスアンプバンク内にデータレジスタを持ち、レイト書き込み(Late Write)を行うDRAMからなる半導体記憶装置に関するものである。
【0002】
【従来の技術】
複数のメモリバンクを有するいわゆるマルチバンク構成のDRAMにおいて、リード(書き込み)・ライト(読み出し)の連続オペレーションを実行する際、ライトデータレイテンシとリードデータレイテンシが違うことから、リードからライトへ移行する際にデータバスのデータコンフリクトを避ける為、NOP(待機命令)命令を任意の数挿入する必要が生じる。
【0003】
図7は、従来のマルチバンクDRAMの一構成例を示すブロック図である。図示のように、マルチバンクDRAMは、アドレスラッチ回路100、ロウデコーダ110、メモリセルアレイ120、カラムデコーダ130、カラムセレクタ140、センスアンプ制御回路150、センスアンプ160、カラムアドレスレイテンシ制御回路170、MA,LIOMUX制御回路180、バンクアドレスデコーダ190、マルチフェースアレイタイミング発生回路200、コマンドデコーダ210及び入出力回路220を有している。
【0004】
また、図示のように、本例のマルチバンクDRAMには、例えば4つのメモリバンク、即ちバンクA、バンクB、バンクC及びバンクDが設けられている。各メモリバンクにおいて、ロウデコーダ110、メモリセルアレイ120、カラムデコーダ130、カラムセレクタ140、センスアンプ制御回路150及びセンスアンプ160がそれぞれ独立に設けられている。
【0005】
以下、本例のマルチバンクDRAMの各構成部分について簡単に説明する。
アドレスラッチ回路100は、外部から入力されるアドレスADRを保持して、保持されているアドレスADRをロウデコーダ110、カラムデコーダ130、カラムアドレスレイテンシ制御回路170及びバンクアドレスデコーダ190にそれぞれ出力する。
【0006】
各メモリバンクにおいて、ロウデコーダ110は、入力されるロウアドレスRADRに従って、当該ロウアドレスRADRによって指定されたワード線を選択して、それを活性化させる。
【0007】
メモリセルアレイ120は、複数のメモリセルが行列状に配置して構成されている。行列の各行にワード線が設けられ、各列にビット線が設けられている。メモリセルアレイに対してアクセスが行われるとき、ロウデコーダ110によってワード線が選択され、カラムセレクタ140によってビット線が選択される。
【0008】
カラムデコーダ130は、入力されるカラムアドレスCADRに従って、カラム選択信号を発生し、カラムセレクタ140に出力する。
【0009】
カラムセレクタ140は、メモリセルアレイの各列に対応する複数のカラム選択ゲートが設けられている。カラムデコーダ130によって出力されるカラム選択信号に応じて、カラムアドレスCADRによって指定されたカラムに対応するカラム選択ゲートが開き、選択カラムのビット線とそれに対応するセンスアンプが接続される。
【0010】
センスアンプ制御回路150は、カラムアドレスレイテンシ制御回路170、バンクアドレスデコーダ190及びマルチフェースアレイタイミング発生回路200からの制御信号に応じて、所定のタイミングでセンスアンプ160に駆動電圧を供給し、センスアンプの動作を制御する。
【0011】
センスアンプ160は、それに接続されているビット線対の電位差を増幅し、増幅されたビット線の電圧を保持する。読み出しのとき、センスアンプ160は、選択メモリセルの記憶データに応じてビット線対に生じた電位差を増幅し、増幅結果を外部に出力することで、選択メモリセルの記憶データを外部に読み出す。一方、書き込みのとき、センスアンプは書き込みデータに応じてビット線対の電圧をラッチする。当該ラッチされたビット線電圧に応じて、選択メモリセルのキャパシタに電荷が蓄積される。
【0012】
カラムアドレスレイテンシ制御回路170は、アドレスラッチ回路100から入力されるアドレスADRに応じて、カラムアクセスの待ち時間を制御するための制御信号を生成し、センスアンプ制御回路150及びMA,LIOMUX制御回路180に出力する。
【0013】
MA,LIOMUX制御回路180は、カラムアドレスレイテンシ制御回路170から制御されたメインアンプ1つに対し複数のWLIOから1組のWLIOを選択するカラムアドレス及びMA制御信号(WLIO書き込み及び読み出し制御信号)を受け取り、入出力回路220とデータレジスタ290、センスアンプ160との間のデータのやり取りを行う。
【0014】
バンクアドレスデコーダ190は、アドレスラッチ回路100から入力されるバンクアドレスBADRに応じて、複数のメモリバンクから何れか一つのメモリバンクを選択するためのメモリバンク選択信号を生成し、各メモリバンクのロウデコーダ110及びカラムデコーダ130に出力する。
【0015】
マルチフェースアレイタイミング発生回路200は、メモリアクセス時の動作タイミングを制御するための制御信号を発生し、ロウデコーダ110及びセンスアンプ制御回路150にそれぞれ出力する。
【0016】
コマンドデコーダ210は、外部から入力されるコマンドCMDをデコードし、それに応じて読み出しコマンドRCMD及び書き込みコマンドWCMDを生成し、バンクアドレスデコーダ190に出力する。
【0017】
入出力回路220は、書き込みのとき、外部から入力される書き込みデータDQを保持して、保持した書き込みデータをデータ線WGIOを介してMA,LIOMUX制御回路180に出力する。また、読み出しのとき、センスアンプ160によって選択メモリセルから読み出したデータがMA,LIOMUX制御回路180及びデータ線WGIOを介して入出力回路220に出力されるので、入出力回路220は、データ線WGIOからの読み出しデータを保持して外部に出力する。
【0018】
図8は、従来のマルチバンクDRAMにおいて、書き込み・読み出し・書き込み動作が同一のバンクに対して行うときのタイミングチャートを示している。以下、図8を参照しつつ、従来のマルチバンクDRAMの書き込み・読み出し・書き込み動作について説明する。
【0019】
図8に示すように、ここで、書き込みデータレイテンシ(待ち時間)は0、読み出しデータレイテンシは4、また、アドレス入力はロウ、カラムマルチプレクスなしとする。さらに、アレイサイクルタイムtRCを4クロック周期とする。図示のマルチバンクDRAMにおいて、同一のバンクに対してのメモリセルアクセスでは、一連のリフレシュ動作のインタラプトによるデータ破壊を防止するために、少なくとも同一のメモリバンクへのアクセスは、アレイサイクルタイムtRCを待って行うように制御される。
【0020】
図8のタイミングチャートに示すように、時間t0からクロック信号CLKの4周期の期間はバンクAに対しての書き込み動作期間であり(図中では符号Wで表記する)、時間t4からの4クロック周期は、同じくバンクAに対しての読み出し動作期間であり(図中では符号Rで表記する)、時間t8からの4クロック周期は、データ線におけるコンフリクトを防止するために挿入されたNOP期間(待機期間)であり(図中では符号Nで表記する)、そして、時間t13からの4クロック周期は、次の書き込み動作期間である。
【0021】
図8に示すように、書き込み動作期間中に、クロック周期ごとに書き込みアドレスA0,B0,C0とD0が入力される(図8(B))。また、アドレスと同時に書き込みデータdA0,dB0,dC0とdD0が順次入力される(同図(C))。
入力されるアドレスに応じて、複数のメモリバンクによって共有されている共有アドレスバスには、アドレスラッチ回路100によりラッチされたアドレスが転送される(同図(D))。
【0022】
そして、同図(E)に示すように、バンクアドレスによって選択されたメモリバンク、ここではバンクAが活性化され、入力される書き込みデータdA0が書き込み共通入出力回路(WGIO)及び書き込みデータ線WLIO/WLIOBを介して、バンクAにある選択メモリセルに書き込まれる。
また、同様に、同図(F)〜(H)に示すように、時間t1においてバンクB、時間t2においてバンクC、さらに時間t3においてバンクDにと順次書き込みデータが転送され、書き込みアドレスによってそれぞれのバンクにおいて指定したメモリセルに対して書き込みが行われる。
【0023】
読み出し動作において、書き込み動作とほぼ同様に、時間t4において、共通アドレスバスに読み出しアドレスA1が入力される。これに続き、クロック周期ごとに共通のアドレスバスに読み出しアドレスB1,C1そしてD1が入力される。
【0024】
時間t4において、バンクアドレスによって選択されたバンクAに読み出しアドレスA1が入力され、これに従ってバンクAにおいてアドレスA1によって指定されたメモリセルから記憶データが読み出され、センスアンプによって増幅されたのち、ビット線から読み出しデータ線RLIO,/RLIOに出力され、さらに入出力回路220を介して外部に出力される。
【0025】
続いて、時間t5から、クロック周期ごとにバンクB,CとDが順次選択され、各バンクにおいて入力された読み出しアドレスによって選択されたメモリセルから記憶データが読み出され、順次出力される。
【0026】
【特許文献1】
特開平3−273594号公報
【0027】
【発明が解決しようとする課題】
ところで、上述した従来のマルチバンクDRAMにおいて、書き込みレイテンシが0で、読み出しレイテンシが4であるため、読み出しに続き書き込みが行われる一連のメモリアクセス動作において、読み出しが開始してからクロック信号CLKの4周期分の待ち時間を経過した時点で読み出しデータがはじめて出力される。このため、読み出し動作に続き、書き込みが実行される場合、共通のデータバス上データのコンフリクトを避けるため、待機期間、即ち、クロックCLKの数周期分に対応するNOP命令を挿入する必要がある。
【0028】
読み出し動作期間と書き込み動作期間の間に待機期間が挿入されることにより、共通のデータバス上に有効なデータが存在しない状態が一定の頻度で出現する。即ち、データバス上に有効なデータが転送される時間が全動作期間に示す割合が低下してしまい、その結果、データバスの利用率が低下し、またはデータバスにおける有効なデータ転送レートが低下してしまうという不利益が生じる。
【0029】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、マルチバンクDRAMにおける共通のデータバスの利用率及びデータ転送レートを向上でき、かつ制御回路の規模を増大させることなく、データアクセスの高速化を実現できる半導体記憶装置を提供することにある。
【0030】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体記憶装置は、アドレスバスとデータバスを供給する複数のメモリバンクを有し、アドレスによって選択されたメモリバンクの選択メモリセルに対してメモリアクセスが行われる半導体記憶装置であって、各メモリバンクに、書き込みアドレスを保持するアドレスレジスタと、一対の書き込みデータを保持する2つのラッチ回路からなるデータレジスタと、上記アドレスレジスタによって保持されているアドレスと上記アドレスバスを介して入力されるアドレスとを比較し、両方が一致するときアドレス一致信号を出力するアドレス一致検出回路と、上記データレジスタの出力段に接続され、上記2つのラッチ回路からの出力信号レベルを検出し、当該信号レベルが互いに反転しているか否かに基づいて、データの有無を検出するデータ検出回路と、書き込みに続き読み出しが行われるとき、上記一致検出回路によって上記アドレスレジスタに保持されている書き込みアドレスと入力される読み出しアドレスとが一致することを示す上記アドレス一致信号を受け、上記データ検出回路によって上記データレジスタにデータが保持されていることを検出したとき、上記データレジスタのデータを上記読み出しアドレスによって指定されたメモリセルからの読み出しデータとして出力する制御回路と、を有する。
【0031】
また、本発明では、好適には、上記アドレスレジスタに保持されている書き込みアドレス及び上記アドレスバスから入力されるアドレスの何れかを書き込みまたは読み出しコマンドにより選択して、当該選択されたアドレスをロウデコーダ及びカラムデコーダに出力するアドレス選択回路を有する。
【0032】
また、本発明では、好適には、上記センスアンプの入力と上記データレジスタの出力に接続され、上記データ検出回路によって、上記データレジスタにデータが保持されていると検出したとき、上記データレジスタに保持されているデータを上記読み出しアドレスによって指定したメモリセルに対応するセンスアンプに出力し、上記データレジスタにデータが保持されていないと検出したとき、上記データレジスタから上記センスアンプへデータを転送することを停止するデータ転送ゲートをさらに有する。
【0033】
また、本発明では、好適には、書き込みのとき、上記データレジスタへの書き込み制御信号に応じて、書き込みデータ線から入力される書き込みデータを上記データレジスタに転送する書き込みゲートを有する。
【0034】
さらに、本発明では、好適には、上記各メモリバンクにおいて、メモリセルアレイにおいてツイストビット線が用いられる。
【0035】
本発明によれば、複数のメモリバンクをもつマルチバンク半導体記憶装置、例えば、マルチバンクDRAMにおいて、各メモリバンクに書き込みアドレスを保持するアドレスレジスタと書き込みデータを保持するデータレジスタが設けられ、また、アドレスレジスタに保持されているアドレスと今回入力されるアドレスが一致するかを検出するアドレス一致検出回路が設けられ、同一メモリバンクの同一のアドレスに対して書き込みに続いて読み出しが行われる場合、読み出しアドレスによって指定されたメモリセルからの読み出しをせずに、データレジスタの保持データを読み出しデータとして出力するので、連続するリード、ライトメモリアクセスにおいてもNOPを挿入することなく連続アクセスが可能となる。
【0036】
【発明の実施の形態】
図1は本発明に係る半導体記憶装置、即ち、DRAMの一実施形態を示す構成図である。
図示のように、本実施形態のDRAMは、複数のメモリバンクを有する、いわゆるマルチバンクのDRAMである。複数のメモリバンクによって、アドレスバス及びデータバス(データ線)が共有されている。
【0037】
各メモリバンクには、図1に示すように、ロウデコーダ110、メモリセルアレイ120、カラムデコーダ130、カラムセレクタ140、センスアンプ160、書き込みアドレスレジスタ250、アドレス選択回路260、アドレス一致検出回路270、センスアンプ及びデータレジスタ制御回路280、及びデータレジスタ290を有している。
【0038】
また、メモリバンクによって共有されている部分として、アドレスラッチ回路100、カラムアドレスレイテンシ制御回路170、MA,LIOMUX制御回路180、マルチフェースアレイタイミング発生回路200、コマンドデコーダ210及び入出力回路220、及びバンクアドレス及び書き込み/読み出しデコーダ230を有している。
【0039】
以下、本実施形態のDRAMの各構成部分について説明する。
アドレスラッチ回路100は、外部から入力されるアドレスADRを保持して、保持されているアドレスADRを各メモリバンクの書き込みアドレスレジスタ250、アドレス選択回路260、アドレス一致検出回路270、カラムアドレスレイテンシ制御回路170、及びバンクアドレス及び書き込み/読み出しデコーダ230にそれぞれ出力する。
【0040】
各メモリバンクにおいて、書き込みアドレスレジスタ250は、アドレスラッチ回路100から入力される書き込みアドレスWADRを保持して、保持した書き込みアドレスWADRをアドレスラッチ回路100から入力されるアドレスADRとともにアドレス選択回路260に出力する。
【0041】
アドレス選択回路260は、各メモリバンク共有のバンクアドレス及び書き込み/読み出しデコーダ230からのイネーブル信号、例えば、図1に示すように、書き込みバンクイネーブル信号WBEまたは読み出しバンクイネーブル信号RBEによって活性化される。そして、動作時に書き込みアドレスレジスタから入力される書き込みアドレスWADRまたはアドレスラッチ回路100から入力されるアドレスADRの何れかを選択して、選択したアドレスに含まれているロウアドレスRADRをロウデコーダ110に、そして、カラムアドレスCADRをカラムデコーダ130にそれぞれ出力する。
【0042】
アドレス一致検出回路270は、書き込みアドレスレジスタ250から入力される書き込みアドレスWADRまたはアドレスラッチ回路100から入力されるアドレスADRが一致する否かを検出し、一致した場合それを示す一致信号MTHを発生し、センスアンプ及びデータレジスタ制御回路280に出力する。
【0043】
ロウデコーダ110は、アドレス選択回路260から入力されるロウアドレスRADRに従って、当該ロウアドレスRADRによって指定されたワード線を選択して、それを活性化させる。
【0044】
メモリセルアレイ120は、複数のメモリセルが行列状に配置して構成されている。行列の各行にワード線が設けられ、各列にビット線が設けられている。メモリセルアレイに対してアクセスが行われるとき、ロウデコーダ110によってワード線が選択され、カラムセレクタ140によってビット線が選択される。
【0045】
メモリセルは、例えば、トランジスタとキャパシタから構成されている。トランジスタの一方の電極がビット線に接続され、他方の電極がキャパシタに接続されている。キャパシタには、メモリセルの記憶データに応じた電荷が蓄積される。また、トランジスタのゲートがワード線に接続されているので、メモリアクセスのとき、選択ワード線を活性化することによって、当該選択ワード線に接続されているメモリセルのトランジスタが導通する。
【0046】
読み出しのとき、選択ワード線の活性化に伴ってメモリセルのトランジスタが導通し、キャパシタとビット線との間で電荷の再分配が行われた結果、メモリセルの記憶データに応じて、ビット線電位がわずかに変化する。このため、センスアンプに接続されている一対のビット線の間にわずかな電位差が発生する。センスアンプによってビット線間の電位差が増幅されるので、増幅信号に応じて選択メモリセルの記憶データを外部に読み出される。また、センスアンプによって増幅されたビット線電圧に応じて、メモリセルに対して再書き込みが行われ、メモリセルのリフレッシュが行われる。一方書き込みのとき、センスアンプは、書き込みデータに応じてビット線電圧をラッチする。そして、ラッチした電圧で選択メモリセルのキャパシタに対して電荷の蓄積が行われる。この結果、書き込みデータが選択メモリセルに書き込まれる。
【0047】
カラムデコーダ130は、入力されるカラムアドレスCADRに従って、カラム選択信号を発生し、カラムセレクタ140に出力する。
【0048】
カラムセレクタ140は、メモリセルアレイの各列に対応する複数のカラム選択ゲートが設けられている。カラムデコーダ130によって出力されるカラム選択信号に応じて、カラムアドレスCADRによって指定されたカラムに対応するカラム選択ゲートが開き、選択カラムのビット線とそれに対応するセンスアンプが接続される。
【0049】
センスアンプ160は、それに接続されている一対のビット線間の電位差を増幅し、また、増幅されたビット線の電圧を保持する。例えば、読み出しのとき、センスアンプ160は、選択メモリセルの記憶データに応じてビット線対に生じた電位差を増幅し、選択メモリセルの記憶データを外部に読み出す。一方、書き込みのとき、センスアンプは書き込みデータに応じてビット線電圧を保持して当該保持電圧に従って、選択メモリセルのキャパシタに電荷が蓄積されるので、書き込みデータが選択メモリセルに書き込まれる。
【0050】
センスアンプ及びデータレジスタ制御回路280は、アドレス一致検出回路270からのアドレス一致検出信号MTH及びマルチフェースアレイタイミング発生回路200からの制御信号に応じて、センスアンプ160及びデータレジスタ290を制御するための制御信号を出力する。
【0051】
次に、各メモリバンクによって共有される部分について説明する。
アドレスラッチ回路100は、上述したように、外部から入力されるアドレスADRを保持する。
カラムアドレスレイテンシ制御回路170は、アドレスラッチ回路100から入力されるアドレスADRに応じて、カラムアクセスの待ち時間を制御するための制御信号を生成し、センスアンプ制御回路150及びMA,LIOMUX制御回路180に出力する。
【0052】
MA,LIOMUX制御回路180は、カラムアドレスレイテンシ制御回路170から制御されたメインアンプ1つに対し複数のWLIOから1組のWLIOを選択するカラムアドレス及びMA制御信号(WLIO書き込み及び読み出し制御信号)を受け取り、入出力回路220とデータレジスタ290、センスアンプ160との間のデータのやり取りを行う。
【0053】
マルチフェースアレイタイミング発生回路200は、メモリアクセス時の動作タイミングを制御するための制御信号を発生し、ロウデコーダ110とセンスアンプ及びデータレジスタ制御回路280にそれぞれ出力する。
【0054】
コマンドデコーダ210は、外部から入力されるコマンドCMDをデコードし、それに応じて読み出しコマンドRCMD及び書き込みコマンドWCMDを生成し、バンクアドレス及び書き込み/読み出しデコーダ230に出力する。
【0055】
入出力回路220は、書き込みのとき、外部から入力される書き込みデータDQを保持して、保持した書き込みデータをデータ線WGIOを介してMA,LIOMUX制御回路180に出力する。また、読み出しのとき、センスアンプ160によって選択メモリセルから読み出したデータがMA,LIOMUX制御回路180及びデータ線WGIOを介して入出力回路220に出力されるので、入出力回路220は、データ線WGIOからの読み出しデータを保持して外部に出力する。
【0056】
バンクアドレス及び書き込み/読み出しデコーダ230は、アドレスラッチ回路100から入力されるバンクアドレスBADRに応じて、複数のメモリバンクから何れか一つのメモリバンクを選択するためのイネーブル信号、例えば、書き込みバンクイネーブル信号WBEまたは読み出しバンクイネーブル信号RBEを生成して各メモリバンク及びカラムアドレスレイテンシ制御回路170に出力する。
【0057】
上述した構成を有する本実施形態のDRAMにおいて、従来のDRAMに較べて、書き込みアドレスレジスタ250及びデータレジスタ290などが改めて設けられている。メモリセルアクセスのとき、書き込みアドレスレジスタ250によって、アドレスラッチ回路100から入力される書き込みアドレスWADRが保持される。そして、同じアドレスをもつメモリセルに対して、書き込みが連続して行われたとき、書き込みアドレスレジスタ250によって保持されている書き込みアドレスがアドレス選択回路260によって選択され、ロウデコーダ110及びカラムデコーダ130にそれぞれロウアドレスRADR及びカラムアドレスCADRが供給される。一方、データレジスタ290によって、前回の書き込みデータが保持され、書き込みが連続して行われたとき、当該データレジスタの保持データがメモリセルへ書き込まれるので、リード後にライトを行ってもNOPを必要としない。
【0058】
図2は、センスアンプ160、カラムセレクタ140及びデータレジスタ290などを含むセンスアンプバンクの一構成例を示す回路図である。
図2に示すように、このセンスアンプバンクには、センスアンプ160、中間増幅回路162、センスアンプセレクタ164、データレジスタ290、データ検出回路292、レジスタ転送ゲート294、レジスタイコライザ296、及び書き込みゲート298が含まれている。
【0059】
センスアンプ160には、図示のように、それぞれ対をなしているビット線が接続されている。センスアンプ160によって、各ビット線対の電位差が増幅される。
センスアンプセレクタ164は、センスアンプを選択するための選択ゲート(トランスファゲート)によって構成されている。各選択ゲートがカラムセレクタによって出力される選択選択信号SASEL及びSASELBによって制御される。読み出し及び書き込みのとき、選択されたセンスアンプに対応する選択ゲートが開き、選択されたセンスアンプによって増幅された信号が中間増幅回路162に出力される。
【0060】
中間増幅回路162は、読み出しのとき動作し、選択されたセンスアンプから入力された読み出し信号を増幅し、読み出しデータ線RLIO,RLIOBに出力する。
【0061】
データレジスタ290は、図2に示すように、ラッチ回路によって構成され、書き込みデータ線WLIO,WLIOBを介して入力される書き込みデータを保持し、保持した書き込みデータをレジスタ転送ゲート294を介してセンスアンプセレクタ164及び中間増幅回路162に出力する。
【0062】
データ検出回路292は、データレジスタ290にデータが保持されているか否かを検出して、データが保持されている場合、レジスタ転送ゲート294を活性化するデータ転送イネーブル信号DTEを発生し、レジスタ転送ゲート294に出力する。
書き込み前の待機状態において、レジスタイコライザ296によって、データレジスタ290の両方のラッチ回路の入力側が電源電圧VDDに保持される。即ち、ラッチ回路の出力側がローレベルに保持される。これに応じて、データ検出回路292は、ハイレベルのデータ転送イネーブル信号DTEを出力するので、レジスタ転送ゲート294が遮断される。一方、書き込みデータがデータレジスタ290に保持されているとき、書き込みデータに応じて、データレジスタ290の両方のラッチ回路によって異なるレベルの信号が出力される。このため、センスアンプへの出力信号W2SAに従って、データ検出回路292によって、活性化された(ローレベル)データ転送イネーブル信号DTEが出力され、これに応じてレジスタ転送ゲート294が導通する。
【0063】
レジスタ転送ゲート294は、図示のように、データレジスタ290とセンスアンプセレクタ164または中間増幅回路162との間に設けられている。レジスタ転送ゲート294が活性化状態にあるとき、データレジスタ290に保持されている書き込みデータがセンスアンプセレクタ164または中間増幅回路162に出力される。
【0064】
レジスタイコライザ296は、書き込みの前に、データレジスタ290の入力側を電源電圧VDDにプリチャージする。このため、このときデータレジスタ290の入力側がハイレベル、その出力側がローレベルに保持される。
【0065】
書き込みゲート298は、書き込みデータ線WLIO,WLIOBとデータレジスタ290との間に設けられ、データレジスタへの書き込み信号W2Rに応じて、書き込みゲート298が活性化され、書き込みデータがデータレジスタ290に書き込まれる。
【0066】
上述した構成を有するセンスアンプバンクにおいて、データレジスタ290への書き込みデータの取り込みは、以下のように行われる。まず、リセット信号RESEが活性化され(ローレベルに保持され)、これに応じてレジスタイコライザ296が活性化され、データレジスタ290の入力端子が電源電圧VDDにプリチャージされる。そして、データレジスタへの書き込み信号W2Rが活性化される(ハイレベルに保持される)ので、書き込みゲート298が開き、書き込みデータ線WLIO,WLIOBから入力される書き込みデータに応じてデータレジスタ290を構成する2つのラッチ回路のうち、何れかのラッチ回路の入力側がローレベルに保持されるので、データレジスタ290を構成する両方のラッチ回路に互いに反転する論理レベルをもつ書き込みデータが保持される。
【0067】
このように、書き込みのとき、書き込みデータ線WLIO,WLIOBから入力される書き込みデータがデータレジスタ290によって保持される。そして、制御信号W2SAに従ってデータレジスタ290の保持データがレジスタ転送ゲート294を介してセンスアンプセレクタ164に出力され、センスアンプ選択信号SASEL,SASELBによって選択されたセンスアンプに出力される。このため、選択されたセンスアンプによって書き込みデータが保持され、選択メモリセルに書き込みデータが書き込まれる。
【0068】
通常の読み出しにおいて、選択メモリセルの記憶データに応じて選択されたセンスアンプによってビット線の電位差が増幅されて、さらにセンスアンプセレクタ164を介して読み出した信号が中間増幅回路162に出力され、中間増幅回路162によって増幅した信号が読み出しデータ線RLIO,RLIOBに出力される。しかし、本実施形態のDRAMにおいて、書き込みに続く読み出しが同じバンクの同じメモリセルに対して行われる場合、書き込みデータはデータレジスタ290によって保持されている。このため、選択メモリセルからセンスアンプによるデータの読み出しをせずに、データレジスタ290の保持データがレジスタ転送ゲート294を介して選択ビット線に対応するセンスアンプに出力され、当該センスアンプによってラッチされる。そして、当該センスアンプによってラッチされたデータが中間増幅回路162を介して読み出しデータ線RLIO,RLIOBに出力される。
【0069】
なお、本実施形態のDRAMにおいて、センスアンプバンクは、図2に示す構成に限定されることなく、他の構成も可能である。
図3は、センスアンプバンクの他の構成例を示す回路図である。図示のように、本例のセンスアンプバンクでは、レジスタ転送ゲート294aを除いて、他の部分は図2に示すセンスアンプバンクの対応する部分と同じ構成を有する。
【0070】
レジスタ転送ゲート294aは、図3に示すように、トランスファゲートによって構成されている。データ検出回路292から出力されるデータ検出信号がトランスファゲートを構成するpMOSトランジスタのゲートに印加され、その論理反転信号がトランスファゲートを構成するnMOSトランジスタのゲートに印加される。
【0071】
これによって、図3に示すセンスアンプバンクは、図2に示すセンスアンプバンクと同じように動作する。また、レジスタ転送ゲート294aにトランスファゲートを用いることと、ツイストビット線を用いること、またメモリセルへの書き込みタイミングを変えることにより、簡単にアーリライトを行うことが出来、リフレシュしている隣のビット線に対してライトしているビット線の影響を及ぼすことなく、アレイサイクルタイムを高速化できる。
【0072】
以下、メモリセルアクセス時のタイミングチャートを参照しつつ、本実施形態のDRAMにおけるメモリセルアクセス時の動作を説明する。
【0073】
図4は本実施形態のDRAMにおけるレイトライト(Late write)動作を示すタイミングチャートである。以下、図4を参照しつつ、本実施形態のDRAMにおけるレイトライトについて説明する。なお、本実施形態において、書き込みレイテンシと読み出しレイテンシをともに4とする。即ち、書き込みアドレスが入力してから、選択メモリセルにデータが書き込まれるまでクロック信号CLKの4周期分の待ち時間があり、同様に、読み出しの場合にも読み出しアドレスが入力してから、選択メモリセルから記憶データを読み出すまでクロック信号CLKの4周期分の待ち時間がある。
【0074】
図4に示すように、まず、時間t0において、バンクAに対して書き込みコマンドが入力されるとともに、バンクAに対する書き込みアドレスA0が入力される。書き込みレイテンシが経過したのち、即ち、クロック信号CLKの4周期分経過した時間t4において、バンクAへの書き込みデータdA0が入力される。
【0075】
時間t0でバンクAにて選択されるワード線に対応するロウアドレスA0−1は、前回のバンクAへの書き込みアクセスにおけるロウアドレスである。そして、次回バンクAに対して書き込みアクセスが行われるまで、今回のロウアドレスA0がバンクAに設けられている書き込みアドレスレジスタ250によって保持される。同様に、時間t4において入力される書き込みデータdA0は、次回バンクAに対して書き込みアクセスが発生するまで、バンクAに設けられているデータレジスタ290によって保持される。
【0076】
上述した動作と同様に、時間t1において、バンクBに対する書き込みアドレスB0が入力され、時間t2において、バンクCに対する書き込みアドレスC0が入力され、時間t3において、バンクDに対する書き込みアドレスD0が入力されるので、それぞれのメモリバンクにおいて、他のメモリバンクとのコンフリクトが起こらないように順次書き込みが行われる。また、それぞれのメモリバンクに設けられている書き込みアドレスレジスタ及びデータレジスタによって、入力される書き込みアドレス及び書き込みデータがそれぞれ保持される。そして、各メモリバンクにおいて、今回入力された書き込みアドレス及び書き込みデータがそれぞれのメモリバンクに対する次回の書き込みアクセスまでに保持される。
【0077】
また、時間t4において、メモリバンクAに対する読み出し命令とともに読み出しアドレスA1が入力される。そして、読み出しレイテンシ、即ち、クロック信号CLKの4周期分が経過したあと、例えば、図4における時間t8よりバンクAからの読み出しデータqA1が外部に読み出される。
【0078】
続いて、時間t5においてメモリバンクBに対する読み出しアドレスB1が入力され、時間t6においてメモリバンクCに対する読み出しアドレスC1が入力され、時間t7においてメモリバンクDに対する読み出しアドレスD1が入力される。そして、時間t9以降、バンクB〜バンクDからの読み出しデータqB1〜qD1が順次読み出される。
【0079】
そして、図4に示すように、時間t9以降に、バンクA〜バンクDに対して次回の書き込みアクセスが順次行われる。
【0080】
上述したように、本実施形態のDRAMにおいて、レイトライトを行うため、従来のレイトライトなしの場合と違い、書き込みレイテンシと読み出しレイテンシが同じクロック数存在するので、書き込み・読み出し・書き込みの一連の動作において、メモリバンクの間でコンフリクトさえ起きなければ、読み出しのあと次の書き込みが行なわれる直前にデータのコンフリクトを回避するためNOP命令を挿入せずに書き込みを実行することができる。
【0081】
なお、図4に示すように、時間t8にてNOPが一回挿入されているのは、読み出しデータがクロック信号CLKに対して多少遅れて出力されるため、次の書き込み動作において外部から入力される書き込みと最後の読み出しデータとのコンフリクトを防ぐためである。
【0082】
なお、上述した書き込み動作では、メモリバンクごとに設けられている書き込みアドレスレジスタ250及びデータレジスタ290によって書き込みアドレスと書き込みデータがそれぞれ保持される。また、センスアンプ及びデータレジスタ制御回路280において、書き込みコマンドが入力されてからクロック信号CLKをカウントして、書き込みレイテンシ、即ち、クロック信号CLKの4周期分が経過したとき、データレジスタ290にデータ取り込みを指示する制御信号を出力する。これに応じて、データレジスタ290において、入力される書き込みデータが取り込まれ、保持される。
【0083】
図5は、本実施形態のDRAMにおいて、同一バンク、同一ワードアドレスに対して、複数のバースト長、例えば、2ビットのバースト長をもつ、書き込み・読み出し・書き込みの一連の動作が行われるときのタイミングチャートを示している。
【0084】
図5に示すように、まず、時間t0において、バンクAに対して書き込みコマンドが入力されるとともに、書き込みアドレスA0が入力される。そして、書き込みレイテンシ、即ち、クロック信号CLKの4周期分経過した時間t4において、書き込みデータDA0−0は、2ビット連続して入力される。しかし、ここで、2ビット目の書き込みデータに対して、書き込み禁止がかかり、1ビット目のデータのみが所望のメモリセルへ書き込む命令となる。またここで、これら2ビットのデータは1クロック毎に2ビット同時(2ビットプリフェッチ)に転送され、1ビットごとに設けられた各データレジスタへ転送される。
図5に示すように、書き込みコマンドに従って、時間t5においてデータレジスタへの書き込み制御信号W2Rが活性化され、これに従って2ビットの書き込みデータDA0−0及びDA0−Xがデータレジスタに取り込まれる。
【0085】
続いて時間t4において、クロック信号CLKの4周期分前に入力された書き込みコマンドと同一バンクのメモリセルに対する読み出しコマンドが入力されるとする。即ち、図5に示すように、時間t4において入力される読み出しアドレスは、クロック信号CLKの4周期分前に入力される書き込みアドレスと同じくA0である。勿論、時間t4において、書き込みコマンドに従って取り込まれた書き込みデータDA0−0は、データレジスタ290に保持され、まだ指定のメモリセルに書き込まれていない。また、この読み出しは、2ビットのバースト長をもち、先ほど書き込まれた1ビットのデータと、もともとメモリセル内にあったデータをあわせて2ビットのバースト長になるようにデータの組合せを行わなければならない。
【0086】
この場合、バンクAにおいて、アドレス一致検出回路270によって、書き込みアドレスレジスタ250に保持されている書き込みアドレス(A0)と今回入力される読み出しアドレス(A0)とが比較され、両方が一致したので、アドレス一致検出信号MTHが出力される。これを受けて、センスアンプバンク内にセンスアンプへの書き込み制御信号W2SAが活性化され、読み出し動作でもセンスアンプバンク内にあるデータレジスタ290に保持されている1ビットのデータが、アドレスA0に応じて選択されたビット線に出力され、当該ビット線に接続されているセンスアンプによってラッチされる。また、もう1ビットのデータは書き込み時に書き込み禁止となっているのでデータレジスタにはデータが無く、図2に示すデータ検出回路292によりデータが無いことを検知してメモリセルからデータが読み出される。これら2ビットのデータはセンスアンプによってラッチされ、さらに中間増幅回路162によって増幅されて、読み出しデータ線RLIO,RLIOBに出力される。このため、データレジスタ内にあったデータもあたかも読み出しアドレスA0によって指定されたメモリセルからデータを読み出したかのように、データレジスタ290に保持されている前回の書き込みデータが読み出しデータとして読み出しデータ線RLIO,RLIOBに出力される。
【0087】
また、クロック信号CLKの4周期分前に書き込み禁止がかかり、データが書き込まれていないビット、即ち、図5に示すDA0−Xに対して、センスアンプバンク内のデータ検出回路292によって、レジスタにデータが格納していないことが検出され、センスアンプへの書き込み制御信号W2SAが活性化されても、データレジスタとセンスアンプとの間に設けられているレジスタ転送ゲート294が閉じたままなので、メモリセルからの読み出しデータがそのまま中間増幅回路162を介して読み出しデータ線RLIO,RLIOBに転送される。
【0088】
バンクAへの書き込み及び読み出し動作に続き、バンクB、バンクC及びバンクDに対して、同じように書き込み及び読み出し動作が行われる。各メモリバンクにおいて、それぞれのアドレス一致検出回路270により、読み出しアドレスが直前の書き込みアクセス時の書き込みアドレスと一致するか否かが判断され、一致した場合、上述したバンクAでの読み出し動作と同じように、メモリセルからの読み出しを行わず、データレジスタに保持されているデータが読み出しデータ線RLIO,RLIOBに転送される。
【0089】
上述したように、本実施形態のDRAMにおいて、各メモリバンクにおいて、アドレス一致検出回路270のほか、センスアンプバンクにデータレジスタ290及びデータ検出回路292などが設けられている。書き込みに続き読み出しが行われる一連のメモリアクセス動作において、アドレス一致検出回路270によって、読み出しアドレスとその前の書き込みアクセスにおける書き込みアドレスとが比較され、アドレスが一致した場合、センスアンプバンク内のデータレジスタの保持データをセンスアンプに出力させ、センスアンプによってラッチされ、読み出しデータ線に転送される。このため、同一のバンク、同一のワードアドレスに対して書き込みと読み出しが連続して行われた場合、書き込みに続き読み出しのとき、メモリセルからデータの読み出しを行わず、データレジスタに保持されているデータを直接読み出しデータとして出力するので、NOPを必要としない。
【0090】
また、本実施形態において、センスアンプバンク内にデータレジスタを配置しているので、通常のデータレジスタを他の場所へ配置する場合と比べ、データ選択のために必要だった複雑なマルチプレクサなどを要せず、回路構成が簡素化できる。また、本実施形態において、レイトライト機能を有するDRAMを構成する際にメモリセルからの読み出しデータ、またはデータレジスタからの保持データを切り替えるマルチプレクサを必要とせず、センスアンプとデータレジスタ、及びデータ検出回路がマルチプレクサと同等の役割を果たすため、マルチプレクサを必要としない。
【0091】
また、通常のデータレジスタを他の場所へ配置する場合、バースト長が長くなるほど、データレジスタデータを切り替えるためのマルチプレクサの構成が複雑になるが、本実施形態のDRAMの場合のデータレジスタの場合、バースト長に関係なく同じ回路構成で対応することが可能である。
【0092】
なお、本実施形態のDRAMにおいて、図6に示すように、各メモリバンクのメモリセルアレイ及びセンスアンプバンクにおいて、ツイストビット線を用いることによって、隣接するビット線がセンシング中であっても、ビット線の間の容量結合による影響を打ち消し合うことができ、書き込みデータをセンスアンプが活性化されるよりも早くメモリセルへ書くことが可能となり、メモリセルのキャパシタに対して十分な電荷蓄積が可能となる。このため、メモリセルの記憶データの信頼性が向上し、または、書き込み時のアレイサイクルを短縮でき、書き込み動作の高速化が可能となる。
【0093】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、共通のアドレス及びデータバスを用いたマルチバンクのDRAMにおいて、回路構成を簡素化しながら、データ転送レートの向上を実現でき、書き込みアクセスの高速化を実現できる利点がある。
本発明によれば、各メモリバンクにおいて、センスアンプバンクにデータレジスタが設けられ、同一バンク、同一ワードアドレスに対して書き込みに続き読み出しが行われる場合、メモリセルからの読み出しを行わず、データレジスタの格納データを読み出しデータとして出力するので、複雑なマルチプレクサを要せず、簡単な制御によって読み出しができる。また、複数のデータバースト長をもち、書き込みにおいて書き込み禁止が要求された場合でも、書き込み直後の読み出し動作において、複雑なデータの組合せ回路を必要とせず、データレジスタにあるデータをあたかもメモリセル内にあったかのように読み出しを実現でき、従来のDRAMにおける複雑な制御を簡略化できる。
さらに、本発明によれば、各メモリバンクのメモリセルアレイにおいて、ツイストビット線を用い、隣接するビット線の間の容量結合による影響を抑制することによりセンシング前の書き込みに対しても十分早く書き込みデータを準備できることから、書き込み時間を短縮でき、書き込みの高速化を実現できる。
【図面の簡単な説明】
【図1】本発明に係る半導体記憶装置の一実施形態を示す構成図である。
【図2】センスアンプバンクの一構成例を示す回路図である。
【図3】センスアンプバンクの他の構成例を示す回路図である。
【図4】本実施形態のDRAMの書き込み及び読み出し動作を示すタイミングチャートである。
【図5】本実施形態のDRAMにおいて、同一のバンク、同一のワードアドレスに対して書き込み・読み出しの一連の動作を示すタイミングチャートである。
【図6】各メモリバンクにおいてツイスト信号線を用いた例を示す構成図である。
【図7】従来のDRAMの一構成例を示す構成図である。
【図8】従来のDRAMの動作を示すタイミングチャートである。
【符号の説明】
100…アドレスラッチ回路、110…ロウデコーダ、120…メモリセルアレイ、130…カラムデコーダ、140…カラムセレクタ、150…センスアンプ制御回路、160…センスアンプ、170…カラムアドレスレイテンシ制御回路、180…MA,LIOMUX制御回路、190…バンクアドレスデコーダ、200…マルチフェースアレイタイミング発生回路、210…コマンドデコーダ、220…入出力回路、230…バンクアドレス及び書き込み/読み出しデコーダ、250…書き込みアドレスレジスタ、260…アドレス選択回路、270…アドレス一致検出回路、280…センスアンプ及びデータレジスタ制御回路、290…データレジスタ。
Claims (5)
- アドレスバスとデータバスを供給する複数のメモリバンクを有し、アドレスによって選択されたメモリバンクの選択メモリセルに対してメモリアクセスが行われる半導体記憶装置であって、
各メモリバンクに、
書き込みアドレスを保持するアドレスレジスタと、
一対の書き込みデータを保持する2つのラッチ回路からなるデータレジスタと、
上記アドレスレジスタによって保持されているアドレスと上記アドレスバスを介して入力されるアドレスとを比較し、両方が一致するときアドレス一致信号を出力するアドレス一致検出回路と、
上記データレジスタの出力段に接続され、上記2つのラッチ回路からの出力信号レベルを検出し、当該信号レベルが互いに反転しているか否かに基づいて、データの有無を検出するデータ検出回路と、
書き込みに続き読み出しが行われるとき、上記一致検出回路によって上記アドレスレジスタに保持されている書き込みアドレスと入力される読み出しアドレスとが一致することを示す上記アドレス一致信号を受け、上記データ検出回路によって上記データレジスタにデータが保持されていることを検出したとき、上記データレジスタのデータを上記読み出しアドレスによって指定されたメモリセルからの読み出しデータとして出力する制御回路と、
を有する半導体記憶装置。 - 上記アドレスレジスタに保持されている書き込みアドレス及び上記アドレスバスから入力されるアドレスの何れかを選択して、当該選択されたアドレスをロウデコーダ及びカラムデコーダに出力するアドレス選択回路
を有する請求項1記載の半導体記憶装置。 - 上記センスアンプの入力と上記データレジスタの出力に接続され、上記データ検出回路によって、上記データレジスタにデータが保持されていると検出したとき、上記データレジスタに保持されているデータを上記読み出しアドレスによって指定したメモリセルに対応するセンスアンプに出力し、上記データレジスタにデータが保持されていないと検出したとき、上記データレジスタから上記センスアンプへデータを転送することを停止するデータ転送ゲート
をさらに有する請求項1記載の半導体記憶装置。 - 書き込みのとき、上記データレジスタへの書き込み制御信号に応じて、書き込みデータ線から入力される書き込みデータを上記データレジスタに転送する書き込みゲート
を有する請求項1記載の半導体記憶装置。 - 上記各メモリバンクにおいて、メモリセルアレイにおいてツイストビット線が用いられる
請求項1記載の半導体記憶装置。
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