JP2009176343A - 半導体記憶装置 - Google Patents

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Abstract

【課題】製造コストを抑制しつつランダムアクセス性を向上させて高速に動作させる。
【解決手段】半導体記憶装置は、データを書き込む場合は、書込みコマンドが入力されたときのクロックと同じタイミングのときのデータを、活性化されたメモリバンクに書き込むようにデータ入力バッファ１１０を制御し、データを読み出す場合は、読出しコマンドが入力されたときのクロックに対して３以上の所定のリードレーテンシーで、活性化されたメモリバンクからデータを読み出してデータを出力するようにデータ出力バッファ１２０を制御するバッファ制御回路１３０を備えている。
【選択図】図１

Description

本発明は、半導体記憶装置に関する。
従来、複数のメモリバンクを備え、所定のバンクを活性化させるための半導体記憶装置が提案されている。
特許文献１には、「バースト長ＢＬ＝８のときに、バンク０用回路７とバンク１用回路８とを選択的に活性化する動作」が記載され（段落００４７）、更に「バンク０用回路７内のいずれかのブロックを活性化するためのブロック活性化信号を生成」することが記載されている（段落００４０）。
また、特許文献２には、「ＲＡＳ生成ユニット１３では、この信号ＲＡＳＺに応答して、バンク０用回路５内のいずれかのブロックを活性化し、同時にセンスアンプ１９及びセンスバッファ１５を活性化する。」ことが記載されている（段落００７６）。
特開２０００−１６３９６９号公報（図４、図５） 特開２０００−８２２８７号公報
通常、特許文献１及び２のいずれに記載された技術においては、入力ピン数の削減のため、共通のピンを介してロウアドレス及びカラムアドレスがそれぞれ入力される。このため、完全にランダムなアドレスを指定することができなかった。また、汎用のＤＲＡＭを使用して各バンクを構成しようとすると、動作周波数が高くなるに従ってデータの書込みと読出しのタイミング設計を変える必要があり、タイミング設計が煩雑になる問題もある。
本発明は、上述した課題を解決するために提案されたものであり、製造コストを抑制しつつランダムアクセス性を向上させて高速に動作可能な半導体記憶装置を提供することを目的とする。
本発明に係る半導体記憶装置は、ロウアドレス方向及びカラムアドレス方向に配列された複数のメモリセルと、ロウアドレスに対応するメモリセルを前記複数のメモリセルの中から選択するロウデコーダと、カラムアドレスに対応するメモリセルを前記複数のメモリセルの中から選択するカラムデコーダと、を有する複数のメモリバンクと、前記ロウデコーダへ供給するロウアドレスが入力されるロウアドレス入力手段と、前記カラムデコーダへ供給するカラムアドレスが入力されるカラムアドレス入力手段と、メモリバンク毎に設けられ、メモリバンクを活性化するための活性化信号が入力される活性化信号入力手段と、各メモリバンクに対して共通に設けられ、入力されたデータを複数のメモリバンクのうちの活性化されたメモリバンクに供給するデータ入力手段と、各メモリバンクに対して共通に設けられ、前記活性化されたメモリバンクから読み出されたデータを出力するデータ出力手段と、データを書き込む場合は、書込みコマンドが入力されたときのクロックと同じタイミングのときのデータを、前記活性化信号入力手段に入力された活性化信号によって活性化されたメモリバンクに書き込むように前記データ入力手段を制御し、データを読み出す場合は、読出しコマンドが入力されたときのクロックに対して３以上の所定のリードレーテンシーで、前記活性化信号入力手段により入力された活性化信号によって活性化されたメモリバンクからデータを読み出してデータを出力するように前記データ出力手段を制御する制御手段と、を備えている。
本発明に係る半導体記憶装置は、製造コストを抑制しつつランダムアクセス性を向上させて高速に動作することができる。
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
図１は、本発明の実施の形態に係る半導体記憶装置の構成を示す図である。半導体記憶装置は、データをそれぞれ記憶するメモリバンク０〜３と、アドレスやコマンド等が入力される入力バッファ１００と、メモリバンク０〜３に書き込むためのデータが入力されるデータ入力バッファ１１０と、メモリバンク０〜３から読み出されたデータが出力されるデータ出力バッファ１２０と、データ入力バッファ１１０によるデータ入力及びデータ出力バッファ１２０によるデータ出力をそれぞれ制御するバッファ制御回路１３０と、を備えている。
入力バッファ１００には、１４ビットのロウアドレスＡｉ（ｉ＝４〜１７）、４ビットのカラムアドレスＡｉ（ｉ＝０〜３）、クロックＣＬＫ、チップセレクト信号ＣＳＢ、リフレッシュ信号ＲＥＦ、６４ビットのデータマスク信号ＤＭｉ（ｉ＝０〜６３）、ライト・イネーブル信号ＷＥＢ、アクトコマンドＡＣＴＢ０〜ＡＣＴＢ３がそれぞれ入力される。
ロウアドレス及びカラムアドレスは、それぞれ独立したピンを介して、同時に入力可能である。アクトコマンドＡＣＴＢ０、ＡＣＴＢ１、ＡＣＴＢ２、ＡＣＴＢ３は、それぞれメモリバンク０、１、２、３を活性化させるための信号であり、それぞれ独立したピンを介して入力される。
データ入力バッファ１１０は、書込みデータ取り込みクロック信号ＩＣＷｋ（ｋ＝０〜３）に基づいて、５１２ビットの入力データＤｉ（ｉ＝０〜５１１）をメモリバンク０〜３のいずれかに供給する。具体的には、データ入力バッファ１１０は、ＩＣＷ０が入力された場合は、入力データＤｉを取り込んでメモリバンク０へ供給する。同様に、データ入力バッファ１１０は、ＩＣＷ１が入力された場合はメモリバンク１へ、ＩＣＷ２が入力された場合はメモリバンク２へ、ＩＣＷ３が入力された場合はメモリバンク０へ、入力データＤｉを供給する。
データ出力バッファ１２０は、出力データラッチ信号ＤＫｋ（ｋ＝０〜３）に基づいて、メモリバンク０〜３のいずれから読み出される５１２ビットの出力データＤＯｉ（ｉ＝０〜５１１）を出力する。具体的には、データ出力バッファ１２０は、ＤＫ０が入力された場合はメモリバンク０のデータ、ＤＫ１が入力された場合はメモリバンク１のデータ、ＤＫ２が入力された場合はメモリバンク２のデータ、ＤＫ３が入力された場合はメモリバンク３のデータをそれぞれ出力する。
バッファ制御回路１３０は、入力バッファ１００から供給されるクロックＣＬＫ、チップセレクト信号ＣＳＢ、アクトコマンドＡＣＴＢ０〜ＡＣＴＢ３に基づいて、書込み動作の場合ではデータ取り込みクロック信号ＩＣＷｋ（ｋ＝０〜３）を生成し、読出し動作の場合では出力データラッチ信号ＤＫｋ（ｋ＝０〜３）を生成する。
ここで、ＩＣＷｋは、データ入力バッファ１１０に入力されたデータを取り込むタイミングを表している。具体的には、ＩＣＷ０はメモリバンク０、ＩＣＷ１はメモリバンク１、ＩＣＷ２はメモリバンク２、ＩＣＷ３はメモリバンク３にデータを取り込むための信号である。また、ＤＫｋは、メモリバンクｋから読み出されてデータ出力バッファ１２０においてラッチされるタイミングを表している。
バッファ制御回路１３０は、書込み動作の場合、ＷＥＢ／ＣＢＳが供給されＡＣＴＢｋが供給されると、そのＡＣＴＢｋのクロックと同じタイミングでＩＣＷｋを生成する。また、バッファ制御回路１３０は、読出し動作の場合、ＣＢＳが供給されＡＣＴＢｋが供給されると、そのＡＣＴＢｋのクロックから３クロック後にＤＫｋを生成する
メモリバンク０〜３は、それぞれ同じ構成である。ここで、メモリバンク０は、ロウクロックを発生するロウクロック発生器１０と、カラムアドレスを発生するカラムクロック発生器２０と、ロウアドレスを一時蓄積し又はリフレッシュ回数をカウントするロウアドレスバッファ／リフレッシュカウンタ３０と、カラムアドレスを一時蓄積するカラムアドレスバッファ４０と、データマスクを一時蓄積するデータマスクバッファ５０と、を備えている。
さらに、メモリバンク０は、データを記憶するメモリセルアレイ７１と、ロウアドレスを指定するロウデコーダ７２と、カラムアドレスを指定するカラムデコーダ７３と、データの読出し時にセルに蓄積された電圧を増幅するセンスアンプ７４と、メモリセルアレイ７１に対してデータの書込み及び読出しを行うデータコントロール回路６０と、を備えている。
ロウクロック発生器１０は、入力バッファ１００から供給されるクロックＣＬＫ、チップセレクト信号ＣＳＢ、リフレッシュ信号ＲＥＦ、アクトコマンドＡＣＴＢ０に基づいて、ロウアドレスを同期させるためのロウクロックを発生し、このロウクロックをロウアドレスバッファ／リフレッシュカウンタ３０及びセンスアンプ７４に供給する。
カラムクロック発生器２０は、入力バッファ１００から供給されるクロックＣＬＫ、チップセレクト信号ＣＳＢ、リフレッシュ信号ＲＥＦ、アクトコマンドＡＣＴＢ０、更にライト・イネーブル信号ＷＥＢに基づいて、カラムアドレスを同期させるためのカラムクロックを発生し、このカラムクロックをカラムアドレスバッファ４０、データマスクバッファ５０及びデータコントロール回路６０に供給する。
ロウアドレスバッファ／リフレッシュカウンタ３０は、ロウクロック発生器１０で発生されたロウクロックに同期して、入力バッファ１００から供給される１４ビットのロウアドレスＡｉ（ｉ＝４〜１７）を一時蓄積した後、そのロウアドレスをロウデコーダ７２に供給する。また、ロウアドレスバッファ／リフレッシュカウンタ３０は、メモリセルアレイ７１のリフレッシュ回数をカウントする。
カラムアドレスバッファ４０は、カラムクロック発生器で発生されたカラムクロックに同期して、入力バッファ１００から供給される４ビットのカラムアドレスＡｉ（ｉ＝０〜３）を一時蓄積した後、そのカラムアドレスをカラムデコーダ７３に供給する。
データマスクバッファ５０は、入力バッファ１００から供給される６４ビットのデータマスクＤＭｉ（ｉ＝０〜６３）を一時蓄積した後、このデータマスクＤＭｉをデータコントロール回路６０に供給する。
図２は、データコントロール回路６０の構成を示す図である。データコントロール回路６０は、入力されたデータをメモリセルアレイ７１に供給するＷアンプ６１と、メモリセルアレイ７１から読み出されたデータを出力するＤアンプ６２と、を備えている。
Ｗアンプ６１は、Ｗアンプ活性化信号ＷＡＥｋ（ｋ＝０〜３）又はデータマスクバッファ５０からデータマスクＤＭが供給されると活性化される。そして、Ｗアンプ６１は、データ入力バッファ１１０から供給される５１２ビットのデータＤＩＫｉ（ｉ＝０〜５１１）を増幅して、データＩＯｋｉをメモリセルアレイ７１の後述するグローバル入出力線ＧＩＯへ出力する。
Ｄアンプは、ＤＡＭＰ活性化信号ＤＡＥｋ（ｋ＝０〜３）が供給されると活性化され、メモリセルアレイ７１の後述するグローバル入出力線ＧＩＯのデータを読み出して増幅し、このデータＤＯｋｉをデータ出力バッファ１２０へ出力する。
また、メモリセルアレイ７１は、マトリクス状に配列された複数のメモリセルを有している。ロウデコーダ７２は、ロウアドレスを選択する。カラムデコーダ７３は、カラムアドレスを選択する。センスアンプ７４は、データの読み出し時にメモリセルの電圧を増幅する。
図３は、メモリセルアレイ７１の詳細な構成を示す図である。メモリセルアレイ７１は、行方向に配列された複数のワード線ＷＬと、列方向に配列された複数のカラム選択線ＣＳＬと、カラム選択線ＣＳＬに信号（電圧）が供給されたときにオンになる第１のＦＥＴ７５と、ワード線ＷＬに信号（電圧）が供給されたときにオンになる第２のＦＥＴ７６と、１つのメモリセルに対応するコンデンサ７７と、入力又は出力されるデータが供給されるローカル入出力線ＬＩＯ及びグローバル入出力線ＧＩＯと、を備えている。
第１のＦＥＴ７５のドレインはローカル入出力線ＬＩＯに接続され、そのソースはセンスアンプ７４の出力端子に接続され、そのゲートはカラム選択線ＣＳＬに接続されている。
センスアンプ７４は、データが入力されるデータ入力端子ＢＬと、そのデータと比較するための閾値信号が入力されるコントロール端子／ＢＬと、出力端子と、を備えている。なお、データ入力端子と出力端子とは短絡されている。センスアンプ７４は、入力されたデータが閾値以上のときに“１”の信号を、入力されたデータが閾値未満のときに“０”の信号を、前記出力端子を介して出力する。
第２のＦＥＴ７６のドレインはセンスアンプ７４のデータ入力端子に接続され、そのゲートはワード線ＷＬに接続されている。コンデンサ７７の一方の端子は第２のＦＥＴ７６のソースに接続され、その他端は接地されている。
ロウデコーダ７２は、図１に示したロウアドレスバッファ／リフレッシュカウンタ３０からロウアドレスが供給されると、そのロウアドレスに対応するワード線ＷＬに信号を出力し、所定時間経過後にその信号の出力を停止する。なお、ロウデコーダ７２は、アクトコマンドのみで動作できるように、信号を出力した後自動的にその信号をリセットするための内部遅延素子を有している。また、カラムデコーダ７３は、カラムアドレスが供給されると、そのカラムアドレスに対応するカラム選択線ＣＳＬに単発のカラムアドレス選択信号を供給する。
以上のように構成された半導体記憶装置は、次のようなタイミングでデータの書き込みや読み出しを行う。図４は、データの書き込み／読み出しを説明するためのタイミングチャートである。
ここで、外部から入力されるデータとして、Ａｉ（ｉ＝０〜１７）、ＡＣＴＢ０〜ＡＣＴＢ３、Ｄｊ／ＤＭｉがある。また、外部に出力されるデータとして、Ｑｊがある。アドレスＡｉは、カラムアドレス及びロウアドレスを示している。そして、クロック０、１、２・・・のときに、アドレスＡ（０）、Ａ（１）、Ａ（２）、・・・・が入力される。なお、括弧内の数字は、対応するクロックを示している。
ＡＣＴＢ０はメモリバンク０を、ＡＣＴＢ１はメモリバンク１を、ＡＣＴＢ２はメモリバンク２を、ＡＣＴＢ３はメモリバンク３をそれぞれ活性化させるコマンドであり、書き込み用（Ｗ）と読み出し用（Ｒ）がある。
（クロック０〜３の期間）
クロック０、１、２、３になると、書き込み用のＡＣＴＢ０、ＡＣＴＢ１、ＡＣＴＢ２、ＡＣＴＢ３が順に入力されると共に、入力データＤｉ（０）、Ｄｉ（１）、Ｄｉ（２）、Ｄｉ（３）が順に入力される。すなわち、クロック０〜３では、メモリバンク０〜３へのデータの書き込みのコマンドが入力される。これにより、次の動作が行われる。
クロック０、１、２、３のときに、それぞれＲＡＳＢ０、ＲＡＳＢ１、ＲＡＳＢ２、ＲＡＳＢ３が順にハイレベルからローレベルに立ち下がると共に、書き込みデータ取り込みクロック信号ＩＣＷ０、ＩＣＷ１、ＩＣＷ２、ＩＣＷ３が１クロック期間だけ立ち上がる。なお、ＲＡＳＢ０、ＲＡＳＢ１、ＲＡＳＢ２、ＲＡＳＢ３は、それぞれ立ち下がってから所定時間経過後、ローレベルからハイレベルに立ち上がる。この結果、クロック０、１、２、３のときに、入力データＤｉ（０）、Ｄｉ（１）、Ｄｉ（２）、Ｄｉ（３）がそれぞれメモリバンク０〜３のメモリセルアレイ７１に書き込まれる。
（クロック４〜７の期間）
クロック４、５、６、７になると、読み出し用のＡＣＴＢ０、ＡＣＴＢ１、ＡＣＴＢ２、ＡＣＴＢ３が順に入力される。すなわち、クロック４〜７では、メモリバンク０〜３からのデータの読み出しのコマンドが入力される。これにより、次の動作が行われる。
クロック４、５、６、７のときに、ＲＡＳＢ０、ＲＡＳＢ１、ＲＡＳＢ２、ＲＡＳＢ３が順にハイレベルからローレベルに立ち下がる。そして、クロック７、８、９、１０に同期して、出力データラッチ信号ＤＫ０、ＤＫ１、ＤＫ２、ＤＫ３が１クロック期間だけ立ち上がる。そして１クロック経過後のクロック８、９、１０、１１のときに、出力データＱｉ（４）、Ｑｉ（５）、Ｑｉ（６）、Ｑｉ（７）がそれぞれメモリバンク０〜３のメモリセルアレイ７１から読み出される。
ここで、出力データＱｉ（４）、Ｑｉ（５）、Ｑｉ（６）、Ｑｉ（７）は、図４に示すように、ＡＣＴＢ０、ＡＣＴＢ１、ＡＣＴＢ２、ＡＣＴＢ３の４クロック後に出力されている。つまり、リードレーテンシーＲＬ＝４に設定されている。
（クロック８〜１１の期間）
クロック８、９、１０、１１になると、書き込み用のＡＣＴＢ０、読み出し用のＡＣＴＢ１、書き込み用のＡＣＴＢ２、読み出し用のＡＣＴＢ３が順に入力されると共に、クロック８で入力データＤｉ（８）、クロック１０で入力データＤｉ（１０）が入力される。すなわち、すなわち、クロック８〜１１では、メモリバンク０へのデータの書き込み、メモリバンク１からのデータの読み出し、メモリバンク２へのデータの書き込み、メモリバン３からのデータの読み出しのコマンドが入力される。これにより、次の動作が行われる。
クロック８、９、１０、１１のときに、ＲＡＳＢ０、ＲＡＳＢ１、ＲＡＳＢ２、ＲＡＳＢ３が順にハイレベルからローレベルに立ち下がる。これに同期して、クロック８でＩＣＷ０が、クロック１０でＩＣＷ２が、クロック１２でＤＫ１が、クロック１４でＤＫ３が１クロック期間だけ立ち上がる。この結果、クロック８、１０のときに、入力データＤｉ（８）、Ｄｉ（１０）がそれぞれメモリバンク０、２のメモリセルアレイ７１に書き込まれる。更に、クロック１２、１４のときに、出力データＱｉ（９）、Ｑｉ（１０）がそれぞれメモリバンク１、３のメモリセルアレイ７１から読み出される。
ここで、出力データＱｉ（９）、Ｑｉ（１０）は、図４に示すように、ＡＣＴＢ１、ＡＣＴＢ３の４クロック後に出力されている。つまり、リードレーテンシーＲＬ＝４に設定されている。これにより、１クロック毎に書き込みと読み出しが行われる場合でも、ギャップレスで書き込み及び読み出しを行うことができる。
図５は、データの書き込み／読み出しを説明するための他のタイミングチャートである。図４に比べると、ライト・イネーブル信号ＷＥＢ／チップセレクト信号ＣＢＳのタイミングが追加されている。また、クロック８では、書き込み／読み出しのいずれのコマンドもないが、クロック９〜１２において、読み出し、書き込み、読み出し、書き込みのＷＥＢ／ＣＳＢが順に入力されている。
図４では、書き込み、読み出し、書き込み、読み出しの順のコマンドが入力される場合を示したが、図５に示すように、読み出し、書き込み、読み出し、書き込みの順のコマンドが入力される場合でも、同様にリードレーテンシーＲＬ＝４であり、読み出し／書き込みがギャップレスで行われる。
以上のように、本発明の実施の形態の半導体記憶装置は、データ書き込み時では、コマンド信号が入力されたときのクロックと同じタイミングのデータをそのまま書き込み、データ読出し時では、コマンド信号が入力されたときのクロックから所定のレーテンシー分だけ経過したときにデータを読み出す。これにより、読出しデータの周波数が高くなっても、各メモリバンクはレーテンシーの分のクロック数で内部動作を完了すればよいので、余裕をもったタイミングで回路設計が可能となる。
上記半導体記憶装置は、ロウアドレスとカラムアドレスのそれぞれの入力手段が独立に設けられているので、ロウアドレスとカラムアドレスを同時に入力して、完全にランダムなアドレスを指定することができる。
また、上記半導体記憶装置は、メモリバンク毎に対応するメモリバンクを活性化するためのＡＣＴＢｉを入力するピンを備えると共に、それ以外の信号については各メモリバンクで共通のピンを備え、ＡＣＴＢｉにより一度に１つのみのメモリバンクを活性化している。
なお、メモリバンクを続けて活性化するためには、ｔＲＣ（ランダムサイクルタイム）の間をあけ、かつ、リードレーテンシーＲＬ＝２回のダミークロックを入力すればよい。
更に好ましくは、図４に示すように、
Ｔ（ACT to ACT）≧ｔＲＣ かつ
ＣＬＫ（ACT to ACT）≧ＲＬ−２
を満たせばよい。ここで、
Ｔ（ACT to ACT） ：連続する読出しコマンド間の時間
ｔＲＣ ：ランダムサイクルタイム
ＣＬＫ（ACT to ACT）：連続する読出しコマンド間のクロック数
である。
ここでは、同一のメモリバンクにアクセスして連続的にデータを読み出す場合について説明したが、本発明はこれに限定されるものではない。すなわち、同一のメモリバンクにアクセスしてデータの読出し／書込みを行ってもよいし、データの書込み／読出しを行ってもよい。このとき、
Ｔ（ACT to ACT） ：連続する読出し／書込み、又は書込み／読出しコマンド間の時間
ＣＬＫ（ACT to ACT）：連続する読出し／書込み、又は書込み／読出しコマンド間のクロック数
とすればよい。
さらに、上記半導体記憶装置は、各メモリバンクのアクセス速度を速くする必要がないので、安いＤＲＡＭプロセスでも製造可能である。すなわち、製造コストを抑制することができる。また、メモリバンク数を増やせば更にランダムアクセス性を増すことができる。さらに、リードレーテンシーＲＬを変えることで、いろいろな周波数特性にも対応することができる。
なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。上記実施形態では、メモリバンク数が４の場合を例に挙げたが、メモリバンク数はこれに限定されるものではない。上記実施形態では、リードレーテンシーＲＬ＝４の場合を例に挙げたが、リードレーテンシーＲＬは３以上であればよい。更に好ましくは、メモリバンクの数をｎとすると、３≦ＲＬ≦ｎ＋１を満たせばよい。このとき、ロウデコーダ７２及びカラムデコーダ７３はリードレーテンシーＲＬに応じて読出しのタイミングを変更すると共に、バッファ制御回路１３０もリードレーテンシーＲＬに応じて出力データラッチ信号ＤＫｋ（ｋ＝０〜３）の生成タイミングを変更すればよい。また、メモリバンクの数も４つに限らず、３つ以上であればよい。
本発明の実施の形態に係る半導体記憶装置の構成を示す図である。 データコントロール回路の構成を示す図である。 メモリセルアレイの詳細な構成を示す図である。 データの書き込み／読み出しを説明するためのタイミングチャートである。 データの書き込み／読み出しを説明するための他のタイミングチャートである。
符号の説明
０，１，２，３ メモリバンク
６０ データコントロール回路
７１ メモリセルアレイ
７２ ロウデコーダ
７３ カラムデコーダ
７４ センスアンプ
１００ 入力バッファ
１１０ データ入力バッファ
１２０ データ出力バッファ
１３０ バッファ制御回路

Claims (3)

  1. ロウアドレス方向及びカラムアドレス方向に配列された複数のメモリセルと、ロウアドレスに対応するメモリセルを前記複数のメモリセルの中から選択するロウデコーダと、カラムアドレスに対応するメモリセルを前記複数のメモリセルの中から選択するカラムデコーダと、を有する複数のメモリバンクと、
    前記ロウデコーダへ供給するロウアドレスが入力されるロウアドレス入力手段と、
    前記カラムデコーダへ供給するカラムアドレスが入力されるカラムアドレス入力手段と、
    メモリバンク毎に設けられ、メモリバンクを活性化するための活性化信号が入力される活性化信号入力手段と、
    各メモリバンクに対して共通に設けられ、入力されたデータを複数のメモリバンクのうちの活性化されたメモリバンクに供給するデータ入力手段と、
    各メモリバンクに対して共通に設けられ、前記活性化されたメモリバンクから読み出されたデータを出力するデータ出力手段と、
    データを書き込む場合は、書込みコマンドが入力されたときのクロックと同じタイミングのときのデータを、前記活性化信号入力手段に入力された活性化信号によって活性化されたメモリバンクに書き込むように前記データ入力手段を制御し、データを読み出す場合は、読出しコマンドが入力されたときのクロックに対して３以上の所定のリードレーテンシーで、前記活性化信号入力手段により入力された活性化信号によって活性化されたメモリバンクからデータを読み出してデータを出力するように前記データ出力手段を制御する制御手段と、
    を備えた半導体記憶装置。
  2. バンク数をｎ、リードレーテンシーをＲＬとすると、
    ３≦ＲＬ≦ｎ＋１
    を満たすことを特徴とする請求項１に記載の半導体記憶装置。
  3. 同一のバンクメモリに連続してアクセスする場合、読出し／読出し、読出し／書込み、書込み／読出しのいずれかの連続するコマンド間の時間をＴ（ACT to ACT）、ランダムサイクルタイムをｔＲＣ、読出し／読出し、読出し／書込み、書込み／読出しの上記いずれかの連続するコマンド間のクロック数をＣＬＫ（ACT to ACT）とすると、
    Ｔ（ACT to ACT）≧ｔＲＣ かつ
    ＣＬＫ（ACT to ACT）≧ＲＬ−２
    を満たすことを特徴とする請求項１または請求項２に記載の半導体記憶装置。
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