JP2000082287A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、内部で自動的にバンクインターリ
ーブ動作を行うことにより、複数のメモリセルブロック
を選択的に活性化でき、更にそのメモリブロック内に記
憶されているデータの読出し速度の高速化を実現可能な
半導体記憶装置を提供することを目的とする。 【解決手段】 少なくとも２つのメモリセルブロックを
有する半導体記憶装置において、設定されたバースト長
に基づいて、バースト長情報を生成するバースト長情報
生成回路と、バースト長が所定値以下の時に単一のメモ
リセルブロックを選択的に活性化し、所定値より長い値
の時にバースト長に応じた複数のメモリセルブロックを
活性化するブロック活性化回路とを有し、前記活性化さ
れた単一または複数のメモリセルブロックからデータが
読み出されることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般の半導体記憶
装置に関し、特にクロックに同期して動作する半導体記
憶装置に関する。近年、ＣＰＵの高速化に伴って、ＤＲ
ＡＭ（dynamic random access memory）等の半導体記憶
装置では、より高い信号周波数でデータ信号の入出力を
行い、データ転送速度の高速化をはかることが要求され
ている。

【０００２】この要求に応える半導体記憶装置として、
例えば、ＳＤＲＡＭ（synchronousdynamic random acce
ss memory）、及びＦＣＲＡＭ（fast cycle random acc
essmemory ）等は、外部からのクロック信号に同期して
動作することにより高速な動作を実現している。

【０００３】

【従来の技術】以下、従来の半導体記憶装置として、例
えば、ＳＤＲＡＭの動作について説明する。図１は、Ｓ
ＤＲＡＭのメモリセル周辺の回路構成の一例を示す。図
１の回路は、容量２０１とＮＭＯＳトランジスタ２０２
から２１２、２２３、２２４とＰＭＯＳトランジスタ２
１３、２２１、２２２を含む。尚、ＰＭＯＳトランジス
タ２２１及び２２２と、ＮＭＯＳトランジスタ２２３及
び２２４は、センスアンプ２２０を構成している。ま
た、メモリセル（記憶セル）である容量２０１には、１
ビットのデータが記憶される。

【０００４】図２は、上記図１に示すメモリセル周辺の
回路を有するＳＤＲＡＭのデータ読出し動作を示すタイ
ミングチャートである。図１及び図２を参照して、デー
タ読み出しのタイミング制御について説明する。データ
読出しの場合、ＳＤＲＡＭに対するコマンドとして、ビ
ット線ＢＬ及び／ＢＬを所定の電圧にプリチャージする
プリチャージコマンド（ＰＲＥ）、ローアクセスのため
の／ＲＡＳコマンド（Ｒ）、及びコラムアクセスのため
の／ＣＡＳコマンド（Ｃ）が順次入力される。／ＲＡＳ
コマンドは、ＳＤＲＡＭ内のコア回路から１つのロー系
のメモリセルブロック、即ち、特定のワード線を選択す
る。／ＣＡＳコマンドは、選択されたワード線の中から
特定のコラム、即ちセンスアンプ２２０を選択する。
尚、コア回路は、メモリセル２０１がロー及びコラム方
向に関してアレイ状に配置されたものであり、各コラム
毎にセンスアンプ２２０が設けられている。従って、セ
ンスアンプ２２０には、選択されたワード線に対応する
メモリセルのデータが取り込まれる。

【０００５】／ＲＡＳコマンドが入力されると、ビット
線トランスファー信号ＢＬＴ０がＬＯＷとなり（この
時、ＢＬＴ１はＨＩＧＨになっておりＮＭＯＳトランジ
スタ２０３及び２０４は導通状態にある。）、ビット線
ＢＬ及び／ＢＬがセンスアンプ２２０に接続される。同
時にプリチャージ信号ＰＲをＬＯＷに落とし、ビット線
ＢＬのリセット状態を解除する。

【０００６】サブワード線選択信号ＳＷを選択し、ＨＩ
ＧＨにすることで特定のワード線を選択する。これによ
り、セルゲートであるＮＭＯＳトランジスタ２０２が導
通し、容量２０１のデータがビット線ＢＬに読み出され
る。次にセンスアンプ２２０を駆動するためにセンスア
ンプ駆動信号ＳＡ１及びＳＡ２がアクティブになり、Ｎ
ＭＯＳトランジスタ２１２及びＰＭＯＳトランジスタ２
１３が導通する。この状態で、ビット線ＢＬ及び／ＢＬ
上のデータは、ＮＭＯＳトランジスタ２０３及び２０４
を介して、センスアンプ２２０に読み込まれる。センス
アンプ２２０が駆動することにより、ビット線ＢＬ及び
／ＢＬ上のデータが増幅されて振幅が増大する。このと
き、センスアンプ２２０には、選択されたワード線に対
応する全てのメモリセルのデータが取り込まれている。

【０００７】次に／ＣＡＳコマンドに対応してコラム線
選択信号ＣＬがＨＩＧＨになり、特定のコラムを選択す
る。選択されたコラムゲートであるＮＭＯＳトランジス
タ２１０及び２１１が導通し、増幅されたビット線ＢＬ
及び／ＢＬ上のデータがデータバスＤＢおよび／ＤＢに
読み出される。上述のような構成（単一バンク）のＳＤ
ＲＡＭでは、同一のローアドレス（同一のワード線）の
データを連続的に読みだす場合には、異なるコラムを順
次選択することで、即ち、既にデータを格納している各
センスアンプに対応するコラム線選択信号を順次ＨＩＧ
Ｈにすることで、異なるコラムアドレスのデータを順次
読みだすことが出来る。従って、例えば、バースト長Ｂ
Ｌ＝４の場合は、図２に示すように、４ビットの連続し
たデータが読み出される。

【０００８】その後、プリチャージコマンドが入力され
ると、適切なタイミングでプリチャージ信号ＰＲがＨＩ
ＧＨになり、ＮＭＯＳトランジスタ２０７、２０８、２
０９が導通し、ビット線ＢＬ及び／ＢＬが所定の電位Ｖ
ＰＲにプリチャージされる。これにより、ビット線ＢＬ
及び／ＢＬがリセットされ、次のコントロール信号（Ｒ
またはＷ）に備えることができる。

【０００９】しかしながら、再度のコマンド入力
（Ｒ）、（Ｃ）、（ＰＲＥ）により、異なったローアド
レス（異なったワード線）のデータを読み出そうとする
と（即ちページミスヒットの場合）、新たなワード線が
選択する各メモリセルからのデータを、ビット線ＢＬ及
び／ＢＬに新たに読みだす必要がある。更に、単一バン
クの構成では、新たなデータをビット線ＢＬ及び／ＢＬ
に読み出すためには、予めビット線ＢＬ及び／ＢＬをプ
リチャージしておく必要がある。そのため、図２に示す
ように、異なるローアドレスのデータ読み出しに、大き
な時間間隔、即ち、１０クロックの空白期間が発生す
る。

【００１０】そこで、この空白期間を埋めるため、マル
チバンク構成のＳＤＲＡＭにおいてバンクインターリー
ブ方式が採用されており、例えば、複数のバンクを選択
して順にデータを出力するようにコマンドを入力する。
即ち、図２の下方に記載のように、バンク０とバンク１
に対して順にコマンドを入力する。これにより、バンク
０の読出しデータの１０クロックの空白期間に、バンク
１の読出しデータが出力され、上記空白期間をある程度
改善することができる。

【００１１】その他の従来の半導体記憶装置としては、
例えば、ＦＣＲＡＭがある。下記にＳＤＲＡＭとの相違
点、及びＦＣＲＡＭのデータ読み出しのタイミング制御
について説明する。尚、ＦＣＲＡＭのメモリセル周辺の
回路構成は、図１に示す回路構成と同様である。ＳＤＲ
ＡＭとの第１の相違点として、ＦＣＲＡＭは、一度に複
数のコラムを選択することにより、各センスアンプ２２
０からパラレルにデータを読み出す。そのため、固定の
期間だけ各センスアンプ２２０を駆動しておけばよく、
センスアンプ動作の期間をバースト長ＢＬに関わらず一
定にして（例えば、ＢＬ＝１とＢＬ＝４のセンスアンプ
動作の期間が同一）、乱れのないロー系のパイプライン
動作を実行可能になる。

【００１２】第２に、ＦＣＲＡＭは、内部プリチャージ
信号（ＳＤＲＡＭの（ＰＲＥ）に相当）によって自動的
にリセット動作を実行する。これは、センスアンプ動作
の期間が同一であることを利用することで、各センスア
ンプ２２０からのデータ読み出しの直後に、最適なタイ
ミングでプリチャージを実行する。そのため、センスア
ンプ２２０の動作能力の限界に近い高速なサイクルでの
データ読み出しを実現することができる。

【００１３】第３に、ＦＣＲＡＭでは、上記パイプライ
ン動作、及び上記自己プリチャージにより、ランダムア
クセスのリードサイクルが短いため、例えば、先に説明
したＳＤＲＡＭと同様にバースト長ＢＬ＝４のときは、
各センスアンプから読み出した４ビットのパラレルデー
タをシリアルデータに変換し、連続した途切れのないデ
ータ読出しを実現する。

【００１４】図３は、上記図１に示すメモリセル周辺の
回路を有するＦＣＲＡＭのデータ読出し動作を示すタイ
ミングチャートである。図１及び図３を参照して、デー
タ読み出しのタイミング制御について説明する。尚、読
出しデータのバースト長は、ＳＤＲＡＭのときと同様
に、バースト長ＢＬ＝４とする。アクティベーションコ
マンド（ＡＣＴ）が入力されると、ＦＣＲＡＭは、内部
で、各メモリセル２０１のデータを各センスアンプ２２
０に取り込むことを指令する信号であるＲＡＳＺを生成
し、更にワード線選択信号ＭＷ及びＳＷ、ビット線トラ
ンスファー信号ＢＬＴ、及びセンスアンプ駆動信号ＳＡ
１及びＳＡ２を適切なタイミングで生成する。これによ
り、メモリセル２０１のデータは、ビット線ＢＬに現わ
れ、センスアンプ２２０に取り込まれ、更にセンスアン
プ２２０内で振幅が増幅される。

【００１５】更にＦＣＲＡＭでは、信号ＲＡＳＺを受け
取ってから所定の時間が経過した後に、内部プリチャー
ジ信号ＰＲＥを生成する。また、読み出しコマンド（Ｒ
Ｄ）の入力に対応して、コラムアドレスが選択するコラ
ムのコラム線選択信号ＣＬがＨＩＧＨになり、センスア
ンプ２２０のデータがデータバスＤＢ及び／ＤＢに読み
出される。読み出されたデータは、４ビットのパラレル
データであり、このデータがシリアルデータに変換さ
れ、読出しデータＤＱとして、外部に出力される。

【００１６】図３に示されるように、内部生成されたプ
リチャージ信号ＰＲＥは、ＳＤＲＡＭの外部からプリチ
ャージ信号（ＰＲＥ）が入力された時と同様の動作で、
ビット線トランスファー信号ＢＬＴ及びワード線選択信
号ＭＷ及びＳＷをリセットすると共に、ビット線ＢＬ及
び／ＢＬを所定の電位にプリチャージする。このプリチ
ャージ信号ＰＲＥによるプリチャージ動作のタイミング
は、コラム線選択信号ＣＬによりデータがセンスアンプ
２２０から読み出された直後である。

【００１７】また、ＦＣＲＡＭでは、コマンドをパケッ
ト形式で受け取ることで、コマンド間の間隔を短縮する
ようにしている。即ち、図３では、アクティベーション
コマンド（ＡＣＴ）及び読み出しコマンド（ＲＤ）を、
２サイクルにまたがる一つのパケットとして入力する。
上記のデータ読出し動作を繰り返し実行した場合、ＦＣ
ＲＡＭでは、ランダムアクセスのリードサイクルが短い
ため、例えば、バースト長ＢＬ＝４のときは、図３に示
す様に、連続した途切れのないデータ読出しを実現して
いる。即ち、ＦＣＲＡＭでは、ＳＤＲＡＭで使用してい
るバンクインターリーブ方式が必要ない。

【００１８】このように、ＦＣＲＡＭでは、ＳＤＲＡＭ
において発生していたデータ読み出しの空白期間が発生
せず、より高速なデータ読み出しを実現している。

【００１９】

【発明が解決しようとする課題】上述したように、ＦＣ
ＲＡＭはデータの読出し時、ＳＤＲＡＭで発生する空白
期間を持たないので、データをより高速に読出すことが
できる。論理的には、同時に読出すパラレルデータのビ
ット数を増せば、バースト長を長くすることができる。
しかしながら、より多くのビット線対の電位差を同時に
増幅し、その後ビット線対をリセットしなければならな
いので、読出し動作が遅くなる。

【００２０】読出し動作を速くするには、コアサイズを
できるだけ小さくする必要がある。しかしながら、コア
サイズを小さくすれば、同時に読出せるパラレルデータ
のビット数は減ってしまう。つまり、従来の技術では同
時に読出せるパラレルデータのビット数とデータ読出し
の高速化とはトレードオフの関係にあり、より多くのビ
ット数をより高速に読出すという要求に答えられない。

【００２１】本発明は、内部で自動的にバンクインター
リーブ動作を行うことにより、複数のメモリセルブロッ
クを選択的に活性化でき、更にそのメモリブロック内に
記憶されているデータの読出し速度の高速化を実現する
半導体記憶装置を提供することを目的とする。

【００２２】

【課題を解決するための手段】そこで、上記課題を解決
するため、請求項１の発明において、少なくとも２つの
メモリセルブロックを有する半導体記憶装置は、設定さ
れたバースト長に基づいて、バースト長情報を生成する
バースト長情報生成回路（後述する実施例のモードレジ
スタ４に相当）と、バースト長が所定値以下の時に単一
のメモリセルブロックを選択的に活性化し、所定値より
長い値の時にバースト長に応じた複数のメモリセルブロ
ックを活性化するブロック活性化回路（後述する実施例
のＲＡＳ生成ユニット９、内部インターリーブ発生回路
６、タイミングコントローラ１０、プリデコーダ１１に
相当）とを有し、前記活性化された単一または複数のメ
モリセルブロックからデータが読み出されることを特徴
とする。

【００２３】請求項１記載の半導体記憶装置は、データ
出力のバースト長と、選択されるメモリセルブロックと
の関係を規定し、それを実現するための具体的な構成を
規定する。例えば、従来のＦＣＲＡＭは、一度の読出し
コマンド（ＲＤ）の入力で複数のコラム線選択信号ＣＬ
を生成することにより、対応する各センスアンプ２２０
からパラレルにデータを読み出す。しかしながら、この
構成では、読み出されるパラレルデータのビット数が、
例えば、４ビットの場合、設定可能な最大バースト長
は、ＢＬ＝４となる。即ち、従来のＦＣＲＡＭは、一度
の読出しコマンドの入力で、単一のメモリセルブロック
しか選択できない。

【００２４】これに対し、請求項１記載の半導体記憶装
置では、一度の読出しコマンドの入力で、複数のメモリ
セルブロックを選択的に活性化できる。従って、バース
ト長に応じたメモリセルブロックの選択が可能となる。
具体的には、例えば、バースト長がＢＬ＝３２の場合、
本発明の半導体記憶装置は、一度の読出しコマンドの入
力で８つのメモリセルブロックを選択的に活性化し、活
性化順に３２ビットのデータを読み出すことができる。

【００２５】また、請求項２の発明において、請求項１
記載の半導体記憶装置は、前記複数のメモリセルブロッ
クが活性化された場合の、データ読出し処理に要するサ
イクルタイムが、前記単一のメモリセルブロックが選択
された場合と同一とすることを特徴とする。請求項２記
載の半導体記憶装置は、データの読出し速度の高速化を
実現するための方法を規定する。

【００２６】例えば、従来のＦＣＲＡＭは、例えば、バ
ースト長がＢＬ＝４の場合、読出しコマンドが入力され
ると、４ビットのシリアルデータが読み出される。従っ
て、従来のＦＣＲＡＭでは、このデータ読出し動作を２
回実行すると（即ち、読出しコマンドを２回入力する
と）、連続した途切れのない８ビットのシリアルデータ
が読み出される。この場合、データ読出し処理に要する
サイクルタイムは、４ビットのシリアルデータを読み出
すときの２倍となる。

【００２７】これに対し、請求項１記載の半導体記憶装
置では、例えば、バースト長がＢＬ＝８の場合、読出し
コマンドが１回入力されると、２つのメモリセルブロッ
クが自動的に選択的に活性化されるため、連続した途切
れのない８ビットのシリアルデータが一度に読み出され
る。この場合、例えば、クロックの周波数を２倍にする
か、またはＤＤＲ（Double Data Rate）にすることによ
り、データ読出し処理に要するサイクルタイムを、バー
スト長ＢＬ＝４にて４ビットのシリアルデータを読み出
すときと同一にすることができる。即ち、本発明の半導
体記憶装置の転送レートは、従来のＦＣＲＡＭの転送レ
ートの２倍となる。

【００２８】また、請求項３の発明において、請求項１
または２記載の半導体記憶装置は、外部からのアドレス
信号に基づいて特定のバンクを選択するアドレスデコー
ダ（後述する実施例のアドレスバッファ３に相当）を有
し、バースト長が所定値以下の場合、前記ブロック活性
化回路は、該アドレスデコーダにより選択されたバンク
の中からメモリセルブロックを選択し、バースト長が所
定値より長い場合、前記アドレスデコーダにより選択さ
れたバンクを無効とし（後述する実施例のロー活性コマ
ンド発生回路２１ａ、２１ｂ、アドレス発生部２４に相
当）、内部で自動的に複数のバンクを選択し、更に選択
されたバンク毎に、メモリセルブロックを選択すること
を特徴とする。請求項３記載の発明は、複数のメモリセ
ルブロックを選択する場合の具体的方法を規定する。

【００２９】また、請求項４の発明において、請求項１
ないし３いずれか一項記載の半導体記憶装置は、バース
ト長が所定値より長い時に、定期的なタイミングでパル
ス信号を発生するパルス発生回路（後述する実施例のク
ロックカウンタ５に相当）を有し、前記ブロック活性化
回路が、選択された複数のメモリセルブロックを、該パ
ルス信号の発生タイミングで順に活性化することを特徴
とする。請求項４記載の発明は、前記複数のメモリセル
ブロックを選択する場合の具体的方法を、実現するため
の構成を規定する。

【００３０】また、請求項５の発明において、前記バー
スト長の所定値は、請求項１記載における選択的に活性
化されたメモリブロックから読出されるパラレルデータ
のビット数とすることを特徴とする。請求項５の発明
は、バースト長の所定値の一例を規定する。また、請求
項６の発明において、請求項１記載の半導体記憶装置
は、パラレルデータをシリアルデータに変換するパラレ
ル／シリアル変換回路（後述する実施例のパラシリ変換
回路１８ａ、１８ｂに相当）を有し、該パラレル／シリ
アル変換回路は、前記複数のメモリセルブロックからそ
れぞれ出力された複数ビットのパラレルデータを順次取
り込み、前記バースト長情報に基づいて、シリアルデー
タを出力し、バースト長が所定値より長い場合、その時
のバースト長に応じてシリアルデータの送信レートを高
速化する（後述する実施例のパラシリ変換回路１８ａ、
１８ｂ、ＤＱコントローラ１７に相当）ことを特徴とす
る。請求項６記載の発明は、データ読出し処理の高速化
を実現するための構成の一例を規定する。

【００３１】更に、請求項７に記載の半導体記憶装置
は、請求項１に記載の構成に加え更にアドレスカウンタ
（後述する実施例のアドレスカウンタ９０に相当する）
を備え、設定されたバースト長が前記所定値より長い第
２の所定値よりも更に長い場合には、外部から与えられ
た第１のアドレス信号及びそれに基づき前記アドレスカ
ウンタが発生した第２のアドレス信号に対し、複数のメ
モリセルブロックをバースト長に基づく回数繰り返し活
性化することを特徴とする。複数のメモリセルブロック
をバースト長に基づく回数繰り返し活性化することで、
任意のバースト長のデータを読出すことができる。

【００３２】請求項８に記載の半導体記憶装置は、請求
項７において、前記第１のアドレス信号と前記第２のア
ドレス信号は異なるワード線を選択することを特徴とす
る。異なるワード線を選択することで、外部から第１の
アドレス信号を与えることで、同じメモリブロックから
複数回データを読出すことができる。

【００３３】

【発明の実施の形態】以下、本発明の半導体記憶装置の
実施例を図面に基づいて説明する。図４は、本発明の半
導体記憶装置の実施例を示す。尚、実施例として、本発
明のＦＣＲＡＭを具体例とする。本発明のＦＣＲＡＭ
は、クロックバッファ１、コマンドデコーダ２、アドレ
スバッファ３、モードレジスタ４、クロックカウンタ
５、内部インターリーブ発生回路６、バンク０用回路
７、バンク１用回路８、ＤＱコントローラ１７、バンク
０用パラシリ変換回路１８ａ、バンク１用パラシリ変換
回路１８ｂ、及びデータ出力バッファ１９を含む構成と
する。また、バンク０用回路７とバンク１用回路８内に
は、それぞれマトリクス状に配列されたメモリセル１４
を含む複数のメモリセルブロック（メモリセルブロック
１２ａ、１２ｂ、１２ｃ、１２ｄ）、ＲＡＳ生成ユニッ
ト９、タイミングコントローラ１０、プリデコーダ１
１、ローデコーダ１３、コラムデコーダ１４、センスア
ンプ１５、及びセンスバッファ１６を含む。

【００３４】上記のように構成される本発明のＦＣＲＡ
Ｍは、内部で自動的にバンクインターリーブ動作を行う
ことにより、複数のメモリセルブロックを選択的に活性
化し、更にそのメモリブロック内に記憶されているデー
タの読出し速度の高速化を実現する。尚、本実施例のメ
モリセル（例えば、図示のメモリセル２０）は、例え
ば、ＤＲＡＭ型のセル構造を有し、更に本実施例のメモ
リセル周辺の回路構成は、先に説明した図１と同様の構
成とする。本実施例では、例えば、マトリクス状にメモ
リセルを敷きつめたセルマトリクス（コア回路）が、複
数のバンク単位（図示のバンク０用回路及びバンク１用
回路）に分割されている。バンク毎に分割されたセルマ
トリクスは、更に複数のメモリセルがロー及びコラム方
向に配置された各ブロック（図示の１２ａ、１２ｂ、１
２ｃ、１２ｄ）を形成する。各ブロックでは、コラム毎
にセンスアンプ１５を有する。また、図１に示す本実施
例は、説明の便宜上、２バンク構成として図示するが、
ＦＣＲＡＭ内のバンク構成はこれに限らない。

【００３５】上記、本発明のＦＣＲＡＭを構成する各部
の機能について簡単に説明する。クロックバッファ１
は、外部からのクロック信号（ＣＬＫ）が入力され、Ｆ
ＣＲＡＭを構成する各部に同期クロックＣＬＫ１を供給
する。コマンドデコーダ２は、外部からのコマンド、例
えば、読出しコマンド（ＷＥ：以後ＲＤと呼ぶ）、書込
みコマンド（／ＷＥ）、チップセレクト信号（／ＣＳ）
等が入力され、デコードして後述する各バンク用回路に
通知する。尚、／は負論理の信号を表し、その他は正論
理の信号を表す。アドレスバッファ３は、外部からのメ
モリアドレス信号（Ａ０からＡｎ）を入力する。尚、変
数ｎはメモリ容量に応じた整数とする。モードレジスタ
４は、内部に使用するバースト長を設定するためのレジ
スタを具備し、外部からのバースト長に基づいてバース
ト長情報を生成する。クロックカウンタ５は、前記バー
スト長情報に応じて、定期的なタイミングでパルス信号
を発生する。内部インターリーブ発生回路６は、前記バ
ースト長情報及び前記パルス信号に基づいて、活性化さ
せるバンクを選択する。パラシリ変換回路１８ａ及び１
８ｂは、各メモリセルブロックから読み出されるパラレ
ルデータをシリアルデータに変換する。ＤＱコントロー
ラ１７は、データ読出し時にパラシリ変換回路１８ａ及
び１８ｂ及びデータ出力バッファ１９を制御する。

【００３６】また、バンク０用回路７において、ＲＡＳ
生成ユニット９は、メモリセルブロック内の各メモリセ
ルのデータをセンスアンプに読み出すことを指令する信
号ｂｒａｓｚを生成する。タイミングコントローラ１０
は、各ブロックを活性化するための信号と、メモリセル
ブロックの活性化を開始してから一定時間経過後に自動
的に内部をプリチャージするための信号ｂｓｐｒｘ信号
を生成する。プリデコーダ１１は、供給されたアドレス
信号をラッチすると共にプリデコードし、バンク内に配
置された複数のメモリブロックの１つを選択する。ロー
デコーダ１３は、アドレス信号に対応するワード線を選
択するためのワード線選択信号を生成する。センスアン
プ１５は、ワード線選択信号により選択されるワード線
に結合された全てのメモリセルのデータを受け取り保持
する。コラムデコーダ１４は、前記複数のセンスアンプ
に保持されているデータを複数ビット同時に選択するた
めのコラム線選択信号を生成する。センスバッファ１６
は、読み出されたパラレルデータをバッファリングす
る。尚、バンク１用回路８の構成及び機能は、前記バン
ク０用回路７と同様のため説明を省略する。

【００３７】上記、図４に示すＦＣＲＡＭは、例えば、
クロック信号（ＣＬＫ）、アクティベーションコマンド
（ＡＣＴ）、コントロール信号（ＲＤ）、及びアドレス
信号（Ａ０からＡｎ）が入力されると、データ読出し動
作を開始する。まず本発明のＦＣＲＡＭの基本的なデー
タ読出し動作（例えば、バースト長ＢＬ＝４のとき）を
図４に従って説明する。

【００３８】クロック信号（ＣＬＫ）は、内部のグロー
バルなクロック信号ＣＬＫ１として、ＦＣＲＡＭの動作
を同期制御するために、常にＦＣＲＡＭ内の各構成部に
供給されている。アクティベーションコマンド（ＡＣ
Ｔ）、コントロール信号（ＲＤ）は、コマンドデコーダ
２でデコードされ、デコード結果に応じてＲＡＳ生成ユ
ニット９を制御する。アドレス信号（Ａ０からＡｎ）
は、アドレスバッファ３を介してプリデコーダ１１に供
給される。尚、アドレスバッファ３内では、アドレスデ
コードが実行され、データ読出し動作を実行するバンク
のＲＡＳ生成ユニット９に対してバンク選択信号ｂａｚ
を通知する。ここでは、バンク０用回路７にバンク選択
信号ｂａｚが通知されたものとする。

【００３９】ＲＡＳ生成ユニット９は、アクティベーシ
ョンコマンド（ＡＣＴ）が入力されると、内部ＲＡＳ信
号である信号ｂｒａｓｚを生成する。尚、ＲＡＳ生成ユ
ニット９は、リフレッシュコマンド入力時に信号ｂｒａ
ｓｚを連続的に内部生成してリフレッシュ動作を実行す
るためのものであり、アクティベーションコマンド（Ａ
ＣＴ）の入力時には信号ｂｒａｓｚを単発的に生成す
る。生成された信号ｂｒａｓｚは、メモリセルのデータ
をセンスアンプに読み込むことを指令するための信号で
あり、タイミングコントローラ１０に供給される。

【００４０】タイミングコントローラ１０では、バンク
０用回路７内のいずれかのブロックを活性化するための
ブロック活性化信号を生成し、プリデコーダ１１に供給
する。同時にセンスアンプ１５及びセンスバッファ１６
を活性化するためのセンスバッファ活性化信号ｓｂｅｚ
を生成し、それぞれに供給する。更にタイミングコント
ローラ１０では、信号ｂｒａｓｚを受け取ると、一定時
間経過後にプリチャージ信号ｂｓｐｒｘを生成する。こ
の内部生成されたプリチャージ信号ｂｓｐｒｘは、外部
からプリチャージ信号が供給された場合と同様に、ＲＡ
Ｓ生成ユニット９をリセットしてプリチャージ動作を行
わせる。この内部生成されたプリチャージ信号ｂｓｐｒ
ｘによるプリチャージ動作を、以降では自己プリチャー
ジと呼ぶ。

【００４１】プリデコーダ１１では、アドレス信号（Ａ
０からＡｎ）を受け取ると、バンク０用回路７内に配置
された複数のメモリセルブロックの一つ、例えば、ブロ
ック１２ａを選択する。更にブロック活性化信号を受け
取ると、プリデコーダ１１は、ローデコーダ１３を制御
してワード線選択信号ｓｗｌを適切なタイミングで生成
させる。バンク０用回路７内では、この選択されたメモ
リセルブロック（ブロック１２ａ）においてのみ、ロー
デコーダ１３が動作し、ワード線選択信号ｓｗｌにより
選択されるワード線に結合された、ブロック１２ａ内の
全てのメモリセルのデータを読み出してセンスアンプ１
５に格納する。

【００４２】また、プリデコーダ１１は、コラムデコー
ダ１４を制御してコラム線選択信号ｃｌｚを適切なタイ
ミングで生成させる。コラムデコーダ１４は、コラム線
選択信号ｃｌｚを指定される複数（ビット数は固定）の
コラム、例えば、４つのコラムに供給し、それらのコラ
ムのセンスアンプ１５から４ビットのパラレルデータを
読み出して、センスバッファ１６に供給する。センスバ
ッファ１６は、読み込んだ４ビットのパラレルデータを
増幅し、パラシリ変換回路１８ａに供給する。増幅され
た４ビットのパラレルデータは、パラシリ変換回路１８
ａにてシリアルデータに変換され、データ出力バッファ
１９を介して外部に読み出される。

【００４３】このように本発明のＦＣＲＡＭは、一度に
複数のコラムを選択することにより、センスアンプ１５
から複数ビットのパラレルデータを読み出す。そのた
め、固定の期間だけセンスアンプ１５を駆動しておけば
よく、センスアンプ動作の期間をバースト長ＢＬに関わ
らず一定にして（例えば、ＢＬ＝１とＢＬ＝４のセンス
アンプ動作の期間が同一）、乱れのないロー系のパイプ
ライン動作を実行可能にしている。

【００４４】また、本発明のＦＣＲＡＭは、内部プリチ
ャージ信号ｂｓｐｒｘによって自動的にリセット動作を
実行する。即ち、センスアンプ動作の期間が同一である
ことを利用することで、センスアンプ１５からのデータ
読み出しの直後に、最適なタイミングでプリチャージを
実行している。そのため、センスアンプ１５の動作能力
の限界に近い高速なサイクルでのデータ読み出しを実現
することができる。

【００４５】また、本発明のＦＣＲＡＭは、上記パイプ
ライン動作、及び上記自己プリチャージにより、ランダ
ムアクセスのリードサイクルが短いため、例えば、先に
説明したＳＤＲＡＭと同様にバースト長ＢＬ＝４のとき
は、各センスアンプから読み出した４ビットのパラレル
データをシリアルデータに変換し、連続した途切れのな
いデータ読出しを実現することができる。

【００４６】しかしながら、このような構成だけでは、
コラム線選択信号ｃｌｚにより選択され、センスアンプ
１５から読み出されるパラレルデータのビット数が、例
えば、４ビットの場合、設定可能な最大バースト長はＢ
Ｌ＝４となる。即ち、一度の読出しコマンドの入力で、
単一のメモリセルブロックしか選択できないため、設定
可能な最大バースト長がセンスアンプ１５から読み出さ
れるパラレルデータのビット数に依存する。

【００４７】そこで、本発明のＦＣＲＡＭでは、上記、
基本的なデータ読出し動作に加えて、内部で自動的にバ
ンクインターリーブ動作を行うことにより、複数のメモ
リセルブロックを選択的に活性化する構成とする。図５
は、本発明のＦＣＲＡＭを構成するＲＡＳ生成ユニット
９及び内部インターリーブ発生回路６において、複数の
メモリセルブロック、例えば、図４に示すバンク０用回
路７とバンク１用回路８とを、選択的に活性化するため
のシーケンスを示す。ここでは、バースト長ＢＬ＝８の
ときに、バンク０用回路７とバンク１用回路８とを選択
的に活性化する動作を図４及び図５に従って説明する。
尚、ＲＡＳ生成ユニット９は、図４及び図５に示すとお
り、各バンク毎にあり、各バンク内に配置された複数の
メモリセルブロックの一つを選択している。また、モー
ドレジスタ４からは、バースト長ＢＬ＝８が設定されて
いることを示すバースト長情報ｂｌ８が出力されてい
る。

【００４８】例えば、読出しコマンド（ＲＤ）及びアド
レス信号（Ａ０からＡｎ）が入力されると、本発明のＦ
ＣＲＡＭでは、前記バースト長情報ｂｌ８に応じて、内
部インターリーブ発生回路６で自動的にバンクインター
リーブ動作を行う。即ち、アドレスバッファ３からのバ
ンク選択信号ｂａｚを無効とし、バースト長情報ｂｌ８
に応じて、内部インターリーブ発生回路６内のコマンド
発生部２３にてロー活性コマンド（図５のロー活性コマ
ンド）を自動的に生成し、更にアドレス発生部２４にて
データ読出し動作を実行するバンクを指定するためのバ
ンクアドレス（図５のバンクアドレス）を自動的に生成
し、それら生成された信号を、例えば、バンク０用回路
７内のＲＡＳ生成ユニット９に供給する。同時にクロッ
クカウンタ５では、他のバンクを自動的に活性化させる
ためのパルス信号ｃｌｋｃｏｕｎｔを生成するため、カ
ウントを開始する。

【００４９】バンク０用回路７内のＲＡＳ生成ユニット
９では、バンク０用ＲＡＳ信号である信号ｂｒａｓ０ｚ
（図５の信号ｂｒａｓ０ｚ）を生成する。信号ｂｒａｓ
０ｚは、メモリセルのデータをセンスアンプ１５に読み
込むことを指令するための信号であり、タイミングコン
トローラ１０に供給される。タイミングコントローラ１
０では、バンク０用回路７内のいずれかのブロックを活
性化するためのブロック活性化信号を生成し、プリデコ
ーダ１１に供給する。同時にセンスアンプ１５を活性化
するためのセンスアンプ活性化信号を生成し、その後、
センスバッファ１６を活性化するためのセンスバッファ
活性化信号ｓｂｅｚを生成し、所定のタイミングでそれ
ぞれに供給する。更にタイミングコントローラ１０で
は、信号ｂｒａｓｚを受け取ると、一定時間経過後にプ
リチャージ信号ｂｓｐｒｘを生成する。この内部生成さ
れたプリチャージ信号ｂｓｐｒｘは、外部からプリチャ
ージ信号が供給された場合と同様に、ＲＡＳ生成ユニッ
ト９をリセットしてプリチャージ動作を行わせる。

【００５０】プリデコーダ１１では、アドレス信号（Ａ
０からＡｎ）を受け取ると、バンク０用回路７内に配置
された複数のメモリセルブロックの一つ、例えば、ブロ
ック１２ａを選択する。更にブロック活性化信号を受け
取ると、プリデコーダ１１は、ローデコーダ１３を制御
してワード線選択信号ｓｗｌを適切なタイミングで生成
させる。バンク０用回路７内では、この選択されたメモ
リセルブロック（ブロック１２ａ）においてのみ、ロー
デコーダ１３が動作し、ワード線選択信号ｓｗｌにより
選択されるワード線に結合された、ブロック１２ａ内の
全てのメモリセルのデータを読み出してセンスアンプ１
５に格納する。

【００５１】また、プリデコーダ１１は、コラムデコー
ダ１４を制御してコラム線選択信号ｃｌｚを適切なタイ
ミングで生成させる。コラムデコーダ１４は、コラム線
選択信号ｃｌｚを指定される複数（ビット数は固定）の
コラム、例えば、４つのコラムに供給し、それらのコラ
ムのセンスアンプ１５から４ビットのパラレルデータｇ
ｄｂを読み出して、バンク０用回路７内のセンスバッフ
ァ１６に供給する。

【００５２】更に本発明のＦＣＲＡＭでは、クロックカ
ウンタ５にて自動的に発生されるパルス信号ｃｌｋｃｏ
ｕｎｔに併せて、内部インターリーブ発生回路６にて自
動的に実行されているバンクインターリーブ動作の続き
を行う。即ち、内部インターリーブ発生回路６内のコマ
ンド発生部２３にてロー活性コマンド（図５のロー活性
コマンド）を自動的に生成し、更にアドレス発生部２４
にてデータ読出し動作を実行するバンクを指定するため
のバンクアドレス（図５のバンクアドレス）を自動的に
生成し、それら生成された信号を、例えば、バンク１用
回路８内のＲＡＳ生成ユニット９に供給する。

【００５３】バンク１用回路８内のＲＡＳ生成ユニット
９では、バンク１用ＲＡＳ信号である信号ｂｒａｓ１ｚ
（図５の信号ｂｒａｓ１ｚ）を生成する。信号ｂｒａｓ
１ｚは、メモリセルのデータをセンスアンプ１５に読み
込むことを指令するための信号であり、タイミングコン
トローラ１０に供給される。以降、バンク１用回路８内
では、バンク０用回路７と同様の動作が行われ、コラム
線選択信号ｃｌｚを指定される４つのコラムに供給し、
それらのコラムのセンスアンプ１５から４ビットのパラ
レルデータｇｄｂを読み出して、バンク１用回路８内の
センスバッファ１６に供給する。

【００５４】この状態で、本発明のＦＣＲＡＭは、各バ
ンク内のセンスバッファ１６にて読み込んだ４ビットの
パラレルデータを増幅し、それぞれパラシリ変換回路１
８ａ、１８ｂに供給する。増幅された４ビットのパラレ
ルデータは、パラシリ変換回路１８ａ、１８ｂにてそれ
ぞれシリアルデータに変換され、ＤＱコントローラ１７
の制御により、活性化順に連続したシリアルデータとし
て外部に読み出される。

【００５５】このように本発明のＦＣＲＡＭは、一度の
読出しコマンド（ＲＤ）の入力で、複数のメモリセルブ
ロックを選択的に活性化できる。従って、バースト長Ｂ
Ｌに応じたメモリセルブロックの選択が可能となる。
尚、本実施例では、バースト長ＢＬ＝８に応じて、一度
の読出しコマンド（ＲＤ）の入力で２つのメモリセルブ
ロック（バンク０用回路７内のメモリセルブロック１２
ａと、バンク１用回路８内のメモリセルブロック１２ａ
の２つ）を選択的に活性化し、活性化順に連続したシリ
アルデータを読み出す構成例をあげているが、例えば、
バースト長がＢＬ＝３２の場合は、後述するように、一
度の読出しコマンド（ＲＤ）の入力で８つのメモリセル
ブロックを選択的に活性化しても良いし、２つのメモリ
セルブロックを順に活性化することとしても良い。

【００５６】また、図４に示す本発明のＦＣＲＡＭで
は、モードレジスタ４内に設定されるバースト長ＢＬに
応じて、パラシリ変換回路１８ａ、１８ｂのシリアルデ
ータの送信レートを高速化している。例えば、バースト
長ＢＬ＝８のときは、バースト長ＢＬ＝４のときの２倍
の周波数のクロック信号を、パラシリ変換回路１８ａ及
び１８ｂに入力し、８ビットバースト時の送信レートを
４ビットバースト時の２倍にする。従って、本発明のＦ
ＣＲＡＭでは、バースト長ＢＬ＝８のときのデータ読出
し処理に要するサイクルタイムが、バースト長ＢＬ＝４
のときと同一となり、データ読み出し動作の高速化を図
ることができる。尚、バースト長ＢＬ＝８の時にパラシ
リ変換回路１８ａ及び１８ｂに供給されるクロック信号
は、クロック信号ＣＬＫ（図４参照）を２倍にしても良
いし、クロック信号ＣＬＫの立ち上がり、及び立ち下が
りの両方に同期して動作させるＤＤＲ（Double Data Ra
te）としても良い。

【００５７】以上、複数のメモリセルブロックを選択的
に活性化する本発明のＦＣＲＡＭの動作説明を終了す
る。図６は、図４に示すクロックカウンタ５の具体的な
回路例を示す。クロックカウンタ５は、４段構成のディ
レイド・フリップ・フロップ（ＤＦＦ３１、３２、３
３、３４）を使用して、定期的なタイミングでパルス信
号を発生させる。即ち、複数のメモリセルブロックを活
性化する場合に、先行して活性化するメモリセルブロッ
クの４クロック後に、後続のメモリセルブロックを活性
化することにより、活性化順に読出しデータを外部に出
力する。尚、４段構成のＤＦＦは、コラム選択信号線に
より選択されセンスバッファ１６に読み出されるパラレ
ルデータのビット数にあわせたものであり、例えば、５
ビットのパラレルデータが読み出される構成では、ＤＦ
Ｆも５段構成となる。

【００５８】このクロックカウンタ５では、例えば、バ
ースト長情報ｂｌ８がＨＩＧＨのときにクロック信号Ｃ
ＬＫ１が各ＤＦＦに供給され、その後入力される読出し
コマンド（ＲＤ）のＨＩＧＨが４クロック遅れて立ち上
がり、その立ち上がりタイミングでパルス発生回路３５
がクロックカウント信号ｃｌｋｃｏｕｎｔを生成する。

【００５９】図７は、図４に示す内部インターリーブ回
路６及びＲＡＳ生成ユニットの具体的な回路例を示す。
内部インターリーブ回路６は、ＮＡＮＤゲート４８とイ
ンバータ４９から構成されるコマンド発生部２３と、デ
ィレイ回路４１、４２、４３とインバータ４４、４５、
４６とＮＡＮＤゲート４７、４８から構成されるアドレ
ス発生部２４とを有する。コマンド発生部２３は、例え
ば、バースト長情報ｂｌ８がＨＩＧＨのときの、クロッ
クカウント信号ｃｌｋｃｏｕｎｔの立ち上がりで内部発
生ロー活性コマンドをＨＩＧＨにし、複数バンクが選択
される場合の後続して選択されるバンクを制御する。ア
ドレス発生部２４は、内部の各ゲートにてＲＳ・Ｆ／Ｆ
（リセット・セット・フリップ・フロップ）を形成し、
バースト長情報ｂｌ８がＬＯＷ（ＢＬ＝４）のとき、両
方の内部発生バンクアドレスをＨＩＧＨにする。更に、
バースト長情報ｂｌ８がＨＩＧＨ（ＢＬ＝８）のとき、
バンク０用の内部発生バンクアドレスをセット（ＬＯ
Ｗ）し、他方のバンク１用の内部発生バンクアドレスを
リセット（ＨＩＧＨ）し、バンク０用回路７を選択す
る。その後、バンク０用ＲＡＳ信号ｂｒａｓ０ｚの立ち
上がりで、バンク０用の内部発生バンクアドレスをリセ
ット（ＨＩＧＨ）し、他方のバンク１用の内部発生バン
クアドレスをセット（ＬＯＷ）し、バンク１用回路８を
選択する。尚、リセット信号ｓｔｔｚは、通常ＬＯＷと
し、更に初期状態において、バンク０用ＲＡＳ信号ｂｒ
ａｓ０ｚ及びバンク１用ＲＡＳ信号ｂｒａｓ１ｚはＬＯ
Ｗである。

【００６０】バンク０用回路７内のＲＡＳ生成ユニット
９は、ＮＡＮＤゲート５１、５２、５３から構成される
バンク０用ロー活性コマンド発生回路２１ａと、ＮＯＲ
ゲート７１、インバータ７２、７５、７６、ＮＡＮＤゲ
ート７３、７４から構成されるバンク０用ＲＡＳ生成ユ
ニット２２ａと、バンク０用タイミングコントローラ１
０ａとを有する。バンク０用ロー活性コマンド発生回路
２１ａは、インバータ６２を介して入力されるバースト
長情報ｂｌ８がＬＯＷ（ＢＬ＝４）、且つアクティべー
ションコマンドａｃｔｐｚがＨＩＧＨのとき、バンク０
選択アドレスｂａ０ｚのＨＩＧＨ（アドレスバッファ３
からの出力）を有効としてバンク０用ロー活性コマンド
ＬＯＷを出力する。また、バースト長情報ｂｌ８（ＢＬ
＝８）がＨＩＧＨのときは、バンク０選択アドレスｂａ
０ｚを無効とし、アクティべーションコマンドａｃｔｐ
ｚの立ち上がりタイミングで、バンク０用ロー活性コマ
ンドを出力する。尚、バンク０用ロー活性コマンドは、
内部発生バンクアドレスがバンク０を選択するアドレス
であればＬＯＷとなる。バンク０用ＲＡＳ生成ユニット
２２ａは、バンク０用ロー活性コマンド発生回路２１ａ
からのＬＯＷを受けて、バンク０用ＲＡＳ信号ｂｒａｓ
０ｚをＬＯＷからＨＩＧＨにする。

【００６１】バンク１用回路８内のＲＡＳ生成ユニット
９は、ＮＡＮＤゲート５４、５５、トランジスタ５６、
５７、５８、５９、６０から構成されるバンク１用ロー
活性コマンド発生回路２１ｂと、ＮＯＲゲート８１、イ
ンバータ８２、８５、８６、ＮＡＮＤゲート８３、８４
から構成されるバンク１用ＲＡＳ生成ユニット２２ｂ
と、バンク１用タイミングコントローラ１０ｂとを有す
る。バンク１用ロー活性コマンド発生回路２１ｂは、イ
ンバータ６２を介して入力されるバースト長情報ｂｌ８
がＬＯＷ（ＢＬ＝４）、且つアクティべーションコマン
ドａｃｔｐｚがＨＩＧＨのとき、バンク１選択アドレス
ｂａ１ｚのＨＩＧＨ（アドレスバッファ３からの出力）
を有効としてバンク１用ロー活性コマンドＬＯＷを出力
する。また、バースト長情報ｂｌ８（ＢＬ＝８）がＨＩ
ＧＨ、且つカウント信号ｃｌｋｃｏｕｎｔがＨＩＧＨの
ときは、バンク１選択アドレスｂａ１ｚを無効とし、ア
クティべーションコマンドａｃｔｐｚの立ち上がりタイ
ミングで、バンク１用ロー活性コマンドを出力する。
尚、バンク１用ロー活性コマンドは、内部発生バンクア
ドレスがバンク１を選択するアドレスであればＬＯＷと
なる。バンク１用ＲＡＳ生成ユニット２２ｂは、バンク
１用ロー活性コマンド発生回路２１ｂからのＬＯＷ、及
び内部発生ロー活性コマンドのＨＩＧＨを受けて、バン
ク１用ＲＡＳ信号ｂｒａｓ１ｚをＬＯＷからＨＩＧＨに
する。

【００６２】図８は、バースト長ＢＬ＝４の時の、本発
明のＦＣＲＡＭのデータ読出し動作を示すタイミングチ
ャートである。このタイミングチャートを実際に図６及
び図７の回路例に従って詳細に説明する。尚、バースト
長ＢＬ＝４は、予めモードレジスタ４内に設定され、バ
ースト長情報ｂｌ８がＬＯＷになっている。例えば、ク
ロック信号（ＣＬＫ）が図示のように５ｎｓサイクルで
入力されている状態で、アクティベーションコマンド
（ＡＣＴ）、コントロール信号（ＲＤ０：バンク０に対
する読出しコマンド）、及びアドレス信号（Ａ０からＡ
ｎ）が入力されると、コマンドａｃｔｐｚがＨＩＧＨに
なり、バンク０用ＲＡＳ生成ユニット２２ａは、バンク
０用ロー活性コマンド発生回路２１ａからのＬＯＷを受
けて、バンク０用ＲＡＳ信号ｂｒａｓ０ｚをＬＯＷから
ＨＩＧＨにする。尚、この場合、バースト長情報ｂｌ８
が予めＬＯＷに設定されているため、バンク０選択アド
レスｂａ０ｚのＨＩＧＨ（アドレスバッファ３からの出
力）が有効となる。

【００６３】信号ｂｒａｓ０ｚは、タイミングコントロ
ーラ１０ａに供給され、タイミングコントローラ１０ａ
では、信号ｂｒａｓ０ｚのＬＯＷ→ＨＩＧＨの変化に応
答して、バンク０用回路７内のいずれかのブロックを活
性化するためのブロック活性化信号を生成し、プリデコ
ーダ１１に供給する。更にタイミングコントローラ１０
ａでは、一定時間経過後にプリチャージ信号ｂｓｐｒ０
ｘを生成する。この内部生成されたプリチャージ信号ｂ
ｓｐｒ０ｘは、外部からプリチャージ信号が供給された
場合と同様に、バンク０用回路７内のＲＡＳ生成ユニッ
ト９をリセットしてプリチャージ動作を行わせる。

【００６４】プリデコーダ１１では、アドレス信号（Ａ
０からＡｎ）を受け取ると、バンク０用回路７内に配置
された複数のメモリセルブロックの一つを選択し、更に
ブロック活性化信号を受け取ると、ローデコーダ１３を
制御してワード線選択信号ｓｗｌ０ｚを適切なタイミン
グでＬＯＷからＨＩＧＨに変化させる。バンク０用回路
７内では、選択されたメモリセルブロックにおいての
み、ローデコーダ１３が動作し、ワード線選択信号ｓｗ
ｌ０ｚにより選択されるワード線に結合された全てのメ
モリセルのデータを読み出してセンスアンプ１５に格納
する。

【００６５】更に、プリデコーダ１１は、コラムデコー
ダ１４を制御してコラム線選択信号ｃｌ０ｚを適切なタ
イミングでＬＯＷからＨＩＧＨに変化させる。コラムデ
コーダ１４は、コラム線選択信号ｃｌ０ｚを指定される
４つのコラムに供給し、それらのコラムのセンスアンプ
１５から４ビットのパラレルデータｇｄｂ０ｘ／ｚを読
み出して、センスバッファ１６に供給する。

【００６６】この状態で、タイミングコントローラ１０
ａは、更にセンスバッファ１６を活性化するためのセン
スバッファ活性化信号ｓｂｅ０ｚをＬＯＷからＨＩＧＨ
に変化させ、センスバッファ１６を活性化させる。セン
スバッファ１６では、読み込んだ４ビットのパラレルデ
ータを増幅してパラレルデータｃｄｂｘ／ｚを生成し、
そのパラレルデータｃｄｂｘ／ｚをパラシリ変換回路１
８ａに供給する。

【００６７】４ビットのパラレルデータｃｄｂｘ／ｚ
は、ＤＱコントローラ１７からのクロック信号ｐｓｃｌ
ｋ０〜３ｚに同期して、パラシリ変換回路１８ａにてシ
リアルデータに変換され、データ出力バッファ１９に供
給される。更にそのシリアルデータは、ＤＱコントロー
ラ１７からの制御信号ｏｕｔｐに同期して、出力データ
ＤＱとして外部に読み出される。

【００６８】このような読出し動作を行う本発明のＦＣ
ＲＡＭは、例えば、図示のように、２０ｎｓ毎に読出し
コマンド（Ｒ０）が入力され、且つバースト長がＢＬ＝
４の場合、読出しコマンド（Ｒ０）の入力毎に選択され
るメモリセルブロックから、連続してシリアルデータを
読み出し可能である。図９は、バースト長ＢＬ＝８の時
の、本発明のＦＣＲＡＭのデータ読出し動作を示すタイ
ミングチャートである。このタイミングチャートを実際
に図６及び図７の回路例に従って詳細に説明する。尚、
バースト長ＢＬ＝８は、予めモードレジスタ４内に設定
され、バースト長情報ｂｌ８がＨＩＧＨになっている。

【００６９】例えば、クロック信号（ＣＬＫ）が図示の
ように２．５ｎｓサイクルで入力されている状態で、ア
クティベーションコマンド（ＡＣＴ）、コントロール信
号（ＲＤ０：バンク０に対する読出しコマンド）、及び
アドレス信号（Ａ０からＡｎ）が入力されると、コマン
ドａｃｔｐｚがＨＩＧＨになり、バンク０用ＲＡＳ生成
ユニット２２ａは、バンク０用ロー活性コマンド発生回
路２１ａからのＬＯＷを受けて、バンク０用ＲＡＳ信号
ｂｒａｓ０ｚをＬＯＷからＨＩＧＨにする。尚、この場
合、バースト長情報ｂｌ８が予めＨＩＧＨに設定されて
いるため、バンク０選択アドレスｂａ０ｚ（アドレスバ
ッファ３からの出力）を無効とし、代わりに内部インタ
ーリーブ６からの内部発生バンクアドレスを有効とす
る。

【００７０】また、コマンドａｃｔｐｚのＨＩＧＨに応
答して、クロックカウンタ５内部では、クロックカウン
ト信号のカウントを開始させる。ＨＩＧＨに変化した信
号ｂｒａｓ０ｚは、タイミングコントローラ１０ａに供
給され、タイミングコントローラ１０ａでは、信号ｂｒ
ａｓ０ｚのＬＯＷ→ＨＩＧＨの変化に応答して、バンク
０用回路７内のいずれかのブロックを活性化するための
ブロック活性化信号を生成し、プリデコーダ１１に供給
する。更にタイミングコントローラ１０ａでは、一定時
間経過後にプリチャージ信号ｂｓｐｒ０ｘを生成する。
この内部生成されたプリチャージ信号ｂｓｐｒ０ｘは、
外部からプリチャージ信号が供給された場合と同様に、
バンク０用回路７内のＲＡＳ生成ユニット９をリセット
してプリチャージ動作を行わせる。

【００７１】プリデコーダ１１では、アドレス信号（Ａ
０からＡｎ）を受け取ると、バンク０用回路７内に配置
された複数のメモリセルブロックの一つを選択し、更に
ブロック活性化信号を受け取ると、ローデコーダ１３を
制御してワード線選択信号ｓｗｌ０ｚを適切なタイミン
グでＬＯＷからＨＩＧＨに変化させる。バンク０用回路
７内では、選択されたメモリセルブロックにおいての
み、ローデコーダ１３が動作し、ワード線選択信号ｓｗ
ｌ０ｚにより選択されるワード線に結合された全てのメ
モリセルのデータを読み出してセンスアンプ１５に格納
する。

【００７２】更に、プリデコーダ１１は、コラムデコー
ダ１４を制御してコラム線選択信号ｃｌ０ｚを適切なタ
イミングでＬＯＷからＨＩＧＨに変化させる。コラムデ
コーダ１４は、コラム線選択信号ｃｌ０ｚを指定される
４つのコラムに供給し、それらのコラムのセンスアンプ
１５から４ビットのパラレルデータｇｄｂ０ｘ／ｚを読
み出して、センスバッファ１６に供給する。

【００７３】この状態で、タイミングコントローラ１０
ａは、更にセンスバッファ１６を活性化するためのセン
スバッファ活性化信号ｓｂｅ０ｚをＬＯＷからＨＩＧＨ
に変化させ、センスバッファ１６を活性化させる。セン
スバッファ１６では、読み込んだ４ビットのパラレルデ
ータを増幅してパラレルデータｃｄｂｘ／ｚを生成し、
そのパラレルデータｃｄｂｘ／ｚをパラシリ変換回路１
８ａに供給する。

【００７４】４ビットのパラレルデータｃｄｂｘ／ｚ
は、ＤＱコントローラ１７からのクロック信号ｐｓｃｌ
ｋ０〜３ｚに同期して、パラシリ変換回路１８ａにてシ
リアルデータに変換され、データ出力バッファ１９に供
給される。更にそのシリアルデータは、ＤＱコントロー
ラ１７からの制御信号ｏｕｔｐに同期して、出力データ
ＤＱとして外部に読み出される。

【００７５】この一連のバンク０用回路７からのデータ
読み出し動作の実行中には、バンク１用回路８でも、パ
イプライン的にデータ読み出し動作を実行している。先
にカウントを開始したクロックカウンタ５から出力され
るクロックカウント信号ｃｌｋｃｏｕｎｔが、コマンド
ａｃｔｐｚのＬＯＷ→ＨＩＧＨへの変化後の４クロック
目の立ち上がりに同期して、ＨＩＧＨパルスを出力す
る。

【００７６】このＨＩＧＨパルスを受けて、内部インタ
ーリーブ信号発生回路６は、内部発生ロー活性コマンド
をＬＯＷからＨＩＧＨにし、更にバンク１用ロー活性コ
マンド発生回路２１ｂでは、この内部発生ロー活性コマ
ンドのＨＩＧＨを受けて、出力をＬＯＷにする。バンク
１用ＲＡＳ生成ユニット２２ｂは、バンク１用ロー活性
コマンド発生回路２１ｂからのＬＯＷを受けて、バンク
１用ＲＡＳ信号ｂｒａｓ１ｚをＬＯＷからＨＩＧＨにす
る。

【００７７】この信号ｂｒａｓ１ｚは、タイミングコン
トローラ１０ｂに供給され、タイミングコントローラ１
０ｂでは、信号ｂｒａｓ１ｚのＬＯＷ→ＨＩＧＨの変化
に応答して、バンク１用回路８内のいずれかのブロック
を活性化するためのブロック活性化信号を生成し、プリ
デコーダ１１に供給する。更にタイミングコントローラ
１０ｂでは、一定時間経過後にプリチャージ信号ｂｓｐ
ｒ１ｘを生成する。この内部生成されたプリチャージ信
号ｂｓｐｒ１ｘは、バンク１用回路８内のＲＡＳ生成ユ
ニット９をリセットしてプリチャージ動作を行わせる。

【００７８】プリデコーダ１１では、アドレス信号（Ａ
０からＡｎ）を受け取ると、バンク１用回路８内に配置
された複数のメモリセルブロックの一つを選択し、更に
ブロック活性化信号を受け取ると、ローデコーダ１３を
制御してワード線選択信号ｓｗｌ１ｚを適切なタイミン
グでＬＯＷからＨＩＧＨに変化させる。バンク１用回路
８内では、選択されたメモリセルブロックにおいての
み、ローデコーダ１３が動作し、ワード線選択信号ｓｗ
ｌ１ｚにより選択されるワード線に結合された全てのメ
モリセルのデータを読み出してセンスアンプ１５に格納
する。

【００７９】更に、プリデコーダ１１は、コラムデコー
ダ１４を制御してコラム線選択信号ｃｌ１ｚを適切なタ
イミングでＬＯＷからＨＩＧＨに変化させる。コラムデ
コーダ１４は、コラム線選択信号ｃｌ１ｚを指定される
４つのコラムに供給し、それらのコラムのセンスアンプ
１５から４ビットのパラレルデータｇｄｂ１ｘ／ｚを読
み出して、センスバッファ１６に供給する。

【００８０】この状態で、タイミングコントローラ１０
ｂは、更にセンスバッファ１６を活性化するためのセン
スバッファ活性化信号ｓｂｅ１ｚをＬＯＷからＨＩＧＨ
に変化させ、センスバッファ１６を活性化させる。セン
スバッファ１６では、読み込んだ４ビットのパラレルデ
ータを増幅してパラレルデータｃｄｂｘ／ｚを生成し、
そのパラレルデータｃｄｂｘ／ｚをパラシリ変換回路１
８ａに供給する。

【００８１】４ビットのパラレルデータｃｄｂｘ／ｚ
は、ＤＱコントローラ１７からのクロック信号ｐｓｃｌ
ｋ０〜３ｚに同期して、パラシリ変換回路１８ａにてシ
リアルデータに変換され、データ出力バッファ１９に供
給される。更にそのシリアルデータは、ＤＱコントロー
ラ１７からの制御信号ｏｕｔｐに同期して、出力データ
ＤＱとして外部に読み出される。

【００８２】このような読出し動作を行う本発明のＦＣ
ＲＡＭは、例えば、図示のように、読出しコマンド（Ｒ
０）が入力され、且つバースト長がＢＬ＝８の場合、コ
マンドａｃｔｐｚの立ち上がりで選択されるメモリセル
ブロックと、クロックカウント信号ｃｌｋｃｏｕｎｔの
立ち上がりで選択されるメモリセルブロックとを、４ク
ロックの差でパイプライン的に動作させ、それぞれのメ
モリセルブロックから連続してシリアルデータを読み出
し可能である。また、バースト長がＢＬ＝８の際には、
クロック信号ＣＬＫを２．５ｎｓサイクルで入力してい
るため、読出しデータの転送レートは、バースト長がＢ
Ｌ＝４のときの２倍になる。

【００８３】図１０は、上記のようにバースト長ＢＬを
レジスタ設定するモードレジスタ４以外のバースト長Ｂ
Ｌの設定方法を示す。図１０（ａ）は、フューズを介し
て電源と接続された回路（ここではインバータに相当）
を具備し、製造工程で使用するバースト長（ＢＬ＝４ま
たはＢＬ＝８）を選択する。即ち、図１０（ｄ）に示す
ように、ＢＬ＝４の場合は、フューズを接続しておき、
ＢＬ＝８の場合は、フューズを切断する。これにより、
バースト長ＢＬ＝４またはＢＬ＝８専用のＦＣＲＡＭが
得られる。尚、設定可能なバースト長はこの２種類に限
らず、例えば、種々のバースト長、ＢＬ＝４、８、１
６、３２毎に、フューズを介して電源と接続された回路
（インバータ）を具備し、製造工程で使用するバースト
長を選択し、それ以外のバースト長に対応するフューズ
を全て切断することによりバースト長を固定しても良
い。

【００８４】図１０（ｂ）は、パッドに接続された回路
（インバータ）を具備し、製造工程で使用するバースト
長（ＢＬ＝４またはＢＬ＝８）を選択する。即ち、図１
０（ｅ）に示すように、ＢＬ＝４の場合は、ワイヤボン
ディングａにより電源を接続し、ＢＬ＝８の場合は、ワ
イヤボンディングｂにより接地を接続をする。これによ
り、バースト長ＢＬ＝４またはＢＬ＝８専用のＦＣＲＡ
Ｍが得られる。尚、設定可能なバースト長はこの２種類
に限らず、例えば、種々のバースト長、ＢＬ＝４、８、
１６、３２毎に、回路（インバータ）を具備し、製造工
程で使用するバースト長を選択し、そのバースト長に対
応する回路にのみワイヤボンディングにより電源を供給
し、バースト長を固定しても良い。

【００８５】図１０（ｃ）は、スイッチａ及びスイッチ
ｂに接続された回路（インバータ）を具備し、製造工程
で使用するバースト長（ＢＬ＝４またはＢＬ＝８）を選
択する。即ち、図１０（ｆ）に示すように、ＢＬ＝４の
場合は、スイッチａをｃｌｏｓｅし、ＢＬ＝８の場合
は、スイッチｂをｃｌｏｓｅする。これにより、バース
ト長ＢＬ＝４またはＢＬ＝８専用のＦＣＲＡＭが得られ
る。尚、設定可能なバースト長はこの２種類に限らず、
例えば、種々のバースト長、ＢＬ＝４、８、１６、３２
毎に、スイッチを介して電源と接続された回路（インバ
ータ）を具備し、製造工程で使用するバースト長を選択
し、そのバースト長に対応するスイッチのみをｃｌｏｓ
ｅすることによりバースト長を固定しても良い。

【００８６】図１１は、図４に示すパラシリ変換回路１
８ａ、１８ｂの構成を示すブロック図である。図１１に
示すパラシリ変換回路は、読み出しバッファ２８からの
４ビットのパラレルデータを受け、バースト長信号及び
コラムアドレスの一部の情報に基づいて入力側のバス線
と出力側のバス線との間の接続経路を変えるデータバス
スイッチ４４０と、該データバススイッチ４４０の出力
側に順次接続された第１のレジスタ４５０及び第２のレ
ジスタ４６０と、該第２のレジスタ４６０から出力され
る４ビット構成のパラレルデータを２ビット構成のパラ
レルデータに変換する４ビット→２ビット変換回路４７
０と、該４ビット→２ビット変換回路４７０の出力側に
設けられ前記２ビット構成のパラレルデータを１ビット
シリアルデータに変換するためのデータ出力タイミング
スイッチ４８０及びラッチ＆レベルシフタ回路４３０か
ら構成されている。

【００８７】次に、各構成要素のより詳細な構成及び動
作を説明する。データバススイッチ４４０は、４本のデ
ータバス線ｄ０、ｄ１、ｄ２、ｄ３にそれぞれ対応して
設けられたスイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎと、
データバスｄ１とｄ３を接続するためのｓｗ２４と、ｄ
０とｄ３を接続するためのスイッチｓｗ１４と、ｄ０と
ｄ２を接続するためのスイッチｓｗ１３と、ｄ０とｄ１
を接続するためのスイッチｓｗ１２で構成されている。
これらのスイッチは、バースト長信号ＢＬ及びコラムア
ドレス信号の一部ｃａａ０ｚ、ｃａａ１ｚに対応してそ
のオン／オフが制御される。

【００８８】図１２は、バースト長ＢＬがそれぞれ１、
２、４の場合の各スイッチの状態を示す表である。ま
ず、バースト長ＢＬが４の場合、データバス線ｄ０−ｄ
３の各データはそのままデータバス線ｄ０’−ｄ３’へ
伝えられる。すなわちこの場合、コラムアドレス信号ｃ
ａａ０ｚ、ｃａａ１ｚの値にかからわず、スイッチｓｗ
１ｎ、ｓｗ２ｎ、ｓｗ３ｎはオン（ｃｌｏｓｅ）、スイ
ッチｓｗ２４、ｓｗ１４、ｓｗ１３、ｓｗ１２はオフ
（ｏｐｅｎ）である。

【００８９】次いで、バースト長ＢＬが２の場合、デー
タバス線ｄ０’及びｄ１’に伝えられたデータが外部に
出力されるように構成されている。したがってこの場
合、データバス線ｄ０、ｄ１のデータの組をデータバス
線ｄ０’、ｄ１’に伝えるか、データバス線ｄ２、ｄ３
のデータの組をデータバス線ｄ０’、ｄ１’に伝える。
何れのデータの組を伝えるかは、コラムアドレス信号ｃ
ａａ０ｚの論理値により決定される。すなわち、データ
バス線ｄ０、ｄ１のデータの組をデータバス線ｄ０’、
ｄ１’に伝える場合はコラムアドレス信号ｃａａ０ｚを
Ｌレベルにする。すると、スイッチｓｗ１ｎ、ｓｗ２
ｎ、ｓｗ３ｎはオン（ｃｌｏｓｅ）、スイッチｓｗ２
４、ｓｗ１４、ｓｗ１３、ｓｗ１２はオフ（ｏｐｅｎ）
になる。一方、データバス線ｄ２、ｄ３のデータの組を
データバス線ｄ０’、ｄ１’に伝える場合はコラムアド
レス信号ｃａａ０ｚをＨレベルにする。すると、スイッ
チｓｗ３ｎ、ｓｗ２４、ｓｗ１３はオン（ｃｌｏｓ
ｅ）、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ１４ｎ、ｓｗ
１２はオフ（ｏｐｅｎ）になる。これによりデータバス
線ｄ２のデータはスイッチｓｗ１３を介してデータバス
線ｄ０’へ伝えられ、ｄ３のデータはスイッチｓｗ２４
を介してｄ１へ伝えられる。尚、バースト長ＢＬが２の
場合、もう１ビットのコラムアドレス信号ｃａａ１ｚの
論理値は、スイッチの選択には使用しない。

【００９０】一方、バースト長ＢＬが１の場合、データ
バス線ｄ０、ｄ１、ｄ２、ｄ３のデータのうちいずれか
１ビットが選択され、選択されたデータビットがデータ
バス線ｄ０’に伝えられ、このデータが外部に出力され
る。このデータの選択は、コラムアドレス信号ｃａａ０
ｚ及びｃａａ１ｚの論理値の組み合わせに基づいて行わ
れる。すなわち、データバス線ｄ０のデータを選択する
場合は、ｃａａ０ｚ及びｃａａ１ｚを共にＬレベルとす
る。すると、スイッチｓｗ１ｎ、ｓｗ２ｎ、ｓｗ３ｎは
オン（ｃｌｏｓｅ）、スイッチｓｗ２４、ｓｗ１４、ｓ
ｗ１３、ｓｗ１２はオフ（ｏｐｅｎ）なる。この場合デ
ータバス線ｄ０のデータがデータバス線ｄ０’に伝えら
れる。またデータバス線ｄ１のデータを選択する場合
は、ｃａａ０ｚをＨレベル、ｃａａ１ｚをＬレベルにす
る。すると、スイッチｓｗ２ｎ、ｓｗ３ｎ、ｓｗ１２が
オン（ｃｌｏｓｅ）、スイッチｓｗ１ｎ、ｓｗ２４、ｓ
ｗ１３はオフ（ｏｐｅｎ）となる。この場合、データバ
ス線ｄ１のデータがスイッチｓｗ１２を介してデータバ
ス線ｄ０’へ伝えられる。さらに、データバス線ｄ２、
ｄ３のデータをそれぞれ選択する場合も、図１２の論理
表に基づいて各スイッチがオン／オフする。

【００９１】データバススイッチ４４０から出力される
パラレルデータｄ０’−ｄ３’は、第１のレジスタ４５
０に伝えられ、さらに第２のレジスタ４６０に伝えられ
る。第１のレジスタ４５０は、４つのディレイドフリッ
プフロップＤＦＦ４０１−４０４で構成され、各ＤＦＦ
のデータ取り込みタイミングは第１の制御信号ｐｏ０ｚ
で制御される。第２のレジスタ４６０も同様に、４つの
ディレイドフリップフロップＤＦＦ４０５−４０８で構
成され、各ＤＦＦのデータ取り込みタイミング及びラッ
チタイミングは第２の制御信号ｐｏ１ｚで制御される。

【００９２】図１３は、第１及び第２のレジスタ４５
０、４６０の動作タイミングを示している。図中、ｄ
［０、２］はデータバス線ｄ０’及びｄ２’上のデー
タ、ｄ［１、３］はデータバス線ｄ１’及びｄ３’上の
データに対応している。図１３中の、時刻ｔ１におい
て、データバス線ｄ０’−ｄ３’にパラレルデータが現
れる。次いで、時刻ｔ２において、第１の制御信号ｐｏ
０ｚがＨからＬに変化すると、第１のレジスタ４５０を
構成する４つのディレイドフリップフロップ４０１−４
０４はデータバス線ｄ０’−ｄ３’のデータをそれぞれ
ラッチする。次いで、時刻ｔ３において、第２の制御信
号がＬからＨに変化すると、第２のレジスタ４６０を構
成する４つのディレイドフリップフロップ４０５−４０
８はそれぞれ対応するディレイドフリップフロップ４０
１−４０４にラッチされているデータを取り込む。そし
て、時刻ｔ４になり、第２の制御信号がＨからＬに変化
すると、４つのディレイドフリップフロップ４０５−４
０８は取り込んだデータをラッチする。その後、第１の
制御信号がＬからＨに変化すると、４つのディレイドフ
リップフロップ４０１−４０４は再びデータバス線ｄ
０’−ｄ３’のデータを受け入れる状態となる。以上の
動作により、データバス線ｄ０’−ｄ３’のパラレルデ
ータは、第１のレジスタ４５０及び第２のレジスタ４６
０に順次転送される。

【００９３】第２のレジスタ４６０にラッチされたデー
タは、次いで４ビット→２ビット変換回路４７０に伝達
される。ここで、４ビットパラレルデータが２ビットパ
ラレルデータに変換される。この４ビット→２ビット変
換回路４７０は、ディレイドフリップフロップＤＦＦ４
０９−４１１と出力バッファ回路４２０−４２３で構成
されている。また、この４ビット→２ビット変換回路４
７０には、４つの制御クロック信号ｐｓｃ１ｋ０ｚ−ｐ
ｓｃ１ｋ３ｚが供給されており、これらの制御クロック
が、出力バッファ回路４２０−４２３の出力タイミング
及びディレイドフリップフロップＤＦＦ４０９−４１１
のデータラッチタイミングを制御している。また、出力
バッファ回路４２０の出力線と４２２の出力線が共通に
ノードｄｄ０に接続されている。これはワイヤードＯＲ
接続となっている。そして、出力バッファ回路４２０か
らデータを出力する時、出力バッファ回路４２２の出力
端はハイインピーダンス状態になっており、逆に、出力
バッファ回路４２２からデータを出力する時、出力バッ
ファ回路４２０の出力端はハイインピーダンス状態にな
ってる。次いで、４ビット→２ビット変換回路４７０か
ら２ビットのデータが、ノードｄｄ０、ｄｄ１に出力さ
れ、それらはデータ出力タイミングスイッチ４８０に伝
えられる。データ出力タイミングスイッチ４８０は２つ
のスイッチｓｗｄｄ０、ｓｗｄｄ１で構成され、それぞ
れ出力制御クロック信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚ
によりオン／オフが制御される。このデータ出力タイミ
ングスイッチ４８０は、まず一方のスイッチｓｗｄｄ０
を閉じる（ｏｎ）ことによりノードｄｄ０に現れたデー
タビットを次段のラッチ＆レベルシフタ回路４３０へ伝
え、次いで他方のスイッチｓｗｄｄ１を閉じることによ
りノードｄｄ１に現れたデータをラッチ＆レベルシフタ
回路４３０に伝える。このような動作により、データ出
力タイミングスイッチ４８０はノードｄｄ０、ｄｄ１に
現れた２ビットのデータを１ビットずつシーケンシャル
に次段のラッチ＆レベルシフタ回路４３０へ伝える。ラ
ッチ＆レベルシフタ回路４３０では、入力データをラッ
チするとともに、入力データのレベルを変換して、図４
のデータ出力バッファ１９へ伝える。

【００９４】図１４は、バースト長ＢＬが４の時の４ビ
ット→２ビット変換回路４７０からラッチ＆レベルシフ
タ回路４３０にかけての動作タイミングを示している。
以下図１４をもちいて、これらの回路の動作についてよ
り詳細に説明する。まず初期状態として、第２のレジス
タ４６０を構成する４つのＤＦＦ４０５−４０８に読み
出しデータがラッチされている。

【００９５】そして、４ビット→２ビット変換回路４７
０の動作を制御する４つの制御クロック信号ｐｓｃ１ｋ
０ｚ−ｐｓｃ１ｋ３ｚは、図１４に示すように、ｐｓｃ
１ｋ１ｚ→ｐｓｃ１ｋ２ｚ→ｐｓｃ１ｋ３ｚ→ｐｓｃ１
ｋ０ｚの順番で順次Ｈのパルスを出力する。まずｐｓｃ
１ｋ１ｚがＨになると、出力バッファ回路４２０がそれ
に応答してノードｄｄ０へＤＦＦ４０５から受け取った
データを出力する、と同時に、ＤＦＦ４０９がＤＦＦ４
０６から出力されるデータをラッチする。次いで、ｐｓ
ｃ１ｋ２がＨになると、出力バッファ回路４２１がそれ
に応答してノードｄｄ１へＤＦＦ４０９から受け取った
データを出力する、と同時に、ＤＦＦ４１０がＤＦＦ４
０７から出力されるデータをラッチする。このような動
作が繰り返されて、ノードｄｄ０及びｄｄ１には、図１
４のノードｄｄ０及びｄｄ１における波形からわかるよ
うに、４ビット→２ビット変換回路４７０から交互に新
たな読み出しデータが出力される。

【００９６】尚、４ビット→２ビット変換回路４７０中
のＤＦＦ４０９−４１１は、４ビット→２ビット変換回
路４７０が変換動作中に、次の読み出しデータの組を第
２のレジスタ４６０にラッチできるようにして、データ
出力端子ＤＱからデータを隙間なく出力することを可能
にするために設けられている。データ出力タイミングス
イッチ４８０の動作を制御する２つの出力制御クロック
信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚも、図１４に示すよ
うなタイミングで、交互にＨパルスを出力する。そし
て、ノードｄｄ０に新たなデータが現れると、所定の時
間後にｏｕｔｐ０ｚがＨになりスイッチｓｗｄｄ０がオ
ンすることにより、ノードｄｄ０のデータがラッチ＆レ
ベルシフタ回路４３０に転送される。次いで、ノードｄ
ｄ１に新たなデータが現れると、所定の時間後にｏｕｔ
ｐ１ｚがＨになりスイッチｓｗｄｄ１がオンすることに
より、ノードｄｄ１のデータがラッチ＆レベルシフタ回
路４３０に転送される。このような動作を繰り返すこと
により、ノードｄｄ０及びｄｄ１のデータが交互にシー
ケンシャルにラッチ＆レベルシフタ回路４３０に送ら
れ、２ビット→１ビット変換を行なうことができる。

【００９７】尚、以上の動作説明は、バースト長ＢＬが
４の場合である。図１５Ａ及び図１５Ｂの表は、バース
ト長が１、２、４の場合の、４つの制御クロック信号ｐ
ｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚ及び２つの出力制御クロ
ック信号ｏｕｔｐ０ｚ、ｏｕｔｐ１ｚの動作状況を示し
ている。バースト長ＢＬが４の場合は、前述したよう
に、４つの制御クロック信号ｐｓｃ１ｋ０ｚ−ｐｓｃ１
ｋ３ｚ及び２つの出力制御クロック信号ｏｕｔｐ０ｚ、
ｏｕｔｐ１ｚの全てがクロッキング動作を行い、第２の
レジスタ４６０の４つのＤＦＦ４０５−４０８から出力
される４ビットのパラレルデータをシリアルデータに変
換する。

【００９８】一方、バースト長ＢＬが２の場合は、４つ
の制御クロック信号のうち２つの制御クロック信号ｐｓ
ｃ１ｋ１ｚ及びｐｓｃ１ｋ２ｚと２つの出力制御クロッ
ク信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚがクロッキング動
作を行なう。バースト長ＢＬが２の場合は、前述したよ
うに、ノードｄ０’及びｄ１’だけに読み出しデータが
送られ、ノードｄ２’及びｄ３’には読み出しデータは
送られない。したがって、ノードｄ０’及びｄ１’に現
れる読み出しデータを外部に出力するために必要な上記
制御クロック信号及び出力制御クロック信号だけがクロ
ッキング動作を行なう。

【００９９】また、バースト長ＢＬが１の場合は、４つ
の制御クロック信号のうち１つの制御クロック信号ｐｓ
ｃ１ｋ１ｚと、２つの出力制御クロック信号のうち一方
ｏｕｔｐ０ｚだけがクロッキング動作を行なう。バース
ト長ＢＬが１の場合は、前述したように、ノードｄ０’
だけに読み出しデータが送られ、ノードｄ１’−ｄ３’
には読み出しデータは送られない。したがって、ノード
ｄ０’に現れる読み出しデータを外部に出力するために
必要な上記制御クロック信号及び出力制御クロック信号
だけがクロッキング動作を行なう。

【０１００】上記実施例では、第２のレジスタ４６０か
ら出力される４ビットデータをまず４ビット→２ビット
変換回路４７０により２ビットデータに変換し、次いで
２ビットデータをデータ出力タイミングスイッチ４８０
及びラッチ＆レベルシフタ４３０により１ビットに変換
している。すなわち、パラレル／シリアル変換を２段階
に分けて行なっている。

【０１０１】一方、上記実施例のうち４ビット→２ビッ
ト変換回路４７０中の４つの出力バッファ回路４２０〜
４２３の出力を共通にワイヤードＯＲ接続とし、データ
出力タイミングスイッチ４８０をスイッチ１個で構成し
ても良い。この場合、データ出力タイミングスイッチ４
８０を構成するスイッチは１個となり、構成が簡単にな
る。

【０１０２】他方、高速動作のためにクロック信号の周
波数が高くなると、その高い周波数に対応して、１個の
スイッチｓｗｄｄに対する１つの出力制御クロック信号
ｏｕｔｐ＃ｚを生成するのが困難となる。このような場
合は、図１１のようにデータ出力タイミングスイッチ４
８０を２つのスイッチで構成し、それらのスイッチを前
述の１つの出力制御クロック信号の約半分の周波数を有
する２つの出力制御クロック信号ｏｕｔｐ０ｚ、ｏｕｔ
ｐ１ｚで制御するように構成すれば良い。

【０１０３】図１６Ａは、図１１中のディレイドフリッ
プフロップＤＤＦの一構成例である。また図１６Ｂは、
図１６Ａの動作を示すタイミングチャートである。この
ディレイドフリップフロップＤＦＦは、ＰＭＯＳ５０
１、ＮＭＯＳ５０２からなるトランスファーゲート５０
９と、インバータ５０７及び５０８と、ＰＭＯＳ５０
３、５０４、及びＮＭＯＳ５０５、５０６からなるクロ
ックドインバータ５１０で構成されている。

【０１０４】図１１中の制御信号ｐｏ０ｚ、ｐｏ１ｚ、
ｐｓｃ１ｋ０ｚ−ｐｓｃ１ｋ３ｚに対応するクロック信
号ｃｌｋｚがＨの時、トランスファゲート５０９がオン
することにより、入力データｉｎがＤＦＦに取り込ま
れ、一方この時クロックドインバータ５１０はオフ状態
である。次いでクロック信号ｃｌｋｚがＬになると、ト
ランスファゲート５０９はオフ状態となり、入力データ
ｉｎはＤＦＦから切り離される。これと同時に、クロッ
クドインバータ５１０は活性化状態となり、インバータ
５０８とクロックドインバータ５１０でラッチ回路を構
成し、クロック信号ｃｌｋｚがＬになった時点でＤＦＦ
が取り込んでいたデータをラッチする。

【０１０５】図１７Ａは、図１１中の出力バッファ４２
０−４２３の一構成例である。また図１７Ｂは、図１７
Ａの動作を示すタイミングチャートである。この出力バ
ッファ回路は、インバータ５１１及び５１２、ＮＡＮＤ
回路５１５、ＮＯＲ回路５１６、ＰＭＯＳ５１７及びＮ
ＭＯＳ５１８からなるバッファ回路５１９、インバータ
５１３及び５１４からなるラッチ回路５２０を含む。

【０１０６】図１１中の制御信号ｐｓｃ１ｋ０ｚ−ｐｓ
ｃ１ｋ３ｚに対応するクロック信号ｃｌｋｚがＨになる
と、ＮＡＮＤ回路５１５及びＮＯＲ回路５１６はインバ
ータとして機能するので、入力データと同相の出力デー
タが出力ノードｏｕｔに現われ、この出力データがラッ
チ回路５２０に保持される。一方、クロック信号ｃｌｋ
ｚがＬになると、ＰＭＯＳ５１７及びＮＭＯＳ５１８は
共にオフ状態となり、出力ノードはハイインピーダンス
状態になる。

【０１０７】図１８は、図１１中のラッチ＆レベルシフ
タ回路４０３の一構成例を示している。但しＰＭＯＳ５
４７及びＮＭＯＳ５４８からなる部分５２５は、データ
出力バッファ１９に対応するものである。このラッチ＆
レベルシフタ回路４０３は、ＰＭＯＳ５３１、５３２、
ＮＭＯＳ５３３、５３４、インバータ５４３、５４４か
らなるラッチ付きのレベルシフト回路５２１と、これと
同様の構成を有するレベルシフト回路５２２と、ＰＭＯ
Ｓ５３５、ＮＭＯＳ５３６からなるインバータ５２３
と、ＰＭＯＳ５４１、ＮＭＯＳ５４２からなるインバー
タ５２４を含む。尚、図中Ｖｃｃｑ及びＶｓｓｑは、内
部回路の電源線Ｖｉｉ、Ｖｓｓとは独立の電源線であ
り、Ｖｃｃｑには、例えばＶｉｉとは異なる電位が供給
されている。

【０１０８】ＰＭＯＳ５３３及び５３９のゲートには、
データ出力タイミングスイッチ４８０の出力線ｄｄ０’
及びｄｄ１’（図１１参照）がそれぞれ共通に接続され
ている。例えば、出力線ｄｄ０’からデータが供給され
ている時、出力線ｄｄ０’のデータがＨであれば、デー
タ出力端子ＤＱにＨのデータ出力され、出力線ｄｄ０’
のデータがＬであれば、データ出力端子ＤＱにＬのデー
タ出力される。

【０１０９】他の変形例として、レベルシフト回路５２
２及びインバータ５２４を省略し、その代りに、インバ
ータ５２３の出力をＰＭＯＳ５４７とＮＭＯＳ５４８の
ゲートに共通に接続するように構成しても良い。但し、
データ出力端子ＤＱをハイインピーダンス状態に制御す
る必要がある場合には、図１８のような構成の方が適し
ている。

【０１１０】またＮＭＯＳ５３９のゲートを出力線ｄｄ
０’及びｄｄ１’に接続することにかえて、図１１中の
データ出力タイミングスイッチ４８０に更に、出力制御
クロック信号ｏｕｔｐ０ｚ及びｏｕｔｐ１ｚにそれぞれ
制御されるもう１組のスイッチｓｗｄｄ００及びｓｗｄ
ｄ１１を設けて、ＮＭＯＳ５３９のゲートをスイッチｓ
ｗｄｄ００を介してノードｄｄ０及びスイッチｓｗｄｄ
１１を介してノードｄｄ１に接続するように構成しても
良い。

【０１１１】次に、図１９及び図２０を参照して本発明
の別の実施例によるＦＣＲＡＭを説明する。図４を参照
して説明した実施例はバースト長が４又は８であった。
これに対し、図１９及び図２０に示す実施例は、バース
ト長が１６及びそれ以上のメモリである。図１９におい
て、前述した図に示されるものと同一のものには同一の
参照番号を付けてある。

【０１１２】図４に示すＦＣＲＡＭにおいて、バンク０
用回路７とバンク１用回路８は、１つの読出しコマンド
により自動的に活性化され、８ビットバーストデータを
出力できる。これに対し、図１９に示すＦＣＲＡＭで
は、バンク０用回路７とバンク１用回路８は交互に繰り
返し選択され、１６ビットバーストデータを出力でき
る。すなわち、バンク０用回路７とバンク１用回路８を
次の順番で活性化する。バンク０用回路７→バンク
１用回路８→バンク０用回路７→バンク１用回路。
この順番において、バンク０用回路７にはとにおい
て異なったアドレスを供給し、同様にバンク１用回路８
にはとにおいて異なったアドレスを供給する。この
ために、図１９に示すように、アドレスカウンタ９０を
バンク０用回路７に設ける。同様に、アドレスカウンタ
９０と同じアドレスカウンタ（図示なし）をバンク１用
回路８に設ける。アドレスカウンタ９０は、アドレスバ
ッファ３からアドレス信号を受け取り、図５に示す内部
インターリーブ発生回路６が内部的に生成するバンク０
用ＲＡＳ信号ｂｒａｓ０ｚに応答してローアドレスの所
定１ビットをカウントアップする。

【０１１３】図２０に示すように、アドレスＡ０が読出
しコマンドＲＤ０（Ａ）とともに取り込まれ、バンク０
とバンク１は、内部インターリーブ発生回路６で生成さ
れるＲＡＳ信号ｂｒａｓ０ｚとｂｒａｓ１ｚにより、ア
ドレスＡ０に対して連続して活性化される。バンク０に
対するＲＡＳ信号ｂｒａｓ０ｚが生成されて所定時間が
経過した時に、アドレスカウンタ９０はアドレスＡ０を
１だけインクレメントする。これによりアドレスＡ１が
生成され、プリデコーダ１１に出力される。アドレスＡ
０とＡ１は異なるワードラインを選択する。ＲＡＳ信号
ｂｒａｓ０ｚは一旦非活性となり、図４に示すタイミン
グコントローラ１０により、アドレスＡ１の読出し動作
が行われる前に、プリチャージが実施される。

【０１１４】上述したバンク０に関する動作と同じ動作
が、バンク１で行われる。即ち、バンク１に対するＲＡ
Ｓ信号ｂｒａｓ１ｚが生成されて所定時間が経過した時
に、バンク１用回路８のアドレスカウンタ９０はアドレ
スＡ０を１だけインクレメントする。これによりアドレ
スＡ１が生成され、バンク１用回路８のプリデコーダ１
１に出力される。ＲＡＳ信号ｂｒａｓ１ｚは一旦非活性
となり、バンク１用回路８のタイミングコントローラ１
０により、アドレスＡ１の読出し動作が行われる前に、
プリチャージが実施される。

【０１１５】従って、図２０に示すように、アドレスＡ
０により４ビットシリアルデータが２つ連続してバンク
０とバンク１からそれぞれ読出され、アドレスＡ１によ
り４ビットシリアルデータが２つ連続してバンク０とバ
ンク１からそれぞれ読出される。このようにして、１つ
の読出しコマンドＲＤ０（Ａ）に応答して、データ出力
端子ＤＱから１６ビットバーストデータを読出すことが
できる。

【０１１６】上記動作は、読出しコマンドを受信する都
度、繰り返し行われる。バースト長が３２の場合、各バ
ンクに設けられたアドレスカウンタ９０は１つの読出し
コマンドに応答してカウントアップ動作を３回行う。こ
れにより、読出しコマンドを受信する都度、３２ビット
バーストデータをデータ出力端子ＤＱから読出すことが
できる。

【０１１７】上記説明したＦＣＲＡＭにおいて、基本と
なるバースト長は４又は８である。バースト長が４の時
は単純に１つのバンクからパラレルデータを読出す。バ
ースト長が８の時は、バンクインターリーブ動作が行わ
れる。８を越えるバースト長の場合には、バンクインタ
ーリーブ動作とアドレスカウントアップ動作が行われ
る。

【０１１８】以上本発明は実施例に基づいて説明された
が、本発明は上記実施例に限定されるものではなく、特
許請求の範囲に記載の範囲内で変形・変更が可能なもの
である。

【０１１９】

【発明の効果】従来のＦＣＲＡＭは、一度の読出しコマ
ンドの入力で、単一のメモリセルブロックしか選択でき
ない。そのため、この構成では、各センスアンプから読
み出されるパラレルデータのビット数に制限があるた
め、設定可能な最大バースト長は、このビット数に依存
することになる。

【０１２０】これに対し、本発明の半導体記憶装置によ
れば、一度の読出しコマンドの入力で、複数のメモリセ
ルブロックを選択的に活性化できる。従って、バースト
長に応じたメモリセルブロックの選択が可能となる。具
体的には、例えば、バースト長がＢＬ＝３２の場合、本
発明の半導体記憶装置では、一度の読出しコマンドの入
力で８つのメモリセルブロックを選択的に活性化し、活
性化順に３２ビットのデータを読み出すことができる。

【０１２１】更に、従来のＦＣＲＡＭは、例えば、バー
スト長がＢＬ＝４の場合、読出しコマンドが入力される
と、４ビットのシリアルデータが読み出される。従っ
て、従来のＦＣＲＡＭでは、このデータ読出し動作を２
回実行すると（即ち、読出しコマンドを２回入力する
と）、連続した途切れのない８ビットのシリアルデータ
が読み出されるが、データ読出し処理に要するサイクル
タイムは、４ビットのシリアルデータを読み出すときの
２倍となる。

【０１２２】これに対し、本発明の半導体記憶装によれ
ば、バースト長がＢＬ＝８の場合、読出しコマンドが１
回入力されると、２つのメモリセルブロックが自動的に
選択的に活性化されるため、連続した途切れのない８ビ
ットのシリアルデータが一度に読み出される。この時、
例えば、クロックの周波数を２倍にするか、またはＤＤ
Ｒ（Double Data Rate）にすることにより、データ読出
し処理に要するサイクルタイムを、バースト長ＢＬ＝４
にて４ビットのシリアルデータを読み出すときと同一に
することができる。即ち、本発明の半導体記憶装置の転
送レートを、従来のＦＣＲＡＭの転送レートの２倍にす
ることができる。

【０１２３】このように、本発明によれば、内部で自動
的にバンクインターリーブ動作を行うことにより、複数
のメモリセルブロックを選択的に活性化でき、更にその
メモリブロック内に記憶されているデータの読出し速度
の高速化を実現可能な半導体記憶装置を提供できる。

【図面の簡単な説明】

【図１】ＳＤＲＡＭのメモリセル周辺の回路構成の一例
である。

【図２】従来のＳＤＲＡＭのデータ読出し動作を示すタ
イミングチャートである。

【図３】従来のＦＣＲＡＭのデータ読出し動作を示すタ
イミングチャートである。

【図４】本発明の半導体記憶装置の実施例を示す図であ
る。

【図５】ＲＡＳ生成ユニット及び内部インターリーブ発
生回路のシーケンス図である。

【図６】クロックカウンタの回路例である。

【図７】ＲＡＳ生成ユニット及び内部インターリーブ回
路の回路例である。

【図８】本発明の半導体記憶装置のデータ読出し動作を
示すタイミングチャート（バースト長ＢＬ＝４のとき）
である。

【図９】本発明の半導体記憶装置のデータ読出し動作を
示すタイミングチャート（バースト長ＢＬ＝８のとき）
である。

【図１０】バースト長ＢＬの設定方法である。

【図１１】パラシリ変換回路の一構成例である。

【図１２】バースト長がそれぞれ１、２、４の場合の図
１１に示す各スイッチの状態を示す図である。

【図１３】図１１に示す第１及び第２のレジスタの動作
タイミングを示すタイミング図である。

【図１４】バースト長が４の時の４ビット→２ビット変
換回路からラッチ＆レベルシフタ回路にかけての動作タ
イミングを示すタイミング図である。

【図１５】バースト長が１、２、４の場合の４つの制御
クロック信号及び２つの出力制御クロック信号の動作状
況を示す図である。

【図１６】図１１に示すディレイドフリップフロップＤ
ＦＦの構成例及びその動作を示す図である。

【図１７】図１１に示す出力バッファの構成例及びその
動作を示す図である。

【図１８】図１１に示すラッチ＆レベルシフタ回路の構
成例を示す回路図である。

【図１９】本発明の別の実施例による半導体記憶装置を
示す。

【図２０】図１９に示す半導体記憶装置の動作を示すタ
イミング図である。

【符号の説明】

１ クロックバッファ ２ コマンドデコーダ ３ アドレスバッファ ４ モードレジスタ ５ クロックカウンタ ６ 内部インターリーブ発生回路 ７ バンク０用回路 ８ バンク１用回路 ９ ＲＡＳ生成ユニット １０ タイミングコントローラ １１ プリデコーダ １２ａ，１２ｂ，１２ｃ，１２ｄ ブロック １３ ローデコーダ １４ メモリセル １５ センスアンプ １６ センスバッファ １７ ＤＱコントローラ １８ａ，１８ｂ パラシリ変換回路 １９ データ出力バッファ ２１ バンク別ロー活性コマンド発生回路 ２２ バンクＲＡＳ生成ユニット ２３ コマンド発生部 ２４ アドレス発生部 ３１，３２，３３，３４ ＤＦＦ ３５ パルス発生回路 ９０ アドレスカウンタ

フロントページの続き (72)発明者 佐藤 靖治 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 鈴木 孝章 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 相川 忠雄 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 松崎 康郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 内田 敏也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (8)

【特許請求の範囲】
1. 【請求項１】 少なくとも２つのメモリセルブロックを
   有する半導体記憶装置において、 設定されたバースト長に基づいて、バースト長情報を生
   成するバースト長情報生成回路と、 バースト長が所定値以下の時に単一のメモリセルブロッ
   クを選択的に活性化し、所定値より長い値の時にバース
   ト長に応じた複数のメモリセルブロックを活性化するブ
   ロック活性化回路とを有し、 前記活性化された単一または複数のメモリセルブロック
   からデータが読み出されることを特徴とする半導体記憶
   装置。
2. 【請求項２】 前記複数のメモリセルブロックが活性化
   された場合の、データ読出し処理に要するサイクルタイ
   ムが、前記単一のメモリセルブロックが選択された場合
   と同一とすることを特徴とする請求項１記載の半導体記
   憶装置。
3. 【請求項３】 外部からのアドレス信号に基づいて特定
   のバンクを選択するアドレスデコーダを有し、 バースト長が所定値以下の場合、前記ブロック活性化回
   路は、該アドレスデコーダにより選択されたバンクの中
   からメモリセルブロックを選択し、バースト長が所定値
   より長い値の場合、前記ブロック活性化回路は、前記ア
   ドレスデコーダにより選択されたバンクを無効とし、内
   部で自動的に複数のバンクを選択し、更に選択されたバ
   ンク毎に、メモリセルブロックを選択することを特徴と
   する請求項１又は２記載の半導体記憶装置。
4. 【請求項４】 バースト長が所定値より長い時に、定期
   的なタイミングでパルス信号を発生するパルス発生回路
   を有し、 前記ブロック活性化回路は、選択された複数のメモリセ
   ルブロックを、該パルス信号の発生タイミングで順に活
   性化することを特徴とする請求項１ないし３いずれか一
   項記載の半導体記憶装置。
5. 【請求項５】 前記バースト長の所定値は、選択的に活
   性化されたメモリブロックから読出されるパラレルデー
   タのビット数とすることを特徴とする請求項１記載の半
   導体記憶装置。
6. 【請求項６】 パラレルデータをシリアルデータに変換
   するパラレル／シリアル変換回路を有し、 該パラレル／シリアル変換回路は、前記複数のメモリセ
   ルブロックからそれぞれ出力された複数ビットのパラレ
   ルデータを順次取り込み、前記バースト長情報に基づい
   て、シリアルデータを出力し、バースト長が所定値より
   長い場合、前記パラレル／シリアル変換回路は、その時
   のバースト長に応じてシリアルデータの送信レートを高
   速化することを特徴とする請求項１記載の半導体記憶装
   置。
7. 【請求項７】 前記半導体記憶装置は更にアドレスカウ
   ンタを備え、 設定されたバースト長が前記所定値より長い第２の所定
   値よりも更に長い場合には、外部から与えられた第１の
   アドレス信号及びそれに基づき前記アドレスカウンタが
   発生した第２のアドレス信号に対し、複数のメモリセル
   ブロックをバースト長に基づく回数繰り返し活性化する
   ことを特徴とする請求項１記載の半導体記憶装置。
8. 【請求項８】 前記第１のアドレス信号と前記第２のア
   ドレス信号は異なるワード線を選択することを特徴とす
   る請求項７記載の半導体記憶装置。