JP2008186524A - 半導体記憶装置 - Google Patents

Abstract

【課題】回路規模の小型化を図りつつ、５１２ビット以上の多ビットデータを高速に書き込み又は読み出す。
【解決手段】半導体記憶装置は、複数のメモリセルが配列されたメモリセルアレイ１０１Ａと、行アドレスに基づいてワード線を活性化させることで、メモリセルアレイ１０１Ａの行方向のメモリセルを選択するロウデコーダ１０２Ａと、を有するメモリバンク１００Ａと、複数のメモリセルが配列されたメモリセルアレイ２０１Ａと、行アドレスに基づいてワード線を活性化させることで、メモリセルアレイ２０１Ａの行方向のメモリセルを選択するロウデコーダ２０２Ａと、列アドレスに基づいて列選択線を活性化させることで、メモリセルアレイ１０１Ａ、２０１Ａに共通する列方向のメモリセルを選択する２０３Ａと、を有するメモリバンク２００Ａと、を備えている。
【選択図】図１

Description

本発明は、複数バンク構成のＤＲＡＭに用いて好適な半導体記憶装置に関する。

従来、高速動作を可能にすると共に小型化を実現できる半導体メモリ装置（メモリチップ）が開示されている（例えば特許文献１参照。）特許文献１の図２に示すように、メモリチップ３００は、Ｘデコーダ３０１と、タイミング発生器３０２と、メモリセルアレイ３０３と、Ｙデコーダ３０４とを備えている。

ここで、Ｘデコーダ３０１はメモリバンクに対応するように配置され、Ｙデコーダ３０４はバンクペアに対応するように配置されている。このため、同一のバンクペアに属する２つのメモリバンクが１つのＹデコーダを共有している。さらに、同文献の図４に示すように、２つのメモリバンクからなるバンクペアは、ライトアンプ及びリードアンプも共有している。これにより、Ｙデコーダ３０４の数はＸデコーダ３０１の数の半分になり、回路規模の小型化が図られている。
特開２００３−２２３７８５号公報（第３０段落、図４）

しかし、特許文献１の技術では、Ｙデコーダの数がＸデコーダの数の半分になるものの、Ｙデコーダからバンクペアに接続されているカラム選択線の数は、２つのメモリバンクのカラム選択線の合計数と同じである。すなわち、Ｙデコーダの数は半分になるが、カラム選択線の数は減っていないため、回路規模の小型化はあまり図られていない問題がある。

本発明は、上述した課題を解決するために提案されたものであり、回路規模の小型化を図りつつ、５１２ビット以上の多ビットデータを高速に書き込み又は読み出すことができる半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、複数のメモリセルが配列された第１のメモリセルアレイと、行アドレスに基づいてワード線を活性化させることで、前記第１のメモリセルアレイの行方向のメモリセルを選択する第１の行デコーダと、を有する第１のメモリバンクと、複数のメモリセルが配列された第２のメモリセルアレイと、行アドレスに基づいてワード線を活性化させることで、前記第２のメモリセルアレイの行方向のメモリセルを選択する第２の行デコーダと、列アドレスに基づいて列選択線を活性化させることで、前記第１及び第２のメモリセルアレイに共通する列方向のメモリセルを選択する行デコーダと、を有する第２のメモリバンクと、５１２ビット以上の所定ビットずつのデータを入力するデータ入力手段と、データ書込時に、前記第１及び第２のメモリバンクに共通するデータ線を活性化して、前記データ入力手段に入力されたデータを、前記データ線を介して前記第１又は第２のメモリセルアレイの選択されたメモリセルに書き込むデータ書込アンプと、データ読出時に、前記データ線を活性化して、前記第１又は第２のメモリセルアレイの選択されたメモリセルから、前記データ線を介してデータを読み出すデータ読出アンプと、前記データ読出アンプにより読み出された５１２ビット以上の所定ビットずつのデータを出力するデータ出力手段と、を備えている。

本発明では、行デコーダは、列アドレスに基づいて列選択線を活性化させることで、第１及び第２のメモリセルアレイに共通する列方向のメモリセルを選択する。すなわち、行デコーダは、第１及び第２のメモリセルアレイにそれぞれ設けられているのではなく、第１及び第２のメモリセルアレイに対して１つ設けられている。これにより、上記半導体記憶装置は、従来に比べて、大幅に回路規模を削減しつつ、多ビットデータの書き込み読出しを行うことができる。

また、本発明の半導体記憶装置は、複数のメモリセルが配列された第１のメモリセルアレイと、行アドレスに基づいてワード線を活性化させることで、前記第１のメモリセルアレイの行方向のメモリセルを選択する第１の行デコーダと、を有する第１のメモリバンクと、複数のメモリセルが配列された第２のメモリセルアレイと、行アドレスに基づいてワード線を活性化させることで、前記第２のメモリセルアレイの行方向のメモリセルを選択する第２の行デコーダと、列アドレスに基づいて列選択線を活性化させることで、前記第１及び第２のメモリセルアレイに共通する列方向のメモリセルを選択する第１の行デコーダと、を有する第２のメモリバンクと、複数のメモリセルが配列された第３のメモリセルアレイと、行アドレスに基づいてワード線を活性化させることで、前記第３のメモリセルアレイの行方向のメモリセルを選択する第３の行デコーダと、を有する第３のメモリバンクと、複数のメモリセルが配列された第４のメモリセルアレイと、行アドレスに基づいてワード線を活性化させることで、前記第４のメモリセルアレイの行方向のメモリセルを選択する第４の行デコーダと、列アドレスに基づいて列選択線を活性化させることで、前記第３及び第４のメモリセルアレイに共通する列方向のメモリセルを選択する第２の行デコーダと、を有する第４のメモリバンクと、５１２ビット以上の所定ビットずつのデータを入力するデータ入力手段と、データ書込時に、前記第１及び第２のメモリバンクに共通するデータ線を活性化して、前記データ入力手段に入力されたデータを、前記データ線を介して前記第１又は第２のメモリセルアレイの選択されたメモリセルに書き込む第１のデータ書込アンプと、データ書込時に、前記第３及び第４のメモリセルアレイに共通するデータ線を活性化して、前記データ入力手段に入力されたデータを、前記データ線を介して前記第３又は第４のメモリセルアレイの選択されたメモリセルに書き込む第２のデータ書込アンプと、データ読出時に、前記データ線を活性化して、前記第１又は第２のメモリセルアレイの選択されたメモリセルから、前記データ線を介してデータを読み出す第１のデータ読出アンプと、データ読出時に、前記データ線を活性化して、前記第３又は第４のメモリセルアレイの選択されたメモリセルから、前記データ線を介してデータを読み出す第２のデータ読出アンプと、前記第１及び第２のデータ読出アンプにより読み出された５１２ビット以上の所定ビットずつのデータを出力するデータ出力手段と、を備えている。

本発明では、第１の行デコーダは、第１及び第２のメモリセルアレイにそれぞれ設けられているのではなく、第１及び第２のメモリセルアレイに対して１つ設けられている。同様に、第２の行デコーダは、第３及び第４のメモリセルアレイにそれぞれ設けられているのではなく、第３及び第４のメモリセルアレイに対して１つ設けられている。これにより、上記半導体記憶装置は、従来に比べて、大幅に回路規模を削減しつつ、多ビットデータの書き込み読出しを行うことができる。

本発明に係る半導体記憶装置は、回路規模の小型化を図りつつ、５１２ビット以上の多ビットデータを高速に書き込み又は読み出すことができる。

以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。

［第１の実施形態］
図１は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。

半導体記憶装置は、ロウクロックを発生するロウクロック発生器１０と、カラムアドレスを発生し又はバーストをカウントするカラムクロック発生器／バーストカウンタ２０と、ロウアドレスを一時蓄積し又はリフレッシュ回数をカウントするロウアドレスバッファ／リフレッシュカウンタ３０と、カラムアドレスを一時蓄積するカラムアドレスバッファ４０と、データマスクを一時蓄積するデータマスクバッファ５０と、を備えている。

また、上記半導体記憶装置は、データを記憶するメモリバンク１００Ａ、１００Ｂ、２００Ａ、２００Ｂと、メモリバンク１００Ａ、１００Ｂ、２００Ａ、２００Ｂに対してデータを書き込み又は読み出す制御を行うデータ制御回路７０を備えている。

メモリバンク１００Ａは、複数のメモリセルが配列されたメモリセルアレイ１０１Ａと、行方向を選択するアドレスであるロウアドレスに基づいてワード線の電圧を制御するロウデコーダ１０２Ａと、データの読み出し時にメモリセルの電圧を増幅するためのセンスアンプ１０４Ａと、を備えている。

メモリセルアレイ１０１Ａは、マトリクス状に配列された複数のメモリセルで構成されている。ロウデコーダ１０２Ａは、ロウアドレスバッファ／リフレッシュカウンタ３０からロウアドレスが供給されると、そのロウアドレスに対応するメモリセルを選択すべく、ロウアドレスに基づいてワード線の電圧を制御して活性化する。

また、メモリバンク１００Ａは、多数の入出力ピン、例えば５１２ビットずつのデータの同時入力又は同時出力が可能な５１２本ずつの入力ピン及び出力ピンを有し、通常モードでは、５１２ビットずつデータを読み出したり、５１２ビットずつデータを書き込んだりする。

また、メモリバンク２００Ａは、メモリセルアレイ２０１Ａと、ロウデコーダ２０２Ａと、列方向を選択するアドレスであるカラムアドレスに基づいてカラム選択線の電圧を制御するカラムデコーダ２０３Ａと、センスアンプ２０４Ａと、を備えている。

なお、メモリバンク２００Ａは、カラムデコーダ２０３Ａを有する点を除いて、メモリバンク１００Ａと同じ構成である。そのため、メモリセルアレイ１０１Ａ及び２０１Ａは、メモリセルの列方向を選択するためのカラム選択線を共通して使用している。

カラムデコーダ２０３Ａは、メモリセルアレイ１０１Ａ及び２０１Ａに共通するカラム選択線を活性化する。すなわち、カラムデコーダ２０３Ａは、カラムアドレスバッファ４０からカラムアドレスが供給されると、カラムアドレスに基づいて、メモリバンク１００Ａ及び２００Ａに共通するカラム選択線の電圧を制御して活性化する。これにより、ロウアドレス及びカラムアドレスに基づいてメモリセルが選択され、選択されたメモリセルにデータが書き込まれ、又は選択されたメモリセルからデータが読み出される。

また、メモリバンク１００Ｂはメモリバンク１００Ａと同じ構成であり、メモリバンク２００Ｂはメモリバンク２００Ａと同じ構成である。このとき、メモリバンク１００Ｂのメモリセルアレイ１０１Ｂと、メモリバンク２００Ｂのメモリセルアレイ２０１Ｂは、共通するカラム選択線を使用している。この共通するカラム選択線は、カラムデコーダ２０３Ｂによって活性化される。

図２は、メモリバンク１００Ａ、２００Ａの構成を示す回路図である。メモリバンク１００Ａのメモリセルアレイ１０１Ａは、マトリクス状に配列された複数のメモリセルＭＬと、行方向に配列された複数のワード線対ＷＬ（ＷＬ１ｋ〜ＷＬ１００）と、列方向に配列された複数のカラム選択線ＣＳＬ（ＣＳＬ０〜ＣＳＬｊ）と、を備えている。

図３は、メモリセルＭＬの構成を示す回路図である。メモリセルＭＬは、電荷を保持するキャパシタＣと、ＭＯＳＦＥＴ１と、を備えている。ＭＯＳＦＥＴ１のドレインはビット線対ＢＬ、／ＢＬのいずれか一方に接続され、そのゲートはキャパシタＣに接続され、そのゲートはワード線ＷＬに接続されている。よって、ワード線ＷＬに所定の電圧がかかって活性化されると、ＭＯＳＦＥＴ１がオンになり、キャパシタＣの電圧がビット線対ＢＬ、／ＢＬに出力される。

各ワード線ＷＬは、図２に示すロウデコーダ１０２Ａに接続されている。ロウデコーダ１０２Ａは、図１に示したロウアドレスバッファ・リフレッシュカウンタ３０からロウアドレスが供給されると、そのロウアドレスに対応するワード線ＷＬに所定レベルの信号を出力して活性化し、所定時間経過後に信号出力を停止する。なお、ロウデコーダ１０２Ａは、アクトコマンドのみで動作できるように、信号を出力した後自動的にその信号をリセットするための内部遅延素子を有している。

図２に示すセンスアンプ１０４Ａは、ビット線対ＢＬ、／ＢＬの各々の電圧を増幅して出力する。なお、ビット線ＢＬの増幅値が出力されるセンスアンプ１０４Ａの出力端子は、ＭＯＳＦＥＴ２のソースに接続されている。ビット線／ＢＬの増幅値が出力されるセンスアンプ１０４Ａの出力端子は、ＭＯＳＦＥＴ３のソースに接続されている。

ＭＯＳＦＥＴ２のドレインは、ローカル入出力線ＬＩＯＡ１Ｔに接続され、そのゲートはカラム選択線ＣＳＬに接続されている。ＭＯＳＦＥＴ３のドレインは、ローカル入出力線ＬＩＯＡ１Ｎに接続され、そのゲートはカラム選択線ＣＳＬに接続されている。したがって、カラム選択線ＣＳＬに所定の電圧が印加され活性化されると、ＭＯＳＦＥＴ２、３がオンになる。そして、センスアンプ１０４Ａは、ビット線ＢＬの電圧をローカル入出力線ＬＩＯＡ１Ｔに出力し、ビット線／ＢＬの電圧をローカル入出力線ＬＩＯＡ１Ｎに出力する。

なお、後述するライトアンプ７４Ａ及びリードアンプ７７Ａには、グローバル入出力線対ＧＩＯＡＴ、ＧＩＯＡＮが接続されている。ライトアンプ７４Ａは、グローバル入出力線対ＧＩＯＡＴ、ＧＩＯＡＮを介して、メモリバンク１００Ａ、２００Ａにデータを書き込む。リードアンプ７７Ａは、グローバル入出力線対ＧＩＯＡＴ、ＧＩＯＡＮを介して、メモリバンク１００Ａ、２００Ａからデータを読み出す。よって、本実施形態では、２つのメモリバンク１００Ａ、２００Ａに対してそれぞれ１つのライトアンプ７４Ａ及びリードアンプ７７Ａで済むので、従来に比べて、ライトアンプ及びリードアンプの数を削減することができる。

グローバル入出力線対ＧＩＯＡＴは、ＭＯＳＦＥＴ４のドレインに接続されている。ＭＯＳＦＥＴ４のソースはローカル入出力線ＬＩＯＡ１Ｔに接続され、そのゲートには選択信号ＳＥＬＡ１Ｔが入力される。グローバル入出力線対ＧＩＯＡＮは、ＭＯＳＦＥＴ５のドレインに接続されている。ＭＯＳＦＥＴ５のソースはローカル入出力線ＬＩＯＡ１Ｎに接続され、そのゲートには選択信号ＳＥＬＡ１Ｔが入力される。

よって、選択信号ＳＥＬＡ１がローレベルからハイレベルになると、ＭＯＳＦＥＴ４、５がオンになり、ローカル入出力線対ＬＩＯＡ１Ｔ、ＬＩＯＡ１Ｎが、グローバル入出力線対ＧＩＯＡＴ、ＧＩＯＴＮに接続される。このとき、ライトアンプ７４Ａはグローバル入出力線対ＧＩＯＡＴ、ＧＩＯＡＮを介してメモリバンク１００Ａにデータを書き込むことができ、またリードアンプ７７Ａはグローバル入出力線対ＧＩＯＡＴ、ＧＩＯＡＮを介してメモリバンク１００Ａからデータを読み出すことができる。

なお、メモリバンク２００Ａもメモリバンク１００Ａと同様に構成されているので、メモリバンク２００Ａの詳細な構成は省略する。なお、メモリバンク１００Ａ、２００Ａのカラム選択線ＣＳＬは共通し、カラム選択線ＣＳＬはカラムデコーダ２０３Ａにより活性化される。カラムデコーダ２０３Ａは、カラムアドレスが供給されると、そのカラムアドレスに対応するカラム選択線ＣＳＬに所定レベルの電圧を印加して活性化する。

さらに、半導体記憶装置は、図１に示すように、外部から入力されるデータＤを一時蓄積してデータ制御回路７０に供給する入力バッファ６１と、データ制御回路７０から読み出されたデータＱを一時蓄積して外部に出力する出力バッファ６２と、を備えている。

ロウクロック発生器１０は、外部から供給されるクロック（ＣＬＫ）、チップセレクト信号（ＣＳＢ）、アクトコマンド（ＡＣＴＢ）、リフレッシュ信号（ＲＥＦ）に基づいて、ロウアドレスを同期させるためのロウクロックを発生する。ロウクロック発生器１０は、このロウクロックをロウアドレスバッファ／リフレッシュカウンタ３０、及びメモリバンク１００Ａ、１００Ｂ、２００Ａ、２００Ｂに供給する。

カラムクロック発生器／バーストカウンタ２０は、クロック（ＣＬＫ）、チップセレクト信号（ＣＳＢ）、アクトコマンド（ＡＣＴＢ）、リフレッシュ信号（ＲＥＦ）、更にライト・イネーブル信号（ＷＥＢ）に基づいて、カラムアドレスを同期させるためのカラムクロックを発生する。そしてカラムクロック発生器／バーストカウンタ２０は、このカラムクロックをカラムアドレスバッファ４０、データマスクバッファ５０、入力バッファ６１、出力バッファ６２、データ制御回路７０に供給する。

ロウアドレスバッファ／リフレッシュカウンタ３０は、ロウクロック発生器１０で発生されたロウクロックに同期して、外部から供給されるロウアドレスＡｉ（ｉ＝４〜１５）を一時蓄積した後、そのロウアドレスをメモリバンク１００Ａ、１００Ｂ、２００Ａ、２００Ｂに供給する。また、ロウアドレスバッファ／リフレッシュカウンタ３０は、メモリバンク１００Ａ、１００Ｂ、２００Ａ、２００Ｂのリフレッシュ回数をカウントする。

カラムアドレスバッファ４０は、カラムクロック発生器／バーストカウンタ２０で発生されたカラムクロックに同期して、外部から供給されるカラムアドレスＡｉ（ｉ＝０〜３）を一時蓄積する。そして、カラムアドレスバッファ４０は、そのカラムアドレスをメモリバンク１００Ｂのカラムデコーダ１０３Ｂと、メモリバンク２００Ｂのカラムデコーダ２０３Ｂに供給する。

データマスクバッファ５０は、外部から供給されるデータマスクＤＭｉ［ｉ＝０〜６３］を一時蓄積した後、データマスクＤＭｉをデータ制御回路７０に供給する。

入力バッファ６１は、例えば５１２本の多ビット入力端子を介して入力される書き込み対象となる５１２ビットのデータＤを一時蓄積した後、このデータＤをデータ制御回路７０に供給する。出力バッファ６２は、データ制御回路７０から出力された５１２ビットのデータＱを一時蓄積し、このデータＱを例えば５１２本の多ビット出力端子を介して外部へ出力する。

データ制御回路７０は、入力バッファ６１から５１２ビットずつ２回に分けて１０２４ビットのデータが供給されると、メモリバンク１００Ａ、１００Ｂ、２００Ａ、２００Ｂにそれぞれ５１２ビットのデータを一度に書き込む。また、データ制御回路７０は、メモリバンク１００Ａ、１００Ｂ、２００Ａ、２００Ｂからそれぞれ一度に５１２ビットずつのデータを読み出して２０４８ビットのデータを一旦記憶し、５１２ビットずつ４回に分けてバーストで出力し、この５１２ビットのデータＱを出力バッファ６６に供給する。ここで、データ制御回路７０は、具体的には次のように構成されている。

図４は、データ制御回路７０の詳細な構成を示す図である。データ制御回路７０は、入力された５１２ビットずつのデータを２つに分配する入力制御部７１と、ＯＲ回路７２と、データマスク部７３と、メモリバンク１００Ａ、２００Ａに対してデータを書き込むライドアンプ７４Ａと、メモリバンク１００Ｂ、２００Ｂに対してデータを書き込むライトアンプ７４Ｂと、を備えている。

入力制御部７１は、書込みデータの取り込みクロック信号ＩＣＷ１（Internal Write Clock_1）、ＩＣＷ２（Internal Write Clock_2）に同期して入力バッファ６１から５１２ビットずつのデータＤＩｉ（ｉ＝０〜５１１）を取り込む。そして、入力制御部７１は、データＤＩｉを２つの５１２ビットずつのデータＤＩ１ｉ、ＤＩ２ｉに分配し、データＤＩ１ｉをライトアンプ７４Ａに、データＤＩ２ｉをライトアンプ７４Ｂに供給する。

ＯＲ回路７２は、外部からライトアンプ活性化信号ＷＡＥＡ、ＷＡＥＢが供給されると、これらの信号の論理和であるライトアンプ活性化信号ＷＡＥをライトアンプ７４Ａ、７４Ｂに供給する。データマスク部７３は、外部からデータマスク信号ＤＭｊが供給されると、データマスク信号ＤＭ１ｊをライトアンプ７４Ａに、データマスク信号ＤＭ２ｊをライトアンプ７４Ａに供給する。

ライトアンプ７４Ａは、ライトアンプ活性化信号ＷＡＥが供給されると活性化され、入力制御部７１から供給されたデータＤＩ１ｉを増幅して、データＧＩＯ１Ｔｉ／ＧＩＯ１Ｎｉをメモリバンク１００Ａ、２００Ａに書き込む。ライトアンプ７４Ｂは、ライトアンプ活性化信号ＷＡＥが供給されると活性化され、入力制御部７１から供給されたデータＤＩ２ｉを増幅して、データＧＩＯ２Ｔｉ／ＧＩＯ２Ｎｉをメモリバンク１００Ｂ、２００Ｂに書き込む。

データ制御回路７０は、更に、ＯＲ回路７６と、メモリバンク１００Ａ、２００Ａからデータを読み出すリードアンプ７７Ａ、メモリバンク１００Ｂ、２００Ｂからデータを読み出すリードアンプ７７Ｂと、リードアンプ７７Ａ、７７Ｂから読み出されたデータをそれぞれ所定の順に５１２ビットずつ出力する出力制御部７８と、を備えている。

ＯＲ回路７６は、外部からリードアンプ活性化信号ＤＡＥＡ、ＤＡＥＢが供給されると、これらの信号の論理和であるリードアンプ活性化信号ＤＡＥをリードアンプ７７Ａ、７７Ｂに供給する。

リードアンプ７７Ａは、リードアンプ活性化信号ＤＡＥが供給されると活性化され、メモリバンク１００Ａ、２００ＡからデータＧＩＯ１Ｔｉ／ＧＩＯ１Ｎｉを読み出して、出力制御回路７８に供給する。リードアンプ７７Ｂは、リードアンプ活性化信号ＤＢＥが供給されると活性化され、メモリバンク１００Ｂ、２００ＢからデータＧＩＯ２Ｔｉ／ＧＩＯ２Ｎｉを読み出して、出力制御回路７８に供給する。

出力制御回路７８は、Ａ０、Ｂ１が供給されると活性化され、リードクロックＤＣＫに同期して、リードアンプ７７Ａ、７７Ｂから読み出されたデータを５１２ビットずつ出力する。

図５は、第１の実施形態に係る半導体記憶装置の外部信号及び内部信号のタイミングチャートである。半導体装置の外部信号としては、クロック（ＣＬＫ）、ロウアドレス及びカラムアドレスのいずれかを示すアドレス（Ａｉ：ｉ＝０、１、２、・・・、１４）、チップセレクト信号（ＣＳＢ）、アクトコマンド（ＡＣＴＢ）、ライト・イネーブル信号（ＷＥＢ）、各メモリバンクのリフレッシュを指示するリフレッシュ信号（ＲＥＦ）、入力データ（Ｄｊ／ＤＭｉ）、出力データ（Ｑｊ）がある。

また、内部信号としては、ＲＡＳバー信号ＲＡＳＢ（ＲＡＳＢＡ１／ＲＡＳＢＡ２、ＲＡＳＢＢ１／ＲＡＳＢＢ２）、書込みデータ取り込みクロック信号ＩＣＷ（ＩＣＷ１、ＩＣＷ２）、リードアンプ活性化信号ＤＡＥ、ライトアンプ活性化信号ＷＡＥ、Ａ０、Ｂ１、リードクロックＤＣＫがある。

図５によると、半導体記憶装置には、４クロック毎に、アドレスＡ（ｉ）が供給されると共に、書込みアクトコマンド（Ｗｒｉｔｅ）と読出しアクトコマンド（Ｒｅａｄ）が交互に供給される。

更に、半導体記憶装置には、書込みアクトコマンド（Ｗｒｉｔｅ）のクロックに同期して、５１２ビットずつのデータＤｉ（Ａ）、Ｄｉ（Ｂ）、Ｄｉ（Ｃ）、Ｄｉ（Ｄ）が４クロックで入力され、４クロック経過後、再び５１２ビットずつのデータＤｉ（Ａ）、Ｄｉ（Ｂ）、Ｄｉ（Ｃ）、Ｄｉ（Ｄ）が４クロックで入力される。

一方、半導体記憶装置から、データＱｉ（Ａ）、Ｑｉ（Ｂ）、Ｑｉ（Ｃ）、Ｑｉ（Ｄ）が４クロックで読み出され、４クロック経過後、再びデータＱｉ（Ａ）、Ｑｉ（Ｂ）、Ｑｉ（Ｃ）、Ｑｉ（Ｄ）が４クロックで読み出される。

以上のように、半導体記憶装置は、１クロックで５１２ビットのデータの書き込み、読出しを４クロック周期で行うために、ＣＬＫ０〜ＣＬＫ１１で次のように動作する。

ＣＬＫ０では、半導体記憶装置に、アドレスＡ（０）、書込みのアクトコマンド（Ｗｒｉｔｅ）、及びデータＤｉ（Ａ）が供給される。この直後、ＣＬＫ０に同期してＩＣＷ１が立ち上がる。そして、ＩＣＷ１に同期して入力バッファ６１からのデータＤｉ（Ａ）が取り込まれる。

ＣＬＫ１では、半導体記憶装置に、データＤｉ（Ｂ）が供給され、この直後ＣＬＫ１に同期して、ＲＡＳＢＡ１／ＲＡＳＢＡ２が立ち下がる。そして、ＲＡＳＢＡ１／ＲＡＳＢＡ２が立ち下がっている所定期間に、ロウアドレスが示すワード線ＷＬが活性化される。更に、ＣＬＫ１に同期してＩＣＷ２が立ち上がる。そして、ＩＣＷ２に同期してデータＤｉ（Ｂ）が取り込まれる。

ＣＬＫ２では、半導体記憶装置に、データＤｉ（Ｃ）が供給される。その後、ＣＬＫ２に同期して、ＩＣＷ１が立ち上がる。そして、ＩＣＷ１に同期して、データＤｉ（Ｃ）が取り込まれる。

さらに、ＣＬＫ２の立ち上がりから半クロック経過後、ＣＫＬ１におけるＲＡＳＢＡ１／ＲＡＳＢＡ２の立ち下がりに同期して、ＷＡＥが立ち上がる。そして、ＷＡＥに同期して、データＤｉ（Ａ）、Ｄｉ（Ｂ）がメモリバンク１００Ａ、２００Ａに書き込まれる。

ＣＬＫ３では、半導体記憶装置に、データＤｉ（Ｄ）が供給される。その後、ＣＬＫ３に同期して、ＩＣＷ２が立ち上がる。そして、ＩＣＷ２に同期して、データＤｉ（Ｄ）が取り込まれる。更に、ＣＬＫ３に同期して、ＲＡＳＢＢ１／ＲＡＳＢＢ２が立ち下がる。これにより、ＲＡＳＢＢ１／ＲＡＳＢＢ２が立ち下がっている所定期間に、ロウアドレスが示すワード線ＷＬが活性化される。

ＣＬＫ４では、半導体記憶装置に、アドレスＡ（１）、読出しアクトコマンド（Ｒｅａｄ）が供給される。更に、ＣＬＫ４の立ち上がりから半クロック経過後、ＲＡＳＢＢ１／ＲＡＳＢＢ２の立ち下がりに同期して、ＷＡＥが立ち上がる。これにより、ＷＡＥに同期して、データＤｉ（Ｃ）、Ｄｉ（Ｄ）がメモリバンク１００Ｂ、２００Ｂに書き込まれる。したがって、データＤｉ（Ａ）、Ｄｉ（Ｂ）の書き込みから２クロック経過した後、データＤｉ（Ｃ）、Ｄｉ（Ｄ）が書き込まれる。

ＣＬＫ５では、ＲＡＳＢＡ１／ＲＡＳＢＡ２が立ち下がる。これにより、ＲＡＳＢＡ１／ＲＡＳＢＡ２が立ち下がっている所定期間に、ロウアドレスが示すワード線ＷＬが活性化される。

ＣＬＫ６の立ち上がりから半クロック経過後、ＲＡＳＢＡ１／ＲＡＳＢＡ２の立ち下がりに同期して、ＤＡＥが立ち上がる。これにより、ＤＡＥに同期して、メモリバンク１００Ａ、２００Ａからリードアンプ７７Ａにデータが読み出される。

ＣＬＫ７では、ＲＡＳＢＢ１／ＲＡＳＢＢ２が立ち下がる。これにより、ＲＡＳＢＢ１／ＲＡＳＢＢ２が立ち下がっている所定期間に、ロウアドレスが示すワード線ＷＬが活性化される。更に、ＣＬＫ７に同期してＡ０が立ち上がる。これにより、リードアンプ７７Ａから出力制御回路７８にデータＤＯ１ｉが読み出される。そして、次のＣＬＫ８における１発のリードクロックＤＣＫで、データＱｉ（Ａ）が出力制御回路７８から外部に出力される。

ＣＬＫ８では、半導体記憶装置に、アドレスＡ（２）、書込みのアクトコマンド（Ｗｒｉｔｅ）、及びデータＤｉ（Ａ）が供給される。この直後、ＣＬＫ８に同期してＩＣＷ１が立ち上がる。そして、ＩＣＷ１に同期して入力バッファ６１からのデータＤｉ（Ａ）が取り込まれる。

更に、ＣＬＫ８に同期して、Ｂ１が立ち上がる。これにより、リードアンプ７７Ａから出力制御回路７８にデータＤＯ１ｉが読み出される。そして、次のＣＬＫ９における１発のリードクロックＤＣＫで、データＱｉ（Ｂ）が出力制御回路７８から外部に出力される。

また、ＣＬＫ８の立ち上がりから半クロック経過後、ＲＡＳＢＢ１／ＲＡＳＢＢ２の立ち下がりに同期して、ＤＡＥが立ち上がる。これにより、ＤＡＥに同期して、メモリバンク１００Ｂ、２００Ｂからリードアンプ７７Ｂにデータが読み出される。

ＣＬＫ９では、半導体記憶装置に、データＤｉ（Ｂ）が供給され、この直後ＣＬＫ１に同期して、ＲＡＳＢＡ１／ＲＡＳＢＡ２が立ち下がる。そして、ＲＡＳＢＡ１／ＲＡＳＢＡ２が立ち下がっている所定期間に、ロウアドレスが示すワード線ＷＬが活性化される。更に、ＣＬＫ１に同期してＩＣＷ２が立ち上がる。そして、ＩＣＷ２に同期してデータＤｉ（Ｂ）が取り込まれる。

また、ＣＬＫ９に同期してＡ０が立ち上がる。これにより、リードアンプ７７Ｂから出力制御回路７８にデータＤＯ２ｉが読み出される。そして、次のＣＬＫ１０における１発のリードクロックＤＣＫで、データＱｉ（Ｃ）が出力制御回路７８から外部に出力される。

ＣＬＫ１０では、半導体記憶装置に、データＤｉ（Ｃ）が供給される。その後、ＣＬＫ２に同期して、ＩＣＷ１が立ち上がる。そして、ＩＣＷ１に同期して、データＤｉ（Ｃ）が取り込まれる。

また、ＣＬＫ１０の立ち上がりから半クロック経過後、ＣＫＬ１におけるＲＡＳＢＡ１／ＲＡＳＢＡ２の立ち下がりに同期して、ＷＡＥが立ち上がる。そして、ＷＡＥに同期して、データＤｉ（Ａ）、Ｄｉ（Ｂ）がメモリバンク１００Ａ、２００Ａに書き込まれる。

更に、ＣＬＫ１０に同期して、Ｂ１が立ち上がる。これにより、リードアンプ７７Ｂから出力制御回路７８にデータＤＯ２ｉが読み出される。そして、次のＣＬＫ１１における１発のリードクロックＤＣＫで、データＱｉ（Ｄ）が出力制御回路７８から外部に出力される。

ここで、メモリバンク１００Ａとメモリバンク２００Ａは、共通のカラムデコーダ１０３Ｂ、カラム選択線を使用している。このため、メモリバンク１００Ａから読み出したデータと、メモリバンク２００Ａから読み出したデータとが、衝突しないようにする必要がある。同様に、各メモリバンクにデータを書き込むときも衝突しないようにする必要がある。そこで、半導体記憶装置の内部信号は次のように動作している。

図６（Ａ）はメモリバンク１００Ａ、１００Ｂの内部信号のタイミングチャートを示す図であり、同図（Ｂ）はメモリバンク２００Ａ、２００Ｂの内部信号のタイミングチャートを示す図である。以下では、メモリバンク１００Ａとメモリバンク２００Ａとの関係を例に挙げて説明する。

メモリバンク１００Ａでは、同図（Ａ）に示すように、ＲＡＳＢＡ１、ＲＡＳＢＡ２が立ち下がると、ワード線ＷＬの電圧が立ち上がって活性化される。また、ワード線ＷＬが活性化されると、ビット線対ＢＬ、／ＢＬは、電位差ゼロの所定電圧Ｖ_０の状態から、電圧Ｖ_１又は電圧ゼロに変化して、電位差が大きくなる。

なお、図６において、ワード線ＷＬの電圧変化の１周期をＲＡＳサイクル時間（ｔＲＣ）とし、ワード線ＷＬの電圧がＶ_０を超えたタイミングをＲＡＳサイクル時間の開始基準時刻とする。また、ＲＡＳサイクル時間は４クロック（４ｔＣＫ）とする。

そして、ＲＡＳサイクル時間の２ｔＣＫ目において、カラム選択線ＣＳＬの電圧が立ち上がると、メモリバンク１００Ａからデータが読み出される。その後、カラム選択線ＣＳＬの電圧が立ち下がり、ＲＡＳＢＡ１、ＲＡＳＢＡ２が立ち上がり、ビット線対ＢＬ、／ＢＬの電位差が再びゼロになる。

ここで、メモリバンク１００Ａからデータが読み出される期間は、ワード線ＷＬの電圧が立ち上がって活性化されている期間（ＲＡＳＢＡ１、ＲＡＳＢＡ２が立ち下がっている期間）、かつカラム選択線ＣＳＬの電圧が立ち上がって活性化されている期間である。

図６（Ａ）によると、カラム選択線ＣＳＬの電圧は２ｔＣＫ周期で変化するが、ワード線の電圧は４ｔＣＫ周期で変化している。このため、ワード線ＷＬの電圧が立ち上がり、かつカラム選択線ＣＳＬの電圧が立ち上がっている期間は、４ｔＣＫに１回である。よって、４ｔＣＫ毎に、メモリバンク１００Ａからデータが読み出される。

一方、メモリバンク２００Ａでは、図６（Ｂ）に示すように、カラム選択線ＣＳＬの電圧が立ち上がる期間は、メモリバンク１００Ａのカラム選択線ＣＳＬの電圧が立ち上がる期間と同じになる。但し、ワード線ＷＬ、カラム選択線ＣＳＬ、ビット線対ＢＬ、／ＢＬの各々の電圧変化、ＲＡＳＢＡ１、ＲＡＳＢＡ２は、メモリバンク１００Ａに比べて、１／２周期位相がずれている。つまり、メモリバンク１００Ａのバーストタイミングと、メモリバンク２００Ａのバーストタイミングは、１／２周期位相がずれている。

このため、メモリバンク２００Ａのデータは、メモリバンク１００Ａからデータが読み出されていない期間に４ｔＣＫ毎に読み出される。このため、メモリバンク２００Ａのデータは、メモリバンク１００Ａからのデータの読出しタイミングから２ｔＣＫずれたタイミングで、読み出される。

このように、メモリバンク１００Ａ、２００Ａのデータが衝突しないようにするためには、次の条件が必要となる。

条件（１）：メモリバンク１００Ａのカラム選択線ＣＳＬの電圧が立ち下がった（Ｖ_０以下になった）後に、メモリバンク２００Ａのワード線ＷＬの電圧が立ち上がった（Ｖ_０以上になる）こと

条件（２）：メモリバンク１００Ａのワード線ＷＬの電圧が立ち下がった（Ｖ_０以下になった）後に、メモリバンク２００Ａのカラム選択線ＣＳＬの電圧が立ち上がる（Ｖ_０以上になる）こと

ここで、メモリバンク１００Ａのカラム選択線ＣＳＬの電圧がＶ_０以下になってから、メモリバンク２００Ａのワード線ＷＬの電圧がＶ_０以上になるまでの時間をΔｔ１とする。また、メモリバンク１００Ａのワード線ＷＬの電圧がＶ_０以下になってから、メモリバンク２００Ａのカラム選択線ＣＳＬの電圧がＶ_０以上になるまでの時間をΔｔ２とする。このとき、条件（１）及び（２）から以下の式が導き出される。

Δｔ１＞０、かつΔｔ２＞０

この条件を満たす限り、データの書き込み及び読出しのいずれであっても、メモリバンク１００Ａ、２００Ａのデータが衝突するのを防止することができる。以上の説明は、メモリバンク１００Ａとメモリバンク２００Ａとの関係に限らず、メモリバンク１００Ｂとメモリバンク２００Ｂとの関係でも同様に適用される。

以上のように、本発明の第１の実施形態に係る半導体記憶装置は、２つのメモリバンク１００Ａ、２００Ａのカラム選択線ＣＳＬを共通化し、２つのロウデコーダ１０２Ａ、２０２Ａと、１つのカラムデコーダ２０３Ａとを用いて、メモリバンク１００Ａ、２００Ａに対してデータを書き込んだり、読み出したりする。同様に、上記半導体記憶装置は、２つのメモリバンク１００Ｂ、２００Ｂのカラム選択線ＣＳＬを共通化し、２つのロウデコーダ１０２Ｂ、２０２Ｂと、１つのカラムデコーダ２０３Ｂとを用いて、メモリバンク１００Ｂ、２００Ｂに対してデータを書き込んだり、読み出したりする。これにより、上記半導体記憶装置は、カラム選択線ＣＳＬ及びカラムデコーダの数を従来に比べて半分にすることができるので、回路規模の小型化を実現することができる。

さらに、上記半導体記憶装置は、上記構成により、メモリバンク１００Ａとメモリバンク２００Ａのカラム選択線の活性化タイミングが同じになっているものの、バーストタイミングをずらすことによって、メモリバンク１００Ａ、２００Ａのデータが衝突するのを防止することができる。

［第２の実施形態］
次に、本発明の第２の実施形態について説明する。なお、第１の実施形態と同一の回路には同一の符号を付し、重複する記載は省略する。

図７は、第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。図８は、第２の実施形態のメモリバンク１００Ａ、２００Ａの構成を示す回路図である。本実施の形態のメモリバンク１００Ａ、１００Ｂは、第１の実施形態と異なり、カラムデコーダ１０３Ａ、１０３Ｂを備えている。

本実施形態の半導体記憶装置は、２つのメモリバンク１００Ａ、２００Ａに対してそれぞれ１つのライトアンプ７４Ａ及びリードアンプ７７Ａを設けているので、従来に比べて、ライトアンプ及びリードアンプの数を削減することができる。さらに、半導体記憶装置は、各々のメモリバンクにそれぞれカラムデコーダを備えているので、第１の実施形態で示した条件（１）及び（２）の制約を考慮することなく、自由にデータの書き込み、読出しを行うことができる。

なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。例えば、アドレスピンの数を減らすために、５１２ビット以上の所定ビットずつのデータを各メモリバンクに書き込む順番及び読み出す順番は固定化されているが、それらの順番は特に限定されるものではない。

本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。 メモリバンクの構成を示す回路図である。 メモリセルの構成を示す回路図である。 データ制御回路の詳細な構成を示す図である。 第１の実施形態に係る半導体記憶装置の外部信号及び内部信号のタイミングチャートである。 （Ａ）はメモリバンクの内部信号のタイミングチャートを示す図であり、（Ｂ）は他のメモリバンクの内部信号のタイミングチャートを示す図である。 図７は、第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。 図８は、第２の実施形態のメモリバンクの構成を示す回路図である。

符号の説明

６１ 入力バッファ
６２ 出力バッファ
７０ データ制御回路
７４Ａ、７４Ｂ ライトアンプ
７７Ａ、７７Ｂ リードアンプ
１００Ａ、１００Ｂ、２００Ａ、２００Ｂ メモリバンク
１０１Ａ、１０１Ｂ、２０１Ａ、２０１Ｂ メモリセルアレイ
１０２Ａ、１０２Ｂ、２０２Ａ、２０２Ｂ ロウデコーダ
２０３Ａ、２０３Ｂ カラムデコーダ
ＭＣ メモリセル

Claims (6)

1. 複数のメモリセルが配列された第１のメモリセルアレイと、行アドレスに基づいてワード線を活性化させることで、前記第１のメモリセルアレイの行方向のメモリセルを選択する第１の行デコーダと、を有する第１のメモリバンクと、
   複数のメモリセルが配列された第２のメモリセルアレイと、行アドレスに基づいてワード線を活性化させることで、前記第２のメモリセルアレイの行方向のメモリセルを選択する第２の行デコーダと、列アドレスに基づいて列選択線を活性化させることで、前記第１及び第２のメモリセルアレイに共通する列方向のメモリセルを選択する行デコーダと、を有する第２のメモリバンクと、
   ５１２ビット以上の所定ビットずつのデータを入力するデータ入力手段と、
   データ書込時に、前記第１及び第２のメモリバンクに共通するデータ線を活性化して、前記データ入力手段に入力されたデータを、前記データ線を介して前記第１又は第２のメモリセルアレイの選択されたメモリセルに書き込むデータ書込アンプと、
   データ読出時に、前記データ線を活性化して、前記第１又は第２のメモリセルアレイの選択されたメモリセルから、前記データ線を介してデータを読み出すデータ読出アンプと、
   前記データ読出アンプにより読み出された５１２ビット以上の所定ビットずつのデータを出力するデータ出力手段と、
   を備えた半導体記憶装置。
2. 前記列選択線の活性化が終了するタイミングから前記第１又は第２のメモリセルアレイの前記ワード線の活性化が開始するタイミングまでの時間がゼロより大きく、
   前記第１又は第２のメモリセルアレイの前記ワード線の活性化が終了するタイミングから前記列選択線の活性化が開始するタイミングまでの時間がゼロより大きい
   請求項１に記載の半導体記憶装置。
3. 前記第１のメモリバンクのバーストタイミングは、前記第２のメモリバンクのバーストタイミングに対して半周期ずれている
   請求項１または請求項２に記載の半導体記憶装置。
4. 複数のメモリセルが配列された第１のメモリセルアレイと、行アドレスに基づいてワード線を活性化させることで、前記第１のメモリセルアレイの行方向のメモリセルを選択する第１の行デコーダと、を有する第１のメモリバンクと、
   複数のメモリセルが配列された第２のメモリセルアレイと、行アドレスに基づいてワード線を活性化させることで、前記第２のメモリセルアレイの行方向のメモリセルを選択する第２の行デコーダと、列アドレスに基づいて列選択線を活性化させることで、前記第１及び第２のメモリセルアレイに共通する列方向のメモリセルを選択する第１の行デコーダと、を有する第２のメモリバンクと、
   複数のメモリセルが配列された第３のメモリセルアレイと、行アドレスに基づいてワード線を活性化させることで、前記第３のメモリセルアレイの行方向のメモリセルを選択する第３の行デコーダと、を有する第３のメモリバンクと、
   複数のメモリセルが配列された第４のメモリセルアレイと、行アドレスに基づいてワード線を活性化させることで、前記第４のメモリセルアレイの行方向のメモリセルを選択する第４の行デコーダと、列アドレスに基づいて列選択線を活性化させることで、前記第３及び第４のメモリセルアレイに共通する列方向のメモリセルを選択する第２の行デコーダと、を有する第４のメモリバンクと、
   ５１２ビット以上の所定ビットずつのデータを入力するデータ入力手段と、
   データ書込時に、前記第１及び第２のメモリバンクに共通するデータ線を活性化して、前記データ入力手段に入力されたデータを、前記データ線を介して前記第１又は第２のメモリセルアレイの選択されたメモリセルに書き込む第１のデータ書込アンプと、
   データ書込時に、前記第３及び第４のメモリセルアレイに共通するデータ線を活性化して、前記データ入力手段に入力されたデータを、前記データ線を介して前記第３又は第４のメモリセルアレイの選択されたメモリセルに書き込む第２のデータ書込アンプと、
   データ読出時に、前記データ線を活性化して、前記第１又は第２のメモリセルアレイの選択されたメモリセルから、前記データ線を介してデータを読み出す第１のデータ読出アンプと、
   データ読出時に、前記データ線を活性化して、前記第３又は第４のメモリセルアレイの選択されたメモリセルから、前記データ線を介してデータを読み出す第２のデータ読出アンプと、
   前記第１及び第２のデータ読出アンプにより読み出された５１２ビット以上の所定ビットずつのデータを出力するデータ出力手段と、
   を備えた半導体記憶装置。
5. 前記列選択線の活性化が終了するタイミングから前記第１又は第２のメモリセルアレイの前記ワード線の活性化が開始するタイミングまでの時間がゼロより大きく、
   前記第１又は第２のメモリセルアレイの前記ワード線の活性化が終了するタイミングから前記列選択線の活性化が開始するタイミングまでの時間がゼロより大きく、
   前記列選択線の活性化が終了するタイミングから前記第３又は第４のメモリセルアレイの前記ワード線の活性化が開始するタイミングまでの時間がゼロより大きく、
   前記第３又は第４のメモリセルアレイの前記ワード線の活性化が終了するタイミングから前記列選択線の活性化が開始するタイミングまでの時間がゼロより大きい
   請求項４に記載の半導体記憶装置。
6. 前記第１のメモリバンクのバーストタイミングは、前記第２のメモリバンクのバーストタイミングに対して半周期ずれ、
   前記第３のメモリバンクのバーストタイミングは、前記第４のメモリバンクのバーストタイミングに対して半周期ずれている
   請求項４または請求項５に記載の半導体記憶装置。

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