JP2011154771A - メモリシステム及び半導体記憶装置 - Google Patents

Abstract

【課題】データ入力端子とデータ出力端子を分離し、スループットを向上させるとともに、端子数の増加を抑制できる半導体記憶装置及びメモリシステムを提供する。
【解決手段】少なくとも一つのライトデータ入力端子と、ライトデータ入力端子のＮ倍の数のリードデータ出力端子と、データ記憶部と、第１の周波数の信号に同期してデータ記憶部から読み出したリードデータをリードデータ出力端子から出力するデータ出力回路と、ライトデータ入力端子から入力したライトデータを第１の周波数のＮ倍の周波数のライトストローブ信号に同期して取り込み、前記データ記憶部へ送るデータ入力回路と、を備える。
【選択図】図１

Description

本発明は、メモリシステム及び半導体記憶装置に関する。特に、半導体記憶装置と半導体記憶装置を制御するコントローラとを接続するデータバスをリードデータバスとライトバスに分離したメモリシステム及び半導体記憶装置に関する。

近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を初めとする半導体記憶装置は大容量化が進むと共に、半導体記憶装置を制御するコントローラとの間のデータ転送速度の向上が進んでいる。

たとえば、ＤＲＡＭの規格であるＤＤＲＳＤＲＡＭ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）では、メモリコントローラと半導体記憶装置のとの間で、書き込みデータ、読出しデータに同期してシステムクロックと同一周波数のデータストローブ信号をデータの送信側から受信側へ送り、そのデータストローブ信号の立ち上がりと立下りに同期してシステムクロックの１周期の間に２ビットのデータを直列に転送することにより、データ転送速度の向上を図っている。また、ＤＤＲＳＤＲＡＭでは、半導体記憶装置の内部にＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を設けることにより、システムコントローラから供給される外部クロックに半導体記憶装置の内部クロックを精度よく位相を合わせることにより高速なデータ転送を実現している。

また、メモリコントローラと半導体記憶装置との間の書込みデータと読出しデータのデータ転送において、リードデータバスとライトデータバスを分離することによっても、データ転送速度の向上を図ることができる。たとえば、読出しデータの出力端子と、書込みデータの入力端子を分離したＤＲＡＭは、特許文献１にも記載されている。

特開２０００−８２２９０号公報

以下の分析は本発明により与えられる。半導体記憶装置の用途によっては、システムクロックの周波数を高くするとシステム設計が難しくなる。たとえば、ＤＬＬは常時動作させておく必要があり、消費電力が大きくなる。したがって、携帯電話等の低消費電力を要求される用途には、ＤＬＬを用いないでシステムが構築できることが好ましい。そのような場合、システムクロック周波数を高くすることは難しい。システムクロックの周波数を抑えてデータ転送速度を確保するためには、リードデータ出力端子と、ライトデータ入力端子を分離して、かつ、リードデータ入力端子及びライトデータ出力端子の数を増やして直列に入出力していたデータを並列に入出力することが考えられる。しかし、出力端子と入力端子を同じように並列化しただけでは、半導体記憶装置や半導体記憶装置に接続されるコントローラの外部端子の数が増え、メモリシステムにおける実装が困難になる。

本発明の１つの側面によるメモリシステムは、半導体記憶装置と、前記半導体記憶装置を制御するコントローラと、前記コントローラから前記半導体記憶装置に第１のクロック信号を供給する第１のクロック信号線と、前記コントローラと前記半導体記憶装置とに接続されたライトデータバスと、前記コントローラと前記半導体記憶装置とに接続され前記ライトデータバスのＮ倍（Ｎは２以上の整数）のビット幅のリードデータバスと、を備え、前記半導体記憶装置から読み出したリードデータは、前記リードデータバスを介して前記半導体記憶装置から前記コントローラへ前記第１のクロック信号と同一周波数のクロックに同期して転送し、前記半導体記憶装置へ書込むライトデータは、前記ライトデータバスを介して前記コントローラから前記半導体記憶装置へ前記第１のクロック信号のＮ倍の周波数のクロックに同期して転送する。

また、本発明の他の側面による半導体記憶装置は、第１のクロック信号を入力する第１のクロック信号入力端子と、前記第１のクロック信号のＮ倍（Ｎは２以上の整数）の周波数のクロック信号である第２のクロック信号を入力する第２のクロック信号入力端子と、少なくとも一つのライトデータ入力端子と、前記ライトデータ入力端子のＮ倍の数のリードデータ出力端子と、データ記憶部と、前記第２のクロック信号が供給され、前記ライトデータ入力端子から入力されたライトデータを前記第２のクロック信号と同一周波数の外部から供給されるライトストローブ信号に同期して取り込み、前記データ記憶部へ送るデータ入力回路と、前記第１のクロック信号が供給され、前記第１のクロック信号と同一周期の信号に同期して前記データ記憶部から読み出したリードデータを前記リードデータ出力端子から出力するデータ出力回路と、を備える。

さらに、本発明の別の側面によるコントローラは、半導体記憶装置を制御するコントローラであって、第１のクロック端子と、第２のクロック端子と、少なくとも一つのライトデータ出力端子と、前記ライトデータ出力端子のＮ倍（Ｎは２以上の整数）の数のリードデータ入力端子と、ライトストローブ信号を出力するライトストローブ信号出力端子と、
リードストローブ信号を入力するリードストローブ信号入力端子と、前記第１のクロック端子から出力する第１のクロック信号と、前記第２のクロック端子から出力するクロック信号であって、前記第１のクロック信号と位相が揃い、かつ、周波数が前記第１のクロック信号のＮ倍である第２のクロック信号と、を生成するクロックジェネレータと、前記半導体記憶装置を制御するコマンドを前記第１のクロックに同期して外部へ出力する制御部と、前記コマンドがライトコマンドであるときに、前記ライトコマンドの出力に先立って所定期間、前記ライトストローブ信号出力端子からライトプリアンブル信号を出力し、前記ライトコマンドの出力に同期して前記ライトストローブ信号出力端子から前記第２のクロック信号と同一周期のライトデータストローブ信号を出力するとともに、前記ライトデータ出力端子からライトデータを前記ライトデータストローブ信号に同期して出力するライトデータ制御部と、前記リードストローブ端子から入力されるリードストローブ信号に同期してリードデータ入力端子のデータを取り込むリードデータ制御部と、を含む。

本発明によれば、低消費電力であっても外部端子数の増加を抑え、かつ、半導体記憶装置と半導体記憶装置を制御するコントローラとの間で高速にデータの転送を行うことができる。

本発明の一実施例によるメモリシステム全体のブロック図である。 一実施例による半導体記憶装置全体のブロック図である。 一実施例によるデータ入力部の回路ブロック図である。 一実施例によるデータ出力部の回路ブロック図である。 一実施例によるライトクロック生成回路の回路ブロック図である。 一実施例によるデータマスク信号生成回路の回路ブロック図である。 一実施例によるデータ記憶部の回路ブロック図である。 （ａ）入力バッファ回路の内部回路図である。（ｂ）並直列変換回路の内部回路図である。 （ａ）データフリップフロップの内部回路図である。（ｂ）ライト制御回路の内部回路図である。 一実施例による半導体記憶装置の基本的な動作タイミング図である。 一実施例の半導体記憶装置におけるライト動作の動作タイミング図である。 一実施例の半導体記憶装置におけるリード動作の動作タイミング図である。 一実施例におけるデータ記憶部内部の動作波形図である。

本発明による実施例について詳細に説明する前に本発明の実施形態の概要について説明しておく。一般に半導体記憶装置と、半導体記憶装置を制御するマイクロコンピュータ等のコントローラとを比較すると、半導体記憶装置の周辺回路のトランジスタより、コントローラの内部回路に用いられるトランジスタの方がトランジスタの駆動能力が高く（例えば２倍）、半導体記憶装置の周辺回路より、コントローラの内部回路の方が速く動作させることが可能な場合が多い。その観点から半導体記憶装置からコントローラへのリードデータの転送速度と、コントローラから半導体記憶装置へのライトデータの転送速度を比較すると、コントローラから半導体記憶装置へのライトデータの転送速度の方が速くすることが可能であることが判った。そこで、本発明においては、ライトデータの転送速度をリードデータの転送速度よりＮ倍（Ｎは２以上の整数）早くする。

ただし、コントローラから高速に転送されてくるライトデータを漏れなく半導体記憶装置が受けられるようにするために、以下に述べる種々の対策を行うことが効果的である。

また、１つのリードコマンドで出力するビット数と、１つのライトコマンドで入力するビット数の数は同一であることが好ましい。さらに、半導体記憶装置の内部の構成を、ライトデータをライトデータ入力端子から入力するデータ入力部と、リードデータをリードデータ出力端子から出力するデータ出力部と、データ入力部から入力したデータをメモリセルアレイに書込み、また、メモリセルアレイから読み出したデータをデータ出力部に送るデータ記憶部と、に分けたときに、データ入力部、データ出力部、データ記憶部のリードライト動作がいずれも同じサイクル期間内に並行して実行できるようにすることが半導体記憶装置、メモリシステムのスループット向上の観点から好ましい。そのようにできれば、リードコマンド及びライトコマンドがどのような順番で連続して入力されても、間断なく連続してコマンドを実行することが可能である（図１０参照）。すなわち、データ入力部がデータの入力に要する時間、データ出力部がデータの出力に要する時間をデータ記憶部がデータのライトまたはデータのリードに要する時間と揃えるため、リードデータ出力端子の数をライトデータ入力端子の数のＮ倍にする。

また、リードコマンド、またはライトコマンドがどの様な順番で連続して入力されても、コマンドの連続実行が途切れないようにするためには、リードコマンドまたはライトコマンドが入力されてから、データ記憶部にリードアクセスまたはライトアクセスするまでのサイクル数を同一にすることが好ましい。また、スループットを上げるためには、コマンドを与えてから、データ記憶部にアクセスするまでのサイクル数はできるだけ短いことが好ましい。本発明の一実施形態では、リードコマンド、ライトコマンドの入力サイクルの次のサイクルでデータ記憶部に対するリードアクセスまたは、ライトアクセスを実現している（図１１、図１２参照）。特にリードコマンドとライトコマンドとを比較すると、ライトコマンドの方が、データ記憶部へのアクセス前にライトデータを外部から入力しなければならないのでタイミング的には厳しくなる。本発明の一実施形態では、ライトコマンドの入力と同一サイクルでライトデータをコントローラから半導体記憶装置に転送することにより、ライトコマンドの入力サイクルの次のサイクルでテータ記憶部へのデータライトを実現している（図１１参照）。さらに、ライトコマンド入力の１サイクル前からコントローラは、ライトストローブ信号をライトプリアンブル状態（例えばロウレベル固定、図１０、図１１参照）にしている。例えば、半導体記憶装置は、ライトコマンドを実行しないときは、データ入力部を消費電流が流れないスタンバイ状態に設定しておき、このライトプリアンブル信号を検出してデータ入力部のスタンバイ状態を解除して活性化することができる。データ入力部は、ライトコマンド実行に伴うデータの入力が完了すれば、再び消費電流が流れないスタンバイ状態に戻すこともできる。このようにライトストローブ信号がライトプリアンブルになることをライトコマンドが入力される前に検出しスタンバイを解除することにより、ライトコマンド入力と同時に入力されるライトデータを処理し、かつ、ライトコマンド実行以外のときの入力部の消費電力を低減することもできる。

また、コントローラはライトデータをシステムクロックのＮ倍の周波数でトグルするライトストローブ信号の立ち上がりエッジと立下りエッジに同期して半導体記憶装置に送る。半導体記憶装置は、このライトストローブ信号の立ち上がりエッジと立ち下がりエッジを直接用いて、ライトデータ入力端子から入力されるライトデータをラッチすれば、たとえ、半導体記憶装置の内部クロックを精度よくライトデータバスから送られてくるデータに同期させることができなくとも、ライトデータをラッチすることができる。さらに、コントローラは、システムクロック（第１のクロック信号）のＮ倍の周波数の第２のクロック信号を半導体記憶装置に供給している。半導体記憶装置は、このシステムクロックのＮ倍の周波数（ライトストローブ信号と同一周波数）の第２のクロック信号を用いて内部クロック（多相ライトクロック信号、一例として図５、図１１のＣＫＷ０〜ＣＫＷ７参照）を生成する。さらにその内部クロックを用いてライトデータ入力端子から直列に入力したライトデータを並列データに変換することができる。

なお、コントローラから半導体記憶装置に供給する第１のクロック信号（システムクロック信号）、第１のクロック信号のＮ倍の周波数の第２のクロック信号は位相が揃っていることが好ましい。また、ライトデータストローブ信号も第１のクロック信号、第２のクロック信号と位相が揃っていることが好ましい。

以上で、概要の説明を終わり、以下、より詳細に本発明の実施例について、図面を参照して説明する。

図１は、本発明の一実施例によるメモリシステム全体のブロック図である。メモリシステム５００は、半導体記憶装置１００と、半導体記憶装置１００を制御するコントローララ６００と、半導体記憶装置１００とコントローラ６００とを接続するバス及び信号配線を含んでいる。コントローラ６００は、例えば、マイクロコンピュータ、または、半導体記憶装置１００を制御する機能を含んでいるシステムＬＳＩの一部の機能であってもよい。また、コントローラ６００は、複数の半導体装置を含んでいてもよい。コントローラ６００から半導体記憶装置１００へ第１のクロック信号であるＣＫ及びその反転クロック信号である／ＣＫ、クロックイネーブル信号ＣＫＥが供給されている。なお、／ＣＫの信号名の冒頭に付された「／」は、その信号の位相が反転していることを示している。第１のクロック信号は、半導体記憶装置１００にシステムクロックとして供給され、半導体記憶装置１００は、このシステムクロックＣＫに同期して動作する。

また、コントローラ６００から半導体記憶装置１００へ第２のクロック信号であるＣＫＷ、ＣＫＷＢが接続されている。ＣＫＷ、ＣＫＷＢは、第１のクロック信号ＣＫのＮ倍（Ｎは２以上の整数）の周波数のクロック信号であり、ＣＫと位相の揃ったクロック信号である。この実施例では、Ｎの値は４であり、第２のクロック信号ＣＫＷは、第１のクロック信号ＣＫの４倍の周波数のクロック信号である。

半導体記憶装置１００からコントローラ６００へのリードデータの転送バスであるリードデータバスＱｊは、１２８ビットのバスである（ｊ＝０−１２７）。また、ライトデータバスＤｋは、コントローラ６００から半導体記憶装置１００へのライトデータの転送に用いる３２ビットのバス（ｋ＝０−３１）である。さらに、ライトデータをマスクするために用いられるライトデータマスク信号ＤＭｎは、４ビットの信号（ｎ＝０−３）であり、コントローラ６００から半導体記憶装置１００へ供給される。また、リードストローブ信号ＱＳが半導体記憶装置１００からコントローラ６００に接続される。リードストローブ信号ＱＳは、半導体記憶装置１００からコントローラ６００へリードデータバスＱｊを介して送られるリードデータをコントローラ６００側でラッチするために用いるリードデータのストローブ信号である。同様に、ライトストローブ信号ＤＳがコントローラ６００から半導体記憶装置１００に接続され、半導体記憶装置１００は、ライトデータバスＱｊを介してコントローラから送られるライトデータをライトストローブ信号ＤＳに同期して受け取ることができる。

半導体記憶装置１００の内部は、データ入力部２１、データ記憶部２３、データ出力部２２を含んで構成される。メモリセルアレイ部２３３は、メモリセルアレイを含んでいる。半導体記憶装置１００内部の構成については、後で詳しく説明する。

コントローラ６００は、全体を制御する制御部６０１、半導体記憶装置１００へ供給するクロック信号ＣＫ、／ＣＫ、ＣＫＥ、ＣＫＷ、ＣＫＷＢを生成するクロック生成部６０４と、ライトデータ及びライトデータの制御に用いる制御信号を生成するライトデータ制御部６０３と、半導体記憶装置１００から送られてくるリードデータを受けて処理するリードデータ制御部６０２とを備えている。リードデータ制御部６０２には、リードストローブ信号ＱＳが供給され、リードデータ制御部６０２は、リードデータＱｊの変化点と位相の揃った信号として半導体記憶装置１００から送られてくるリードストローブ信号ＱＳを遅延回路６０５により、リードデータＱｊのデータの取り込みに適した位相にずらす。リードデータ制御部６０２は、その位相をずらしたリードストローブ信号ＱＳを用いてリードデータＱｊをラッチすることができる（図１２参照）。なお、半導体記憶装置１００は、リードデータをコントローラ６００に送るとき以外は、リードストローブ信号ＱＳを出力ハイインピーダンスに設定し、リードデータ出力の１サイクル（システムクロックＣＫの１周期）前にリードストローブ信号ＱＳをリードプリアンブル状態（ロウレベル固定）に設定するので、リードデータ制御部６０２は、そのリードプリアンブル信号を受けてリードデータバスＱｊから送られてくるデータの入力回路を活性状態にする。

図２は、半導体記憶装置１００全体のブロック図である。図２において、１０はメモリセルアレイ、１１はロウアドレスをデコードし選択されたワード線（図示せず）を駆動するロウデコーダ、１２はメモリセルアレイの中から選択したメモリセル（図示せず）のデータをセンシングするセンスアンプ、１３はセンスアンプ１２がセンシングした複数のデータのうちカラムアドレスに基づいて選択したデータをメモリセルアレイ１０の外へ出力するカラムセレクタである。半導体記憶装置１００には、Ｂａｎｋ０〜Ｂａｎｋ３の４つのバンクのメモリセルアレイ１０が設けられており、ロウデコーダ１１、センスアンプ１２、カラムセレクタ１３、データアンプ部２３１、ライト制御部２３２も各バンクのメモリセルアレイ毎に設けられている。

クロック生成器２０は、外部から与えられる非反転クロック信号ＣＫ、反転クロック信号／ＣＫ、クロックイネーブル信号ＣＫＥから内部動作クロックを生成する。コマンドデコーダ１４は、外部から与えられたチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥをデコードして外部のコントローラ６００等から半導体装置１００に与えられたリード、ライト等のコマンドを解読する。コントロールロジック１５は、コマンドデコーダ１４が解読したコマンド、モードレジスタ１７の状態に基づいて、クロック生成器２０から与えられたクロックに同期して半導体装置１００の各部へコマンドを実行するために必要な信号を出力する。モードレジスタ１７、カラムアドレスバッファ・バーストカウンタ１６、ロウアドレスバッファ・リフレッシュカウンタ１８には、それぞれ外部アドレス入力端子Ａ０〜Ａ１３、バンクアドレス入力端子ＢＡ０、ＢＡ１が内部アドレスバスを介して接続される。モードレジスタ１７は、モードレジスタ設定コマンドが与えられたとき、内部アドレスバスから与えられたデータをレジスタに設定する。ロウアドレスバッファ・リフレツシュカウンタ１８は、バンクアクティブＡＣＴコマンドが与えられたとき、ロウアドレスをラッチしロウデコーダ１１へ出力する。ロウアドレスバッファ・リフレツシュカウンタ１８は、リフレッシュアドレスのカウントアップも行う。カラムアドレスバッファ・バーストカウンタ１６は、リードコマンド、ライトコマンドが与えられたとき、カラムアドレスをラッチし、デコードしてカラムセレクタ１３を選択する。また、バーストリード、バーストライトコマンドが与えられたときは、指定されたバースト長に基づいてカラムアドレスをカウントする。

データアンプ部２３１は、バンク毎に設けられる。各データアンプ部２３１は、複数のデータアンプＤＡを備えており、リードコマンドに応答して、メモリセルアレイ１０からセンスアンプ１２、カラムセレクタ１３を介して読み出したデータを増幅し、リードライトバスＲＷＢＳへ出力する。ライト制御部２３２は、バンク毎に設けられる。各ライト制御部２３２は、複数のライト制御回路ＷＡを備えており、ライトコマンドに応答してリードライトバスＲＷＢＳから入力したデータをカラムセレクタ１３、センスアンプ１２を介してメモリセルアレイ１０の選択されたアドレスのメモリセルへ書き込む。なお、データ記憶部２３には、メモリセルアレイ１０、ロウデコーダ１１、センスアンプ１２、カラムセレクタ１３、データアンプ部２３１、ライト制御部２３２が含まれる。

リードライトバスＲＷＢＳは、２５６ビットの内部データバスで、データ記憶部２３と、データ入力部２１及びデータ出力部２２とを接続する。データ書き込み時（ライトコマンド実行時）には、データ入力部から入力した２５６ビットのデータを並列にデータ記憶部２３に伝達する。また、データ読み出し時（リードコマンド実行時）には、データ記憶部２３から読みだした２５６ビットのデータを並列にデータ出力部２３に伝達する。

データ入力部２１は、入力バッファ２１１と直並列変換器２１２とを備えている。入力バッファは、データ入力端子を介して外部のライトデータバスＤｋ（ｋ＝０〜３１）と接続される。ライトコマンド実行時には、３２ビットの並列バスであるライトデータバスＤｋからライトストローブ信号ＤＳの立ち上がりと立下りに同期してそれぞれ８ビットを一つの単位とする直列データを取り込む。すなわち、３２ビットの並列バスからそれぞれ８ビットの直列データが入力されるので、データ入力部全体２１としては、３２＊８＝２５６ビットのライトデータを取り込む。ライトストローブ信号ＤＳはライトストローブ端子を介して半導体記憶装置１００の外部から入力バッファ２１１に接続される。また、入力バッファ２１１には、データマスク端子を介して外部からデータマスク信号ＤＭｎ（ｎ＝０〜３）が入力される。データマスク信号は、ライトデータバスＤｋから入力されるライトデータと同期して入力される信号で、ライトデータバスＤｋの８ビットごとに１ビット設けられる。すなわち、ライトデータバスＤｋは全体で３２ビットあるので、データマスク信号ＤＭｎは４ビットである。データマスク信号は、各ライトデータバスＤｋから直列に入力されるデータについて、直列に入力される１ビット毎に入力されるデータをマスクするか否かを制御する信号である。

直並列変換器２１２は、入力バッファ２１１にライトストローブ信号ＤＳに同期して入力された直列データを並列データに変換する。入力バッファ２１１には、３２ビットのライトデータバスＤｋにそれぞれ接続された３２端子のライトデータ入力端子からそれぞれ８ビットずつライトストローブ信号に同期して直列に入力されたライトデータを２５６ビットの並列データに変換する。なお、直並列変換器２１２には、直並列変換に用いるクロックとして外部から第２のクロック信号ＣＫＷ、ＣＫＷＢが供給される。

データ出力部２２は、出力バッファ２２１と並直列変換器２２２とを備えている。並直列変換器２２２は、リードコマンドの実行に伴い、リードライトバスＲＷＢＳから送られて来る２５６ビット並列のリードデータをリードストローブ信号ＱＳの立ち上がりエッジと立下りエッジの両エッジに同期した２ビットずつ直列にした１２８ビットのデータに変換する。出力バッファ２２１はその１２８ビットに変換したリードデータを１２８端子のリードデータ出力端子からそれぞれ２ビットずつの直列データとして外部のリードデータバスＱｊ（ｊ＝０〜１２７）に出力する。なお、データ出力部２２には、システムクロック（第１のクロック）ＣＫが供給され、システムクロックＣＫからリードストローブ信号ＱＳが生成され、リードストローブ信号ＱＳはリードストローブ信号出力端子から外部に出力される。

図３は、実施例１によるデータ入力部２１周辺の回路ブロック図である。図３には、３２端子のライトデータ入力端子のうち１端子分の回路のみ示す。実際のデータ入力部２１には、図３の回路が３２端子分並列に存在する。ライトデータバスＤｋに接続されるライトデータ入力端子から入力されるライトデータは入力バッファ２１１に接続される。入力バッファ２１１の内部回路を図８（ａ）に示す。入力バッファ２１１には、非反転ライトストローブ信号ＤＳＰと、反転ライトストローブ信号ＤＳＰがクロックとして接続される。非反転ライトストローブ信号ＳＤＰと反転ライトストローブ信号は、それぞれ外部からライトストローブ信号入力端子に入力したライトストローブ信号を内部で波形整形した信号である。図８（ａ）に示すとおり、入力バッファ２１１の内部は、非反転ライトストローブ信号ＤＳＰがクロックとして接続され、非反転ライトストローブ信号ＤＳＰがロウレベルのときにデータを取り込み、非反転ライトストローブ信号ＤＳＰがハイレベルに立ち上がるとその取り込んだデータを出力する第１のラッチ回路と、反転ライトストローブ信号ＤＳＰＢがクロックとして接続され、反転ライトストローブ信号ＤＳＰＢがロウレベルのときにデータを取り込み、反転ライトストローブ信号ＤＳＰＢがハイレベルに立ち上がるとその取り込んだデータを出力する第２のラッチ回路とを含んで構成される。

図３の直並列変換器２１２は、データ入力端子がそれぞれ入力バッファ２１１のデータ出力端子に並列に接続された８個のデータフリップフロップ回路３０１〜３０８を備えている。８個のデータフリップフロップ回路３０１〜３０８にはそれぞれ異なる位相のライトクロック信号ＣＫＷ０〜ＣＫＷ７がクロックとして接続される。データフリップフロップ回路の内部回路を図９（ａ）に示す。８個のデータフリップフロップ回路３０１〜３０８のそれぞれのデータ出力端子には、データフリップフロップ回路３１１〜３１８が接続される。データフリップフロップ回路３１１〜３１８のクロック端子には共通のクロック信号ＣＫＷＤが接続される。データフリップフロップ回路３１１〜３１８のデータ出力端子には、それぞれトライステートバッファ３２１〜３２８が接続される。トライステートバッファ３２１〜３２８の出力はリードライトバスＲＷＢＳに接続される。トライステートバッファ３２１〜３２８には、クロックとして制御信号ＷＤＢＵＦが接続される。さらにリードライトバスＲＷＢＳは、データ記憶部２３のライト制御回路ＷＡ_１〜ＷＡ_８に接続される。ライト制御回路（ライトアンプ）ＷＡ_１〜ＷＡ_８には、共通にメイン入出力線のプリチャージ信号であるＰＭＩＯとライトアンプイネーブル信号ＷＡＥが接続される。また、各ライト制御回路に個別に内部ライトマスク反転信号ＤＭＢｎ０〜ＤＭＢｎ７が接続される。ライト制御回路ＷＡ_１〜ＷＡ_８の内部回路を図９（ｂ）に示す。

図４は、実施例１によるデータ出力部２２周辺の回路ブロック図である。図４では、リードデータ出力端子１端子分の回路を示すが、実際には、リードデータ出力端子は、１２８端子存在するので、図４の１２８倍の回路が存在する。メモリセルアレイから読み出されたデータは、それぞれ対となるメインＩＯ線ＭＩＯＴ＿８＊ｋ＋０とメインＩＯ線ＭＩＯＴ＿８＊ｋ＋０、ＭＩＯＴ＿８＊ｋ＋４とメインＩＯ線ＭＩＯＴ＿８＊ｋ＋４を介してデータアンプＤＡ１、ＤＡ２のデータ入力端子に入力する。データアンプＤＡ１、ＤＡ２には、共通にデータアンプイネーブル信号ＤＡＥと制御信号ＲＤＢＵＦが接続される。データアンプＤＡ１、ＤＡ２は、リードコマンド実行時に対となるメインＩＯ線の電位差を増幅してリードライトバスＲＷＢＳに出力する。データ出力部２２の並直列変換部２２２は、リードコマンド実行時にリードライトバスＲＷＢＳのデータを取り込むデータフリップフロップ回路３４１、３４２と、並直列変換を行うリードデータバッファ回路ＲＤＢｕｆを含んで構成される。データフリップフロップ回路３４１、３４２の内部回路には共通のクロック信号ＲＤＬＴが接続される。データフリップフロップ回路３４１、３４２の内部回路を図９（ａ）に示す。また、リードデータバッファ回路ＲＤＢｕｆには、システムクロックＣｋから生成した非反転内部クロック信号ＣＫＰと反転内部クロック信号ＣＫＰＢが供給される。リードデータバッファ回路ＲＤＢｕｆは、リードライトバスＲＷＢＳからデータフリップフロップ３４１、３４２に取り込んだデータをシステムクロック信号ＣＫの立ち上がりエッジと立下りエッジに同期して直列データに変換する。出力バッファ回路２２１は、半導体記憶装置１００の内部でシステムクロック信号ＣＫから生成したリードストローブ信号ＱＳの立ち上がりと立下りに同期してリードデータをリードデータ出力端子から外部のリードデータバスＱｉに出力する。

図５は、実施例１のライトクロック生成回路２１３の回路ブロック図である。ライトクロック生成回路２１３は、図３の直並列変換部２１２が用いるライトストローブ信号と同一周期の８相のクロック信号（１ショットパルス信号）ＣＫＷ０〜ＣＫＷ７を生成する。ライトクロック生成回路２１３は、ライトコマンドデコード信号ＷＣＭＤをシステムクロックＣＫの立ち上がりで取り込む。この信号をデータフリップフロップ３６１により第２のクロック信号ＣＫＷ １周期分の長さのワンショットパルス信号に成型し、そのワンショットパルス信号を第２のクロックの非反転信号ＣＫＷが供給されるデータフリップフロップ回路３６２〜３６４からなる第１のシフトレジスタと、第２のクロックの反転信号ＣＫＷＢが供給されるデータフリップフロップ回路３６５〜３６７からなる第２のシフトレジスタによりそれぞれ、第２のクロック信号の立ち上がりと立下りに同期してシフトさせる。さらにそのシフトさせたパルスから第２のクロック信号ＣＫＷの半周期分の８相のワンショットパルスを生成している。すなわち、第１のシフトレジスタの各段の出力は第２のクロックの非反転信号ＣＫＷとそれぞれ論理ＡＮＤを取り、第２のシフトレジスタの各段の出力は第２のクロックの反転信号ＣＫＷＢとそれぞれ論理ＡＮＤを取ることにより、第２のクロック信号ＣＫＷの立ち上がりと立下がりにそれぞれ同期した１ショットの８相クロック信号ＣＫＷ０〜ＣＫＷ７を生成している。

図６は、データマスク信号生成回路２１４の回路ブロック図である。データマスク信号入力端子は、４端子存在するが、図６に記載しているのは、そのうちの１端子分の回路である。データマスク信号入力端子から入力されるデータマスク信号ＤＭｎは、データマスク信号入力バッファ回路３８０に接続される。データマスク信号入力バッファ回路３８０の内部の構成は、入力バッファ回路２１１と同一であり、その内部の構成を図８（ａ）に示す。データマスク信号入力バッファ回路３８０は入力されるクロック信号も入力バッファ回路２１１と同一である（図３参照）。また、その後段の構成、クロック信号もライトデータ信号が接続される直並列変換回路２１２と同一である。ただし、直並列変換回路２１２と異なり、データフリップフロップ回路３９１〜３９８の出力信号は、リードライトバスＲＷＢＳには接続されず、直接ライト制御回路ＷＡに接続される。

図７は、データ記憶部２３の一部の回路ブロック図である。メモリセルアレイ１０には、ワード線ＳＷＬとビット線対ＢＬＴ、ＢＬＮとの交点に対応してメモリセルが配置される。図７には、一本の（サブ）ワード線ＳＷＬ、一対のビット線ＢＬＴ、ＢＬＮと１個のメモリセルのみを代表して示すが、実際には、複数のワード線と複数のビット線との交点に対応して複数のメモリセルがマトリクス状に配置される。ビット線対ＢＬＴ、ＢＬＮには、センスアンプＳＡが接続され、複数のワード線の中から選択されたワード線ＳＷＬに接続されたメモリセルからビット線対に読み出したデータをセンスアンプＳＡは増幅する。センスアンプＳＡは、カラム選択信号ＣＳＬにより導通、非導通が制御されるカラム選択ゲートを介してローカル入出力線対ＬＩＯＴ、ＬＩＯＮに接続される。なお、導通、非導通は電気的な作用を示し、以後の説明において同様とする。センスアンプＳＡとカラム選択ゲートの間及びローカル入出力線対ＬＩＯＴ、ＬＩＯＮには、プリチャージ信号ＰＤＬにより導通、非導通が制御されるプリチャージ及びイコライズゲートが接続されている。なお、図７において、センスアンプＳＡには、データアンプＤＡ、ライト制御回路ＷＡの電源電圧ＶＤＤより低い電源電圧ＶＣＣが供給され、プリチャージレベルは、メイン入出力線ＭＩＯＴ、ＭＩＯＮがＶＤＤレベルにプリチャージさせるのに対して、ローカル入出力線ＬＩＯＴ、ＬＩＯＮのプリチャージレベルは、１／２ＶＣＣ＝ＨＶＣＣレベルにプリチャージされる。また、ローカル入出力線対ＬＩＯＴ、ＬＩＯＮはさらに、ローカル入出力線選択信号ＩＯＳＷがゲートに接続されたローカル入出力線選択ゲートを介してメイン入出力線対ＭＩＯＴ＿８＊ｋ＋８、ＭＩＯＮ＿８＊ｋ＋０に接続され、メイン入出力線対は、データアンプＤＡ及びライト制御回路（ライトアンプ）ＷＡに接続される。データアンプＤＡ、ライト制御回路ＷＡがリードライトバスＲＷＢＳに接続されているのは図３、図４を用いてすでに説明したとおりである。

次に、実施例１の動作について説明する。図１０は、半導体記憶装置１００の基本的な動作タイミング図である。図１０には、半導体記憶装置１００へ外部から入力される信号、及び半導体記憶装置１００から外部に出力される信号を示している。図１０において、ＣＫ、／ＣＫは外部から供給されるシステムクロック信号（第１のクロック信号）である。ＣＫを実線で、／ＣＫを破線で示す。同様に、ＣＫＷ、ＣＫＷＢは、外部から供給される第２のクロック信号であり、第１のクロック信号の４倍の周波数のクロック信号である。また、第２のクロック信号は、第１のクロック信号と位相の揃ったクロック信号として外部から半導体装置１００に供給される。第２のクロック信号の１周期の長さは、１．２５ｎｓである。ＣＭＤは、外部から半導体記憶装置１００に入力されるコマンドで、システムクロックＣＫの立ち上がりに同期してコマンドが入力される。ここでは、システムクロックＣＫを基準とする０サイクルの立ち上がりでリードコマンド、１サイクルの立ち上がりでライトコマンド、２サイクルの立ち上がりでリードコマンド、３サイクルの立ち上がりでライトコマンドが入力されている。カラムアドレスが同一であれば、バースストリード、バーストライトを除いて、リードコマンド、ライトコマンドは、どの順番で入力しても、１サイクル毎にリードコマンド、ライトコマンドを入力し、実行させることができる。

ＱＳｉはリードストローブ信号出力端子から出力されるリードストローブ信号である。ここでは、１６端子のリードデータ出力端子毎に１つのリードストローブ信号出力端子が設けられているが、どのリードデータ出力端子から出力されるリードストローブ信号も基本的なタイミングは同一である。リードストローブ信号ＱＳｉは、半導体記憶装置１００から外部へ出力するリードデータに同期して出力され、外部から供給されるシステムクロック信号ＣＫの立ち上がりに同期してシステムクロックＣＫと同一周期のパルスが出力される。ただし、半導体記憶装置１００の内部の遅延のため、リードストローブ信号ＱＳｉの位相は外部から供給されるシステムクロックＣＫより遅れている。また、リードストローブ信号ＱＳｉは、リードコマンドが入力されたシステムクロックＣＫのサイクルの１周期後にリードプリアンブルとしてロウレベルを出力し、そのさらに１周期後にリードデータ出力端子からリードデータを出力する。コントローラ６００は、データリード以外のときは、リードデータ制御部６０２（図１参照）のクロックを止めて、低消費電力で待機させ、リードプリアンブルを検出することにより、リードデータ制御部６０２を活性化することができる。リードストローブ信号は、リードデータの出力時以外は、出力ハイインピーダンスの状態になる。

Ｑｊは、リードデータ出力端子から出力されるリードデータであり、リードストローブ信号ＱＳｉの立ち上がりと立ち下がりに同期して出力される。なお、リードコマンドが入力されてからリードデータが出力を開始するまでのシステムクロックＣＫのサイクル数、すなわちリードレイテンシＲＬの値は２である。

ＤＳは、外部から半導体記憶装置１００に入力されるライトストローブ信号である。ライトストローブ信号ＤＳは、ライトコマンドが入力される１周期前からライトプリアンブル状態になり、ロウレベルとなる。さらに、ライトコマンドが入力されると同時に、ライトストローブ信号ＤＳは、第２のクロック信号ＣＫＷと同一周波数でトグルを開始する。ライトストローブ信号ＤＳは、ライトデータが入力されないときは、ハイインピーダンスの状態になる。半導体記憶装置１００は、ライトストローブ信号ＤＳがライトプリアンブル状態（ロウレベル）になったことを検出して、ライトコマンド入力に先立ってデータ入力部２１を活性化させることもできる。なお、ライトデータストローブ信号は、ライトデータと同期しているが、半導体記憶装置１００がライトデータのラッチにそのまま使用できるように、コントローラ側でライトデータのラッチに適したタイミングに位相をずらして送られる。

Ｄｋは、ライトデータ入力端子から入力されるライトデータである。ｋの値は０〜３１であり、ライトデータ入力端子は３２端子存在するが、どの端子から入力されるデータも基本的なタイミングは同一である。ライトデータは、ライトコマンドが入力されるのと同じサイクルにおいて、ライトデータストローブ信号ＤＳの立ち上がりと立下りの両エッジに同期して各ライトデータ入力端子から８ビットのデータが直列に入力される。この８ビットの直列データの入力は、ライトコマンドが入力されたそのサイクル内に終了する。ライトコマンドが入力されるサイクルと同一サイクルでライトデータが入力されるので、ライトレイテンシＷＬは０である。

ＤＭｎは、データマスク信号入力端子から入力されるデータマスク信号である。データマスク信号入力端子は４端子設けられ（ｎ＝０〜３）、ライトデータ入力端子８端子毎に１端子のデータマスク信号入力端子が設けられる。各データマスク信号入力端子から、ライトデータストローブ信号に同期してライトデータと同一タイミングで直列に８ビットのデータマスク信号が入力される。直列に入力した各ビットのデータマスク信号は、それぞれ同時にライトデータ入力端子から入力されたデータをマスクするか否かの制御に用いられる。

図１１は、半導体記憶装置１００内部におけるライト動作の動作タイミング図である。ＣＫ、／ＣＫは第１のクロック信号、ＣＭＤはコマンド、ＣＫＷ、ＣＫＷＢは、第２のクロック信号、ＤＳはライトストローブ信号、Ｄｋ／ＤＭｎは、ライトデータ信号及びデータマスク信号であり、図１０の信号と同一名称の信号は同一の信号である。ＤＳＰ、ＤＳＰＢは、それぞれデータストローブ信号入力端子に入力されるデータストローブ信号ＤＳを半導体記憶装置１００の内部で非反転信号、反転信号として波形整形した信号であり、ライトデータが送られてこないときは、ロウレベルに固定される信号である。このＤＳＰ信号、ＤＳＰＢ信号の立ち上がりに同期して、入力バッファ２１１、データマスク信号入力バッファ回路３８０は外部から入力されるライトデータ及びデータマスク信号を取り込む（図３、図６、図８（ａ）参照）。

ＣＫＡは、ライトコマンドのデコード時に出力される１ショットパルスで第１のクロック信号ＣＫの立ち上がりに同期して出力される。ライトコマンドのデコードとそのＣＫＡパルスをトリガとして、図５に示すライトクロック生成回路２１３によりＣＫＷ０〜ＣＫＷ７の８相のクロック信号が生成される。この８相のクロックＣＫＷ０〜ＣＫＷ７は第２のクロック信号ＣＫＷの立ち上がりまたは、立下りに同期して第２のクロック信号の半周期分ハイレベルが出力されるワンショットパルスである。データ入力部２１はこの８相のクロックを用いて入力バッファ２１１、データマスク信号入力バッファ回路３８０に直列に取り込んだ入力データをデータフリップフロップ回路３０１〜３０８、３８１〜３８８に並列にそれぞれ取り込む。さらに、データフリップフロップ回路３０１〜３０８、３８１〜３８８の後段に設けられたデータフリップフロップ回路３１１〜３１８、３９１〜３９８によってライトコマンド入力サイクルの最後に位相の揃った並列データに変換する。データフリップフロップ回路３１１〜３１８、３９１〜３９８には、クロック信号としてＣＫＷ７と同一タイミングのクロック信号であるＣＫＷＤが接続されている。

さらに、ライトデータ入力端子から入力されたライトデータは、ライトコマンド入力サイクルの次のサイクルのシステムクロック信号（第１のクロック信号）ＣＫの立ち上がりで出力される１ショットパルスＷＤＢＵＦに同期してリードライトバスＲＷＢＳに出力され、ライト制御回路ＷＡまでライトデータが並列に伝送される。

ライト制御回路ＷＡは、メイン入出力線プリチャージ信号ＰＭＩＯがハイレベルになることによりプリチャージ状態が解除される（図９（ｂ）参照）。さらにライトアンプイネーブル信号ＷＡＥがメイン入出力線プリチャージ信号ＰＭＩＯより遅れてハイレベルに立ち上がると、ライト制御回路ＷＡは、ライトアンプイネーブル信号ＷＡＥの立ち上がりエッジでリードライトデータバスＲＷＢＳから入力されたデータをラッチし、ラッチしたデータによりメイン入出力線対ＭＩＯＴ、ＭＩＯＮを駆動する。さらに、ライトアンプイネーブル信号ＷＡＥの立ち上がりにやや遅れてカラム選択信号ＣＳＬがハイレベルとなると、入出力線対ＭＩＯＴ、ＭＩＯＮからさらにメモリセルアレイ１０への書込みが開始される（図７参照）。なお、データマスク信号の反転信号であるＤＭＢがロウレベルである場合は、データマスクが行われ、ライト制御回路ＷＡは活性化されず、メモリセルアレイ１０へのデータ書込みも行われない。データ記憶部２３は、ライトコマンドが入力された次のサイクルにおいてメモリセルアレイにライトデータの書込みを行い、１サイクルで書込みを終了させる。

図１２は、半導体記憶装置１００内部におけるリード動作の動作タイミング図である。ＣＫ、／ＣＫは第１のクロック信号、ＣＭＤはコマンド、ＣＫＷ、ＣＫＷＢは、第２のクロック信号であり、図１０の同一の信号名の信号と同じ信号である。図１０において、リードコマンドが入力された次のサイクルでデータ記憶部２３は、メモリセルアレイ１０からデータの読出しを行う。ＣＳＬは、カラム選択信号であり（図７参照）、センスアンプＳＡで増幅されたビット線のデータのうち、カラム選択信号により選択されたビット線対ＢＬＴ、ＢＬＮのデータがローカル入出力線対ＬＩＯＴ、ＬＩＯＮに出力される。さらに、メイン入出力線のプリチャージ信号であるＰＩＯＭがハイレベルに立ち上がるとセンスアンプＳＡの出力データがローカル入出力線対ＬＩＯＴ、ＬＩＯＮを介してメイン入出力線対ＭＩＯＴ／Ｎまで読み出される。さらにデータアンプイネーブル信号ＤＡＥがハイレベルになるとデータアンプＤＡが活性化され、メイン入出力線対ＭＩＯＴ／Ｎのデータを増幅する。データアンプＤＡが増幅したデータは、制御信号ＲＤＢＵＦに同期してリードライトバスＲＷＢＳに出力される。データ出力部２２の並直列変換回路２２２は、データ読みだしサイクルの末尾で出力される制御信号ＲＤＬＴに同期してリードライトバスＲＷＢＳのデータの取り込みを行う（図４参照）。

さらに、次のサイクルで、データ出力部２２は、システムクロックＣＫの立ち上がりに同期して生成したワンショットパルスＣＫＰに同期して１ビット目のリードデータをリードデータ出力端子から出力する（図４参照）。さらに、システムクロックＣＫの立ち下がりに同期して生成したワンショットパルスＣＫＰＢに同期して２ビット目のリードデータをリードデータ出力端子から出力する。また、リードストローブ信号出力端子からは、すでに図１０で説明したように、リードストローブ信号がリードデータに同期して出力される。

図１３は、データ記憶部２３内部の動作波形図である。ライトコマンド、リードコマンドのどちらのコマンドを実行する際も、実際にメモリセルアレイ１０にアクセスが行われるのは、ライトコマンド、リードコマンドが入力された次のサイクルである。さらに、ライトコマンド、リードコマンドのどちらのコマンドに対してもデータ記憶部２３のメモリセルアレイ１０へのアクセスは１サイクルで終了する。したがって、すでに述べたように、リードコマンド、ライトコマンドのどちらのコマンドを実行する場合もデータ入力部からのライトデータの入力、データ出力部からのリードデータの出力も１サイクルで動作が完了するので、カラムアドレスに変更がなく、かつ、バーストリード、バーストライトが行われない限り、ライトコマンド、リードコマンドがどの順番で入力されても間段なく、連続してライトコマンド、リードコマンドを入力して実行させることが可能である。

ライトコマンド、またはリードコマンドが入力されると、その次のサイクルの立ち上がりでメイン入出力線プリチャージ信号ＰＭＩＯがロウレベルからハイレベルに立ち上がり、メイン入力線対ＭＩＯＴ、ＭＩＯＮのプリチャージが解除される（図７、図９（ｂ）参照）。ライト制御回路ＷＡの制御信号ＷＡＥがハイレベルとなるとライト制御回路ＷＡからメイン入出力線ＭＩＯＴ、ＭＩＯＮを介してローカル入出力線ＬＩＯＴ、ＬＩＯＮが駆動される。なお、センスアンプＳＡの電源系がＶＤＤより低いＶＣＣ系なので、ローカル入出力線ＬＩＯＴ、ＬＩＯＮのハイレベルはＶＤＤより低い電圧レベルとなる。

次に、リードコマンドが実行される場合には、ＶＤＤにプリチャージした一対のメイン入出力線ＭＩＯＴ、ＭＩＯＮの電圧レベルは、センスアンプＳＡの出力するロウレベルにより、一対のメイン入出力線ＭＩＯＴ、ＭＩＯＮのうち、一方のメイン入出力線は、徐々に電源電圧ＶＳＳに向けて電圧が低下する。データアンプＤＡは、データアンプイネーブル信号ＤＡＥがハイレベルになって活性化する（図１２参照）と、一対のメイン入出力線ＭＩＯＴ、ＭＩＯＮ間に生じた電位差を増幅し、リードライトバスＲＷＢＳへ出力する。

以上、実施例について図面を引用して説明したとおり、本発明には、様々なモード（形態）が考えられる。そのうち、好ましいモード（形態）をいくつか列挙すると以下の通りである。

（モード１）外部から与えられたシステムクロックに同期して動作する半導体記憶装置であって、
前記システムクロックの１サイクルでリード動作、ライト動作が完了するように構成されたデータ記憶部と、
リードストローブ信号出力端子と、第１の数のデータ出力端子と、を備え、前記データ記憶部から読み出したデータを前記リードストローブ端子から出力する第１の周波数のリードストローブ信号に同期して前記第１の数のデータ出力端子から前記１サイクルでデータの出力が完了するように構成されたデータ出力部と、
ライトストローブ信号入力端子と、前記第１の数の１／Ｎ（Ｎは２以上の整数）の数のデータ入力端子と、を備え、前記データ記憶部に書き込むデータを前記ライトストローブ信号入力端子から与えられる前記リードストローブ信号の周波数のＮ倍の周波数のライトストローブ信号に同期して前記データ入力端子から前記１サイクルでライトするデータの入力が完了するように構成されたデータ入力部と、
を有することを特徴とする半導体記憶装置。

モード１によれば、１サイクルでデータ記憶部へのアクセス、データの出力、データの入力がいずれも終了するように構成されている。また、データ出力端子とデータ入力端子が分離されている。したがって、外部からリード、ライトがどのような順番で要求されても、以前に与えられた要求の実行のために、データ記憶部、データ出力部、データ入力部の動作に待ちが生じることがなく、スループットが上げられる。

（モード２）前記半導体記憶装置は、前記システムクロックに同期して与えられるリードコマンド、ライトコマンドに基づいて、読出し動作、書込み動作を実行し、前記データ入力部は、前記ライトコマンドを与えるサイクルにおいて、そのライトコマンド実行に伴うデータの入力が完了するように構成され、
前記データ記憶部は、前記リードコマンド、ライトコマンドが与えられた次のサイクルで、当該リードコマンド、ライトコマンドに伴うリード動作、ライト動作を完了するように構成されていることを特徴とするモード１記載の半導体記憶装置。

モード２によれば、リードコマンド、ライトコマンド共にコマンドが与えられた次のサイクルでデータ記憶部の動作が完了するので、コマンドがどの様な順番で与えられても、データ記憶部の処理に待ちが生じることがなく、スループットが向上する。

（モード３）前記データ入力部は、ライトコマンドが入力される前に前記ライトストローブ信号入力端子からライトプリアンブル信号が検出されたときスタンバイ状態を解除し、前記ライトコマンドに伴う前記ライトストローブ信号のトグルに応じてデータ入力端子からデータを入力し、ライトストローブ信号のトグルが終了するとスタンバイ状態に戻ることを特徴とするモード２記載の半導体記憶装置。

モード３によれば、ライトプリアンブル信号によりライトコマンドが与えられる前にスタンバイが解除できるので、ライトコマンド実行以外のときは、データストローブ信号の入力回路を除いて、データ入力回路を低消費電力の状態で待機させることができる。

以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０：メモリセルアレイ
１１：ロウデコーダ
１２：センスアンプ
１３：カラムセレクタ
１４：コマンドデコーダ
１５：制御ロジック
１６：カラムアドレスバッファ・バーストカウンタ
１７：モードレジスタ
１８：カラムアドレスバッファ・リフレッシュカウンタ
２０：クロック生成器
２１：データ入力部（データ入力回路）
２２：データ出力部（データ出力回路）
２３：データ記憶部
１００：半導体記憶装置
２１１：入力バッファ
２１２：直並列変換器
２１３：ライトクロック生成回路
２１４：データマスク信号生成回路
２２１：出力バッファ
２２２：並直列変換器
２３１：データアンプ部
２３２：ライト制御部
２３３：メモリセルアレイ部
３０１〜３０８、３１１〜３１８、３４１〜３４２、３６１〜３６７、３８１〜３８８、３９１〜３９８：データフリップフロップ回路
３２１〜３２８：トライステートバッファ
３７１〜３７９：ＮＡＮＤ回路
３８０：データマスク信号入力バッファ回路
５００：メモリシステム
６００：コントローラ
６０１：制御部
６０２：リードデータ制御部
６０３：ライトデータ制御部
６０４：クロック生成部
ＤＡ：データアンプ
ＷＡ：ライト制御回路（ライトアンプ）
Ｑｊ：リードデータバス（ｊ＝０−１２７）
ＱＳ：リードストローブ信号
ＣＫ：第１のクロック信号（システムクロック信号）
／ＣＫ：第１のクロック信号の反転信号
ＣＫＥ：クロックイネープル信号
ＣＫＷ：第２のクロック信号
ＣＫＷＢ：第２のクロック信号の反転信号
Ｄｋ：ライトデータバス（ｋ＝０−３１）
ＤＭｎ：データマスク信号（ｎ＝０−３）
ＤＳ：ライトストローブ信号

Claims (17)

1. 半導体記憶装置と、
   前記半導体記憶装置を制御するコントローラと、
   前記コントローラから前記半導体記憶装置に第１のクロック信号を供給する第１のクロック信号線と、
   前記コントローラと前記半導体記憶装置とに接続されたライトデータバスと、
   前記コントローラと前記半導体記憶装置とに接続され前記ライトデータバスのＮ倍（Ｎは２以上の整数）のビット幅のリードデータバスと、
   を備え、
   前記半導体記憶装置から読み出したリードデータは、前記リードデータバスを介して前記半導体記憶装置から前記コントローラへ前記第１のクロック信号と同一周波数のクロックに同期して転送し、
   前記半導体記憶装置へ書込むライトデータは、前記ライトデータバスを介して前記コントローラから前記半導体記憶装置へ前記第１のクロック信号のＮ倍の周波数のクロックに同期して転送することを特徴とするメモリシステム。
2. 前記コントローラから前記半導体記憶装置に前記第１のクロック信号のＮ倍の周波数の第２のクロック信号を供給する第２のクロック信号線と、
   前記第２のクロック信号と同一周期の信号であって、前記ライトデータバスを介して転送される前記ライトデータに同期して前記コントローラから出力されるライトストローブ信号を前記半導体記憶装置へ伝送するライトストローブ信号線と、
   をさらに備えることを特徴とする請求項１記載のメモリシステム。
3. 前記半導体記憶装置は、データ入力部と、データ記憶部と、データ出力部と、
   を備え、
   前記第１のクロック信号に同期して前記コントローラから与えられるリードコマンド、ライトコマンドを含むコマンドに応答して、前記コマンドを前記コントローラが前記半導体記憶装置に与える最小間隔である１サイクルの期間内において、
   前記データ入力部が前記ライトコマンドに応答して前記ライトデータバスから前記ライトストローブ信号に同期して直列に入力されるデータを前記第１のクロック信号に同期して並列データに変換する処理と、
   前記データ記憶部が、前記データ並列データを書き込む処理、または、前記ライトコマンドに応答して記憶されているデータを読み出す処理と、
   前記データ出力部が、前記データ記憶部から読み出されたデータを前記リードデータバスから出力する処理と、
   を並行して実行可能であり、かつ、前記各処理が前記１サイクルの間に完了するように構成されていることを特徴とする請求項１または２記載のメモリシステム。
4. 前記半導体記憶装置は、前記ライトコマンドを与えたそのサイクルにおいて、前記データ入力部は、そのライトコマンドに伴うデータの並列データへの変換を完了させ、
   前記データ記憶部は、ライトコマンドに伴うデータの書込み、リードコマンドに伴うデータの読出しを当該コマンドが与えられたサイクルの次のサイクルにおいて実行するように構成されていることを特徴とする請求項３記載のメモリシステム。
5. 前記コントローラは、前記ライトコマンドを前記半導体記憶装置に与えるのに先立つ一定期間前から前記ライトストローブ信号をライトプリアンブル状態に設定することを特徴とする請求項４記載のメモリシステム。
6. 前記半導体記憶装置は、前記ライトストローブ信号がライトプリアンブル状態になったことを検出して前記入力部を活性状態に設定し、前記データの入力が完了すると前記入力部を待機状態に設定することを特徴とする請求項５記載のメモリシステム。
7. 前記コントローラは、前記ライトデータ伝送バスへの前記ライトデータの出力に並行して、前記ライトストローブ信号に同期してライトデータマスク信号を出力し、前記半導体記憶装置は、前記ライトデータマスク信号を受け、前記ライトストローブ信号に同期してライトデータ伝送バスから入力されるライトデータをマスクするか否かを制御することを特徴とする請求項２乃至６いずれか１項記載のメモリシステム。
8. 前記第１のクロック信号と同一周期の信号であって、前記リードデータバスを介して前記半導体記憶装置から前記コントローラに送られるリードデータに同期して前記半導体記憶装置から出力されるリードストローブ信号を前記コントローラへ伝送するリードストローブ信号線をさらに備えることを特徴とする請求項１乃至７いずれか１項記載のメモリシステム。
9. 前記コントローラは、前記ライトコマンドまたはリードコマンドと同時にアドレス信号を前記半導体記憶装置へ与え、前記データ記憶部は、前記データ記憶部に含まれるメモリセルアレイの前記アドレス信号により指定される場所へデータの書込み、指定される場所からのデータの読出しを行うことを特徴とする請求項１乃至８いずれか１項記載のメモリシステム。
10. 第１のクロック信号を入力する第１のクロック信号入力端子と、
    前記第１のクロック信号のＮ倍（Ｎは２以上の整数）の周波数のクロック信号である第２のクロック信号を入力する第２のクロック信号入力端子と、
    少なくとも一つのライトデータ入力端子と、
    前記ライトデータ入力端子のＮ倍の数のリードデータ出力端子と、
    データ記憶部と、
    前記第２のクロック信号が供給され、前記ライトデータ入力端子から入力されたライトデータを前記第２のクロック信号と同一周波数の外部から供給されるライトストローブ信号に同期して取り込み、前記データ記憶部へ送るデータ入力回路と、
    前記第１のクロック信号が供給され、前記第１のクロック信号と同一周期の信号に同期して前記データ記憶部から読み出したリードデータを前記リードデータ出力端子から出力するデータ出力回路と、
    を備えることを特徴とする半導体記憶装置。
11. 前記データ入力回路は、
    前記データ入力端子に対応して設けられ、前記ライトストローブ信号に同期して前記データ入力端子から入力される前記ライトデータを順次取り込む入力バッファ回路と、
    前記入力バッファ回路に対応して設けられ、前記対応する入力バッファ回路が前記ライトストローブ信号に同期して順次取り込んだライトデータを前記第２のクロック信号に同期して並列データに変換し、さらに前記第１のクロック信号に同期して前記データ記憶部へ出力する直並列変換回路と、
    を備えることを特徴とする請求項１０記載の半導体記憶装置。
12. 前記ライトストローブ信号の立ち上がりエッジ及び立ち下がりエッジにそれぞれ対応する２Ｎ相の多相ライトクロック信号を前記第２のクロック信号から生成するライトクロック生成回路を、さらに備え、
    前記入力バッファ回路は、前記ライトデータを前記ライトストローブ信号の立ち下がりに同期して取りこむ第１のラッチ回路と、前記ライトデータを前記ライトストローブ信号の立ち上がりに同期して取り込む第２のラッチ回路と、を備え、
    前記直並列変換回路は、前記２Ｎ相の多相ライトクロック信号がそれぞれ供給され、前記第１のラッチ回路及び第２のラッチ回路に取り込まれたライトデータを対応する多相ライトクロック信号に同期して取り込む２Ｎ個のデータフリップフロップ回路を備え、前記ライトストローブ信号の立ち上がりと立ち下がりの両エッジに同期して入力される２Ｎビットの直列データを２Ｎビットの並列データに変換することを特徴とする請求項１１記載の半導体記憶装置。
13. 外部から与えられるコマンド信号をデコードするデコード回路を、さらに備え、
    前記ライトクロック生成回路は、前記コマンド信号がライトコマンドであるときに前記デコード回路が出力するライトコマンド信号を前記第２のクロックに同期して順次遅延させる縦続接続された複数のシフトレジスタを含み、前記シフトレジスタの各段の出力信号と前記第２のクロックの反転信号または非反転信号との論理ＡＮＤをそれぞれ取って前記２Ｎ相の多相内部ライトクロック信号を生成することを特徴とする請求項１２記載の半導体記憶装置。
14. データマスク信号を入力するデータマスク信号入力端子と、
    前記データマスク信号入力端子に接続され、前記データマスク信号を前記ライトストローブ信号の立ち下がりに同期して取りこむ第１のデータマスクラッチ回路と、前記ライトデータを前記ライトストローブ信号の立ち上がりに同期して取り込む第２のデータマスクラッチ回路と、を備えるデータマスク入力バッファ回路と、
    前記２Ｎ相の多相ライトクロック信号がそれぞれ接続され、前記第１のデータマスクラッチ回路及び第２のデータマスクラッチ回路に取り込まれたデータマスク信号を対応する多相ライトクロック信号に同期して取り込む２Ｎ個のデータフリップフロップ回路と、
    前記各データフリップフロップ回路の出力信号を前記第１のクロック信号に同期して２Ｎビットの内部データマスク信号として生成するデータフリップフロップ回路とを有するデータマスク信号生成回路と、を備え、
    前記データ記憶部は、２Ｎビットの前記内部データマスク信号を入力し、データ入力端子から前記ライトストローブ信号に同期して直列に入力された２Ｎビットのライトデータをビット毎に、記憶するか、マスクするかを制御することを特徴とする請求項１２または１３記載の半導体記憶装置。
15. リードストローブ信号出力端子をさらに備え、
    前記データ出力回路は、前記第１のクロック信号と同一周期のリードストローブ信号を生成し、前記リードデータに同期して前記リードストローブ信号を前記リードストローブ信号出力端子から出力することを特徴とする請求項１０乃至１４いずれか１項記載の半導体記憶装置。
16. 前記データ記憶部は、
    少なくとも一つのメモリセルアレイと、
    前記メモリセルアレイにそれぞれ対応して設けられたライト制御回路と、
    前記メモリセルアレイにそれぞれ対応して設けられ当該メモリセルアレイから読み出したデータを増幅するデータアンプと、
    前記データ入力回路及び前記データ出力回路と、前記データ記憶部とは、内部リードライトバスにより接続されていることを特徴とする請求項１０乃至１５いずれか１項記載の半導体記憶装置。
17. 半導体記憶装置を制御するコントローラであって、
    第１のクロック端子と、
    第２のクロック端子と、
    少なくとも一つのライトデータ出力端子と、
    前記ライトデータ出力端子のＮ倍（Ｎは２以上の整数）の数のリードデータ入力端子と、
    ライトストローブ信号を出力するライトストローブ信号出力端子と、
    リードストローブ信号を入力するリードストローブ信号入力端子と、
    前記第１のクロック端子から出力する第１のクロック信号と、前記第２のクロック端子から出力するクロック信号であって、前記第１のクロック信号と位相が揃い、かつ、周波数が前記第１のクロック信号のＮ倍である第２のクロック信号と、を生成するクロックジェネレータと、
    前記半導体記憶装置を制御するコマンドを前記第１のクロックに同期して外部へ出力する制御部と、
    前記コマンドがライトコマンドであるときに、前記ライトコマンドの出力に先立って所定期間、前記ライトストローブ信号出力端子からライトプリアンブル信号を出力し、前記ライトコマンドの出力に同期して前記ライトストローブ信号出力端子から前記第２のクロック信号と同一周期のライトデータストローブ信号を出力するとともに、前記ライトデータ出力端子からライトデータを前記ライトデータストローブ信号に同期して出力するライトデータ制御部と、
    前記リードストローブ端子から入力されるリードストローブ信号に同期してリードデータ入力端子のデータを取り込むリードデータ制御部と、
    を含むことを特徴とするコントローラ。

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