JP2000195259A - Ｄｄｒｓｄｒａｍ並びにデ―タ読出制御装置および方法 - Google Patents

Ｄｄｒｓｄｒａｍ並びにデ―タ読出制御装置および方法

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JP2000195259A
JP2000195259A JP11367763A JP36776399A JP2000195259A JP 2000195259 A JP2000195259 A JP 2000195259A JP 11367763 A JP11367763 A JP 11367763A JP 36776399 A JP36776399 A JP 36776399A JP 2000195259 A JP2000195259 A JP 2000195259A
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memory cell
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Mi Kyung Yun
ミキョン ユン
Jonhi Han
ジョンヒ ハン
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SK Hynix Inc
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Hyundai Electronics Industries Co Ltd
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Abstract

(57)【要約】 【課題】 １つのクロックで２つのデータを効率的に出
力する。 【解決手段】 ＤＤＲ ＳＤＲＡＭで、２つのメモリセ
ルに同時に接近して２つのメモリセルにストアされてい
るイーブンデータおよびオードデータをプリフェッチ
し、その後に、クロックの立ち上がりおよび立ち下がり
エッジに、イーブンデータおよびオードデータを同期さ
せてイーブンデータおよびオードデータの出力を制御す
るための制御信号を生成し、生成された制御信号に応答
して、イーブンデータおよびオードデータを出力して、
１つのクロック内に正確に２つのデータを効率的に出力
する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、次世代メモリ素子
のＤＤＲ ＳＤＲＡＭに関するとともに、ＤＤＲＳＤＲ
ＡＭでのデータ読出駆動装置および方法に関するもので
ある。
【０００２】
【従来の技術】一般的に、半導体メモリ素子のうちＤＲ
ＡＭ(dynamic random access memory）は、動作速度の
向上のため、外部システムクロックに同期して動作する
ＳＤＲＡＭ(synchronous dynamic random access memor
y）が広く使われている。また、ＳＤＲＡＭの動作速度
を改善させるため、ＤＤＲ（double data rate）ＳＤＲ
ＡＭが提案されている。通常のＳＤＲＡＭはクロックの
立ち上がりエッジのみを利用するのに対し、ＤＤＲ Ｓ
ＤＲＡＭはクロックの立ち上がりおよび立ち下がりエッ
ジを共に利用する。
【０００３】
【発明が解決しようとする課題】しかし、ＤＲＡＭおよ
びＳＤＲＡＭで利用される従来のデータ読出駆動装置
は、ＤＤＲ ＳＤＲＡＭで立ち上がりおよび立ち下がり
エッジ方式のデータ読み出し制御を行うことができな
い。そこで、クロックの立ち上がりおよび立ち下がりエ
ッジでデータを出力できるＤＤＲ ＳＤＲＡＭでのデー
タ読出制御装置が要求される。
【０００４】本発明の目的は、上記のような問題点を解
決し、１つのクロックで２つのデータを効率的に出力す
ることができるデータ読出駆動装置および方法を提供す
ることにある。
【０００５】
【課題を解決するための手段】このような目的を達成す
るため、本発明は、第１メモリセルと第２メモリセルと
に同時にアクセスし、前記第１メモリセルにストアされ
ている第１ビットデータと、前記第２メモリセルにスト
アされている第２ビットデータとをプリフェッチするメ
モリセルコア回路と、前記第１および第２ビットデータ
をクロックの立ち上がりおよび立ち下がりエッジと同期
させるための制御信号であって、前記第１および第２ビ
ットデータの出力を制御するための制御信号を生成する
信号生成手段と、前記メモリセルコア回路によりプリフ
ェッチされた前記第１および第２ビットデータをラッチ
し、前記第１および第２ビットデータを、前記信号生成
手段により生成された前記制御信号に応答して出力する
パイプラインラッチ手段とを有することを特徴とする。
【０００６】また、本発明は、ＤＤＲ ＳＤＲＡＭに対
してデータ読み出しを行うデータ読出制御方法におい
て、第１メモリセルと第２メモリセルとに同時にアクセ
スし、前記第１メモリセルにストアされている第１ビッ
トデータと、前記第２メモリセルにストアされている第
２ビットデータとをプリフェッチする第２ステップと、
プリフェッチされた前記第１および第２ビットデータを
ラッチする第２ステップと、前記第１および第２ビット
データをクロックの立ち上がりおよび立ち下がりエッジ
と同期させるための制御信号であって、前記第１および
第２ビットデータの出力を制御するための制御信号を生
成する第３ステップと、生成された前記制御信号に応答
して、前記第１および第２ビットデータを出力する第４
ステップとを有することを特徴とする。
【０００７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。
【０００８】図１はＤＤＲ ＳＤＲＡＭでのデータ読み
出し制御におけるタイミングを示す。ＣＡＳ(column ad
dress strobe)レイテンシ値は読出命令が発行された時
点からデータが出力される時までのクロックの個数をい
う。また、バースト長の値(burst length value）は連
続するデータの個数をいう。
【０００９】図２において、ＣＡＳレイテンシ値は"２"
であり、バースト長の値は"４"である。ＤＤＲ ＳＤＲ
ＡＭでのデータ読み出し制御の際、データストローブ信
号ＤＱＳのイネーブル状態に応答して、データがクロッ
クの立ち上がりおよび立ち下がりエッジで出力される。
従来のＳＤＲＡＭはクロックの立ち上がりエッジだけを
利用するのに対し、ＤＤＲ ＳＤＲＡＭはクロックの立
ち上がりおよび立ち下がりエッジを利用する。したがっ
て、ＤＤＲ ＳＤＲＡＭは高速動作を具現することがで
きる。
【００１０】図２は本発明に係るＤＤＲ ＳＤＲＡＭで
のデータ読出制御装置の構成を示す。メモリセルアレイ
は、イーブンセルアレイブロック（even cell array bl
ock）１０１と、オードセルアレイブロック（odd cell
array block）１０２とに分けられる。イーブンセルア
レイブロック１０１は図示しないイーブンセルメモリ
（even cell memory）にアクセスし、イーブンセルメモ
リのイーブンデータ（even data）をプリフェッチす
る。ここで、イーブンセルアレイブロック１０１はイー
ブンセルメモリを含む。他方、オードセルアレイブロッ
ク１０２は図示しないオードセルメモリ（odd cell mem
ory）にアクセスし、オードセルメモリのオードデータ
（odd data）をプリフェッチする。ここで、オードセル
アレイブロック１０２はオードセルメモリを含む。
【００１１】センス増幅器１０３ａは、イーブンセルア
レイブロック１０１によりプリフェッチされたイーブン
データをセンスし増幅する。他方、センス増幅器１０３
ｂは、オードセルアレイブロック１０２によりプリフェ
ッチされたオードデータをセンスし増幅する。センス増
幅器１０３ａおよび１０３ｂは、それぞれ、同時に、イ
ーブンデータおよびオードデータをセンスし増幅する。
【００１２】グローバル入出力ラインはグローバル入出
力ラインGIO_EVENとグローバル入出力ラインGIO_ODDに
分けられる。グローバル入出力ラインGIO_EVENは、セン
ス増幅器１０３ａによりセンスされ増幅されたイーブン
データを伝送するためのものである。他方、グローバル
入出力ラインGIO_ODDは、センス増幅器１０３ｂにより
センスされ増幅されたオードデータを伝送するためのも
のである。
【００１３】パイプラインラッチ１０４はグローバル入
出力ラインGIO_EVENとグローバル入出力ラインGIO_ODD
上のイーブンデータおよびオードデータをラッチする。
【００１４】制御信号生成器１０７はアドレスバッファ
１０５からのアドレス信号と、命令デコーダ１０６から
の読出命令READとを受信する。制御信号生成器１０７は
アドレス信号と読出命令READに応答して、イーブンデー
タとオードデータの出力優先順位を決定するための制御
信号SOSEB_READを生成する。イーブンデータおよびオー
ドデータの出力優先順位はアドレス信号により決定され
る。
【００１５】カウント信号生成器１０８は読み出し命令
READ、制御信号SOSEB_READ、ＣＡＳレイテンシ信号CL
と、クロックCLKと、ロックDLL（delay locked loop）
信号CLK_DLLとに応答して、カウント信号PCNT_EVENおよ
びPCNT_ODDを生成する。ここで、ＣＡＳレイテンシ信号
CLと、クロックCLKと、クロックDLL信号CLK_DLLは、図
示しない外部回路から伝送される。カウント信号生成器
１０８はクロックの立ち上がりエッジでカウント信号PC
NT_EVENを生成する。また、カウント信号生成器１０８
はクロックの立ち下がりエッジでカウント信号PCNT_ODD
を生成する。カウント信号生成器１０８は制御信号SOSE
B_READに応答してカウント信号PCNT_EVENおよびPCNT_OD
Dのうちの一方をアクティブブする。
【００１６】制御信号生成器１０９は読出命令READと、
制御信号SOSEB_READと、CASレイテンシ信号CLと、クロ
ックCLKと、クロックDLL信号CLK_DLLとに応答して、グ
ローバル入出力ラインGIO_EVENおよびGIO_ODD上のイー
ブンデータおよびオードデータをセンスする。以後、制
御信号生成器１０９は制御信号PDELを生成する。
【００１７】パイプラインラッチ１０４は、カウント信
号PCNT_EVENおよびPCNT_ODDのうちのアクティブにされ
た信号と、制御信号PDELとに応答して、イーブンデータ
およびオードデータを出力する。
【００１８】データ出力ドライバ１１０はパイプライン
ラッチ１０４からのイーブンデータおよびオードデータ
を順次に出力する。
【００１９】以上、本発明の好ましい実施の形態を説明
したが、この実施の形態は、説明のためのものであっ
て、この実施の形態により制限されないことに注意すべ
きである。また、当業者にとって当然のことであるが、
本発明の技術思想の範囲内で種々の実施の形態が可能で
ある。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、ＤＤＲＳＤＲＡＭで２つの
メモリセルに同時に接近して２つのメモリセルにストア
されたイーブンデータおよびオードデータをプリフェッ
チした後にクロックの立ち上がりおよび立ち下がりエッ
ジにイーブンデータおよびオードデータを同期させてイ
ーブンデータおよびオードデータの出力を制御するため
に信号を生成し、生成された信号に応答してイーブンデ
ータおよびオードデータを出力することによって一つの
クロック以内に正確に２つのデータを效果的に出力する
ことができる。
【図面の簡単な説明】
【図１】ＤＤＲ ＳＤＲＡＭでデータ読み出し制御の際
のタイミング図。
【図２】本発明に係るＤＤＲ ＳＤＲＡＭでのデータ読
み出し制御装置のブロック構成図。
【符号の説明】
１０１ イーブンセルアレイブロック １０２ オードセルアレイブロック １０３ａ、１０３ｂ センス増幅器 １０４ パイプラインラッチ １０５ アドレスバッファ １０６ 命令デコーダ １０７、１０９ 制御信号生成器 １０８ カウント信号生成器 １１０ データ出力ドライバー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユン ミキョン 大韓民国 467−860 キュンキド イチョ ンクン ブバリウム アミーリ サン 136−１ ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテ ッド内 (72)発明者 ハン ジョンヒ 大韓民国 467−860 キュンキド イチョ ンクン ブバリウム アミーリ サン 136−１ ヒュンダイ エレクトロニクス インダストリーズ カムパニー リミテ ッド内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 第１メモリセルと第２メモリセルとに同
    時にアクセスし、前記第１メモリセルにストアされてい
    る第１ビットデータと、前記第２メモリセルにストアさ
    れている第２ビットデータとをプリフェッチするメモリ
    セルコア回路と、 前記第１および第２ビットデータをクロックの立ち上が
    りおよび立ち下がりエッジと同期させるための制御信号
    であって、前記第１および第２ビットデータの出力を制
    御するための制御信号を生成する信号生成手段と、 前記メモリセルコア回路によりプリフェッチされた前記
    第１および第２ビットデータをラッチし、前記第１およ
    び第２ビットデータを、前記信号生成手段により生成さ
    れた前記制御信号に応答して出力するパイプラインラッ
    チ手段とを有することを特徴とするＤＤＲ ＳＤＲＡ
    Ｍ。
  2. 【請求項２】 請求項１において、前記メモリセルコア
    回路は、 前記第１メモリセルを含む第１セルアレイブロックであ
    って、前記第１メモリセルにアクセスし、該第１メモリ
    セルにストアされている前記第１ビットデータをプリフ
    ェッチする第１セルアレイブロックと、 前記第２メモリセルを含む第２セルアレイブロックであ
    って、前記第２メモリセルにアクセスし、前記第２メモ
    リセルにストアされている前記第２ビットデータをプリ
    フェッチする第２セルアレイブロックと、 前記第１ビットセルアレイブロックによりプリフェッチ
    された前記第１ビットデータをセンスし増幅する第１セ
    ンス増幅器と、 前記第２ビットセルアレイブロックによりプリフェッチ
    された前記第２ビットデータをセンスし増幅する第２セ
    ンス増幅器とを含むことを特徴とするＤＤＲ ＳＤＲＡ
    Ｍ。
  3. 【請求項３】 請求項１または２において、 前記第１ビットデータを前記メモリセルコア回路から前
    記パイプラインラッチ手段に伝送するための第１グロー
    バル入出力ラインと、 前記第２ビットデータを前記メモリセルコア回路から前
    記パイプラインラッチ手段に伝送するための第２グロー
    バル入出力ラインとを含むことを特徴とするＤＤＲ Ｓ
    ＤＲＡＭ。
  4. 【請求項４】 請求項３において、前記信号生成手段
    は、 前記第１および第２ビットデータの出力優先順位を決定
    するための第１制御信号を、アドレス信号および読出命
    令に応答して生成する第１制御信号生成手段と、 前記第１制御信号と、ＣＡＳレイテンシ信号と、前記ク
    ロックおよびクロックＤＬＬ信号に応答して、前記クロ
    ックの立ち上がりおよび立ち下がりエッジで第１および
    第２カウント信号を生成し、前記第１および第２カウン
    ト信号のうちの一方をアクティブにし、アクティブにさ
    れたカウント信号を前記パイプラインラッチ手段に出力
    するカウント信号生成手段と、 前記読み出し命令と、前記ＣＡＳレイテンシ信号と、前
    記クロックと、前記クロックＤＬＬ信号とに応答して、
    前記第１および第２グローバル入出力ラインに前記第１
    および第２ビットデータが存在するかどうかをセンス
    し、第２制御信号を生成し、前記パイプラインラッチ手
    段に出力する第２制御信号生成手段とを含むことを特徴
    とするＤＤＲ ＳＤＲＡＭ。
  5. 【請求項５】 請求項４において、前記パイプラインラ
    ッチ手段は、前記メモリセルコア回路によりプリフェッ
    チされた前記第１および第２ビットデータをラッチし、
    前記第２制御信号と、前記アクティブにされた信号とに
    応答して、前記第１および第２ビットデータを出力する
    ことを特徴とするＤＤＲ ＳＤＲＡＭ。
  6. 【請求項６】 請求項１において、前記第１および第２
    ビットデータの前記出力の優先順位は、前記アドレス信
    号により決定されることを特徴とするＤＤＲＳＤＲＡ
    Ｍ。
  7. 【請求項７】 請求項１において、前記パイプラインラ
    ッチ手段からの前記第１および第２ビットデータを出力
    する手段をさらに含むことを特徴とするＤＤＲ ＳＤＲ
    ＡＭ。
  8. 【請求項８】 ＤＤＲ ＳＤＲＡＭに対してデータ読み
    出しを行うデータ読出制御方法において、 第１メモリセルと第２メモリセルとに同時にアクセス
    し、前記第１メモリセルにストアされている第１ビット
    データと、前記第２メモリセルにストアされている第２
    ビットデータとをプリフェッチする第２ステップと、 プリフェッチされた前記第１および第２ビットデータを
    ラッチする第２ステップと、 前記第１および第２ビットデータをクロックの立ち上が
    りおよび立ち下がりエッジと同期させるための制御信号
    であって、前記第１および第２ビットデータの出力を制
    御するための制御信号を生成する第３ステップと、 生成された前記制御信号に応答して、前記第１および第
    ２ビットデータを出力する第４ステップとを有すること
    を特徴とするデータ読出制御方法。
  9. 【請求項９】 請求項８において、前記第１ステップ
    は、 前記２つのメモリセルに同時にアクセスし、前記２つの
    メモリセルにストアされている前記第１および第２ビッ
    トデータをプリフェッチする第５ステップと、 前記第１および第２ビットデータをセンスし増幅する第
    ６ステップとを含むことを特徴とするデータ読出制御方
    法。
  10. 【請求項１０】 請求項８または９において、前記第３
    ステップは、 アドレス信号および読出命令に応答して前記第１および
    第２ビットデータの出力優先順位を決定するための第１
    制御信号を生成する第７ステップと、 前記第１制御信号と、ＣＡＳレイテンシ信号と、前記ク
    ロックおよびクロックＤＬＬ信号とに応答して前記クロ
    ックの立ち上がりおよび立ち下がりエッジで第１および
    第２カウント信号を生成し、前記第１および第２カウン
    ト信号のうちの一方をアクティブさせる第８ステップ
    と、 前記読み出し命令、前記ＣＡＳレイテンシ信号、前記ク
    ロック、前記クロックＤＬＬ信号に応答してグローバル
    入出力ライン各々に前記第１および第２ビットデータが
    あるかどうかをセンスして、第２制御信号を生成する第
    ９ステップとを含むことを特徴とするデータ読出制御方
    法。
  11. 【請求項１１】 請求項１０において、前記第４ステッ
    プは、前記第２制御信号および前記第１および第２カウ
    ント信号のうちのアクティブにされた信号に応答して前
    記第１および第２ビットデータを出力することを特徴と
    するデータ読出制御方法。
  12. 【請求項１２】 請求項１１において、前記第１および
    第２ビットデータの前記出力優先順位は、前記アドレス
    信号により決定されることを特徴とするデータ読出制御
    方法。
JP11367763A 1998-12-30 1999-12-24 Ｄｄｒｓｄｒａｍ並びにデ―タ読出制御装置および方法 Pending JP2000195259A (ja)

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