JPH10334659A - 同期型半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 １つのチップでパイプラインモードおよびプ
リフェッチモードいずれにも対応することのできる同期
型半導体記憶装置を実現する。 【解決手段】 モードレジスタ（３０）に格納されたＣ
ＡＳレイテンシ４指示信号ＭＣＬ４に従って、制御信号
発生回路（３２）から発生される制御信号発生シーケン
スをパイプラインモードおよびプリフェッチモードのい
ずれかに設定する。このモード切換回路は、単にライト
バッファのリセットタイミングをＣＡＳレイテンシに従
って切換える。したがって、容易に、動作環境に応じて
内部データ書込モードを切換えることができ、１つのチ
ップで、複数のデータ書込モードに対応することのでき
る同期型半導体記憶装置を実現することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は外部から周期的に
与えられるクロック信号に同期して外部信号の取込を行
なう同期型半導体記憶装置に関し、特に、ランダムにア
クセス可能な同期型ダイナミック・ランダム・アクセス
・メモリ（ＳＤＲＡＭ）のデータ書込部の構成に関す
る。

【０００２】

【従来の技術】処理システムにおいて、主記憶として用
いられるダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）は高速化されてきているものの、その動作
速度は依然マイクロプロセサ（ＭＰＵ）の動作速度に追
随することができない。このため、マイクロプロセサの
待ち時間が長くなり、高速処理を実現することができ
ず、ＤＲＡＭのアクセスタイムおよびサイクルタイムが
ボトルネックとなり、システム全体の性能が低下すると
いうことがよく言われる。このＤＲＡＭとマイクロプロ
セサの動作速度の差を解消するために、クロック信号に
同期して動作するクロック同期型半導体記憶装置が近年
実現されており、高速マイクロプロセサのための主記憶
として、ＳＤＲＡＭが用いられるようになってきてい
る。

【０００３】このＳＤＲＡＭにおいては、たとえばシス
テムクロックであるクロック信号に同期して外部信号で
あるアドレス信号および制御信号の取込およびデータの
入出力が行なわれる。クロック信号に同期して外部信号
を取込むため、これらの外部信号のスキューに対するマ
ージンを考慮する必要がなく、高速で内部動作を開始す
ることができる。また、データの入出力がクロック信号
に同期して行なわれるため、データのアクセス速度はク
ロック信号と同様となり、高速データ転送が可能とな
る。

【０００４】このＳＤＲＡＭにおいては、高速でアクセ
スするために、クロック信号に同期して連続してたとえ
ば８ビット（１つのデータ入出力端子について）の連続
ビットにアクセスすることが行なわれる。

【０００５】図３７は、ＳＤＲＡＭのデータ読出時の動
作を示すタイミングチャート図である。このＳＤＲＡＭ
においては、動作モードは、外部クロック信号ｅｘｔＣ
ＬＫの立上がりエッジにおける外部制御信号／ＲＡＳ、
／ＣＡＳおよび／ＷＥの状態の組合せにより決定され
る。この外部制御信号の状態の組合せは、通常、コマン
ドと呼ばれる。信号／ＲＡＳはロウアドレスストローブ
信号であり、信号／ＣＡＳは、コラムアドレスストロー
ブ信号であり、信号／ＷＥは、ライトイネーブル信号で
ある。

【０００６】図３７において、外部クロック信号ｅｘｔ
ＣＬＫのクロックサイクル（以下、単にクロックサイク
ルと称す）♯１において、外部クロック信号ｅｘｔＣＬ
Ｋの立上がりエッジで、ロウアドレスストローブ信号／
ＲＡＳをＬレベルに設定しかつコラムアドレスストロー
ブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥをと
もにＨレベルに設定する。この信号／ＲＡＳ、／ＣＡＳ
および／ＷＥの状態の組合せは、「アクティブコマン
ド」と呼ばれ、ＳＤＲＡＭにおけるメモリサイクル開始
が指令される。このアクティブコマンドが与えられる
と、そのときに与えられているアドレス信号Ａｄｄをロ
ウアドレス信号Ｘａとして取込み、内部で行選択動作が
行なわれる。このアクティブコマンドが与えられてか
ら、通常標準ＤＲＡＭにおいて呼ばれるＲＡＳ−ＣＡＳ
遅延時間ｔＲＣＤが経過すると、列選択のためのコマン
ドが与えられる。すなわち、クロックサイクル♯４にお
いて、外部クロック信号ｅｘｔＣＬＫの立上がりエッジ
で、ロウアドレスストローブ信号／ＲＡＳおよびライト
イネーブル信号／ＷＥをＨレベルに設定しかつコラムア
ドレスストローブ信号／ＣＡＳをＬレベルに設定する。
この信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの状態の組合
せは、「リードコマンド」と呼ばれ、列選択とともに、
データ読出動作が指令される。このリードコマンドが与
えられると、そのときのアドレス信号Ａｄｄがコラムア
ドレス信号Ｙｂとして取込まれ、列選択動作が行なわれ
る。選択されたメモリセルデータがデータを出力する出
力回路に到達するまでにある時間が必要とされる。この
ある時間が経過すると、クロックサイクル♯７におい
て、外部クロック信号ｅｘｔＣＬＫの立上がりエッジ
で、最初のデータｑ０が確定状態となる。以降、クロッ
クサイクル♯８〜♯１４それぞれにおいて外部クロック
信号ｅｘｔＣＬＫの立上がりエッジで読出データｑ１〜
ｑ７がそれぞれ確定状態となる。

【０００７】このデータｑ０〜ｑ７のアドレスは、コラ
ムアドレス信号Ｙｂを先頭アドレスとして、ＳＤＲＡＭ
内部で自動的に発生される（バーストアドレスと呼ばれ
る）。リードコマンドが与えられてから最初に有効デー
タが出力されるまでの外部クロック信号ｅｘｔＣＬＫの
サイクル数は、ＣＡＳレイテンシと呼ばれる。図３７に
おいては、ＣＡＳレイテンシが３である。

【０００８】また、１つのリードコマンドが与えられた
ときに連続して読出されるデータのビット数（１つのデ
ータ入出力端子について）は、バースト長と呼ばれる。
図３７においては、バースト長が８の場合のデータ読出
シーケンスが示される。このＣＡＳレイテンシおよびバ
ースト長は、ＳＤＲＡＭにおいては、モードレジスタの
設定データにより、変更することが可能である。

【０００９】図３８は、ＳＤＲＡＭのデータ書込シーケ
ンスを示す図である。以下、図３８を参照してデータ書
込動作について説明する。

【００１０】クロックサイクル♯１において、外部クロ
ック信号ｅｘｔＣＬＫの立上がりエッジで、信号／ＲＡ
ＳをＬレベルに設定し、信号／ＣＡＳおよび／ＷＥをと
もにＨレベルに設定する。これにより、アクティブコマ
ンドが与えられ、そのときのアドレス信号Ａｄｄがロウ
アドレス信号Ｘｃとして取込まれ、内部で行選択動作が
行なわれる。クロックサイクル♯４において、外部クロ
ック信号ｅｘｔＣＬＫの立上がりエッジにおいて、ロウ
アドレスストローブ信号／ＲＡＳをＨレベルに設定しか
つコラムアドレスストローブ信号／ＣＡＳおよびライト
イネーブル信号／ＷＥをともにＬレベルに設定する。こ
の信号／ＲＡＳ、／ＣＡＳおよび／ＷＥの状態の組合せ
は、「ライトコマンド」と呼ばれ、列選択とともにデー
タ書込が指示される。このライトコマンドが与えられる
と、そのときのアドレス信号Ａｄｄがコラムアドレス信
号Ｙｄとして書込まれ、内部で列選択動作が行なわれ
る。

【００１１】データ書込時においては、ＣＡＳレイテン
シは必要ではなく、このクロックサイクル♯４から外部
書込データの取込が行なわれる。すなわち、ライトコマ
ンドが与えられたクロックサイクル♯４において、外部
クロック信号ｅｘｔＣＬＫの立上がりに同期して、デー
タｄ０が取込まれ、以降クロックサイクル♯５〜♯１１
それぞれにおいて、外部クロック信号ｅｘｔＣＬＫの立
上がりエッジにおいて与えられた書込データｄ１〜ｄ７
が順次取込まれる。これらのデータｄ０〜ｄ７は、それ
ぞれ内部で所定のシーケンスで選択メモリセルに書込ま
れる。

【００１２】このデータ書込時においては、ライトコマ
ンドが与えられたクロックサイクルからデータの取込が
行なわれる。実際の選択メモリセルへの書込は、後に説
明するが、少し遅れて行なわれる（入力バッファ段から
選択メモリセルまでの書込経路においてデータ伝達に時
間を要する）。この図３７および図３８に示すように、
データの書込／読出は、外部クロック信号ｅｘｔＣＬＫ
に同期して行なわれており、したがってマイクロプロセ
サの動作速度を決定するたとえばシステムクロックに同
期してデータの入出力を行なうことができ、高速アクセ
スが可能となる。

【００１３】ＳＤＲＡＭにおいて、内部データの転送
は、クロック信号（外部クロック信号から生成される内
部クロック信号）に同期して行なわれる。このＳＤＲＡ
Ｍを実現するためのアーキテクチャとしては、２ビット
プリフェッチ方式およびパイプライン方式が知られてい
る。以下にこれらの方式について説明する。

【００１４】図３９は、２ビットプリフェッチ方式のＳ
ＤＲＡＭの１つのデータ入出力端子に関連する部分の構
成を概略的に示す図である。この図３９に示す構成が、
各データ入出力端子に対応して設けられる。

【００１５】図３９において、ＳＤＲＡＭは、各々が、
行列状に配列される複数のメモリセルを有するメモリア
レイ１ａａ、１ａｂ、１ｂａおよび１ｂｂを含む。この
ＳＤＲＡＭは、２つのバンクを有し、メモリアレイ１ａ
ａおよび１ａｂがバンクＡを構成し、メモリアレイ１ｂ
ａおよび１ｂｂがバンクＢを構成する。このバンクＡお
よびＢそれぞれにおいて、メモリアレイ１ａａがサブバ
ンクＡ０を構成し、メモリアレイ１ａｂが、サブバンク
Ａ１を構成し、メモリアレイ１ｂａが、サブバンクＢ０
を構成し、メモリアレイ１ｂｂがサブバンクＢ１を構成
する。２ビットプリフェッチ方式においては、このＳＤ
ＲＡＭは、２バンクＳＤＲＡＭとして機能する。バンク
ＡおよびＢは、それぞれ互いに独立に活性／非活性状態
へ駆動することができる。バンクの指定は、各コマンド
と同時に与えられるバンクアドレスにより行なわれる。

【００１６】メモリアレイ１ａａに対し、バンクアドレ
ス信号ＢＸの活性化時活性化され、ロウアドレス信号Ｘ
０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１ａ
ａのアドレス指定された行を選択状態へ駆動するＸデコ
ーダ群２ａａと、センスアンプ活性化信号φＳＡＡの活
性化時活性化され、メモリアレイ１ａａの選択行に接続
されるメモリセルデータの検知、増幅およびラッチを行
なうセンスアンプ群３ａａと、バンクアドレス信号ＢＹ
の活性化時活性化され、コラムアドレス信号ＹＥ０−Ｙ
Ｅｋ（ＹＥ０−ｋ）をデコードし、メモリアレイ１ａａ
のアドレス指定された列を選択するＹデコーダ群４ａａ
が設けられる。このＹデコーダ群４ａａにより選択され
た列上のメモリセルは、内部データバス５ａａに結合さ
れる。バンクアドレス信号ＢＸは、アクティブコマンド
またはプリチャージへの復帰を指示するプリチャージコ
マンドと同時に与えられるバンクアドレス信号であり、
またバンクアドレス信号ＢＹは、リードコマンドまたは
ライトコマンドと同時に与えられるバンクアドレス信号
である。

【００１７】メモリアレイ１ａｂに対しては、バンクア
ドレス信号ＢＸの活性化時活性化され、ロウアドレス信
号Ｘ０−Ｘｊをデコードし、メモリアレイ１ａｂのアド
レス指定された行（ワード線）を選択状態へ駆動するＸ
デコーダ群２ａｂと、センスアンプ活性化信号φＳＡＡ
の活性化時活性化され、メモリアレイ１ａｂの選択行の
メモリセルのデータの検知、増幅およびラッチを行なう
センスアンプ群３ａｂと、バンクアドレス信号ＢＹの活
性化時活性化され、コラムアドレス信号ＹＯ０−ＹＯｋ
をデコードし、メモリアレイ１ａｂのアドレス指定され
た列を選択するＹデコーダ群４ａｂが設けられる。Ｙデ
コーダ群４ａｂにより選択された列上のメモリセルは、
内部データバス５ａｂに結合される。

【００１８】メモリアレイ１ｂａに対しては、バンクア
ドレス信号／ＢＸの活性化時活性化され、アドレス信号
Ｘ０−Ｘｊをデコードし、メモリアレイ１ｂａのアドレ
ス指定された行を選択状態へ駆動するＸデコーダ群２ｂ
ａと、センスアンプ活性化信号φＳＡＢの活性化時活性
化され、メモリアレイ１ｂａの選択行に接続されるメモ
リデータの検知、増幅およびラッチを行なうセンスアン
プ群３ｂａと、バンクアドレス信号／ＢＹの活性化時活
性化され、メモリアレイ１ｂａのアドレス指定された列
を選択するＹデコーダ群４ｂａが設けられる。バンクア
ドレス信号／ＢＸは、バンクアドレス信号ＢＸと相補な
信号であり、またバンクアドレス信号／ＢＹは、バンク
アドレス信号ＢＹと相補な信号である。メモリアレイ１
ｂａのＹデコーダ群４ｂａにより選択された列上のメモ
リセルは、内部データバス５ｂａに結合される。

【００１９】メモリアレイ１ｂｂに対し、バンクアドレ
ス信号／ＢＸの活性化時活性化され、ロウアドレス信号
Ｘ０−Ｘｊをデコードし、メモリアレイ１ｂｂのアドレ
ス指定された行を選択状態へ駆動するＸデコーダ群２ｂ
ｂと、センスアンプ活性化信号φＳＡＢの活性化時活性
化され、メモリアレイ１ｂｂの選択行に接続されるメモ
リセルのデータの検知、増幅およびラッチを行なうセン
スアンプ群３ｂｂと、バンクアドレス信号／ＢＹの活性
化時活性化され、コラムアドレス信号ＹＯ０−ＹＯｋを
デコードし、メモリアレイ１ｂｂのアドレス指定された
列を選択するＹデコーダ群４ｂｂが設けられる。メモリ
アレイ１ｂｂの、Ｙデコーダ群４ｂｂにより選択された
列上のメモリセルは内部データバス５ｂｂに結合され
る。

【００２０】ここで、Ｘデコーダ群、センスアンプ群、
およびＹデコーダ群として示しているのは、Ｘデコーダ
群は、各行に対応して配置されるＸデコーダを備え、セ
ンスアンプ群は、対応のメモリアレイの各列に対応して
設けられるセンスアンプを有し、Ｙデコーダ群は、各列
に対応して設けられるＹデコーダを含むためである。

【００２１】メモリアレイ１ａａおよび１ａｂにおいて
バンクアドレス信号ＢＸおよびＢＹに従って同時にメモ
リセル選択動作が行なわれ、一方、メモリアレイ１ｂａ
および１ｂｂでバンクアドレス信号／ＢＸおよび／ＢＹ
に従って同時に選択動作が行なわれる。

【００２２】メモリアレイ１ａａおよび１ａｂにデータ
を書込むために、データ入出力端子６に結合され、入力
バッファ活性化信号φＤＢＡの活性化時活性化され、こ
のデータ入出力端子６から与えられたデータを取込む入
力バッファ７ａと、選択信号φＳＥＡに従って入力バッ
ファ７ａから与えられた書込データの転送経路を切換え
るセレクタ８ａと、メモリアレイ１ａａに対して設けら
れ、レジスタ活性化信号φＲＷＡ０の活性化に応答して
セレクタ８ａから与えられたデータを格納するライト用
レジスタ９ａａと、メモリアレイ１ａｂに対して設けら
れ、レジスタ活性化信号φＲＷＡ１の活性化時セレクタ
８ａから与えられたデータを取込みかつラッチするライ
ト用レジスタ９ａｂと、メモリアレイ１ａａに対して設
けられ、ライトバッファ活性化信号φＷＢＡ０の活性化
時活性化され、ライト用レジスタ９ａａからの書込デー
タを増幅して内部データバス線５ａａへ伝達するライト
バッファ１０ａａと、メモリアレイ１ａｂに対して設け
られ、ライトバッファ活性化信号φＷＢＡ１の活性化時
活性化され、ライト用レジスタ９ａｂの格納データを増
幅して内部データバス線５ａｂに伝達するライトバッフ
ァ１０ａｂが設けられる。内部データバス５ａａおよび
５ａｂには、イコライズ指示信号φＷＥＱＡの活性化時
活性化され、これらの内部データバス５ａａおよび５ａ
ｂを所定電位レベルに設定するためのイコライズ回路１
１ａが設けられる。

【００２３】メモリアレイ１ｂａおよび１ｂｂに対して
も、同様、データ入出力端子６に結合され、入力バッフ
ァ活性化信号φＤＢＢの活性化時、このデータ入出力端
子６からのデータを順次取込み内部書込データを生成す
る入力バッファ７ｂと、選択信号φＳＡＢに従ってこの
入力バッファ７ｂからのデータ転送経路を切換えるセレ
クタ８ｂと、レジスタ活性化信号φＲＷＢ０およびφＲ
ＷＢ１に従ってセレクタ８ｂから転送されたデータをそ
れぞれ格納するライト用レジスタ９ｂａおよび９ｂｂ
と、ライトバッファ活性化信号φＷＢＢ０およびφＷＢ
Ｂ１の活性化時ライト用レジスタ９ｂａおよび９ｂｂの
格納データを増幅して内部データバス５ｂａおよび５ｂ
ｂへそれぞれ伝達するライトバッファ１０ｂａおよび１
０ｂｂが設けられる。内部データバス５ｂａおよび５ｂ
ｂには、またイコライズ指示信号φＷＥＱＢの活性化時
活性化され、内部データバス５ｂａおよび５ｂｂを所定
電位に設定するイコライズ回路１１ｂが設けられる。

【００２４】図４０は、図３９に示す各内部信号を発生
する周辺回路の構成を概略的に示す図である。図４０に
おいて、周辺回路は、入力端子１２ａ、１２ｂ、１２ｃ
および１２ｄにそれぞれ与えられる外部制御信号ｅｘｔ
／ＲＡＳ、ｅｘｔ／ＣＡＳ、ｅｘｔ／ＯＥおよびｅｘｔ
／ＷＥをクロック信号ＣＬＫの立上がりに同期して取込
みかつその状態を判定して内部制御信号φｘａ、φｙ
ａ、φＷ、φＯ、φＲおよびφＣを生成する制御信号発
生回路１３を含む。信号ｅｘｔ／ＯＥは、出力イネーブ
ル信号であり、この信号ｅｘｔ／ＯＥの活性化時、出力
バッファが作動状態とされ、この出力イネーブル信号ｅ
ｘｔ／ＯＥの非活性時、出力バッファ（図示せず）が出
力ハイインピーダンス状態とされる。クロック信号ＣＬ
Ｋは、外部クロック信号ｅｘｔＣＬＫに従って内部で生
成されるクロック信号である。

【００２５】信号φｘａは、アクティブコマンドが与え
られたときに活性化され、ロウアドレス信号の取込を指
示する。信号φｙａは、リードコマンドまたはライトコ
マンドが与えられたときに活性化され、コラムアドレス
信号の取込を指示する。信号φＷは、ライトコマンドが
与えられたときに活性化され、データ書込を指示する。
信号φＯは、リードコマンドが与えられたときに活性化
され、データ読出を指示する。信号φＲは、アクティブ
コマンドが与えられたときに活性化され、行選択に関連
する部分の回路を活性化する。信号φＣは、リードコマ
ンドまたはライトコマンドが与えられたときに活性化さ
れ、列選択およびデータ入出力に関連する部分の回路
（コラム系回路）を活性化する。

【００２６】周辺回路は、さらに、ロウアドレス取込指
示信号φｘａの活性化に応答して外部アドレス信号ｅｘ
ｔＡ０−Ａｉ（Ａ０−ｉ）を取込み内部ロウアドレス信
号Ｘ０−Ｘｊ（Ｘ０−ｊ）およびバンクアドレス信号Ｂ
Ｘを生成するＸアドレスバッファ１４と、コラムアドレ
ス取込指示信号φｙａの活性化時活性化され、外部アド
レス信号ｅｘｔＡ０−ｉを取込み内部コラムアドレス信
号を発生するＹアドレスバッファ１５と、このＹアドレ
スバッファ１５から与えられる内部コラムアドレス信号
を先頭アドレスとしてクロック信号ＣＬＫに同期して所
定のシーケンスでこのアドレス信号を変化させて偶数コ
ラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ０−ｋ）および
奇数コラムアドレス信号ＹＯ０−ＹＯｋ（ＹＯ０−ｋ）
およびバンクアドレス信号ＢＹを発生するＹアドレスオ
ペレーション回路１６を含む。このＹアドレスオペレー
ション回路１６は、バーストアドレスカウンタを含み、
２クロックサイクルごとにコラムアドレス信号を変化さ
せる。

【００２７】周辺回路は、さらに、コラム系活性化信号
φＣの活性化に従って内部クロック信号ＣＬＫをカウン
トし、そのカウント値に従って所定のタイミングでカウ
ントアップ信号を生成するクロックカウンタ１７と、こ
のクロックカウンタ１７のカウントアップ信号と、バン
クアドレス信号ＢＸおよびＢＹと、コラムアドレス信号
の最下位ビットＹ０を受け、各種内部制御信号φＷＢＢ
０，φＷＢＢ１，φＷＢＡ０，φＷＢＡ１、φＲＷＢ
０，φＲＷＢ１，φＲＷＡ０，φＲＷＡ１、φＳＥＡ，
φＳＥＢ、φＤＢＡ，φＤＢＢ、φＷＥＱＡ，φＷＥＱ
Ｂを生成する制御信号発生回路１８を含む。バンクアド
レス信号ＢＸおよびＢＹに従って、指定されたバンクに
対する制御信号が活性状態とされる。最下位コラムアド
レス信号ビットＹ０は、１つのバンクに含まれる２つの
メモリアレイのうちいずれに先にアクセスするかを示す
ために用いられる。クロックカウンタ１７は、ＣＡＳレ
イテンシおよびバースト長をカウントするカウンタを含
み、指定された動作モードに従って所定のタイミングで
カウントアップ信号を生成する。次に、この図３９およ
び図４０に示すＳＤＲＡＭのデータ書込動作について図
４１に示すタイミングチャート図を参照して説明する。

【００２８】図４１において、クロックサイクル♯０以
前において、既にアクティブコマンドが与えられてお
り、図３９に示すメモリアレイ１ａａおよび１ａｂにお
いて、ある行が選択状態へ駆動されている。クロックサ
イクル♯０においてコラムアドレスストローブ信号／Ｃ
ＡＳおよびライトイネーブル信号／ＷＥがともにＬレベ
ルに設定され、ライトコマンドが与えられる（ロウアド
レスストローブ信号／ＲＡＳはＨレベル）。このライト
コマンドが与えられたとき、バンクアドレスＢＡが、バ
ンクＡを指定しており、バンクアドレス信号ＢＸが活性
状態とされ、またアドレス信号（Ａｄｄｒｅｓｓ）の最
下位ビットＹ０が０であり、メモリアレイ１ａａが指定
されたとする。ライトコマンドが与えられたとき、この
ライトコマンドに従って図４０に示す制御信号発生回路
１３からのコラム系活性化信号φＣが活性状態へ駆動さ
れ、クロックカウンタ１７が起動される。また、Ｙアド
レスバッファ１５が、コラムアドレス取込指示信号φｙ
ａに従って外部からのコラムアドレス信号を取込み、内
部アドレス信号ＹＥ０−ＹＥｋおよびＹＯ０−ＹＯｋが
Ｙアドレスオペレーション回路１６から生成される。制
御信号発生回路１８が、このバンクアドレス信号ＢＹお
よび最下位アドレスビットＹ０に従って、メモリアレイ
１ａａおよび１ａｂで構成されるバンクＡに対する制御
信号を順次活性化する。

【００２９】メモリアレイ１ａａおよび１ａｂに対して
は、Ｙデコーダ群４ａａおよび４ａｂが活性化され、与
えられた内部コラムアドレス信号ＹＥ０−ＹＥｋおよび
ＹＯ０−ＹＯｋをそれぞれデコードし、対応の列を選択
し、選択列を内部データバス５ａａおよび５ａｂに接続
する。

【００３０】また入力バッファ７ａが活性化され、外部
から与えられる書込データＤ０が取込まれる。セレクタ
８ａは、最下位アドレス信号ビットＹ０に従って、まず
ライト用レジスタ９ａａへ内部書込データを格納する。
したがって、最初のクロックサイクル♯０に与えられた
データＤ０は、ライト用レジスタ９ａａに格納される。
次のクロックサイクル♯１において与えられた書込デー
タＤ１は、ライト用レジスタ９ａｂへ格納される。

【００３１】クロックサイクル♯０からクロックサイク
ル♯１において、ライトバッファ活性化信号φＷＢＡ０
が活性化され、ライトバッファ１０ａａがこのライト用
レジスタ９ａａに格納されたデータに従って内部データ
バス５ａａ上に書込データを伝達する。一方、クロック
サイクル♯１においては、ライトバッファ１０ａｂがラ
イトバッファ活性化信号φＷＢＡ１に従って活性化さ
れ、ライト用レジスタ９ａｂに格納されたデータに従っ
て内部データバス５ａｂを駆動する。２ビットのデータ
がメモリアレイ１ａａおよび１ａｂに書込まれた後、ラ
イトバッファ１０ａａおよび１０ａｂは非活性状態とさ
れ、内部データバス５ａａおよび５ａｂのイコライズが
イコライズ回路１１ａにより行なわれる。

【００３２】次いで、クロックサイクル♯２において、
図４０に示すＹアドレスオペレーション回路１６からの
コラムアドレス信号ＹＥ０−ＹＥｋおよびＹＯ０−ＹＯ
ｋの値が変化し、別の列が選択される。このクロックサ
イクル♯２および♯３においてそれぞれ与えられた外部
書込データＤ２およびＤ３は選択信号φＳＥＡに従って
それぞれライト用レジスタ９ａａおよび９ａｂに格納さ
れる。次いで、ライトバッファ１０ａａがライトバッフ
ァ活性化信号φＷＢＡ０の活性化に応答して活性化さ
れ、内部データバス５ａａに書込データを伝達し、次い
でクロックサイクル♯３において、ライトバッファ１０
ａｂがライトバッファ活性化信号φＷＢＡ１の活性化に
応答して活性化され、内部データバス５ａｂに書込デー
タを伝達する。バースト長が４の場合、４つのデータＤ
０〜Ｄ３の書込が完了すると、クロックカウンタ１７か
らのカウントアップ信号に従ってデータ書込が停止され
る。

【００３３】この２ビットプリフェッチ方式のデータ書
込においては、クロックサイクル♯１および♯３それぞ
れにおいて、ライトバッファ１０ａａおよび１０ａｂが
ともに同時に活性状態にあり、２ビットデータが同時に
書込まれている。Ｙデコーダ群４ａａおよび４ａｂへ
は、同じコラムアドレス信号が与えられ、同時に列選択
動作を行なっている。したがって、列選択からデータ書
込に、２クロックサイクルを利用することができる。メ
モリアレイ１ａｂにおいては、クロックサイクル♯１に
おいて外部から与えられたデータＤ１が、そのクロック
サイクル♯１においてメモリアレイ１ａｂの選択列上に
伝達される。しかしながら、列選択動作は、クロックサ
イクル♯０から行なわれており、列選択動作から実際の
データ書込までに、２クロックサイクルを利用すること
ができる。したがって、外部クロック信号ｅｘｔＣＬＫ
の周波数が高く高速動作の場合においても、余裕をもっ
てデータ書込を行なうことができる。

【００３４】図４２は、パイプライン方式のＳＤＲＡＭ
のデータ書込部の構成を示す図である。図４２において
も、１ビットのデータ書込に関連する部分の構成が示さ
れる。図４２において、このＳＤＲＡＭは、図３９に示
すＳＤＲＡＭと同様、４つのメモリアレイ１ａａ、１ａ
ｂ、１ｂａおよび１ｂｂを含む。メモリアレイ１ａａお
よび１ａｂがバンクＡを構成し、メモリアレイ１ｂａお
よび１ｂｂがバンクＢを構成する。また、図３９に示す
構成と同様、メモリアレイ１ａａ、１ａｂ、１ｂａおよ
び１ｂｂそれぞれに対し、Ｘデコーダ群２ａａ、２ａ
ｂ、２ｂａ、２ｂｂと、センスアンプ群３ａａ、３ａ
ｂ、３ｂａおよび３ｂｂと、Ｙデコーダ群４ａａ、４ａ
ｂ、４ｂａおよび４ｂｂとが設けられる。これらの構成
は、先の図３９に示す２ビットプリフェッチ方式のＳＤ
ＲＡＭの構成と同じである。

【００３５】バンクＡに対しデータを書込むために、デ
ータ入出力端子６に結合され、入力バッファ活性化信号
φＤＢＡの活性化に応答して与えられたデータを取込む
入力バッファ７ａと、レジスタ活性化信号φＲＷＡの活
性化に応答して入力バッファ７ａから与えられたデータ
を取込みラッチするライト用レジスタ９ａと、ライトバ
ッファ活性化信号φＷＢＡの活性化に応答してこのライ
ト用レジスタ９ａから与えられたデータを増幅して内部
データバス５ａ上に伝達するライトバッファ１０ａが設
けられる。内部データバス５ａは、メモリアレイ１ａａ
および１ａｂに共通に設けられる。

【００３６】バンクＢに対しても、データ入出力端子６
に結合され、入力バッファ活性化信号φＤＢＡの活性化
に応答して与えられたデータを取込む入力バッファ７ｂ
と、レジスタ活性化信号φＲＷＢの活性化に応答して入
力バッファ７ｂから与えられたデータを取込みラッチす
るライト用レジスタ９ｂと、ライトバッファ活性化信号
φＷＢＢの活性化に応答して、ライト用レジスタ９ｂに
格納されたデータを増幅して内部データバス５ｂに伝達
するライトバッファ１０ｂが設けられる。この内部デー
タバス５ｂは、メモリアレイ１ｂａおよび１ｂｂに共通
に設けられる。

【００３７】図４３は、図４２に示すパイプライン方式
ＳＤＲＡＭの内部信号発生部の構成を概略的に示す図で
ある。この図４３に示す内部制御信号発生回路は、図４
０に示す内部制御信号発生回路と、内部コラムアドレス
信号ＹＥ０−ＹＥｋおよびＹＯ０−ＹＯｋおよびバンク
アドレス信号ＢＹを生成するＹアドレスオペレーション
回路２６と、内部データ書込転送制御信号を発生する制
御信号発生回路２８の構成が異なる。Ｙアドレスオペレ
ーション回路２６は、各クロックサイクルごとに交互に
偶数コラムアドレス信号ＹＥ０−ＹＥｋおよび奇数コラ
ムアドレス信号ＹＯ０−ＹＯｋを活性状態とする。制御
信号発生回路２８は、バンクアドレス信号ＢＸおよびＢ
Ｙに従って、選択されたバンクに対して設けられた制御
信号を所定のシーケンスで活性状態とする。データ書込
を行なうメモリセルの選択は、Ｙアドレスオペレーショ
ン回路２６からの内部コラムアドレス信号ＹＥ０−ＹＥ
ｋおよびＹＯ０−ＹＯｋにより行なわれる。内部コラム
アドレス信号は各クロックサイクルごとに交互に活性状
態とされる。次に、この図４２および図４３に示すパイ
プライン方式ＳＤＲＡＭのデータ書込動作について、図
４４に示すタイミングチャート図を参照して説明する。

【００３８】クロックサイクル♯１の外部クロック信号
ｅｘｔＣＬＫの立上がりエッジでコラムアドレスストロ
ーブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥが
Ｌレベルに設定され、ライトコマンドが与えられる。こ
のライトコマンドと同時に、バンクアドレス信号ＢＡが
与えられ、メモリバンクＡ（メモリアレイ１ａａおよび
１ａｂ）が指定される。このときまた外部からのアドレ
ス信号Ａｄｄｒｅｓｓが、偶数アドレス（ｅ）に指定さ
れる。入力バッファ７ａは、入力バッファ活性化信号φ
ＤＢＡの活性化に従って活性化され、データ入出力端子
６に与えられたデータＤ０を取込みライト用レジスタ９
ａに転送する。ライト用レジスタ９ａは、レジスタ活性
化信号φＲＷＡの活性化に応答して与えられたデータを
取込み、非活性化に応答してラッチ状態となる。このラ
イト用レジスタ９ａがラッチ状態となると、次いでライ
トバッファ活性化信号φＷＢＡが活性状態とされ、ライ
トバッファ１０ａがこのライト用レジスタ９ａのラッチ
データを増幅して内部データバス５ａに伝達する。

【００３９】メモリアレイ１ａａにおいては、Ｙアドレ
スオペレーション回路２６からの内部コラムアドレス信
号ＹＥ０−ＹＥｋに従ってＹデコーダ群４ａａが列選択
動作を行ない、選択列を内部データバス５ａに結合して
いる。これにより、データＤ０がメモリアレイ１ａａの
選択メモリセルに書込まれる。このデータ書込動作と並
行して、次のクロックサイクル♯２において与えられた
データＤ１が、入力バッファ７ａを介してライト用レジ
スタ９ａに転送され取込まれる。このライト用レジスタ
９ａはラッチ状態となっておらず、ライトバッファ１０
ａへはまだこの取込んだデータを与えていない。

【００４０】クロックサイクル♯２においては、Ｙアド
レスオペレーション回路２６からの内部コラムアドレス
信号ＹＯ０−ＹＯｋに従って、メモリアレイ１ａｂにお
いてＹデコーダ群４ａｂにより列選択動作が行なわれて
選択列が内部データバス５ａに結合される。

【００４１】一方、ライト用レジスタ９ａがラッチ状態
となると、ライトバッファ１０ａが再びライトバッファ
活性化信号φＷＢＡの活性化に応答して活性化され、内
部データバス５ａ上に書込データを伝達し、メモリアレ
イ１ａｂの選択列（ＣＳＬで示す）にデータを書込む。
これにより、メモリアレイ１ａｂにデータＤ１が書込ま
れる。

【００４２】次のクロックサイクル♯３および♯４にお
いてそれぞれ与えられたデータＤ２およびＤ３が入力バ
ッファ７ａおよびライト用レジスタ９ａおよびライトバ
ッファ１０ａを介してメモリアレイ１ａａおよび１ａｂ
の選択列へ順次書込まれる。

【００４３】入力バッファ７ａとライトバッファ１０ａ
の間にデータをラッチするためのライト用レジスタ９ａ
を設ける。ライトバッファ１０ａによるメモリアレイへ
のデータ書込と並行して、入力バッファ７ａからライト
用レジスタ９ａへ書込データを転送することができる。
したがって、入力バッファ７ａからライトバッファ１０
ａのデータ転送時間が長い場合においても、ライトバッ
ファによるデータ書込時間を利用して書込データ転送を
行なうことができ、実効的に、データ転送時間をこのデ
ータ書込時間で隠すことができ、高速データ転送が可能
となる。

【００４４】しかしながら、このパイプライン方式のＳ
ＤＲＡＭにおいては、各クロックサイクルごとにメモリ
アレイ１ａａおよび１ａｂにおいて交互に列選択動作を
行なう必要がある（バンクＡが選択された場合であり、
バンクＢが指定された場合には、メモリアレイ１ｂａお
よび１ｂｂが交互に選択される）。したがって、列選択
から選択列へのデータ書込までには、１クロックサイク
ルしか利用することができず、外部クロック信号ｅｘｔ
ＣＬＫが高速の場合には、余裕をもってデータを書込む
ことが困難となり、２ビットプリフェッチ方式と比べ
て、動作周波数を高速化することはできないという欠点
はある。

【００４５】

【発明が解決しようとする課題】パイプライン方式のＳ
ＤＲＡＭは、内部でデータ転送をパイプライン的に行な
っており、クロックサイクルを有効に利用して、データ
書込を行なっている。しかしながら、このパイプライン
方式ＳＤＲＡＭにおいては、各クロックサイクルごとに
列選択を行ない、選択列をライトバッファに結合する必
要があり、クロックサイクルが短い場合、選択列をライ
トバッファへ接続する時間的余裕がなくなり、このため
高速動作には適していない（１ビットデータ書込完了
後、内部データバス線（ローカルＩＯバス）のイコライ
ズが行なわれる）。しかしながら、このパイプライン方
式ＳＤＲＡＭにおいては、各クロックサイクルにおいて
一方のメモリセル列が選択されるだけであり、またライ
トバッファは１つ（１つのデータ入出力端子当り）が活
性化されるだけであり、消費電力は小さいという利点を
有している。したがって、このパイプライン方式ＳＤＲ
ＡＭは、たとえば６６ＭＨｚのような低速のクロック信
号ＣＬＫを用いるシステムに用いられる。

【００４６】一方、プリフェッチ方式ＳＤＲＡＭは、２
ビットをプリフェッチし、２クロックサイクルで選択列
へメモリセルデータを書込んでいる。したがって、列選
択から選択列をライトバッファに接続するまでに、２ク
ロックサイクルを利用することができ、クロックサイク
ルが短い場合においても余裕をもってデータの書込を行
なうことができる。しかしながら、この２ビットプリフ
ェッチ方式のＳＤＲＡＭにおいては、２つのメモリアレ
イにおいて同時に列選択が行なわれまた２つのライトバ
ッファが同時に活性化されるため、消費電流が大きくな
る。したがって、この２ビットプリフェッチ方式ＳＤＲ
ＡＭを低速クロックを用いるシステムに用いた場合クロ
ックサイクルの期間が長く、このため、内部データバス
を書込データに応じた電位レベルに駆動する期間が長く
なり、消費電流が多くなる。したがって、この２ビット
プリフェッチ方式ＳＤＲＡＭは、１００ＭＨｚまたは２
００ＭＨｚのような高速動作するシステムにおいて用い
られる。

【００４７】パイプライン方式ＳＤＲＡＭおよび２ビッ
トプリフェッチ方式ＳＤＲＡＭは、内部構成が異なって
おり、したがってそれぞれ別々のチップ構成とされる。
この場合、メーカにとっては、製品の種類が増えること
になり、管理が煩雑となるという問題が生じる。

【００４８】この問題を解決するために、たとえばＩＳ
ＳＣＣ９６の予稿集において講演番号Ｐ２３の「同期型
ミラー遅延を有する２．５ｎｓクロックアクセス２５０
ＭＨｚ２５６ＭビットＳＤＲＡＭ」のサエキ等の論文に
おいて、データビット幅に応じて、パイプライン方式お
よび２ビットプリフェッチ方式をボンディングオプショ
ンで切換える構成が示されている。また、ボンディング
パッドの切換により、２ビットプリフェッチ方式および
パイプライン書込方式を切換える構成は、特開平７−１
６９２６３号公報においても示されている。

【００４９】このようなボンディングオプションにより
２ビットプリフェッチ方式およびパイプライン方式を択
一的に設定する場合、チップ内部構成は同じとすること
ができ、１つのチップを、最終段階で、プリフェッチ方
式ＳＤＲＡＭおよびパイプライン方式ＳＤＲＡＭに分け
ることができる。

【００５０】しかしながら、この場合においても、ボン
ディングオプションでデータ転送方式が設定されている
ため、製品としてのＳＤＲＡＭのデータ転送方式が２ビ
ットプリフェッチ方式またはパイプライン方式のいずれ
かに固定される。したがってユーザは、使用システムに
応じて、２ビットプリフェッチ方式ＳＤＲＡＭおよびパ
イプライン方式ＳＤＲＡＭの一方を選択することにな
る。しかしながら、現実の使用においてシステム仕様の
変更などによりクロック速度を変更する必要が生じた場
合、ＳＤＲＡＭをその仕様変更に従ってすべて取替える
必要が生じ、仕様変更を容易に行なうことができないと
いう問題が生じる。

【００５１】また、システム仕様の変更等クロック速度
の変更がない場合においても、ユーザは用いられるクロ
ック速度に応じてＳＤＲＡＭを使い分ける必要があり、
ユーザにとって購入製品を正確に管理しなければならな
いという手間が生じる。また、たとえば低速版のパイプ
ライン方式ＳＤＲＡＭを高速システムで用いた場合、正
確に動作する処理システムを構築することができなくな
る可能性が生じ、ユーザは、常に処理システム速度に応
じて用いるべきＳＤＲＡＭの品種を認識する必要があ
り、ユーザにとって使いやすさに欠けるという問題があ
った。

【００５２】それゆえ、この発明の目的は、使用クロッ
クに応じて内部データ転送モードを容易に調整すること
ができるＳＤＲＡＭを提供することである。この発明の
他の目的は、ユーザが認識することなく、容易に用いら
れる動作環境に応じて内部データ転送モードが設定され
るＳＤＲＡＭを提供することである。

【００５３】この発明のさらに他の目的は、ユーザフレ
ンドリーであり、かつメーカにとっても管理の容易なＳ
ＤＲＡＭを提供することである。

【００５４】

【課題を解決するための手段】この発明に係る同期型半
導体記憶装置は、要約すれば、同期型半導体記憶装置の
動作モードを指定するデータを格納するモードレジスタ
に格納されたデータに従って書込データ転送方式をパイ
プラインモードおよび複数ビットプリフェッチモードの
いずれかに設定するものである。

【００５５】すなわち、請求項１に係る同期型半導体記
憶装置は、複数のメモリセルを有するメモリアレイと、
外部からの外部クロック信号を受け、この外部クロック
信号に同期しかつデータ書込サイクルを規定する内部ク
ロック信号を発生する内部クロック発生手段と、データ
書込時メモリアレイの選択メモリセルへ内部クロック信
号に同期してデータを書込むためのデータ書込手段とを
含む。このデータ書込手段は、内部クロック信号の各サ
イクルごとに異なるメモリセルへ異なるデータを書込む
パイプラインモードと内部クロック信号の複数サイクル
を単位として複数のメモリセルへ異なるデータを書込む
プリフェッチモードで動作可能である。

【００５６】請求項１に係る同期型半導体記憶装置は、
さらに、この半導体記憶装置の動作速度に関連するデー
タを格納するモードレジスタと、モードレジスタの格納
データに従ってデータ書込手段の動作モードをパイプラ
インモードおよびプリフェッチモードの一方に設定する
モード設定手段を備える。

【００５７】請求項２に係る同期型半導体記憶装置は、
請求項１のモードレジスタが、データ読出指示が与えら
れてから有効データが出力されるまでに必要とされる外
部クロック信号のサイクル数を示すレイテンシデータを
格納する。

【００５８】請求項３に係る同期型半導体記憶装置は、
請求項１のモードレジスタが、データの入出力を外部ク
ロック信号の一方方向の変化に同期して行なうシングル
レートおよび外部クロック信号の１サイクルで２回行な
うダブルレートの一方を示すデータを格納する。内部ク
ロック発生手段は、外部クロック信号の周波数を２逓倍
する手段を含む。

【００５９】請求項４に係る同期型半導体記憶装置は、
請求項１から３のいずれかの装置が、さらに、内部クロ
ック発生手段からの内部クロックの複数サイクルごとに
メモリセルアレイから複数のメモリセルを同時に選択し
てデータ書込手段に選択メモリセルを結合する手段を備
える。

【００６０】請求項５に係る同期型半導体記憶装置は、
請求項４のデータ書込手段が、パイプラインモード時は
順次巡回的に活性化されかつプリフェッチモード時内部
クロック信号の複数サイクルを単位として１サイクル内
ですべての選択メモリセルへ順次活性化されかつ１サイ
クル内ですべてが同時に活性状態とされかつ非活性化へ
の移行が同じとなる書込バッファを含む。この書込バッ
ファが、書込データを選択メモリセルへ伝達する。

【００６１】請求項６に係る同期型半導体記憶装置は、
請求項５の装置が、さらに、データ書込バッファ各々に
対応して設けられ、外部からの書込データを受けて内部
クロック信号の各サイクルごとに順次活性化されて与え
られた書込データを保持する複数の書込レジスタ手段を
含む。

【００６２】モードレジスタに格納された動作速度に関
連するデータに従って、モード設定手段によりデータ書
込手段の動作モードが設定される。この動作速度に関連
するデータは、たとえばＣＡＳレイテンシデータまたは
データ入出力レートデータであり、ユーザは、使用時に
おいては必ずモードレジスタに設定する必要である。し
たがって、ユーザは、データ書込手段の動作モードを意
識することなくこの同期型半導体記憶装置の動作速度に
合わせてデータ書込手段を最適な動作モードで動作させ
ることができる。これにより、ユーザは、データ書込手
段の動作モードを意識することなく同期型半導体記憶装
置を利用することができ、その動作速度に応じてデータ
書込手段の動作モードを切換えるため、１種類のチップ
が必要とされるだけであり、製品管理が容易となる。

【００６３】

【発明の実施の形態】

［実施の形態１］図１は、この発明の実施の形態１に従
うＳＤＲＡＭの１ビットのデータ書込に関連する部分の
構成を概略的に示す図である。この図１に示す構成がデ
ータ入出力端子それぞれに対応して設けられる。

【００６４】図１において、ＳＤＲＡＭは、各々が行列
状に配列される複数のダイナミック型メモリセルを有す
るメモリアレイ１ａａ、１ａｂ、１ｂａ、および１ｂｂ
を含む。メモリアレイ１ａａに対して、バンクアドレス
信号ＢＸの活性化時活性化され、内部ロウアドレス信号
Ｘ０−Ｘｊ（Ｘ０−ｊ）をデコードし、メモリアレイ１
ａａのアドレス指定された行（ワード線）を選択状態へ
駆動するためのＸデコーダ群２ａａと、センスアンプ活
性化信号φＳＡＡの活性化に応答して活性化され、メモ
リアレイ１ａａの選択行に接続されるメモリセルのデー
タの検知、増幅およびラッチを行なうセンスアンプ群３
ａａと、バンクアドレス信号ＢＹの活性化時活性化さ
れ、内部コラムアドレス信号ＹＥ０−ＹＥｋ（ＹＥ０−
ｋ）をデコードし、メモリアレイ１ａａのアドレス指定
された列を選択するためのＹデコーダ群４ａａを含む。
このメモリアレイ１ａａにおいて選択された列上のメモ
リセルは、内部データバス５ａａに結合される。Ｘデコ
ーダ群２ａａは、メモリアレイの各行（ワード線）に対
応して設けられるＸデコーダを含み、センスアンプ群３
ａａは、メモリアレイ１ａａの各列（ビット線対）に対
応して設けられるセンスアンプを含み、Ｙデコーダ群４
ａａは、メモリアレイ１ａａの各列に対応して設けられ
るＹデコーダを含む。この「群」の用語の意味について
は以下の説明においても同様である。

【００６５】メモリアレイ１ａｂに対して、バンクアド
レス信号ＢＸの活性化時活性化され、内部ロウアドレス
Ｘ０−Ｘｊをデコードし、メモリアレイ１ａｂのアドレ
ス指定された行を選択状態へ駆動するためのＸデコーダ
群２ａｂと、センスアンプ活性化信号φＳＡＡの活性化
時活性化され、メモリアレイ１ａｂの選択行に接続され
るメモリセルのデータの検知、増幅およびラッチを行な
うセンスアンプ群３ａｂと、アドレス信号ＢＹの活性化
時活性化され、メモリアレイ１ａｂのアドレス指定され
た列を選択するためのＹデコーダ群４ａｂが設けられ
る。メモリアレイ１ａｂのＹデコーダ群４ａｂにより選
択された列上のメモリセルは内部データバス５ａｂに結
合される。内部データバス５ａｂは、メモリアレイ１ａ
ａに対して設けられた内部データバス５ａａと別々に設
けられる。

【００６６】メモリアレイ１ｂａに対して、バンクアド
レス信号／ＢＸの活性化時活性化され、内部ロウアドレ
ス信号Ｘ０−Ｘｊをデコードし、メモリアレイ１ｂａの
アドレス指定された行を選択状態へ駆動するためのＸデ
コーダ群２ｂａと、センスアンプ活性化信号φＳＡＢの
活性化時活性化され、メモリアレイ１ｂａの選択行に接
続されるメモリセルのデータの検知、増幅およびラッチ
を行なうセンスアンプ群３ｂａと、バンクアドレス信号
／ＢＹの活性化時活性化され、内部コラムアドレス信号
ＹＥ０−ＹＥｋをデコードし、メモリアレイ１ｂａのア
ドレス指定された列を選択するためのＹデコーダ群４ｂ
ａが設けられる。メモリアレイ１ｂａのＹデコーダ群４
ｂａにより選択された列上のメモリセルは内部データバ
ス５ｂａに結合される。

【００６７】メモリアレイ１ｂｂに対して、バンクアド
レス信号／ＢＸの活性化時活性化され、内部ロウアドレ
ス信号Ｘ０−Ｘｊをデコードし、メモリアレイ１ｂｂの
アドレス指定された行を選択状態へ駆動するためのＸデ
コーダ群２ｂｂと、センスアンプ活性化信号φＳＡＢの
活性化に応答して活性化され、メモリアレイ１ｂｂの選
択行に接続されるメモリセルのデータの検知、増幅およ
びラッチを行なうセンスアンプ群３ｂｂと、バンクアド
レス信号／ＢＹの活性化時活性化され、内部コラムアド
レス信号ＹＯ０−ＹＯｋをデコードし、メモリアレイ１
ｂｂのアドレス指定された列を選択するためのＹデコー
ダ群４ｂｂが設けられる。メモリアレイ１ｂｂのＹデコ
ーダ群４ｂｂにより選択された列上のメモリセルは内部
データバス５ｂｂに結合される。この内部データバス５
ｂｂは、メモリアレイ１ｂａに対して設けられた内部デ
ータバス５ｂａと別々に設けられる。

【００６８】メモリアレイ１ａａ、１ａｂ、１ｂａ、お
よび１ｂｂそれぞれにＸデコーダ群およびＹデコーダ群
を設けることにより、各メモリアレイを互いに独立に選
択状態へ駆動することができ、バンクを実現することが
できる。図１に示す構成においては、メモリアレイ１ａ
ａおよび１ａｂが、バンクアドレス信号ＢＸおよびＢＹ
により選択されるバンクＡを構成し、一方メモリアレイ
１ｂａおよび１ｂｂが、バンクアドレス信号／ＢＸおよ
び／ＢＹの活性化に従って活性状態へ駆動されるバンク
Ｂを構成する。メモリアレイ１ａａがバンクＡのサブバ
ンクＡ０を構成し、メモリアレイ１ａｂがバンクＡのサ
ブバンクＡ１を構成し、メモリアレイ１ｂａがバンクＢ
のサブバンクＢ０を構成し、メモリアレイ１ｂｂが、バ
ンクＢのサブバンクＢ１を構成する。したがって、この
図１に示すＳＤＲＡＭは、最大４バンク構成を実現する
ことができる。以下においては、バンクアドレス信号Ｂ
Ｘおよび／ＢＸならびにＢＹおよび／ＢＹによる２バン
ク構成のＳＤＲＡＭについて説明する。

【００６９】バンクＡに対してデータを書込むために、
データ入出力端子６に結合され、入力バッファ活性化信
号φＤＢＡの活性化時このデータ入出力端子６に与えら
れたデータＤＱｉを書込み内部書込データを生成する入
力バッファ７ａと、選択信号φＳＥＡに従って入力バッ
ファ７ａから与えられたデータの転送経路を切換えるセ
レクタ８ａと、レジスタ活性化信号φＲＷＡ０の活性化
に応答してセレクタ８ａから与えられたデータを取込み
ラッチするライト用レジスタ９ａａと、レジスタ活性化
信号φＲＷＡ１の活性化に応答してセレクタ８ａから伝
達されたデータを取込みラッチするライト用レジスタ９
ａｂと、ライトバッファ活性化信号φＷＢＡ０の活性化
に応答してライト用レジスタ９ａａから与えられたデー
タを増幅して内部データバス５ａａへ伝達するライトバ
ッファ１０ａａと、ライトバッファ活性化信号φＷＢＡ
１の活性化に応答して活性化され、ライト用レジスタ９
ａｂから与えられたデータを増幅する内部データバス５
ａｂに伝達するライトバッファ１０ａｂが設けられる。
内部データバス５ａａおよび５ａｂには、イコライズ指
示信号φＷＥＱＡの活性化時活性化され、内部データバ
ス５ａａおよび５ａｂを所定の電位に設定するためのイ
コライズ回路１１ａが設けられる。また、内部データバ
ス５ｂａおよび５ｂｂに対しても、イコライズ指示信号
φＷＥＱＢの活性化時活性化され、内部データバス５ｂ
ａおよび５ｂｂを所定電位に設定するためのイコライズ
回路１１ｂが設けられる。

【００７０】この図１に示すＳＤＲＡＭの構成は、先の
図３９に示す２ビットプリフェッチ方式のＳＤＲＡＭの
構成と同じである。書込データ転送を行なうための制御
信号の発生シーケンスがデータ転送モードに応じて切換
えられる。これにより、同一構成を用いてパイプライン
方式ＳＤＲＡＭおよび２ビットプリフェッチ方式ＳＤＲ
ＡＭを実現する。

【００７１】図２は、図１に示すＳＤＲＡＭの内部信号
を発生する周辺回路の構成を概略的に示す図である。図
２において、この周辺回路は、入力端子１２ａ、１２
ｂ、１２ｃ、および１２ｄそれぞれに与えられる外部制
御信号ｅｘｔ／ＲＡＳ、ｅｘｔ／ＣＡＳ、ｅｘｔ／Ｏ
Ｅ、およびｅｘｔ／ＷＥを内部クロック信号ＣＬＫの立
上がりに同期して取込みそれらの状態を判定し、指定さ
れたコマンドに応じた内部制御信号を発生する制御信号
発生回路１３と、制御信号発生回路１３からのロウアド
レス取込指示信号φｘａの活性化に応答して外部アドレ
ス信号ｅｘｔＡ０〜Ａｉ（Ａ０−ｉ）を取込み内部ロウ
アドレス信号Ｘ０−Ｘｊおよびバンクアドレス信号ＢＸ
を発生するＸアドレスバッファ１４と、制御信号発生回
路１３からのコラムアドレス取込指示信号φｙａの活性
化に応答して外部アドレス信号ｅｘｔＡ０−Ａｉを取込
み内部列アドレス信号を生成するＹアドレスバッファ１
５と、内部クロック信号ＣＬＫの立上がりに同期して、
このＹアドレスバッファ１５からの内部列アドレス信号
を取込み内部コラムアドレス信号ＹＥ０−ＹＥｋおよび
ＹＯ０−ＹＯｋおよびバンクアドレス信号ＢＹを生成す
るＹアドレスオペレーション回路１６を含む。

【００７２】Ｙアドレスオペレーション回路１６は、そ
の構成は後に説明するが、バーストアドレスカウンタを
含み、Ｙアドレスバッファ１５から与えられた内部コラ
ムアドレス信号を先頭アドレスとして所定のシーケンス
で２クロックサイクルごとに内部コラムアドレス信号Ｙ
Ｅ０−ＹＥｋおよびＹＯ０−ＹＯｋを変化させる。Ｘア
ドレスバッファ１４およびＹアドレスバッファ１５は、
図３９に示す従来のＳＤＲＡＭにおける構成と同じであ
る。内部クロック信号ＣＬＫは、クロック入力端子１２
ｅに与えられる外部クロック信号ｅｘｔＣＬＫを受ける
クロック入力バッファ３４から生成される。このクロッ
ク入力バッファ３４は、外部クロック信号ｅｘｔＣＬＫ
の立上がりに同期しかつ所定の時間幅を有するワンショ
ットのパルス信号を生成して内部クロック信号ＣＬＫと
して出力する。

【００７３】この周辺回路はさらに、制御信号発生回路
１３からのモードレジスタセット指示信号φＭの活性化
に応答して外部アドレス信号の所定ビットを取込みＣＡ
Ｓレイテンシデータおよびバースト長データ等を生成す
るモードレジスタ３０を含む。このモードレジスタ３０
に格納されるＣＡＳレイテンシデータのうち、ＣＡＳレ
イテンシ４を示す信号ＭＣＬ４は、このＳＤＲＡＭのデ
ータ転送モード切換のために用いられる。

【００７４】周辺回路は、さらに、制御信号発生回路１
３からのコラム系活性化信号φＣの活性化に応答して内
部クロック信号ＣＬＫをカウントし、所定のタイミング
でカウントアップ信号を生成するクロックカウンタ１７
と、モードレジスタ３０からのＣＡＳレイテンシ４指示
信号ＭＣＬ４とバンクアドレス信号ＢＸおよびＢＹと内
部最下位コラムアドレス信号ビットＹ０に従って制御信
号発生回路１３から与えられる制御信号φＷ、φＯ、φ
ＲおよびφＣに従って各内部データ書込転送制御信号φ
ＷＢＢ０，φＷＢＢ１、φＷＢＡ０，φＷＢＡ１、φＲ
ＷＢ０，φＲＷＢ１、φＲＷＡ０，φＲＷＡ１、φＳＥ
Ｂ，φＳＥＢ、φＤＢＡ，φＤＢＢ、φＷＥＱＡ，φＷ
ＥＱＢを生成する制御信号発生回路３２を含む。この制
御信号発生回路３２は、モードレジスタ３０に格納され
たＣＡＳレイテンシが４であるか否かを示すレイテンシ
指示信号（フラグ）ＭＣＬ４に従って制御信号発生シー
ケンスを切換える。

【００７５】制御信号発生回路１３から発生される制御
信号φＷ、φＯ、φＲおよびφＣは、先の図３９に示す
制御信号発生回路１３から発生される制御信号と同じで
ある。すなわち、信号φＷは、ライトコマンドが与えら
れたときに活性状態とされる。信号φＯは、リードコマ
ンドが与えられたときに活性状態とされ、信号φＲは、
アクティブコマンドが与えられたときに活性状態とさ
れ、プリチャージコマンドが与えられたときに非活性状
態とされる。信号φＣは、リードコマンドまたはライト
コマンドが与えられたときに、コラム系回路を活性化す
るために活性状態とされる。

【００７６】図３は、モードレジスタ３０への動作モー
ド指定データ設定動作を示すタイミングチャート図であ
る。図３において、外部クロック信号ｅｘｔＣＬＫの立
上がりエッジにおいて、ロウアドレスストローブ信号／
ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およ
びライトイネーブル信号／ＷＥをすべてＬレベルに設定
する。この信号の状態の組合せは、モードレジスタセッ
トコマンドと呼ばれ、図２に示す制御信号発生回路１３
から、モードレジスタセット指示信号φＭが所定期間Ｈ
レベルの活性状態とされる。このモードレジスタセット
指示信号φＭの活性化に従って、モードレジスタ３０
は、外部アドレス信号のうちの特定のアドレスビットＡ
Ｄを取込み、指定された動作モードに対応する内部信号
を発生する。この動作モード指定データが指定するモー
ドとしては、前述のようにＣＡＳレイテンシ、バースト
長などがある。

【００７７】図４は、図２に示すモードレジスタ３０の
構成の一例を概略的に示す図である。図４において、モ
ードレジスタ３０は、図２に示す制御信号発生回路１３
からのモードレジスタセット指示信号φＭの活性化に応
答して活性化され、所定のアドレス入力端子に与えられ
た信号Ａｋ、…、Ａｍをデコードするデコーダ３０ａ
と、このデコーダ３０ａの出力信号をラッチして、ＣＡ
Ｓレイテンシ指示信号ＭＣＬ１、ＭＣＬ２、…、ＭＣＬ
４、…を発生するラッチ３０ｂを含む。このラッチ３０
ｂは、モードレジスタセット指示信号φＭを所定時間遅
延する遅延回路３１の出力信号の活性化に応答してデコ
ーダ３０ａの出力信号を取込みかつラッチする。

【００７８】ラッチ３０ｂの出力するＣＡＳレイテンシ
指示信号ＭＣＬ１〜ＭＣＬ４、…は、図２に示すクロッ
クカウンタ１７へ与えられる。このクロックカウンタ１
７へはまたモードレジスタ３０内に格納されるバースト
長データも与えられる。

【００７９】図５は、ＣＡＳレイテンシと外部クロック
信号の周波数との対応関係を概略的に示す図である。Ｓ
ＤＲＡＭにおいては、データ読出時、センスアンプにラ
ッチされたデータが外部へ読出されるまでに必要とされ
る時間は、ほぼ予め定められている。この時間は、標準
ＤＲＡＭにおいて、ＣＡＳアクセス時間ｔＣＡＣと呼ば
れるものに対応する。ＣＡＳレイテンシが３に設定され
た場合、リードコマンドが与えられてから、外部クロッ
ク信号ｅｘｔＣＬＫ１の３クロックサイクル経過後に有
効データＱが出力されてサンプリングされる。一方、Ｃ
ＡＳレイテンシが４に設定された場合、外部クロック信
号ｅｘｔＣＬＫ２の４クロックサイクル経過後に、有効
データＱが出力されてサンプリングされる。このリード
コマンドが与えられてから有効データが確定状態となる
までの時間は、ほぼＣＡＳアクセス時間ｔＣＡＣに対応
する。したがって、ＣＡＳレイテンシが３に設定された
場合の外部クロック信号ｅｘｔＣＬＫ１の周波数は、Ｃ
ＡＳレイテンシが４に設定されるときの外部クロック信
号ｅｘｔＣＬＫ２の周波数よりも低い。すなわち、ＣＡ
Ｓレイテンシが４に設定される場合は、高速クロックが
用いられている動作環境に対応し、ＣＡＳレイテンシが
４より短い値に設定されている場合は、低速クロックが
用いられる動作環境に対応する。したがって、このＣＡ
Ｓレイテンシが４であるか否かを示す信号ＭＣＬ４を用
いて、ＳＤＲＡＭの動作モードを２ビットプリフェッチ
方式およびパイプライン方式で切換えることにより、動
作環境に応じた内部データ書込を実現することができ
る。

【００８０】すなわち、ＣＡＳレイテンシ４指示信号Ｍ
ＣＬ４が活性状態にあり、ＣＡＳレイテンシが４に設定
されていることを示している場合には、高速クロックが
用いられていることを示しており、２ビットプリフェッ
チ方式でＳＤＲＡＭを動作させる。一方、このＣＡＳレ
イテンシ４指示信号ＭＣＬ４が非活性状態にあり、ＣＡ
Ｓレイテンシが４よりも短い値に設定されている場合に
は、低速クロックが用いられていることを示しており、
パイプライン方式でＳＤＲＡＭを動作させる。

【００８１】ＣＡＳレイテンシデータのモードレジスタ
への設定は、ＳＤＲＡＭが用いられる場合に応じてユー
ザが行なう（デフォルト値が用いられてもよい）。この
ＣＡＳレイテンシ４指示信号ＭＣＬ４をデータ転送方式
指定信号として利用することにより、ユーザはこのＳＤ
ＲＡＭの内部データ転送モードを意識することなく、動
作環境に応じた最適モードでＳＤＲＡＭを動作させるこ
とができる。次に、図１および図２に示すＳＤＲＡＭの
動作について、図６および図７に示すタイミングチャー
ト図を参照して説明する。

【００８２】まず、図６を参照して、ＣＡＳレイテンシ
が４に設定され、高速クロックに同期して動作する場合
の動作シーケンスについて説明する。

【００８３】クロックサイクル♯０において、外部クロ
ック信号ｅｘｔＣＬＫの立上がりエッジにおいて、外部
のコラムアドレスストローブ信号／ＣＡＳおよびライト
イネーブル信号／ＷＥがともにＬレベルに設定され（ロ
ウアドレスストローブ信号／ＲＡＳはＨレベルであり、
リードコマンドおよびライトコマンドにおいて、ロウア
ドレスストローブ信号は直接関係しないため、図には示
していない。以下においても同様である）、ライトコマ
ンドが与えられ、制御信号発生回路１３からの書込活性
化信号／φＷが所定期間Ｌレベルの活性状態となる。一
方、Ｙアドレスバッファ１５が、外部から与えられるア
ドレス信号を取込み、内部コラムアドレス信号を生成す
る。このＹアドレスバッファ１５からのアドレス信号に
従ってＹアドレスオペレーション回路１６から内部コラ
ムアドレス信号が生成される。

【００８４】今、この内部コラムアドレス信号の最下位
ビットＹ０が“０”であり、またバンクアドレス信号Ｂ
Ｙが“１”（Ｈレベル）であり、バンクＡが指定され、
かつメモリアレイ１ａａに対して先にデータ書込が行な
われることが指定された場合を想定する。このバンクア
ドレス信号ＢＹに従って、制御信号発生回路３２からの
入力バッファ活性化信号φＤＢＡがＨレベルの活性状態
となる。この入力バッファ活性化信号φＤＢＡは、バー
スト長データで指定されるクロックサイクル期間活性状
態を維持する。この活性状態とされた入力バッファ７ａ
を介してデータ入出力端子６へ与えられたデータがセレ
クタ８ａに与えられる。セレクタ８ａは、まず選択信号
φＳＥＡ０の活性化に従って入力バッファ７ａから与え
られたデータをライト用レジスタ９ａａに伝達する。こ
のとき、他方の選択信号φＳＥＡ１は非活性状態のＬレ
ベルであり、ライト用レジスタ９ａｂへの入力データの
転送は行なわれない。ライト用レジスタ９ａａは、レジ
スタ活性化信号φＲＷＡ０の活性化に応答してこのセレ
クタ８ａから与えられたデータを取込み次いでラッチす
る。この選択信号φＳＥＡ０に応答して、ライトバッフ
ァ活性化信号φＷＢＡ０が活性状態となり、ライトバッ
ファ１０ａａが活性化され、ライト用レジスタ９ａａに
取込まれラッチされたデータを増幅して内部データバス
５ａａ上に伝達する。したがって、このデータバス５ａ
ａ上には、クロックサイクル♯０において与えられた書
込データＤ０が伝達される。このとき、メモリアレイ１
ａａおよび１ａｂにおいては、Ｙアドレスオペレーショ
ン回路１６からの内部コラムアドレス信号ＹＥ０−ＹＥ
ｋおよびＹＯ０−ＹＯｋに従ってＹデコーダ群４ａａお
よび４ａｂがデコード動作を行ない、列選択信号ＣＳＬ
ｅおよびＣＳＬｏをそれぞれ選択状態へ駆動する。

【００８５】クロックサイクル♯１において、書込デー
タＤ１が確定状態とされる。この書込データＤ１が入力
バッファ７ａを介してセレクタ８ａへ与えられる。セレ
クタ８ａは、選択信号φＳＥＡ１の活性化に従って、こ
の与えられた書込データをライト用レジスタ９ａｂへ与
える。ライト用レジスタ９ａｂは、レジスタ活性化信号
φＲＷＡ１に従って取込みラッチする。この選択信号φ
ＳＥＡ１の活性化に従ってライトバッファ活性化信号φ
ＷＢＡ１が活性状態へ駆動され、ライトバッファ１０ａ
ｂは、このライト用レジスタ９ａｂに格納されたデータ
Ｄ１を増幅して内部データバス５ａｂ上に伝達する。こ
れにより、データＤ１がメモリアレイ１ａｂの列選択信
号ＣＳＬｏにより指定された列により伝達される。ライ
トバッファ１０ａａおよび１０ａｂからメモリアレイ１
ａａおよび１ａｂの選択列へのデータ書込までに、２ク
ロックサイクルを利用することができる。

【００８６】２ビットのデータＤ０およびＤ１の書込が
完了すると、ライトバッファ活性化信号φＷＢＡ０およ
びφＷＢＡ１が非活性状態へリセットされ、内部データ
バス５ａａおよび５ａｂは、イコライズ回路１１ａによ
り、所定電位（図６においては中間電位）レベルにイコ
ライズされる。

【００８７】クロックサイクル♯２において、データＤ
２が入力バッファ７ａを介してセレクタ８ａへ与えられ
る。セレクタ８ａは、選択信号φＳＥＡ０に従ってこの
与えられたデータをライト用レジスタ９ａａに伝達す
る。このデータＤ２は、ライトバッファ活性化信号φＷ
ＢＡ０の活性化に従って活性状態とされたライトバッフ
ァ１０ａａを介して内部データバス５ａａ上に伝達され
る。このとき、またＹアドレスオペレーション回路１６
からは、図示しないバーストアドレスカウンタにより、
そのアドレス信号が変化され、新たなコラムアドレス信
号ＹＥ０−ＹＥｋおよびＹＯ０−ＹＯｋに従って列選択
動作が行なわれ、選択列が内部データバス５ａａおよび
５ａｂに接続される。

【００８８】クロックサイクル♯３において、データＤ
３が与えられると、今度は、選択信号φＳＥＡ１および
レジスタ活性化信号φＲＷＡ１により、書込データがセ
レクタ８ａおよびライト用レジスタ９ａｂを介してライ
トバッファ１０ａｂに与えられる。ライトバッファ１０
ａｂがライトバッファ活性化信号φＷＢＡ１の活性化に
応答して活性化され、この与えられたデータＤ３を増幅
して内部データバス５ａｂ上に伝達する。バースト長が
４であり、バッファ活性化信号φＤＢＡは、クロックサ
イクル♯３において非活性状態となり、新たなライトコ
マンドが与えられないため、データ書込動作が終了す
る。

【００８９】選択信号φＳＥＡ０およびφＳＥＡ１、レ
ジスタ活性化信号φＲＷＡ０およびφＲＷＡ１、ならび
にライトバッファ活性化信号φＤＢＡ０およびφＤＢＡ
１の対をなす信号において、いずれが先に活性状態とさ
れるかは、コラムアドレス信号の最下位ビットＹ０によ
り決定される。内部コラムアドレス信号の最下位ビット
Ｙ０は、メモリアレイ１ａａおよび１ａｂを指定するた
めに用いられており、メモリアレイ１ａａには、偶数コ
ラムアドレスの列が配置され、メモリアレイ１ａｂに
は、奇数コラムアドレスの列が配置される。Ｙアドレス
オペレーション回路１６から生成される内部コラムアド
レス信号ＹＥ０−ＹＥｋおよびＹＯ０−ＹＯｋは、した
がってＹアドレスバッファ１５から与えられるコラムア
ドレス信号Ｙ１−Ｙｋ＋１に対応する。次に、図７を参
照して、ＣＡＳレイテンシ指示信号ＭＣＬ４がＬレベル
に設定された場合の動作について説明する。このＣＡＳ
レイテンシ４指示信号ＭＣＬ４がＬレベルのときには、
このＳＤＲＡＭのクロック信号は低速であることが示さ
れており、ＳＤＲＡＭはパイプライン動作を行なう。な
お、図７に示す動作波形においても、バンクＡが指定さ
れ、またコラムアドレスビットＹ０がＬレベル
（“０”）に設定され、先頭アドレスとして偶数コラム
アドレスが指定された場合の動作が示される。

【００９０】クロックサイクル♯０においては、コラム
アドレスストローブ信号／ＣＡＳおよびライトイネーブ
ル信号／ＷＥがともにＬレベルに設定され、ライトコマ
ンドが与えられる。このライトコマンドに従って書込指
示信号／φＷが活性状態のＬレベルに立下がり、列選択
動作が始まる。この書込指示信号／φＷの活性化に従っ
て、最下位コラムアドレス信号ビットＹ０に従って入力
バッファ７ａに対するバッファ活性化信号φＤＢＡが活
性状態とされる。この動作は、先の２ビットプリフェッ
チ方式の動作と同じである。

【００９１】次に、最下位コラムアドレス信号ビットＹ
０の値に従って、図２に示す制御信号発生回路３２か
ら、選択信号φＳＥＡ０が所定期間活性状態とされ、次
いでレジスタ活性化信号φＲＷＡ０が活性状態とされ
る。すなわち、セレクタ８ａが、入力バッファ７ａを介
して与えられた書込データをライト用レジスタ９ａａに
転送してそこに格納する。次いで、ライトバッファ活性
化信号φＤＢＡ０が活性状態とされ、ライトバッファ１
０ａａが、ライト用レジスタ９ａａに格納されたデータ
を増幅して内部データバス５ａａ上に伝達する。クロッ
クサイクル♯０においては、Ｙアドレスオペレーション
回路１６からの内部コラムアドレス信号ＹＥ０−ＹＥｋ
およびＹＯ０−ＹＯｋに従ってＹデコーダ群４ａａおよ
び４ａｂが列選択動作を行なっており、対応の選択信号
ＣＳＬｅおよびＣＳＬｏが活性状態となる。これによ
り、ライトバッファ５ａａからの転送データＤ０がメモ
リアレイ１ａａの選択列上に伝達される。

【００９２】クロックサイクル♯１に入ると、ライトバ
ッファ活性化信号φＷＢＡ０が非活性状態とされ、ライ
トバッファ１０ａａは、出力ハイインピーダンス状態と
なる。メモリアレイ１ａａにおいては、列選択信号ＣＳ
Ｌｅが活性状態にあり、選択メモリセルが内部データバ
ス５ａａに結合される。しかしながら、この選択列上の
メモリセルのデータはセンスアンプ群３ａａに含まれる
センスアンプによりラッチされており、書込データの変
化は生じない。また、メモリアレイ１ａｂにおいても、
選択列が内部データバス５ａｂに接続され、選択列のメ
モリセルデータがセンスアンプ群３ａｂに含まれる対応
のセンスアンプによりラッチされた状態にある（ライト
バッファ１０ａｂは出力ハイインピーダンス状態）。ク
ロックサイクル♯１においては、制御信号発生回路３２
からの選択信号φＳＥＡ１が活性状態となり、次いでレ
ジスタ活性化信号φＷＢＡ１が活性状態となる。これに
より、入力バッファ７ａを介して与えられた書込データ
がセレクタ８ａを介してライト用レジスタ９ａｂに格納
される。次いで、ライトバッファ活性化信号φＷＢＡ１
が活性状態となり、ライトバッファ１０ａｂがライト用
レジスタ９ａｂに格納されたデータを増幅して内部デー
タバス５ａｂ上に伝達し、次いでメモリアレイ１ａｂの
選択列上に伝達する。センスアンプ群３ａｂの対応のセ
ンスアンプによりラッチされていたメモリセルデータが
この書込データに応じて変化し、データ書込が完了す
る。

【００９３】２クロックサイクルが完了すると、Ｙアド
レスオペレーション回路１６からの内部コラムアドレス
信号ＹＥ０−ＹＥｋおよびＹＯ０−ＹＯｋが変化し、一
旦イコライズ回路１１ａが活性化され、内部データバス
５ａａおよび５ａｂが所定の電位に設定される。次い
で、再びＹデコーダ群４ａａおよび４ａｂが列選択動作
を行ないメモリアレイ１ａａおよび１ａｂにおいて対応
の列を選択状態へ駆動する。このクロックサイクル♯２
においては、選択信号φＳＥＡ０が活性状態とされ、次
いでレジスタ活性化信号φＲＷＡ０が活性状態とされ
る。これにより与えられた書込データＤ２が入力バッフ
ァ７ａ、セレクタ８ａを介してライト用レジスタ９ａａ
に格納される。次いで、ライトバッファ活性化信号φＷ
ＢＡ０が活性状態となり、ライトバッファ１０ａａがこ
のライト用レジスタ９ａａに格納されたデータＤ２を増
幅して内部データバス５ａａ上に伝達し、次いで、この
内部データバス５ａａ上の書込データがメモリアレイ１
ａａの選択メモリセルに書込まれる。

【００９４】クロックサイクル♯２においてデータＤ２
の書込が完了すると、再びライトバッファ活性化信号φ
ＷＢＡ０が非活性状態とされる。クロックサイクル♯３
においては、選択信号φＳＥＡ１およびレジスタ活性化
信号φＲＷＡ１が活性状態とされ、次いでライトバッフ
ァ活性化信号φＷＢＡ１が活性状態となり、データＤ３
がセレクタ８ａ、ライト用レジスタ９ａｂ、およびライ
トバッファ１０ａｂを介して内部データバス５ａｂ上に
伝達され、メモリアレイ１ａｂの選択メモリセルに書込
まれる。バースト長が４であり、４ビットデータ（１つ
の端子について）の書込が完了すると、入力バッファ活
性化信号φＤＢＡがＬレベルの非活性状態となり、デー
タ書込動作が完了する。Ｙアドレスオペレーション回路
１６も非活性状態となり、メモリアレイ１ａａおよび１
ａｂの選択列が非活性状態へ移行する。

【００９５】この図７に示すパイプライン動作において
は、２クロックサイクル単位でメモリアレイ１ａａおよ
び１ａｂの列選択動作が行なわれている。ライトバッフ
ァ１０ａａおよび１０ａｂが各クロックサイクルごとに
交互に活性状態へ駆動されている。したがって、２ビッ
トプリフェッチ方式と単にライトバッファ１０ａａおよ
び１０ａｂの活性化タイミングを異ならせることで、２
ビットプリフェッチ方式およびパイプライン方式いずれ
をも大幅な装置変更を伴うことなく実現することができ
る。

【００９６】なお上述の説明においては、バンクＡが選
択された場合の動作について説明しているが、バンクＢ
が選択された場合も同様である。また、最下位コラムア
ドレス信号ビットＹ０が“１”（Ｈレベル）の場合に
は、メモリアレイ１ａｂに対するデータ書込がメモリア
レイ１ａａに対するデータ書込よりも先に行なわれる。

【００９７】ここでは、データ転送を２ビットプリフェ
ッチ方式およびパイプライン方式として説明している
が、パイプライン方式は、データを順次クロック信号に
従って伝達しているだけであり、一方、２ビットプリフ
ェッチ方式は、２ビットのデータを２クロックサイクル
にわたって書込んでいる。すなわち、クロックサイクル
が速くなると、プリフェッチするビット数を増加させ、
応じて、データ書込に利用するクロックサイクル数を増
加させている。これにより、動作サイクルに応じて正確
なデータの書込を行なうことが可能となる。また、ライ
トバッファ１ａａを介してデータを書込み、このライト
バッファ１ａａの非活性化への移行からライトバッファ
１ａｂの活性化までの間の期間を利用して、次の書込デ
ータのライト用レジスタ９ａｂへの転送を行なってお
り、同様、レジスタ９ａａおよび９ａｂを交互に利用す
ることにより、パイプライン態様で高速にデータを書込
むことができる。また、ＣＡＳレイテンシが３以下に設
定された場合（各信号ＭＣＬ４がＬレベルのとき）、大
きな駆動力を有するライトバッファは各クロックサイク
ルにおいて一方のみが活性状態とされているだけであ
り、ライトバッファにおける消費電流を低減することが
できる。次に各部の構成について説明する。

【００９８】図８は、図２に示すクロックカウンタ１７
の構成を概略的に示す図である。図８において、クロッ
クカウンタ１７は、コラム系活性化信号φＣまたは書込
指示信号φＷの活性化に応答して起動され、バースト長
データ信号ＢＳＴの指定するクロックサイクル期間をカ
ウントし、そのカウントアップ時カウントアップ信号φ
ＢＳＴを出力するバースト長カウンタ１７ａと、レイテ
ンシデータ信号ＭＣＬが指定するクロックサイクル期間
このバースト長カウンタ１７ａのカウントアップ信号を
遅延するレイテンシカウンタ１７ｂを含む。このバース
ト長カウンタ１７ａおよびレイテンシカウンタ１７ｂへ
は、内部クロック信号ＣＬＫが与えられる。バースト長
データ信号ＢＳＴおよびＣＡＳレイテンシデータ信号Ｍ
ＣＬは、ともに図２に示すモードレジスタ３０から出力
される。バースト長カウンタ１７ａおよびレイテンシカ
ウンタ１７ｂは、それぞれシフトレジスタで構成され、
内部クロック信号ＣＬＫに同期してその取込んだコラム
系活性化信号φＣを転送する。このバースト長カウンタ
１７ａおよびレイテンシカウンタ１７ｂの出力信号は、
図２に示す制御信号発生回路３２へ与えられる。

【００９９】図９は、入力バッファ活性化信号発生部の
構成を概略的に示す図である。この図９に示す入力バッ
ファ活性化信号φＤＢＡおよびφＤＢＢを発生する部分
は、図２に示す制御信号発生回路３２に含まれる。

【０１００】図９において、入力バッファ活性化信号発
生部は、書込モード指示信号φＷの活性化に応答してセ
ットされかつ図８に示すバースト長カウンタ１７ａから
のカウントアップ信号φＢＳＴの活性化に応答してリセ
ットされるセット／リセットフリップフロップ３２ａ
と、このセット／リセットフリップフロップ３２ａの出
力Ｑからの信号φＤＢとバンクアドレス信号ＢＹを受け
るＡＮＤ回路３２ｂと、信号φＤＢとバンクアドレス信
号／ＢＹを受けるＡＮＤ回路３２ｃを含む。ＡＮＤ回路
３２ｂから入力バッファ活性化信号φＤＢＡが出力さ
れ、ＡＮＤ回路３２ｃから入力バッファ活性化信号φＤ
ＢＢが出力される。次に、この図９に示す入力バッファ
活性化信号発生部の動作を図１０に示すタイミングチャ
ート図を参照して説明する。

【０１０１】図１０を参照して、クロックサイクル♯０
においてライトコマンドが与えられるとデータ書込指示
信号φＷが所定期間Ｈレベルの活性状態となり、セット
／リセットフリップフロップ３２ａがセットされ、信号
φＤＢがＨレベルに立上がる。一方、図８に示すバース
ト長カウンタ１７ａは、このライトコマンドにより発生
されたコラム系活性化信号φＣに従ってカウント動作を
行なっている。指定されたバースト長が４の場合、４ク
ロックサイクルをカウントすると、クロックサイクル♯
３において、図８に示すバースト長カウンタ１７ａから
のカウントアップ信号φＢＳＴがＨレベルに立上がり、
応じてセット／リセットフリップフロップ３２ａがリセ
ットされ、信号φＤＢがＬレベルに立下がる。入力バッ
ファ活性化信号φＤＢＡおよびφＤＢＢの一方が、バン
クアドレス信号ＢＹおよび／ＢＹおよび信号φＤＢに従
ってＨレベルの活性状態とされており、選択バンクに対
するデータ書込がクロックサイクル♯３において完了す
る（バースト長が４である）。

【０１０２】なお、図９に示す構成においては、図８に
示すバースト長カウンタ１７ａからのカウントアップ信
号φＢＳＴがセット／リセットフリップフロップ３２ａ
へ与えられている。しかしながら、確実にクロックサイ
クル♯３において与えられたデータを取込むため、この
カウントアップ信号φＢＳＴに従ってワンショットのパ
ルス信号を発生し、このワンショットパルス信号が所定
期間遅延されてセット／リセットフリップフロップ３２
ａへ与えられてもよい。この場合の遅延時間は、クロッ
クサイクル♯３において与えられた書込データが入力バ
ッファにより取込まれ、セレクタを介してライト用レジ
スタに転送するまでに必要とされる期間である。

【０１０３】またこれに代えて、バースト長カウンタ１
７ａ（図８参照）は、内部クロック信号ＣＬＫの立下が
りをカウントしており、この内部クロック信号ＣＬＫの
立下がりがバースト長に等しい数カウントされたときに
カウントアップ信号φＢＳＴが出力されるように構成さ
れてもよい。

【０１０４】バースト長カウンタ１７ａ（図８参照）
は、活性状態のコラム系活性化信号φＣが与えられると
そのカウントアップ信号φＢＳＴをリセットする。した
がって、クロックサイクル♯３においてライトコマンド
が与えられると、再びこのライトコマンドに従ってデー
タは連続的に書込まれる。

【０１０５】図１１は、セレクタに与えられる選択信号
発生部の構成を示す図である。図１１に示す選択信号発
生部は、図２に示す制御信号発生回路３２に含まれる。
また、この図１１においては、バンクＡに対する選択信
号φＳＥＡ０およびφＳＥＡ１を発生する部分の構成を
示す。バンクＢの選択信号φＳＥＢ０およびφＳＥＢ１
の発生部分も同様の構成を用いて実現される。図１１に
おいて、選択信号発生部３２ｄは、最下位内部コラムア
ドレス信号Ｙ０を受けるインバータ３２ｄａと、書込動
作指示信号φＷの活性化に応答して導通し、Ｙアドレス
バッファ１５から与えられる最下位コラムアドレス信号
ビットＹ０およびインバータ３２ｄａの出力信号をそれ
ぞれノードＮａおよびＮｂへ伝達するｎチャネルＭＯＳ
トランジスタで構成されるトランスファゲート３２ｄｂ
および３２ｄｃと、ノードＮａおよびＮｂ上の信号電位
をラッチするためのＮＡＮＤ回路３２ｄｂおよび３２ｄ
ｅを含む。ＮＡＮＤ回路３２ｄｄは、その一方入力がノ
ードＮａに接続され、その他方入力がＮＡＮＤ回路３２
ｄｅの出力ノードに結合される。ＮＡＮＤ回路３２ｄｅ
は、その一方入力がノードＮｂに接続され、その他方入
力ノードがＮＡＮＤ回路３２ｄｄの出力ノードに結合さ
れる。

【０１０６】選択信号発生部３２ｄは、さらに、ＮＡＮ
Ｄ回路３２ｄｂの出力信号と内部クロック信号ＣＬＫの
反転信号／ＣＬＫを受けるＮＡＮＤ回路３２ｄｆと、Ｎ
ＡＮＤ回路３２ｄｅの出力信号と反転内部クロック信号
／ＣＬＫを受けるＮＡＮＤ回路３２ｄｇと、ＮＡＮＤ回
路３２ｄｆおよび３２ｄｇの出力信号をラッチするため
のＮＡＮＤ回路３２ｄｈおよび３２ｄｉを含む。ＮＡＮ
Ｄ回路３２ｄｈの一方入力は、ＮＡＮＤ回路３２ｄｆの
出力ノードに結合され、その他方入力ノードはＮＡＮＤ
回路３２ｄｉの出力ノードに結合される。ＮＡＮＤ回路
３２ｄｉは、その一方入力がＮＡＮＤ回路３２ｄｇの出
力ノードに結合され、その他方入力ノードがＮＡＮＤ回
路３２ｄｈの出力ノードに結合される。

【０１０７】選択信号発生部３２ｄは、さらに、ＮＡＮ
Ｄ回路３２ｄｈの出力信号と書込動作活性化信号ＷＤＥ
と内部クロック信号ＣＬＫを受けるＮＡＮＤ回路３２ｄ
ｊと、ＮＡＮＤ回路３２ｊｉの出力信号と書込動作活性
化信号ＷＤＥと内部クロック信号ＣＬＫを受けるＮＡＮ
Ｄ回路３２ｄｋと、書込動作指示信号の反転信号／φＷ
がＨレベルのときに導通し、ＮＡＮＤ回路３２ｄｋおよ
び３２ｄｊの出力信号をそれぞれノードＮａおよびＮｂ
に伝達するｎチャネルＭＯＳトランジスタで構成される
トランスファゲート３２ｄｌおよび３２ｄｍと、ノード
Ｎａ上の信号電位を反転して選択信号φＳＥＡ０を生成
するインバータ３２ｄｎと、ノードＮｂ上の信号電位を
反転して選択信号φＳＥＡ１を生成するインバータ３２
ｄｏを含む。次に、この図１１に示す選択信号発生回路
３２ｄの動作を図１２に示すタイミングチャート図を参
照して説明する。

【０１０８】クロックサイクル♯０において、ライトコ
マンドが与えられ、書込動作指示信号φＷが所定期間活
性状態のＨレベルとされる。このライトコマンドと同時
に与えられたアドレス信号に従ってコラムアドレス信号
の最下位ビットＹ０が取込まれる。図１２においては、
この最下位コラムアドレス信号ビットＹ０がＬレベル
（“０”）に設定された場合の動作が示される。この書
込動作指示信号φＷがＨレベルの活性状態となると、ト
ランスファゲート３２ｄｂおよび３２ｄｃがオン状態、
トランスファゲート３２ｄｌおよび３２ｄｍがオフ状態
となり、このビットＹ０およびインバータ３２ｄａの出
力信号がノードＮａおよびＮｂに伝達される。ノードＮ
ａおよびＮｂの信号電位は、ＮＡＮＤ回路３２ｄｄおよ
び３２ｄｅにより構成されるラッチ回路によりラッチさ
れる。最下位コラムアドレス信号ビットＹ０がＬレベル
であり、ノードＮａがＬレベル、ノードＮｂがＨレベル
にそれぞれ設定される。このノードＮａのＬレベルの信
号電位により、ＮＡＮＤ回路３２ｄｄの出力信号がＨレ
ベルとなり、ノードＮｃが先の状態からＨレベルに固定
され、一方、ノードＮｄはＬレベルに設定される。内部
クロック信号／ＣＬＫはＬレベルであり、ＮＡＮＤ回路
３２ｄｆおよび３２ｄｇの出力信号はＨレベルである。

【０１０９】内部クロック信号ＣＬＫがＬレベルに立下
がると、書込動作指示信号φＷも応じてＬレベルに立下
がり、トランスファゲート３２ｄｂおよび３２ｄｃがオ
フ状態となり、一方トランスファゲート３２ｄｌおよび
３２ｄｍがオン状態となる。この状態においては、内部
クロック信号ＣＬＫがＬレベルであり、ＮＡＮＤ回路３
２ｄｊおよび３２ｄｋの出力信号がともにＨレベルとな
り、ノードＮａおよびＮｂが、ともにＨレベルに固定さ
れる。このノードＮａ上の信号電位がインバータ３２ｄ
ｎにより反転される。したがって、最初に選択信号φＳ
ＥＡ０がこの内部ノードＮａ上のＬレベルに従ってＨレ
ベルに設定される。ノードＮｂはＨレベルにあり、選択
信号φＳＥＡ１はＬレベルを保持する。

【０１１０】内部クロック信号ＣＬＫがＬレベルに立下
がると、一方内部クロック信号／ＣＬＫがＨレベルとな
り、ノードＮｃおよびＮｄ上の信号電位がＮＡＮＤ回路
３２ｄｆおよび３２ｄｇにより反転されてＮＡＮＤ回路
３２ｄｈおよび３２ｄｉに伝達されてラッチされる。し
たがって、この内部クロック信号ＣＬＫの立下がりに応
答して、ノードＮｅの信号電位が、ノードＮｃのＨレベ
ルの信号に従ってＨレベルに設定される。一方、ノード
ＮｆはＬレベルに設定される。この状態は、内部クロッ
ク信号／ＣＬＫが再びＨレベルに変化するまで維持され
る。

【０１１１】クロックサイクル♯１において、内部クロ
ック信号ＣＬＫが再びＨレベルとなると、ＮＡＮＤ回路
３２ｄｊおよび３２ｄｋがインバータとして作用し、Ｎ
ＡＮＤ回路３２ｄｊの出力信号がノードＮｅ上の信号電
位のＨレベルに従ってＬレベルとなり、ノードＮｇ上の
Ｈレベルの信号電位はトランスファゲート３２ｄｍを介
してノードＮｂに伝達される。したがって、クロックサ
イクル♯１においては、選択信号φＳＥＡ１が所定期間
Ｈレベルへ立上がる。内部ノードＮａの電位はＨレベル
であり（ＮＡＮＤ回路３２ｄｋの出力信号はＨレベ
ル）、選択信号φＳＥＡ０はＬレベルを維持する。

【０１１２】このクロックサイクル♯１におけるノード
ＮａおよびＮｂ上のＨレベルの信号およびＬレベルの信
号がＮＡＮＤ回路３２ｄｄおよび３２ｄｅによりラッチ
される。したがって、このクロックサイクル♯１におい
て、ノードＮｃの電位がＬレベルに立下がり、ノードＮ
ｄの電位はＨレベルとなる。内部クロック信号／ＣＬＫ
がＨレベルに立上がると、ＮＡＮＤ回路３２ｄｆおよび
３２ｄｇがインバータとして作用し、ノードＮｃおよび
Ｎｄ上の信号電位をＮＡＮＤ回路３２ｄｈおよび３２ｄ
ｉに伝達する。したがって、クロックサイクル♯１にお
いて内部クロック信号ＣＬＫの立下がりに応答してノー
ドＮｅの信号電位がＨレベルからＬレベルに立下がり、
ノードＮｆの電位がＨレベルとなる。この内部クロック
信号ＣＬＫがＬレベルの期間、ＮＡＮＤ回路３２ｄｊお
よび３２ｄｋの出力信号はＨレベルであり、選択信号φ
ＳＥＡ０およびφＳＥＡ１がＬレベルを維持する。

【０１１３】クロックサイクル♯２において、内部クロ
ック信号ＣＬＫが再びＨレベルに立上がると、ＮＡＮＤ
回路３２ｄｊおよび３２ｄｋがインバータとして作用
し、ノードＮｅおよびＮｆ上の信号電位がノードＮａお
よびＮｂに伝達される。したがって、このクロックサイ
クル♯２においては、ノードＮａがＬレベルとなり、一
方ノードＮｂがＨレベルを維持する。したがって、クロ
ックサイクル♯２において、再び選択信号φＳＥＡ０が
出力される。

【０１１４】再び先のクロックサイクル♯０および♯１
と同様の動作が行なわれ、クロックサイクル♯３におい
ては、選択信号φＳＥＡ１が所定期間Ｈレベルの活性状
態とされる。書込動作活性化信号ＷＤＥは、ライトコマ
ンドが与えられてからバースト長で示すクロックサイク
ルが経過した後にＬレベルの非活性状態となる。したが
って、クロックサイクル♯４において、この書込動作活
性化信号ＷＤＥがＬレベルの活性状態となり、ＮＡＮＤ
回路３２ｄｊおよび３２ｄｋの出力信号がＨレベルに固
定される。これにより、ノードＮａおよびＮｂがＨレベ
ルとなり、ＮＡＮＤ回路３２ｄｄおよび３２ｄｅで構成
されるラッチがクロックサイクル♯３の状態を維持す
る。ＮＡＮＤ回路３２ｄｆおよび３２ｄｇは、内部クロ
ック信号／ＣＬＫに従ってノードＮｃおよびＮｄの信号
電位を反転して伝達する。したがって、ノードＮｅおよ
びＮｆもクロックサイクル♯３において内部クロック信
号ＣＬＫの立下がりに同期して、内部ノードＮｃおよび
Ｎｄの状態に対応する電位レベルに設定され、以降その
状態を保持する。

【０１１５】上述のように、ライトコマンドが与えられ
たサイクルにおいてのみ最下位コラムアドレス信号ビッ
トＹ０を取込み、選択信号φＳＥＡ０およびφＳＥＡ１
のいずれを先に活性状態へ駆動するかを決定する。この
最下位コラムアドレス信号ビットＹ０を取込んだ後に
は、リング型シフトレジスタを構成し、クロック信号Ｃ
ＬＫおよび／ＣＬＫに従って循環的に伝達することによ
り、選択信号φＳＥＡ０およびφＳＥＡ１を、各クロッ
クサイクル毎に交互に活性状態とすることができる。

【０１１６】図１３は、図１１に示す書込動作活性化信
号ＷＤＥを発生する部分の構成を概略的に示す図であ
る。図１３において、書込動作活性化信号発生部３２ｅ
は、バースト長カウンタからのカウントアップ信号φＢ
ＳＴを内部クロック信号ＣＬＫに従ってシフトして１ク
ロックサイクル遅延するシフト回路３２ｅａと、シフト
回路３２ｅａの出力信号の立上がりに応答して所定の時
間幅を有するワンショットパルス信号φＰを発生するワ
ンショットパルス発生回路３２ｅｂと、書込動作指示信
号φＷの活性化に応答してセットされてかつワンショッ
トパルス発生回路３２ｅｂからのワンショットパルス信
号φＰに応答してリセットされるセット／リセットフリ
ップフロップ３２ｅｃを含む。このセット／リセットフ
リップフロップ３２ｅｃの出力Ｑから書込動作活性化信
号ＷＤＥが出力される。次に、この図１３に示す書込動
作活性化信号発生部の動作を図１４に示すタイミングチ
ャート図を参照して説明する。

【０１１７】クロックサイクル♯０においてライトコマ
ンドが与えられると、書込動作指示信号φＷが所定期間
Ｈレベルの活性状態となる。この書込動作指示信号φＷ
の活性化に応答してセット／リセットフリップフロップ
３２ｅｃがセットされ、書込動作活性化信号ＷＤＥがＨ
レベルに立上がる。また、バースト長カウンタが、この
書込動作指示信号φＷの活性化に応答して起動され、バ
ースト長のクロックサイクルをカウントする。ライトコ
マンドが与えられてから４クロックサイクル目のクロッ
クサイクル♯３において、バースト長カウンタからのカ
ウントアップ信号φＢＳＴがＨレベルに立上がる。シフ
ト回路３２ｅａは、このカウントアップ信号φＢＳＴを
１クロックサイクル遅延する。したがって、このシフト
回路３２ｅａからは、クロックサイクル♯４においてＨ
レベルに立上がる信号が出力される。ワンショットパル
ス発生回路３２ｅｂが、このシフト回路３２ｅａの出力
信号の立上がりに応答してワンショットのパルス信号φ
Ｐを出力する。このワンショットパルス信号φＰによ
り、セット／リセットフリップフロップ３２ｅｃがリセ
ットされ、書込動作活性化信号ＷＤＥがＬレベルの非活
性状態となる。

【０１１８】このバースト長データが規定する期間の
み、交互に選択信号を発生して、ライト用レジスタへ交
互にデータを書込むことができる。

【０１１９】図１５は、このライト用レジスタ活性化信
号発生部の構成を概略的に示す図である。図１５におい
ては、ライト用レジスタ活性化信号φＲＷＡ０に対する
部分の構成を示す。図１５において、ライト用レジスタ
活性化信号発生部は、選択信号φＳＥＡ０の立上がりに
応答して所定の時間Ｈレベルとなるワンショットのパル
ス信号を発生するワンショットパルス発生回路３２ｆを
含む。このワンショットパルス発生回路３２ｆからレジ
スタ活性化信号φＲＷＡ０が出力される。選択信号φＳ
ＥＡ１に対しても、同様のワンショットパルス発生回路
が設けられ、ライト用レジスタ信号φＲＷＡ１がこの選
択信号φＳＥＡ１に従って所定時間活性状態とされる。
したがって、セレクタにより書込データが伝達されたと
き、レジスタが与えられたデータを取込み、このライト
用レジスタ信号φＲＷＡ０が非活性状態となるとレジス
タはラッチ状態となる。

【０１２０】図１６は、ライトバッファリセット信号発
生部の構成を示す図である。この図１６に示すリセット
信号発生部３２ｇからのリセット信号ＷＲＳＴに従っ
て、ライトバッファがリセットされる。

【０１２１】図１６において、リセット信号発生部３２
ｇは、書込動作活性化信号ＷＤＥを受けるインバータ３
２ｇａと、インバータ３２ｇａの出力信号と内部クロッ
ク信号／ＣＬＫを受けるＮＡＮＤ回路３２ｇｂと、書込
動作活性化信号ＷＤＥと内部クロック信号／ＣＬＫを受
けるＮＡＮＤ回路３２ｇｃと、ＮＡＮＤ回路３２ｇｂお
よび３２ｇｃの出力信号をラッチするためのＮＡＮＤ回
路３２ｇｄおよび３２ｇｅを含む。ＮＡＮＤ回路３２ｇ
ｄはその一方入力にＮＡＮＤ回路３２ｇｄの出力信号を
受け、その他方入力に、ＮＡＮＤ回路３２ｇｅの出力信
号を受ける。ＮＡＮＤ回路３２ｇｅは、その一方入力に
ＮＡＮＤ回路３２ｇｃの出力信号を受け、その他方入力
にＮＡＮＤ回路３２ｇｄの出力信号を受ける。

【０１２２】リセット信号発生部３２ｇは、さらに、Ｎ
ＡＮＤ回路３２ｇｅの出力信号とノードＮ１０上の信号
とを受けるＮＡＮＤ回路３２ｇｆと、ＮＡＮＤ回路３２
ｇｆの出力信号を受けるインバータ３２ｇｇと、インバ
ータ３２ｇｇの出力信号と内部クロック信号ＣＬＫを受
けるＮＡＮＤ回路３２ｇｈと、ＮＡＮＤ回路３２ｇｆの
出力信号と内部クロック信号ＣＬＫを受けるＮＡＮＤ回
路３２ｇｉと、ＮＡＮＤ回路３２ｇｈおよび３２ｇｉの
信号をラッチするためのＮＡＮＤ回路３２ｇｊおよび３
２ｇｋを含む。ＮＡＮＤ回路３２ｇｊは、その一方入力
がＮＡＮＤ回路３２ｇｈの出力ノードＮ３に結合され、
その他方入力がＮＡＮＤ回路３２ｇｋの出力ノードＮ６
に結合される。ＮＡＮＤ回路３２ｇｋは、その一方入力
がＮＡＮＤ回路３２ｇｉの出力ノードＮ４に接続され、
その他方入力がＮＡＮＤ回路３２ｇｊの出力ノードＮ５
に結合される。

【０１２３】リセット信号発生部３２ｇは、さらに、Ｎ
ＡＮＤ回路３２ｇｊの出力信号と内部クロック信号／Ｃ
ＬＫを受けるＮＡＮＤ回路３２ｇｌと、ＮＡＮＤ回路３
２ｇｋの出力信号と内部クロック信号／ＣＬＫを受ける
ＮＡＮＤ回路３２ｇｍと、このＮＡＮＤ回路３２ｇｌお
よび３２ｇｍの出力信号をラッチするためのＮＡＮＤ回
路３２ｇｎおよび３２ｇｏを含む。ＮＡＮＤ回路３２ｇ
ｎは、その一方入力がＮＡＮＤ回路３２ｇｌの出力ノー
ドＮ７に接続され、その他方入力がＮＡＮＤ回路３２ｇ
ｏの出力ノードＮ１０に接続される。ＮＡＮＤ回路３２
ｇｏは、その一方入力がＮＡＮＤ回路３２ｇｍの出力ノ
ードＮ８に接続され、その他方入力がＮＡＮＤ回路３２
ｇｎの出力ノードＮ９に結合される。

【０１２４】リセット信号発生部３２ｇは、さらに、ノ
ードＮ１上の信号と内部クロック信号ＣＬＫを受けるＡ
ＮＤ回路３２ｇｐと、ノードＮ１上の信号とＮＡＮＤ回
路３２ｇｎの出力信号とＮＡＮＤ回路３２ｇｋの出力信
号とを受けるＡＮＤ回路３２ｇｑと、ＣＡＳレイテンシ
４指示信号ＭＣＬ４に従ってＮＡＮＤ回路３２ｇｐおよ
び３２ｇｑの出力信号の一方を選択してライトバッファ
リセット信号ＷＲＳＴを出力する選択回路３２ｇｒを含
む。この選択回路３２ｇｒは、ＣＡＳレイテンシ４指示
信号ＭＣＬ４がＬレベルにあり、ＣＡＳレイテンシが４
より短いことを示すときには、ＡＮＤ回路３２ｇｐの出
力信号を選択する。ＣＡＳレイテンシ４指示信号ＭＣＬ
４がＨレベルの活性状態のときには、この選択回路３２
ｇｒは、ＡＮＤ回路３２ｇｑの出力信号を選択する。次
に、この図１６に示すリセット信号発生部３２ｇの動作
について、図１７に示すタイミングチャート図を参照し
て説明する。

【０１２５】ＮＡＮＤ回路３２ｇｂ、３２ｇｃ、３２ｇ
ｄおよび３２ｇｅは、内部クロック信号／ＣＬＫがＨレ
ベルのときにその入力に与えられた信号を取込みかつ出
力するとともに、この内部クロック信号／ＣＬＫがＬレ
ベルとなるとラッチ状態となる。したがって、このＮＡ
ＮＤ回路３２ｇｂ〜３２ｇｅの出力ノードＮ１の信号電
位は、内部クロック信号／ＣＬＫの１サイクルごとに、
書込動作活性化信号ＷＤＥの信号状態に応じて変化す
る。

【０１２６】今、クロックサイクル♯０においてライト
コマンドが与えられると、このクロックサイクル♯０に
おいて書込動作活性化信号ＷＤＥがＨレベルの活性状態
となる。このライトコマンドが与えられる前の時点にお
いては、書込動作活性化信号ＷＤＥはＬレベルであり、
ノードＮ１の信号電位はＬレベル、したがってノードＮ
２の信号電位はＮＡＮＤ回路３２ｇｆによりＨレベルに
ある。このノードＮ２上の信号電位は、内部クロック信
号ＣＬＫおよび／ＣＬＫに従って順次伝達される。した
がってノードＮ１０へは、１クロックサイクル遅れてノ
ードＮ２の電位が伝達される。したがって、ノードＮ３
上の信号電位はＨレベル、ノードＮ５の信号電位はＬレ
ベル、ノードＮ９上の信号電位はＬレベルであり、ノー
ドＮ１０上の信号電位はＨレベルである。

【０１２７】書込動作活性化信号ＷＤＥがＨレベルとな
り、次いでクロックサイクル♯０において、内部クロッ
ク信号ＣＬＫがＬレベルに立下がり、内部クロック信号
／ＣＬＫがＨレベルとなると、このＨレベルの書込動作
活性化信号がノードＮ１上に伝達され、ノードＮ１の信
号電位がＨレベルに立上がる。ノードＮ１０の電位はＨ
レベルであるため、このノードＮ１上の信号電位の立上
がりに従ってＮＡＮＤ回路３２ｇｆの出力信号がＬレベ
ルとなり、ノードＮ２の信号電位がＬレベルとなる。内
部クロック信号ＣＬＫはＬレベルであるため、ＮＡＮＤ
回路３２ｇｈおよび３２ｇｉの出力信号はＨレベルであ
り、このノードＮ２上のＬレベルの信号電位の伝搬は行
なわれない。

【０１２８】クロックサイクル♯１において、内部クロ
ック信号ＣＬＫがＨレベルに立上がると、ＮＡＮＤ回路
３２ｇｈおよび３２ｇｉがインバータとして機能し、こ
のノードＮ２上の信号電位を伝達し、ＮＡＮＤ回路３２
ｇｊおよび３２ｇｋによりラッチされる。応じて、ノー
ドＮ３の信号電位がＬレベルとなると、ＮＡＮＤ回路３
２ｇｊの出力ノードＮ５の電位がＨレベルに立上がり、
一方ノードＮ６の信号電位がＬレベルに立下がる。ノー
ドＮ３の信号電位は、内部クロック信号ＣＬＫがＬレベ
ルに立下がるとＨレベルに立上がる。このノードＮ５上
の信号電位がＨレベルに立上がるとき、内部クロック信
号／ＣＬＫはＬレベルにあり、ＮＡＮＤ回路３２ｇｌお
よび３２ｇｍの出力信号はＨレベルであり、この信号の
伝搬は停止される。

【０１２９】クロックサイクル♯１において、内部クロ
ック信号ＣＬＫがＬレベルに立下がり、内部クロック信
号／ＣＬＫがＨレベルに立上がると、このノードＮ５お
よびＮ６上の信号電位がＮＡＮＤ回路３２ｇｌおよび３
２ｇｍを介してＮＡＮＤ回路３２ｇｎおよび３２ｇｏに
伝達されてラッチされる。応じてノードＮ９上の信号電
位がノードＮ５上の信号電位に応じてＨレベルに立上が
る。このノードＮ９上の信号電位がＨレベルに立上がる
と、ノードＮ１０の信号電位はＬレベルとなり、応じて
ノードＮ２上の信号電位がＨレベルに立上がる。

【０１３０】以降、ノードＮ２の信号電位は、内部クロ
ック信号ＣＬＫの半クロックサイクル遅れてノードＮ６
に伝達され、ノードＮ６上の信号電位が内部クロック信
号ＣＬＫの半クロックサイクル遅れてノードＮ１０に伝
達される。したがって、クロックサイクル♯２において
ノードＮ５がＬレベルとなり、クロックサイクル♯３に
おいて、ノードＮ５上の信号電位がＨレベルとなる。一
方、ノードＮ９上へは、このノードＮ５の信号電位が内
部クロック信号ＣＬＫの半クロックサイクル遅れて伝達
される。

【０１３１】新たに設定されたバースト長期間が完了す
ると、書込動作活性化信号ＷＤＥがクロックサイクル♯
４においてＬレベルの非活性状態に立下がる。このクロ
ックサイクル♯４において、内部クロック信号ＣＬＫの
立下がりに従ってＬレベルの信号電位がノードＮ１に伝
達され、ノードＮ２の電位がＨレベルに設定され、この
リセット発生部３２ｇがリセットされる。

【０１３２】ＡＮＤ回路３２ｇｐは、内部クロック信号
ＣＬＫとノードＮ１上の信号電位を受けている。したが
って、ＡＮＤ回路３２ｇＰの出力信号は、クロックサイ
クル♯１、♯２、♯３および♯４それぞれにおいて、内
部クロック信号ＣＬＫの立上がりに同期してＨレベルに
立上がる。一方、ＡＮＤ回路３２ｇｑは、ノードＮ１上
の信号電位とノードＮ９上の信号電位とノードＮ６上の
信号電位とを受けている。ノードＮ６上の信号電位はノ
ードＮ５上の信号電位と相補な論理の信号電位となる。
したがって、このＡＮＤ回路３２ｇｑからの出力信号
は、クロックサイクル♯２および♯４において、内部ク
ロック信号ＣＬＫの立上がりに同期してＨレベルとな
る。

【０１３３】選択回路３２ｇｒは、ＣＡＳレイテンシ４
指示信号ＭＣＬ４がたとえばＬレベルにあり、ＣＡＳレ
イテンシが４より短いことを示している場合には、ＡＮ
Ｄ回路３２ｇｐの出力信号を選択し、一方、ＣＡＳレイ
テンシが４に設定されており、ＣＡＳレイテンシ４指示
信号ＭＣＬ４がたとえばＨレベルのときには、ＡＮＤ回
路３２ｇｑの出力信号を選択する。したがって、ＣＡＳ
レイテンシが４より短い場合には、各クロックサイクル
において、ライトバッファのリセットが行なわれ、一
方、ＣＡＳレイテンシが４に設定された場合には２サイ
クルごとにライトバッファのリセットが行なわれる。

【０１３４】図１８は、ライトバッファ活性化信号発生
部の構成を概略的に示す図である。図１８においてライ
トバッファ活性化信号発生部３２ｈは、選択信号φＳＥ
Ａ０に応答してライトバッファ活性化信号φＷＢＡ０を
発生するライトバッファ制御回路３２ｈａと、選択信号
φＳＥＡ１に従ってライトバッファ活性化信号φＷＢＡ
１を発生するライトバッファ制御回路３２ｈｂを含む。
このライトバッファ制御回路３２ｈａおよび３２ｈｂは
同じ構成を備えているため、図１８においては、ライト
バッファ制御回路３２ｈａの内部構成のみを具体的に示
す。

【０１３５】ライトバッファ制御回路３２ｈａは、選択
信号φＳＥＡ０を受けるインバータ３２ｈａａと、リセ
ット信号ＷＲＳＴを受けるインバータ３２ｈａｂと、イ
ンバータ３２ｈａａの出力信号を一方入力に受けるＮＡ
ＮＤ回路３２ｈａｃと、インバータ３２ｈａｂの出力信
号を一方入力に受けるＮＡＮＤ回路３２ｈａｄを含む。
ＮＡＮＤ回路３２ｈａｃの出力信号はＮＡＮＤ回路３２
ｈａｄの他方入力へ与えられる。ＮＡＮＤ回路３２ｈａ
ｄの出力信号はＮＡＮＤ回路３２ｈａｃの他方入力へ与
えられる。ＮＡＮＤ回路３２ｈａｃからライトバッファ
活性化信号φＷＢＡ０が出力される。このライトバッフ
ァ制御回路３２ｈａは、選択信号φＳＥＡ０によりセッ
トされ、リセット信号ＷＲＳＴによりリセットされるセ
ット／リセットフリップフロップの構成と等価である。
次に、この図１８に示すライトバッファ活性制御信号発
生部の動作を、図１９に示すタイミングチャート図を参
照して説明する。

【０１３６】クロックサイクル♯０においてライトコマ
ンドが与えられると、そのクロックサイクル♯０から書
込動作活性化信号ＷＤＥがＨレベルの活性状態となる。
この書込動作活性化信号ＷＤＥの活性化に従って、選択
信号φＳＥＡ０およびφＳＥＡ１が各クロックサイクル
ごとに交互に所定期間活性状態へ駆動される。ＣＡＳレ
イテンシが４より短い場合には、ＣＡＳレイテンシ４指
示信号ＭＣＬ４がたとえばＬレベルの非活性状態とさ
れ、リセット信号ＷＲＳＴがクロックサイクル♯１、♯
２、♯３および♯４においてそれぞれ所定期間活性状態
とされる。選択信号φＳＥＡ０の活性化に従って、イン
バータ３２ｈａａの出力信号がＨレベルからＬレベルに
立下がり、応じてＮＡＮＤ回路３２ｈａｃの出力するラ
イトバッファ活性化信号φＷＢＡ０がＨレベルの活性状
態へ駆動される。

【０１３７】クロックサイクル♯１において、リセット
信号ＷＲＳＴが所定期間Ｈレベルの活性状態とされる
と、応じてＮＡＮＤ回路３２ｈａｄの出力信号がＨレベ
ルとなり、ＮＡＮＤ回路３２ｈａｃからのライトバッフ
ァ活性化信号φＷＢＡ０がＬレベルに立下がる。クロッ
クサイクル♯１において、選択信号φＳＥＡ１がＨレベ
ルの活性状態へ駆動され、ライトバッファ活性化信号φ
ＷＢＡ１が活性状態とされる。この制御回路３２ｈａお
よび３２ｈｂは、セット優先型フリップフロップであ
り、リセット信号ＷＲＳＴがＨレベルの状態にあって
も、選択信号φＳＥＡ０またはφＳＥＡ１がＨレベルの
活性状態となるとセットされ、その出力信号であるライ
トバッファ活性化信号φＷＢＡ０またはφＷＢＡ１が活
性状態へ駆動される。したがって、ＣＡＳレイテンシが
４より短い場合には、各クロックサイクル交互にライト
バッファ活性化信号φＷＢＡ０およびφＷＢＡ１が活性
状態へ駆動される。

【０１３８】一方、ＣＡＳレイテンシが４の場合には、
リセット信号ＷＲＳＴは、２クロックサイクルに１回、
すなわちクロックサイクル♯２および♯４において活性
状態とされる。ライトバッファ活性化信号φＷＢＡ０
は、クロックサイクル♯０における選択信号φＳＥＡ０
の活性化に従って活性状態へ駆動される。またライトバ
ッファ活性化信号φＷＢＡ１は、クロックサイクル♯１
における選択信号φＳＥＡ１の活性化に従って活性状態
へ駆動される。クロックサイクル♯２におけるリセット
信号ＷＲＳＴに従って、このライトバッファ活性化信号
φＷＢＡ０およびφＷＢＡ１が一旦Ｌレベルの非活性状
態とされる。クロックサイクル♯２において、再び、選
択信号φＳＥＡ０に従ってライトバッファ活性化信号φ
ＷＢＡ０が活性状態へ駆動される。次いで、クロックサ
イクル♯３における選択信号φＳＥＡ１に従ってライト
バッファ活性化信号φＷＢＡ１が活性状態へ駆動され、
次いでクロックサイクル♯４においてリセット信号ＷＲ
ＳＴに従ってこれらのライトバッファ活性化信号φＷＢ
Ａ０およびφＷＢＡ１が非活性状態へ駆動される。これ
により、選択回路３２ｇｒ（図１６参照）において、Ｃ
ＡＳレイテンシ４指示信号ＭＣＬ４に従って、リセット
信号の発生周期を切換えることにより、２ビットプリフ
ェッチモードおよびパイプラインモードいずれかのモー
ドに従って、データ書込を行なうことができる。

【０１３９】図２０は、図２に示すＹアドレスオペレー
ション回路１６の構成を概略的に示す図である。図２０
において、Ｙアドレスオペレーション回路１６は、コラ
ム系活性化信号φＣを取込み、内部クロック信号ＣＬＫ
に従って、２クロックサイクルごとにカウントアップ信
号φＵＰを出力するアドレス制御回路１６ａと、コラム
系イネーブル信号ＣＤＥの活性化時活性化され、図２に
示すＹアドレスバッファから与えられる内部コラムアド
レス信号Ｙ１−Ｙｊを取込みかつアドレス制御回路１６
ａからのカウントアップ信号φＵＰに従って取込んだア
ドレスを変化させて内部コラムアドレス信号を生成する
アドレス発生回路１６ｂを含む。

【０１４０】アドレス制御回路１６ａは、コラム系活性
化信号φＣの活性化時導通し、このコラム系活性化信号
φＣを通過させるトランスファゲート１６ａａと、コラ
ム系イネーブル信号ＣＤＥの活性化時起動され、内部ク
ロック信号ＣＬＫに従ってこのトランスファゲート１６
ａａから伝達された信号をシフトする２クロックシフト
回路１６ａｂと、コラム系活性化信号φＣの非活性化時
導通し、２クロックシフト回路１６ａｂの出力信号を２
クロックシフト回路１６ａｂの入力部へ伝達するトラン
スファゲート１６ａｃを含む。２クロックシフト回路１
６ａｂは、通常の２段のシフトレジスタで構成され（図
１６参照）、入力部に与えられた信号を２クロックサイ
クル遅延して出力する。

【０１４１】アドレス発生回路１６ｂは、コラム系イネ
ーブル信号ＣＤＥの活性化時活性化され、Ｙアドレスバ
ッファから与えられるアドレス信号Ｙ１−Ｙｊを取込
み、アドレス制御回路１６ａからのカウントアップ信号
φＵＰに従ってその出力値を所定のシーケンスで変化さ
せるバーストアドレスカウンタ１６ｂａと、コラム系イ
ネーブル信号ＣＤＥに従ってこのＹアドレスバッファか
ら与えられたアドレス信号をラッチしてバンクアドレス
信号ＢＹを出力するバンクラッチ１６ｂｂを含む。

【０１４２】このバーストアドレスカウンタ１６ｂａか
ら内部コラムアドレス信号ＹＥ０−ＹＥｋおよびＹＯ０
−ＹＯｋが出力されて、図１に示すＹデコーダ群４ａａ
および４ａｂへ与えられる。

【０１４３】このバーストアドレスカウンタ１６ｂａが
出力する内部コラムアドレス信号は、図２に示す制御信
号発生回路３２に含まれるコラムアドレス変化検出回路
（ＣＡＴＤ）回路３２ｉへ与えられる。このコラムアド
レス変化検出回路３２ｉは、バーストアドレスカウンタ
１６ｂａの出力する内部コラムアドレス信号の変化を検
出し、それぞれ内部データバスイコライズ指示信号φＷ
ＥＱおよびコラムデコーダ（Ｙデコーダ）リセット信号
φＣＤＲを出力する。次に、この図２０に示すＹアドレ
スオペレーション回路の動作を図２１に示すタイミング
チャート図を参照して説明する。

【０１４４】クロックサイクル♯０においてライトコマ
ンドが与えられる。このライトコマンドに従って、コラ
ム系活性化信号φＣが所定期間Ｈレベルとなり、アドレ
ス発生回路１６ａにおいてトランスファゲート１６ａａ
が導通し、２クロックシフト回路１６ａｂの入力部にＨ
レベルの信号が伝達される。一方、このライトコマンド
に従ってコラム系イネーブル信号ＣＤＥが活性状態とな
り、バーストアドレスカウンタ１６ｂａが活性状態とな
り、Ｙアドレスバッファから与えられた内部アドレス信
号を取込み、内部コラムアドレス信号ＹＥ０−ＹＥｋお
よびＹＯ０−ＹＯｋを出力する。またバンクラッチ１６
ｂｂが、コラム系イネーブル信号ＣＤＥに従って、与え
られたバンクアドレス信号を取込みバンクアドレス信号
ＢＹを出力する。

【０１４５】このバーストアドレスカウンタ１６ｂａか
らの内部コラムアドレス信号の発生に従ってコラムアド
レス変化検出回路３２ｉがこの変化を検出し、ワンショ
ットパルスの形でデータバスイコライズ指示信号φＷＥ
Ｑおよびコラムデコーダリセット指示信号φＣＤＲを出
力する。これにより、図１に示すメモリアレイ１ａａお
よび１ａｂにおいて列選択動作が行なわれて、選択列が
内部データバスに接続される。

【０１４６】クロックサイクル♯１においては、まだ２
クロックシフト回路１６ａｂの出力信号φＵＰはＬレベ
ルであり、バーストアドレスカウンタ１６ｂａの出力す
る内部コラムアドレス信号は変化しない。

【０１４７】ライトコマンドが与えられてから２クロッ
クサイクル経過すると、クロックサイクル♯２におい
て、２クロックシフト回路１６ａｂからのカウントアッ
プ信号φＵＰが活性状態となり、バーストアドレスカウ
ンタ１６ｂａの出力する内部コラムアドレス信号ＹＥ０
−ＹＥｋおよびＹＯ０−ＹＯｋの値が変化する。このバ
ーストアドレスカウンタ１６ｂａの出力する内部コラム
アドレス信号の変化に従って再びコラムアドレス変化検
出回路３２ｉからの内部データバスイコライズ信号φＷ
ＥＱおよびコラムデコーダリセット信号φＣＤＲが所定
期間活性状態となる。

【０１４８】再び、この新しい内部コラムアドレス信号
に従って列選択動作が行なわれる。バースト長データが
指定する４クロックサイクルが経過すると、クロックサ
イクル♯４においてコラム系イネーブル信号ＣＤＥがＬ
レベルに立下がり、２クロックシフト回路１６ａｂおよ
びバンクラッチ１６ｂｂがリセットされて初期状態に復
帰する。この内部コラムアドレス信号のリセット状態へ
の変化に移行して、再び内部データバスイコライズ指示
信号φＷＥＱおよびコラムデコーダリセット信号φＣＤ
Ｒが所定期間Ｈレベルの活性状態となる。

【０１４９】コラム系イネーブル信号ＣＤＥは、たとえ
ば図１３に示す回路と同様の構成を用いて実現すること
ができる。コラム系回路イネーブル信号ＣＤＥが、書込
動作活性化信号ＷＤＥよりも早いタイミングで変化す
る。

【０１５０】図２２は、図１に示すバンクＡに対する書
込経路の構成を概略的に示す図である。図２２において
は、メモリアレイ１ａａに対する回路構成を具体的に示
す。メモリアレイ１ａｂに対するデータ書込部は同じ構
成を備えているため、単にブロック図で示す。

【０１５１】図２２において、セレクタ８ａは、選択信
号φＳＥＡ０のＨレベルに応答して導通し、入力バッフ
ァから与えられる書込データを伝達するトランスミッシ
ョンゲート８ａａと、選択信号φＳＥＡ１がＨレベルの
ときに導通し、入力バッファから与えられるデータを伝
達するトランスミッションゲート８ａｂを含む。トラン
スミッションゲート８ａａの伝達するデータが、ライト
用レジスタ９ａａに与えられ、トランスミッションゲー
ト８ａｂの伝達するデータがライト用レジスタ９ａｂに
与えられる。

【０１５２】ライト用レジスタ９ａａは、このトランス
ミッションゲート８ａａから与えられるデータを反転す
るインバータＶ１と、インバータＶ１の出力信号とレジ
スタ活性化信号φＲＷＡ０を受けるＮＡＮＤ回路Ｇ１
と、トランスミッションゲート８ａａからのデータとレ
ジスタ活性化信号φＲＷＡ０を受けるＮＡＮＤ回路Ｇ２
と、ＮＡＮＤ回路Ｇ１およびＧ２の出力信号をラッチす
るためのＮＡＮＤ回路Ｇ３およびＧ４を含む。ＮＡＮＤ
回路Ｇ３は、その一方入力にＮＡＮＤ回路Ｇ１の出力信
号を受け、その他方入力にＮＡＮＤ回路Ｇ４の出力信号
を受ける。ＮＡＮＤ回路Ｇ４は、その一方入力にＮＡＮ
Ｄ回路Ｇ２の出力信号を受け、その他方入力にＮＡＮＤ
回路Ｇ３の出力信号を受ける。

【０１５３】このライト用レジスタ９ａａにおいては、
レジスタ活性化信号φＲＷＡ０がＨレベルの活性状態の
ときに、ＮＡＮＤ回路Ｇ１およびＧ２がインバータとし
て機能し、セレクタから与えられたデータを取込みラッ
チする。レジスタ活性化信号φＲＷＡ０がＬレベルとな
ると、ＮＡＮＤ回路Ｇ１およびＧ２の出力信号はＨレベ
ルとなり、ＮＡＮＤ回路Ｇ３およびＧ４により構成され
るラッチ回路はラッチ状態となり、取込んだデータがラ
ッチされかつ出力される。

【０１５４】ライトバッファ１０ａａは、ライトバッフ
ァ活性化信号φＷＢＡ０の活性化に応答して作動状態と
され、ＮＡＮＤ回路Ｇ３およびＧ４の出力信号を反転し
かつ増幅して内部データバス線５ａａａおよび５ａａｂ
上に伝達するトライステートインバータバッファＴ１お
よびＴ２を含む。内部データバス線５ａａａおよび５ａ
ａｂは、内部データバス５ａａを構成し、互いに相補な
データ信号を伝達する。このライトバッファ１０ａａ
は、活性化信号φＷＢＡ０がＬレベルの非活性状態とな
ると、出力ハイインピーダンス状態となる。

【０１５５】この図２２に示す構成と同様の構成が、バ
ンクＢに対しても設けられる。また上述の各構成におい
ても、バンクＡに対しての構成のみが示されているが、
バンクＢに対しても同様の構成が設けられ、バンクアド
レス信号ＢＹおよび／ＢＹに従って選択的に活性状態と
される。

【０１５６】以上のように、この発明の実施の形態１に
従えば、モードレジスタに設定されたＣＡＳレイテンシ
指示信号を用いてデータ書込方式を選択的に設定してい
るため、ユーザは、内部でのデータ書込方式を意識する
ことなく、動作環境に応じた最適なデータ書込モードで
ＳＤＲＡＭを動作させることができる。

【０１５７】［実施の形態２］図２３は、この発明の実
施の形態２に従うＳＤＲＡＭの要部の構成を概略的に示
す図である。図２３においては、バンクＡに対するデー
タ読出部の構成が示される。この図２３に示すデータ読
出部の構成がバンクＢに対しても設けられる。バンクＡ
に含まれるメモリアレイ１ａａおよび１ａｂおよびその
周辺回路の構成は、先の図１および図２に示すものと同
様である。

【０１５８】図２３において、データ読出部は、読出ア
ンプ活性化信号ＰＡＥＡ０の活性化時活性化され、メモ
リアレイ１ａａから内部データバス５ａａ上に読出され
たデータを増幅して出力するリードバッファ５０ａと、
レジスタ活性化信号ＲＲＡ０の活性化に応答してリード
バッファ５０ａからの出力信号を取込み、かつラッチす
るリード用レジスタ５２ａと、リードバッファ活性化信
号ＰＡＥＡ１の活性化に応答して活性化され、メモリア
レイ１ａｂから内部データバス５ａｂに読出されたデー
タを増幅するリードバッファ５０ｂと、レジスタ活性化
信号ＲＲＡ１の活性化に応答してリードバッファ５０ｂ
の出力信号を取込みかつラッチするリード用レジスタ５
２ｂと、選択信号ＳＥＬに従ってリード用レジスタ５２
ａおよび５２ｂの一方のラッチデータを選択するセレク
タ５４と、出力イネーブル信号ＯＥＭの活性化に応答し
て作動状態とされ、内部クロック信号ＣＬＫに同期して
セレクタ５４から与えられたデータを取込みかつデータ
入出力端子６へ出力する出力回路５６を含む。この出力
回路５６は内部にラッチ回路を備えており、出力活性化
信号ＯＥＭの活性化時この内部クロック信号ＣＬＫに同
期してセレクタ５４から与えられたデータを取込み次い
でラッチして出力する。次に、この図２３に示すデータ
読出部の動作を図２４および図２５に示すタイミングチ
ャート図を参照して説明する。

【０１５９】まず、図２４を参照してＣＡＳレイテンシ
が３に設定された場合のデータ読出動作について説明す
る。このデータ読出時においてもバースト長は４であ
り、また最下位コラムアドレス信号Ｙ０が“０”に設定
され、メモリアレイ１ａａの列が指定された場合の動作
について説明する。

【０１６０】図２４に示すように、クロックサイクル♯
０においてリードコマンドが与えられると、図２に示す
制御信号発生回路１３から読出動作指示信号φＲが出力
される（活性化される）。この読出動作指示信号φＲの
活性化に従って、読出動作活性化信号ＲＤＥがバースト
長期間活性状態のＨレベルとされる。この読出動作指示
信号φＲに従って、そのときに与えられたコラムアドレ
ス信号に従って列選択動作が行なわれ、対応の列選択線
ＣＳＬが選択状態へ駆動される。このリードコマンドが
与えられたクロックサイクル♯０において、まずリード
バッファ活性化信号ＰＡＥ０が活性状態とされ、リード
バッファ５０ａが活性化され、内部データバス５ａａ上
のデータを増幅して出力する。このリードバッファ活性
化信号ＰＡＥＡ０の活性化に応答して、次いでレジスタ
活性化信号ＲＲＡ０が活性化され、リード用レジスタ５
２ａが、このリードバッファ５０ａから与えられたデー
タを取込みかつラッチする。したがって、このクロック
サイクル♯０において、リード用レジスタ５２ａには、
メモリアレイ１ａａから読出されたデータＡ０が格納さ
れる。次いで、クロックサイクル♯１においてリードバ
ッファ活性化信号ＰＡＥＡ１が活性状態とされ、リード
バッファ５０ｂが活性化されてメモリアレイ１ａｂから
読出されたデータを増幅してリード用レジスタ５２ｂへ
与える。このリード用レジスタ５２ｂは、レジスタ活性
化信号ＲＲＡ１の活性化に応答して活性化されてリード
バッファ５０ｂから与えられたデータを取込みラッチす
る。したがって、このクロックサイクル♯１において、
リードレジスタ５２ｂの出力データが、メモリアレイ１
ａｂから読出されたデータＡ１となる。このクロックサ
イクル♯１において、選択信号ＳＥＬは、選択信号ＳＥ
Ｌ０が活性状態となり、リード用レジスタ５２ａに格納
されたデータが選択されて出力される。したがって、ク
ロックサイクル♯１において、セレクタ５４の出力信号
がデータＡ０となる。出力イネーブル信号ＯＥＭはまだ
非活性状態であり、出力回路５６は、データの取込を行
なわない。

【０１６１】次いでクロックサイクル♯２において、一
旦列選択部がリセットされ、次いでＹアドレスオペレー
ション回路（図２参照）からのバーストアドレスに従っ
て別の列が選択状態へ駆動される。このクロックサイク
ル♯２において列選択動作完了後、リードバッファ活性
化信号ＰＡＥＡ０が再び活性状態へ駆動され、次いでレ
ジスタ活性化信号ＲＲＡ０が活性状態へ駆動される。こ
れにより、クロックサイクル♯２においてリード用レジ
スタ５２ａの格納データがデータＡ０から新たに読出さ
れたデータＡ２に変化する。このクロックサイクル♯２
において、出力イネーブル信号ＯＥＭが活性状態へ立上
がり、出力回路５６が作動状態とされ、内部クロック信
号ＣＬＫの立上がりに同期して、セレクタ５４から与え
られたデータを取込みラッチし、次いで出力する。した
がって、この出力回路５６からは、クロックサイクル♯
２の途中からデータＡ０が出力され、クロックサイクル
♯３における内部クロック信号ＣＬＫの立上がりエッジ
でデータＡ０が確定状態となる。一方、このクロックサ
イクル♯２において、セレクタ５６が、次の選択信号Ｓ
ＥＬ１に従ってリード用レジスタ５２ｂに格納されたデ
ータを選択して出力する。出力回路５６は内部クロック
信号ＣＬＫに同期するラッチ回路を備えており、このセ
レクタ５４から出力されたデータＡ１の出力回路５６に
よる取込はまだ行なわれない。

【０１６２】クロックサイクル♯３において、再びリー
ドバッファ５０ｂがリードバッファ活性化信号ＰＡＥＡ
１の活性化に応答して活性化され、メモリアレイ１ａｂ
から読出されたデータを増幅してリード用レジスタ５２
ｂに与える。次いで、リードレジスタ５２ｂが、レジス
タ活性化信号ＲＲＡ１の活性化に応答してリードバッフ
ァ５０ｂから与えられたデータを取込みラッチする。し
たがってリード用レジスタ５２ｂの格納データが、クロ
ックサイクル♯３において、データＡ１からデータＡ３
に変化する。このクロックサイクル♯３において、内部
クロック信号ＣＬＫの立上がりに同期して、出力回路５
６がセレクタ５４の出力データを取込みラッチして出力
する。したがって、出力回路５６の出力データがデータ
Ａ０からデータＡ１に変化する。このクロックサイクル
♯３において、再びセレクタ５４が選択信号ＳＥＬ０の
活性化に従ってリード用レジスタ５２ａの格納データを
選択して出力する。

【０１６３】次いで、クロックサイクル♯４において、
セレクタ５６が選択信号ＳＥＬ１に従って、リード用レ
ジスタ５２ｂに格納されたデータＡ３を選択する。この
クロックサイクル♯４においては、出力回路５６は、セ
レクタ５４から与えられていたデータの取込を行ない、
次いでラッチしてデータＡ２を出力する。クロックサイ
クル♯５において、出力回路５６が、セレクタ５４から
与えられたデータをクロックサイクル♯５の内部クロッ
ク信号ＣＬＫの立上がりエッジで取込みラッチし、この
出力データがデータＡ２からデータＡ３に変化する。し
たがって、出力回路５６からは、クロックサイクル♯３
からクロックサイクル♯６にわたって、内部クロック信
号（外部クロック信号）の立上がりエッジで確定状態と
なるデータが出力される。

【０１６４】リードコマンドが与えられてから最初の有
効データが出力されるまでに３クロックサイクルが必要
とされており、したがってＣＡＳレイテンシが３であ
る。データ読出時においても、ＣＡＳレイテンシが３の
場合には、いわゆるパイプライン方式のデータ読出が行
なわれており、リードバッファ５０ａおよび５０ｂが交
互に活性状態とされ、順次、内部クロック信号ＣＬＫに
従って伝達されている。

【０１６５】次に、図２５を参照して、ＣＡＳレイテン
シが４に設定された場合の動作について説明する。

【０１６６】クロックサイクル♯０においてリードコマ
ンドが与えられ、読出動作指示信号φＲが所定期間活性
状態のＨレベルとなり、応じて読出動作活性化信号ＲＤ
Ｅがバースト長期間Ｈレベルの活性状態となる。この読
出動作活性化信号ＲＤＥの活性化に応答して、リードコ
マンドと同時に与えられたアドレス信号をコラムアドレ
ス信号として列選択動作が行なわれ、対応の列選択信号
ＣＳＬがＨレベルの活性状態となる。

【０１６７】ＣＡＳレイテンシが４の場合において、こ
のリードコマンドが与えられたクロックサイクル♯０に
おいては、リードバッファ５０ａおよび５０ｂの活性化
は行なわれない。

【０１６８】クロックサイクル♯１において、リードバ
ッファ活性化信号ＰＡＥＡ０およびＰＡＥＡ１ならびに
レジスタ活性化信号ＲＲＡ０およびＲＲＡ１が活性状態
となり、メモリアレイ１ａａおよび１ａｂからそれぞれ
内部データバス５ａａおよび５ａｂ上に読出されたデー
タの増幅およびラッチが行なわれる。これにより、リー
ド用レジスタ５２ａおよび５２ｂの格納データが、それ
ぞれ、メモリアレイ１ａａおよび１ａｂから読出された
データＡ０およびＡ１となる。

【０１６９】クロックサイクル♯２においては、選択信
号ＳＥＬ０が所定期間活性状態となり、リードレジスタ
５２ａの格納データがセレクタ５４により選択されて出
力回路５６へ与えられる。このクロックサイクル♯２に
おいては、出力イネーブル信号ＯＥＭはまだ非活性状態
のＬレベルであり、出力回路５６は、データの取込は行
なわない。

【０１７０】クロックサイクル♯２においては、またバ
ーストアドレスに従って新たな列の選択が行なわれてい
る。

【０１７１】クロックサイクル♯３において、再びリー
ドバッファ活性化信号ＰＡＥＡ０およびＰＡＥＡ１が活
性状態とされ、メモリアレイ１ａａおよび１ａｂの新た
に読出されたデータの増幅が行なわれ、次いでレジスタ
活性化信号ＲＲＡ０およびＲＲＡ１の活性化に従ってこ
の増幅されたデータがリードレジスタ５２ａおよび５２
ｂにそれぞれ格納される。これにより、リード用レジス
タ５２ａおよび５２ｂの格納データが、このクロックサ
イクル♯３においてデータＡ２およびＡ３にそれぞれ変
化する。

【０１７２】一方、クロックサイクル♯３において、選
択信号ＳＥＬ１が活性状態となり、セレクタ５４がリー
ドレジスタ５２ｂの格納データＡ１を選択して出力す
る。一方、クロックサイクル♯３において、出力イネー
ブル信号ＯＥＭがＨレベルとなり、出力回路５６は、こ
のクロックサイクル♯３においてセレクタ５４から与え
られているデータＡ０を取込みラッチし、次いで出力す
る。したがって、この出力回路５６からのデータＡ０
は、クロックサイクル♯４のクロック信号ＣＬＫの立上
がりエッジにおいて確定状態となる。

【０１７３】一方、クロックサイクル♯４および♯５そ
れぞれにおいて選択信号ＳＥＬ０およびＳＥＬ１が所定
期間活性状態となり、応じてセレクタ５６が順次リード
レジスタ５２ａおよび５２ｂに格納されたデータＡ２お
よびＡ３をそれぞれ選択して出力する。出力回路５６
は、出力イネーブル信号ＯＥＭの活性化時、この内部ク
ロック信号ＣＬＫの立上がりに同期して、セレクタ５６
から与えられたデータを取込みラッチし、次いで出力す
る。したがって、クロックサイクル♯５、♯６、および
♯７において、それぞれデータＡ１、Ａ２およびＡ３が
確定状態となる。

【０１７４】上述の一連の動作により、ＣＡＳレイテン
シが４に設定された場合に、いわゆる２ビットプリフェ
ッチ動作を行なって、データを順次読出すことができ
る。

【０１７５】なお、図２５に示す動作シーケンスにおい
て、レジスタ活性化信号ＲＲＡ０およびＲＲＡ１もリー
ドバッファ活性化信号ＰＡＥＡ０およびＰＡＥＡ１に従
って同時に活性状態とされている。しかしながら、この
リードレジスタ活性化信号ＲＲＡ０およびＲＲＡ１は、
図２４に示すように、各クロックサイクルごとに交互に
活性状態となるようにしてもよい。

【０１７６】クロックサイクル♯７において、出力イネ
ーブル信号ＯＥＭが、必要な４ビットのバースト長のデ
ータが読出されたため、非活性状態となる。次に各部の
構成について簡単に説明する。

【０１７７】図２６は、選択信号発生部の構成を概略的
に示す図である。図２６において、選択信号発生部３２
ｊは、読出動作指示信号φＲの活性化に従って内部コラ
ムアドレス信号ビットＹ０を取込み、次いで読出動作活
性化信号ＲＤＥの活性期間中活性状態とされ、内部クロ
ック信号ＣＬＫに従って順次転送動作を行なって基本選
択信号φＳＥＲ０およびφＳＥＲ１を出力する。この選
択信号発生部３２ｊの内部構成は、先の図１１に示す構
成と同じである。この選択信号発生部３２ｊにより、メ
モリアレイ１ａａおよび１ａｂのいずれを先に選択する
かをアドレス信号の最下位ビットＹ０に従って決定す
る。最下位アドレスビットＹ０が“０”のときには、基
本選択信号φＳＥＲ０が先に活性状態とされ、一方、ビ
ットＹ０が“１”のときには、信号φＳＥＲ１が先に活
性状態とされる。

【０１７８】図２７（Ａ）は、リードバッファ活性化信
号発生部３２ｋの構成の一例を概略的に示す図である。
図２７（Ａ）において、リードバッファ活性化信号発生
部３２ｋは、読出動作指示信号φＲの活性化に応答して
最下位アドレス信号ビットＹ０をラッチするラッチ３２
ｋａと、基本選択信号φＳＥＲ０とラッチ３０ｋａの出
力信号Ｙ０ａを受けるＡＮＤ回路３２ｋｂと、ラッチ３
２ｋａからの反転ビット／Ｙ０ａと基本選択信号φＳＥ
Ｒ１を受けるＡＮＤ回路３２ｋｃと、ＡＮＤ回路３２ｋ
ｂおよび３２ｋｃの出力信号を受けるＯＲ回路３２ｋｄ
と、基本選択信号φＳＥＲ０およびφＳＥＲ１とＯＲ回
路３２ｋｄの出力信号φＰＡＥの一方を選択するモード
設定回路３２ｋｅを含む。

【０１７９】モード設定回路３２ｋｅは、ＣＡＳレイテ
ンシ４指示信号ＭＣＬ４に従って、基本選択信号φＳＥ
Ｒ０およびＯＲ回路３２ｋｄの出力信号φＰＡＥの一方
を選択する選択回路３２ｋｅ０と、ＣＡＳレイテンシ４
指示信号ＭＣＬ４に従って、基本選択信号φＳＥＲ１と
信号φＰＡＥの一方を選択する選択回路３２ｋｅ１を含
む。選択回路３２ｋｅ０からリードバッファ活性化信号
φＰＡＥ０が出力され、選択回路３２ｋｅ１からリード
バッファ活性化信号ＰＡＥ１が出力される。選択回路３
２ｋｅ０および３２ｋｅ１は、信号ＭＣＬ４がＣＡＳレ
イテンシが４を示す場合には、ＯＲ回路３２ｋｄからの
信号φＰＡＥを選択し、そうでない場合には、基本選択
信号φＳＥＲ０およびφＳＥＲ１を選択する。次に、こ
の図２７（Ａ）に示すリードバッファ活性化信号発生部
の動作を図２７（Ｂ）に示すタイミングチャート図を参
照して説明する。

【０１８０】クロックサイクル♯０において、リードコ
マンドが与えられ、読出動作指示信号φＲが活性状態と
なり、ラッチ３２ｋａがビットＹ０をラッチする。この
クロックサイクル♯０におけるビットＹ０が“０”（Ｌ
レベル）の場合には、基本選択信号φＳＥＲ０がこのク
ロックサイクル♯０において活性状態となる。ラッチ３
２ｋａの出力信号Ｙ０ａがＬレベル、信号／Ｙ０ａがＨ
レベルであり、ＡＮＤ回路３２ｋｂの出力信号はＬレベ
ルであり、一方、ＡＮＤ回路３２ｋｃがイネーブル状態
となる。したがって、このクロックサイクル♯０におい
ては、ＯＲ回路３２ｋｄの出力信号φＰＡＥはＬレベル
を維持する。

【０１８１】クロックサイクル♯１において、基本選択
信号φＳＥＲ１が所定期間Ｈレベルの活性状態となる。
したがって、ＡＮＤ回路３２ｋｃの出力信号は同様にＨ
レベルに立上がり、したがって、信号φＰＡＥがこのク
ロックサイクル♯１において、所定期間Ｈレベルに立上
がる。

【０１８２】クロックサイクル♯２において、再び基本
選択信号φＳＥＲ０が所定期間Ｈレベルとなり、ＡＮＤ
回路３２ｋｄの出力信号はＬレベルであり、信号φＰＡ
Ｅは発生されない（活性化されない）。

【０１８３】クロックサイクル♯３において、再び基本
選択信号φＳＥＲ１が所定期間Ｈレベルの活性状態とな
ると、応じてＡＮＤ回路３２ｋｃおよびＯＲ回路３２ｋ
ｄを介して信号φＰＡＥがＨレベルの活性状態となる。

【０１８４】バースト長が４の場合には、クロックサイ
クル♯３に働いて４ビットデータの内部読出動作が完了
する。

【０１８５】一方、クロックサイクル♯６において、再
びリードコマンドが与えられ、読出動作指示信号φＲが
所定期間Ｈレベルの活性状態となる。このとき、最下位
コラムアドレス信号ビットＹ０がＨレベル（“１”）に
設定されると、基本選択信号φＳＥＲ１がクロックサイ
クル♯６において所定期間活性状態となる。この状態に
おいて、ラッチ３２ｋａの出力信号Ｙ０ａがＨレベルで
あり、一方、信号／Ｙ０ａはＬレベルとなる。したがっ
て、ＡＮＤ回路３２ｋｃは、出力信号がＬレベルに固定
され、一方、ＡＮＤ回路３２ｋｂがイネーブルされてバ
ッファとして動作する。

【０１８６】クロックサイクル♯７において、基本選択
信号φＳＥＲ０が内部クロック信号ＣＬＫの立上がりに
同期して所定期間Ｈレベルの活性状態となると、応じて
ＡＮＤ回路３２ｋｂおよびＯＲ回路３２ｋｄにより、信
号φＰＡＥがＨレベルの活性状態となる。

【０１８７】クロックサイクル♯８において、基本選択
信号φＳＥＲ１がＨレベルとなる。しかしながら、ＡＮ
Ｄ回路３２ｋｂにより、信号φＰＡＥはＬレベルを維持
する。

【０１８８】クロックサイクル♯９において、再び基本
選択信号φＳＥＲ０が活性化されると、応じてＡＮＤ回
路３２ｋｂおよびＯＲ回路３２ｋｄにより、信号φＰＡ
Ｅが所定期間Ｈレベルの活性状態となる。

【０１８９】モード設定回路３２ｋｅは、ＣＡＳレイテ
ンシ４指示信号ＭＣＬ４に従って、信号φＰＡＥまたは
信号φＳＥＲ０およびφＳＥＲ１を選択する。したがっ
て、このＣＡＳレイテンシが４に設定されている場合に
は、信号φＰＡＥに従って、リードバッファ活性化信号
ＰＡＥ０およびＰＡＥ１が出力され、そうでない場合に
は、リードバッファ活性化信号ＰＡＥ０およびＰＡＥ１
は、基本選択信号φＳＥＲ０およびφＳＥＲ１に従って
活性化される。

【０１９０】上述のようにして、ＣＡＳレイテンシ情報
に従って、データ読出モードの２ビットプリフェッチ方
式およびパイプライン方式のいずれかに任意に設定する
ことができる。

【０１９１】図２８は、リードレジスタ活性化信号発生
部の構成を概略的に示す図である。リードレジスタ活性
化信号ＲＲＡ０およびＲＲＡ１は同様の回路構成により
発生されるため、図２８においては、リードレジスタ活
性化信号ＲＲＡ０に対する構成を示す。図２８におい
て、リードレジスタ活性化信号発生部３２ｌは、リード
バッファ活性化信号ＰＡＥ０の活性化に応答して所定の
時間幅を有するワンショットのパルスを発生するワンシ
ョットパルス発生回路３２ｌａを含む。このワンショッ
トパルス発生回路３２ｌａから、リードレジスタ活性化
信号ＲＲＡ０が出力される。リードレジスタ活性化信号
ＲＲＡ１は、リードバッファ活性化信号ＰＡＥ１に対し
て設けられたワンショットパルス発生回路から出力され
る。

【０１９２】この図２８に示すように、リードバッファ
活性化信号に従ってリードレジスタ活性化信号を出力し
ており、データ転送モードに応じて、リードレジスタ活
性化信号を容易に生成することができる。

【０１９３】図２９は、選択信号発生部の構成を概略的
に示す図である。図２９において、選択信号発生部３２
ｍは、基本選択信号φＳＥＬ０を内部クロック信号ＣＬ
Ｋに従ってシフトするシフト回路３２ｍａと、基本選択
信号φＳＥＬ１を内部クロック信号ＣＬＫに従って順次
シフトするシフト回路３２ｍｂを含む。シフト回路３２
ｍａおよび３２ｍｂのシフト段数は、ＣＡＳレイテンシ
指示データＭＣＬに従って定められる。ＣＡＳレイテン
シが４に設定された場合には、このシフト回路３２ｍａ
および３２ｍｂは基本選択信号φＳＥＲ０およびφＳＥ
Ｒ１を２クロックサイクル期間遅延させる。一方、ＣＡ
Ｓレイテンシが３に設定された場合には、シフト回路３
２ｍａおよび３２ｍｂは、基本選択信号φＳＥＲ０およ
びφＳＥＲ１を１クロックサイクル期間遅延する。この
シフト回路３２ｍａおよび３２ｍｂは、多段のシフト回
路で構成され、そのシフト段数が、ＣＡＳレイテンシデ
ータＭＣＬに従って決定される。これにより、ＣＡＳレ
イテンシデータに従ってＣＡＳレイテンシ−１クロック
サイクル目にセレクタから必要とされるデータを出力す
ることができる。

【０１９４】図３０は、出力イネーブル信号ＯＥＭおよ
び読出動作活性化信号ＲＤＥを発生する部分の構成を概
略的に示す図である。図３０において、制御信号発生部
は、読出動作指示信号φＲの活性化に応答して利用さ
れ、内部クロック信号ＣＬＫをバースト長で示す数カウ
ントするバースト長カウンタ３２ｎａと、読出動作指示
信号φＲの活性化に応答してセットされ、バースト長カ
ウンタ３２ｎａのカウントアップ信号に応答してリセッ
トされるセット／リセットフリップフロップ３２ｎｂ
と、セット／リセットフリップフロップ３２ｎｂの出力
信号を、内部クロック信号ＣＬＫに従って（レイテンシ
−１）サイクル、シフト動作により遅延させて出力する
レイテンシ−１カウンタ３２ｎｃを含む。

【０１９５】セット／リセットフリップフロップ３２ｎ
ｂの出力Ｑから読出動作活性化信号ＲＤＥが出力され、
レイテンシ−１カウンタ３２ｎｃから出力イネーブル信
号ＯＥＭが出力される。したがって、出力イネーブル信
号ＯＥＭは、読出動作活性化信号ＲＤＥをレイテンシ−
１クロックサイクル遅延させた信号となり、レイテンシ
が示すクロックサイクルの前のサイクルからバースト長
期間活性状態となる。

【０１９６】以上のように、この発明の実施の形態２に
従えば、データ読出部においても、ＣＡＳレイテンシ情
報に従って、パイプライン方式および２ビットプリフェ
ッチ方式の一方を自動的に選択するように構成している
ため、ユーザは内部のデータ読出方式を何ら意識するこ
となく動作環境に応じた最適モードでＳＤＲＡＭを動作
させることができ、ユーザフレンドリーなＳＤＲＡＭを
実現することができる。

【０１９７】［実施の形態３］図３１は、この発明の実
施の形態３に従うＳＤＲＡＭの第１のデータ書込モード
を示すタイミングチャート図である。図３１に示すよう
に、この第１の書込モードにおいては、外部クロック信
号ｅｘｔＣＬＫの立上がりエッジに同期して書込データ
Ｄ０、Ｄ１、Ｄ２、およびＤ３が順次取込まれて格納さ
れる。すなわち、外部クロック信号ｅｘｔＣＬＫの立上
がりエッジのみを利用して、データの転送が行なわれ
る。このデータ転送は、「シングルデータレート」と呼
ばれる。

【０１９８】図３２（Ａ）は、この発明の実施の形態３
に従うＳＤＲＡＭの第２のデータ書込モードを示す図で
ある。図３２（Ａ）に示すように、外部クロック信号ｅ
ｘｔＣＬＫはデューティ比が５０％であり、この外部ク
ロック信号ｅｘｔＣＬＫの立上がりエッジおよび立下が
りエッジを利用してデータの書込が行なわれる。したが
って、書込データＤ０〜Ｄ７，…は、外部クロック信号
ｅｘｔＣＬＫの２倍の速度で書込まれる。すなわち、デ
ータ転送が、外部クロック信号ｅｘｔＣＬＫの２倍の速
度で行なわれ、このデータ転送を「ダブルデータレー
ト」と呼ぶ。

【０１９９】図３２（Ｂ）は、ダブルデータレートデー
タ転送の他の例を示す図である。図３２（Ｂ）において
は、外部クロック信号ｅｘｔＣＬＫはデューティ比が５
０％よりも小さい。データ転送は、外部クロック信号ｅ
ｘｔＣＬＫの立上がりエッジおよび連続する２つの立上
がりエッジの中心点を用いて行なう。したがって、この
図３２（Ｂ）に示すデータ転送においても、外部クロッ
ク信号ｅｘｔＣＬＫの２倍の速度でデータ転送を行なう
ことができる。このシングルデータレートおよびダブル
データレートは、データ書込においても、またデータ読
出においても行なわれる。

【０２００】図３３は、この発明の実施の形態３に従う
ＳＤＲＡＭの周辺部の構成を概略的に示す図である。こ
の発明の実施の形態３に従うＳＤＲＡＭのメモリアレイ
部の構成は、図１に示す構成と同じである。

【０２０１】図３３において、ＳＤＲＡＭは、さらに、
モードレジスタ６０から与えられるデータレート指示信
号ＤＲＴに従って選択的に活性化され、クロック入力バ
ッファ３４から与えられる内部クロック信号ＣＬＫを周
波数２逓倍する２逓倍回路６２を含む。他の構成は図２
に示す構成と同じであり、対応する部分には同一の参照
番号を付す。

【０２０２】この２逓倍回路６２からの内部クロック信
号ＣＬＫ２は、クロックカウンタ１７およびＹアドレス
オペレーション回路１６へ与えられる。２逓倍回路６２
は、データレート指示信号ＤＲＴがシングルデータレー
トを示すときには、クロック入力バッファ３４からのク
ロック信号をバッファ処理して出力する。一方、このデ
ータレート指示信号ＤＲＴがダブルデータレートを示す
ときには、活性化されてクロック入力バッファ３４から
与える内部クロック信号の周波数２逓倍して内部クロッ
ク信号ＣＬＫ２を生成する。Ｙアドレスオペレーション
回路１６が２逓倍内部クロック信号ＣＬＫ２に従って動
作する場合、内蔵のバーストアドレスカウンタのカウン
トサイクルが、先の実施の形態１および２の構成に比べ
て２倍となり、列選択期間が短くなる。

【０２０３】また同様、クロックカウンタ１７も、この
２逓倍内部クロック信号ＣＬＫ２に従って動作する場
合、バースト長期間およびＣＡＳレイテンシ期間が実施
の形態１および２の場合と比べて半分になる。

【０２０４】制御信号発生回路３２は、この２逓倍回路
６２からの２逓倍内部クロック信号ＣＬＫ２に従って動
作する。したがって、実施の形態１および２において、
内部クロック信号ＣＬＫをすべて２逓倍内部クロック信
号ＣＬＫ２に置換えれば、外部クロック信号の２倍の速
度で列選択およびデータ転送を行なうＳＤＲＡＭが実現
される。

【０２０５】この制御信号発生回路３２は、モードレジ
スタ６０に格納されたデータレート指示信号ＤＲＰに従
ってデータ転送モードを切換える。このデータ転送指示
信号ＤＲＴは、先の実施の形態１および２におけるＣＡ
Ｓレイテンシ４指示信号ＭＣＬ４に代えて用いられる。
モードレジスタ６０は、バースト長データおよびＣＡＳ
レイテンシデータを格納するのと同じレジスタ回路であ
り、モードレジスタセット指示信号φＭに従って活性状
態とされ、外部アドレス信号の所定のビットを取込み、
データレート指示信号として格納する。

【０２０６】図３４は、図３３に示す制御信号発生回路
３２およびクロックカウンタ１７の回路構成を概略的に
示す図である。この制御信号発生回路は、ライト動作指
示信号φＷの活性化に従って活性化され、内部クロック
信号ＣＬＫ２に従ってデータ書込に必要な内部制御信号
を発生する書込制御回路６４と、読込動作指示信号φＲ
の活性化に応答して活性化され、内部クロック信号ＣＬ
Ｋ２に同期して、データ読出に必要な動作を行なう読出
制御回路６６と、データレート指示信号ＤＲＴに従っ
て、書込制御回路６４および読出制御回路６６のデータ
転送方式を切換えるモード切換回路６８を含む。書込制
御回路６４は、先の実施の形態１に示す制御信号発生部
の構成に対応し、読出制御回路６６は先の実施の形態２
における内部制御信号発生部の構成に対応する。モード
切換回路６８は、図１６および図２７（Ａ）に示すモー
ド設定回路に対応する。

【０２０７】図３５に示すように、データレート指示信
号ＤＲＴがダブルデータレートに設定された場合、２逓
倍回路６２が活性状態となり、内部クロック信号ＣＬＫ
の周波数を２逓倍して２逓倍内部クロック信号ＣＬＫ２
を生成する。その場合、したがって、外部クロック信号
ｅｘｔＣＬＫおよび内部クロック信号ＣＬＫの周期が２
Ｔであるのに対して、２逓倍内部クロック信号ＣＬＫ２
の周期がＴとなる。したがって、書込制御回路６４およ
び読出制御回路６６がともにこの２逓倍内部クロック信
号ＣＬＫ２に従って動作しているため、内部でのデータ
転送は２逓倍クロック信号ＣＬＫ２の立上がりに同期し
て行なわれており、外部クロック信号ｅｘｔＣＬＫの立
上がりエッジおよび連続する外部クロック信号の立上が
りエッジの中間点において、データの入出力を行なうこ
とができる。

【０２０８】一方、図３６に示すように、データレート
指示信号ＤＲＴがシングルデータレートを示す場合に
は、２逓倍回路６２は非活性状態とされ、内部クロック
信号ＣＬＫ２を通過させる。したがって、内部クロック
信号ＣＬＫおよびＣＬＫ２は同一の周波数の信号であ
り、読出制御回路６６および書込制御回路６４は、とも
に、内部クロック信号ＣＬＫと同じ内部クロック信号Ｃ
ＬＫ２の立上がりエッジに同期してデータ転送を行な
う。したがって、このシングルデータレートにおいて
は、内部クロック信号ＣＬＫ２の立上がりエッジに同期
してデータの入出力が行なわれるため、外部クロック信
号ｅｘｔＣＬＫの立上がりエッジでのみデータの入出力
が行なわれる。

【０２０９】なお、このデータ転送モードを切換える構
成は、先の実施の形態１および実施の形態２において、
それぞれ信号ＭＣＬＫ４に代えて、信号ＤＲＴを用い、
また内部クロック信号ＣＬＫに代えて内部クロック信号
ＣＬＫ２を用いることにより実現される。

【０２１０】以上のように、この発明の実施の形態３に
従えば、データ入出力速度を示すデータレートに従っ
て、内部データ転送方式を設定するように構成している
ため、ユーザは、用いられるデータ転送レートを意識す
ることなく最適な動作モードでＳＤＲＡＭを動作させる
ことが可能となる。

【０２１１】［他の適用例］上述の発明において、２ビ
ットプリフェッチ動作が説明されている。しかしなが
ら、プリフェッチされるデータは、２ビットでなく、た
とえば４ビットと他の数が用いられてもよい。また、２
ビットプリフェッチ方式において、別々のメモリアレイ
から１ビットずつデータが転送されている。しかしなが
ら、１つのメモリアレイにおいて、偶数列および奇数列
を設け、この１つのアレイ内において偶数列および奇数
列からのデータのプリフェッチが行なわれる構成が用い
られてもよい。

【０２１２】また、ＣＡＳレイテンシの４を基準とせ
ず、別のＣＡＳレイテンシによりデータ転送モードが切
換えられてもよい。

【０２１３】さらに、上述の説明においては、ＳＤＲＡ
Ｍが一例として示されている。しかしながら、外部クロ
ック信号に同期して動作する半導体記憶装置であれば、
本発明は適用可能である。

【０２１４】

【発明の効果】以上のように、この発明に従えば、モー
ドレジスタに設定された動作モード指示信号に従って内
部データ転送モードを切換えるように構成したため、ユ
ーザは内部データ転送モードを意識することなく最適な
動作モードで半導体記憶装置を動作させることができ
る。また、１種類の半導体記憶装置を用いて複数の動作
モードを容易に実現することができる。

【０２１５】すなわち、請求項１に係る発明に従えば、
データ書込時メモリアレイの選択メモリへ内部クロック
信号に同期してデータを書込むためのデータ書込手段の
動作モードを、モードレジスタに格納された動作モード
指定信号に従って各サイクルごとに異なるメモリセルへ
異なるデータを書込むパイプラインモードおよび内部ク
ロック信号の複数サイクルを単位として複数のメモリセ
ルへ異なるデータを書込むプリフェッチモードの一方に
設定するように構成しているため、１つの半導体記憶装
置を用いて内部動作モードを動作環境に合わせた最適モ
ードに容易に設定することが可能となる。

【０２１６】請求項２に係る発明に従えば、モードレジ
スタに設定されるデータはＣＡＳレイテンシデータであ
り、このＣＡＳレイテンシデータは用いられるクロック
サイクルの長さに対応しており、容易に動作環境に合わ
せて内部モードを最適なデータ転送モードに設定するこ
とができる。

【０２１７】請求項３に係る発明に従えば、モードレジ
スタに格納されるデータが、外部クロック信号と同一周
期または２倍の周期でデータ入出力を行なうデータレー
ト指示信号であり、そのデータレート指示信号に従って
内部データ転送モードを切換えることにより、容易に１
つの半導体記憶装置を用いてシングルデータレートおよ
びダブルデータレートいずれにも適用することが可能と
なる。

【０２１８】請求項４に係る発明に従えば、内部クロッ
ク信号の複数サイクルごとにメモリアレイから複数のメ
モリセルを同時に選択して書込手段に結合するように構
成しているため、列選択系の動作は、内部データ転送モ
ードにかかわらず同じであり、内部構成を複雑に変更す
ることなく容易に複数の動作モードに対応することがで
きる。

【０２１９】請求項５に係る発明に従えば、書込バッフ
ァが、書込モード時には順次巡回的に活性化され、プリ
フェッチモード時には内部クロック信号のクロックサイ
クルを単位として１サイクル内で同時に活性状態とされ
る状態を有するように活性化されかつ同時に非活性化さ
れているため、単にこの書込バッファ手段における活性
化タイミングを切換えるだけで、内部データ転送モード
を容易に切換えることが可能となる。

【０２２０】請求項６に係る発明に従えば、書込バッフ
ァに対応して内部クロック信号の各サイクルごとに順次
活性化されてデータを保持する複数の書込手段を設けて
おり、確実にパイプラインモードおよびプリフェッチモ
ードいずれにおいても書込データを書込バッファへ伝達
して、選択メモリセルへ書込むことが可能となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体記憶装
置のメモリアレイ部の構成を概略的に示す図である。

【図２】 この発明の実施の形態１に従う半導体記憶装
置の周辺回路部の構成を概略的に示す図である。

【図３】 図２に示すモードレジスタへのデータ設定時
の制御信号のタイミング関係を示す図である。

【図４】 図２に示すモードレジスタの構成を概略的に
示す図である。

【図５】 クロック信号とＣＡＳレイテンシとの関係を
示す図である。

【図６】 この発明の実施の形態１における半導体記憶
装置のＣＡＳレイテンシが４の場合のデータ書込動作を
示すタイミングチャート図である。

【図７】 この発明の実施の形態１に従う同期型半導体
記憶装置のＣＡＳレイテンシが３に設定された場合のデ
ータ書込動作を示すタイミングチャート図である。

【図８】 図２に示すクロックカウンタの構成を概略的
に示す図である。

【図９】 図２に示す制御信号発生回路に含まれる入力
バッファ活性化信号発生部の構成を概略的に示す図であ
る。

【図１０】 図９に示す入力バッファ活性化信号発生部
の動作を示すタイミングチャート図である。

【図１１】 図１に示すセレクタに与えられる選択信号
発生部の構成を示す図である。

【図１２】 図１１に示す選択信号発生部の動作を示す
タイミングチャート図である。

【図１３】 図１１に示す書込動作活性化信号発生部の
構成を概略的に示す図である。

【図１４】 図１３に示す書込動作活性化信号発生部の
動作を示すタイミングチャート図である。

【図１５】 図１に示すライト用レジスタ活性化信号発
生部の構成を概略的に示す図である。

【図１６】 図２に示す制御信号発生回路に含まれるラ
イトバッファリセット信号発生部の構成を示す図であ
る。

【図１７】 図１６に示す回路の動作を示すタイミング
チャート図である。

【図１８】 図１に示すライトバッファ活性化信号発生
部の構成を示す図である。

【図１９】 図１８に示すライトバッファ活性化信号発
生部の動作を示すタイミングチャート図である。

【図２０】 図２に示すＹアドレスオペレーション回路
および周辺制御部の構成を概略的に示す図である。

【図２１】 図２０に示す回路の動作を示すタイミング
チャート図である。

【図２２】 図１に示すデータ書込経路の各部の構成の
一例を示す図である。

【図２３】 この発明の実施の形態２に従う半導体記憶
装置のデータ読出部の構成を概略的に示す図である。

【図２４】 この発明の実施の形態２に従う半導体記憶
装置のＣＡＳレイテンシが３の場合のデータ読出動作を
示すタイミングチャート図である。

【図２５】 図２３に示す半導体記憶装置のＣＡＳレイ
テンシが４のときのデータ読出動作を示すタイミングチ
ャート図である。

【図２６】 この発明の実施の形態２における半導体記
憶装置の選択信号発生部の構成を概略的に示す図であ
る。

【図２７】 （Ａ）は、この発明の実施の形態２におけ
る半導体記憶装置のリードバッファ活性化信号発生部の
構成を概略的に示し、（Ｂ）は、（Ａ）に示す回路の動
作を示すタイミングチャート図である。

【図２８】 図２３に示すリード用レジスタ活性化信号
発生部の構成を概略的に示す図である。

【図２９】 図２３に示すセレクタへ与えられる選択信
号発生部の構成を概略的に示す図である。

【図３０】 図２３に示す出力イネーブル信号発生部の
構成を概略的に示す図である。

【図３１】 シングルデータレートでのデータ書込動作
を示すタイミングチャート図である。

【図３２】 （Ａ）および（Ｂ）は、それぞれダブルデ
ータレートでのデータ書込タイミングを示す図である。

【図３３】 この発明の実施の形態３に従う半導体記憶
装置の周辺回路部の構成を概略的に示す図である。

【図３４】 図３３に示す制御信号発生回路の内部構成
を概念的に示す図である。

【図３５】 図３３に示す２逓倍回路のダブルデータレ
ート設定時の動作を示す信号波形図である。

【図３６】 図３３に示す２逓倍回路のシングルデータ
レート設定時における動作を示すタイミングチャート図
である。

【図３７】 従来の同期型半導体記憶装置におけるデー
タ読出動作を示すタイミングチャート図である。

【図３８】 従来の同期型半導体記憶装置におけるデー
タ書込動作を示すタイミングチャート図である。

【図３９】 従来の２ビットプリフェッチ方式同期型半
導体記憶装置のアレイ部の構成を概略的に示す図であ
る。

【図４０】 従来の２ビットプリフェッチ方式同期型半
導体記憶装置の周辺回路部の構成を概略的に示す図であ
る。

【図４１】 図３９および図４０に示す半導体記憶装置
のデータ書込動作を示すタイミングチャート図である。

【図４２】 従来のパイプライン方式同期型半導体記憶
装置のアレイ部の構成を概略的に示す図である。

【図４３】 従来のパイプライン方式同期型半導体記憶
装置の周辺回路部の構成を概略的に示す図である。

【図４４】 図４２および図４３に示す同期型半導体記
憶装置の動作を示すタイミングチャート図である。

【符号の説明】

１ａａ，１ａｂ，１ｂａ，１ｂｂ メモリアレイ、２ａ
ａ，２ａｂ，２ｂａ，２ｂｂ Ｘデコーダ群、３ａａ，
３ａｂ，３ｂａ，３ｂｂ センスアンプ群、４ａａ，４
ａｂ，４ｂａ，４ｂｂ Ｙデコーダ群、５ａａ，５ａ
ｂ，５ｂａ，５ｂｂ 内部データバス、６ データ入出
力端子、７ａ，７ｂ 入力バッファ、８ａ，８ｂ セレ
クタ、９ａａ，９ａｂ，９ｂａ，９ｂｂ ライト用レジ
スタ、１０ａａ，１０ａｂ，１０ｂａ，１０ｂｂ ライ
トバッファ、１１ａ，１１ｂ イコライズ回路、１５
Ｙアドレスバッファ、１６ Ｙアドレスオペレーション
回路、１７ クロックカウンタ、３０ モードレジス
タ、３２ 制御信号発生回路、３４ クロック入力バッ
ファ、３２ａ セット／リセットフリップフロップ、３
２ｂ，３２ｃ ＡＮＤ回路、３２ｄ 選択信号発生部、
３２ｅ 書込動作活性化信号発生部、３２ｆ ワンショ
ットパルス発生回路、３２ｇ ライトバッファリセット
信号発生部、３２ｈ ライトバッファ活性化信号発生
部、１６ａ アドレス制御回路、１６ｂａ バーストア
ドレスカウンタ、３２ｉ コラムアドレス変化検出回
路、５０ａ，５０ｂ リードバッファ、５２ａ，５２ｂ
リード用レジスタ、５４ セレクタ、５６ 出力回
路、３２ｊ 制御信号発生部、３２ｋ リードバッファ
活性化信号発生部、３２ｋｅ モード設定回路、３２ｇ
ｒ モード設定回路、３２ｌ レジスタ活性化信号発生
部、３２ｍ 選択信号発生部、３２ｎｃ レイテンシ−
１カウンタ、３２ｎａ バースト長カウンタ、６０ モ
ードレジスタ、６２ ２逓倍回路、６４ 書込制御回
路、６６ 読出制御回路、６８モード切換回路。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 外部から与えられる所定の幅を有する外
   部クロック信号に同期して動作する同期型半導体記憶装
   置であって、 複数のメモリセルを有するメモリアレイ、 前記外部クロック信号を受け、前記外部クロック信号に
   同期しかつデータ書込サイクルを規定する内部クロック
   信号を発生する内部クロック発生手段、およびデータ書
   込時、前記メモリアレイの選択メモリセルへ前記内部ク
   ロック信号に同期してデータを書込むためのデータ書込
   手段を備え、前記データ書込手段は、前記内部クロック
   信号の各サイクルごとに異なるメモリセルへ異なるデー
   タを書込むパイプラインモードと前記内部クロック信号
   の複数サイクルを単位として複数のメモリセルへそれぞ
   れ異なるデータを書込むプリフェッチモードで動作可能
   であり、 前記データ書込手段の動作モードを設定するデータを格
   納するためのモードレジスタ、および前記モードレジス
   タの格納データに従って、前記データ書込手段の動作モ
   ードを前記パイプラインモードおよび前記プリフェッチ
   モードの一方に設定するモード設定手段を備える、同期
   型半導体記憶装置。
2. 【請求項２】 前記モードレジスタは、データ読出指
   示が与えられてから有効データが出力されるまでに要す
   る前記外部クロック信号のサイクル数を示すデータを格
   納する、請求項１記載の同期型半導体記憶装置。
3. 【請求項３】 前記モードレジスタは、前記外部クロッ
   ク信号の一方方向の変化に同期してデータの入出力を行
   なうシングルレートモードと前記外部クロック信号の１
   サイクルでデータの入出力を２回行なうダブルレートモ
   ードの一方を示す動作モード設定データを格納し、 前記内部クロック発生手段は前記動作モード設定データ
   に従って活性化され前記外部クロック信号の周波数を２
   逓倍する手段を含む、請求項１記載の同期型半導体記憶
   装置。
4. 【請求項４】 前記内部クロック発生手段からの内部ク
   ロック信号の前記複数サイクルごとに、メモリセルアレ
   イから複数のメモリセルを同時に選択して前記書込手段
   にこれらの複数の選択メモリセルを同時に結合する手段
   をさらに備える、請求項１から３のいずれかに記載の同
   期型半導体記憶装置。
5. 【請求項５】 前記データ書込手段は、前記パイプライ
   ンモード時巡回的に順次活性化され、かつ前記プリフェ
   ッチモード時前記内部クロック信号の前記複数サイクル
   を単位として順次活性化されかつ前記複数サイクル内の
   １サイクル内ですべてが同時に活性状態とされかつ前記
   複数サイクルにおいて同時に非活性状態へ駆動される複
   数のデータ書込バッファを含み、前記データ書込バッフ
   ァは、活性化時書込データを選択メモリセルへ伝達す
   る、請求項４記載の同期型半導体記憶装置。
6. 【請求項６】 前記データ書込バッファ各々に対応して
   設けられ、外部からの書込データを受け前記内部クロッ
   ク信号の各サイクルごとに順次活性化されて与えられた
   書込データを保持する複数の書込レジスタ手段をさらに
   含む、請求項５記載の同期型半導体記憶装置。