JP2002025261A - データ入出力方法及びデータ入出力回路、並びにこれを備える半導体メモリ装置を採用するシステム - Google Patents

データ入出力方法及びデータ入出力回路、並びにこれを備える半導体メモリ装置を採用するシステム

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Abstract

(57)【要約】 【課題】 システムクロックとデータストローブ信号と
のスキューに関係なくシステムクロックの周波数を高
め、データ伝送速度を向上させるデータ入出力方法及び
データ入出力回路、及びこれを具備する半導体メモリ装
置を採用するシステムを提供する。 【解決手段】 データ入力回路は、メモリコントローラ
から生じて書込みデータの伝送を知らせる指示信号ＤＱ
ＳＷを受信し、さらにメモリコントローラから生じるデ
ータストローブ信号を前記指示信号に応答して受信す
る。また、データ入力回路は前記データストローブ信号
のトッグリングに応答して前記書込みデータを入力して
ラッチする。データ出力回路は、データストローブ信号
と読出しデータの出力を知らせる指示信号ＤＱＳＷを発
生させて出力する。またデータ出力回路は前記データス
トローブ信号に同期して前記読出しデータを出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置及
びこれを採用するシステムに係り、特にデータ入出力方
法及びデータ入出力回路、並びにこれを具備するDDR(Du
al Data Rate)SDRAMを採用するシステムに関する。
【０００２】
【従来の技術】システム性能の向上のために半導体メモ
リ装置、特にDRAMは持続して高集積化及び高速化しつつ
ある。すなわち、より多くのデータを迅速に処理するDR
AMが要求されている。この高速動作のためにシステムク
ロックに同期して動作するSDRAMが開発され、このSDRAM
の登場でデータ伝送速度が画期的に速まった。
【０００３】しかし、SDRAMではシステムクロックの１
サイクル内でデータの入出力が行われなければならない
ので、SDRAMとDRAMコントローラとの帯域幅(Band widt
h)、すなわち単位時間当りメモリ装置から入出力される
データ量を増加させるのに限界がある。そこで、最近、
データ伝送速度をさらに速めるために、クロックの立上
りエッジ及び立下りエッジの両方に同期してデータが入
出力されるDDR SDRAMが開発された。このDDR SDRAMでは
データストローブ信号が用いられる。これは多数のメモ
リモジュールが採用されるシステムにおいて書込み及び
読出し動作時、DDR SDRAM間に生じるタイミングスキュ
ー(Skew)によったタイミングマージンの損失、PVT変動
(Process、Voltage、Temperature variation)によるア
クセス時間の差、メモリコントローラからそれぞれのメ
モリモジュールまで、またはそれぞれのメモリモジュー
ルからメモリコントローラまでの伝達遅延(Propagation
delay)の差などを最小化するためである。
【０００４】図１は従来のDDR SDRAMを採用するシステ
ムの概略的なブロック図である。図２は従来のDDR SDRA
Mのデータ入力方法を示す入力タイミング図であり、図
３は従来のDDR SDRAMのデータ出力方法を示す出力タイ
ミング図である。
【０００５】図１及び図２を参照すれば、従来のDDR SD
RAMを採用するシステムでは、モジュール１３上のDDR S
DRAM１５にデータを書込む時にはメモリコントローラ１
１がアドレスADDと命令信号COM、すなわち書込み命令信
号WTを生じ、またデータストローブ信号DQSとデータDQ
とを生じる。次いで、DDR SDRAM１５はまずシステムク
ロックCKに同期してアドレスADDと命令信号COM、すなわ
ち書込み命令信号WTを受信する。次いで、DDR SDRAM１
５はデータストローブ信号DQSとデータDQ（すなわちD
０、D１）を受信し、この時のデータストローブ信号DQS
のトッグリングに応答してデータDQ(すなわちD０、D１)
を入力して内部のメモリセルアレイに貯蔵する。
【０００６】また、図１及び図３を参照すれば、モジュ
ール１３上のDDR SDRAM１５からデータを読出す時に
は、メモリコントローラ１１がアドレスADDと命令信号C
OM、すなわち読出し命令信号RDを生じる。次いで、DDR
SDRAM１５はシステムクロックCKに同期してメモリコン
トローラ１１からアドレスADDと命令信号COM、すなわち
読出し命令信号RDを受信し、これによりデータストロー
ブ信号DQSとデータDQ(すなわちD０、D１)を発生する。
次いで、メモリコントローラ１１はDDR SDRAM１５から
データストローブ信号DQSとデータDQ(すなわちD０、D
１)を受信してデータストローブ信号DQSのトッグリング
に応答してデータDQを入力してラッチする。
【０００７】ところが、従来のDDR SDRAMでは、データ
書込み動作時に所望の時点に入力されるデータを所望の
アドレスのメモリセルに貯蔵するためにシステムクロッ
クCKとデータストローブ信号DQSとの間に守らなければ
ならないJEDEC標準仕様が存在する。すなわち、図２の
入力タイミング図に示されたようにシステムクロックCK
とデータストローブ信号DQSとのスキューは最大(１/４)
tCKまで許容される。ここで、tCKはシステムクロックCK
の周期を示す。
【０００８】換言すれば、書込み命令WTからデータスト
ローブ信号DQSがトッグリングされる時までの最小時間
(tDQSS(min))と書込み命令WTからデータストローブ信号
DQSがトッグリングされる時までの最大時間(tDQSS(ma
x))との許容間隔(Interval)(DQSWIN)が(１/２)tCKであ
る。
【０００９】ここで、tDQSS(min)は書込み命令WTが入力
されるシステムクロックCKのエッジを基準としてデータ
ストローブ信号DQSがメモリコントローラ１１からDDR S
DRAM１５に最も早く到着した場合を示す。tDQSS(max)は
書込み命令WTが入力されるシステムクロックCKのエッジ
を基準としてデータストローブ信号DQSがメモリコント
ローラ１１からDDR SDRAM１５に最も遅く到着した場合
を示す。一方、tIS及びtIHは命令信号COMのセットアッ
プ時間及びホールド時間を示す。tDS及びtDHはデータDQ
のセットアップ時間及びホールド時間を示す。
【００１０】
【発明が解決しようとする課題】しかし、従来のDDR SD
RAM及びこれを採用するシステムでは、システムクロッ
クCKの周波数が高い場合、例えば４００MHz(tCK=２.５n
s)以上に増加する場合、システムクロックCKとデータス
トローブ信号DQSとのスキューが(１/４)tCK、すなわち
０.６２５ns以下になるようにデータストローブ信号DQS
を管理することは非常にむずかしい。これにより、デー
タ伝送速度が速まるほどシステムクロックCKの所望のサ
イクルに有効なデータをDDR SDRAMに入力しにくくな
る。
【００１１】換言すれば、従来のDDR SDRAM及びこれを
採用するシステムでは、JEDEC標準によりシステムクロ
ックCKとデータストローブ信号DQSとのスキューが(１/
４)tCKと規定されており、また標準を変更してもスキュ
ーが(１/２)tCKを越えられない限界があるので、システ
ムクロックCKの周波数を高めてデータ伝送速度を向上さ
せるのに限界がある。
【００１２】本発明は上記の点に鑑みなされたもので、
その第１の目的は、システムクロックとデータストロー
ブ信号とのスキューに関係なくシステムクロックの周波
数を高め、データ伝送速度を向上させるDDR SDRAMのデ
ータ入力方法を提供することにある。
【００１３】さらに本発明は、システムクロックの周波
数を高め、データの伝送速度を向上させるDDR SDRAMの
データ出力方法を提供することを第２の目的とする。
【００１４】さらに本発明は、システムクロックとデー
タストローブ信号とのスキューに関係なくシステムクロ
ックの周波数を高め、データの伝送速度を向上させるDD
R SDRAMのデータ入力回路を提供することを第３の目的
とする。
【００１５】さらに本発明は、システムクロックの周波
数を高め、データの伝送速度を向上させるDDR SDRAMの
データ出力回路を提供することを第4の目的とする。
【００１６】さらに本発明は、システムクロックとデー
タストローブ信号とのスキューに関係なくシステムクロ
ックの周波数を高め、データの伝送速度を向上させるシ
ステムを提供することを第５の目的とする。
【００１７】
【課題を解決するための手段】本発明に係るDDR SDRAM
のデータ入力方法は、データの伝送を知らせる指示信号
を受信する段階と、前記指示信号に応答してデータスト
ローブ信号を受信する段階と、前記データストローブ信
号のトッグリングに応答し、前記データを入力してラッ
チする段階とを具備することを特徴とする。
【００１８】望ましい形態によれば、前記データの伝送
を知らせる指示信号は前記データの有効区間を含む所定
区間の間に活性化される。また、バスの効率を向上させ
るためには、前記データの伝送を知らせる指示信号は遅
くとも前記データの最初の有効データと同時に活性化さ
れ、遅くとも前記データの最後の有効データと同時に非
活性化されることが望ましい。前記データの伝送を知ら
せる指示信号と前記データストローブ信号は前記DDR SD
RAMを制御するメモリコントローラから生じる。
【００１９】本発明に係るDDR SDRAMのデータ出力方法
は、データの出力を知らせる指示信号を発生させて出力
する段階、データストローブ信号を発生させて出力する
段階、及び前記データストローブ信号に同期させて前記
データを出力する段階を具備することを特徴とする。
【００２０】望ましい形態によれば、前記データの出力
を知らせる指示信号は前記データの有効区間を含む所定
区間の間に活性化される。また、バスの効率を向上させ
るためには、前記データの出力を知らせる指示信号は遅
くとも前記データの最初の有効データと同時に活性化さ
れ、遅くとも前記データの最後の有効データと同時に非
活性化されることが望ましい。前記データの出力を知ら
せる指示信号、前記データストローブ信号、及び前記デ
ータは前記DDR SDRAMを制御するメモリコントローラに
伝送される。
【００２１】本発明に係るDDR SDRAMのデータ入力回路
は、データの伝送を知らせる指示信号を受信する指示信
号入力バッファ回路、前記指示信号入力バッファ回路の
出力信号に応答してデータストローブ信号を受信するデ
ータストローブ信号入力バッファ回路、及び前記データ
ストローブ信号入力バッファ回路の出力信号のトッグリ
ングに応答して前記データを入力してラッチするデータ
入力ラッチ回路を具備することを特徴とする。
【００２２】望ましい形態によれば、前記データの伝送
を知らせる指示信号は前記データの有効区間を含む所定
区間の間に活性化される。また、バスの効率を向上させ
るためには、前記データの伝送を知らせる指示信号は遅
くとも前記データの最初の有効データと同時に活性化さ
れ、遅くとも前記データの最後の有効データと同時に非
活性化されることが望ましい。前記データの伝送を知ら
せる指示信号と前記データストローブ信号は前記DDR SD
RAMを制御するメモリコントローラから生じる。
【００２３】本発明に係るDDR SDRAMのデータ出力回路
は、データの出力を知らせる指示信号を発生させて出力
する指示信号発生及び出力回路、データストローブ信号
を発生させて出力するデータストローブ信号発生及び出
力回路、及び前記データストローブ信号に同期させて前
記データを出力するデータラッチ及び出力回路を具備す
ることを特徴とする。
【００２４】望ましい形態によれば、前記データの出力
を知らせる指示信号は前記データの有効区間を含む所定
区間の間に活性化される。また、バスの効率を向上させ
るためには、前記データの出力を知らせる指示信号は遅
くとも前記データの最初の有効データと同時に活性化さ
れ、遅くとも前記データの最後の有効データと同時に非
活性化されることが望ましい。前記データの出力を知ら
せる指示信号、前記データストローブ信号、及び前記デ
ータは前記DDR SDRAMを制御するメモリコントローラに
伝送される。
【００２５】本発明に係るシステムは、システムクロッ
クを発生するクロックドライバ、前記システムクロック
に応答して動作する半導体メモリ装置、及び前記システ
ムクロックに応答して動作し、前記半導体メモリ装置を
制御し、前記半導体メモリ装置とデータをやりとりする
メモリコントローラを具備し、前記半導体メモリ装置に
データを書込む時には、前記メモリコントローラがデー
タの伝送を知らせる第１指示信号と、第１データストロ
ーブ信号、及び書込みデータを生じ、前記半導体メモリ
装置は前記第１指示信号を受信し、その第１指示信号に
応答して前記第１データストローブ信号を受信し、その
第１データストローブ信号のトッグリングに応答して前
記書込みデータを入力することを特徴とする。
【００２６】また、前記本発明に係るシステムでは、前
記半導体メモリ装置からデータを読出す時には、前記半
導体メモリ装置がデータの出力を知らせる第２指示信号
と、第２データストローブ信号、及び読出しデータを生
じ、前記メモリコントローラは前記第２指示信号を受信
し、その第２指示信号に応答して前記第２データストロ
ーブ信号を受信し、前記第２データストローブ信号のト
ッグリングに応答して前記読出しデータを入力すること
を特徴とする。
【００２７】望ましい形態によれば、前記第１指示信号
は前記書込みデータの有効区間を含む所定区間の間に活
性化される。また、バスの効率を向上させるためには、
前記第１指示信号は遅くとも前記書込みデータの最初の
有効データと同時に活性化され、遅くとも前記書込みデ
ータの最後の有効データと同時に非活性化されることが
望ましい。
【００２８】望ましい形態によれば、前記第２指示信号
は前記読出しデータの有効区間を含む所定区間の間に活
性化される。また、バスの効率を向上させるためには、
前記第２指示信号は遅くとも前記読出しデータの最初の
有効データと同時に活性化され、遅くとも前記読出しデ
ータの最後の有効データと同時に非活性化されることが
望ましい。
【００２９】
【発明の実施の形態】以下、添付した図面に基づいて本
発明の実施の形態を詳しく説明する。図面において、同
一の番号は同一部分を示す。図４は本発明に係るDDR SD
RAMを採用するシステムの概略的なブロック図である。
図５は本発明に係るDDR SDRAMのデータ入力方法を示す
入力タイミング図である。図６は本発明に係るDDR SDRA
Mのデータ出力方法を示す出力タイミング図であり、こ
こではCAS(Column Address Strobe)待ち時間が２で、BL
(Burst Length)が２である場合が図示される。図５及び
図６においてHi-Zはハイインピーダンス状態を、Hは論
理"ハイ"状態を、Lは論理"ロー"状態を各々示す。
【００３０】図４及び図５を参照すれば、本発明に係る
DDR SDRAM４５を採用するシステムでは、モジュール４
３上のDDR SDRAM４５にデータを書込む時には、まずメ
モリコントローラ４１がアドレスADDと命令信号COM、す
なわち書込み命令信号WTを生じ、またデータストローブ
信号DQSと書込みデータDQを発生する。またメモリコン
トローラ４１はDDR SDRAM４５への書込みデータD０、D
１の伝送を知らせる指示信号DQSWをさらに発生させる。
【００３１】メモリコントローラ４１から発生される指
示信号DQSWは、図５の入力タイミング図に示されたよう
に、有効なデータD０、D１区間を含む所定区間VDQSWIN
１の間に活性化される信号であり、この場合、指示信号
DQSWは一種のウィンドウ信号である。指示信号DQSWの活
性化時点から最初の有効データD０までの時間と最後の
有効データD１から指示信号DQSWの非活性化時点までの
時間はシステムクロックCKの目標周波数によって可変さ
れる。ここで、指示信号DQSWの活性化時点は指示信号DQ
SWが論理"ハイ"から論理"ロー"に遷移する時点であり、
指示信号DQSWの非活性化時点は指示信号DQSWが論理"ロ
ー"から論理"ハイ"に遷移する時点である。データスト
ローブ信号DQSは指示信号DQSWの活性化区間VDQSWIN１内
でトッグリングされる。
【００３２】一方、図５の入力タイミング図では指示信
号DQSWが最後の有効データD１より遅く非活性化される
場合が示されているが、システムにおいてバスの効率を
向上させるためには指示信号DQSWが最後の有効データD
１より速いか、あるいは同時に非活性化されることが望
ましい。すなわち、システムにおいてバスの効率を向上
させるためには指示信号DQSWは遅くとも最初の有効デー
タD０と同時に活性化され、遅くとも最後の有効データD
１と同時に非活性化されることが望ましい。
【００３３】次いで、DDR SDRAM４５は、まずクロック
ドライバ４７から生じるシステムクロックCKに同期して
アドレスADDと命令信号COM、すなわち書込み命令信号WT
を受信する。次いで、DDR SDRAM４５は指示信号DQSWを
受信し、指示信号DQSWに応答してデータストローブ信号
DQSとデータDQ(すなわちD０、D１)を受信する。この
際、DDR SDRAM４５はデータストローブ信号DQSのトッグ
リングに応答してデータDQ(すなわちD０、D１)を入力し
て内部のメモリセルアレイに貯蔵する。図５の入力タイ
ミング図には、例えば２つのデータD０、D１が入力され
る場合が示されている。
【００３４】また、図４及び図６を参照すれば、本発明
に係るDDR SDRAM４５を採用するシステムでは、モジュ
ール４３上のDDR SDRAM４５からデータを読出す時に
は、まずメモリコントローラ４１がアドレスADDと命令
信号COM、すなわち読出し命令信号RDを発生する。次い
で、DDR SDRAM４５はシステムクロックCKに同期してメ
モリコントローラ４１からアドレスADDと命令信号COM、
すなわち読出し命令信号RDを受信し、これによりデータ
ストローブ信号DQSと読出しデータDQ(すなわちD０、D
１)を生じる。図６の出力タイミング図には２つの読出
しデータD０、D１が出力される場合、すなわちBLが２で
ある場合が示されている。また、DDR SDRAM４５はメモ
リコントローラ４１への読出しデータD０、D１の出力を
知らせる指示信号DQSWをさらに発生させる。この際、DD
R SDRAM４５はシステムクロックCKにより生じる内部ク
ロックに応答してデータストローブ信号DQSと読出しデ
ータDQ（すなわちD０、D１）、及び指示信号DQSWを出力
する。
【００３５】図６の出力タイミング図に示されたように
DDR SDRAM４５から生じる指示信号DQSWはDDR SDRAM４５
により出力される有効なデータD０、D１区間を含む所定
区間VDQSWIN２の間に活性化される信号であり、この場
合、指示信号DQSWは一種のウィンドウ信号である。指示
信号DQSWの活性化時点から最初の有効データD０までの
時間と最後の有効データD１から指示信号DQSWの非活性
化時点までの時間はシステムクロックCKの目標周波数に
よって可変される。ここで、指示信号DQSWの活性化時点
は指示信号DQSWが論理"ハイ"から論理"ロー"に遷移する
時点であり、指示信号DQSWの非活性化時点は指示信号DQ
SWが論理"ロー"から論理"ハイ"に遷移する時点である。
データストローブ信号DQSは指示信号DQSWの活性化区間V
DQSWIN１内でトッグリングされる。
【００３６】一方、図６では、指示信号DQSWが最後の有
効データD１より遅く非活性化される場合が示されてい
るが、システムにおいてバスの効率を向上させるために
は指示信号DQSWが最後の有効データD１より速いか、あ
るいは同時に非活性化されることが望ましい。すなわ
ち、システムにおいてバスの効率を向上させるためには
指示信号DQSWは遅くとも最初の有効データD０と同時に
活性化され、遅くとも最後の有効データD１と同時に非
活性化されることが望ましい。
【００３７】次いで、メモリコントローラ４１はDDR SD
RAM４５から指示信号DQSWを受信し、指示信号DQSWに応
答してデータストローブ信号DQSとデータDQ(すなわちD
０、D１)を受信する。この際、メモリコントローラ４１
はデータストローブ信号DQSのトッグリングに応答して
データDQ(すなわちD０、D１)を入力してラッチする。
【００３８】したがって、前述したように本発明に係る
DDR SDRAM及びこれを採用するシステムでは指示信号DQS
Wを用いてデータDQ(すなわちD０、D１)の有効性が判断
されるのでシステムクロックCKとデータストローブ信号
DQSとのスキューに対するウィンドウが十分に確保され
うる。これにより、システムクロックCKの周波数が高ま
り、データ伝送速度が速まっても有効なデータをシステ
ムクロックCKの所望のサイクルでDDR SDRAMに入出力し
やすくなる。すなわち、システムクロックCKとデータス
トローブ信号DQSとのスキューに関係なくシステムクロ
ックCKの周波数を高められ、データ伝送速度を向上させ
うる。
【００３９】図７は本発明に係るDDR SDRAMのデータ入
力回路７０を示すブロック図である。図７を参照すれ
ば、本発明に係るDDR SDRAMのデータ入力回路７０は、
指示信号入力バッファ回路７１、データストローブ信号
入力バッファ回路７２、及びデータ入力ラッチ回路７３
を具備する。
【００４０】指示信号入力バッファ回路７１は書込みデ
ータが伝送されるということを知らせる指示信号DQSWを
受信し、受信された信号をバッファリングして出力す
る。データストローブ信号入力バッファ回路７２は、指
示信号入力バッファ回路７１の出力信号DQSWBに応答
し、データストローブ信号DQSを受信し、受信された信
号をバッファリングして出力する。
【００４１】データ入力ラッチ回路７３はデータ入力バ
ッファ回路７３１とラッチ回路７３２とを含む。データ
入力バッファ回路７３１は書込みデータDQ、すなわち奇
数番目のデータ及び偶数番目のデータD０、D１を順次に
受信し、受信されたデータをバッファリングして出力す
る。ラッチ回路７３２はデータストローブ信号入力バッ
ファ回路７２の出力信号DQSBのトッグリングに応答して
バッファリングされた奇数番目のデータ及び偶数番目の
データをラッチし、内部クロックPCKに応答してラッチ
された奇数番目のデータDIOD及び偶数番目のデータDIEN
を出力する。
【００４２】ラッチ回路７３２から出力される奇数番目
のデータDIOD及び偶数番目のデータDIENは書込み駆動回
路７４を経てメモリセルアレイ７５に貯蔵される。内部
クロックPCKは内部クロック発生器７６から生じる。ク
ロック入力バッファ回路７７がシステムクロックCKを受
信し、内部クロック発生器７６はクロック入力バッファ
回路７７の出力信号を受信して所定時間だけ遅延される
内部クロックPCKを発生する。
【００４３】一方、書込み動作時の指示信号DQSW、デー
タストローブ信号DQS及びデータDQは図４に示されたメ
モリコントローラ４１から受信され、システムクロック
CKは図４に示されたクロックドライバ４７から受信され
る。クロックドライバ４７はメモリコントローラ４１や
他の集積回路（図示せず）に含まれることがある。
【００４４】図８は本発明に係るDDR SDRAMのデータ出
力回路８０を示すブロック図である。図８を参照すれ
ば、本発明に係るDDR SDRAMのデータ出力回路８０は、
指示信号発生及び出力回路８１、データストローブ信号
発生及び出力回路８２、及びデータラッチ及び出力回路
８３を具備する。
【００４５】指示信号発生及び出力回路８１は読出しデ
ータの出力を知らせる指示信号DQSWを生じ、内部クロッ
クPCKに応答して指示信号DQSWをバッファリングして出
力する。指示信号発生及び出力回路８１は指示信号発生
回路８１１と指示信号出力バッファ回路８１２とを含
む。
【００４６】データストローブ信号発生及び出力回路８
２はデータストローブ信号DQSを生じ、内部クロックPCK
に応答してデータストローブ信号DQSを出力する。デー
タストローブ信号発生及び出力回路８２はデータストロ
ーブ信号発生回路８２１とデータストローブ信号出力バ
ッファ回路８２２とを含む。
【００４７】データラッチ及び出力回路８３は感知増幅
回路８４によりメモリセルアレイ８５から読出されたデ
ータをラッチして内部クロックPCKに応答してラッチさ
れたデータDQを出力する。この際、データラッチ及び出
力回路８３はデータストローブ信号DQSに同期してデー
タDQを出力する。データラッチ及び出力回路８３はラッ
チ回路８３１とデータ出力バッファ回路８３２とを含
む。
【００４８】一方、読出し動作時、指示信号DQSW、デー
タストローブ信号DQS及びデータDQは図４に示されたメ
モリコントローラ４１に伝送される。システムクロック
CKは図４に示されたクロックドライバ４７から受信され
る。
【００４９】前述したように本発明に係るDDR SDRAM及
びこれを採用するシステムでは、指示信号DQSWを用いて
データDQ(すなわちD０、D１)の有効性が判断されるので
システムクロックCKとデータストローブ信号DQSとのス
キューに対するウィンドウを十分に確保しうる。これに
より、システムクロックCKの周波数が高まり、データ伝
送速度が向上しても有効なデータをシステムクロックCK
の所望のサイクルでDDR SDRAMに入出力しやすくなる。
すなわち、システムクロックCKとデータストローブ信号
DQSとのスキューに関係なくシステムクロックCKの周波
数を向上させ、データ伝送速度を速めることができる。
【００５０】以上、図面と説明によって最適な実施の形
態が開示された。ここで、特定の用語が使われたが、こ
れは単に本発明を説明するための目的として使われたも
のに過ぎず、意味限定や特許請求の範囲に記載された本
発明の範囲を制限するために使われるものではない。し
たがって、当業者ならばこれより多様な変形及び均等な
他の実施の形態が可能であることを理解しうる。したが
って、本発明の真の技術的保護範囲は特許請求の範囲の
技術的思想によってのみ決まるべきである。
【００５１】
【発明の効果】前述したように本発明に係るデータ入出
力回路を備えるDDR SDRAM及びこれを採用するシステム
ではシステムクロックCKとデータストローブ信号DQSと
のスキューに関係なくシステムクロックCKの周波数を高
め、データ伝送速度を向上させうる。
【図面の簡単な説明】
【図１】従来のDDR SDRAMを採用するシステムの概略的
なブロック図である。
【図２】従来のDDR SDRAMのデータ入力方法を示す入力
タイミング図である。
【図３】従来のDDR SDRAMのデータ出力方法を示す出力
タイミング図である。
【図４】本発明に係るDDR SDRAMを採用するシステムの
概略的なブロック図である。
【図５】本発明に係るDDR SDRAMのデータ入力方法を示
す入力タイミング図である。
【図６】本発明に係るDDR SDRAMのデータ出力方法を示
す出力タイミング図である。
【図７】本発明に係るDDR SDRAMのデータ入力回路を示
すブロック図である。
【図８】本発明に係るDDR SDRAMのデータ出力回路を示
すブロック図である。
【符号の説明】
４１ メモリコントローラ ４３ モジュール ４５ DDR SDRAM ４７ クロックドライバ ＣＫ システムクロック ＡＤＤ アドレス ＣＯＭ 命令信号 ＤＱ データ ＤＱＳ データストローブ信号 ＤＱＳＷ 指示信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 1/04 ３４０Ｄ Ｆターム(参考） 5B060 CC01 CC03 5M024 AA49 BB27 BB30 BB35 BB36 DD31 DD39 DD59 DD83 JJ03 JJ32 PP01 PP07

Claims (27)

    【特許請求の範囲】
  1. 【請求項１】 同期式半導体メモリ装置のデータ入力方
    法において、 データの伝送を知らせる指示信号を受信する段階と、 前記指示信号に応答してデータストローブ信号を受信す
    る段階と、 前記データストローブ信号のトッグリングに応答し、前
    記データを入力してラッチする段階とを具備することを
    特徴とするデータ入力方法。
  2. 【請求項２】 前記指示信号は前記データの有効区間を
    含む所定の区間の間に活性化されることを特徴とする請
    求項１に記載のデータ入力方法。
  3. 【請求項３】 前記データストローブ信号は前記指示信
    号の活性化区間内でトッグリングすることを特徴とする
    請求項２に記載のデータ入力方法。
  4. 【請求項４】 前記指示信号は遅くとも前記データの最
    初の有効データと同時に活性化され、遅くとも前記デー
    タの最後の有効データと同時に非活性化されることを特
    徴とする請求項１に記載のデータ入力方法。
  5. 【請求項５】 前記指示信号と前記データストローブ信
    号は前記半導体メモリ装置を制御するメモリコントロー
    ラから生じることを特徴とする請求項１に記載のデータ
    入力方法。
  6. 【請求項６】 同期式半導体メモリ装置のデータ出力方
    法において、 データの出力を知らせる指示信号を発生させて出力する
    段階と、 データストローブ信号を発生させて出力する段階と、 前記データストローブ信号に同期させて前記データを出
    力する段階とを具備することを特徴とするデータ出力方
    法。
  7. 【請求項７】 前記指示信号は前記データの有効区間を
    含む所定の区間の間に活性化されることを特徴とする請
    求項６に記載のデータ出力方法。
  8. 【請求項８】 前記データストローブ信号は前記指示信
    号の活性化区間内でトッグリングすることを特徴とする
    請求項７に記載のデータ出力方法。
  9. 【請求項９】 前記指示信号は遅くとも前記データの最
    初の有効データと同時に活性化され、遅くとも前記デー
    タの最後の有効データと同時に非活性化されることを特
    徴とする請求項６に記載のデータ出力方法。
  10. 【請求項１０】 前記指示信号、前記データストローブ
    信号、及び前記データは前記半導体メモリ装置を制御す
    るメモリコントローラに伝送されることを特徴とする請
    求項６に記載のデータ出力方法。
  11. 【請求項１１】 同期式半導体メモリ装置のデータ入力
    回路において、 データの伝送を知らせる指示信号を受信する指示信号入
    力バッファ回路と、 前記指示信号入力バッファ回路の出力信号に応答してデ
    ータストローブ信号を受信するデータストローブ信号入
    力バッファ回路と、 前記データストローブ信号入力バッファ回路の出力信号
    のトッグリングに応答して前記データを入力してラッチ
    するデータ入力ラッチ回路とを具備することを特徴とす
    るデータ入力回路。
  12. 【請求項１２】 前記指示信号は前記データの有効区間
    を含む所定区間の間に活性化されることを特徴とする請
    求項１１に記載のデータ入力回路。
  13. 【請求項１３】 前記データストローブ信号は前記指示
    信号の活性化区間内でトッグリングすることを特徴とす
    る請求項１２に記載のデータ入力回路。
  14. 【請求項１４】 前記指示信号は遅くとも前記データの
    最初の有効データと同時に活性化され、遅くとも前記デ
    ータの最後の有効データと同時に非活性化されることを
    特徴とする請求項１１に記載のデータ入力回路。
  15. 【請求項１５】 前記指示信号と前記データストローブ
    信号は前記半導体メモリ装置を制御するメモリコントロ
    ーラから生じることを特徴とする請求項１１に記載のデ
    ータ入力回路。
  16. 【請求項１６】 同期式半導体メモリ装置のデータ出力
    回路において、 データの出力を知らせる指示信号を発生させて出力する
    指示信号発生及び出力回路と、 データストローブ信号を発生させて出力するデータスト
    ローブ信号発生及び出力回路と、 前記データストローブ信号に同期させて前記データを出
    力するデータラッチ及び出力回路とを具備することを特
    徴とするデータ出力回路。
  17. 【請求項１７】 前記指示信号は前記データの有効区間
    を含む所定区間の間に活性化されることを特徴とする請
    求項１６に記載のデータ出力回路。
  18. 【請求項１８】 前記データストローブ信号は前記指示
    信号の活性化区間内でトッグリングすることを特徴とす
    る請求項１７に記載のデータ出力回路。
  19. 【請求項１９】 前記指示信号は遅くとも前記データの
    最初の有効データと同時に活性化され、遅くとも前記デ
    ータの最後の有効データと同時に非活性化されることを
    特徴とする請求項１６に記載のデータ出力回路。
  20. 【請求項２０】 前記指示信号、前記データストローブ
    信号、及び前記データは前記半導体メモリ装置を制御す
    るメモリコントローラに伝送されることを特徴とする請
    求項１６に記載のデータ出力回路。
  21. 【請求項２１】 システムクロックを発生するクロック
    ドライバと、 前記システムクロックに応答して動作する半導体メモリ
    装置と、 前記システムクロックに応答して動作し、前記半導体メ
    モリ装置を制御し、前記半導体メモリ装置とデータをや
    りとりするメモリコントローラとを具備し、 前記半導体メモリ装置にデータを書込む時には、前記メ
    モリコントローラがデータの伝送を知らせる第１指示信
    号と、第１データストローブ信号、及び書込みデータを
    生じ、前記半導体メモリ装置は前記第１指示信号を受信
    し、その第１指示信号に応答して前記第１データストロ
    ーブ信号を受信し、その第１データストローブ信号のト
    ッグリングに応答して前記書込みデータを入力し、 前記半導体メモリ装置からデータを読出す時には、前記
    半導体メモリ装置がデータの出力を知らせる第２指示信
    号と、第２データストローブ信号、及び読出しデータを
    生じ、前記メモリコントローラは前記第２指示信号を受
    信し、その第２指示信号に応答して前記第２データスト
    ローブ信号を受信し、その第２データストローブ信号の
    トッグリングに応答して前記読出しデータを入力するこ
    とを特徴とするシステム。
  22. 【請求項２２】 前記第１指示信号は前記書込みデータ
    の有効区間を含む所定区間の間に活性化されることを特
    徴とする請求項２１に記載のシステム。
  23. 【請求項２３】 前記第１データストローブ信号は前記
    第１指示信号の活性化区間内でトッグリングすることを
    特徴とする請求項２２に記載のシステム。
  24. 【請求項２４】 前記第１指示信号は遅くとも前記書込
    みデータの最初の有効データと同時に活性化され、遅く
    とも前記書込みデータの最後の有効データと同時に非活
    性化されることを特徴とする請求項２１に記載のシステ
    ム。
  25. 【請求項２５】 前記第２指示信号は前記読出しデータ
    の有効区間を含む所定区間の間に活性化されることを特
    徴とする請求項２１に記載のシステム。
  26. 【請求項２６】 前記第２データストローブ信号は前記
    第２指示信号の活性化区間内でトッグリングすることを
    特徴とする請求項２２に記載のシステム。
  27. 【請求項２７】 前記第２指示信号は遅くとも前記読出
    しデータの最初の有効データと同時に活性化され、遅く
    とも前記読出しデータの最後の有効データと同時に非活
    性化されることを特徴とする請求項２１に記載のシステ
    ム。
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