JP2007164599A - メモリモジュール - Google Patents

Abstract

【課題】 多ＲＡＮＫ構成のメモリモジュールにおいて、メモリに入力されるクロック信号とデータストローブ信号の入力タイミングがずれる。そのために高速動作ができないという問題がある。
【解決手段】 多ＲＡＮＫ構成のメモリモジュールにおいて、クロック信号が入力される位相同期ループ回路のピン近傍に負荷容量を設け、データストローブ信号配線時定数とクロック信号配線時定数とを揃える。メモリに入力されるクロック信号とデータストローブ信号の入力タイミングを揃えることで、高速動作可能なメモリモジュールが得られる。
【選択図】 図１０

Description

本発明はメモリモジュールに係り、特に多ランク構成に最適なメモリモジュールに関する。

メモリシステムは、パーソナルコンピュータ（以下ＰＣ）、デジカメ、プリンタ等の各種電子機器に採用され、その記憶容量はますます大容量化されている。これらのメモリシステムの１つとして、例えばＰＣには複数のデュアルインラインメモリモジュール（ＤＩＭＭ）を備えたメモリシステムがある。ＤＩＭＭはモジュール基板の両面にそれぞれの端子を備え、半導体メモリ、位相調整のための位相同期ループ回路（ＰＬＬ）、制御信号を供給するレジスタ等を搭載している。また半導体メモリとしては大容量のダイナミックランダムアクセスメモリ（ＤＲＡＭ）が搭載されている。

このメモリシステムはそれぞれの電子機器に最適になるように、メモリ容量、データビット数、ランク数が決められ、１つあるいは複数のメモリモジュールを備えて構成される。ランク（ＲＡＮＫ）とは同時に読み出し／書き込みが行われるメモリ群である。図１に、３スロットのメモリシステム概略構成図を示す。マザーボード上にメモリコントローラ１と、データ／データストローブ（ＤＱ／ＤＱＳ）信号配線２及びクロック（ＣＬＫ）信号配線３を含む複数の配線と、各スロットにはそれぞれコネクタ４と、ＤＩＭＭ５とを備える。ＤＩＭＭ５はメモリモジュール基板上に複数のＤＲＡＭ６、ＰＬＬ７、レジスタ８を搭載している。ＤＩＭＭ５はRegistered ＤＩＭＭとも呼称される。

図１においては、ＣＬＫ信号配線３は各ＤＩＭＭ５にそれぞれ１本配線される。一方ＤＱ／ＤＱＳ信号配線２はそれぞれのＤＩＭＭ５に１つの配線から分岐配線されている。図２に、このメモリシステムにおけるＣＬＫ信号配線３のトポロジー図を示す。図３、図４に、同メモリシステムで１Ｒａｎｋ／２Ｒａｎｋ ＤＩＭＭを使用した場合のＤＱ／ＤＱＳ信号配線２のトポロジー図を示す。ＣＬＫ信号配線３はＣＬＫ信号がメモリコントローラ１からそれぞれのマザーボード上のＣＬＫ信号配線３及びコネクタ４を介して各ＤＩＭＭ５のＰＬＬ７にそれぞれ接続される。

ＤＱ／ＤＱＳ信号配線２は１つの信号がマザーボード配線から分岐されて、それぞれのコネクタ４を介して全ＤＩＭＭ５のＤＲＡＭ６に対し接続される。図３に示す１Ｒａｎｋ構成の場合には、ＤＩＭＭあたり１個のＤＲＡＭ、図４に示す２Ｒａｎｋ構成の場合にはＤＩＭＭあたり２個（ＲＡＮＫ０、ＲＡＮＫ１）のＤＲＡＭが接続される。またＣＬＫ信号配線３及びＤＱ／ＤＱＳ信号配線２はＤＩＭＭ５の内部配線も含めた総称として使用する。

図５にRegistered ＤＩＭＭ５内のＣＬＫ信号配線３の例、図６にRegistered ＤＩＭＭ５内のＤＱＳ信号配線２の例を示す。図５に示すようにＣＬＫ信号はメモリコントローラ１から出力された後、ＤＩＭＭ５のＣＬＫ端子１１からＰＬＬ７に入力される。ＰＬＬ７でバッファリングされ、レジスタ８及びＤＩＭＭの表裏に搭載された各ＤＲＡＭに入力される。このときＤＩＭＭ内のＰＬＬ７から各ＤＲＡＭ６までのＣＬＫ信号配線は等長に配線される。フィードバック配線はこのＰＬＬ７からＤＲＡＭ６までの等長配線長と等しく配線され、等長配線の遅延時間を確認するための配線である。

一方、 ＤＱＳ信号はメモリコントローラ１から出力された後、ＤＱＳ端子１２、スタブ抵抗１３を介してＤＲＡＭ６に入る。ＰＬＬ７を経由してＤＲＡＭ６に入るＣＬＫ信号はＰＬＬ７の処理によりＰＬＬに入るタイミングと同じタイミングでＤＲＡＭに入る。このため、ＰＬＬに入るＣＬＫのタイミングとＤＲＡＭに入るＣＬＫのタイミングは同じとして扱うことができる。

ＤＲＡＭ６にデータを書き込む際(Write時)、ＤＲＡＭ６はデータ信号ＤＱにより伝送される書き込みデータをデータストローブ信号ＤＱＳで取り込む。ＣＬＫ信号、ＤＱＳ信号はそれぞれ相補の信号（ＣＬＫ／ＣＬＫＢ，ＤＱＳ／ＤＱＳＢ）であり、それぞれのクロスポイントでタイミングが決定する。Write時、ＤＲＡＭ６でデータを取り込む際のＣＬＫ信号とＤＱＳ信号のクロスポイントのずれをｔＤＱＳＳという。ｔＤＱＳＳは、［メモリコントローラからＤＲＡＭまでのＣＬＫ信号とＤＱＳ信号のFlight time(伝播時間)差］＋[ＣＬＫ信号とＤＱＳ信号がコントローラから出力される際のタイミングのずれ]、といいかえることができる。

このｔＤＱＳＳは小さいことが望ましい。なぜなら、これが大きくなるとＤＲＡＭ内部でのデータのＤＱＳ信号からＣＬＫ信号への乗せかえが正常に行えなくなるからである。そこでＪＥＤＥＣのＤＤＲ２標準仕様ではｔＤＱＳＳに±０．２５×ｔＣＫ(ｔＣＫとはＣＬＫ信号の１サイクル時間である)の制限を設けており、ＤＤＲ２−６６７では±７５０ｐｓである。動作周波数が高くなると、ｔＤＱＳＳのスペックは厳しくなっていくわけであるから、ｔＤＱＳＳを小さく抑えることは高速化実現のための重要なポイントである。

図７は、メモリシステムを構成するＤＩＭＭ数及びＲａｎｋ数とＣＬＫ、ＤＱＳ信号の負荷数を示す説明図である。表１はＣＬＫ、ＤＱＳ信号の負荷数をテーブルにしたものである。（Ａ）１ＲＡＮＫ ＤＩＭＭ１枚の場合のＣＬＫ信号の負荷数を１、ＤＱ／ＤＱＳ信号の負荷数を１とする。（Ｂ）２ＲＡＮＫ ＤＩＭＭ１枚の場合のＣＬＫ信号の負荷数は１、ＤＱ／ＤＱＳ信号の負荷数は２となる。（Ｃ）２ＲＡＮＫ ＤＩＭＭ２枚の場合のＣＬＫ信号の負荷数は１、ＤＱ／ＤＱＳ信号の負荷数は４となる。（Ｄ）４ＲＡＮＫ ＤＩＭＭ１枚の場合のＣＬＫ信号の負荷数は１、ＤＱ／ＤＱＳ信号の負荷数は４となる。（Ｅ）２ＲＡＮＫ ＤＩＭＭ２枚の場合のＣＬＫ信号の負荷数は１、ＤＱ／ＤＱＳ信号の負荷数は８となる。

図８はメモリシステムの模式構成図と、その信号波形図を示す。ＣＬＫ信号の負荷はスロットに挿すＤＩＭＭ数またはＤＩＭＭのＲａｎｋ数が増加しても負荷数Ｆ／Ｏ＝１で変わらない。しかしＤＱＳ信号の負荷はＤＩＭＭ数またはＤＩＭＭのＲａｎｋ数によりＦ／Ｏ＝１，２，４と増えていく。そのためにＤＱＳ信号は、ＣＬＫ信号に対し負荷数１の場合にはｔＤＱＳＳ１、負荷数２の場合にはｔＤＱＳＳ２、負荷数４の場合にはｔＤＱＳＳ３と遅れていくことになる。

また、一般に各種メモリシステム構成(ＤＩＭＭ数、Ｒａｎｋ 数)が変わっても、同一のマザーボードを使用する。そのため、ＤＱＳ波形のスルーレート(傾き)は、ＤＩＭＭ数・Ｒａｎｋ数の増加に従い低くなり(なまっていき)、クロスポイントのタイミングが遅くなる。しかし、ＣＬＫ信号では負荷が変わらないので波形は変わらず、クロスポイントのタイミングは遅くならない。その結果、ＤＩＭＭ数・Ｒａｎｋ数の増加とともにｔＤＱＳＳは増大し、高速化に伴い厳しくなっていくスペックを越え、メモリシステムを破綻させてしまうという問題が発生する。

メモリモジュールを備えたメモリシステムに関する先行特許文献として下記の特許文献１〜３がある。特許文献１（特開２００４−７０８００号公報）ではＰＬＬ、レジスタ、ＤＲＡＭに入力されるクロックＣＬＫのタイミングを調整し、ＣＬＫに対するコマンド／アドレスのセットアップ時間とホールド時間を等しくしている。特許文献２（特表２００４−５３１９８１号公報）ではデータストローブ信号ＤＱＳの位相データにより、クロックＣＬＫを遅延させている。特許文献３（特開２００５−７８５４７号公報）では内部クロック信号に対するＤＱＳ信号の遅延を判定し、データＤＱをクロックに同期させている。

また特許文献４（特開２００４−１３８４８０号公報）にはデータ信号をクロック選択回路からのクロックで入力させることでＬＳＩテスタ及びパフォーマンスボードの配線インピーダンスの影響をなくすテストシステムが開示されている。特許文献５（特開平１１−１９１０１９号公報）には出力波形のなまりを検出し、駆動能力を代えるドライバ回路が開示されている。これらの特許文献においては、クロックに同期させるさまざまの技術や、出力波形を補正する技術が記載されている。しかしこれらのクロックと同期させる技術は位相差を検出するものであり、そのための回路が必要となる。クロック信号が入力されるデバイスのいずれにも同期させる技術に対する記載もなく、本願における解決手法に関する技術的な示唆も記載されていない。

特開２００４−７０８００号公報 特表２００４−５３１９８１号公報 特開２００５−７８５４７号公報 特開２００４−１３８４８０号公報 特開平１１−１９１０１９号公報

上記したように、ＤＩＭＭ数・Ｒａｎｋ数の増加とともにｔＤＱＳＳは増大し、高速化に伴い厳しくなっていくスペックを越え、メモリシステムを破綻させてしまうという問題がある。

本願の目的は上記した問題に鑑み、占有面積を大きく増やす事なく、メモリが受信するクロック（ＣＬＫ）信号とデータストローブ（ＤＱＳ)信号とのタイミングを揃え、多Ｒａｎｋかつ高周波数で誤動作しないメモリモジュールを提供することにある。

本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明のメモリモジュールは、位相同期ループ回路を用いて各メモリにクロック信号を分配する多ランク構成のメモリモジュールであって、前記メモリへのクロック信号の入力タイミングとデータストローブ信号の入力タイミングとを揃えるために前記位相同期ループ回路のクロック信号入力部分に負荷容量を備えたことを特徴とする。

本発明のメモリモジュールの前記負荷容量は、前記データストローブ信号を伝達する配線におけるスタブ抵抗と配線インピーダンスとの和と、前記データストローブ信号が入力される前記メモリの入力ピン容量との積で表されるデータストローブ信号配線時定数と、前記負荷容量と前記位相同期ループ回路のクロック信号入力ピン容量との和と、前記クロック信号の配線インピーダンスとの積で表されるクロック信号配線時定数とが等しくなるように設定されることを特徴とする。

本発明のメモリモジュールは、前記負荷容量を前記クロック信号の相補の信号線のそれぞれに備えたことを特徴とする。

本発明のメモリモジュールは、前記負荷容量の半分の容量値を有する第２の負荷容量を、前記クロック信号の相補の信号線間に備えたことを特徴とする。

本発明のメモリモジュールは、前記位相同期ループ回路の内部に設けられた前記負荷容量の１端はダミーピンに接続され、前記位相同期ループ回路のクロック信号ピンと前記ダミーピンとを接続することを特徴とする。

本発明のメモリモジュールは、前記位相同期ループ回路の内部に設けられた前記負荷容量の半分の容量値を有する第２の負荷容量の両端はダミーピンにそれぞれ接続され、前記位相同期ループ回路の相補のクロック信号ピンと前記ダミーピンとをそれぞれ接続することを特徴とする。

本発明のメモリモジュールは、メモリモジュール基板における前記クロック信号のクロック端子から前記位相同期ループ回路の入力ピン間の配線の特性インピーダンス、配線長、配線幅、配線層、スタブ抵抗値、終端などのレイアウト設計と、前記データストローブ信号のデータストローブ端子から前記メモリの入力ピン間の配線の特性インピーダンス、配線長、配線幅、配線層、スタブ抵抗値、終端などのレイアウト設計とを等しくし、さらに前記位相同期ループ回路のクロック信号入力部に前記負荷容量を付加することで、前記データストローブ信号に接続されたメモリのデータストローブ信号ピンの総容量値と、前記位相同期ループ回路のクロック信号入力部の容量値とを等しくすることを特徴とする。

本発明のメモリモジュールの前記負荷容量は、前記データストローブ信号を伝達するメモリコントローラから前記メモリの入力ピンまでの信号配線におけるデータストローブ信号配線時定数と、前記クロック信号を伝達するメモリコントローラから前記位相同期ループ回路の入力ピンまでの信号配線におけるクロック信号配線時定数と、が等しくなるように設定されることを特徴とする。

多ＲＡＮＫ構成のメモリモジュールにおいて、クロック信号が入力される位相同期ループ回路のピン近傍に負荷容量を設け、データストローブ信号配線時定数とクロック信号配線時定数とを揃える。メモリに入力されるクロック信号とデータストローブ信号の入力タイミングを揃えることで、ｔＤＱＳＳは小さ くなり、タイミングマージンが増える効果がある。さらに、第二の効果として、新たに付加する部品の数が容量(キャパシタ)１乃至２つ（ＣＬＫとＣＬＫＢ間，ＣＬＫとＣＬＫＢ)で済み、大きな占有面積を必要としない事が挙げられる。

以下、本発明のメモリモジュールについて、図９を参照して詳細に説明する。最初に従来のメモリモジュールから構成されるメモリシステムの問題点解析を行う。その解析結果に基づいて本発明のメモリモジュールの基本構成を説明する。図９（Ａ）に従来のメモリモジュールから構成されたメモリシステム構成図、（Ｂ）このメモリシステムにおけるＤＱＳ信号とＣＬＫ信号のFlight time(伝播時間)のデータを示す。本願発明者はこのメモリシステムにおけるＤＱＳ信号とＣＬＫ信号のFlight time(伝播時間)データに基づいて、本発明のメモリモジュールを考案したものである。

図９（Ａ）のメモリシステムは、マザーボード上にメモリコントローラ１と、３つのスロットを備え、それぞれマザーボード配線により接続される。それぞれのスロットにはコネクタ４が設けられ、ＤＩＭＭ５を挿入する。ＤＩＭＭ５は着脱可能であり、メモリシステムとしてメモリ容量、ＲＡＮＫ数を自由に構成できる。図９（Ｂ）は、Registered ＤＩＭＭを備えたメモリシステムにおけるメモリコントローラ１から最も離れたスロット３へのWriteシミュレーション波形から、ＤＱＳ信号とＣＬＫ信号のFlight time(伝播時間)を算出したデータを示す。スロット３へ１ＲＡＮＫ ＤＩＭＭ１枚を挿入したときのFlight time(伝播時間)を基準とし、その伝播時間差を比較したものである。

基準となる（Ａ）は、１，２スロット目は空、３スロット目に１ＲＡＮＫのＤＩＭＭを挿入したメモリシステムである。（Ｂ）は、１，２、３スロットの全てに１ＲＡＮＫのＤＩＭＭを挿入したメモリシステムである。（Ｃ）は、１，２スロット目は空、３スロット目に２ＲＡＮＫのＤＩＭＭを挿入したメモリシステムである。（Ｄ）は、１スロット目は空、２、３スロット目にそれぞれ２ＲＡＮＫのＤＩＭＭを挿入したメモリシステムである。

ＣＬＫ信号のFlight time(伝播時間)はメモリシステムの構成（Ａ）〜（Ｄ）においてわずかに増加しているだけである。ＣＬＫ信号のFlight time(伝播時間)はＤＩＭＭ数とＲａｎｋ数の違いによる差はごくわずかであり、ほとんど変わらない結果を示している。一方ＤＱＳ信号のFlight time(伝播時間)をＲａｎｋ数の増加でみた場合、（Ａ）１Ｒａｎｋ ＤＩＭＭ １枚(空-空-１Ｒａｎｋ)と（Ｃ）２Ｒａｎｋ ＤＩＭＭ １枚(空-空-２Ｒａｎｋ)との差は約２００ｐｓである。また、ＤＩＭＭ数の増加でみた場合、（Ａ）１Ｒａｎｋ ＤＩＭＭ １枚(空-空-１Ｒａｎｋ)と（Ｂ）１Ｒａｎｋ ＤＩＭＭ ３枚(１Ｒａｎｋ-１Ｒａｎｋ-１Ｒａｎｋ)との差は約６０ｐｓ、（Ｃ）２Ｒａｎｋ ＤＩＭＭ１枚(空-空-２Ｒａｎｋ)と（Ｄ）２Ｒａｎｋ ＤＩＭＭ ２枚(空-２Ｒａｎｋ-２Ｒａｎｋ)との差は約８０ｐｓである。

このＣＬＫ信号、ＤＱＳ信号のFlight time(伝播時間)差について考察する。マザーボードあるいはメモリモジュール内の配線は、信号波形を精確に伝播するためにその配線インピーダンスが規定値になるように設計されている。図９（Ａ）におけるマザーボード配線において、スロットが配置される位置の配線インピーダンスを規定の配線インピーダンス値より大きくする。スロットにメモリモジュールが挿入されると、その位置にインピーダンスが並列付加された状態となり、この状態で、規定の配線インピーダンスになるように設定している。

このとき挿入されるメモリモジュールとしては１ＲＡＮＫ構成品を想定している。したがって多ＲＡＮＫ構成品を挿入する場合には、多くのＤＲＡＭが並列接続され、スロット部の配線インピーダンスが低下することでFlight time(伝播時間)が遅くなる。つまり多ＲＡＮＫ構成品においてはＤＱＳ信号線に並列接続されるＤＲＡＭ数が増加することで、Flight time(伝播時間)が大きくなる。そのためにＤＩＭＭ数の増加によるFlight time(伝播時間)差は小さく、１つのスロットにおけるＲＡＮＫ数の増加によるFlight time(伝播時間)差が大きくなると考えられる。本発明は各種メモリシステム構成によってＤＱＳ信号の負荷は変わるのに対しＣＬＫ信号の負荷は変わらない点と、ＤＱＳ信号のFlight time(伝播時間)への影響はＤＩＭＭ数よりもＲａｎｋ数の方が支配的である点に着目して考案されたものである。

このＤＱＳ信号のFlight time(伝播時間)の増加は、ｔＤＱＳＳの増加と考えてよい。ここで、Ｒａｎｋ数が２倍になるとFlight time(伝播時間)は約２００ｐｓ増加しているが、ＤＩＭＭ数が２倍３倍になってもFlight time(伝播時間)は６０〜８０ｐｓ程度しか増加していない。ＤＱＳ信号のFlight time(伝播時間)への影響は、ＤＩＭＭ数よりもＲａｎｋ数の方が支配的であると考えられる。ＤＱＳ信号とＣＬＫ信号のFlight time(伝播時間)差はｔＤＱＳＳの増大を招き、それによるタイミングバジェットの圧迫とスペックオーバーは高速化実現の深刻な障害となる。そこで、ＤＱＳ信号とＣＬＫ信号のFlight time(伝播時間)差の制御が必須となる。

この制御はＤＩＭＭ上で可能なものが望ましい。なぜなら、各種メモリシステム構成(ＤＩＭＭ数、Ｒａｎｋ数)が変わっても同一のマザーボードを使用するからである。また、上述のようにＤＱＳ信号のFlight time(伝播時間)はＲａｎｋ数に大きく依存するからである。しかし、近年はメモリモジュール上の配線占有面積やメモリ以外の素子数に関する制限が非常に厳しい。それは、メモリモジュールの大容量化・小型化・高機能化に伴い、より小さい面積のなかに多くのメモリを搭載しなければならないためである。

そこで本願発明者は、多Ｒａｎｋ数のメモリモジュールのＰＬＬのクロック（ＣＬＫ）信号の入力部分に負荷容量を追加することを考案した。またＤＲＡＭのＣＬＫ入力部付近に容量を付加するか、ＰＬＬの出力部付近に容量を付加しても同様の効果が期待できるが、搭載しているＤＲＡＭ数の２倍の個数の容量(キャパシタ)が必要になり、占有面積を増大させてしまう。そのため多Ｒａｎｋ ＤＩＭＭのＰＬＬのＣＬＫ信号入力部付近に上記のように適当な容量を追加することにより、追加する容量の数は１〜２個で済み占有面積の増大を防ぐ事ができる。

本発明においては、多Ｒａｎｋ ＤＩＭＭのＰＬＬのＣＬＫ信号入力部付近に、ＤＱＳ信号に並列接続されるＤＲＡＭ数に応じた負荷容量を追加する。ＰＬＬのＣＬＫ信号入力部付近に負荷容量を追加することでＰＬＬのＣＬＫ入力信号系とＤＲＡＭのＤＱＳ信号系の間で入力部の時定数を整合させる。時定数を整合させることでＰＬＬが受信するＣＬＫ信号とＤＲＡＭが受信するＤＱＳ信号とのタイミングが揃う。ＰＬＬに入るＣＬＫ信号とＤＲＡＭに入るＣＬＫ信号のタイミングは同じとみなしてよいので、ＤＲＡＭに入るＣＬＫ信号とＤＱＳ信号のタイミングが揃う。その結果ｔＤＱＳＳは小さくなり、タイミングマージンは増え、多Ｒａｎｋかつ高周波数で誤動作しないメモリモジュールが得られる。

実施例１として図１０、図１１を参照して説明する。本実施例ではメモリモジュールのＰＬＬのＣＬＫ信号入力部分に容量負荷を追加する実施例である。図１０（Ａ）にはＰＬＬのＣＬＫ信号入力部にタイミング調整用の負荷容量を付加した模式構成図、（Ｂ）にはクロックＣＬＫ信号配線とＤＱＳ信号配線のインピーダンスの模式図を示す。図１１にその信号波形図、模式構成図を示す。図において、ＰＬＬはＣＬＫ／ＣＬＫＢの入力ピン、パッドのみを示し、その他の部品については省略している。

図１０のクロック信号はＣＬＫ／ＣＬＫＢの相補の信号であり、ＤＩＭＭ５の入力端子１１から入力され、ＰＬＬ７の入力ピンに接続される。ＰＬＬ７のＣＬＫ／ＣＬＫＢ信号入力部にそれぞれ負荷容量Ｃａｄｄを付加する。ＰＬＬのＣＬＫ信号配線部の時定数とＤＱＳ信号の配線部の時定数を等しくするために、ＰＬＬ入力部分に追加する負荷容量Ｃａｄｄ は次式により計算できる。

Zodd_CLK × (Cadd + Cpll) = (R + Zodd_DQS) × Cdram_all (式１)
ここで、Zodd_CLKはＣＬＫ信号配線ペアのodd mode インピーダンス、CpllはＰＬＬのＣＬＫ信号入力容量、ＲはＤＱＳ信号のスタブ抵抗の抵抗値、Zodd_DQSはＤＱＳ信号配線ペアのodd modeインピーダンス、Cdram_allは同じメモリモジュール上で共通に接続されたＤＱＳ信号のＤＲＡＭ入力容量の総和である。 式（１）の左側はメモリモジュールにおける入力端子からＰＬＬのＣＬＫ入力ピンまでのクロック信号配線時定数である。右側はメモリモジュールにおける入力端子からＤＲＡＭのＤＱＳ入力ピンまでのデータストローブ信号配線時定数である。この両者の時定数を等しくすることで、ＤＲＡＭに入るＣＬＫ信号とＤＱＳ信号のタイミングが揃う。

図１１を参照して、この動作を説明する。ＰＬＬのＣＬＫ信号入力部付近に(式１)を満足する負荷容量Ｃａｄｄを追加することにより、配線(伝送線)と容量による時定数の効果で波形がなまり、容量負荷を追加していない場合と比べてＣＬＫ信号のクロスポイントが時間Ｔ１（またはＴ２）だけ遅くなる。波形（Ａ）は容量負荷を追加していない場合のＰＬＬ入力部におけるＣＬＫ信号波形（＠ＰＬＬｉｎ）、波形（Ｂ）は容量負荷Ｃａｄｄを追加した場合のＰＬＬ入力部におけるＣＬＫ信号波形（＠ＰＬＬｉｎ（Ｃａｄｄ））、波形（Ｃ）は容量負荷Ｃａｄｄを追加した場合のＤＲＡＭ入力部におけるＣＬＫ信号波形（＠ＤＲＡＭｉｎ（Ｃａｄｄ））を示す。このように容量負荷Ｃａｄｄを付加することでＣＬＫ信号は時刻Ｔ１（Ｔ２）遅れることになる。図においては時刻Ｔ１（Ｔ２）をまとめて１つとしているが、例えば２ＲＡＮＫ構成品に相当する容量Ｃａｄｄ１、その遅延量Ｔ１となり、４ＲＡＮＫ構成品に相当する容量Ｃａｄｄ２、その遅延量Ｔ２となるものである。

波形（Ｄ）は２ＲＡＮＫ ＤＩＭＭ１枚をスロットに挿入した場合のＤＲＡＭのＤＱＳ信号波形である。図８の場合のｔＤＱＳＳ２に比較し、時刻Ｔ１だけ改善されたｔＤＱＳＳ４となる。波形（Ｅ）は４ＲＡＮＫ ＤＩＭＭ１枚をスロットに挿入した場合のＤＲＡＭのＤＱＳ信号波形である。図８の場合のｔＤＱＳＳ３に比較し、時刻Ｔ２だけ改善されたｔＤＱＳＳ５となる。このようにＣＬＫ信号が遅れた時刻Ｔ１（Ｔ２）分が改善され、その結果、ｔＤＱＳＳは小さくなり、タイミングマージンは増える。

本実施例においては、多ＲＡＮＫメモリモジュールのＰＬＬのＣＬＫ信号入力部付近に、(式１)を満足する負荷容量Ｃａｄｄを追加する。負荷容量Ｃａｄｄを追加することによりメモリモジュール内のクロック信号配線時定数とデータストローブ信号配線時定数とを等しくし、ＤＲＡＭに入るＣＬＫ信号とＤＱＳ信号のタイミングを一致させる。ＤＲＡＭに入るＣＬＫ信号とＤＱＳ信号のタイミングを一致させることでｔＤＱＳＳは小さくなり、タイミングマージンは増える。これらの構成とすることで、多ＲＡＮＫ品においても高速動作可能なメモリモジュールが得られる。

実施例２として、本発明の他の実施例を図１２〜図１４を参照して説明する。図１２にＰＬＬのＣＬＫ信号の相補入力間に負荷容量を付加した模式構成図、図１３にＣＬＫ信号にＰＬＬ内部に設けた負荷容量を付加した模式構成図、図１４にメモリモジュール内のＣＬＫ信号配線、ＤＱＳ信号配線を同じ構成とし、さらに負荷容量を付加した模式構成図を示す。本実施例のＰＬＬ、ＤＲＡＭも本発明に関係する入力ピン、パッドのみを示し、その他の部品については省略する。

図１２においては、ＣＬＫ信号の相補入力対（ＣＬＫ／ＣＬＫＢ）の端子間を負荷容量により接続する。この場合には負荷容量としては式（１）における容量値Ｃａｄｄの半分でよい。１／２の容量値である負荷容量１つで構成できることから、部品点数を少なく、また占有面積を小さくできる。図１３においては、ＰＬＬの内部に負荷容量Ｃａｄｄを備えたダミー端子を用意する。そしてＤＩＭＭ上でＰＬＬのＣＬＫ信号ピンとつなぐことにより、クロック信号配線時定数とデータストローブ信号配線時定数とを等しくなるように容量負荷を追加・調整する。ＤＩＭＭ上に容量を設置する必要がないので、部品点数を少なく、占有面積を小さくできる。また１／２の容量値である負荷容量を相補のクロック信号対間に接続することもできる。

図１４には ＣＬＫ信号のＤＩＭＭ端子〜ＰＬＬ間配線の特性インピーダンス、配線長、配線幅、配線層、スタブ抵抗値、終端などのレイアウト設計を、ＤＱＳ信号のＤＩＭＭ端子〜ＤＲＡＭ間配線の特性インピーダンス、配線長、配線幅、配線層、スタブ抵抗値、終端などのレイアウト設計と、を等しくする。さらにＰＬＬのＣＬＫ入力部に負荷容量を付加し、共通に接続されたＤＲＡＭのＤＱＳピン部の容量と合わせる。ＣＬＫ信号のＤＩＭＭ端子〜ＰＬＬ間配線とＤＱＳ信号のＤＩＭＭ端子〜ＤＲＡＭ間配線で特性を一致させる。ＰＬＬが受信するクロック（ＣＬＫ）信号とＤＲＡＭが受信するデータストローブ（ＤＱＳ)信号とのタイミングを高い精度で揃える事ができる。

本実施例においては、メモリモジュールのクロック信号配線時定数とデータストローブ信号配線時定数を等しくするためＰＬＬのＣＬＫ信号入力部付近に負荷容量Ｃａｄｄを追加する種々の方法を示している。これらのいずれの方法においても負荷容量Ｃａｄｄを追加することによりＤＲＡＭに入るＣＬＫ信号とＤＱＳ信号のタイミングを一致させる。ＤＲＡＭに入るＣＬＫ信号とＤＱＳ信号のタイミングを一致させることでｔＤＱＳＳは小さくなり、タイミングマージンは増える。これらの構成とすることで、多ＲＡＮＫ品においても高速動作可能なメモリモジュールが得られる。

本発明においては、メモリモジュールのクロック信号配線時定数とデータストローブ信号配線時定数を等しくするためＰＬＬのＣＬＫ信号入力部付近に負荷容量Ｃａｄｄを追加している。しかしマザーボード内の配線長は、配線インピーダンス等はその概略値が公表されている。したがってマザーボード内を含めたクロック信号配線時定数とデータストローブ信号配線時定数を揃えることもできる。マザーボード内を含めた配線時定数を揃えることで、より精確にクロック（ＣＬＫ）信号とデータストローブ（ＤＱＳ)信号とのタイミングを高い精度で揃える事ができ、多ＲＡＮＫ品においても高速動作可能なメモリモジュールが得られる。

以上本願発明を実施の形態及び実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲において種々変更して実施することが可能である。さらに上記実施例には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。

メモリシステム概略構成図である。 図１におけるＣＬＫ信号配線のトポロジー図である。 １Ｒａｎｋ ＤＩＭＭを使用した場合のＤＱ／ＤＱＳ信号配線のトポロジー図である。 ２Ｒａｎｋ ＤＩＭＭを使用した場合のＤＱ／ＤＱＳ信号配線のトポロジー図である。 Registered ＤＩＭＭ内のＣＬＫ信号配線図である。 Registered ＤＩＭＭ内のＤＱＳ信号配線図である。 メモリシステム構成におけるＣＬＫ、ＤＱＳ信号の負荷数を示す説明図である。 メモリシステム構成における模式構成図と、ＣＬＫ、ＤＱＳ信号波形図である。 （Ａ）はメモリシステム構成図、（Ｂ）はメモリシステム構成におけるＤＱＳ信号とＣＬＫ信号のFlight time(伝播時間)のデータである。 （Ａ）はＰＬＬのＣＬＫ信号入力部に負荷容量を付加した模式構成図、（Ｂ）はＣＬＫ信号配線とＤＱＳ信号配線のインピーダンスの模式図である。 実施例１におけるＣＬＫ信号配線とＤＱＳ信号配線の信号波形図と、その模式構成図である。 実施例２におけるＣＬＫ信号相補入力間に負荷容量を付加した模式構成図である。 実施例２におけるＣＬＫ信号入力部にＰＬＬ内部に設けた負荷容量を付加した他の模式構成図である。 実施例２におけるＣＬＫ信号入力部に負荷容量を付加した他の模式構成図である。

符号の説明

１ メモリコントローラ
２ ＤＱ／ＤＱＳ信号配線
３ ＣＬＫ信号配線
４ コネクタ
５ ＤＩＭＭ
６ ＤＲＡＭ
７ ＰＬＬ
８ レジスタ
１１ ＣＬＫ端子
１２ ＤＱＳ端子
１３ スタブ抵抗
１４ 負荷容量

Claims (8)

1. 位相同期ループ回路を用いて各メモリにクロック信号を分配する多ランク構成のメモリモジュールにおいて、前記メモリへのクロック信号の入力タイミングとデータストローブ信号の入力タイミングとを揃えるために前記位相同期ループ回路のクロック信号入力部分に負荷容量を備えたことを特徴とするメモリモジュール。
2. 前記負荷容量は、前記データストローブ信号を伝達する配線におけるスタブ抵抗と配線インピーダンスとの和と、前記データストローブ信号が入力される前記メモリの入力ピン容量との積で表されるデータストローブ信号配線時定数と、前記負荷容量と前記位相同期ループ回路のクロック信号入力ピン容量との和と、前記クロック信号の配線インピーダンスとの積で表されるクロック信号配線時定数とが等しくなるように設定されることを特徴とする請求項１に記載のメモリモジュール。
3. 前記負荷容量を前記クロック信号の相補の信号線のそれぞれに備えたことを特徴とする請求項２に記載のメモリモジュール。
4. 前記負荷容量の半分の容量値を有する第２の負荷容量を、前記クロック信号の相補の信号線間に備えたことを特徴とする請求項２に記載のメモリモジュール。
5. 前記位相同期ループ回路の内部に設けられた前記負荷容量の１端はダミーピンに接続され、前記位相同期ループ回路のクロック信号ピンと前記ダミーピンとを接続することを特徴とする請求項２に記載のメモリモジュール。
6. 前記位相同期ループ回路の内部に設けられた前記負荷容量の半分の容量値を有する第２の負荷容量の両端はダミーピンにそれぞれ接続され、前記位相同期ループ回路の相補のクロック信号ピンと前記ダミーピンとをそれぞれ接続することを特徴とする請求項２に記載のメモリモジュール。
7. メモリモジュール基板における前記クロック信号のクロック端子から前記位相同期ループ回路の入力ピン間の配線の特性インピーダンス、配線長、配線幅、配線層、スタブ抵抗値、終端などのレイアウト設計と、前記データストローブ信号のデータストローブ端子から前記メモリの入力ピン間の配線の特性インピーダンス、配線長、配線幅、配線層、スタブ抵抗値、終端などのレイアウト設計とを等しくし、
   さらに前記位相同期ループ回路のクロック信号入力部に前記負荷容量を付加することで、前記データストローブ信号に接続されたメモリのデータストローブ信号ピンの総容量値と、前記位相同期ループ回路のクロック信号入力部の容量値とを等しくすることを特徴とする請求項２に記載のメモリモジュール。
8. 前記負荷容量は、前記データストローブ信号を伝達するメモリコントローラから前記メモリの入力ピンまでの信号配線におけるデータストローブ信号配線時定数と、前記クロック信号を伝達するメモリコントローラから前記位相同期ループ回路の入力ピンまでの信号配線におけるクロック信号配線時定数と、が等しくなるように設定されることを特徴とする請求項１に記載のメモリモジュール。
   

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