JP3077866B2 - メモリモジュール - Google Patents

メモリモジュール

Info

Publication number
JP3077866B2
JP3077866B2 JP05312726A JP31272693A JP3077866B2 JP 3077866 B2 JP3077866 B2 JP 3077866B2 JP 05312726 A JP05312726 A JP 05312726A JP 31272693 A JP31272693 A JP 31272693A JP 3077866 B2 JP3077866 B2 JP 3077866B2
Authority
JP
Japan
Prior art keywords
clock
wiring
memory module
memory
banks
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP05312726A
Other languages
English (en)
Other versions
JPH07141860A (ja
Inventor
健二 菅原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=18032689&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP3077866(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP05312726A priority Critical patent/JP3077866B2/ja
Priority to US08/339,730 priority patent/US5495435A/en
Publication of JPH07141860A publication Critical patent/JPH07141860A/ja
Application granted granted Critical
Publication of JP3077866B2 publication Critical patent/JP3077866B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、従来のＤＲＡＭと比較
して、数倍の高速動作が可能なシンクロナスＤＲＡＭを
用いたメモリモジュールに関し、特にメモリモジュール
におけるクロックドライバ半導体装置およびシンクロナ
スＤＲＡＭの配置、ならびにクロックドライバ半導体装
置とシンクロナスＤＲＡＭ間のクロック配線形状に関す
るものである。
【０００２】
【従来の技術】従来より、コンピュータ等の増設メモリ
として、プリント基板上に、ＤＲＡＭを複数個搭載した
メモリモジュールが広く用いられて来た。従来のＤＲＡ
Ｍを用いたメモリモジュールでは、図３に示すように、
プリント基板上に複数のＤＲＡＭ７をバンク毎に分割し
て配置し、各バンクにそれぞれ異なるＣＡＳ配線８ａ、
８ｂ、ＲＡＳ配線９ａ、９ｂを敷設し、メモリモジュー
ルを使用するコンピュータ等の装置本体より、異なった
ＲＡＳならびにＣＡＳ信号を供給し、データの読み出
し、書き込みを行っていた。
【０００３】而して、コンピュータの本体を構成するＭ
ＰＵ（Micro Processor Unit）は近年高速化が一段と進
み、現在１００ＭＨｚで動作するものが市場に提供され
ているが、これに対しＤＲＡＭでは記憶容量の面では目
覚ましい発展を遂げているものの高速化の点では改善の
進行は緩やかである。その結果、ＭＰＵとＤＲＡＭとの
動作速度の乖離が一段と進む傾向にある。この間隙を埋
めるものとして期待されるものの一つにシンクロナスＤ
ＲＡＭがある。
【０００４】これは、クロック入力端子にクロックを供
給しこれと同期させることによりＭＰＵと直結できるよ
うにしたものであり、例えばバンクに交互にアクセスす
ることによりプリチャージ時間を隠すようにし、また、
データへの連続アクセス（いわゆるバーストアクセス）
を行いデータの連続出力を可能ならしめることにより高
速動作を実現したものである。
【０００５】図４は、シンクロナスＤＲＡＭを用いた従
来のメモリモジュールの構成を示す平面図である。すな
わち、従来のメモリモジュールでは、プリント基板（図
示なし）上に第１バンクおよび第２バンクを構成するシ
ンクロナスＤＲＡＭ３を１列に配置し、各シンクロナス
ＤＲＡＭ３にクロックを供給するクロックドライバ装置
２をシンクロナスＤＲＡＭ列の一端に配置する。クロッ
クドライバ装置２にはクロック入力配線５が接続されて
おり、この配線を介してコンピュータ等の装置本体から
クロックが供給されている。また、クロック配線６を介
して各シンクロナスＤＲＡＭ３に接続されており、これ
により各シンクロナスＤＲＡＭにクロックが供給され
る。なお、プリント基板上での実際の配線では、クロッ
ク配線６は上下方向に図示の状態よりも稠密な状態に敷
設されている。
【０００６】図４において、図示は省略されているが、
各シンクロナスＤＲＡＭのアドレス入力端子はアドレス
バスに接続されており、装置本体の指示するアドレスの
セルがアクセスされる。ここで、例えばバンク１とバン
ク２とに異なる番地を割り当てて使用する場合、最上位
ビットのアドレスを用いてバンクの選択を行う。また、
バンク１、バンク２の各番地をメモリエリアの同一番地
に割り当てて各バンクをデータの上位ビットと下位ビッ
トを格納するように使用する場合には、最上位ビットの
アドレスを両バンクに共通にする。
【０００７】
【発明が解決しようとする課題】上述した従来のシンク
ロナスＤＲＡＭメモリモジュールでは、各シンクロナス
ＤＲＡＭにクロックを供給するクロックドライバ装置が
シンクロナスＤＲＡＭ列外に配置されていたため、例え
ば各バンクの左端のシンクロナスＤＲＡＭでは、バンク
１とバンク２とでクロック配線６の配線長に数倍の差が
生じ、最も差の少ない右端のシンクロナスＤＲＡＭ間で
も約２倍の配線長の差がある。また、従来のメモリモジ
ュールでは、バンク内において左端と右端とのシンクロ
ナスＤＲＡＭ間では配線長に数倍の差がある。而して、
配線には配線容量および配線抵抗が寄生しているため、
配線長に差があるとクロックタイミングの遅れに差が生
じることになる。この差は低速のメモリでは問題となる
ことはなかったが、１００ＭＨｚ程度のクロックで動作
を行う高速のメモリでは、クロック遅延の差によりスキ
ュー整合に問題が生じる。すなわち、メモリ内におい
て、クロックタイミングの遅れのばらつきにより他の信
号とのタイミングの余裕を大きくとる必要が生じ結果的
に書き込みおよび読み出し動作の遅れが大きくなる。ま
た、例えば、バンク１により出力されるデータとバンク
２で出力されるデータとの間で同一のビット間でタイミ
ングに差が生じ、あるいは、バンク１とバンク２とにデ
ータの上位ビットと下位ビットの内容とをそれぞれ格納
しているときには、同一データ内でのビットによるタイ
ミングのずれが大きくなり、この出力データを扱う回路
におけるスキュー整合に問題が生じる。
【０００８】
【課題を解決するための手段】上記問題点を解決するた
め、本発明によれば、クロックドライバによってクロッ
クが供給される複数個のメモリが複数のバンクに分けら
れ、互いに異なるバンクに属する対となるメモリが前記
クロックドライバからクロックの供給を受けるメモリモ
ジュ−ルにおいて、前記クロックドライバがメモリモジ
ュ−ルのほぼ中央に配置され、その左右に、属するバン
クの異なるメモリが配置され、各々の対となっているメ
モリ同士は第１のクロック配線で接続され、各々の第１
のクロック配線の中点と前記クロックドライバとが第２
のクロック配線で接続され、対となっているメモリで
は、前記クロックドライバからの配線距離が実質上等し
く、かつ、同一バンク内のメモリでは前記クロックドラ
イバからの配線距離が大略等しいことを特徴とするメモ
リモジュ−ルが提供される。
【０００９】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。図１（ａ）は、本発明の第１の実施例に
おけるシンクロナスＤＲＡＭおよびクロックドライバ装
置のプリント基板上での配置を示す平面図であり、図１
（ｂ）は、本実施例におけるクロック配線の敷設状態を
示すブロック図である。図１（ａ）に示されるように、
本実施例では、クロックドライバ装置２をプリント基板
１の中央に搭載し、バンク１、バンク２に属するシンク
ロナスＤＲＡＭ３をそれぞれクロックドライバ装置の左
右に配置してメモリモジュールを構成している。プリン
ト基板１の下側縁部には、端子４が形成されており、ク
ロックドライバ装置２へのクロックの供給、シンクロナ
スＤＲＡＭ３に対するアドレス信号の供給、データの入
出力等のために用いられている。
【００１０】図１（ｂ）に示されるように、バンク間の
対応するシンクロナスＤＲＡＭ３同士のクロック入力端
子間をクロック配線６にて接続し、さらにその配線の中
点からクロック配線６を引き出してクロックドライバ装
置２の出力端子と接続している。クロックドライバ装置
２に対しては、装置本体より端子４、クロック入力配線
５を介してクロックが供給されている。
【００１１】このように構成されたメモリモジュールで
は、バンク間の対応するシンクロナスＤＲＡＭ同士では
クロック配線長が等しくなるため、両者間でクロックの
遅延に差は生じなくなり、そのため、各シンクロナスＤ
ＲＡＭ内でのタイミングの合わせ方が容易となる。ま
た、バンク１、バンク２をそれぞれ異なるメモリエリア
の番地を割り当てて使用するとき、同一のビット間での
バンクが異なることによる情報の遅れに差はなくなり、
また、バンク１、バンク２を同一データの上位のビット
と下位のビットとを格納するのに用いる場合、同一デー
タ内でのビット間のタイミングずれが少なくなり、スキ
ュー整合を図ることが容易になる。
【００１２】また、上記構成によれば、同一バンク内で
のクロック配線長の差が少なくなっており、バンク内で
のクロックタイミング遅れの差が少なくなってスキュー
整合問題が緩和され、また同一データ内でのデータ出力
時のビット間のタイミングのずれが少なくなっている。
さらに、本発明によれば、クロックドライバ装置が、メ
モリモジュールの中央に配置されたことにより最長の配
線長が従来例の場合よりも短縮されており、そのため、
より高速の動作が可能になっている。
【００１３】図２は、本発明の第２の実施例を示す配置
ブロック図である。同図において、図１の部分と同等の
部分には同一の参照番号が付されているので重複する説
明は省略するが、本実施例では、シンクロナスＤＲＡＭ
のバンク数を４つに増加させてメモリー容量の増加を図
っている。本実施例でも、各バンクをメモリエリアの異
なる番地を割り当てて使用することもできるし、２つ乃
至４つのバンクによりデータの一部のビットを記憶させ
るようにすることができる。本実施例においても、バン
ク間の対応するシンクロナスＤＲＡＭ３間でのクロック
配線長を等しくすることができ、また同一バンク内での
クロック配線長の差を少なくすることができるので、先
の実施例の場合と同様の効果を奏することができる。
【００１４】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、実施例では、２
乃至４バンク構成のメモリモジュールについて説明した
がバンク数をさらに増加させることができる。また、１
バンクを構成するシンクロナスＤＲＡＭの数は１乃至複
数の適宜値にすることができる。さらに、実施例では、
プリント基板上にメモリモジュールのみを形成する例に
ついて説明したが、メモリモジュールを他の半導体装置
とともに同一プリント基板上に搭載することもできる。
また、本発明のおいて用いられるシンクロナスＤＲＡＭ
のビット構成については格別の制限はなく市場に提供さ
れている製品は何れも使用することができる。また、本
発明のメモリモジュールは、コンピュータの主記憶装置
やＶＲＡＭの代替用等に適用することができるものであ
り特に用途が限定されるものではない。
【００１５】
【発明の効果】以上説明したように、本発明のメモリモ
ジュールは、クロックドライバ装置の左右に異なるバン
クに属するシンクロナスＤＲＡＭを配置し、バンク間の
対応するシンクロナスＤＲＡＭ同士のクロック入力端子
間をクロック配線にて接続し、さらにその中点から配線
を引き出してクロックドライバ装置に接続したものであ
るので、以下の効果を奏することができる。
【００１６】 バンク間の対応するシンクロナスＤＲ
ＡＭ同士でのクロック配線長を等しくすることができる
ため、両者間でクロックの遅延に差は生じなくなり、両
者間でのスキュー整合問題は緩和される。また、各バン
クをそれぞれ異なるメモリエリアの番地を割り当てて使
用するとき、同一のビット間でバンクが異なることによ
る情報の遅れに差はなくなり、また、各バンクを同一デ
ータの異なるビット部分のデータを格納するのに用いる
場合、同一データ内でのビット間のタイミングずれが少
なくなり、この出力データを扱う回路におけるスキュー
整合を図ることが容易になる。
【００１７】 クロックドライバ装置がメモリモジュ
ールの中央に配置されたことにより、クロック配線の最
長の配線長を短くすることができ、メモリのより高速な
動作が可能になる。 同一バンク内でのクロック配線の配線長の差を少な
くすることができ、同一データのビット間でのクロック
タイムの遅れの差を少なくすることができるため、で
述べた場合と同様にスキュー整合が容易になり、誤動作
の発生を防止することができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施例を示す平面図とブロッ
ク図。
【図２】 本発明の第２の実施例を示すブロック図。
【図３】 第１の従来例のブロック図。
【図４】 第２の従来例のブロック図。
【符号の説明】
１ プリント基板 ２ クロックドライバ装置 ３ シンクロナスＤＲＡＭ ４ 端子 ５ クロック入力配線 ６ クロック配線 ７ ＤＲＡＭ ８ａ、８ｂ ＣＡＳ配線 ９ａ、９ｂ ＲＡＳ配線

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 クロックドライバによってクロックが供
    給される複数個のメモリが複数のバンクに分けられ、互
    いに異なるバンクに属する対となるメモリが前記クロッ
    クドライバからクロックの供給を受けるメモリモジュ−
    ルにおいて、前記クロックドライバがメモリモジュ−ル
    のほぼ中央に配置され、その左右に、属するバンクの異
    なるメモリが配置され、各々の対となっているメモリ同
    士は第１のクロック配線で接続され、各々の第１のクロ
    ック配線の中点と前記クロックドライバとが第２のクロ
    ック配線で接続され、対となっているメモリでは、前記
    クロックドライバからの配線距離が実質上等しく、か
    つ、同一バンク内のメモリでは前記クロックドライバか
    らの配線距離が大略等しいことを特徴とするメモリモジ
    ュ−ル。
  2. 【請求項２】 前記メモリがプリント基板上に配置され
    ていることを特徴とする請求項１記載のメモリモジュ−
    ル。
  3. 【請求項３】 前記メモリがＶＲＡＭであることを特徴
    とする請求項１記載のメモリモジュ−ル。
  4. 【請求項４】 前記メモリがシンクロナスＤＲＡＭであ
    ることを特徴とする請求項１記載のメモリモジュ−ル。
JP05312726A 1993-11-18 1993-11-18 メモリモジュール Expired - Lifetime JP3077866B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP05312726A JP3077866B2 (ja) 1993-11-18 1993-11-18 メモリモジュール
US08/339,730 US5495435A (en) 1993-11-18 1994-11-14 Synchronous DRAM memory module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP05312726A JP3077866B2 (ja) 1993-11-18 1993-11-18 メモリモジュール

Publications (2)

Publication Number Publication Date
JPH07141860A JPH07141860A (ja) 1995-06-02
JP3077866B2 true JP3077866B2 (ja) 2000-08-21

Family

ID=18032689

Family Applications (1)

Application Number Title Priority Date Filing Date
JP05312726A Expired - Lifetime JP3077866B2 (ja) 1993-11-18 1993-11-18 メモリモジュール

Country Status (2)

Country Link
US (1) US5495435A (ja)
JP (1) JP3077866B2 (ja)

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1021684A (ja) * 1996-07-05 1998-01-23 Mitsubishi Electric Corp 同期型半導体記憶装置
JP4070255B2 (ja) * 1996-08-13 2008-04-02 富士通株式会社 半導体集積回路
JP3455040B2 (ja) * 1996-12-16 2003-10-06 株式会社日立製作所 ソースクロック同期式メモリシステムおよびメモリユニット
US5867448A (en) * 1997-06-11 1999-02-02 Cypress Semiconductor Corp. Buffer for memory modules with trace delay compensation
US6134638A (en) * 1997-08-13 2000-10-17 Compaq Computer Corporation Memory controller supporting DRAM circuits with different operating speeds
US6144576A (en) * 1998-08-19 2000-11-07 Intel Corporation Method and apparatus for implementing a serial memory architecture
US6229727B1 (en) * 1998-09-28 2001-05-08 Cisco Technology, Inc. Method and apparatus for support of multiple memory devices in a single memory socket architecture
US5982655A (en) * 1998-09-29 1999-11-09 Cisco Technology, Inc. Method and apparatus for support of multiple memory types in a single memory socket architecture
KR100338779B1 (ko) * 2000-08-28 2002-05-31 윤종용 버스라인들 간의 스큐를 방지하기 위한 메모리 모듈
US6349050B1 (en) * 2000-10-10 2002-02-19 Rambus, Inc. Methods and systems for reducing heat flux in memory systems
AU2002229090A1 (en) * 2000-12-14 2002-06-24 Rtimage Inc. Three-dimensional image streaming system and method for medical images
US6771515B2 (en) * 2001-07-23 2004-08-03 Intel Corporation Systems having modules with on die terminations
US6918078B2 (en) * 2001-07-23 2005-07-12 Intel Corporation Systems with modules sharing terminations
US6717823B2 (en) * 2001-07-23 2004-04-06 Intel Corporation Systems having modules with buffer chips
US6631083B2 (en) * 2001-07-23 2003-10-07 Intel Corporation Systems with modules and clocking therefore
US6724082B2 (en) * 2001-07-23 2004-04-20 Intel Corporation Systems having modules with selectable on die terminations
US6711027B2 (en) * 2001-07-23 2004-03-23 Intel Corporation Modules having paths of different impedances
US6674649B2 (en) * 2001-07-23 2004-01-06 Intel Corporation Systems having modules sharing on module terminations
US6674648B2 (en) * 2001-07-23 2004-01-06 Intel Corporation Termination cards and systems therefore
US6751113B2 (en) * 2002-03-07 2004-06-15 Netlist, Inc. Arrangement of integrated circuits in a memory module
US20050044302A1 (en) * 2003-08-06 2005-02-24 Pauley Robert S. Non-standard dual in-line memory modules with more than two ranks of memory per module and multiple serial-presence-detect devices to simulate multiple modules
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US20050018495A1 (en) * 2004-01-29 2005-01-27 Netlist, Inc. Arrangement of integrated circuits in a memory module
US7532537B2 (en) * 2004-03-05 2009-05-12 Netlist, Inc. Memory module with a circuit providing load isolation and memory domain translation
US7289386B2 (en) * 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7542322B2 (en) * 2004-09-30 2009-06-02 Intel Corporation Buffered continuous multi-drop clock ring
JP4342508B2 (ja) * 2005-11-24 2009-10-14 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP2007164599A (ja) * 2005-12-15 2007-06-28 Elpida Memory Inc メモリモジュール
US7724604B2 (en) * 2006-10-25 2010-05-25 Smart Modular Technologies, Inc. Clock and power fault detection for memory modules
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8417870B2 (en) * 2009-07-16 2013-04-09 Netlist, Inc. System and method of increasing addressable memory space on a memory board
US10236032B2 (en) * 2008-09-18 2019-03-19 Novachips Canada Inc. Mass data storage system with non-volatile memory modules
KR20100114421A (ko) * 2009-04-15 2010-10-25 삼성전자주식회사 적층 패키지
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
US20150033050A1 (en) * 2013-07-25 2015-01-29 Samsung Electronics Co., Ltd Semiconductor integrated circuit and computing device including the same
CN105706064B (zh) 2013-07-27 2019-08-27 奈特力斯股份有限公司 具有本地分别同步的内存模块
CN109147834B (zh) * 2018-09-27 2024-02-13 长鑫存储技术有限公司 电源系统及半导体封装集合体

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05128214A (ja) * 1991-11-07 1993-05-25 Nec Corp 配線処理方式
JPH05233092A (ja) * 1992-02-18 1993-09-10 Nec Ic Microcomput Syst Ltd クロック信号分配方法および分配回路
US5270964A (en) * 1992-05-19 1993-12-14 Sun Microsystems, Inc. Single in-line memory module
US5272664A (en) * 1993-04-21 1993-12-21 Silicon Graphics, Inc. High memory capacity DRAM SIMM

Also Published As

Publication number Publication date
JPH07141860A (ja) 1995-06-02
US5495435A (en) 1996-02-27

Similar Documents

Publication Publication Date Title
JP3077866B2 (ja) メモリモジュール
US8412906B2 (en) Memory apparatus supporting multiple width configurations
US5089993A (en) Memory module arranged for data and parity bits
KR100192187B1 (ko) 단일/이중 인-라인 메모리 모듈에 패키징되는 동기식 메모리 및 제조 방법
US7032092B2 (en) Memory controller for supporting a plurality of different memory accesse modes
EP1194856B1 (en) A memory expansion module including multiple memory banks and a bank control circuit
US5577236A (en) Memory controller for reading data from synchronous RAM
US5175835A (en) Multi-mode DRAM controller
US4958322A (en) Semiconductor pseudo memory module
JPH05314774A (ja) コンピュータ記憶モジュール回路板
JPH05274859A (ja) 記憶装置及びこれにアクセスする方法
KR960042366A (ko) 데이타와 상태 메모리를 갖는 고 기억용량 dimm
US5504700A (en) Method and apparatus for high density sixteen and thirty-two megabyte single in-line memory module
KR20060063698A (ko) 반도체 메모리 모듈 및 반도체 회로
KR100375147B1 (ko) 회로모듈
US8140783B2 (en) Memory system for selectively transmitting command and address signals
USRE38955E1 (en) Memory device having a relatively wide data bus
US5838632A (en) Semiconductor memory apparatus
US20020024834A1 (en) Memory module having programmable logic device and sTSOP
KR100393465B1 (ko) 반도체 메모리용 계층적 사전 추출
KR19980056135A (ko) 듀얼포트로 동작하는 싱크로너스 디램
KR940002595Y1 (ko) Cpu보드상의 이중 포트 기억장치 회로
JPH09218821A (ja) 情報処理装置およびそのメモリシステム
JP2001014854A (ja) 半導体記憶装置
KR20010027370A (ko) 데이터 입출력 라인의 부하를 줄이는 뱅크 구성방법 및 데이터입출력 라인 배치방법으로 구현된 반도체 메모리 장치

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19971111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080616

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090616

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100616

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100616

Year of fee payment: 10

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100616

Year of fee payment: 10

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100616

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110616

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120616

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120616

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130616

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130616

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140616

Year of fee payment: 14

EXPY Cancellation because of completion of term