KR940002595Y1 - Cpu보드상의 이중 포트 기억장치 회로 - Google Patents

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Abstract

내용 없음.

Description

CPU보드상의 이중 포트 기억장치 회로
제 1 도는 본 고안의 회로도.
제 2 도는 종래의 회로도.
* 도면의 주요부분에 대한 부호의 설명
1, 2 : 멀티플렉서 3, 4 : 디램 뱅크
5 : 콘트롤러 6-16 : 버퍼
본 고안은 중앙처리장치보드의 이중포트 기억장치의 설계에 관한 것으로 중앙처리장치와 다른 버스 마스터가 중앙처리장치 온-보드 기억장치를 억세할때를 경우에 따라 동시에 기억장치를 사용할 수 있게 함으로써 시스템의 능률을 높이기 위한 것이다.
종래의 이중 포트 기억장치(Dual Port Memory)는 멀티 플렉서(1)와 콘트롤러(5) 및 버퍼(10-12)와 디렘뱅크(3, 4)로 구성된 회로도를 중앙처리장치 보드상에 설치하여 구성되는데 이것을 첨부된 도면 제 2 도에서와 같이 설명하면 다음과 같다.
멀티플렉서(1)의 입력선(IL)에는 어드레스(A1-A19)가 입력되고 출력선(OL)은 디램 뱅크(3, 4)에 접속되며 콘트롤러(5)의 입력단에는 중앙처리장치의 어드레스(A0) 및 어드레스 스트로브(AS)와 입출력신호(R/W) 및 선택단자(LSEL, VSEL)가 연결되고 출력단(RAS, CAS, WE, E1-E3DIR1)은 디램뱅크(3, 4)와 버퍼(10-12)에 접속한다.
한편 중앙처리장치(CPU)와 직접 기억장치 억세스 제어기(DMAC)의 데이터버스(D0-D7)는 버퍼(10-12)를 통해 디램뱅크(3, 4)에 연결된다.
이와같이 구성되는 종래 이중포트 기억장치에서는 두개의 마스터 즉, 중앙처리장치(CPU)와 직접 기억장치 억세스 제어기(DMAC)가 CPU보드상에 있는 메모리를 억세스할때, 콘트롤러(5)의 로우어드레스 스트로브(RAS), 컬럼 어드레스스트로브(CAS) 및 라이트 이네이블신호(WE)와 버퍼 구동신호(E1-E3)로 인해서 디램뱅크(3, 4)와 버퍼(10-12)가 구동 되는데 중앙처리장치(CPU) 및 직접 기억장치 억세스 제어기(DMAC)는 버퍼(10)를 공통으로 사용하여 디램뱅크(3, 4)에 접속될 뿐 아니라 멀티플렉서(1)에서 출력되는 멀티어드레스(MA0-MA8)와 콘트롤러(5)에서 출력되는 로우 및 컬럼 어드레스 스토로브(RAS, CAS)와 라이트 이네이블신호(WE)가 두디램뱅크(3, 4)를 공통으로 제어하기 때문에 중앙처리장치(CPU)가 메모리를 사용하면 직접 기억장치 억세스 제어기(DMAC)는 중앙처리장치의 동작이 끝난후에야 메모리 사용이 가능하며 또한 직접 기억장치 억세스제어기(DMAC)가 메모리를 억세스하는 도중이면 중앙 처리장치(CPU)는 그 동작이 끝난 후에야 디램뱅크(3, 4)의 메모리를 억세스할 수 있다.
따라서 종래에는 두개의 마스터가 동시에 디램뱅크(3, 4)의 메모리를 사용할 수 없는 기술상의 문제점으로 인해서 기다리는 시간이 길어져 시스템의 수행능력이 저하되는 문제가 발생되었다.
본 고안은 이러한 종래의 문제점을 해결하기 위하여 중앙처리장치(CPU)가 억세스하려는 메모리 뱅크와 직접기억장치억세스 제어기(DMAC)가 억세스하려는 메모리 뱅크가 다를 경우, 각 메모리 뱅크를 두개의 마스터가 동시에 억세스할 수 있도록 한 것으로써 이를 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
멀티플레서(1)(2)의 입력선(IL)에는 중앙처리장치의 어드레스(LA0-LA19) (VA0-VA19)를 입력하며 출력선(OL)은 버퍼 (6-9)에 연결하고 콘트롤러(5)의 입력단에는 중앙처리장치의 어드레스(LA19, VA19)와 어드레스 스트로브(LAS, VAS)리드-라이트신호(LR/W, VR/W) 및 선택신호(LSEL, VSEL)디바이스 선택신호(LV)가 입력된다.
그리고 버퍼(6-9)의 출력단(B1NA)(B2MA)은 디램뱅크(3)(4)이 뱅크어드레스 입력단(B1NA)(B2MA)에 접속하며 콘트롤러(5)의 (B1RAS, B2RAS) (B1CAS, B2CAS) (B1WE, B2WE)은 디램뱅크(3, 4)의 뱅크 로우어드레스 스트로브(B1RAS, B2RAS)뱅크 컬림 어드레스 스트로브(B1CAS, B2CAS) 및 뱅크 라이드 이네이블(B1WE, B2WE)단에 접속하고 또 콘트롤러(5)의 이네이블 신호(EA1-EA4, ED1-ED7)는 버퍼(6-16)의 이네이블(EN)단에 접속한다.
한편 중앙처리장치(CPU)의 데이타 버스(D0-D7)는 버퍼(13, 10)(13, 14, 12)를 각각 거쳐 디램 뱅크(3)(4)의 메모리에 연결하고 직접 기억장치 억세스제어기(DMAC)의 데이터 버스(D0-D7)는 버퍼(16, 11)(15, 12)를 통해서 디램뱅크(3), (4)의 메모리에 연결하며 또한 중앙처리장치는 버퍼(13-15)를 차례로 통하여 직접 기억장치 억세스 제어기(DMAC)에 접속되도록 구성한다.
이와같이 구성되는 본 고안의 작용 및 효과는 다음과 같다.
두 마스터 즉, CPU와 DMAC가 동시에 메모리 뱅크의 어드레스를 억세스할때 멀티플렉서(1)(2)는 CPU가 억세스할 어드레스(LA0-LA19)와 DMAC가 억세스할 어드레스(VA0-VA19)를 받아 들여 버퍼(6-9)에 멀티어드레스(MA0-MA7)를 출력하는 버퍼(6-9)는 디램뱅크(3)(4)를 억세스하는 멀티어드레스(MA0-MA7)를 디램뱅크(3)(4)에 출력한다.
그리고 CPU가 억세스할 어드레스(LA19) 및 DMAC가 억세스할어드레스(VA19), CPU 어드레스 스트로브(LAS) 및 DMAC 어드레스(VA19), CPU어드레스 스트로브(LAS) 및 DMAC 어드레스 스트로브(VAS), CPU리드-라이드 신호(LR/W) 및 DMAC 메모리 선택신호(VSEL)와 CPU가 다른 디바이스를 선택하는지의 여부가 결정되는 디바이스 선택신호(LV)가 입력되는 콘트롤러(5)는 버퍼(6-16)를 구동시키는 이네이블신호(EA1-EA4, ED1-ED7)와 디램뱅크(3, 4)의 메모리 억세스 여부를 결정하여 주는 디램뱅크(3)의 로우 어드레스 스트로브(B1RAS), 컬럼 어드레스 스트로브(B1CAS), 라이드 이네이블 신호(B1WE) 및 디램뱅크(4)의 로우 어드레스 스트로브(B2RAS), 컬럼 어드레스 스트로브(B2CAS) 및 라이트 이네이블 신호(B2WE)를 출력하여 CPU 및 DMAC의 디램뱅크(3, 4)의 메모리 억세스가 동시에 가능하게 되는 것이다.
여기서 디램뱅크(3,4) 및 버퍼(6-16) 콘트롤러(5)의 로직인 PALEQ(Programmable Array Logic Equation)를 보면
와 같이 출력된다.
그러므로 콘트롤러(5)는 첫째 CPU가 디램 뱅크(3)를, DMAC가 디램뱅크(4)를 억세스할 경우는 버퍼(6, 9, 13, 10, 15, 12)를 이네이블시키고 버퍼(7, 8, 11, 14, 16)를 디스 에이블시키며 출력단신호(B1MA, B2MA, B1RAS, B2RAS, B1CAS, B1WE, B2WE)를 구동시켜 동작을 설정하고 둘째 CPU가 디램뱅크(4)를, DMAC가 디램뱅크(3)를 억세스할 경우는 버퍼(7, 8, 13, 14, 12, 16, 11)를 이네이블시키고 버퍼(6, 9, 10, 15)를 디스에이블시키며 출력단신호(B1MA, B2MA, B1RAS, B2RAS, B1CAS, B1WE, B2WE)를 구동시켜 설정하며, 셋째 CPU 및 DMAC가 모두 디램뱅크(43)를 억세스할 경우는 콘트롤 로직에서 요구하는 순서에 따라 우선순위에 의해서 콘트롤하는데 CPU 일 경우 버퍼(6, 13, 10)를, DMAC일 경우 버퍼(8, 16, 11)를 이네이블시키며 출력단신호(B1RAS, B1CAS, B1WE)를 구동시켜 설정하고 넷째 CPU 및 DMAC가 모두 디램 뱅크(4)를 억세할 경우는 CPU일 경우 버퍼(7, 13, 14, 12)를 DMAC일 경우 버퍼(9, 15, 12)를 이네이블 시키며 출력신호(B2RAS, B2CAS, B2WE)를 구동시켜 설정하고 마지막으로 CPU가 시스템의 데이터를 버스를 통하여 다른 장치를 억세스할때는 버퍼(13, 14, 15)를 이네이블시켜 동작을 설정하게 되는 것이다.
따라서 본 고안은 시스템 데이터 폭의 2배 크기의 메모리를 CPU보드에 설계하여 CPU와 DMAC가 서로 다른 디램뱅크를 동시에 억세스할 수 있으므로 시스템 내부에서 기다리는 시간이 줄어들어 시스템의 수행능력을 높일 수가 있다.

Claims (1)

  1. 중앙처리장치 보드에 이중 기억장치를 설계하여 CPU와 DMAC가 메모리 뱅크를 억세스하는 회로에 있어서, 데이터 폭을 두배로 하여 CPU와 디램뱅크(3, 4)사이에는 버퍼(13, 14, 12, 10)를, DMAC와 디램뱅크(3, 4)사이에는 버퍼(15, 12, 16, 11)를 CPU와 DMAC 사이에는 버퍼(13, 14, 15)를 접속하고 멀티플렉서(1, 2)의 출력선(OL)은 버퍼(6-9)를 통하여 디램뱅크(3, 4)에 연결하되 각 버퍼(6-16)와 디램 뱅크(3, 4)는 콘트롤러(5)의 제어출력신호에 의해 설정되도록 구성하여 CPU와 다른 마스터가 동시에 메모리 뱅크를 억세스할 수 있도록 구성되는 CPU보드상의 이중 포트 기억장치회로.
KR2019880022110U 1988-12-30 1988-12-30 Cpu보드상의 이중 포트 기억장치 회로 KR940002595Y1 (ko)

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