JP3525070B2 - アクセス制御装置及びアクセス方法 - Google Patents
アクセス制御装置及びアクセス方法Info
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- JP3525070B2 JP3525070B2 JP01887899A JP1887899A JP3525070B2 JP 3525070 B2 JP3525070 B2 JP 3525070B2 JP 01887899 A JP01887899 A JP 01887899A JP 1887899 A JP1887899 A JP 1887899A JP 3525070 B2 JP3525070 B2 JP 3525070B2
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1647—Handling requests for interconnection or transfer for access to memory bus based on arbitration with interleaved bank access
Description
【０００１】
【発明の属する技術分野】本発明は、アクセス制御装置
及びアクセス方法に関し、特に、ＣＰＵ（Central Pro
cessing Unit ）からメモリへのアクセスを制御するア
クセス制御装置及びアクセス方法に関する。
及びアクセス方法に関し、特に、ＣＰＵ（Central Pro
cessing Unit ）からメモリへのアクセスを制御するア
クセス制御装置及びアクセス方法に関する。
【０００２】
【従来の技術】図４は、従来の情報処理装置の構成を一
部示すブロック図で、ＣＰＵ１６０又は第１及び第２の
処理回路５００、５１０からＤＲＡＭ（Dynamic Random
Access Memory）１２０へのアクセスに関わる構成を
示す。図４に示された情報処理装置は、ＣＰＵ１６０
と、アクセスポート１４０と、ＤＲＡＭ１２０と、バス
アービタ１３０と、第１及び第２の処理回路５００、５
１０とを備える。アクセスポート１４０と、ＤＲＡＭ１
２０と、バスアービタ１３０と、第１及び第２の処理回
路５００、５１０とは、ＬＳＩ１１０上に作製されてい
るとする。
部示すブロック図で、ＣＰＵ１６０又は第１及び第２の
処理回路５００、５１０からＤＲＡＭ（Dynamic Random
Access Memory）１２０へのアクセスに関わる構成を
示す。図４に示された情報処理装置は、ＣＰＵ１６０
と、アクセスポート１４０と、ＤＲＡＭ１２０と、バス
アービタ１３０と、第１及び第２の処理回路５００、５
１０とを備える。アクセスポート１４０と、ＤＲＡＭ１
２０と、バスアービタ１３０と、第１及び第２の処理回
路５００、５１０とは、ＬＳＩ１１０上に作製されてい
るとする。
【０００３】ＣＰＵ１６０は、情報処理装置全体の動作
を制御する。ＤＲＡＭ１２０は、情報処理装置の動作に
関わる情報を書き込み、保持し、読み出す機能をもつメ
モリである。バスアービタ１３０は、ＣＰＵ１６０及び
第１及び第２の処理回路５００、５１０からＤＲＡＭ１
２０へのアクセスが要求されると、優先度の高い要求か
らアクセスを許可する。アクセスポート１４０は、ＣＰ
Ｕ１６０から出されるＤＲＡＭ１２０へのアクセス要求
に関わる情報を書き込むためのレジスタを備え、アクセ
ス要求をバスアービタ１３０へ伝える。第１及び第２の
処理回路５００、５１０は、任意の処理回路であって、
２つとは限らない。
を制御する。ＤＲＡＭ１２０は、情報処理装置の動作に
関わる情報を書き込み、保持し、読み出す機能をもつメ
モリである。バスアービタ１３０は、ＣＰＵ１６０及び
第１及び第２の処理回路５００、５１０からＤＲＡＭ１
２０へのアクセスが要求されると、優先度の高い要求か
らアクセスを許可する。アクセスポート１４０は、ＣＰ
Ｕ１６０から出されるＤＲＡＭ１２０へのアクセス要求
に関わる情報を書き込むためのレジスタを備え、アクセ
ス要求をバスアービタ１３０へ伝える。第１及び第２の
処理回路５００、５１０は、任意の処理回路であって、
２つとは限らない。
【０００４】図５は、アクセスポート１４０の構成を示
すブロック図である。アクセスポート１４０は、さら
に、ＤＲＡＭバイトアドレス指定用レジスタ１４１と、
ＤＲＡＭワードデータ読み書き用レジスタ１４２と、ア
クセスモード指定用レジスタ１４３とを備える。アクセ
スモード指定用レジスタ１４３は、さらに、ＤＲＡＭア
ドレス可変指定ビット１４４と、ＤＲＡＭアドレス増加
／減少指定ビット１４５とを備える。
すブロック図である。アクセスポート１４０は、さら
に、ＤＲＡＭバイトアドレス指定用レジスタ１４１と、
ＤＲＡＭワードデータ読み書き用レジスタ１４２と、ア
クセスモード指定用レジスタ１４３とを備える。アクセ
スモード指定用レジスタ１４３は、さらに、ＤＲＡＭア
ドレス可変指定ビット１４４と、ＤＲＡＭアドレス増加
／減少指定ビット１４５とを備える。
【０００５】ＤＲＡＭバイトアドレス指定用レジスタ１
４１は、ＣＰＵ１６０がアクセスしたいＤＲＡＭのアド
レスを書き込むためのレジスタである。ＤＲＡＭワード
データ読み書き用レジスタ１４２は、ＤＲＡＭバイトア
ドレス指定用レジスタ１４１に書き込まれたアドレスの
データ、あるいはＤＲＡＭバイトアドレス指定用レジス
タ１４１に書き込まれたアドレスに書き込むためのデー
タを保持する。アクセスモード指定用レジスタ１４３
は、ＤＲＡＭ１２０へのアクセスの仕方を指定する。Ｄ
ＲＡＭアドレス可変指定ビット１４４は、ＤＲＡＭバイ
トアドレス指定用レジスタ１４１に書き込まれたアドレ
スを連続的に変化させるか否かを１又は０で指定する。
ＤＲＡＭアドレス増加／減少指定ビット１４５は、ＤＲ
ＡＭバイトアドレス指定用レジスタ１４１に書き込まれ
たアドレスを連続的に増加させるのか、減少させるのか
を１又は０で指定する。
４１は、ＣＰＵ１６０がアクセスしたいＤＲＡＭのアド
レスを書き込むためのレジスタである。ＤＲＡＭワード
データ読み書き用レジスタ１４２は、ＤＲＡＭバイトア
ドレス指定用レジスタ１４１に書き込まれたアドレスの
データ、あるいはＤＲＡＭバイトアドレス指定用レジス
タ１４１に書き込まれたアドレスに書き込むためのデー
タを保持する。アクセスモード指定用レジスタ１４３
は、ＤＲＡＭ１２０へのアクセスの仕方を指定する。Ｄ
ＲＡＭアドレス可変指定ビット１４４は、ＤＲＡＭバイ
トアドレス指定用レジスタ１４１に書き込まれたアドレ
スを連続的に変化させるか否かを１又は０で指定する。
ＤＲＡＭアドレス増加／減少指定ビット１４５は、ＤＲ
ＡＭバイトアドレス指定用レジスタ１４１に書き込まれ
たアドレスを連続的に増加させるのか、減少させるのか
を１又は０で指定する。
【０００６】次に図４及び図５を用いてアクセス動作に
ついて説明する。ＣＰＵ１６０が所定のアドレス、例え
ば０ｘ０５００番地のデータを読み出したい場合、ＤＲ
ＡＭアドレス可変指定ビット１４４に０を書き込み、Ｄ
ＲＡＭバイトアドレス指定用レジスタ１４１に０ｘ０５
００番地を書き込む。また、ＣＰＵ１６０が、連続した
アドレス、例えば、０ｘ０５００番地〜０ｘ０５０８番
地にアクセスするならば、ＤＲＡＭアドレス可変指定ビ
ット１４４に１を書き込み、ＤＲＡＭアドレス増加／減
少指定ビット１４５に１を書き込み、ＤＲＡＭバイトア
ドレス指定用レジスタ１４１に０ｘ０５００番地を書き
込む。また、ＣＰＵ１６０が、０ｘ０５０８番地〜０ｘ
０５００番地のように減少方向に連続したアドレスにア
クセスするならば、ＤＲＡＭアドレス可変指定ビット１
４４に１を書き込み、ＤＲＡＭアドレス増加／減少指定
ビット１４５に０を書き込み、ＤＲＡＭバイトアドレス
指定用レジスタ１４１に０ｘ０５０８番地を書き込む。
ついて説明する。ＣＰＵ１６０が所定のアドレス、例え
ば０ｘ０５００番地のデータを読み出したい場合、ＤＲ
ＡＭアドレス可変指定ビット１４４に０を書き込み、Ｄ
ＲＡＭバイトアドレス指定用レジスタ１４１に０ｘ０５
００番地を書き込む。また、ＣＰＵ１６０が、連続した
アドレス、例えば、０ｘ０５００番地〜０ｘ０５０８番
地にアクセスするならば、ＤＲＡＭアドレス可変指定ビ
ット１４４に１を書き込み、ＤＲＡＭアドレス増加／減
少指定ビット１４５に１を書き込み、ＤＲＡＭバイトア
ドレス指定用レジスタ１４１に０ｘ０５００番地を書き
込む。また、ＣＰＵ１６０が、０ｘ０５０８番地〜０ｘ
０５００番地のように減少方向に連続したアドレスにア
クセスするならば、ＤＲＡＭアドレス可変指定ビット１
４４に１を書き込み、ＤＲＡＭアドレス増加／減少指定
ビット１４５に０を書き込み、ＤＲＡＭバイトアドレス
指定用レジスタ１４１に０ｘ０５０８番地を書き込む。
【０００７】ＣＰＵ１６０はアクセスポート１４０を経
由してアクセス要求をバスアービタ１３０に出す。第１
及び第２の処理回路５００、５１０からもＤＲＡＭ１２
０へのアクセスを要求していれば、バスアービタ１３０
は、ＣＰＵ１６０と第１及び第２の処理回路５００、５
１０の要求とを比較して、優先度の高い要求にアドレス
へのアクセスを許可する。例えば、ＣＰＵ１６０の要求
の優先度が高い場合、バスアービタ１３０は、ＣＰＵ１
６０が要求するアドレスにアクセスし、アクセスされた
アドレスのデータは、ＤＲＡＭワードデータ読み書き用
レジスタ１４２に読み出される。ＣＰＵ１６０は、ＤＲ
ＡＭワードデータ読み書き用レジスタ１４２にアクセス
すれば、アクセス要求したアドレスのデータを読み出す
ことができる。このとき、ＤＲＡＭアドレス可変ビット
１４４に０が書き込まれていると、読み出しは終了す
る。ＤＲＡＭアドレス可変ビット１４４に１が書き込ま
れていると、ＤＲＡＭバイトアドレス指定用レジスタ１
４１に書き込まれたアドレスはＤＲＡＭアドレス増加／
減少指定ビット１４５の指定に従いインクリメント又は
デクリメントされ、バスアービタ１３０を経由して、イ
ンクリメント又はデクリメントされたアドレスのデータ
がＤＲＡＭワードデータ読み書き用レジスタ１４２に読
み出される。
由してアクセス要求をバスアービタ１３０に出す。第１
及び第２の処理回路５００、５１０からもＤＲＡＭ１２
０へのアクセスを要求していれば、バスアービタ１３０
は、ＣＰＵ１６０と第１及び第２の処理回路５００、５
１０の要求とを比較して、優先度の高い要求にアドレス
へのアクセスを許可する。例えば、ＣＰＵ１６０の要求
の優先度が高い場合、バスアービタ１３０は、ＣＰＵ１
６０が要求するアドレスにアクセスし、アクセスされた
アドレスのデータは、ＤＲＡＭワードデータ読み書き用
レジスタ１４２に読み出される。ＣＰＵ１６０は、ＤＲ
ＡＭワードデータ読み書き用レジスタ１４２にアクセス
すれば、アクセス要求したアドレスのデータを読み出す
ことができる。このとき、ＤＲＡＭアドレス可変ビット
１４４に０が書き込まれていると、読み出しは終了す
る。ＤＲＡＭアドレス可変ビット１４４に１が書き込ま
れていると、ＤＲＡＭバイトアドレス指定用レジスタ１
４１に書き込まれたアドレスはＤＲＡＭアドレス増加／
減少指定ビット１４５の指定に従いインクリメント又は
デクリメントされ、バスアービタ１３０を経由して、イ
ンクリメント又はデクリメントされたアドレスのデータ
がＤＲＡＭワードデータ読み書き用レジスタ１４２に読
み出される。
【０００８】また、ＣＰＵ１６０がＤＲＡＭ１２０の所
定のアドレスにデータを書き込みたい場合、ＣＰＵ１６
０は、ＤＲＡＭバイトアドレス指定用レジスタ１４１に
アドレスを書き込んだ後、書き込みたいデータをＤＲＡ
Ｍワードデータ読み書き用レジスタ１４２に書き込む。
バスアービタ１３０を経由して、ＣＰＵ１６０の要求す
るアドレスにアクセスすると、ＤＲＡＭワードデータ読
み書き用レジスタ１４２に書き込まれたデータが、アク
セスされたアドレスに書き込まれる。ＣＰＵ１６０が連
続したアドレスにデータを書き込みたい場合は、上記で
説明したＤＲＡＭアドレス可変ビット１４４及びＤＲＡ
Ｍアドレス増加／減少指定ビット１４５を用いて、ＤＲ
ＡＭバイトアドレス指定用レジスタ１４１のアドレスを
インクリメント又はデクリメントし、その都度、書き込
みたいデータをＤＲＡＭワードデータ読み書き用レジス
タ１４２に書き込んでいけば、所望のアドレスにデータ
を連続的に書き込むことができる。
定のアドレスにデータを書き込みたい場合、ＣＰＵ１６
０は、ＤＲＡＭバイトアドレス指定用レジスタ１４１に
アドレスを書き込んだ後、書き込みたいデータをＤＲＡ
Ｍワードデータ読み書き用レジスタ１４２に書き込む。
バスアービタ１３０を経由して、ＣＰＵ１６０の要求す
るアドレスにアクセスすると、ＤＲＡＭワードデータ読
み書き用レジスタ１４２に書き込まれたデータが、アク
セスされたアドレスに書き込まれる。ＣＰＵ１６０が連
続したアドレスにデータを書き込みたい場合は、上記で
説明したＤＲＡＭアドレス可変ビット１４４及びＤＲＡ
Ｍアドレス増加／減少指定ビット１４５を用いて、ＤＲ
ＡＭバイトアドレス指定用レジスタ１４１のアドレスを
インクリメント又はデクリメントし、その都度、書き込
みたいデータをＤＲＡＭワードデータ読み書き用レジス
タ１４２に書き込んでいけば、所望のアドレスにデータ
を連続的に書き込むことができる。
【０００９】一方、特開平２−２５３４４０号公報に
は、ファームウェアを用いて、複数のレジスタファイル
に書き込まれたタスクを切り替えながら実行する時分割
マルチタスク実行装置が開示されている。
は、ファームウェアを用いて、複数のレジスタファイル
に書き込まれたタスクを切り替えながら実行する時分割
マルチタスク実行装置が開示されている。
【００１０】
【発明が解決しようとする課題】ＣＰＵ１６０がアクセ
スポート１４０を介してＤＲＡＭ１２０にアクセスして
いる途中で、ＣＰＵマルチタスク処理による複数のタス
クや割り込み処理がＤＲＡＭ１２０へのアクセス要求を
出すと、それまで実行されていたアクセスは中断され、
ＣＰＵマルチタスク処理によるタスクや割り込み処理に
合わせて、アクセスポート１４０の各レジスタに保持さ
れている情報が書き換えられる。
スポート１４０を介してＤＲＡＭ１２０にアクセスして
いる途中で、ＣＰＵマルチタスク処理による複数のタス
クや割り込み処理がＤＲＡＭ１２０へのアクセス要求を
出すと、それまで実行されていたアクセスは中断され、
ＣＰＵマルチタスク処理によるタスクや割り込み処理に
合わせて、アクセスポート１４０の各レジスタに保持さ
れている情報が書き換えられる。
【００１１】しかしながら、上記のような従来の技術に
よるＤＲＡＭ１２０へのアクセスシステムでは、中断さ
れたアクセスが再開されても、途中で書き換えられたア
ドレスやデータが何らかの原因で残り、誤った処理が実
行されるという問題があった。
よるＤＲＡＭ１２０へのアクセスシステムでは、中断さ
れたアクセスが再開されても、途中で書き換えられたア
ドレスやデータが何らかの原因で残り、誤った処理が実
行されるという問題があった。
【００１２】例えば、ＤＲＡＭの０ｘ０５００番地のデ
ータを読み出すタスクを実行するため、ＣＰＵ１６０が
ＤＲＡＭアドレス可変指定ビット１４４に０を書き込
み、ＤＲＡＭバイトアドレス指定用レジスタ１４１に０
ｘ０５００を書き込む。ここで、ＣＰＵ１６０がＤＲＡ
Ｍワードデータ読み書き用レジスタ１４２を読み出す直
前に、割り込み処理が命令されると、ＣＰＵ１６０は、
タスクを中断して、割り込み処理が要求するアドレス、
例えば０ｘ０８００をＤＲＡＭバイトアドレス指定用レ
ジスタ１４１に書き込み、ＤＲＡＭワードデータ読み書
き用レジスタ１４２を読み出す。割り込み処理が終了す
ると、ＣＰＵ１６０は中断されていたタスクを実行する
が、何らかの原因で、アドレス０ｘ０５００番地のデー
タが、割り込み処理で読み出された０ｘ０８００番地の
データに置き変わることがある。
ータを読み出すタスクを実行するため、ＣＰＵ１６０が
ＤＲＡＭアドレス可変指定ビット１４４に０を書き込
み、ＤＲＡＭバイトアドレス指定用レジスタ１４１に０
ｘ０５００を書き込む。ここで、ＣＰＵ１６０がＤＲＡ
Ｍワードデータ読み書き用レジスタ１４２を読み出す直
前に、割り込み処理が命令されると、ＣＰＵ１６０は、
タスクを中断して、割り込み処理が要求するアドレス、
例えば０ｘ０８００をＤＲＡＭバイトアドレス指定用レ
ジスタ１４１に書き込み、ＤＲＡＭワードデータ読み書
き用レジスタ１４２を読み出す。割り込み処理が終了す
ると、ＣＰＵ１６０は中断されていたタスクを実行する
が、何らかの原因で、アドレス０ｘ０５００番地のデー
タが、割り込み処理で読み出された０ｘ０８００番地の
データに置き変わることがある。
【００１３】また、別の例としては、ＤＲＡＭ１２０の
０ｘ０５００番地から＋２ずつ増える方向に連続する番
地（０ｘ０５００、０ｘ０５０２、０ｘ０５０４、・・
・）に所望のデータを書き込むタスクを実行するため、
ＣＰＵ１６０がＤＲＡＭアドレス可変指定ビット１４４
に１を、ＤＲＡＭアドレス増加／減少指定ビット１４５
に１を、それぞれ書き込み、ＤＲＡＭバイトアドレス指
定用レジスタ１４１に０ｘ０５００を書き込み、ＤＲＡ
Ｍワードデータ読み書き用レジスタ１４２に所望のデー
タを書き込む。ＤＲＡＭワードデータ読み書き用レジス
タ１４２に書き込まれたデータを０ｘ０５００番地と０
ｘ０５０２番地とに書き込んだ後、割り込み処理が命令
されると、ＣＰＵ１６０はタスクを中断し、割り込み処
理が要求するアドレス、０ｘ０８００をＤＲＡＭバイト
アドレス指定用レジスタ１４１に書き込み、ＤＲＡＭワ
ードデータ読み書き用レジスタ１４２に読み出されてい
る０ｘ０８００番地のデータを読みだす。再びＣＰＵ１
６０がタスクを実行すると、タスクはＤＲＡＭアドレス
０ｘ０５０４番地に引続きデータを書き込むつもりで
も、何らかの原因で０ｘ０８０２番地にデータを書き込
むことがある。
０ｘ０５００番地から＋２ずつ増える方向に連続する番
地（０ｘ０５００、０ｘ０５０２、０ｘ０５０４、・・
・）に所望のデータを書き込むタスクを実行するため、
ＣＰＵ１６０がＤＲＡＭアドレス可変指定ビット１４４
に１を、ＤＲＡＭアドレス増加／減少指定ビット１４５
に１を、それぞれ書き込み、ＤＲＡＭバイトアドレス指
定用レジスタ１４１に０ｘ０５００を書き込み、ＤＲＡ
Ｍワードデータ読み書き用レジスタ１４２に所望のデー
タを書き込む。ＤＲＡＭワードデータ読み書き用レジス
タ１４２に書き込まれたデータを０ｘ０５００番地と０
ｘ０５０２番地とに書き込んだ後、割り込み処理が命令
されると、ＣＰＵ１６０はタスクを中断し、割り込み処
理が要求するアドレス、０ｘ０８００をＤＲＡＭバイト
アドレス指定用レジスタ１４１に書き込み、ＤＲＡＭワ
ードデータ読み書き用レジスタ１４２に読み出されてい
る０ｘ０８００番地のデータを読みだす。再びＣＰＵ１
６０がタスクを実行すると、タスクはＤＲＡＭアドレス
０ｘ０５０４番地に引続きデータを書き込むつもりで
も、何らかの原因で０ｘ０８０２番地にデータを書き込
むことがある。
【００１４】上記のように、中断されたタスクが再開さ
れた時に誤ったアドレスやデータを処理するという問題
を回避するために、ＣＰＵ１６０を制御するファームウ
ェア側で対策する手法がある。例えば、あるタスクを実
行するために、ＣＰＵ１６０がＤＲＡＭアドレス可変指
定ビット１４４に０を書き込み、ＤＲＡＭバイトアドレ
ス指定用レジスタ１４１に０ｘ０５００を書き込む。Ｃ
ＰＵ１６０がＤＲＡＭワードデータ読み書き用レジスタ
１４２を読み出す直前に、割り込み処理が命令される
と、ＣＰＵ１６０は、ＤＲＡＭバイトアドレス指定用レ
ジスタ１４１と、ＤＲＡＭワードデータ読み書き用レジ
スタ１４２と、アクセスモード指定用レジスタ１４３の
各情報をＣＰＵ１６０配下のメモリ等に退避させる。次
に、ＣＰＵ１６０は、割り込み処理が要求するアドレ
ス、０ｘ０８００をＤＲＡＭバイトアドレス指定用レジ
スタ１４１に書き込み、ＤＲＡＭワードデータ読み書き
用レジスタ１４２から０ｘ０８００のデータを読み出
す。ＣＰＵ１６０が中断されたタスクを再開すると、Ｃ
ＰＵ１６０配下のメモリ等に退避させた各レジスタ値を
元のレジスタに復帰させる。
れた時に誤ったアドレスやデータを処理するという問題
を回避するために、ＣＰＵ１６０を制御するファームウ
ェア側で対策する手法がある。例えば、あるタスクを実
行するために、ＣＰＵ１６０がＤＲＡＭアドレス可変指
定ビット１４４に０を書き込み、ＤＲＡＭバイトアドレ
ス指定用レジスタ１４１に０ｘ０５００を書き込む。Ｃ
ＰＵ１６０がＤＲＡＭワードデータ読み書き用レジスタ
１４２を読み出す直前に、割り込み処理が命令される
と、ＣＰＵ１６０は、ＤＲＡＭバイトアドレス指定用レ
ジスタ１４１と、ＤＲＡＭワードデータ読み書き用レジ
スタ１４２と、アクセスモード指定用レジスタ１４３の
各情報をＣＰＵ１６０配下のメモリ等に退避させる。次
に、ＣＰＵ１６０は、割り込み処理が要求するアドレ
ス、０ｘ０８００をＤＲＡＭバイトアドレス指定用レジ
スタ１４１に書き込み、ＤＲＡＭワードデータ読み書き
用レジスタ１４２から０ｘ０８００のデータを読み出
す。ＣＰＵ１６０が中断されたタスクを再開すると、Ｃ
ＰＵ１６０配下のメモリ等に退避させた各レジスタ値を
元のレジスタに復帰させる。
【００１５】以上のように、ＣＰＵマルチタスク処理に
おける複数のタスクや割り込み処理でタスクが中断され
ると、レジスタに書き込まれた情報をＣＰＵ１６０配下
のメモリに退避させ、中断されたタスクを再開するとき
に、退避させておいた情報をレジスタに復帰させると、
ＣＰＵマルチタスク処理によるタスクや割り込み処理で
用いたアドレスやデータがレジスタに残らず、タスクを
正常に実行できる。しかし、上記手法では、ＣＰＵ１６
０を制御するファームウェアの構造が複雑になり、ま
た、タスクの切り替わりが頻繁に起こると、アクセスポ
ート１４０内のレジスタを退避／復帰する回数が増え、
ＣＰＵ処理負荷がさらに増大するという問題があった。
おける複数のタスクや割り込み処理でタスクが中断され
ると、レジスタに書き込まれた情報をＣＰＵ１６０配下
のメモリに退避させ、中断されたタスクを再開するとき
に、退避させておいた情報をレジスタに復帰させると、
ＣＰＵマルチタスク処理によるタスクや割り込み処理で
用いたアドレスやデータがレジスタに残らず、タスクを
正常に実行できる。しかし、上記手法では、ＣＰＵ１６
０を制御するファームウェアの構造が複雑になり、ま
た、タスクの切り替わりが頻繁に起こると、アクセスポ
ート１４０内のレジスタを退避／復帰する回数が増え、
ＣＰＵ処理負荷がさらに増大するという問題があった。
【００１６】また、特開平２−２５３４４０号公報に開
示されている時分割マルチタスク実行装置では、ファー
ムウェアにより各レジスタファイルに書き込まれたタス
クの実行が自動的に切り替えられ、レジスタファイルの
使用状況もＣＰＵが直接管理しているので、ＣＰＵの負
担が増加する。
示されている時分割マルチタスク実行装置では、ファー
ムウェアにより各レジスタファイルに書き込まれたタス
クの実行が自動的に切り替えられ、レジスタファイルの
使用状況もＣＰＵが直接管理しているので、ＣＰＵの負
担が増加する。
【００１７】本発明は、上記の問題点を解決するために
なされたものであり、ＣＰＵマルチタスク処理における
複数のタスクや割り込み処理等によって中断されたタス
クが再開されたときに、誤ったアドレスにアクセスしな
い機能をもったアクセス制御装置を提供することを目的
とし、特に、ＣＰＵ処理負荷を抑え、複雑なファームウ
ェアの記述を必要としないアクセス制御装置を提供する
ことを目的とするものである。
なされたものであり、ＣＰＵマルチタスク処理における
複数のタスクや割り込み処理等によって中断されたタス
クが再開されたときに、誤ったアドレスにアクセスしな
い機能をもったアクセス制御装置を提供することを目的
とし、特に、ＣＰＵ処理負荷を抑え、複雑なファームウ
ェアの記述を必要としないアクセス制御装置を提供する
ことを目的とするものである。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係るアクセス制御装置は、複数のタスク
の時分割処理と割り込み処理とを実行できるＣＰＵから
所定のメモリへのアクセスを中継するアクセス制御装置
において、ＣＰＵからのアクセスに関する情報をアクセ
ス毎に格納する複数のアクセスポートと、複数のアクセ
スポートの使用状況を管理し、使用状況をＣＰＵに通知
する管理部と、を備え、ＣＰＵは、管理部から提供され
る使用状況を基に、複数のアクセスポートのうちの未使
用のものにアクセスに関する情報を書き込む、ことを特
徴とするものである。
に、請求項１に係るアクセス制御装置は、複数のタスク
の時分割処理と割り込み処理とを実行できるＣＰＵから
所定のメモリへのアクセスを中継するアクセス制御装置
において、ＣＰＵからのアクセスに関する情報をアクセ
ス毎に格納する複数のアクセスポートと、複数のアクセ
スポートの使用状況を管理し、使用状況をＣＰＵに通知
する管理部と、を備え、ＣＰＵは、管理部から提供され
る使用状況を基に、複数のアクセスポートのうちの未使
用のものにアクセスに関する情報を書き込む、ことを特
徴とするものである。
【００１９】また、請求項２に係るアクセス制御装置
は、管理部がさらに、複数のアクセスポートがすべて使
用されているときに、別のタスクあるいは割り込み処理
が起動された場合、該起動された別のタスクあるいは割
り込み処理のアクセス要求に関する情報を、任意の１つ
のアクセスポートに格納できるよう、該任意の１つのア
クセスポートに格納されている情報を退避させる退避領
域と、起動されたタスクあるいは割り込み処理が終了す
ると、退避領域に退避された情報を元のアクセスポート
に復帰させる復帰手段と、を備えることを特徴とするも
のである。
は、管理部がさらに、複数のアクセスポートがすべて使
用されているときに、別のタスクあるいは割り込み処理
が起動された場合、該起動された別のタスクあるいは割
り込み処理のアクセス要求に関する情報を、任意の１つ
のアクセスポートに格納できるよう、該任意の１つのア
クセスポートに格納されている情報を退避させる退避領
域と、起動されたタスクあるいは割り込み処理が終了す
ると、退避領域に退避された情報を元のアクセスポート
に復帰させる復帰手段と、を備えることを特徴とするも
のである。
【００２０】また、請求項３に係るアクセス制御装置
は、アクセスポートが、各々、ＣＰＵがアクセスしたい
メモリのアドレスを指定するアドレス指定手段と、アド
レス指定手段によって指定されたアドレスから読み出さ
れたデータ、あるいはアドレス指定手段によって指定さ
れたアドレスに書き込むためのデータを一時的に保持す
る保持手段と、アドレス指定手段に指定されたアドレス
をインクリメントあるいはデクリメントすることを指定
するアドレス可変指定手段と、を備えることを特徴とす
るものである。
は、アクセスポートが、各々、ＣＰＵがアクセスしたい
メモリのアドレスを指定するアドレス指定手段と、アド
レス指定手段によって指定されたアドレスから読み出さ
れたデータ、あるいはアドレス指定手段によって指定さ
れたアドレスに書き込むためのデータを一時的に保持す
る保持手段と、アドレス指定手段に指定されたアドレス
をインクリメントあるいはデクリメントすることを指定
するアドレス可変指定手段と、を備えることを特徴とす
るものである。
【００２１】また、請求項４に係るアクセス方法は、複
数のタスクの時分割処理と割り込み処理とを実行できる
ＣＰＵから、複数のアクセスポートと管理部とを有する
アクセス制御装置を介して、所定のメモリへアクセスす
るアクセス方法において、記管理部が、複数のアクセス
ポートの使用状況を認識し、ＣＰＵが、管理部によって
未使用であると認識された任意の１つのアクセスポート
に、アクセスに関する情報を格納し、管理部が、上記任
意の１つのアクセスポートへの格納が行われる際、任意
の１つのアクセスポートの使用状況として使用中である
ことを上記管理部に記録し、管理部が、格納された情報
に基づいて、メモリへのアクセスを行わしめ、管理部
が、アクセスが終了したのち、任意の１つのアクセスポ
ートの使用状況として待機中であることを管理部に記録
する、ことを特徴とするものである。
数のタスクの時分割処理と割り込み処理とを実行できる
ＣＰＵから、複数のアクセスポートと管理部とを有する
アクセス制御装置を介して、所定のメモリへアクセスす
るアクセス方法において、記管理部が、複数のアクセス
ポートの使用状況を認識し、ＣＰＵが、管理部によって
未使用であると認識された任意の１つのアクセスポート
に、アクセスに関する情報を格納し、管理部が、上記任
意の１つのアクセスポートへの格納が行われる際、任意
の１つのアクセスポートの使用状況として使用中である
ことを上記管理部に記録し、管理部が、格納された情報
に基づいて、メモリへのアクセスを行わしめ、管理部
が、アクセスが終了したのち、任意の１つのアクセスポ
ートの使用状況として待機中であることを管理部に記録
する、ことを特徴とするものである。
【００２２】また、請求項５に係るアクセス方法は、管
理部が、複数のアクセスポートがすべて使用中であると
認識すると、任意の１つのアクセスポートに格納されて
いる情報を管理部に退避させ、ＣＰＵは、アクセスに関
する情報を任意の１つのアクセスポートに格納し、管理
部は、格納された情報に基づいて、メモリへアクセス
し、管理部は、アクセスが終了したのち、管理部に退避
させられた情報を任意の１つのアクセスポートに復帰さ
せる、ことを含むことを特徴とするものである。
理部が、複数のアクセスポートがすべて使用中であると
認識すると、任意の１つのアクセスポートに格納されて
いる情報を管理部に退避させ、ＣＰＵは、アクセスに関
する情報を任意の１つのアクセスポートに格納し、管理
部は、格納された情報に基づいて、メモリへアクセス
し、管理部は、アクセスが終了したのち、管理部に退避
させられた情報を任意の１つのアクセスポートに復帰さ
せる、ことを含むことを特徴とするものである。
【００２３】
【発明の実施の形態】実施の形態１．以下、本発明の実
施の形態１によるアクセス制御装置について、図面を参
照しながら説明する。図１は、本実施の形態１によるア
クセス制御装置に相当する回路、すなわちアクセス制御
回路１０を備えた情報処理装置の構成を概略して示すブ
ロック図である。情報処理装置は、ＣＰＵ１６と、アク
セス制御回路１０と、ＤＲＡＭ１２と、バスアービタ１
３と、第１及び第２の処理回路５０、５１とを備える。
アクセス制御回路１０と、ＤＲＡＭ１２と、バスアービ
タ１３と、第１及び第２の処理回路５０、５１とは、Ｌ
ＳＩ１１上に作製されている。アクセス制御回路１０
は、さらに、第１〜第３のアクセスポート１、２、３
と、バンク管理部５とを備える。
施の形態１によるアクセス制御装置について、図面を参
照しながら説明する。図１は、本実施の形態１によるア
クセス制御装置に相当する回路、すなわちアクセス制御
回路１０を備えた情報処理装置の構成を概略して示すブ
ロック図である。情報処理装置は、ＣＰＵ１６と、アク
セス制御回路１０と、ＤＲＡＭ１２と、バスアービタ１
３と、第１及び第２の処理回路５０、５１とを備える。
アクセス制御回路１０と、ＤＲＡＭ１２と、バスアービ
タ１３と、第１及び第２の処理回路５０、５１とは、Ｌ
ＳＩ１１上に作製されている。アクセス制御回路１０
は、さらに、第１〜第３のアクセスポート１、２、３
と、バンク管理部５とを備える。
【００２４】ＣＰＵ１６は、情報処理装置全体の動作を
制御する。ＤＲＡＭ１２は、情報処理装置の動作に関わ
る情報を書き込み、保持し、読み出す機能をもつメモリ
である。バスアービタ１３０は、ＣＰＵ１６及び第１及
び第２の処理回路５０、５１からＤＲＡＭ１２へのアク
セスを要求されると、優先度の高い要求にアドレスへの
アクセスを許可する。第１〜第３のアクセスポート１、
２、３は、ＣＰＵ１６からＤＲＡＭ１２へのアクセスに
必要な情報を格納するためのレジスタを備え、アクセス
要求をバスアービタ１３へ伝える。バンク管理部５は、
第１〜第３のアクセスポート１、２、３の使用状況を管
理し、使用状況をＣＰＵ１６に通知する。さらに、ＣＰ
Ｕ１６のコマンドに従い、第１のアクセスポート２１に
書き込まれた情報を退避させたり復帰させたりする。
制御する。ＤＲＡＭ１２は、情報処理装置の動作に関わ
る情報を書き込み、保持し、読み出す機能をもつメモリ
である。バスアービタ１３０は、ＣＰＵ１６及び第１及
び第２の処理回路５０、５１からＤＲＡＭ１２へのアク
セスを要求されると、優先度の高い要求にアドレスへの
アクセスを許可する。第１〜第３のアクセスポート１、
２、３は、ＣＰＵ１６からＤＲＡＭ１２へのアクセスに
必要な情報を格納するためのレジスタを備え、アクセス
要求をバスアービタ１３へ伝える。バンク管理部５は、
第１〜第３のアクセスポート１、２、３の使用状況を管
理し、使用状況をＣＰＵ１６に通知する。さらに、ＣＰ
Ｕ１６のコマンドに従い、第１のアクセスポート２１に
書き込まれた情報を退避させたり復帰させたりする。
【００２５】図２は、第１〜第３のアクセスポート１、
２、３の各々に共通する構成を示すブロック図である。
第１〜第３のアクセスポート１、２、３は、さらに、Ｄ
ＲＡＭバイトアドレス指定用レジスタ２１と、ＤＲＡＭ
ワードデータ読み書き用レジスタ２２と、アクセスモー
ド指定用レジスタ２３とを備える。アクセスモード指定
用レジスタ２３は、さらに、ＤＲＡＭアドレス可変指定
ビット２４と、ＤＲＡＭアドレス増加／減少指定ビット
２５とを備える。
２、３の各々に共通する構成を示すブロック図である。
第１〜第３のアクセスポート１、２、３は、さらに、Ｄ
ＲＡＭバイトアドレス指定用レジスタ２１と、ＤＲＡＭ
ワードデータ読み書き用レジスタ２２と、アクセスモー
ド指定用レジスタ２３とを備える。アクセスモード指定
用レジスタ２３は、さらに、ＤＲＡＭアドレス可変指定
ビット２４と、ＤＲＡＭアドレス増加／減少指定ビット
２５とを備える。
【００２６】ＤＲＡＭバイトアドレス指定用レジスタ２
１は、ＣＰＵ１６がアクセスしたいＤＲＡＭアドレスを
格納する。ＤＲＡＭワードデータ読み書き用レジスタ２
２は、ＤＲＡＭバイトアドレス指定用レジスタ２１に格
納されたアドレスから読み出したデータ、あるいはＤＲ
ＡＭバイトアドレス指定用レジスタ２１に格納されたア
ドレスに書き込むためのデータを一時的に保持する。ア
クセスモード指定用レジスタ２３は、ＤＲＡＭ１２への
アクセスの仕方を指定する。ＤＲＡＭアドレス可変指定
ビット２４は、ＤＲＡＭバイトアドレス指定用レジスタ
２１に書き込まれたアドレスを連続的に変化させるか否
かを１又は０で指定する。ＤＲＡＭアドレス増加／減少
指定ビット２５は、番号が増える方向にアドレスを変化
させるのか、減る方向にアドレスを変化させるのかを１
又は０で指定する。
１は、ＣＰＵ１６がアクセスしたいＤＲＡＭアドレスを
格納する。ＤＲＡＭワードデータ読み書き用レジスタ２
２は、ＤＲＡＭバイトアドレス指定用レジスタ２１に格
納されたアドレスから読み出したデータ、あるいはＤＲ
ＡＭバイトアドレス指定用レジスタ２１に格納されたア
ドレスに書き込むためのデータを一時的に保持する。ア
クセスモード指定用レジスタ２３は、ＤＲＡＭ１２への
アクセスの仕方を指定する。ＤＲＡＭアドレス可変指定
ビット２４は、ＤＲＡＭバイトアドレス指定用レジスタ
２１に書き込まれたアドレスを連続的に変化させるか否
かを１又は０で指定する。ＤＲＡＭアドレス増加／減少
指定ビット２５は、番号が増える方向にアドレスを変化
させるのか、減る方向にアドレスを変化させるのかを１
又は０で指定する。
【００２７】例えば、ＣＰＵ１６がＤＲＡＭ１２の０ｘ
０５００〜０ｘ０５０８番地に連続してアクセスしたい
場合、ＤＲＡＭアドレス可変指定ビット２４に１を書き
込み、ＤＲＡＭアドレス増加／減少指定ビット２５に１
を書き込み、ＤＲＡＭバイトアドレス指定用レジスタ２
１に０ｘ０５００を書き込むと、ＤＲＡＭワードデータ
読み書き用レジスタ２２に０ｘ０５００〜０ｘ０５０８
番地のデータが読み込まれる。また、アクセスしたい番
地が０ｘ０５０８〜０ｘ０５００番地ならば、ＤＲＡＭ
アドレス可変指定ビット２４に１を書き込み、ＤＲＡＭ
アドレス増加／減少指定ビット２５に０を書き込み、Ｄ
ＲＡＭバイトアドレス指定用レジスタ２１に０ｘ０５０
８を書き込む。また、アクセスしたい番地が０ｘ０５０
８番地ならば、ＤＲＡＭアドレス可変指定ビット２４に
０を書き込み、ＤＲＡＭバイトアドレス指定用レジスタ
２１に０ｘ０５０８を書き込む。なお、連続するデータ
の個数、あるいは連続するデータの最終データのアドレ
スをアクセスモード指定用レジスタ２３で指定できるよ
うにしておくとよい。ＤＲＡＭアドレス増加／減少指定
ビット２５によってインクリメント又はデクリメントさ
れる値は、予め決められている数値である。
０５００〜０ｘ０５０８番地に連続してアクセスしたい
場合、ＤＲＡＭアドレス可変指定ビット２４に１を書き
込み、ＤＲＡＭアドレス増加／減少指定ビット２５に１
を書き込み、ＤＲＡＭバイトアドレス指定用レジスタ２
１に０ｘ０５００を書き込むと、ＤＲＡＭワードデータ
読み書き用レジスタ２２に０ｘ０５００〜０ｘ０５０８
番地のデータが読み込まれる。また、アクセスしたい番
地が０ｘ０５０８〜０ｘ０５００番地ならば、ＤＲＡＭ
アドレス可変指定ビット２４に１を書き込み、ＤＲＡＭ
アドレス増加／減少指定ビット２５に０を書き込み、Ｄ
ＲＡＭバイトアドレス指定用レジスタ２１に０ｘ０５０
８を書き込む。また、アクセスしたい番地が０ｘ０５０
８番地ならば、ＤＲＡＭアドレス可変指定ビット２４に
０を書き込み、ＤＲＡＭバイトアドレス指定用レジスタ
２１に０ｘ０５０８を書き込む。なお、連続するデータ
の個数、あるいは連続するデータの最終データのアドレ
スをアクセスモード指定用レジスタ２３で指定できるよ
うにしておくとよい。ＤＲＡＭアドレス増加／減少指定
ビット２５によってインクリメント又はデクリメントさ
れる値は、予め決められている数値である。
【００２８】図３は、バンク管理部５の構成を示すブロ
ック図である。バンク管理部５は、ＤＲＡＭバイトアド
レス退避用レジスタ２６と、ＤＲＡＭワードデータ退避
用レジスタ２７と、アクセスモード退避用レジスタ２８
と、バンク管理用レジスタ３１とを備える。
ック図である。バンク管理部５は、ＤＲＡＭバイトアド
レス退避用レジスタ２６と、ＤＲＡＭワードデータ退避
用レジスタ２７と、アクセスモード退避用レジスタ２８
と、バンク管理用レジスタ３１とを備える。
【００２９】ＤＲＡＭバイトアドレス退避用レジスタ２
６は、第１のアクセスポート１のＤＲＡＭバイトアドレ
ス指定用レジスタ２１の値を一時的に格納しておく領域
すなわちレジスタである。ＤＲＡＭワードデータ退避用
レジスタ２７は、第１のアクセスポート１のＤＲＡＭワ
ードデータ読み書き用レジスタ２２の値を一時的に格納
しておくレジスタである。アクセスモード退避用レジス
タ２８は、第１のアクセスポート1 のアクセスモード指
定用レジスタ２３の値を一時的に格納しておくレジスタ
であり、ＤＲＡＭアドレス可変指定退避用ビット２９と
ＤＲＡＭアドレス増加／減少指定退避用ビット３０とを
備える。バンク管理用レジスタ３１は、３つのアクセス
ポート１、２、３の使用状況を管理し、ＣＰＵ１６に対
して通知する。
６は、第１のアクセスポート１のＤＲＡＭバイトアドレ
ス指定用レジスタ２１の値を一時的に格納しておく領域
すなわちレジスタである。ＤＲＡＭワードデータ退避用
レジスタ２７は、第１のアクセスポート１のＤＲＡＭワ
ードデータ読み書き用レジスタ２２の値を一時的に格納
しておくレジスタである。アクセスモード退避用レジス
タ２８は、第１のアクセスポート1 のアクセスモード指
定用レジスタ２３の値を一時的に格納しておくレジスタ
であり、ＤＲＡＭアドレス可変指定退避用ビット２９と
ＤＲＡＭアドレス増加／減少指定退避用ビット３０とを
備える。バンク管理用レジスタ３１は、３つのアクセス
ポート１、２、３の使用状況を管理し、ＣＰＵ１６に対
して通知する。
【００３０】バンク管理部レジスタ３１は、さらに、第
１のアクセスポート使用状況フラグ３２、第２のアクセ
スポート使用状況フラグ３３、第３のアクセスポート使
用状況フラグ３４、及び優先アクセス指定ビット３５を
備える。第１のアクセスポート使用状況フラグ３２が０
の時は、第１のアクセスポート１が待機中であることを
意味し、第１のアクセスポート使用状況フラグ３２が１
の時は、第１のアクセスポート１は使用中であることを
意味する。第２のアクセスポート使用状況フラグ３３、
第３のアクセスポート使用状況フラグ３４についても同
様である。優先アクセス指定ビット３５は、第１のアク
セスポートにある各レジスタの情報の退避と復帰を指定
する。ＣＰＵ１６が優先アクセス指定ビット３５に１を
書き込むと、第１のアクセスポート１のＤＲＡＭバイト
アドレス指定用レジスタ２１にある情報はＤＲＡＭバイ
トアドレス退避用レジスタ２６に、ＤＲＡＭワードデー
タ読み書き用レジスタ２２にある情報はＤＲＡＭワード
データ退避用レジスタ２７に、アクセスモード指定用レ
ジスタ２３にある情報はアクセスモード退避用レジスタ
２８に、退避する。また、優先アクセス指定ビット３５
にＣＰＵ１６が０を書き込むと、ＤＲＡＭバイトアドレ
ス退避用レジスタ２６にある情報は第１のアクセスポー
ト１のＤＲＡＭバイトアドレス指定用レジスタ２１に、
ＤＲＡＭワードデータ退避用レジスタ２７にある情報は
ＤＲＡＭワードデータ読み書き用レジスタ２２に、アク
セスモード退避用レジスタ２８にある情報はアクセスモ
ード指定用レジスタ２３に、復帰する。
１のアクセスポート使用状況フラグ３２、第２のアクセ
スポート使用状況フラグ３３、第３のアクセスポート使
用状況フラグ３４、及び優先アクセス指定ビット３５を
備える。第１のアクセスポート使用状況フラグ３２が０
の時は、第１のアクセスポート１が待機中であることを
意味し、第１のアクセスポート使用状況フラグ３２が１
の時は、第１のアクセスポート１は使用中であることを
意味する。第２のアクセスポート使用状況フラグ３３、
第３のアクセスポート使用状況フラグ３４についても同
様である。優先アクセス指定ビット３５は、第１のアク
セスポートにある各レジスタの情報の退避と復帰を指定
する。ＣＰＵ１６が優先アクセス指定ビット３５に１を
書き込むと、第１のアクセスポート１のＤＲＡＭバイト
アドレス指定用レジスタ２１にある情報はＤＲＡＭバイ
トアドレス退避用レジスタ２６に、ＤＲＡＭワードデー
タ読み書き用レジスタ２２にある情報はＤＲＡＭワード
データ退避用レジスタ２７に、アクセスモード指定用レ
ジスタ２３にある情報はアクセスモード退避用レジスタ
２８に、退避する。また、優先アクセス指定ビット３５
にＣＰＵ１６が０を書き込むと、ＤＲＡＭバイトアドレ
ス退避用レジスタ２６にある情報は第１のアクセスポー
ト１のＤＲＡＭバイトアドレス指定用レジスタ２１に、
ＤＲＡＭワードデータ退避用レジスタ２７にある情報は
ＤＲＡＭワードデータ読み書き用レジスタ２２に、アク
セスモード退避用レジスタ２８にある情報はアクセスモ
ード指定用レジスタ２３に、復帰する。
【００３１】図１、図２、及び図３を用いて、ＣＰＵ１
６を制御するファームウェアがマルチタスク処理を行な
い、第１、第２、及び第３のタスクが時分割多重で実行
される状況下でのＤＲＡＭ１２へのアクセス動作につい
て説明する。
６を制御するファームウェアがマルチタスク処理を行な
い、第１、第２、及び第３のタスクが時分割多重で実行
される状況下でのＤＲＡＭ１２へのアクセス動作につい
て説明する。
【００３２】第１のタスクは、ＤＲＡＭ１２の０ｘ０４
００番地から１番地おきに０ｘ０４０Ｅ番地までのアド
レスにあるデータの読み込みを指示し、第２のタスク
は、ＤＲＡＭ１２の０ｘ０８００番地から１番地おきに
減る方向に０ｘ０７Ｆ６番地までのアドレスにデータの
書き込みを指示し、第３のタスクは、ＤＲＡＭ１２の０
ｘ１０００、０ｘ１００４、０ｘ１００４番地のアドレ
スにデータの書き込みを指示すると仮定する。タスク
は、第１、第２、第３の順序で実行され、３つのアクセ
スポートは、第１、第２、第３の順序で使用されるとす
る。また、ＤＲＡＭアドレス可変指定ビット２４に１が
書き込まれた場合、アドレスは２つずつ変化するものと
する。
００番地から１番地おきに０ｘ０４０Ｅ番地までのアド
レスにあるデータの読み込みを指示し、第２のタスク
は、ＤＲＡＭ１２の０ｘ０８００番地から１番地おきに
減る方向に０ｘ０７Ｆ６番地までのアドレスにデータの
書き込みを指示し、第３のタスクは、ＤＲＡＭ１２の０
ｘ１０００、０ｘ１００４、０ｘ１００４番地のアドレ
スにデータの書き込みを指示すると仮定する。タスク
は、第１、第２、第３の順序で実行され、３つのアクセ
スポートは、第１、第２、第３の順序で使用されるとす
る。また、ＤＲＡＭアドレス可変指定ビット２４に１が
書き込まれた場合、アドレスは２つずつ変化するものと
する。
【００３３】まず、第１のタスクは、バンク管理部５の
バンク管理用レジスタ３１を読みとり、すべてのアクセ
スポートが使用可能であることを認識する。第１のタス
クは、第１のアクセスポート使用状況フラグ３２に１を
書き込むことによって、第１のアクセスポートが使用中
になったことを記録し、次に、第１のアクセスポート１
のＤＲＡＭアドレス可変指定ビット２４に１を、ＤＲＡ
Ｍアドレス増加／減少指定ビットに１をそれぞれ書き込
み、ＤＲＡＭバイトアドレス指定用レジスタに２１に０
ｘ０４００を書き込み、ＤＲＡＭワードデータ読み書き
用レジスタ２２を読みだして、所望のデータを得る。第
１のタスクが０ｘ０４００番地、０ｘ０４０２番地、０
ｘ０４０４番地のデータを読みとったときに、第２のタ
スクに制御が移ると、第１のタスクは一時中断される。
バンク管理用レジスタ３１を読みとり、すべてのアクセ
スポートが使用可能であることを認識する。第１のタス
クは、第１のアクセスポート使用状況フラグ３２に１を
書き込むことによって、第１のアクセスポートが使用中
になったことを記録し、次に、第１のアクセスポート１
のＤＲＡＭアドレス可変指定ビット２４に１を、ＤＲＡ
Ｍアドレス増加／減少指定ビットに１をそれぞれ書き込
み、ＤＲＡＭバイトアドレス指定用レジスタに２１に０
ｘ０４００を書き込み、ＤＲＡＭワードデータ読み書き
用レジスタ２２を読みだして、所望のデータを得る。第
１のタスクが０ｘ０４００番地、０ｘ０４０２番地、０
ｘ０４０４番地のデータを読みとったときに、第２のタ
スクに制御が移ると、第１のタスクは一時中断される。
【００３４】第２のタスクは、バンク管理用レジスタ３
１を読みとり、第２及び第３のアクセスポート２、３が
使用可能であることを認識する。第２のタスクは、第２
のアクセスポート使用状況フラグ３３に１を書き込んだ
後、第２のアクセスポート２のＤＲＡＭアドレス可変指
定ビット２４に１を、ＤＲＡＭアドレス増加／減少指定
ビット２５に０をそれぞれ書き込み、ＤＲＡＭバイトア
ドレス指定用レジスタ２１に０ｘ０８００を書き込み、
ＤＲＡＭワードデータ読み書き用レジスタ２２にデータ
を書き込むと、ＤＲＡＭワードデータ読み書き用レジス
タ２２に書き込まれたデータがＤＲＡＭ１２の所望の番
地に書き込まれる。第２のタスクが０ｘ０８００番地と
０ｘ０７ＦＥ番地にデータを書き込んだときに、第３の
タスクに制御が移ると、第２のタスクは一時中断され
る。
１を読みとり、第２及び第３のアクセスポート２、３が
使用可能であることを認識する。第２のタスクは、第２
のアクセスポート使用状況フラグ３３に１を書き込んだ
後、第２のアクセスポート２のＤＲＡＭアドレス可変指
定ビット２４に１を、ＤＲＡＭアドレス増加／減少指定
ビット２５に０をそれぞれ書き込み、ＤＲＡＭバイトア
ドレス指定用レジスタ２１に０ｘ０８００を書き込み、
ＤＲＡＭワードデータ読み書き用レジスタ２２にデータ
を書き込むと、ＤＲＡＭワードデータ読み書き用レジス
タ２２に書き込まれたデータがＤＲＡＭ１２の所望の番
地に書き込まれる。第２のタスクが０ｘ０８００番地と
０ｘ０７ＦＥ番地にデータを書き込んだときに、第３の
タスクに制御が移ると、第２のタスクは一時中断され
る。
【００３５】第３のタスクは、バンク管理用レジスタ３
１を読みとり、第３のアクセスポートが使用可能である
ことを認識する。第３のタスクは、第３のアクセスポー
ト使用状況フラグ３４に１を書き込んだ後、第３のアク
セスポート３のＤＲＡＭアドレス可変指定ビット２４に
１を、ＤＲＡＭアドレス増加／減少指定ビット２５に１
をそれぞれ書き込み、ＤＲＡＭバイトアドレス指定用レ
ジスタ２１に０ｘ１０００を書き込み、ＤＲＡＭワード
データ読み書き用レジスタ２２にデータを書き込むと、
ＤＲＡＭワードデータ読み書き用レジスタ２２に書き込
まれたデータがＤＲＡＭ１２の所望の番地に書き込まれ
る。０ｘ１０００番地と０ｘ１００２番地にデータが書
き込まれたときに、第３のタスクから第１のタスクに制
御が移ると、第３のタスクは一時中断される。
１を読みとり、第３のアクセスポートが使用可能である
ことを認識する。第３のタスクは、第３のアクセスポー
ト使用状況フラグ３４に１を書き込んだ後、第３のアク
セスポート３のＤＲＡＭアドレス可変指定ビット２４に
１を、ＤＲＡＭアドレス増加／減少指定ビット２５に１
をそれぞれ書き込み、ＤＲＡＭバイトアドレス指定用レ
ジスタ２１に０ｘ１０００を書き込み、ＤＲＡＭワード
データ読み書き用レジスタ２２にデータを書き込むと、
ＤＲＡＭワードデータ読み書き用レジスタ２２に書き込
まれたデータがＤＲＡＭ１２の所望の番地に書き込まれ
る。０ｘ１０００番地と０ｘ１００２番地にデータが書
き込まれたときに、第３のタスクから第１のタスクに制
御が移ると、第３のタスクは一時中断される。
【００３６】第１のタスクは、０ｘ０４０６番地から読
み出しを再開し、０ｘ０４０８番地、０ｘ０４０Ａ番
地、０ｘ０４０Ｃ番地、０ｘ０４０Ｅ番地のデータを読
み取って、データの読みとりを終了する。続いて、第１
のアクセスポート使用状況フラグ３２に０を書き込むこ
とで、第１のアクセスポートが待機中になったことを記
録し、第１のアクセスポート１を解放する。
み出しを再開し、０ｘ０４０８番地、０ｘ０４０Ａ番
地、０ｘ０４０Ｃ番地、０ｘ０４０Ｅ番地のデータを読
み取って、データの読みとりを終了する。続いて、第１
のアクセスポート使用状況フラグ３２に０を書き込むこ
とで、第１のアクセスポートが待機中になったことを記
録し、第１のアクセスポート１を解放する。
【００３７】次に、第２のタスクに制御が移り、第２の
タスクは、第２のアクセスポート２のＤＲＡＭワードデ
ータ読み書き用レジスタ２２に残りのデータ、つまり０
ｘ０７ＦＣ番地、０ｘ０７ＦＡ番地、０ｘ０７Ｆ８番
地、０ｘ０７Ｆ６番地に書き込むためのデータを書き込
む。ＤＲＡＭワードデータ読み書き用レジスタ２２に書
き込まれたデータがＤＲＡＭ１２の所望の番地に書き込
まれると、第２のタスクによるデータの書き込みは終了
する。続いて、第２のアクセスポート使用状況フラグ３
３に０を書き込み、第２のアクセスポート２を解放す
る。
タスクは、第２のアクセスポート２のＤＲＡＭワードデ
ータ読み書き用レジスタ２２に残りのデータ、つまり０
ｘ０７ＦＣ番地、０ｘ０７ＦＡ番地、０ｘ０７Ｆ８番
地、０ｘ０７Ｆ６番地に書き込むためのデータを書き込
む。ＤＲＡＭワードデータ読み書き用レジスタ２２に書
き込まれたデータがＤＲＡＭ１２の所望の番地に書き込
まれると、第２のタスクによるデータの書き込みは終了
する。続いて、第２のアクセスポート使用状況フラグ３
３に０を書き込み、第２のアクセスポート２を解放す
る。
【００３８】次に、第３のタスクに制御が移り、第３の
タスクは、第３のアクセスポート３のＤＲＡＭワードデ
ータ読み書き用レジスタ２２に残りのデータ、つまり、
０ｘ１００４番地に書き込むためのデータを書き込む。
ＤＲＡＭワードデータ読み書き用レジスタ２２に書き込
まれたデータがＤＲＡＭ１２の０ｘ１００４番地に書き
込まれると、第３のタスクによるデータの書き込みは終
了する。続いて、第３のアクセスポート使用状況フラグ
３４に０を書き込み、第３のアクセスポート３を解放す
る。
タスクは、第３のアクセスポート３のＤＲＡＭワードデ
ータ読み書き用レジスタ２２に残りのデータ、つまり、
０ｘ１００４番地に書き込むためのデータを書き込む。
ＤＲＡＭワードデータ読み書き用レジスタ２２に書き込
まれたデータがＤＲＡＭ１２の０ｘ１００４番地に書き
込まれると、第３のタスクによるデータの書き込みは終
了する。続いて、第３のアクセスポート使用状況フラグ
３４に０を書き込み、第３のアクセスポート３を解放す
る。
【００３９】図１、図２、及び図３を用いて、ＣＰＵ１
６を制御するファームウェアがマルチタスク処理を行な
い、第１、第２、及び第３のタスクが時分割多重で実行
される状況下で、第１、第２、及び第３のタスクが、そ
れぞれ第１、第２、及び第３のアクセスポート１、２、
３を使用している途中で、割り込み処理Ｄが起動され、
ＤＲＡＭ１２にアクセスしようとした場合の動作につい
て説明する。
６を制御するファームウェアがマルチタスク処理を行な
い、第１、第２、及び第３のタスクが時分割多重で実行
される状況下で、第１、第２、及び第３のタスクが、そ
れぞれ第１、第２、及び第３のアクセスポート１、２、
３を使用している途中で、割り込み処理Ｄが起動され、
ＤＲＡＭ１２にアクセスしようとした場合の動作につい
て説明する。
【００４０】割り込み処理Ｄは、バンク管理用レジスタ
３１を読みとって、３つのアクセスポートが全て使用中
であることを認識し、優先アクセス指定ビット３５に１
を書き込む。優先アクセス指定ビット３５の指定を受け
て、第１のアクセスポート１の各レジスタ２１、２２、
２３に書き込まれた情報は、バンク管理部５の対応する
退避用レジスタ２６、２７、２８にそれぞれ退避する。
割り込み処理Ｄは、空になった第１のアクセスポート１
を用いて、ＤＲＡＭ１２にアクセスし、アクセスが終了
すると、優先アクセス指定ビット３５に０を書き込む。
優先アクセス指定ビット３５の指定を受けて、バンク管
理部５の各退避用レジスタ２６、２７、２８に退避した
情報は、第１のアクセスポート１の対応するレジスタ２
１、２２、２３にそれぞれ復帰する。
３１を読みとって、３つのアクセスポートが全て使用中
であることを認識し、優先アクセス指定ビット３５に１
を書き込む。優先アクセス指定ビット３５の指定を受け
て、第１のアクセスポート１の各レジスタ２１、２２、
２３に書き込まれた情報は、バンク管理部５の対応する
退避用レジスタ２６、２７、２８にそれぞれ退避する。
割り込み処理Ｄは、空になった第１のアクセスポート１
を用いて、ＤＲＡＭ１２にアクセスし、アクセスが終了
すると、優先アクセス指定ビット３５に０を書き込む。
優先アクセス指定ビット３５の指定を受けて、バンク管
理部５の各退避用レジスタ２６、２７、２８に退避した
情報は、第１のアクセスポート１の対応するレジスタ２
１、２２、２３にそれぞれ復帰する。
【００４１】本実施の形態１によるアクセス制御装置
は、上記説明のように、アクセス制御回路１０として、
ＤＲＡＭ１２のあるＬＳＩ１１上に設けられているが、
アクセス制御回路１０は、上述したように複雑な構成で
はないので、小規模な回路で作製できる。
は、上記説明のように、アクセス制御回路１０として、
ＤＲＡＭ１２のあるＬＳＩ１１上に設けられているが、
アクセス制御回路１０は、上述したように複雑な構成で
はないので、小規模な回路で作製できる。
【００４２】また、アクセス制御回路１０が、ＣＰＵ１
６のＤＲＡＭ１２へのアクセスを直接管理するので、フ
ァームウェアでＤＲＡＭへのアクセスを制御する特開平
２−２５３４４０号公報の装置に比べて、ファームウェ
アの記述が単純になり、ＣＰＵ処理の負荷が軽減され
る。また、アクセスポートが複数あるので、退避機能を
備えているがアクセスポートが１つの従来例よりも、タ
スクの切り替わりの回数が減り、故に効率よくタスクを
処理でき、ＣＰＵ処理負荷が減る。
６のＤＲＡＭ１２へのアクセスを直接管理するので、フ
ァームウェアでＤＲＡＭへのアクセスを制御する特開平
２−２５３４４０号公報の装置に比べて、ファームウェ
アの記述が単純になり、ＣＰＵ処理の負荷が軽減され
る。また、アクセスポートが複数あるので、退避機能を
備えているがアクセスポートが１つの従来例よりも、タ
スクの切り替わりの回数が減り、故に効率よくタスクを
処理でき、ＣＰＵ処理負荷が減る。
【００４３】さらに、アクセス制御回路１０は退避用レ
ジスタを備えているので、アクセスポートがすべて使用
中のときに、割り込み処理があっても、使用中のアクセ
スポートの１つを退避用レジスタに退避させ、割り込み
処理を実行することができる。従って、ＣＰＵに退避用
レジスタを備えた従来例に比べ、ＣＰＵ処理の負荷を軽
減できる。
ジスタを備えているので、アクセスポートがすべて使用
中のときに、割り込み処理があっても、使用中のアクセ
スポートの１つを退避用レジスタに退避させ、割り込み
処理を実行することができる。従って、ＣＰＵに退避用
レジスタを備えた従来例に比べ、ＣＰＵ処理の負荷を軽
減できる。
【００４４】本実施の形態１では、ＣＰＵ１６がＤＲＡ
Ｍ１２にアクセスする場合について説明したが、ＤＲＡ
Ｍ以外のメモリ、例えばＳＲＡＭやＲＯＭであってもよ
い。なお、ＲＯＭは、読み出し専用メモリなので、上記
のアクセス制御回路１０のデータを読み込む機能を備え
たアクセス制御装置を用いればよい。
Ｍ１２にアクセスする場合について説明したが、ＤＲＡ
Ｍ以外のメモリ、例えばＳＲＡＭやＲＯＭであってもよ
い。なお、ＲＯＭは、読み出し専用メモリなので、上記
のアクセス制御回路１０のデータを読み込む機能を備え
たアクセス制御装置を用いればよい。
【００４５】また、本実施の形態１では、アクセスポー
トを３つと、任意の１つのアクセスポートに格納された
情報を退避させるための領域すなわち退避用レジスタを
１つと、を備えたアクセス制御装置について説明した
が、アクセスポートの数と、退避用レジスタの数とは、
本実施の形態１で説明した数に限定されるものでなく、
アクセス制御装置の用途に合わせて適宜決めればよい。
トを３つと、任意の１つのアクセスポートに格納された
情報を退避させるための領域すなわち退避用レジスタを
１つと、を備えたアクセス制御装置について説明した
が、アクセスポートの数と、退避用レジスタの数とは、
本実施の形態１で説明した数に限定されるものでなく、
アクセス制御装置の用途に合わせて適宜決めればよい。
【００４６】
【発明の効果】以上の説明より明らかなように、本発明
のアクセス制御装置によれば、複数のアクセスポートを
備えているので、時分割多重でタスクが実行されても、
各タスクの情報は、別々のアクセスポートに書き込まれ
ているので、アクセスするアドレスや、読み込んだり書
き込んだりするデータを誤ることがないという効果が得
られる。また、アクセスポートが複数なので、退避機能
を備えているがアクセスポートが１つの従来例よりも、
タスクの切り替わりの回数が減るので、効率よくタスク
を処理でき、ＣＰＵ処理負荷が減るという効果が得られ
る。さらに、バンク管理部が退避用レジスタを備えてい
るので、アクセスポートがすべて使用中のときに、割り
込み処理があっても、使用中のアクセスポートの１つを
退避用レジスタに退避させ、割り込み処理を実行できる
という効果が得られる。
のアクセス制御装置によれば、複数のアクセスポートを
備えているので、時分割多重でタスクが実行されても、
各タスクの情報は、別々のアクセスポートに書き込まれ
ているので、アクセスするアドレスや、読み込んだり書
き込んだりするデータを誤ることがないという効果が得
られる。また、アクセスポートが複数なので、退避機能
を備えているがアクセスポートが１つの従来例よりも、
タスクの切り替わりの回数が減るので、効率よくタスク
を処理でき、ＣＰＵ処理負荷が減るという効果が得られ
る。さらに、バンク管理部が退避用レジスタを備えてい
るので、アクセスポートがすべて使用中のときに、割り
込み処理があっても、使用中のアクセスポートの１つを
退避用レジスタに退避させ、割り込み処理を実行できる
という効果が得られる。
【００４７】また、アクセスポートの使用状況とアクセ
スポートに書き込まれた情報の退避及び復帰を小規模の
回路で制御しているので、ファームウェアの記述が単純
になり、ＣＰＵの負荷を軽減することができるという有
利な効果が得られる。
スポートに書き込まれた情報の退避及び復帰を小規模の
回路で制御しているので、ファームウェアの記述が単純
になり、ＣＰＵの負荷を軽減することができるという有
利な効果が得られる。
【図１】本発明の実施の形態１によるアクセス制御装置
の構成の概略を示すブロック図である。
の構成の概略を示すブロック図である。
【図２】第１、第２、及び第３のアクセスポート１、
２、３の各々に共通する構成を示すブロック図である。
２、３の各々に共通する構成を示すブロック図である。
【図３】バンク管理部５の構成を示すブロック図であ
る。
る。
【図４】従来のアクセス制御装置の構成を概略して示す
ブロック図である。
ブロック図である。
【図５】従来のアクセスポート１４０の構成を示すブロ
ック図である。
ック図である。
１ 第１のアクセスポート
２ 第２のアクセスポート
３ 第３のアクセスポート
５ バンク管理部
１０ アクセス制御回路
１１ ＬＳＩ
１２ ＤＲＡＭ
１３ バスアービタ
１６ ＣＰＵ
２１ ＤＲＡＭバイトアドレス指定用レジスタ
２２ ＤＲＡＭワードデータ読み書き用レジスタ
２３ アクセスモード指定用レジスタ
２４ ＤＲＡＭアドレス可変指定ビット
２５ ＤＲＡＭアドレス増加／減少指定ビット
２６ ＤＲＡＭバイトアドレス退避用レジスタ
２７ ＤＲＡＭワードデータ退避用レジスタ
２８ アクセスモード退避用レジスタ
２９ ＤＲＡＭアドレス可変指定退避用ビット
３０ ＤＲＡＭアドレス増加／減少指定退避用ビット
３１ バンク管理用レジスタ
３２ 第１のアクセスポート使用状況フラグ
３３ 第２のアクセスポート使用状況フラグ
３４ 第３のアクセスポート使用状況フラグ
３５ 優先アクセス指定ビット
５０ 第１の処理回路
５１ 第２の処理回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平２−253440（ＪＰ，Ａ)
特開 平４−241032（ＪＰ，Ａ)
特開 平２−163834（ＪＰ，Ａ)
特開 平５−61692（ＪＰ，Ａ)
特開 昭62−20042（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/46
G06F 12/00
G06F 13/16
Claims (5)
- 【請求項１】 複数のタスクの時分割処理と割り込み処
理とを実行できるＣＰＵから所定のメモリへのアクセス
を中継するアクセス制御装置において、 上記ＣＰＵからのアクセスに関する情報をアクセス毎に
格納する複数のアクセスポートと、 上記複数のアクセスポートの使用状況を管理し、上記使
用状況を上記ＣＰＵに通知する管理部と、を備え、 上記ＣＰＵは、上記管理部から提供される使用状況を基
に、上記複数のアクセスポートのうち未使用のものに、
上記アクセスに関する情報を書き込む、ことを特徴とす
るアクセス制御装置。 - 【請求項２】 請求項１記載のアクセス制御装置におい
て、 上記管理部はさらに、 上記複数のアクセスポートがすべて使用されているとき
に、別のタスクあるいは割り込み処理が起動された場
合、該起動された別のタスクあるいは割り込み処理のア
クセス要求に関する情報を、任意の１つのアクセスポー
トに格納できるよう、該任意の１つのアクセスポートに
格納されている情報を退避させる退避領域と、 上記起動されたタスクあるいは割り込み処理が終了する
と、上記退避領域に退避された情報を元のアクセスポー
トに復帰させる復帰手段と、を備えることを特徴とする
アクセス制御装置。 - 【請求項３】 請求項１又は２記載のアクセス制御装置
において、 上記アクセスポートは、各々、 上記ＣＰＵがアクセスしたい上記メモリのアドレスを指
定するアドレス指定手段と、 上記アドレス指定手段によって指定されたアドレスから
読み出されたデータ、あるいは上記アドレス指定手段に
よって指定されたアドレスに書き込むためのデータを一
時的に保持する保持手段と、 上記アドレス指定手段に指定されたアドレスをインクリ
メントあるいはデクリメントすることを指定するアドレ
ス可変指定手段と、を備えることを特徴とするアクセス
制御装置。 - 【請求項４】 複数のタスクの時分割処理と割り込み処
理とを実行できるＣＰＵから、複数のアクセスポートと
管理部とを有するアクセス制御装置を介して、所定のメ
モリへアクセスするアクセス方法において、 上記管理部は、上記複数のアクセスポートの使用状況を
認識し、 上記ＣＰＵは、上記管理部によって未使用であると認識
された任意の１つのアクセスポートに、アクセスに関す
る情報を格納し、 上記管理部は、上記任意の１つのアクセスポートへの格
納が行われる際、上記任意の１つのアクセスポートの使
用状況として使用中であることを上記管理部に記録し、 上記管理部は、格納された情報に基づいて、上記メモリ
へのアクセスを行わしめ、 上記管理部は、上記アクセスが終了したのち、上記任意
の１つのアクセスポートの使用状況として待機中である
ことを上記管理部に記録する、ことを特徴とするアクセ
ス方法。 - 【請求項５】 請求項４記載のアクセス方法において、 上記管理部は、上記複数のアクセスポートがすべて使用
中であると認識すると、任意の１つのアクセスポートに
格納されている情報を上記管理部に退避させ、 上記ＣＰＵは、アクセスに関する情報を上記任意の１つ
のアクセスポートに格納し、 上記管理部は、格納された情報に基づいて、上記メモリ
へアクセスし、 上記管理部は、上記アクセスが終了したのち、上記管理
部に退避させられた情報を上記任意の１つのアクセスポ
ートに復帰させる、ことを含むことを特徴とするアクセ
ス方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01887899A JP3525070B2 (ja) | 1999-01-27 | 1999-01-27 | アクセス制御装置及びアクセス方法 |
| KR10-2000-7010638A KR100419682B1 (ko) | 1999-01-27 | 2000-01-20 | 액세스 제어 장치 및 액세스 방법 |
| PCT/JP2000/000265 WO2000045261A1 (fr) | 1999-01-27 | 2000-01-20 | Procede et dispositif de commande d'acces |
| IDW20002178A ID27388A (id) | 1999-01-27 | 2000-01-20 | Pengatur pemasukan dan metoda pemasukan |
| US09/647,196 US6742089B1 (en) | 1999-01-27 | 2000-01-20 | Access controller and access method for controlling access from a CPU to a memory based on use states of plural access ports |
| CNB008000786A CN1145101C (zh) | 1999-01-27 | 2000-01-20 | 存取控制装置和存取方法 |
| TW089101000A TW463130B (en) | 1999-01-27 | 2000-01-21 | Access control device and access method |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| JP2000222226A JP2000222226A (ja) | 2000-08-11 |
| JP3525070B2 true JP3525070B2 (ja) | 2004-05-10 |
Family
ID=11983822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01887899A Expired - Fee Related JP3525070B2 (ja) | 1999-01-27 | 1999-01-27 | アクセス制御装置及びアクセス方法 |
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| KR (1) | KR100419682B1 (ja) |
| CN (1) | CN1145101C (ja) |
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| US20040128418A1 (en) * | 2002-12-30 | 2004-07-01 | Darren Abramson | Mechanism and apparatus for SMI generation |
| JP4827469B2 (ja) * | 2005-09-08 | 2011-11-30 | パナソニック株式会社 | キャッシュメモリ解析方法、プロセッサおよび模擬情報処理装置 |
| JP4699858B2 (ja) * | 2005-10-13 | 2011-06-15 | シャープ株式会社 | メモリ装置およびメモリ制御方法 |
| WO2007049482A1 (ja) * | 2005-10-26 | 2007-05-03 | Pioneer Corporation | 情報記録装置、情報記録方法、情報記録プログラムおよび記録媒体 |
| US8850103B2 (en) * | 2009-08-28 | 2014-09-30 | Microsoft Corporation | Interruptible NAND flash memory |
| JP5678962B2 (ja) * | 2010-09-17 | 2015-03-04 | コニカミノルタ株式会社 | 画像形成装置 |
| CN102789439B (zh) * | 2012-06-16 | 2016-02-10 | 北京忆恒创源科技有限公司 | 控制数据传输过程中的中断的方法与存储设备 |
| FR3072233B1 (fr) * | 2017-10-10 | 2020-11-27 | Bull Sas | Procede de generation de requetes pour la segmentation de la surveillance d'un reseau d'interconnexion et materiel associe |
| JP7240118B2 (ja) * | 2018-09-14 | 2023-03-15 | キヤノン株式会社 | 情報処理装置、その制御方法およびプログラム |
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|---|---|---|---|---|
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| JPS6220042A (ja) * | 1985-07-19 | 1987-01-28 | Fujitsu Ltd | メモリアクセスポ−ト管理装置 |
| JP2574821B2 (ja) * | 1987-12-02 | 1997-01-22 | 株式会社日立製作所 | ダイレクトメモリアクセス・コントローラ |
| JPH02163834A (ja) * | 1988-12-16 | 1990-06-25 | Mitsubishi Electric Corp | マルチ・タスク処理方式 |
| KR940002595Y1 (ko) * | 1988-12-30 | 1994-04-21 | 주식회사 금성사 | Cpu보드상의 이중 포트 기억장치 회로 |
| JP2553698B2 (ja) * | 1989-03-28 | 1996-11-13 | 松下電器産業株式会社 | 時分割マルチタスク実行装置 |
| US5371887A (en) * | 1989-09-05 | 1994-12-06 | Matsushita Electric Industrial Co., Ltd. | Time-shared multitask execution device |
| JPH0415730A (ja) * | 1990-04-29 | 1992-01-21 | Fujitsu Ltd | シーケンスコントローラ |
| US5875470A (en) * | 1995-09-28 | 1999-02-23 | International Business Machines Corporation | Multi-port multiple-simultaneous-access DRAM chip |
| DE69628798T2 (de) * | 1995-10-16 | 2004-04-29 | Hitachi, Ltd. | Verfahren zur Übertragung von Multimediadaten |
| US6314499B1 (en) * | 1997-11-14 | 2001-11-06 | Lucent Technologies Inc. | Non-preemptive memory locking mechanism in a shared resource system |
| US6401176B1 (en) * | 1997-11-14 | 2002-06-04 | Agere Systems Guardian Corp. | Multiple agent use of a multi-ported shared memory |
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