JPH05314004A - 主記憶制御・管理装置 - Google Patents

Abstract

(57)【要約】 【目的】 マルチプロセッサシステムにおいて、主記憶
装置の管理のための処理時間を短縮し、適切な主記憶装
置の管理方式を選択し、これにより、システムの性能の
向上を図ることができる主記憶制御・管理装置を得る。 【構成】 マルチプロセッサシステムの利用形態に応じ
て、ＣＰＵ（０）１ａ内のページング情報イネーブルフ
ラグ１１をオフにすることによって、参照ビット７と変
更ビット８のメインテナンスを止めさせるようにしたも
のである。また、マルチプロセッサシステムでの実行中
のプログラムの種類によって、ページングとスワッピン
グの２つの主記憶装置５の管理方式のうちで、より適切
な主記憶装置５の管理方式を選択することができるよう
にしたものである。 【効果】 各プロセッサ間でのデータの一貫性を維持・
制御するためのＣＰＵ間での通信の発生を抑えることが
でき、また、より効率的な管理方式が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マルチプロセッサシ
ステムにおいて、仮想記憶機構のために実記憶領域に付
加される主記憶参照と主記憶変更の情報を保持する参照
ビットと変更ビットの制御方式、及びオペレーティング
システムでの仮想記憶管理方式に関するものである。

【０００２】

【従来の技術】一般的に仮想記憶機構を持つ計算機シス
テムにおいては、その実記憶領域を管理するために、実
記憶領域のページごとにそのページに対する参照や変更
の情報を記録する場合に、そのページが参照された時に
１にセットされる参照ビットと、そのページが変更され
た時に１にセットされる変更ビットを用意しているもの
が多い。

【０００３】主記憶装置を共有するマルチプロセッサシ
ステムにおいては、複数のプロセッサが主記憶資源であ
る主記憶装置を共有している。比較的に低速な主記憶装
置をアクセスする代わりに、各プロセッサが主記憶装置
上のデータの写しを高速なキャッシュメモリに保持して
高速な処理を実現している。

【０００４】一方、参照ビットや変更ビットの記録は、
主記憶装置上の実ページに対応して付加されているが、
参照ビットや変更ビットをアクセスするたびに主記憶装
置へアクセスすることは効率が低下するので、これを回
避するために、各プロセッサ側に参照ビットや変更ビッ
トの記録をする装置を保持させる場合がある。

【０００５】図３は、例えば特開昭５８−１０２３８２
号公報に開示された従来の参照ビット制御方式の構成を
示すブロック図である。図３に示される従来の参照ビッ
ト制御方式では、ＣＰＵ（中央処理装置）３０内に過去
にＣＰＵ３０がキャッシュを参照したページのアドレス
を複数個保持するアレイ３１を持ち、そのアレイ３１に
参照ビットの情報を付加してページのアドレスを管理
し、そのアレイ３１からページのアドレスが追い出され
る時に、初めて主記憶装置３２上の参照ビットをセット
することによって、主記憶装置３２のアクセスを軽減さ
せるようにしたものである。

【０００６】また、図４は、例えば特開昭５８−２２４
４９２号公報に開示された従来の仮想記憶制御方式の構
成を示すブロック図である。図４に示される従来の仮想
記憶制御方式では、ＣＰＵ側に変換を高速に行うための
ＴＬＢ（変換索引緩衝機構）を主記憶装置とは独立して
有し、仮想アドレスを実アドレスに変換するアドレス変
換部に、ページング情報メモリ４０、アドレスレジスタ
４１、クロック制御部４２、出力データ処理部４３、入
力データ処理部４４等から成るページングの情報管理部
を保持させ、これによりページングの制御に必要な少な
くとも参照ビットと変更ビットの記録をすることによ
り、従来、ＴＬＢに収めれれていたこれらの情報を主記
憶装置に反映させるために、本来のメモリアクセス以外
にメモリライトアクセスが発生するのを防ぐことがで
き、これによって、処理の高速化を実現させるようにし
たものである。

【０００７】ところで、上記したような従来例の方式に
おいては、多くの場合に、参照ビットと変更ビットの管
理の処理の高速化が図られているが、これらの場合、複
数のプロセッサがこのような参照ビットと変更ビットの
写しを保持することになるので、各プロセッサ間でのデ
ータの一貫性を維持しなければならない。

【０００８】従来、そのための一手法として、図５に示
されるように、例えば特開昭６０−１３４３６１号公報
に開示された従来のキーストレージ制御方式が提案され
ている。図５に示される従来のキーストレージ制御方式
では、各プロセッサ間に相互参照リクエストインタフェ
ースを設け、１つのプロセッサで発生した主記憶装置に
対するフェッチリクエストあるいはストアリクエストに
対して、そのプロセッサに存在するキーストレージ５０
の記憶キーの参照ビットと変更ビットを更新すると共
に、相互参照リクエストインタフェースを介して他のプ
ロセッサが有するキーストレージ５１の記憶キーの参照
ビットと変更ビットを更新することにより、その記憶キ
ーの参照ビットと変更ビットの一貫性を維持させるよう
にしたものである。

【０００９】しかるに、上記したような手法では、各プ
ロセッサ間でのデータの一貫性を維持させるために、各
プロセッサ間における通信が発生してシステムの効率が
低下させられる場合がある。そのために、プロセッサの
台数が多くなれば多くなる程、このような各プロセッサ
間での通信のために、システムの効率低下が顕著に現わ
れることになる。

【００１０】

【発明が解決しようとする課題】上記したような構成を
有する従来例の制御方式におけるマルチプロセッサシス
テムでは、各プロセッサでの参照ビットや変更ビットの
アクセスがあるごとに、それぞれのプロセッサ間でのプ
ロセッサ間通信を行って、各プロセッサ間でのデータの
一貫性を維持するための処理を行うことが必要であり、
そのために、プロセッサの台数が増加した場合には、シ
ステムの効率が低下する要因を招き、システムの性能が
劣化するという問題点があった。

【００１１】一方、一般的な計算機システムでは、仮想
記憶を管理する方式としてページングとスワッピングの
２つの管理手法が知られている。参照ビットや変更ビッ
トはこのページングを実現するために設けられているも
ので、ページングごとの参照情報を参照ビットによって
管理することによって、参照されていないページを２次
記憶装置へ書き出すことにより、実記憶領域を解放して
別のプロセスに割り当てることを可能としたり、また、
２次記憶装置への書き出しを行う時に、変更ビットによ
って管理される変更の情報に従って、変更されていなけ
れば２次記憶装置への書き出しは不要であり、そのペー
ジをそのまま消してしまうというように仮想記憶の管理
を行っている。

【００１２】しかし、上記の手法とは異なり、実記憶領
域の管理ページという小さな領域ごとに行うのではな
く、実行されるプロセス単位ごとに主記憶装置から２次
記憶装置へ書き出したり、また、逆にこれから実行する
プロセスをすべて、２次記憶装置から主記憶装置へ読み
込むといった管理手法を取るスワッピングの手法を用い
て主記憶装置の管理手法が存在する。

【００１３】スワッピングの手法を用いたスワッピング
システムにおいては、ページごとの参照の情報を保持す
る参照ビットやページごとの変更の情報を保持する変更
ビットは無用のものであり、スワッピングにより仮想記
憶を管理するオペレーティングシステムを利用する計算
機システムでは、この参照ビットは、ハードウェアが参
照ビットを管理する機能を持ち、セットしたとしてもそ
の制御ソフトウェアは一切それを使用しないということ
が起こり得る。

【００１４】このような場合にも、上述した従来のマル
チプロセッサシステムでは、使用もされない参照ビット
や変更ビットをメインテナンスするために、各プロセッ
サ間でのデータの一貫性を維持するための通信を行うこ
とが必要であり、そのために、多くの処理時間を浪費す
ることになり、システムの性能の劣化を引き起こすこと
になるという問題点があった。

【００１５】この発明は上記のような問題点を解消する
ためになされたもので、そのマルチプロセッサシステム
がどのように利用されるかに応じて、参照ビットと変更
ビットのメインテナンスを行わないことにより、主記憶
装置の管理のための処理時間を短くし、システムの性能
の向上を実現することができ、また、マルチプロセッサ
システムでの実行中のプログラムの種類によって、ペー
ジングとスワッピングの２つの主記憶装置の管理方式の
うちで、より適切な主記憶装置の管理方式を選択するこ
とにより、システムの性能の向上を図ることができる主
記憶制御・管理装置を得ることを目的とする。

【００１６】

【課題を解決するための手段】この発明に係わる主記憶
制御装置は、主記憶装置への主記憶参照と主記憶変更の
情報を記録する記憶手段と、この記憶手段の使用又は不
使用を制御する制御切替え手段を各プロセッサに備え、
マルチプロセッサシステムの利用形態に応じて、参照ビ
ットと変更ビットのメインテナンスを行わないようにす
るものである。

【００１７】また、この発明に係わる主記憶管理装置
は、制御プログラムからの指令によって、主記憶参照と
主記憶変更の情報を記録する記憶手段の使用又は不使用
を制御する制御切替手段の設定を変更する書込み手段
と、マルチプロセッサシステムでの実行中のプログラム
を監視し、その種類と状態とを判別する制御プログラム
の判別制御手段と、この判別制御手段で判別された実行
中のプログラムの種類に応じて、仮想記憶機構を使用し
た実記憶領域の管理方式を選択して切り替える選択切替
え手段を備え、マルチプロセッサシステムでの実行中の
プログラムの種類によって、ページングとスワッピング
の２つの主記憶装置の管理方式のうちで、より適切な主
記憶装置の管理方式を選択するようにしたものである。

【００１８】

【作用】この発明における主記憶制御装置では、主記憶
参照と主記憶変更の情報を記録する記憶手段の使用又は
不使用を制御する制御切替え手段は、マルチプロセッサ
システムでの通常の場合に使用される主記憶参照と主記
憶変更の情報を記録する記憶手段を利用しないようにデ
ィセーブルにし、主記憶参照と主記憶変更の記録を停止
させることを可能とする。

【００１９】また、この発明における主記憶管理装置で
は、制御プログラムからの指令によって、主記憶参照と
主記憶変更の情報を記録する記憶手段の使用又は不使用
を制御する制御切替え手段の設定を変更する書込み手段
は、制御プログラムが、主記憶参照と主記憶変更の情報
の記録を停止させるべきと判断した時、不使用の状態に
切り替えるために書き込まれる。また、マルチプロセッ
サシステムでの実行中のプログラムを監視し、その種類
と状態と判別する制御プログラムの判別制御手段は、当
該マルチプロセッサシステムで実行中のすべてのプログ
ラムの種類と状態を監視して判別する。また、判別制御
手段で判別された実行中のプログラムの種類に応じて、
仮想記憶機構を使用した実記憶領域の管理方式を選択し
て切り替える選択切替え手段は、上記判別制御手段で判
別された実行中のプログラムの種類と状態に従って、仮
想記憶の管理を行うことにより適切な主記憶装置の管理
方式を選択して切り替える。

【００２０】実施例１．以下、この発明の実施例を図に
ついて説明する。図１はこの発明の第１の実施例である
主記憶制御装置の構成を示すブロック図である。図にお
いて、１ａ及び１ｂはＣＰＵ（中央処理装置）（０）及
びＣＰＵ（１）、２はシステムバス、３はＣＰＵ（０）
１ａとＣＰＵ（１）１ｂ間のリクエスト通信ライン、４
は主記憶制御装置、５は主記憶装置、６は記憶キーアレ
イ、７は記憶キーアレイ６内の参照ビット、８は記憶キ
ーアレイ６内の変更ビット、１０はアドレス制御部、１
１はページング情報イネーブルフラグ、１２はページン
グ情報イネーブルフラグ１１の書込みライン、１３は演
算制御部、２０はＴＬＢ（変換索引緩衝機構）、２１は
実アドレスフィールド、２２はＴＬＢ２０内の参照ビッ
ト、２３はＴＬＢ２０内の変更ビットである。

【００２１】図１に示されるブロック図の構成について
説明すると、ＣＰＵ（１）１ａ及びＣＰＵ（１）１ｂ
は、それぞれシステムバス２に接続され主記憶制御装置
４を経由して主記憶装置５を共有している。記憶キーア
レイ６には、主記憶装置５上の実ページごとに対応する
参照ビット７と変更ビット８が含まれている。通常は、
主記憶装置５への参照がある場合には、この参照ビット
７がオンされ、主記憶装置５への書き込みがなされた場
合には、この変更ビット８がオンされる。

【００２２】一方、ＣＰＵ（０）１ａ及びＣＰＵ（１）
１ｂには、それぞれアドレス制御部１０があり、このア
ドレス制御部１０内にＴＬＢ２０が設けられている。Ｔ
ＬＢ２０の各エントリには、実アドレスフィールド２１
の他にＴＬＢ２０内の参照ビット２２とＴＬＢ２０内の
変更ビット２３があり、そのＴＬＢ２０に登録されてい
る実アドレスに対応する実ページの参照ビットと変更ビ
ットが格納されている。

【００２３】また、ＣＰＵ（０）１ａ及びＣＰＵ（１）
１ｂには、アドレス制御部１０の他にページング情報イ
ネーブルフラグ１１があり、計算機システムのオペレー
タコンソール（図示しない）からのオペレータのコマン
ド入力によって、演算制御部１３が、ページング情報イ
ネーブルフラグ１１の書込みライン１２を通して上記コ
マンド入力の値を書き込むことによって、ページング情
報イネーブルフラグ１１はオン／オフを切り替えること
ができるようにされている。

【００２４】次に、上記図１に示されるこの発明の第１
の実施例である主記憶制御装置の動作について説明す
る。まず、通常のページング情報イネーブルフラグ１１
がオンの時の動作を考える。あるＣＰＵ、例えばＣＰＵ
（０）１ａで参照ビットがセットされた場合に、ＣＰＵ
（０）１ａでは、ある実アドレスに対応するＴＬＢ２０
の実アドレスフィールド２１を示すエントリの参照ビッ
ト２２がセットされる。この場合、その同じページの実
アドレスを実アドレスフィールド２１に持ち、同じペー
ジに対する情報を別のＣＰＵ（１）１ｂがそのＴＬＢ２
０内の参照ビット２２を持っているかも知れない。そこ
で、ＣＰＵ（０）１ａはこれをＣＰＵ（０）１ａとＣＰ
Ｕ（１）１ｂ間のリクエスト通信ライン３を使用して他
のＣＰＵ（１）１ｂにも通知する。ＣＰＵ（１）１ｂ
は、それぞれそのページのアドレスを自身が持っている
か否かをテストして、持っている場合には、そのアドレ
スに対応するＴＬＢ２０内の参照ビット２２をセットす
る。以上が通常のページングをサポートしている場合の
動作である。

【００２５】次に、ページング情報イネーブルフラグ１
１がオフされた時の動作を考える。この時には、ページ
ング情報イネーブルフラグ１１がオフであるということ
がアドレス制御部１０に伝えられる。それによって、ア
ドレス制御部１０はＴＬＢ２０内の参照ビット２２とＴ
ＬＢ２０内の変更ビット２３のメインテナンスを止め
る。従って、他のＣＰＵに対してＴＬＢ２０内の参照ビ
ット２２とＴＬＢ２０内の変更ビット２３の変更を通知
することも一切しなくなる。また、もし仮にＣＰＵとは
独立して動作している主記憶制御装置４が自ら記憶キー
アレイ６の変更を見付けて、その写しをＴＬＢ２０内に
保持しているＣＰＵにその変更を通知して来たとして
も、それを無視しても構わない。そのため、外からの参
照ビットと変更ビットの変更の通知によって割り込まれ
ることが無くなる。

【００２６】なお、上記実施例では計算機システムのオ
ペレータコンソールからのオペレータのコマンド入力に
よって、参照ビットと変更ビットの使用又は不使用を切
り替えるものとして説明したが、それは、計算機本体の
スイッチや計算機のプリント基板上のジャンパ線などに
よって物理的に切り替えられるものとしても良く、上記
実施例と同様の効果が得られる。

【００２７】実施例２．図２はこの発明の第２の実施例
である主記憶管理装置における動作過程を説明するため
のフローチャートである。なお、この発明の第２の実施
例である主記憶管理装置の構成については、上記図１に
示されるブロック図と同じであるので、それを参照され
たい。図２において、１００はシステムアクティビティ
の収集ステップ、１０１は主記憶管理アルゴリズムの判
定ステップ、２００はページングアルゴリズムの処理ス
テップ、２０１はスワッピングアルゴリズムの処理ステ
ップ、２０２はページングアルゴリズムの前処理ステッ
プ、２０３はスワッピングアルゴリズムの前処理ステッ
プである。

【００２８】図２に示されるこの発明の第２の実施例で
ある主記憶管理装置における動作過程を説明するための
フローチャートにおいて、制御プログラムは、ごく一般
的なページングによる主記憶管理を行うページングアル
ゴリズムの処理ステップ２００とスワッピングによる主
記憶管理を行うスワッピングアルゴリズムの処理ステッ
プ２０１の両方を保持している。また、システムアクテ
ィビティの収集ステップ１００は、そのプロセッサで実
行中のすべてのプロセスを監視し、その時のユーザの
数、ＣＰＵの利用率、主記憶装置の利用率、入出力装置
の利用率などのシステム全体の情報を、一般的な計算機
の制御プログラムで実施されているような手法で収集し
ている。また、主記憶管理アルゴリズムの判定ステップ
１０１は、このシステムアクティビティの収集ステップ
１００によって収集されたシステムのアクティビティ情
報を解析して、システムの負荷がどれ位か、実行中のユ
ーザの数がどれ位か、オンラインからのジョブが多い
か、プライオリティの低いバッチジョブが走っているだ
けかといった情報を基にして、ページングとスワッピン
グのいずれかが適切な主記憶管理アルゴリズムであるか
を決定する。

【００２９】次に、この発明の第２の実施例である主記
憶管理装置の動作について説明する。多くの計算機シス
テムでは、昼間の間は非常に多くのユーザによるオンラ
インからの使用が行われ、一つ一つの仕事は小さいが非
常に多くの数のタスクが実行されているというような使
われ方がなされ、それが夜間に入ると、その昼間のオン
ラインの結果をバッチ処理としてごく僅かな少ない数の
タスクによって、一度に大きな仕事を行うような利用形
態となることが一般的である。

【００３０】このような利用形態では、昼間のオンライ
ンを使用した場合には数１００にも及ぶ非常に多くの数
のユーザが利用していて、オンラインによるトランザク
ションごとに新しいタスクが生成するため、それまで実
行中のタスクが主記憶装置から追い出されるという事態
が良く発生する。そのために、新しいトランザクション
によるタスクが開始された時に、あるタスクをすべてス
ワップアウトさせてやるよりも、主記憶領域をできるだ
け細かく管理してページングを行っている方が効率良い
記憶管理ができる。

【００３１】これに対して、夜間のバッチ処理は、恐ら
く１本から数本程度のわずかな数でそれぞれが一度に大
きな仕事を行う場合が多く、そのユーザはそのバッチ処
理が終了するまで次の処理を行うことはほとんどなく、
そのわずかな数のタスクだけが長時間に渡って走り続け
ることになる。この場合には、その複数のタスクは主記
憶装置にずっと貼り付いたままになり易く、きめ細かい
ページングなどの主記憶管理はほとんど必要がない。

【００３２】このような利用形態のシステムでは、シス
テムアクティビティの収集ステップ１００がシステムの
状態を収集していると、夜間に入るとユーザが減少した
ことが観測されるようになる。主記憶管理アルゴリズム
の判定ステップ１０１は絶えずシステムアクティビティ
の収集ステップ１００の収集した情報を監視している
が、その情報から、その時点でのユーザの数などの減少
がある定められた規定値を下回った場合には、主記憶管
理アルゴリズムとしてスワッピングアルゴリズムの処理
ステップ２０１を選択して、それに変更を指示する。こ
の時には、スワッピングアルゴリズムの前処理ステップ
２０３を実行させる。それは、例えばページングによっ
てプロセスの一部が２次記憶装置に追い出されているよ
うな場合に、そのページを主記憶装置に持って来るか、
すべてを吐き出させることにより、すべてのプロセスが
主記憶装置上にあるか、あるいは、スワップアウトされ
て２次記憶装置中にあるかのいずれかにする。このよう
にして、準備を整えた上で、主記憶管理アルゴリズムと
してスワッピングアルゴリズムの処理ステップ２０１を
起動する。

【００３３】そして、今度は逆に夜間のバッチ処理が終
了した時を考えると、同様にシステムアクティビティの
収集ステップ１００がシステムの状態を収集しており、
夜間のバッチ処理が終わり昼間のオンライン処理が再開
されることになると、今度はユーザの数の増加が観測さ
れるようになる。主記憶管理アルゴリズムの判定ステッ
プ１０１は絶えずシステムアクティビティの収集ステッ
プ１００の収集した情報を監視し、その情報から、その
時点でのユーザの数などの増加がある定められた規定値
を上回った場合には、主記憶管理アルゴリズムとしてペ
ージングアルゴリズムの処理ステップ２００を選択し
て、それに変更を指示する。この時には、ページングア
ルゴリズムの前処理ステップ２０２を実行させ、スワッ
ピングアルゴリズムの処理ステップ２０１からページン
グアルゴリズムの処理ステップ２００への変更の準備を
した上で、ページングアルゴリズムの処理ステップ２０
０を起動する。

【００３４】

【発明の効果】以上のように、この発明の主記憶制御装
置によれば、主記憶装置への主記憶参照と主記憶変更の
情報を記録する記憶手段と、この記憶手段の使用又は不
使用を制御する制御切替え手段を各プロセッサに備えた
構成としたので、計算機システムをスワッピングシステ
ムとして利用するような場合には、あらかじめオペレー
タコンソールから、制御プログラムが使用しない主記憶
参照と主記憶変更の情報を記録する記憶手段を使用しな
いように設定することができ、それに伴うＣＰＵ間での
通信の発生を抑えることができ、その結果、システムの
性能の向上を実現することができるという優れた効果を
奏する。

【００３５】また、この発明の主記憶管理装置によれ
ば、制御プログラムからの指令によって、主記憶参照と
主記憶変更の情報を記録する記憶手段の使用又は不使用
を制御する制御切替え手段の設定を変更する書込み手段
と、マルチプロセッサシステムでの実行中のプログラム
を監視し、その種類と状態とを判別する制御プログラム
の判別制御手段と、この判別制御手段で判別された実行
中のプログラムの種類に応じて、仮想記憶機構を使用し
た実記憶領域の管理方式を選択して切り替える選択切替
え手段を備えた構成としたので、計算機システムを制御
する制御プログラムが、主記憶管理のアルゴリズムをペ
ージングをやめてスワッピングを選択して切り替えよう
とする時に、制御プログラム自身が指令を出して、ハー
ドウェア側にもページングのための主記憶参照と主記憶
変更の機能を停止させることを指示することができ、こ
れにより、無駄なハードウェアの動作を停止させること
ができるので、より一層効率的な主記憶装置の管理方式
が得られることになるという優れた効果を奏する。

【図面の簡単な説明】

【図１】この発明の第１の実施例である主記憶制御装置
の構成を示すブロック図である。

【図２】この発明の第２の実施例である主記憶管理装置
における動作過程を説明するためのフローチャートであ
る。

【図３】従来の参照ビット制御方式の構成を示すブロッ
ク図である。

【図４】従来の仮想記憶制御方式の構成を示すブロック
図である。

【図５】従来のキーストレージ制御方式の構成を示すブ
ロック図である。

【符号の説明】

１ａ ＣＰＵ（中央処理装置）（０） １ｂ ＣＰＵ（１） ２ システムバス ３ リクエスト通信ライン ４ 主記憶制御装置 ５ 主記憶装置 ６ 記憶キーアレイ ７ 記憶キーアレイ６内の参照ビット ８ 記憶キーアレイ６内の変更ビット １０ アドレス制御部 １１ ページング情報イネーブルフラグ １２ ページング情報イネーブルフラグ１１の書込みラ
イン １３ 演算制御部 ２０ ＴＬＢ（変換索引緩衝機構） ２１ 実アドレスフィールド ２２ ＴＬＢ２０内の参照ビット ２３ ＴＬＢ２０内の変更ビット ３０ ＣＰＵ ３１ アレイ ３２ 主記憶装置 ４０ ページング情報メモリ ４１ アドレスレジスタ ４２ クロック制御部 ４３ 出力データ処理部 ４４ 入力データ処理部 ５０ キーストレージ ５１ キーストレージ １００ システムアクティビティの収集ステップ １０１ 主記憶管理アルゴリズムの判定ステップ ２００ ページングアルゴリズムの処理ステップ ２０１ スワッピングアルゴリズムの処理ステップ ２０２ ページングアルゴリズムの前処理ステップ ２０３ スワッピングアルゴリズムの前処理ステップ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 主記憶装置を共有し、仮想記憶機構を有
   する複数の中央処理装置より成るマルチプロセッサシス
   テムにおいて、 主記憶装置の分割された実ページごとに当該ページへの
   主記憶参照と主記憶変更の情報を記録する記憶手段と、 上記主記憶参照と主記憶変更の情報を記録する記憶手段
   の使用又は不使用を制御する制御切替え手段を、 各プロセッサに備えたことを特徴とする主記憶制御装
   置。
2. 【請求項２】 主記憶装置を共有し、仮想記憶機構を有
   する複数の中央処理装置より成るマルチプロセッサシス
   テムにおいて、 制御プログラムからの指令によって、主記憶参照と主記
   憶変更の情報を記録する記憶手段の使用又は不使用を制
   御する制御切替え手段の設定を変更する書込み手段と、 マルチプロセッサシステムでの実行中のプログラムを監
   視し、その種類と状態とを判別する制御プログラムの判
   別制御手段と、 上記判別制御手段で判別された実行中のプログラムの種
   類に応じて、仮想記憶機構を使用した実記憶領域の管理
   方式を選択して切り替える選択切替え手段を、 備えたことを特徴とする主記憶管理装置。