JPS59158461A - デ−タ転送制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、ＤＡＳＤ　（直接アクセス記憶装置）の如き
支援記憶装置と、キャッシュとして働く、好ましくはラ
ンダム・アクセス・メモリより成る前置記憶装置とを用
いたページング・データ記憶システムに係る。

［従来技術］ 従来、ページング及びスワツピング記憶装置は幾つかの
構成を有している。例えば、ページング及びスワツピン
グ・データを記憶するために、種々のＤＡＳＤが直接用
いられている。その様な装置を用いた場合には、記憶さ
れたページング及びスワツピング・データへのアクセス
時間が比較的長いという問題があり、これは全体的なＣ
ＰＵ又はデータ処理システムの性能に悪影響を与え得る
。

Ｉ　８Ｍ２３０５固定ヘツド記憶装置に関する、■ＢＭ
社発行の刊行物ＧＡ−２ｅ−１５８９は、ページング及
びスワツピング環境において用いられる記憶ドラムにつ
いて記載している。記憶ドラムがＤＡＳＤよりも優れて
いる点は、ページング及びスワツピング・データ信号へ
のアクセスが比較的速いことである。記憶ドラムの不利
な点は、所与の容量の記憶ドラムのコストが比較的高い
ことである。従って、多くのページング及びスワツピン
グの適用例においては、Ｉ　８Ｍ２３０５固定ヘツド記
憶装置の如き記憶ドラムが活動ページのデータを記憶し
、比較的非活動状態のデータがＤＡＳＤ上に保持されて
いる。従って、アクセスが高速で行なわれる前置記憶装
置と、比較的大容量を有し、より低コストであり、アク
セスがより低速で行なわれる支援記憶装置との間で命令
、ページング及びスプーリング・データを自動的に転送
する階層ページング記憶システムが望まれている。

更に、データへの多重アクセスが行なわれるべきである
。即ち、所与のデータ単位にアクセスするだめに、２個
以上のアドレスが使用可能であるべきである。この点に
関して、Ｉ　８Ｍ２３０５固定ヘツド記憶装置は、アド
レス０〜７が物理アドレス０を有する磁気記憶ドラムへ
のアクセスを生じ、アドレス８〜１５が物理アドレス８
を有するドラムを選択するという、多重要求を可能にし
ている。勿論、各ドラムは、所与の時間に１つのアクセ
スのみを許す。従って、アドレスの１つによる所Ｕのド
ラムへの所ｑ、のアクセスは、」二記ドラムへの全ての
アドレスを使用中即ちアクセス不能の状態にする。プロ
グラムの実行並びにページング及びスワツピング・デー
タ・セットの転送を改善するために、多重アドレス領域
においてより大きな柔軟性が望まれる。

従来、種々の支援記憶装置を有する、種々の適用例のた
めの階層データ記憶装置が用いられており、それらの支
援記憶装置は、例えば、磁気テープ記録装置、ＤＡＳＤ
の如き磁気ディスク記憶装置、比較的遅い揮発性のＲＡ
Ｍ、磁気バブル又はシフト・レジスタ型のメモリ、テー
プ・ライブラ３− リ・システム等である。支援記憶装置への比較的長いア
クセス時間を補う様に設計されている前置記憶装置も、
従来、種々の構成を有している。例えば、Ｉ　ＢＭ３８
５０大容量記憶システムにおいては、支援記憶装置は磁
気テープ・ライブラリより成り、前置記憶装置は複数の
ＤＡＳＤより成っている。そのＤ　Ａ、　Ｓ　Ｄへのア
クセスは、自動テープ・ライブラリに含まれるデータ・
カートリッジに記憶されたデータへのアクセスの場合よ
りは、比較的早く行なわれた。

更に、米国特許第３５６９９３８号明細書においては、
階層記憶装置が、データ処理システムへの見掛は上の記
憶装置として述べられている。この特許明細書において
は、比較的高速でアクセスの行なわれる記憶装置が比較
的低速でアクセスの行なわれる記憶装置へのバッファと
して働くという、キャッシュ概念が示されている。この
例においては、ＲＡＭが前置記憶装置即ちキャッシュと
して働き、支援記憶装置はテープ又はディスク・データ
記憶装置である。見掛は上の記憶装置の大４− ささば」―記支援記憶装置の容量であり、そのアクセス
時間は前置記憶装置の迅速なアクセスに等しい見掛は上
のアクセスを与えている。もう１つの階層記憶装置が米
国特許第３８３９７０４号明細書に示されており、この
場合には、ＤＡＳＤが記録機構によりアクセス可能なＲ
ＡＭによってバッファされている。その記録機構は、支
援記憶装置即ちＤＡＳＤへのアドレスを解釈し、それら
のアドレスをデータ処理技術において周知のテーブル索
引機構によりバッファ・アドレスへ変換する。

この配置も、ＤＡＳＤへの比較的長いアクセス時間を補
うことを目的としている。又、この配置は、その階層記
憶装置に接続されたデータ処理システムがデータを必要
とする前にそのデータをＤＡＳＤからバッファへ転送し
て、そのデータへのアクセス時間を最小限にしている。

これらの２つの特許明細書は、種々の周辺記憶装置にキ
ャッシュを設けるための一般的配置を示している。ペー
ジング及びスワツピング記憶装置に対する今日の要求を
充すためには、更に制御が必要とされている。

キャッシュを設けることによって性能が改善されたもう
１つの技術分野は、コンピュータ又はＣＰ　Ｕの主記憶
装置領域である。即ち、各データ処理システムが、キャ
ッシュ即ち高速記憶装置を有するＣＰＵを含む。このキ
ャッシュのための支援記憶装置が通常の主記憶装置であ
る。ＣＰ　Ｕの命令実行及びオペランド・データの転送
が最大限になる様にキャッシュ動作を改善するために種
々の技術が従来用いられている。ＣＰＵ及び主記憶装置
に関してキャッシュの動作を制御する１つの例が、米国
特許第４０７５６８６号明細書に示されている。この米
国特許明細書は、キャッシュを用いることが常に有利と
はいえず、成る場合には、キャッシュをバイパスするこ
とにより性能が改善されることを記載している。キャッ
シュのバイパスは、幾つかの方法で行なわれる。１つの
例においては、主記憶装置がセグメント状に構成される
ぞ、ｆｔらのセグメンｌ−の一部は入出力動作又は周辺
動作のために専ら使用され、それらのセグメン＋−への
アクセスは全て、主記憶装置のキャッシュをバイパスす
る。同様にＤＡＳＤのためのキャッシュが、成る状況の
下では、選択された装置又は装置部分へバイパスされる
ことがある。この米国特許明細書に記載されているもう
１つの態様においては、指令に基きキャッシュを選択的
にバイパスすることによって性能が改善される。その例
においては、主記憶装置領域への指令がキャッシュ・バ
イパス・ビットを含んでいる。そのビットが１にセット
されているとき、キャッシュは使用されない（主記憶装
置が直接アクセスされる）。キャッシュ・バイパス・ビ
ットが０にリセツ１〜されているとき、キャッシュが使
用される。キャッシュの選択的なバイパスは、多くの場
合において、主記憶装置キャッシュ・システム又はＤＡ
ＳＤ−キャッシュ・システムの如きデータ記憶システム
の性能を最適化することが出来るが、今日のページング
及びスワツピング・データ転送に対する厳しい要求を充
たす、ためには、更に制御は必要とされる。

階層における装置間に複数の経路を有するデー７− タ記憶階層においては、性能を改善するためにデータの
移動において負荷を平衡化することができる。また、階
層の成るレベルに揮発性のデータ記憶装置が用いられて
いる場合にも、その様な負荷の平衡化によって記憶シス
テム及びデータの利用可能性を改善することができる。

複数の装置間におけるデータ処理の負荷の平衡化は１通
常、いわゆるタスク割当て時間に行なわれる。即ち、デ
ータ処理作業が続いて行なわれる前に、どの装置がその
タスクを実行すべきかが制御機構により決定され、その
タスクが成る装置に割当てられると、その装置は、後に
そのシステムにおける他の装置よりも大きな負荷を加え
られても、動作を続ける。その様なタスク割当ての平衡
化の１例がＩＢＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏ
ｓｕｒｅ　Ｂｕ…貝几、第２０巻、第３号、１９７７年
８月、第９３７頁乃至第９３８頁におけるＪ、　Ｆ、　
Ｂａｋｅｒ及びり、　Ｅ。

Ｈｏ１ｓｔによる”Ｌｏａｄ　Ｂａｌａｎｃｊｎｇ　Ｃ
ｏｎｔｒｏｌ　ｆｏｒ　ａＭｕｌｔｉ−ｐｒｏｃｅｓｓ
ｏｒ”と題する論文に示されている。

この論文は、システムを制御する種々のプロセラ８− サに負荷平衡比表を有している、柔軟結合された多重プ
ロセッサ制御記憶システムについて記載している。負荷
の平衡化は割当て時間に行なわれシステムにおける他の
装置よりも大きな負荷が加えられても動作が行なわれる
。負荷の平衡化は、割当て時間において、作業待ち行列
の深さを示す負荷平衡比表に基いて行なわれる。負荷平
衡化の情報が記憶システムの種々のプロセッサの間で交
換される。調時されたプロセスのスケジューリングにつ
いても記載されている。タスク割当て時間における負荷
平衡化のもう１つの例が、ＩＢＭＴｅｃｈｎｉｃａｌ　
Ｄｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｊｎ、第１４巻、
第１１号、１９７２年４月におけるり、　Ａ、　Ｊａｉ
ｋｅｓ等による”Ｔｎｐｕｔｌｏｕｔｐｕｔ　Ｃｈａｎ
ｎｅｌ／Ｄｅｖｉｃｅ　ＬｏａｄＢａｌａｎｃｊ、ｎｇ
　Ａｌｇｏｒｉｔｈｍ”と題する論文に示されており、
この場合には、周辺サブシステムの作業が作業割当て時
間に平衡化される。

多重処理の配置におけるＣＰＵ又はホストの負荷も、作
業割当て時間に平衡化されることが多い。

米国特許第３６４８２５３号明細書に示されているその
１例においては、タスクが、後に第１５図に関して述べ
るプログラム式スケジューラにより、現在のタスクへの
移行時間に基いて、多重プロセッサの配置に割当てられ
ている。その作業負荷の平衡化は、タスクが開始される
前にタスクを割当てることによって行なわれる。米国特
許第４０３２８９９号明細書は、全体の処理の負荷に基
いてデータ・トラフィックを平衡化するデータ交換網を
示している。この平衡化は、個々のプロセッサによるボ
ートへの出力ドラフィックを排他的割当てベースでスケ
ジュールすることにより達成され、即ち、この場合にお
いても、負荷の平衡化は、実行されるべきタスクが初め
に割当てられるときに達成される。

又、負荷の平衡化は、エラー状態の検出に基いて達成さ
れている。例えば、米国特許第３７８７８１６号明細書
は、誤動作又はエラーの後にデータ処理が続いて行なわ
れる様に、複数の特定の同様な装置に割当てられている
機能を再割当てするために、制御された方法で再構成し
得る、多重処理システムを示している。

負荷を平衡化するために、活動モニタが従来用いられて
いる。米国特許第３５８８８３７号明細書は、全ての主
要データ経路の活動を、時間間隔によるサンプリング技
術を用いてモニタするシステムを示している。サンプル
は、成る時間間隔におけるサンプルの数と前の時間間隔
におけるサンプルの数との比を表わす様に動的に記録さ
れ、動的環境内の全ての潜在的待ち合せ点の活動が、デ
ータ処理及び通信装置の使用に関する統計的データを与
える様に記録される。この特許明細書は、モニタ装置を
示しているが、その様なモニタ装置により駆動される負
荷の平衡化については何ら示していない。

作業負荷の平衡化が全て割当て時間に達成されている訳
ではない。例えば、米国特許第４０９９２３５号明細書
は、２つの実時間データ・プロセッサを有し、所与のタ
スクがそれらの一方のデータ・プロセッサにおいて選択
的に実行される、データ処理システムの動作方法を示し
ている。その１１一 様な選択は、タスクの性質及びどのプロセッサがその様
なタスクに関して動作する様に選択されたかに依存する
。各データ・プロセッサは、その使用率を連続的に決定
するために連続的にモニタされる。各プロセッサには、
そのプロセッサの過負荷の限界よりも低い、その様な使
用率の所定の上限値が割当てられている。その様な上限
値を超えたとき、一方の使用中のデータ・プロセッサに
おいて実行されているタスクが他方のデータ・プロセッ
サに割当てられ、その他方のプロセッサがそのタスクを
実行する。この米国特許明細書は、データ・プロセッサ
間で活動タスクをシフトさせる方法として、使用の閾値
を用いている。その開示された方法は、好ましくは、使
用率を示す、実行されているタスクから生じる待ち時間
と、自由時間との比を用いている。この米国特許明細書
は、データ・プロセッサ間に於る入出力負荷の平衡化に
関連して電気機械的スイッチにより周辺装置がそれらの
データ・プロセッサ間でスイッチングされる、米国特許
第３６６５４０４号明細書に記載＝１２− の方法にも関連している。前述の米国特許第４０９９２
３５号明細書に記載の方法に於ては、多くの実時間動作
がバッチ処理と同様であり、従って実行されていないタ
スクがプロセッサ間において容易に移転される。これは
、負荷を平衡化する為に、非活動タスクのみが移転され
る事を意味する。

活動が制御データ・プロセッサの制御範囲を超えて変化
する場合のある動的データ処理システムにおいては１種
々のデータ・プロセッサ／データ処理経路間の負荷の平
均化は、データ処理のスループットを最大限にするため
に負荷平衡化のためのデータ転送が最小限になる様に、
後の活動における未知の動的変化に充分適応すべきであ
る・ページング及びスワツピング環境においては、記憶
システムに対するホストの制御を最小限にして、多重タ
スク処理のページング・アクセスのために、複数のアク
セスが行なわれることが望ましい。即ち、ページング及
びスワツピング記憶システムは、ページング及びスワツ
ピング環境の完全性を確保するために各々の独立した動
作を維持しで、ホスト又はＣＰＵの動作を最大限にする
ための制御手段を有すべきである。ページング及びスワ
ツピング環境における装置間の非同期的動作の平衡化は
、データ記憶システムの利用可能性を改善することがで
きる。

［発明の概要］ 複数の装置を用いた環境において、実行されるべき作業
を有していない成る装置が他の装置に照会する。他の装
置は、実行すべき動作を上記の成る装置に移転させるこ
とができる。作業の有無の評価は、種々の装置の作業待
ち行列を調べることにより行なわれる。本発明の成る特
定の態様においては、複数の動作レベルを有するデータ
記憶階層の内部動作は該階層に関連する外部動作と実質
的に非同期的に実行される。該階層の成るレベルにおけ
る種々の装置は、より下位のレベルに関して実行すべき
作業の待ち行列を有している。成るレベルの成る装置が
下位のレベルの作業を少ししか又は全く有していないと
き、その装置はそのレベルにおける他の装置にその様な
下位のレベルの作業を自己に供給する様に要求し、他の
装置に代ってその作業を実行する。本発明のもう１つの
態様においては、成るレベルにおける各装置が、下位の
レベルに関して実行すべき作業（データ転送の如き）を
含む作業待ち行列を有している。上記の成るレベルにお
ける成る装置の待ち行列が空になったとき、その装置は
他の装置に照会して、他の装置の作業待ち行列から作業
を移転させることを要求する。

［実施例］ 第１図乃至第４図は、本発明を用いた周辺データ記憶階
層を示している。第１図の全体的配置は、データを記憶
及び検索するためにデータ記憶階層１０に結合された、
ＣＰＵ、多重処理環境等の如き、ホスト１１を示してい
る。データ記憶階層１０は、いずれかのメモリ制御装置
１７を経てホストに結合されている複数のＤＡＳＤｌ６
を含む。

メモリ制御装置１７は、半導体装置のランダム・アクセ
ス・データ記憶アレイより成り、通常のアクセス回路２
６を有しているいわゆるシステム記−１５＝ 憶装置３０中に埋め込まれたキャッシュ４０を共用して
いる。アクセス回路２６は、各々メモリ制御装置１７に
結合された１対の入出力両方向ポートＰ１及びＰ２を有
するアクセス制御スイッチを含む。記憶装置３０は更に
、どのデータがキャッシュに記憶されているかを識別す
るための半導体データ記憶アレイ中に記憶された記録装
置４３を含む。記録装置４３は、ホスト１１がＤＡＳＤ
ｌ６のアドレスを用いてキャッシュ４０に記憶されてい
るデータにアクセスできる様にキャッシュに記憶されて
いるその様なデータのアドレスをＤＡＳ　Ｄ　１．６の
アドレスに関連付ける。ＤＡＳＤｌ６、メモリ制御装置
１７及びホスト１１に関するキャッシュ４０の動作は、
以下の説明から理解されよう。

成るメモリ制御装置１７がもう１つのメモリ制御装置１
７に代って作業を実行することにより作業負荷を平衡化
するために、両メモリ制御装Ｗ１７に結合されているメ
ツセージＲＡＭ１８を経てメモリ制御装置間で制御メツ
セージが交換される。

１６− その動作は、一方のメモリ制御装置１７が軽い負荷しか
又は全く負荷を有していないとき、そのメモリ制御装置
が作業の移転を要求する要求メツセージを他方の作業移
転側のメモリ制御装置１７に供給する様に行なわれる。

作業移転側のメモリ制御装置１７は、その作業負荷を調
べ、適当であれば、所定数の作業ジョブを作業要求側の
メモリ制御装置に供給する。作業要求側のメモリ制御装
置は、作業移転側のメモリ制御装置に代ってそれらのジ
ョブを実行する。本発明の１つの好ましい形においては
、成るＤＡＳＤｌ、６に対する１つのデータ記憶アクセ
ス要求（１つ又はそれ以上データ・レコード）が代理作
業単位を構成するが、本発明がこれによって限定される
ことはない。

データ記憶階層においてメモリ制御装置１７とＤＡＳＤ
ｌ６との間で行なわれる重要な非同期的動作の１つは、
ホス１〜１１から受取られてキャッシュ４０に記憶され
たデータをＤＡＳＤｌ　６上に記録することである。″
書込″と呼ばれるその様な動作は、書込待ち行列（ＷＲ
Ｑ）１９に入れられる。それらの書込は代理作業の主要
部分を構成するが、成る状況においては、ＤＡＳＤ］６
からキャッシュ４０へ″読取″られるべきデータが代理
作業として転送される。１つの実施例においては、各メ
モリ制御装置１７がそれ自身の独立した書込待ち行列を
有している。第１図に示されている第２の実施例におけ
る共通の書込待ち行列においては、ＷＲＱ１９は両方の
メモリ制御装置１７に共通である。この第２実施例の配
置においては、ＷＲＱ１９は、両メモリ制御装置１７か
ら書込みジョブを受取り、それらを単一の待行列に入れ
る。

いずれのメモリ制御装置１７がＤＡ、５ＤＩ６に書込を
行なう必要があるとき又はデータがＤＡＳＤ１６に書込
まれるべきことを示す小さな負荷又は他の作業状態を有
するときには直ちに、そのメモリ制御装置１７がＷＲＱ
１９にアクセスして、データ記憶階層における全てのメ
モリ制御装置に関連するデータをキャッシュ４０からＤ
Ａ、ＳＤｌ、６へ書込む。この第２実施例の配置は、暗
黙の代理作業の配置を与える。

第２図は、データ記憶階層において作業移転側のメモリ
制御装置１７のために代理作業を実行する作業要求側の
メモリ制御装置１７の全体的機械動作の流れを示してい
る。代理作業の実行においては、ホス１へ１１により供
給された指令及び他の要求に対する各メモリ制御装置１
７の応答責任が考慮される。ホス１〜１１の指令及び要
求を受取るために、各メモリ制御装置１７は、複数のい
わゆるチャネル・アダプタ３２によってホスト１】に結
合している。第２図に示されている如く、チャネル・ア
ダプタ３２は、メモリ制御装置１７における後述するデ
ィジタル・プロセッサがホスト１１からの指令に応答す
ることができる様に、ホストの要求を示す信号を供給す
る。機械動作のステップ３２０において、メモリ制御装
置１７は、チャネル・アダプタ３２がホス１−１１によ
り供給された指令を実際に受取っているか否かを調べる
。

メモリ制御装置１７は、ステップ３２１において受取ら
れた指令に応答し、それから再びチャネル・アダプタ３
２がボス１−１１からの指令を受取って１９− いるか否かを調べるためにアイドル・ループ３２２に入
る。この様にして、ホスト１１からの指令は、メモリ制
御装置１７により優先的に実行される。いずれのチャネ
ル・アダプタ３２からも何ら指令が送られてこなければ
メモリ制御装置１７は、メモ１り制御装置１７、キャッ
シュ４０及びＤＡＳＤ　１．６間における前述の非同期
的動作を実行するために、後述する作業待ち行列を調べ
る。非同期的動作を開始するために、ステップ３２３に
おいて、読取−書込（Ｒ−Ｗ）の優先順位が調べられて
、データが初めにＤＡＳＤ１６からキャッシュ４０へ転
送されるべきか（読取）又はキャッシュ４０からＤＡＳ
Ｄ１６へ転送されるべきか（書込）が決定される。その
様な優先順位は、待ち行列の長さ、キャッシュの占有、
キャッシュの利用可能なすなわち自由なスペース等に依
存する。ステップ３２３において読取が優先している場
合には、メモリ制御装置１７は、ステップ３２４におい
て、読取待ち行列（ＲＱ）を調べる。実行されるべき非
同期的作業が読取待ち行列において識別されると、２０
− ステップ３２３に示されている優先順位によって、読取
動作（ＤＡＳＤ１６からキャッシュ／ＩＯへのデータの
転送）がステップ３２５において実行される。それから
、メモリ制御装置１７は再びアイドル・ループ３２２に
入って、ホスト１１からの指令を探索する。この様にし
て、非同期的動作と指令の実行（各ホス１〜１１との同
期的動作）とが動的にインターリーブされる。ステップ
３２４において、実行されるべき作業が読取待ち行列（
ＲＱ）において見出されない場合には、メモリ制御装置
１７は、ステップ３２６において、書込待ち行列（ＷＱ
）を調べる。（この待ち行列は、局所及び代理の両方に
おける全ての書込の活動を含むことができる。）ＷＲＱ
］、９の如き、その書込待ち行列にエントリが生じてい
れば、ステップ３２７において書込が実行される。それ
から、メモリ制御装置１７はアイドル・ループ３２２に
入って、ホスト１１からの指令を再び探索する。成る状
況においては、受取られた指令は、上記の非同期的動作
に割込むことができる。即ち、非同期的動作の実行の決
定と実際のデータの転送との間において、時間が経過す
る。その様な遅延の間に、非同期的動作に何ら干渉せず
に、指令が実行される。

ステップ３２３において、データがキャッシュ４０から
ＤＡＳＤｌ６に書込まれるへきであることを示す、非同
期的動作の優先順位が見出された場合には、メモリ制御
装置１７は、ステップ３３０において、初めに書込待ち
行列（ＷＱ）を調べる。書込待ち行列に何らかのエント
リがあると、ステップ３２７において、書込が実行され
る。ステップ３３０において、書込待ち行列が空であれ
ば、メモリ制御装置１７は、ステップ３３１に進んで、
読取待ち行列（ＲＱ）を調べる。読取待ち行列にエン１
〜りが見出されれば、そのエントリに対応する読取動作
がステップ３２５において実行される。

ステップ３２０において、実行されるべき指令がなく、
又読取待ち行列及び書込待ち行列に示されている如き実
行されるべき非同期的作業もない場合には、ステップ３
３２において、メモリ制御装置１７はステップ３２６又
は３３１から代理作業を探索する。その様な代理作業は
、読取待ち行列又は書込待ち行列に加えられ、又は作業
要求側のメモリ制御装置により別個に実行されてもよい
。

代理作業の設定から実際のデータ転送の実行迄の時間が
経過した後、メモリ制御装置１７は再びアイドル・ルー
プ３２２に入る。この様にして、代理作業も又、指令の
実行及び他の非同期的動作と動的にインターリーブされ
る。キャッシュ４０とＤＡＳＤｌ６との間のデータの転
送については周知であるので、特に記載しない。

第３図及び第４図は、本発明を用いた周辺システム即ち
データ記憶階層１０を示している。第３図は該システム
を論理の形で示し、第４図は該システムを電子回路又は
ハードウェアの形で示している。第３図において、ｍ−
のホスト１１は、ページング及びスワツピング・データ
のために、周辺システム１０と通信する。″ホスト″は
、ＣＰＵ、データ処理システム、単一の装置として働く
多重処理の環境等を含む。複数の入出力接続１２、Ｊ２
３− ３．１４及び１５は、ホスト１１をページング記憶装置
である周辺システム１０へ接続する。これらの入出力接
続は、周知の如く、ｌｌ３Ｍコンピュータと共に用いら
れているものでよい。ページング及びスワツピング・デ
ータは、２レベル階層記憶装置の下位レベルを構成する
支援記憶装置に記憶される。支援記憶装置は複数のＤＡ
ＳＤｌ６より成る。各メモリ制御装置１７は、キャッシ
ュ４０をＤＡＳＤｌ、６に結合させる経路手段を構成し
ている。図示されている実施例においては、ｍ−のスト
リングのＤＡＳＤ　１６が示されているが、そのストリ
ングは、周知の技術を用いて、第１図に示されている如
く、複数のメモリ制御装置１７の間でスイッチング可能
である。その動作において、４０９６バイトのデータ・
ブロックがホスト】ＩとＤＡ、５Ｄｉ６との間を迅速に
転送される。

８つのＤＡＳＤｌ６が各々、任意の入出力接続１２乃至
１５を経て独立にアクセスされる様に、アドレスＤＯ〜
Ｄ７を有している。即ち、ホスト１１は任意の入出力接
続を経て任意のＤＡ、ＳＤ］、６２４− をアドレスすることができる。各ＤＡＳＤ］、６には、
複数のアクセス経路の他に、複数のアクセス・アドレス
が与えられている。その様なアクセス・アドレスは、ア
ドレス構造２０を有している。制御装置（システム１０
）アドレスは、典型的には３ピツ１への部分ＣＵにより
示される。実際の物理的Ｄ　Ａ、　Ｓ　Ｄアドレスは、
８つのＩ）ＡＳＤｌ、６に対して３ピツ１〜を有する部
分ＤＥＶにより示される。

ＤＡＳＤｌ６の実際のアドレスを修飾するアクセス・ア
ドレス修飾子の部分Ａ、Ｃは、本実施例においては、２
ビツトより成る。装置ＤＯをアドレスする４つのアクセ
スのうち１つは、ＡＣ部分が全てゼロである、直接アク
セスである。装置ＤＯへの他の３つのアクセスは、キャ
ッシュ４０を経て行なわれ、０１．１０及び１１より成
るＡ、Ｃビット・パターン２２によって識別される。こ
れらの３つのアクセスのための装置アドレス部分ＤＥＶ
は全て同じである。ホスト１１が、キャッシュ４０を経
てデータにアクセスする場合を含む４つのアクセスの中
の１つを用いて、ＤＡＳＤｌ６のデ−夕にアクセスする
とき、任意のＤＡＳＤ１６に関して複数の独立した入出
力動作が実行され、各アクセスのために１つの独立した
動作が実行される様に、各アクセスが別個の論理装置と
して処理される。特定の周辺システム１０の電子回路構
成に応じて、ＤＡＳＤ１６は、キャッシュに関連する３
つの装置アドレスによりキャッシュ４０がアクセスされ
ると同時に、そのアクセスから独立して、アドレス２１
によりアクセスされることができる。アドレス２１は、
任意の論理装置のアクセスの場合と同様に、ホス１へ１
１により、任意の入出力接続１２乃至Ｊ５を経て供給さ
れることができる。装置ＤＩは、ＡＣ部分が全てゼロで
あり。

ＤＥＶ部分が００１である、アドレス２４によって直接
アクセスされる。論理装置（キャッシュ）アクセス２５
は、論理装置アクセス２２及び２３の場合と同様なパタ
ーンを有し、他のＤＡＳＤＩ６についても同様である。

フロント記憶装置即ち周辺システム１０のページング記
憶階層の上位レベルは、制御機構３１によりアクセス及
び制御される。システム記憶装置３０、制御機構３１及
びホスＩ〜１１の間の信号転送は、複数のチャネル・ア
ダプタ３２を介して行なわれる。それらのチャネル・ア
ダプタ３２はＣＡＡ、ｃＡＢ、ｃＡＣ，ＣＡＤとして示
されている。それらのチャネル・アダプタは、入出力接
続１２〜１５を介してコンピュータへ接続される制御装
置にある接続回路である。ＤＡＳＤ１６とシステム記憶
装置３０との間の信号転送は、制御機構３１の指示の下
に、データ・フロー回路３３を介して行なわれる。デー
タ・フロー回路３３は、データ処理システム中の通常の
ディジタル信号を、当技術分野において周知の如き、デ
ィスク記憶装置と共に使用可能な直列形式及びプロ１〜
フルに変換する。データ・フロー回路３３は、装置アダ
プタ（ＤＡＡ）３４、及びディスク制御アダプタ（ＤＣ
Ａ）３５を介して、信号を転送する。ＤＡＳＤ１６はア
ドレスＤＣＨＲによってアドレスされる。アドレスＤ　
ＣＨＲのＤは装置アドレスＤＥＶに対応し、Ｃはシリン
ダ・アドレスを示し、Ｈ２７− はヘッド（記録表面）・アドレスを示し、Ｒはレコード
番号を示す。レコードは、周知の如く、ディスク記憶装
置上の回転位置によって迅速に見出される。システム記
憶装置３０は３つの主要部分を有する。第１の部分はキ
ャッシュ４０である。

キャッシュ４０は、ホスト１１によって迅速にアクセス
されるべきページング・データを記憶し。

且つＤＡＳＤ１６に書込まれるべきページング・データ
を記憶するためのものであって、ホスト１１がそのよう
なデータを受取るためにＤＡＳＤＩ６を待機する必要が
ない様にする。キャッシュを設ける原理は、前述の参照
文献中に説明されている。キャッシュ４０に記憶されて
いるデータへのアクセスは、複数のレジスタより成るデ
ィレクトリ（ＤＩＲ）４３を介して行なわれる。それら
のレジスタはＤＡＳＤ１６のアドレス（ＤＣＨＲ）、デ
ータが記憶されているキャッシュ４０中のレジスタのア
ドレス、及び他の制御情報を識別する信号を含む。これ
については、後に第５回に関連して説明する。キャッシ
ュ４０は比較的大きいので２８− （数メガバイト）、キャッシュ４０へのアクセスは、ハ
ツシュ回路４４において実行されるいわゆるハツシュ法
によって改善される。アドレスのハツシングは周知であ
り、本発明と直接の関連を有しないので、更に詳述しな
い。ちらし回路４４の出力は、散乱索引表（ＳＩＴ）４
５をアドレスする。表４５は、記録装置４３をアドレス
してキャッシュ４０をアクセスするために、記録装置４
３へのちらし演算されたアドレスをインデックスする。

各キャッシュ・アクセスにおいて、１つ又はそれ以上の
記録装置エントリが含まれていてもよい。所与のちらし
演算出力に関連する複数のエン１〜りはちらしクラスと
呼ばれ、単−又は二重にリンクされたリス１−を用いて
相互にリンクされている。それによって、記録装置４３
への単一のアクセスで、ＤＡＳＤ１６の所与のアドレス
範囲について、キャッシュ４０を完全に走査出来る。キ
ャッシュ４０は、内部バス４１を介してチャネル・アダ
プタ３２との間で信号を転送し、内部バス４２を介して
データ・フロー回路３３との間で信号を転送する。シス
テム記憶装置３０のために使用されるＲＡＭとＤＡＳＤ
１６との間のデータ信号の転送は周知であり、更に詳述
しない。

制御機構３１は３つの主要部分を有する。第１の部分即
ちアドレス及び指令評価器５０はバス接続５１．５２．
５３、及び５４を介してチャネルアダプタ３２に接続さ
れる。評価器５０は、チャネル・アダプタ３２を介して
ホス１へ１１から種々の入出力指令を受取り、それを部
分的にデコードし、ホスト１１から指令と共に受取られ
たＤＡＳＤのアドレスが、直接アクセスのアドレスか論
理アクセスのアドレスかを決定する。アドレス２Ｉ、２
４等によって直接アクセスが指定されると、評価器５０
は、直接アクセス制御部５６を活動化する。制御部５６
は、ＤＡＳＤ１６をホスト１１へ接続する制御装置の技
術を用いて構成されている。

この様なアクセス制御は周知であるので、更に詳述しな
い。ホスト１１から制御部５６を介してＤＡＳＤ］６迄
の動作は、チャネル・アダプタ３２の１つを介してＤＡ
ＳＤ１６をホス１−１１へ予約する能力を含む。これは
、アドレスされたＤＡＳＤへのアクセスが、特定のチャ
ネル・アダプタ３２に限定されることを意味する。コン
ピュータを用いて実行される予約及び解放原理は周知で
あり、更に詳述しない。

評価器５０は、アドレスを伴う指令をホスト１１から受
取って、ピッ１〜・パターン２２及び２３又は２５によ
り示されている如き、３つの論理アクセスの１つを検出
することができる。その場合、評価器５０は、キャッシ
ュ４０にアクセスして、そこへページング・データを記
憶し又はそこからページング・データを検索するために
、経路６０の１つを介してキャッシュ・アクセス制御部
６１と通信する。論理アクセスがホスト１１からの指令
により指定された時、ＤＡＳＤ１６は予約され得ない。

即ち、装置ＤＯがホスト１１によるアクセスのためにチ
ャネル・アダプタＣＡＡへ予約されている場合、ホスト
１１は、更に、経路１４及び制御部６１を介して、周辺
システム（記憶システム）１０へ独立したデータの要求
を送ることが３１− できる。その要求されたデータがキャッシュ４０にない
場合、制御部６】は、経路６６及び制御部５６を介して
ＤＡ、５Ｄ１６をアクセスする。それは、アドレスされ
たＤＡＳＤがチャネル・アダプタＣＡ、　Ａヘアクセス
のために予約されている場合でも行なわれる。この様に
して、ＤＡＳＤ１６は、データ処理動作のために予約さ
れるが、ページング・データ動作のアクセスのためには
完全に解放されている。

制御部６１は、複数の状況表示レジスタと共に動作する
。例えば、論理装置制御ブロック・レジスタ（ＬＤＣＢ
）６２は、後に第５図に関連して説明される如く、キャ
ッシュ４０を介する論理装置アクセスに関連した制御情
報信号を含み、各々の要求されたアクセスが独立的に処
理される様にする。バス４１を介するキャッシュ４０と
チャネル・アダプタ３２との間のデータ信号の転送は、
１組のチャネル制御ブロック・レジスタ（ＣＣＢ）６３
に記憶されている信号によって示される。キャッシュ４
０へのアクセスは、バス６４を介して＝３２− ちらし回路４４へちらし動作を要求することによって開
始される。ちらし回路４４が記録装置４３にある正しい
エン１−りを識別すると、そのエントリはシステム記憶
装置３０から１組のアクチブ・ディレクトリ・エントリ
・バッファ・レジスタ（ＡＤＥＢ）７６へ転送され、Φ
す御部６１は、その様な制御情報を得るために更にシス
テム記憶装置３０を参照しないで、キャッシュ４ｏと共
に動作することができるようになる。記録装置４３が、
論理アクセスにより要求されたデータがキャッシュ４０
にないこと、即ち記録装置にエントリがないことを示す
と、その要求されたデータはＤＡＳＤ　１．６からキャ
ッシュ４０へ転送され、次いでホスト１１へ中継されね
ばならない。この動作は、読取要求を１組の待ち行列レ
ジスタ６９の読取待ち行列ＲＱに入れることによって、
極めて非同期的に達成される。成る場合には、制御部６
１は、記録装置４３がちらし回路４４又は散乱索引表４
５に頼ることなくアクセスできるように、先行アドレス
情報を有する。このアクセスは、記録装置４３に直接ア
クセスするバス４３Ａによって示さ扛ている。キャッシ
ュ４０にミスが生じた場合、制御部６１は、経路６６を
介してＤＡＳＤｌ６をアクセスする。更に、他の通信が
、両方向矢印６８により示されている。制御部５６がバ
ス４２を介してデータ信号をＤＡＳＤｌ、６からキャッ
シュ４０へ転送した時（バス４２は、キャッシュ４０へ
の転送とキャッシュ４０からの転送とが同時に行なわれ
ない時、バス４１と結合することができる）、制御部５
６は、制御部６１に経路６７を介して、ページング・デ
ータがキャッシュ４０ヘステージング即ちプロモーショ
ンされたことを知らせる。次に、制御部６１は、適当な
表示信号をホスト１１に供給し、ホスト１１がシステム
１０からデータを要求して、そのデータがキャッシュ４
０からホスト１１へ迅速に中継されるようにする。

このような手順は従来技術において知られており、デー
タ処理システムと関連して使用される場合には、チャネ
ル指令リトライと呼ばれる。

ホスト１１によって周辺システム１０へ供給される入出
力指令は、ディスク記憶装置を動作させることに関連し
て使用される指令である。論理アクセスのための他の指
令は、ページング・パラメータ設定指令を含む。この指
令は、後述する如く、制御部６１を起動させる。複数ア
クセスのためのアドレス構造２０は、直接アクセス・ア
ドレスのみを使用するディスク記憶装置のためのアドレ
ス構造と同じである。従って、本発明の実施においては
、制御部５６を介して通常のＤＡＳＤを使用するホス１
−１１の入出力配置に、最小限の変更を加えるだけでよ
い。また、Ｌ）ＡＳＤ］、６及びホス１−１１に関する
キャッシュ４０の動作は、改善された同時的アクセスを
可能にし、キャッシュ原理に基く見掛は上の記憶装置を
実現する。この記憶装置は、高い性能、しかも大きな容
量を有している。

メモリ制御装置１７において代理作業を行なう場合には
、後述される如く、代理待ち行列８４が評価器５０に加
えられる。前述の如く、代理書込動作には、書込待ち行
列ＷＱが、局所及び代理動３５− 作の両方に用いられる。代理待ち行列８４は、ＤＡＳＤ
からキャッシュへの代理読取動作にも有用である。実ま
しい実施例においては、代理待ち行列８４は、１つのＤ
ＡＳＤに関して行われる１つの書込又は読取動作の如き
代理作業ジョブをＤＡＳＤｌ６毎に１つだけ含む。更に
、読取代理ジョブが用いられる場合には、代理ピッｈ（
Ｐ）９７がＬＤＣＢ６２に含まれている。更に、各記憶
ディレクタ１７の各々に設けられた作業待ち行列６９は
、読取待ち行列ＲＱ及び書込待ち行列ＷＱを含んでおり
、又共通即ち共用の作業待ち行列を用いずに非同期的代
理作業ジョブが完了したときに他のメモリ制御装置１７
がその対応する記録を更新することができる様に、その
他のメモリ制御装置１７に応答が供給されねばならない
ことを示すために、代理ビットＰを含んでいてもよい。

メツセージＲＡＭ１８はアクセス及び通信回路３３５を
含み、アクセス及び通信回路３３５は、メモリ制御部［
１７がＲＡ、Ｍアレイ３３６をアクセスし他のメモリ制
御部［１７における対応するメッセ−３６〜 −ジ・アレイを経て通信を行なうための命令を与えるこ
とを可能にする。即ち、第１図に示されているメツセー
ジＲＡＭ１．８は、１つの好ましい実施例においては、
各メモリ制御装置１７に１つ、即ち２つのアレイより成
っている。他の実施例においては、いずれかのメモリ制
御装置１７にパッケージングを有する、単一のメツセー
ジＲＡＭｌ８が設けられてもよい。メツセージＲＡＭ１
８において、アクセス及び通信回路３３５は、データ処
理技術の分野において周知である通常のアクセス及び通
信制御回路３３７を含む。評価器５０により転送された
代理データが代理待ち行列８４に供給されて、Ｐビット
９７及び作業待ち行列６９を更新する様に、データ・フ
ロー即ちパラメータ・データがメツセージＲＡＭ１８を
用いてバス３３８及び３４０を介して転送される。その
様なパラメータ・データは、評価器５０が、ホスト１１
により供給された要求に応答して指令を供給する場合と
同様にして、制御部６１及び５６に適当な指令を供給す
ることを可能にする。通常のハンドシニーキング・タグ
制御が、線３４１により示されている如く制御回路３３
７と評価器５０との間に、そして４！３４２により示さ
れている如く他の記憶制御装置へ与えられている。その
様なタグ制御は周知であるので、更に詳述しない。

第４図は第３図に示される実施例の変形である。

制御機構３１がコンピユータ化された形態で示されてい
る。即ち、第４図のディジタル・プロセッサ３］Ｐは、
経路５１〜５４を介してチャネル・アダプタ３２と直接
に通信する。ホスト１１とＤＡ　Ｓ　Ｄ　］　６との間
のデータ・フローは、チャネル・アダプタ３２からデー
タ・フロー回路３３へ直接に延長されるバス７０を介し
て行なわれる。チャネル・アダプタ３２は、現今の制御
装置によって実施される如く、バス７０との間の切換え
を実行する既知の切換回路を有する。プロセッサ３１．
　Ｐは、周知の如く、バス７１を介してデータ・フロー
回路３３を制御する。プロセッサ３１Ｐは、バス７２を
介してシステム記憶装置３０と通信する。

バス７２は、典型的にはアドレス信号、読取指令へ送る
。プロセッサ３１Ｐは、制御記憶装置７３に記憶された
１組のマイクロコード・プログラムによって制御される
。プロセッサ３　］、　Ｐは、バス７４を介してマイク
ロプロコード・プログラムをフェッチして、第３図にお
ける制御機構３１について説明した制御機能の全てを実
行する。例えば、評価器５０は、その機能を、プログラ
ム（ＡＣＥ）５０Ｐを実行するプロセッサ３１．　Ｐに
よって実行される。同様に、制御部５６は、その機能を
、プログラム（ＤＡＣ）５６．Ｐを実行するプロセッサ
３１Ｐによって実行される。同様に、制御部６１は、プ
ログラム（ＣＡＣ）６　］、Ｐに対応する。勿論、記憶
システムを動作させるためには、診断その他のために、
プログラム（ＯＰ）７５によって示される如き多くの他
のプログラムを必要とする。

更に、制御記憶装置７３は、論理装置制御ブロック・レ
ジスタ６２　（代理ビット９７を含む）、アクチブ・デ
ィレクトリ・エン１〜す・バッファ・レジスタ７６、待
ち行列レジスタ６９　（ＷＲ，ＲＱ３９− 及びＰを含む）、チャネル制御ブロック・レジスタ６３
、及び本発明と関連を有しないがシステム１０を動作さ
せるためにプロセッサ３ＩＰが使用する他のレジスタを
含む。例えば、ちらし回路４４は、その機能をプログラ
ム７５によって実行される。プログラム７５とシステム
記憶装置３０にある散乱索引表４５との通信は、勿論プ
ロセッサ３　］、　Ｐを介して行なわれる。プロセッサ
３１Ｐは、プログラムを実行して、バス７２を介して、
適当な出力制御信号をシステム記憶装置３０へ送る。

表４５が制御記憶装置７３に設けられれば、動作はスピ
ード・アップされる。

本発明の詳細な動作の説明を続ける前に、本発明の実施
を成功させるために必要な制御データを含むレジスタに
ついて、第５図を参照しながら説明する。レジスタ６２
は、論理装置の各々に関して記憶システム１０の全ての
動作を効果的に処理するために、プロセッサ３１Ｐによ
って使用される制御データを含む。従って、ＤＡＳＤｌ
６の各４のために、３つの論理装置制御ブロックが存在
す４０− る。８個の装置を有する記憶システム１０において、２
４個の論理装置制御ブロックが存在する。

制御部５６を介して処理されるＤＡＳＤｌ、６への直接
アクセスは、論理装置制御ブロックを必要としない。制
御部５６は、先行技術に基くディスク記憶装置と同じ様
に処理するからである。

レジスタ６２は、制御データを４つの主要部分に配列す
ることによって最も良く理解できる。基本部分（ＦＯＵ
ＮＤ）８０は、実施例の基本的構造機能を説明する制御
データに関連する。ページング・パラメータ部分（ＰＰ
ＡＲＭＳ）８１は、ホス１〜ＩＩから受取られたページ
ング・パラメータ設定指令に関連する制御データを含む
。指令パラメータ部分（ＣＰＡＲＭＳ）８２は、ホスト
１１から受取らけたセクタ設定、シーク、及びＩＤ探索
指令に関連する制御データを含む。読取パラメータ部分
（ＲＰＡＲＭＳ）８３は、データ信号をキャッシュ４０
へ転送するために、ＤＡＳＤｌ６にアクセスする時に使
用される制御データを含む。

基本部分８０は、次の如き制御データ・フィールドを含
んでいる。装置フィールド（ＯＤＥ）９０は、現在の論
理制御装置ブロックに関連した論理装置に関し、装置終
了がホストのために生じたことを示す単一のビットであ
る。チャネル・マスク・フィールド（ＣＮＬ　　ＭＡＳ
Ｋ）９１は、キャッシュ４０を介して指定されたＤＡＳ
Ｄ　１６のデータへアクセスするために、ホスト１１の
どのチャネル・アダプタ３２が（従って、どのチャネル
が）論理装置を能動化したかを示す。論理アドレス・フ
ィールド（ＬＤＡＤＤＲ）９２は、論理アドレスのいず
れが論理装置制御ブロックに関連しているかを示す。例
えば、ＤＡＳＤ１６のフィールド９２は、ＤＡＳＤ１６
に基く３つの論理装置の第１のものに対してビット・パ
ターン０１０００を含む。実際問題として、論理装置制
御ブロックのアドレシングは、ベース・アドレスからの
オフセット値として使用される論理装置アドレスによる
。論理装置アドレス・フィールド９２はレジスタ６２の
検査及びシーク指定機能を含む。指令フィールド（ＣＭ
Ｄ）９３には、指定された論理装置に対してシステム１
０で現在活動状態になっているホス１〜１１から受取ら
れた指令が記憶される。シーケンス・フィールド（ＳＥ
Ｑ）９４は、順次的アクセスがホスト１１によって指定
されたかどうかを表示する単一のビットである。このピ
ッ１〜が活動状態であれば、ホス１〜１１はデータの一
連のページング・ブロックを所定のシーケンスで読取る
ことを意味する。チャネル指令リトライ・フィールド（
ＯＣＲ）９５は、チャネル指令リトライが進行中である
こと（即ち、チャネル指令リトライがホスト１１へ送ら
れたこと）を示すビットである。チャネル指令リトライ
は、既知の入出カシステム動作の一部であり、キャッシ
ュ４０のミスが生じた時に使用される。ミス・フィール
ド（ＭＩＳＳ）９６にあるビットは、記録装置４３の走
査がミス条件を示したことを表示する。即ち、この場合
、所望されたデータがキャッシュ４ｏになかったか、ホ
スト１１によって書込まれるべきデータについて、キャ
ッシュ４ｏの中でスペース４３− が割当てられなかったことを示す。代理ピッ］〜（Ｐ）
９７が、基本部分８０に存在している。他の制御フィー
ルドもあるが、それらは本発明と関連を有しないので説
明を省略する。

ページング・パラメータ部分８】はシーケンス・フィー
ルド（ＳＥＱ）１００を含む。フィールド１００は、多
数の連続したブロック・アドレスがホスト１１によって
参照されることを示す。フィールド１００は、シーケン
ス・フィールド（ＳＥＱ）９４と同じ情報を含む。読出
フィールド（ＲＯ）１０１は、ホスト１１からの読取指
令の結果として、キャッジ４０からチャネル・アダプタ
３２を介してホスト１１へ転送されたページング・ブロ
ックが、データ転送に続いて無効にされてよいことを示
す。カウント・フィールド（Ｂ　　Ｃ０ＵＮＴ）１０２
は、処理されるべきページング・ブロックの現在の数を
示す。ベース・シリンダ・フィールド（ＢＡＳＥ　　Ｃ
ＹＬ）１０３は、ページング・パラメータ設定指令の実
行中に受取られたベース・シリンダ・アドレスを示す。

本発明に４４− 関係のない他のフィールドもページング・パラメータ部
分８１に含まれている。

指命パラメータ部分８２は、ディスク記憶装置のシーク
を実行するために、シリンダ及びトラック・アドレスと
共にＤＡＳＤ１６のアドレスを含んでいるシーク・アド
レス・フィールド（ＳＥＥＫ　　ＡＤＤＲ）１０４を含
む。探索フィールド（ＳＩＤ）１０５は、探索識別引数
を含む。セクタ・フィールド（ＳＥＣＴ）１０６は現在
セットされているセクタ値を含む。セクタ値は、ページ
ング・ブロックにアクセスするためのディスク記憶装置
の回転位置を示す。

読取パラメータ部分８３は、ホストの要求を満足させる
ため、ＤＡＳＤ１６へのアクセスが必要であることを示
す要求フィールド１．１０（ＲＥＱＤ）を含む。この場
合、データはＤＡＳＤ１６からキャッシュ４０へ転送さ
れ、ホスト１１へ中継されねばならない。進行フィール
ド（ＲＩＰ）１１１は、ＤＡＳＤ１６からキャッシュ４
０への転送が現在進行中であることを示す。後処理フィ
ールド（ＲＡ）１１．２は、ＤＡＳＤｌ、６からキャッ
シュ４０への転送の後処理が進行中であることを示す。

読取パラメータ部分には、ＤＡＳＤｌ６とキャッシュ４
０との間の関係状態に示す他の制御フラグを含ませるこ
とができる。装置アドレス・フィールド（ＤＡＤＤＲ）
１１３は、読取動作と関連したＤＡＳＤｌ６のアドレス
を含む。記録装置インデックス・フィールド（Ｄ　Ｉ　
ＲＩ　ＮＤＥＸ）１１４は記録装置４３に対するインデ
ックスを含む。このインデックスは、装置アドレスによ
って指定された記録装置中の対応するエントリのアドレ
ス、及び対応するシリンダ・ヘッド及びレコード番号を
計算するために使用される。記憶アドレス・レジスタ・
フィールド（ＳＳＡＲ）１．１５は、システム記憶装置
３０の記憶アドレス・レジスタ（図示せず）の指定情報
を含む。この指定情報は、ページング・ブロックをＤＡ
ＳＤｌ６からシステム記憶装置３０へ読出す時に使用さ
れる。

この点に関して説明すると、システム記憶装置３０は複
数の（例えば、８個又は１６個）アドレス・レジスタ（
図示せず）を含み、これらのアドレス・レジスタは、ホ
スト１１とキャッシュ４０との間、及びＤＡＳＤｌ６と
キャッシュ４０との間で迅速なデータ転送を実行するた
めにアドレス可能であるｔｌｊ−の記憶アドレス・レジ
スタ・フィールドでもよい。現アドレス・フィールド１
１８（ＣＡＤＤＲ）は、キャッシュ４０とＤＡＳＤｌ６
との間で信号を転送するために、キャッシュ・ブロック
の現アドレスを含む。保存フィールド（ＳＡＶＥ）１１
９は、データ処理において通常の如く実行される様に（
特に周辺装置の制御において）、切離された動作のパラ
メータを一時的に保存する領域である。

チャネル制御ブロック・レジスタ６３はページング・パ
ラメータ設定フィールド（ＳＰＰ）１２０を含む。フィ
ールド１２０は、ページング・パラメータ設定指令が受
取られたかどうかを示す。

ページング・パラメータ設定指令は、ページング・モー
ドにおける動作のために、システム記憶装置３０へのア
クセスを能動化する。指令チェイニン−４７＝ グ・フィールド（ＣＣ）１２１は、指令のチェイニング
がホストＩＩによって設定されたことを示す。指令チェ
イニングは、データ処理技術分野で広く行なわれている
如く、１組の指令を結合する動作である。読出り１〜ラ
イ・フィールド（ＲＲ）１２２は、システム記憶装置３
０で読出リトライが活動状態であることを示す。例えば
、エラー状態が発生した時、そのエラー状態からの回復
は読出リトライを必要とするかも知れない。指令フィー
ルド（ＣＭＤ）１２３は、ホスト１１から受取られた現
在又は最後の指令を含む。この指令は、記憶システム１
０で現在処理されている。チャネル・マスク（ＣＮＬ　
　ＭＡＳＫ）１２４は、どのチャネル・アダプタ３２が
フィールド１２３の内容を制御機構３１へ転送したかを
示す。論理アドレス・フィールド（ＬＤＡＤＤＲ）１２
５は、ホスト１１によって現在選択されている論理装置
のアドレスを含む。ポインタ・フィールド（Ｌ　Ｄ　Ｃ
ＢＰ）１２６は、現在の論理装置に関連した論理装置制
御ブロック・レジスタ６２を指定するポイ＝４８− ンタ又はアドレス値を含む。速度フィールド（ＳＰＥＥ
Ｄ）１２７は接続されたチャネルのデータ速度を示す。

カウント・フィールド（ＲＷＲ）１２８は、リトライが
無効にされる前のオーバラン・カウントを含む。リトラ
イの閾値は周知であるので、更に詳述しない。チャネル
制御ブロック・レジスタ６３は、必要に応じて他の制御
ビット及び制御フィールドを含んでよい。

アクチブ・ディレクトリ・エントリ・バッファ・レジス
タ７６は、記録装置４３の１つのエントリを含む。従っ
て、レジスタ７６の説明は、記録装置４３をも説明する
ことになる。インデックス・フィールド（ＩＮＤＥＸ）
１．０７は、その時の記録装置エントリの論理アドレス
である。このフィールドは、各エントリにおける自己識
別データを与える。フィールド１０７は読取パラメータ
部分８３の記録装置インデックス・フィールド１１４に
含まれる情報と同じものを含む。フィールド１０８は、
データを含むＤＡＳＤｌ６のアドレスを含む。このデー
タはキャッシュ４０に転送されているか、又はこれから
転送されてよい。ＣＣＰフィールドは物理装置のシリン
ダ・アドレスを含み、ＣＣＬフィールドは物理装置の論
理シリンダ・アドレスを含む。Ｈフィールドはヘッド・
７１−レスを含み（即ち、ＤＡＳＤｌ６のどの表面がア
クセスされるべきかを示し）、Ｄフィールドは装置アド
レスを含み、Ｒフィールドはレコード番号を含み、５Ｅ
ＣＴＯＲフイールドはセクタ・アドレス（即ち、回転的
位置）を含む。Ｄフィールドは装置アドレス１１３に対
応する。上記のｄ（と明から、レジスタ６２は論理装置
の全ての制御情報を含み、記録装置４３及びレジスタ７
６は、論理装置とは独立したＤＡＳＤｌ、６の制御情報
を含むことが分る。即ち、ＤＡＳＤｌ６とシステム記憶
装置３０との間における記憶システムＩＯの動作は、全
ての論理装置について同じである。記憶機構３１は、Ｄ
ＡＳＤｌ、６への複数アクセスを与えるため、ホスト１
］とシステム記録袋［３０との間に存在する論理装置の
分離状態及び連続状態を発生する。

レジスタ７６のリンク・フィールド（ＬＩＮＫ）１０９
は各ちらしクラスの記録装置４３のエンＩ−りをリンク
する。換言すれば、ちらし回路４４は、表／Ｉ５を介し
て、記録装置／１３の最初のエントリにアクセスする。

もしこのエントリが一致しなければ、記録装置４３から
第２のエントりをフェッチするために、リンク・フィー
ルド１０９が使用される。この第２のエントリは、同一
のちらしクラスにあり、従って記録装置４３のために、
表４５の表示によって指定される。ちらしクラスの終り
に、リンク・フィールｌ；’　＋　０９はオール・ゼロ
となり、これはちらし演算の終り又は記録装置４３にお
けるエントリの連鎖の終りを示す。もし表４５でオール
・ゼロが出てくれば、ミスが生じたのである。勿論、記
録装置４３は、各エントリのために他のフィールドを含
むことが出来る。この様なフィールドは、本発明の範囲
外に属する。

システム記憶装Ｆｉ３０及びＤＡＳＤｌ６の間のデータ
転送動作は、ホスト１１及びＤＡＳＤｌ６の間の動作及
びホスト１１及びシステム記憶装置３０の間の動作に対
して非同期的であり、且つ実−５１＝ 質的に独立している。この独立性を達成するために、１
組の読取待ち行列（ＲＱ）及び書込待ち行列（ＷＱ）が
１組の待ち行列レジスタ６９に設定される。待ち行列レ
ジスタ６９は、書込待ち行列８５を含む。書込待ち行列
８５は、ＤＯ−Ｄ４のラベルを有するＤＡＳＤの各々の
ために別個の書込待ち行列を有する。各々の書込待ち行
列は、記録装置４３のインデックス・フィールド１０７
に対応するインデックスを含む。更に、この待ち行列は
、ＤＡＳＤｌ６にアクセスするために必要なアドレスを
記憶する。このアドレスは、シーク引数、検索引数、セ
クタ、装置書込及び読取マスク、並びにキャッシュ４０
にアクセスするためのアドレス部分を含む。その様なア
ドレス部分としては、例えばキャッシュ・ブロック・ア
ドレス及びシステム記憶装置３０をアドレスするための
Ｓ　５ＡＲ（図示せず）等がある。代理書込ジョブがも
う１つのメモリ制御装置１７に送られるとき、重複書込
が生じない様に、書込待ち行列８５を消去することが出
来る。しかしながら、非同期的書込が生５２− しる様にすることが重要である。従って、代理書込が他
のメモリ制御装置へ出力されたことを、書込待ち行列８
５において示すことが望ましい。その様な表示は、各装
置に関連する書込待ち行列における単一のビットＰＷＯ
によって示される。ビットＰＷＯは、代理書込ジョブを
他のメモリ制御装置へ送っているメモリ制御装置に、所
与のＤＡＳＤｌ６への代理書込が開始されたことを示す
。

本発明の１実施例においては、代理書込ジョブは、ＤＡ
ＳＤｌ、６のための単一の代理待ち行列８４中に受取ら
れる。両方のメモリ制御装置からの書込を混合するため
に、入力代理書込ピッｌ−Ｐ、Ｗ　丁が書込待ち行列８
５に含まれており、ビットＰＷＩは、メモリ制御装置】
７が書込待ち行列８５を走査するときに、対応するＤＡ
ＳＤｌ６に更に行なわれる書込動作に関して代理待ち行
列８４を調べる様に、メモリ制御装置１７に指示する。

ＩＤ３６１は、後述するビット３５０乃至３６０に記憶
された信号により表わされる代理作業ジョブの識別を記
憶する。その様なＩＤは、作業要求側のメモリ制御装置
１７のカウンタ即ち代理識別カウンタ（ＰＩＤＫ）３６
３によって発生されるＰＴＤＫ３６３は、代理要求がも
う１つのメモリ制御装置１７へ送られる毎に増分される
。その様なＴＤは、静的フィールド（ＳＤ）３６４にお
けるメモリ制御装置の識別を含む。ＷＱ８５において、
書込待ち行列８５の次のエントリを含ませるために、リ
ンク・フィールドを設けることが出来る。又、次の装置
書込動作（即ち、キャッシュ４０中のどのページがＤＡ
ＳＤｌ６へ次に書込まれるべきか）を指定するためにも
、リンク・フィールドを設りることができる。従って、
書込待ち行列８５は、所与のＤＡＳＤｌ６のための１つ
又は複数の書込情報を含むことができる。

更に、待ち行列レジスタ６９は、読取待ち行列を含む。

その各々は、ラウントロピン待ち行列を構成する部分８
６及び８７を含む。部分８６は、どの論理装置が対応す
るＤＡＳＤｌ６からキャッシュ４０へのデータ転送を必
要とするかを示す論理装置制御ブロック（Ｌ　Ｄ　ＣＢ
　）レジスタ６２のアドレスを含む。部分８７は、各待
ち行列にある３つの可能なエントリの１つを指定するポ
インタを含む。このエン１へりは、どの論理装置が次に
サービスを受けるべきかを示す。例えば、アドレスＤＯ
に対応する部分８７は数字２を含む。これは、Ｌ　Ｄ　
ＣＢ　２が次にサービスを受け、それに続いてＬ　Ｄ　
ＣＩ３３がサービスを受け、次にＬＤＣＢＩがサービス
を受けることを意味する。アドレスＤ。

は、関連する全ての論理装置について、完全な読取待ち
行列を有する。アドレスＤ１は２つのエントリを有する
。この読取待ち行列においては、Ｌｒ）ＣＢ　１及びＬ
　Ｄ　ＣＢ　３が部分８７におけるポインタ番号３と共
に指定され、ＬＤＣＢ３が次にサービスを受けるべきこ
とを示す。読取待ち行列の部分８６．８７にアクセスす
ることによって、プロセッサ３１Ｐは正しいＴ−Ｄ　Ｃ
Ｂレジスタ６２へアクセスするように能動化される。そ
れは、データがホスト１１によって要求されたシーケン
スに対して適当なシーケンスで、ＤＡＳＤｌ６からキャ
ッシュ４０ヘデータを転送するためである。代５５− 理読取要求をより良好にトラッキングするために、ＲＱ
部分８６は、各ＬＤＣＢエン１−りに対して、２ビツト
の位置ＰＲＯ及びＰＲＩを含むことができる。ＰＲ，Ｏ
は１代理読取が他のメモリ制御装置Ｉ７に出力されたこ
とを示し、ＰＲＴは、代理読取が他のメモリ制御装置１
７からに入力されたことを意味する。代理ピッ１〜９７
は、ＰＲ○及びＰＲＩビットの両方を含むことができる
。読取代理ビットは、ＷＱ８５に関して述べた場合と同
一である。

所与の時間に単一の代理作業ジョブしか実行されること
ができない実施例における代理待ち行列８４は、代理作
業ジョブが待ち行列に入れられる１組のレジスタを含む
。対応する複数のレジスタが多重代理ジョブ待ち行列を
処理することができ、各組のレジスタは、同一の情報及
びレジスタを相互にリンクするためのリンク・フィール
ド（図示せず）並びにどの代理ジョブが初めに行なわれ
るべきかを示す優先順位標識を含む。第５図に示されて
いる如く、代理待ち行列８４は、代理デステ５６− −ジが受取られたことを示すピッ１〜ＰＤＲ３５０を含
む。″デステージ″は、キャッシュ４０から示されたＤ
ＡＳＤｌ、６ヘデータを転送するための書込動作に対応
する。同様に、ＰＳＲ３５１は、代理ステージが受取ら
れたことを示す単一のビットである。″ステージ′″は
、データがＤＡＳＤｌ６からキャッシュ４０へ転送され
る読取動作に対応する。レジスタ３５２は、ＤＡＳＤｌ
、６のアドレスを含み、装置の表示ＤＯ等並びにシリン
ダ、ヘッド及びレコード番号の内部アドレス表示（ＣＣ
Ｈｌ−［Ｒ）を含む。また、このアドレスは、ビット３
５０及び３５１により表わされるデータ転送のための適
当なキャッシュ４０の領域をアクセスするための記録装
置４３への入力を供給する。キャッシュ４０におけるデ
ータ記憶スペースの割振り及び割振り解除は通常の手順
に従う。ビット３５３には、ブロック又はレコード・カ
ウント（ＢＣＯＵＮＴ）が記憶される。これは、非同期
的データ転送をより効率的に行なうために、単一の代理
要求が複数のレコードを処理することを可能にする。

ビット３５４は、状況照会が行なわれたこと、即ち作業
要求側のメモリ制御装置１７が代理作業を探索するため
に別のメモリ制御装置１７に照会を行なったことを示す
単一のビットである。メモリ制御装置１７が、他のメモ
リ制御装置にＱＳを送って、ホス１〜１１から更に作業
を受取ることによって、代理動作が禁止されることはな
い。ＰＳ３５５は、他の作業移転側のメモリ制御装置Ｊ
７に代って、代理ステージが開始されたことを示す。

これに対応して、ＰＤ３５６は１代理デステージが開始
されたことを示す。同様に、ＣＰＤ３５８は、ＰＤ３５
６により示された代理デステージの完了を示す。ＰＥ３
５９は、代理動作中にエラーが生じたことを示す。その
様なエラーは、他のメモリ制御装置に送られるものとし
て供給されることになる。ビット３５４乃至３５９は、
メモリ制御装置１７に代理作業ジョブの状況を示すメツ
セージ状況ビットを構成する。ｐＡ３６０は、代理動作
のための肯定応答が送られ又は受取られたことを示す。

ＱＳ３５４及びＰＡ３６０の両方が１に設定されたとき
は、代理照会が行なわれ、受取られた代理ジョブが作業
移転側のメモリ制御装置１７から独立して行なわれる様
に、該メモリ制御装置１７がその要求に対して肯定応答
している。

第５図に示されているレジスタの他に、他のレジスタを
記憶システム１０を構成するために使用することができ
る。

第６図はプログラム５０Ｐとそのチャネル・アダプタ３
２に対する接続を示すが、これらは、制御機構３１の該
当する部分に関して、本発明がどのように実施されるか
を示す。本発明に直接の関係を有しない他の指令及び機
能もプログラム５０Ｐで実行されることを理解されたい
。ホスト１Ｊからの指令は、入出力接続１２〜１５を介
してチャネル・アダプタ３２へ供給される。チャネル・
アダプタ３２は、通常の指令の前処理を行なう。

それは、指令コード及び論理装置コードをレジスタ１３
０へ供給することを含む。バス１３１は、レジスタ１３
０にあるアドレスの１部を搬送するが、それは第３図に
関して説明した如く制御装置５９− ＣＵを識別する。バス１３２は、ＤＡＳＤｌ６のアドレ
スを搬送する。これは、アドレス構造２０（第３図）の
ＤＥＶに対応する。バス１３３は、アドレス構造２０の
ＡＣ部分を搬送するが、ＡＣ部分は、アドレスされたＤ
ＡＳＤｌ６への直接アクセスが行なわれるべきか、又は
論理装置のいずれが現在アドレスされつつあるかを識別
する。バス１３４は、受取らけた指令のコードを制御機
構３１へ搬送する。更に、チャネル・アダプタ３２は、
プログラム５０Ｐを活動化するために、プロセッサ３１
Ｐへ割込信号を供給する。プロセッサ３　］、　Ｐは、
チャネル・アダプタ３２からの割込信号によって活動化
されると、受取られた指令を処理する準備として、ステ
ップ１３５において、本発明と直接の関連を有しない機
能を実行する。ステップ１３６において、アドレス部分
ＡＣが分析され、ＤＡＳＤｌ６への直接アクセスが望ま
れているのか、又は装置へのアクセスがキャッシュ４０
を介して行なわれるのかが決定される。直接モードのア
クセスは、プログラム５６Ｐへの論理径６０− 路１３７を経てプロセッサ３ＬＰによって行なわれる。

プログラム５６Ｐが活動化されたとき、アドレスされた
ＤＡＳＤｌ６が使用中になってキャッシュ４０に関しデ
ータ信号を転送するために使用できないかどうかが調べ
られる。ステップ１３６において直接モードが示されな
いとき、ページング・モード（即ち、キャッシュ４０を
介して、ＤＡＳＤｌ、６のデータへアクセスする動作モ
ード）が示される。論理ステップ１４０において、プロ
セッサ３１Ｐにある内部レジスタのページ・ピッ１−が
、活動状態にセラ１〜される。このビットは、プログラ
ム５０Ｐがページング・モードで指令を処理しているこ
とを記憶するために、プログラム５０Ｐによってのみ使
用される。プログラム５０Ｐの動作が完了すると、ペー
ジ・ピッ（〜はリセットされる。このため、内部レジス
タのビット位置は示されていない。ステップ１４０に続
いて、本発明と直接の関連を有しないステップが１４１
において実行される。ステップ１４２において、受取ら
れた指令がアドレスされた論理装置に対する感知指令で
あるかどうか（ホスト１］は記憶システム１０から感知
情報又は状況情報を要求したかどうか）が決定される。

感知指令の場合、論理経路】４３を経て、ステップ１４
４においてページ・ビットが０にリセットされる。即ち
、状況情報がホスト１１に供給され、それ以上のページ
ンク機能は実行されない。

非感知型の指令であれば、論理ステップ１４５が実行さ
れる。ステップ１４５の準備動作として、エラー・チェ
ック状態が存在するかどうかが調べられ、また本発明の
実施に必要でない他の内部ハウスキーピング機能（例え
ば、アドレス設定）が実行される。次いで、ステップ１
４５において、プログラム５０Ｐは、ページング・パラ
メータ設定指令（ｓｐｐ）を検出する。この指令が検出
されると、論理経路１４６を経て、第９図に設定された
ステップへ行く。そうでなければ、本発明と直接の関連
を有しない機能がステップ１４７において実行され、次
いでステップ１４８において、Ｎｏ−０Ｐ　（ノー・オ
ペレーション）が検出されたかどうかが決定される。Ｎ
Ｏ−〇Ｐが検出されると、論理経′Ｒｒ１４．９を経て
、本発明と無関係の機能が実行される。Ｎｏ−〇Ｐが検
出されないと、ステップ１３８において、ページング・
ビットがゼロにリセツ１〜され、次いでステップ１３９
において、本発明と無関係の機能が実行される。次いで
、第７図に示されている如く、プログラム６１Ｐが活動
化される。

第７図は、本発明の理解に必要なプログラム５６Ｐの論
理ステップを示す。プログラム５６Ｐの活動化は、プロ
グラム５０Ｐ又は６１Ｐによって行なわれる。ＤＡＳＤ
Ｉ６への直接アクセスについては、プログラム５０Ｐが
５５（第３図参照）で入ると、ステップ１５０において
、アドレスされたＤＡＳＤ１６が選択される。また、直
接アクセス・モードがステップ１５０に続くことを示す
ため、フリップ・フロップ１５３（プロセッサ３１Ｐの
内部にある）がセットされる。ステップ】５１において
は、アドレスされた装置が、指令を受取ったチャネル・
アダプタではない他のチャネ６３− ル・アダプタ３２へ予約されているかどうかを、プロセ
ッサ３１　Ｐが決定する。もし予約されていれば、論理
経路１５２はプロセッサ３２Ｐを通常の予約侵害コード
へ導く。これは、要求中のチャネル・アダプタ３２へ、
使用中状況を表示する。

もし装置が他のチャネル・アダプタへ予約されていなけ
れば、装置の選択はプログラム５６Ｐにおいて継続され
る。

プログラム５６Ｐを介して要求されたＤＡＳＤ１６への
アクセスは、論理経路６６を介してプログラム６１Ｐか
らも生じる。そのような要求は、フリップ・フロップ１
５３を設定し、ページング・アクセスが行なわれている
ことを示す。プログラム６１Ｐからの要求は、予約評価
ステップ１５１の後に論理経路６６を経て与えられるの
で、装置の予約は、ＤＡＳＤ１６へのページング・アク
セスに何の影響も及ぼさない。ステップ１５１又は経路
６６のいずれからであっても、論理ステップ１５４は、
ホスト１１又はプログラム６１Ｐのいずれかによってア
ドレスされたＤＡＳＤ１６が使６４− 用中であるかどうか（即ち、現在データ処理機能を実行
しているのか、又は１−ラックの回転方向の探索の如く
独立した機能を実行しているのカリを調べる。もし装置
が使用中でなければ、ステップ１５５において装置使用
中フリップ・フロップ（図示せず）が活動状態にセット
される。この様なフリップ・フロップは、装置が使用中
であるかどうかを調べるため、チャネル・アダプタ３２
又はプロセッサ３１Ｐによって感知されることができる
。ステップ１５６において、アドレスされたＤＡＳＤ１
６の選択が完了して、データ転送が可能になる。ステッ
プ１５７において、動作が実行される。即ち、制御装置
からアドレスされたＤＡＳＤへの指令がシリンダのシー
クであれば、ステップ１５７において、シリンダ・シー
ク指令が、目標のシリンダ・アドレスと共に、アドレス
されたＤＡＳＤ１６へ転送され、読取指令については、
ＤＡＳＤ］６からホスＩ−］１ヘパスフｏ（第４図）を
介して、又はキャッシュ４０ヘバス４２を介して、デー
タ信号が読取られる。

他方、アドレスされたＤＡＳＤが使用中であれば、ステ
ップ１６０において、装置使用中信号が要求を出したチ
ャネル・アダプタ３２又はプロゲラＡ　６１　Ｐへ転送
される。装置を動作させるための制御データを含む装置
制御ブロックＤＣＢ　（図示せず）は、ステップ１６１
において、装置終了フラグ（ＯＤＥ）が１にセラ１〜さ
れる。プログラム６１Ｐの場合、ＤＡＳＤ］、６への試
みられたアクセスは、レジスタ６２（第５図）の装置フ
ィールド９０を活動状態にセットする。ステップ１６２
において、プロセッサ３１Ｐは、実行されたばかりの動
作が直接アクセスのためであるかページング・アクセス
のためであるかを決定する。フリップ・フロップ１５３
は線１６３を介してこの表示信号を供給する。即ち、フ
リップ・フロップ１５３が「６１」状態にあるとき、プ
ログラム６１Ｐへの論理経路６８がとられ、「５０」状
態の直接アクセス・モードにあるとき、プログラム５０
Ｐへ戻って、状況が報告されるとともに、チャネル・ア
ダプタ３２の終了動作がとられる。このような状況報告
動作及び終了動作は、コンピュータに関して通ｆｉｔ実
行される動作であるので、更に詳述しない。

第８図は、システ、４％　１０の動作の全体的論理フロ
ーを示す。ステップ１７０において、後に第９図を参照
して説明する如く、プログラム５０Ｐからページング・
モードがセラ１へされる。本発明と無関係の機能がステ
ップ１７１において実行され、セラ１〜されたページン
グ・モードの完了が、プログラム５０Ｐを介してステッ
プ１．７２において報告される。次いで、ホスト１１は
他の指令を送り、この指令はステップ１７３においてデ
コードされる。指令の実行はステップ１７４において開
始される。記録装置４３の探索はステップ１７５におい
て成される。それは、キャッシュ４ｏ中の記憶スペース
が、要求されたページング・ブロックへ正しく割振られ
たかどうかを調べるためである。

ステップ１７６においてヒラ１へが検出されると、デー
タ転送（ホス］−１１への読取、又はホスト１１からの
書込）がステップ１７７において実行さ＝６７− れる。次いで、データ転送のためにアドレスされたキャ
ッシュ４０の領域が、ＬＲＵリス１−更新ステップ１７
８において、最近時に使用されたものとして示される。

次いで、プロセッサ３　＋、　Ｐは、指令の完了を報告
するために、プログラム５０Ｐへ戻る。受取られた読取
指令により生じたキャッシュのミスについては、ステッ
プ１８０において、読取要求が成され、ステップ１８１
において、チャネル指令リトライ信号がプログラム５０
Ｐを介してホス１〜１１へ送られる。書込指令について
は、キャッシュ４０のセグメントが割振られ、次いで論
理経路１８２がとられてステップ１７７のデータ転送が
実行される。注意すべきは、キャッシュへの書込みは、
キャッシュ４０中にスペースを割振るために必要な僅か
な時間を除いて、指令の実行を遅らせないことである。

ステップ１７３〜１８０は、指令の各連鎖の間、数回実
行されることができるが、ページング・モードは指令の
連鎖当り１回だけセットされることを理解されたい。

ＤＡＳＤ］６からの非同期的データ転送は、プロ８− セッサ３　］、　Ｐによって活動化されることを要する
。

プロセッサ３１Ｐは周知の作業探索走査（アイドル走査
）を実行する。論理経路１８３がとられると、待ち行列
レジスタ６９がステップ１．８４において検査される。

待ち行列レジスタ６９により、データ転送を実行すべき
ことが示されると、そのジョブが送られる。ステップ１
８５においてキャッシュ・スペースが割振られ、ステッ
プ１８６において内部指令ワードの連鎖が形成される。

内部指令ワードは、チャネル・アダプタ３２を介してホ
ストＩＪから受取られたＣＣＷと同じである。

こうして、キャッシュ４０とＤＡ、５Ｄ１６との間の非
同期データ転送の動作ば、プログラム５６Ｐを介して実
行される。これは、非同期動作が直接アクセス動作と同
じレベルであることを意味する。

即ち、非同期的動作は、ホス１−１１からの直接アクセ
ス要求に優先順位を与えるのではなく、同一の優先順位
を有することを意味する。ＤＡＳＤＩ６からキャッシュ
４０ヘデータを自動的に転送するために、処理はステッ
プ１８７においてプログラＡ　５６　Ｐへ戻される。そ
の転送が終ると、ステップ１８８において、プロセッサ
３１Ｐは、ディレクトリ４３等を更新するために、ハウ
スキーピング機能を実行する。ステップ１８９において
、作業は待ち行列レジスタ６９からはずされる。読取動
作については、装置終了信号がプログラム５０１）を介
してホスト１１へ送られる。ホスト１１からのページン
グ・パラメータ設定指令は、記憶システム１０へ、後続
する指令の連鎖において、３つの論理アドレスの１つを
介してＤＡＳＤ］、６をアクセスするためにキャッシュ
４０を用いるデータ転送が行なわれることを知らせる。

第９図に示されている如く、ページング・パラメータ設
定論理ステップの活動化は、論理経路１４６を介して行
なわれる。ステップ１９０において、チャネル制御ブロ
ック（ＣＣＢ）レジスタ６３がアクセスされ、ページン
グ・パラメータ設定（ｓ　ｐ　ｐ）フィールド１２０が
１にセットされ、指令連鎖（ＣＣ）フィールド】２１が
Ｏにセラ１〜され、読取りトライ（Ｒ，Ｒ）フィールド
が０にセラ１へされる。これは、ページング・パラメー
タ設定指令の実行のために、レジスタ６３を初期設定す
る。次に、ステップ１９１において、レジスタ６３が再
びアクセスされ、指令（ＣＭＤ）フィールド１２３がＳ
　Ｉ”　Ｐを表わすコードと同じに設定される。ステッ
プ１９２において、レジスタ６３が再びアクセスされ、
チャネル・マスクが第５図のレジスタ１２４へ転送され
る。次に、ステップ１９３において、論理装置制御ブロ
ック・レジスタ６２のポインタが発生され、レジスタ６
３のポインタ・フィールド１２６へ転送される。レジス
タ６２のポインタは、レジスタ６２のベース・アドレス
を論理装置アドレスで修正したものである。

次に、ステップ１９３において発生されたポインタに対
応するレジスタ６２において、論理ステップ１９４は、
スター１〜入出力（ＳＩ○）ホスト選択信号が受取られ
たことを示しくこれは基本部分８０に示さ、ｆｔでいな
い）、装置（○ＤＥ）フィールド９０がゼロにリセット
され、チャネル指令リトライ（ＣＣＲ）フィールドがゼ
ロにリセッ１−さ７１− れ、シーケンス（Ｓ　Ｅ　Ｑ）フィールド９／ｌがペー
ジング・パラメータ設定指令から受取られた値にセット
される。この値は、シーケンシャル動作が実行されるべ
きか否かを示す。同様に、ページング・パラメータ設定
指令によって選択されたページング・パラメータである
「読取放棄」ビットが、ページング・パラメータ部分８
１の読取（ＲＯ）フィールド１０１に挿入される。ステ
ップ１９５においては本発明と無関係の論理ステップが
プロセッサ３ＩＰによって実行される。次に、ステップ
１９６において、レジスタ６２が論理アドレスにおいて
検査され、シーケンス（ＳＥＱ）フィールド９４が活動
状態にセットされているかどうかが決定される。もしセ
ラ１−されていなければ、プログラム５０Ｐへの戻りが
生じ、ページング・パラメータ設定指令が実行されたこ
とを示す。シーケンシャル・モードについては、ステッ
プ】９７において、ブロック・カウントがページング・
パラメータ部分８１のカウント・フィールド１０２にセ
ラ１〜される。シーケンス・フィールド９４が７２− 活動状態であるとき、ページング・パラメータ設定指令
は修飾パイ１〜を有し、このバイｌへは、指令の現在の
連鎖中で転送されるべきブロックの数を示す。ステップ
１９８において、ブロック・カラン１〜が検査される。

もしそれがゼロであれば、エラーが生じている。即ち、
ホスト１１がゼロ・ブロックの転送を示すのは正しくな
い。もしブロック・カラン１−がゼロでなければ、プロ
グラム５０Ｐへの戻りが生じ、ページング・パラメータ
設定指令が成功裡に完了したことが報告される。

単にプログラム５０Ｐが指令をデコードできるだけでな
く、プログラム６１Ｐもページング動作に関連する指令
をデコードできなければならない。

第１０図は、そのようなデコーディングに関連した論理
モジュールを示す。ページング・モード論理アドレスの
連鎖された再選択の間に、プログラム５０Ｐからのエン
トリがなされ、プログラム６１Ｐはレジスタ１３０　（
第６図）にある指令をデコードし、適当な動作を開始す
る。エラー状態も報告される。いくつかの内部レジスタ
（ＩＲ）がこのプログラム６　］、　Ｐの実行中に使用
される。これらの内部レジスタは、図を簡略にするため
に図示されていない。マイクロコードにおける内部レジ
スタの使用及び他の型のプロセッサ３１Ｐの機能は、周
知である。レジスタ１３０（第６図）にある指令と関連
して、論理装置アドレスが与えられる。処理速度を高め
るために、レジスタ６２の選択された部分がプロセッサ
３］Ｐの内部レジスタ（図示せず）へ転送される。次に
、ステップ２００において、基本部分８０にあるフィー
ルド９１のチャネル・マスク及びフィールド９２の論理
アドレスがプロセッサ３１Ｐの他の内部レジスタ（図示
せず）へ転送される。ステップ２０１においては、レジ
スタ１３０からの指令が内部レジスタ（図示せず）へ転
送される。ステップ２０２において、レジスタ６３がア
クセスされ、フィールド１２５　（第５図）にある論理
アドレスと、レジスタ１３０（第６図）から受取られた
論理アドレスとが比較される。もしアドレスの変更がな
ければ、ステップ２０３と２０４が省略される。そうで
なければ、レジスタ６３がステップ２０３において初期
設定される。即ち、チャネル・アダプタ３２とレジスタ
１３０から取られた現在の制御データの全てが、レジス
タ６３へ転送される。

ステップ２０４においては、前述の如く、レジスタ６２
に対する新しいポインタが計算され、レジスタ６３のフ
ィールド１２６へ転送される。ステップ２０５において
は、レジスタ６２のＳＩ○フラグ（図示せず）がゼロに
リセッｊ〜される。即ち、現在、指令の実行へ進んでお
り、ＳＩ○はもはや新しいものとは考えられない。ステ
ップ２０６において、レジスタ６２の基本部分８０にあ
るフィールド９５が検査される。もしそれがゼロを含め
ば、ステップ２０７において本発明と無関係のステップ
が実行され、次にステップ２０８において、レジスタ】
３０に受取られ、且っ２０１で内部レジスタに記憶され
た指令が、レジスタ６２のフィールド９３に記憶される
。フィールド１００．１０１等にあるフラグがプロセッ
サ３１Ｐの内部レジスタ（図示せず）へ転送される。次
いで、７５− ステップ２０９において受取られた指令を実行するため
のコードが活動化される。指令が完了した後、マイクロ
コードはプロセッサ３１．　Ｐをプログラム５０Ｐへ戻
す。指令としては、セクタ設定、シリンダ・シーク、読
取、書込等がある。そのような指令のコードは既知であ
る。

もし２０６において、チャネル指令リトライ（ＣＣＲ）
が示されると、ステップ２１２においてプロセッサ３１
Ｐは、チャネル・アダプタ３２から受取られた指令が、
レジスタ６２のフィールド９３に記憶された指令に対応
するかどうかを調べる。もしそれらが等しければ、ステ
ップ２１４においてフィールド９５がゼロにリセツ１〜
される。

次いで、ステップ２０８及び２０９が実行される。

もし指令が正しくなければ、ステップ２１３においてエ
ラー状態が示され、直ちにプログラム５０Ｐへの戻りが
生じ、ホスト１１にエラー状況が報告される。

ステップ２０９において活動化される如き指令の実行に
おいて、先ずなされるべきことは、要求７６− されたページング・ブロックに対応して、キャッシュ４
０に割振られたスペースを求めて、ディレクトリ４３を
検索することである。第１１図は、論理装置アドレスを
有するデータ読取及びデータ書込の指令のための制御を
実行する論理ステップを示す。先ず、記録装置４３が探
索される。もし要求されたページング・ブロックがキャ
ッシュ４０になければ、ミスが生じる。次いで、第１３
図に示されている如く、成る機能が実行される。他方、
要求されたページング・ブロックがキャッシュ４０にあ
ることが識別されれば、キャッシュのヒラ１〜が生じ、
データの転送が行なわれる。読取指令又は書込指令の実
行は継続する。詳細に説明すると、ステップ２２］にお
いて、本発明と無関連の論理ステップがエラー状況に関
して実行される。例えば、受取られた指令が読取指令又
は書込指令でなければ、記録装置の探索は適当でなく、
エラー状態が示されねばならない。ステップ２２２にお
いて、装置アドレスＤ、シリンダ・アドレスＣ、ヘッド
・アドレス１１、及びレコードＲからブロック識別情報
が形成される。本実施例では、トラックごとに４つのレ
コードが存在する。従ってレコード番号は４つの値の１
つである。ブロック識別情報の形成は、単にアドレスを
取出しそれを２パイ１〜の内部レジスタに置くことであ
る。ステップ２２３において、ちらし回路４４が実行さ
れる。ちらし回路の動作がどの様なものであれ、その様
な動作は、テーブル４５に対してアドレス変位に対応す
るアドレス信号を発生する。テーブル４５は記録装置４
３のインデックスを含む。次に、ステップ２２４におい
て、そのポインタがテーブル４５からフェッチされる。

次に、ループ２０５において、記録装置４３がちらしク
ラス内で走査される。テーブル４５がステップ２２４に
おいて読取られたとき、ちらしクラスの最初のエントリ
を構成する記録装置４３からのエン１へりがシステム記
憶装置３０からプロセッサ３１Ｐの内部レジスタ（図示
せず）へ読取られる。これは、割込みが生じたとき、シ
ステム記憶装置３０を他の動作へ解放する。いずれにせ
よ、記録装置の探索は、ステップ２２７において、レジ
スタ７６を、アドレスされた記録装置エントリに等しく
することを含む。この動作は、記録装置４３の適当なエ
ントリを読取ってそのエントリをレジスタ７６へ転送す
ることを含む。ステップ２２８において、本発明と無関
連の論理ステップが実行される。ステップ２２９におい
て、ブロック識別情報の内部が、レジスタ７６に含まれ
るフィールド１０８と比較される。もし２つの値が等し
ければ、ヒツトが生じ、論理経路２３０がとられる。も
し２つの値が等しくなければ、ディレクトリ４３の探索
が実行される。ステップ２３１において、リンク・フィ
ールド１０９の内部が適当な内部レジスタ（図示せず）
へ送られる。ステップ２２６においては、リンク・フィ
ールドが調べられて、ちらし連鎖の終り（ＥＯＣ）かど
うかが調べられる。もしエントリがハツシュ・リンク・
チェインの最後のエン１へりであれば、キャッシュのミ
スが生じており、キャッシュのミスを表わすリターン・
コードＲＣがステップ２３３においてセットされる。

７９− 他方、走査は、連続して記録装置のエントリをレジスタ
７６へ転送することによって、キャッシュのヒツトを探
索しつつ、ステップ２２７及ヒ２２９を反復しながら継
続する。

ステップ２２９において、キャッシュのヒツトが生じる
と、２４０において、プロセッサ３１Ｐは、レジスタ７
６のフィールド１０８のＣＣＬをシリンダ値Ｃと比較す
る。もし所望のレコードに対応するレコードがキャッシ
ュ４０になければ、ステップ２４１において、リターン
・コードＲＣが「レコード無しＪのコードにセットされ
る。ステップ２４０における比較で一致が生じれば、ス
テップ２４２において、レコードの発見又はヒツトが示
され、ステップ２４３において、内部レジスタ（図示せ
ず）がレジスタ７６（第５図）のインデックス・フィー
ルド１０７と等しくセットされる。ステップ２５０にお
いて、本発明と無関係の機能を実行するために、論理経
路２３４がとられる。次いで、ステップ２５１において
、キャッシュのミスが示されたかどうかが検査される。

キ８０− ヤツシュのミスが示されなかった場合（ヒツトの場合）
、ステップ２５４において、レコードが発見されたかど
うかが検査される。即ち、ステップ２４１における「レ
コード無し」のリターン・コード、又はステップ２４２
における「レコード発見」のリターン・コードが調べら
れる。「レコード無し」の場合、ステップ２５５におい
て、エラーが示され、プロセッサ３１Ｐはプログラム５
０Ｐへ戻って、エラー状態が報告される。レコードが発
見された場合、読取指令が実行され、データがキャッシ
ュ４０からホスト１１へ（又はその逆方向に）転送され
る。これについては、後に第１２＠を参照して説明する
。他方、ステップ２５１におけるキャッシュのミスの場
合、ステップ２５２において、プロセッサ３１Ｐはアド
レスされた論理装置を求めてレジスタ６２をアクセスし
、基本部分８０にあるミス・フィールド９６を１にセッ
トする。次いで、ステップ２５３において、プロセッサ
３１．　Ｐは指令実行のためにキャッシュ４０を準備す
る様に進行する。これについては、後に第１３図を参照
して説明する。

キャッシュ４０のヒツトの場合、読取指令であれ、書込
指令であれ、第１２図の論理ステップは論理経路２５６
をとり、ステップ２６０において、本発明と無関係のエ
ラー検出論理ステップを実行する。ステップ２６１にお
いて、読取モード又は書込モードが検査される。モード
のチェックは、レジスタ６２の基本部分８０にある指令
フィールド９３に記憶された指令コードを検査すること
によって行なわれる。読取指令の場合、論理経路２６２
がとられ、書込指令の場合、論理経路２６３がとられる
。

読取指令のヒツトの場合、データはキャッシュ４０から
ホスト１１へ転送される。ステップ２７０において、デ
ータをホス１−１１へ中継するために、データをキャッ
シュ４０からバス４１　（第３図）を介してチャネル・
アダプタ３２へ転送することによって、データ転送が実
際に生じる。そのデータ転送が完了すると（この動作は
、データ処理技術分野において広〈実施されている既知
の自動的データ転送回路（図示せず）によって達成され
る）、記憶システム１０の制御は、現在の指令に処理す
るために戻される。ここで理解すべきは、キャッシュ・
ミスを処理している間の制御機能は、チャネル・アダプ
タ３２のデータ転送機能とインタリーブされてよいこと
である。いずれにせよ、ステップ２７１において、プロ
セッサ３ＬＰはレジスタ６２の読取フィールド１０】を
検査する。

もしフィールド１０】がゼロに等しければ、読取の後の
放棄は生じない。ステップ２７２において、ブロック識
別情報は、最近時に使用された（ＭＲＵ）キャッシュ・
セグメントとして、ＬＲＵリスト中にセットされる。Ｌ
ＲＵリストは周知であるので、更に詳述しない。プロセ
ッサ３１Ｐは、ステップ２７２から、詳述するステップ
２７７に進む。ステップ２７１において、もしフィール
ド１０１が１に等しければ、ステップ２７３において、
プロセッサ３１Ｐはレジスタ７６のフィールド２６９を
調べる。それは、キャッシュ４０中の指定されたページ
ング・ブロックがＤＡＳＤ１６中の８３− データのコピーから変更されたがどうかを決定するため
である。フィールド２６９は、所与のレコードについて
、書込指令がキャッシュ４０に対して実行されたときに
セットされる。もしキャッシュ４０に記憶されたページ
ング・ブロックに変更が生じていないことが、記録装置
によって示されると、ステップ２７４において、ページ
ング・ブロックを記憶するキャッシュ４０の領域が解放
され、レジスタ７６の内容及び記録装置４３中の対応す
るエントリが消去される。この動作は、キャッシュ４ｏ
からページング・ブロックを効果的に消去する。論理経
路２７５で示される様に、成る種のエラー状態が検査さ
れる。ステップ２７６において、プロセッサ３１．　Ｐ
は本発明と無関係の論理ステップを実行し続ける。

変更されたデータ・ブロックを記憶するキャッシュ４０
の部分が解放される前に、そのページング・ブロックは
キャッシュ４０から対応するＤＡＳＤ］６へ移動されね
ばならない。本発明の一実施例において、そのような変
更されたページング・８４− ブロックは、指令連鎖中の最後の指令の直後であって、
その連鎖が完了さ」する前にＤＡＳＤ１６へ転送される
。本発明と無関係のステップ２７６には、バッファから
バッキング記憶装置へデータを直接にデステージするた
めに使用される制御ブロック（図示せず）へ、ＤＡＳＤ
１６へ転送されることに備えて、ページング・ブロック
をリス１〜することが含まれる。そのような機構は周知
であり、詳細に説明しない。次いで、ステップ２７７に
おいて、プロセッサ３ＩＰは、シーケンシャル・データ
が処理されているかどうかを調べるために、レジスタ６
２のシーケンス・フィールド９４を検査する。もし順次
的データが処理されていなければ、ページング・データ
の１ブロツクのみがホス１〜へ送られ、指令の完了がプ
ログラム５０Ｐによって報告される。もし順次的データ
が処理されていれば、プロセッサ３１Ｐは、ステップ２
７８において、ページング・パラメータ部分８１　（第
５図）のカウント・フィールド］、　０２に示されたブ
ロック・カラン１〜を検査する。もしブロック・カラン
Ｉ〜がゼロでなければ、ステップ２７９において、ブロ
ック・カラン１−から１が減算され、指令の完了がプロ
グラム５０Ｐを介してホスト１１に報告される。もしブ
ロック・カラン１〜がゼロであれば、ステップ２７９に
おいて、順次的データの全てはホスト１１へ転送されて
おり、指令の完了が直ちにプログラム５０Ｐを介してホ
スト］１に示される。

書込指令については、プロセッサ３］Ｐは論理経路２６
３から入り、先ずステップ２８９において、本発明と無
関係の機能を実行する。その様な無関係の機能は、ホス
トＩＩから適当なチャネル・アダプタ３２及びバス４Ｊ
を介して、キャッシュ４０ヘデータを転送するために、
自動的データ転送回路（図示せず）を設定することを含
む。データ転送は、ステップ２９０において生じる。デ
ータ転送の間、プロセッサ３ＩＰは、制御機能領域で、
他のチャネル・アダプタ３２と動作を継続することがで
きる。同時に、データ信号を転送するために、ＤＡＳＤ
１６への直接アクセスが生じる。

即ち、チャネル・アダプタＣＡＡが入出力接続１２を介
してキャッシュ４０とホスト１１との間で信号を転送し
ている間、チャネル・アダプタＣＡＤは、入出力接続１
５を介してホスト１１゛とＤＡＳＤ１６との間でデータ
信号を転送することができる。その様な重複動作は、記
憶システム１０の効率を高める。データ転送に続いて、
プロセッサ３１Ｐは、ステップ２９１において、エラー
に関連した機能を実行する。次にステップ２９２におい
て、転送されたデータ信号のブロック識別情報が能動状
態であるかどうかがテストされる。もし能動状態であれ
ば、これは、ブロックがキャッシュへ監禁されない（即
ち、置換されてよい）ことを意味する。その場合、ステ
ップ２９３において、変更フィールド２６９が１にセッ
トされ、ステップ２９／Ｉにおいて、ブロック識別情報
がＴ、ＲＵリスト（図示せず）中で最近時に使用された
もの（ＭＲＵ）として示さる。次に、ステップ２９５に
おいて、本発明と無関係の機能が実行される。

最後に、書込指令について状況を報告するために、８７
− プロセッサ３　］、　Ｐの制御はプログラム５０Ｐへ戻
る。

第１１図においてキャッシュ・ミスの場合、プロセッサ
３　Ｌ　Ｐは第１３図のステップへの論理経路２５３を
とる。ステップ３００において、プロセッサ３１Ｐは、
指令が読取指令か書込指令かを検査する。読取指令の場
合、後に第１４図を参照して説明され又第５図に示され
ている如く、ステップ３０１において、読取要求が待ち
行列に入れられる。次に、ステップ３０２において、本
発明と無関連の機能が実行され、且つチャネル指令り１
ヘライ信号がプログラム５０Ｐを通してホスト１】へ送
られる。チャネル指令リトライ信号は、装置終了信号が
記憶システム】０によって送られた後に、ホスト１１へ
指令の再転送を求めるものである。装置終了信号は、デ
ータが今やキャッシュ４０にあることを示す。

ステップ３００における書込指令については、プロセッ
サ３１Ｐは、キャッシュ・ブロックを割振るために、ス
テップ３０３へ行（。エラー状態８８− は、論理経路３０４を介して報告されるエラーで見出さ
れる。ステップ３０５において、第５図のレジスタ７６
で示されるフォーマットを使用して、新しいエン１−り
が記録装置４３へ加えられる。次に、ステップ３０６に
おいて、実際のデータ転送が生じ、ホス１−１１からの
信号がチャネル・アダプタ３２およびバス４１を介して
、キャッシュ４０へ転送される。次に、ステップ３０７
において、第１２図のステップ２９１〜２９５が実行さ
れる。

読取待ち行列は、第１４図に示さ九ている如く、形成さ
れる。第１４図において、プロセッサ３１Ｐは、内部レ
ジスタの内容を論理アドレス・フィールド１２５の内容
と等しくセットするために、ステップ３１０において、
チャネル制御ブロック・レジスタ６３をアクセスする。

ステップ３１１において、フィールド１２５の内容はＡ
Ｃ部分を削除することによって、物理装置アドレスへ変
換される。ステップ３１２において、装置に対応する読
取待ち行列が１しこ等しくセットされる。即ち、論理装
置に対応する第５図の部分８６が１にセットされる。次
いで、この単一ピッ１〜は論理装置制御ブロック・レジ
スタ６２のアドレスに変換される。何故ならば、論理装
置制御ブロックのベース・アドレスは、論理アドレスで
あるオフセット値によって知られるからである。レジス
タ６２にあるその部分の位置は論理アドレスであるから
、論理装置制御ブロックのオフセラ１へ値も知られる。

次いで、ステップ３１４において、プロセッサ３１Ｐは
、第５図の部分８７がゼロであるかどうか（即ち、読取
待ち行列があるかどうか）を決定する。もし部分８７が
空であれば、ステップ３２０において、読取待ち行列に
対するポインタが論理装置（即ち、どの論理装置がフィ
ールド１２５にあるかどうかに従って、１．２又は３）
にセットされる。ステップ３２１において、レジスタ６
２がアクセスされ、読取りトライ・フィールド１２２及
びカウント・フィールド１２８が１にセットされる。も
し部分８６に読取待ち行列のエントリがあれば（即ち、
読取待ち行列が既に挿入されていれば）、ステップ３１
５において、待ち行列ポインタが１だけインデックスさ
れる。ステップ３１６において、待ち行列ポインタが再
び検査される。もしポインタが３より少なければ、プロ
セッサ３１．　Ｐは、論理経路３１８をとり、部分８６
中の次の位置が空であるかどうかを再検査する。もしそ
れが空でなければ、サイクルが反復される。

その反復は、空の待ち行列位置が発見されるか、又はス
テップ３１７において、エラー状態が示されるまで継続
する。このエラー状態は、読取待ち行列が一杯であると
き（即ち、ポインタが３に等しいとき）、待ち行列読取
要求が与えられたことを示す。

第１５図は、負荷の平衡化を達成しそしてデータ記憶階
層１０の性能を改善するために、代理作業を移転及び受
取るための両メモリ制御装置１７における論理フローを
示している。論理は両メモリ制御装置において同一であ
るので、２つのメモリ制御装置における対応する論理部
分が同一番号で示されている。メモリ制御装置１７Ａは
作業要９１− 求側のメモリ制御装置であり、メモリ制御装置１７Ｂは
代理作業要求に応答する、作業移転側のメモリ制御装置
である。メモリ制御装置１７Ａ及び１７Ｂの間で交換さ
れるメツセージの形式が３種顕示されているが、特に状
況を要求するために。

即ち作業トランスファ側のメモリ制御装置１７Ａが作業
要求側のメモリ制御装置１７Ａにより実行されている代
理作業の状況を要求したい場合のために、更に他のメツ
セージが用いられることを理解されたい。

初めに、代理に関連する機械動作を統括するために、メ
ツセージ構成について述べる。各代理動作は、代理識別
ＩＤ３８５を含む代理要求メツセージにより開始され、
その様な識別は好ましくは、どのメモリ制御装置１７が
その初めの要求及びその要求の通し番号を送ったかを含
む。この様にして、各々のメモリ制御装置１７における
最も高い通し番号を単に比較することによって、どの様
に良好に作業がメモリ制御装置間で平衡化されているか
を評価するために、ホスト１１は周期的にメ９２− モリ制御装置に照会を行うことができる。キャッシュ４
０の状況（自由空間の量が最小）のために、作業要求側
のメモリ制御装置１７Ａは、ＰＷピッ１〜３８６を１に
セラ１へすることにより、代理書込が優先されることを
示してもよい。同様に、ＲＲビット３８７を１にセット
することにより、代理読取動作が優先されることを示し
てもよい（キャッシュ４０は、最大の自由なスペースを
有する）。

ＰＡビット３８８は、如何なる形の代理動作でもよい（
キャッシュ４０の自由なスペースが所定の平均値である
）ことを意味する。状況要求ビットＳＲ３８９は、応答
側の記憶ディレクタ１７Ｂが作業要求側の記憶ディレク
タ］、７ＡにＩＤ３８５に関連する代理作業の状況を要
求するために用いられる。状況の報告は周知であるので
、状況の要求及び供給については詳述しない。

応答側のメモリ制御装置１７Ｂにより要求側のメモリ制
御装置１．７Ａに供給される代理応答メツセージはＩＤ
３７５を含み、ＩＤ３７５は、要求側のメモリ制御装置
が応答を要求に結びつけることができる様に、ＩＤ３８
５に等しいコードを有している。ＰＳＶ３７６は、応答
側即ち作業移転側のメモリ制御装置１７Ｂの状態ベクト
ルを意味する１組のビットを含む。これは、何ら代理作
業が行われないこと等を含む。フラッグ（ＦＬＧ）３７
７は、代理作業が実行されるべきホスト１１の処理の識
別、代理作業の優先順位状況等の如き、雑多な情報ビッ
トを含む。代理フラッグ（ＦＬＧ）３７８は、代理応答
の性質、即ち読取、書込等を示す。代理ステージ・パラ
メータ（ＰＡＲＭＳ）３７９は、読取動作のための代理
待ち行列８４のフィールド３５２及び３５３に含まれて
いる情報を含み、代理デステージ・パラメータ（ＰＡＲ
ＭＳ）３８０は、デステージ代理のための同一の情報を
含む。代理動作状況３８１は、代理動作の現在の状況を
示すための代理要求メツセージ中の状況要求に応答して
用いられる。状況の報告については詳述していないので
、そのフィールドについても更に詳述しない。参照番号
３８２は、代理応答メツセージに更にフィールドが加え
られ得ることを示す。代理状況メツセージは、要求側の
メモリ制御装置］、７Ａによる代理動作の完了時に供給
される。その状況メツセージは、代理要求メツセージ及
び代理応答メツセージと同じコードを有する識別（ＩＤ
）３９０を含む。戻りコード（ＲＣ）３９１は、エラー
のない代理動作が生じたか否かを示す。エラーが生じた
場合には、ＲＣ３９１がゼロでなく、参照番号３９２に
より示されている如く、更にエラー・パラメータが供給
される。更に、代理読取動作については、ホスト１１の
ための終了状況が代理状況メツセージ内に供給される６
その様な終了状況は、ホス１−１１のアーキテクチャに
依存し、その理由で省かれ得る。

第１５図に示されている機械動作の順序は、プロセッサ
３１Ｐのいわゆるアイドル・ループで開始される。ステ
ップ４００において、アイドル・ループは割当て作業機
能を探索する。データ転送、指令実行、チャネル指令リ
トライ・チェック等を含む、その様な作業機能は周知で
あるので、更に詳述しない。割当て作業機能のアイドル
走査は、＝９５− 行われるべき割当て作業を何ら見出さない場合がある。

それから、要求側のメモリ制御装置１７Ａは、ステップ
４０２への論理経ｉ！６４０１をとる。

ステップ４０２において、要求側のメモリ制御装置１．
７Ａは、待ち行列６９を調べることにより、その非同期
的作業レベルを調べる。待ち行列６９が比較的高い作業
レベルを示した場合には、論理経路４０８を介して割当
て作業機能４００に戻り、待ち行列６９を走査して、該
待ち行列中に示されている作業を実行する。１例におい
て、読取待ち行列ＲＱは２つの閾値４０４及び４０５を
有する閾値４０４は、未処理又は現在のホスト１１の要
求に直接関連していない読取を行うための低い方の閾値
である。閾値４０５は、要求側のメモリ制御装置１．７
Ａにより行われねばならない余分な数の読取を示す。読
取待ち行列がその長さを有する場合には、代理作業を要
求することはできない。

１実施例においては、閾値４０４は未処理でない読取要
求に等しい。同様に、ＷＱは閾値４０６を有する。閾値
４０６は、ＤＡＳＤ１６をより効率９６− 的にアクセスするために書込条件がバッチ化又はグルー
プ化される様に選択されることができる。

いずれにしても、待ち行列６９のＲＱ及びＷＱの内容が
、１対の線４０７により示されている如く、作業レベル
の評価において考慮される。ＲＱおよびＷＱが比較的低
い作業レベルを有している場合には（好実施例において
は、ゼロのレベルが用いられる）、代理作業要求が作業
移転側即ち応答側のメモリ制御装置１７Ｂに移転される
。初めに、タイム・アウト４１０（２秒間の如き）がセ
ットされ、その間の応答側のメモリ制御装置１７Ｂは即
時代理作業要求に応答することができる。ステップ４１
１における代理要求メツセージの形式化において、ＰＩ
ＤＫ３６３　（第５図）が初めに増分され、それからフ
ィールド３６３及び３６４の内容がＩＤ３８５として形
成されて、代理待ち行列８４のＩＤ３６１中に記憶され
る。ステップ４１１において形式化されている要求は、
キャッシュ４０において用いられる割振り可能な自由な
スペースを示す入力をＬＲＵ（図示せず）４１２から受
取る。ＬＲＵリストの知られている技術を用いたＬ　Ｒ
Ｕにより示されている如く、割振り可能なスペースに基
いて、各々ビットＰＷ３８Ｂ及びＰＲ３８７により示さ
れている代理書込又は代理読取のいずれかが、応答側の
メモリ制御装置１７Ｂに対して要求される。Ｌ　ＲＵは
、キャッシュ４０のデータ内容によって両メモリ制御装
置１７の動作に影響を与えるので、最も暇なメモリ制御
装置は、キャッシュ４０のスペース管理への入力を更に
有している。例えば、割振り可能なキャッシュ・データ
記憶スペースが比較的少ない場合には、キャッシュ４０
中の割振り可能なスペースを増すために、代理書込が要
求される。一方、キャッシュ４０の大部分が割振り可能
である場合には、ホスト１】に関するデータ記憶階層の
性能を改善するために代理読取が要求される。ＬＲＵ４
１２により示される割振り可能なスペースが割振り可能
なスペースの２つの閾値の中間である場合には、ＰＡ３
８８は、応答側の記憶ディレクタ１７Ｂが、要求側のメ
モリ制御装置１．７　Ａに移転されるべき代理動作の型
を選択できることを示す。

次に、ステップ４１１において設定されている代理要求
が、タグ線３４２を経てパラメータ・データ交換を適切
にセラ１〜・アップした後に、データ・バス３４０を介
してメツセージＲＡＭ１８を経て応答側のメモリ制御装
置１７Ｂに供給される。

応答側のメモリ１．ＩＪ御装置１７Ｂは、要求側のメモ
リ制御装置１７Ａにより供給された代理要求メツセージ
が処理される様に、インターリーブされた機械動作の間
にアイドル時間を有している。ステップ４２２において
、応答側のメモリ制御装置１７Ｂは、各々の長さについ
てその待ち行列６９を調べることを含めて、その作業状
況を調べる。それは、要求側のメモリ制御装置１．７Ａ
が既に同じことを考慮した場合でも、キャッシュ４０の
割振り可能な自由なスペースの検査を含むことができる
。ステップ／Ｉ２２における作業状況が比較的少ない場
合には、効率のために、代理作業は行われない方がよい
。従って、ステップ（Ｔ−１０Ｌ　Ｄ）　４２５におい
て、応答側の記憶ディレクタ１７Ｂは、　９９一 作業を移転せずに、それ自身の作業を保持する。

代理応答メツセージにおいて、ＰＳＶ３７６は、ＰＳｖ
状態ベクトルが比較的少ない作業状況を示しているため
に何ら作業が移転されないことを示す。その様な閾値は
、待ち行列６９の閾値４０４及び４０６に良好に対応す
る。一方、応答側のメモリ制御装置１７Ｂは、ステップ
４２２において、その作業レベルが比較的高く、即ち例
えば閾値４０６又は４０５よりも高いことを見出すこと
がある。その場合には、代理作業が選択されて、機械動
作ステップ（ＳＥＮＤ）４２６により示されている如く
移転される。機械動作ステップ４２６は、ＲＱ又はＷＱ
からのデータ転送動作を選択すること、及び前述の如く
要求側のメモリ１；１Ｊ御装置１７Ａに送られている代
理応答メツセージ内に制御パラメータをそれとともに挿
入することを含む。Ｉ４０ＬＤ又は５ＥＮＤのいずれか
のメツセージが各々ステップ４２５及び４２６において
発生されると、ステップ４２７において、応答側のメモ
リ制御装置１７Ｂは、メツセージＲＡＭ１８を経て要求
側−４，００− のメモリ制御装置１．７Ａへ、代理応答メツセージを転
送する。更に、応答側のメモリ制御装置は、要求側のメ
モリ制御装置に移転された代理作業の重複を防ぐための
動作インターロックとして、待ち行列レジスタ６９　（
第５図）のエントリＰＷＩ、ＰＷＯ，ＰＲＩ及びＰＲＯ
を用いてもよい。移転されている代理作業は、代理応答
メツセージを代理待ち行列８４に割当て作業機能として
転送することによって、要求側のメモリ制御装［１７Ａ
により処理される。それから、要求されたデータの転送
がセット・アップされ、あたかもホスト１１により割当
てられた作業であるかの如く、要求側のメモリ制御装置
１７Ａによって実行される。代理作業が実行されている
間、他の作業がホスト１１から受取られて、代理作業と
インターリ一ブされてもよいことを理解されたい。

キャッシュ４０と代理応答メツセージにおいて要求され
たＤＡＳＤ１６との間のデータ転送が完了すると、要求
側のメモリ制御装置１７Ａは、割当て作業機能から代理
状況ステップ４３３へ延びている論理経路４３２により
示される如く、代理状況メツセージを供給する。代理状
況メツセージの組立ては、メモリ制御装置が完了した機
械動作をホスト１１に報告するための終了状況を組立体
でる場合と同じである。その手順は周知であるので、詳
述しないが、戻りコードＲＣ３９１はエラーのない状況
の場合にはゼロであり、代理データ転送中にエラーが発
生した場合にはゼロでなくなる。代理状況メツセージは
、線４３４により示されている如く、応答側のメモリ制
御装置１７Ｂに転送されて、応答側のメモリ制御装置１
７Ｂにおけるレコードを更新するために、割当て作業機
能４００に代理作業のいわゆる後処理を行わせる。

その様な活動は、あたかも応答側のメモリ制御装置１７
Ｂが要求されたデータをＤＡＳＤ＋、６からキャッシュ
４０へ実際にステージしたかの如く、要求されたデータ
がキャッシュ４０中に存在して、ホスト１１に転送され
る様に準備されていることをホスト１１に示すために、
代理読取データ転送の後に、ホスト１１に装置終了を送
ることを含んでもよい。

要求側のメモリ制御装置］、７Ａ内の代理待ち行列は、
次の様にして更新される。ステップ４１１１こおける要
求が送られるとき、ＱＳ３５４が活動状態にセットされ
る。同様に、割当て作業機能４００が、作業の完了時に
、ＣＰＳ　３５７又はｃｐＤ３５８を更新する。エラー
状態は、ＰＲ３５９において、割当て作業機能４００に
より示される。

ステップ４３３における代理状況メツセージが応答側の
メモリ制御装置１７Ｂに送られると、要求側のメモリ制
御装置１７Ａは、代理待ち行列８４の内容を消去し、又
メモリ制御装置内に含まれるＩＤ３６１に関連する、全
ての他の代理を示すビットを消去する。応答側のメモリ
制御装置１７Ｂも、同様にして、そのレコードを更新す
る。

第１６図は、特にキャッシュ４０からＤＡＳ　Ｄ１６に
データを書込む（デステージする）ための代理作業の代
替方法を示す。作業要求側のメモリ制御装置１７Ａにお
ける作業レベル・ステップ４０２は、主に読取待ち行列
ＲＱによって影響され４０３− るが、それに限定されることはない。読取待ち行列の作
業レベル低い場合に、ステップ／Ｉ５０において、ＷＲ
Ｑｌ、９がチェックされる。　ＷＲＱ　］　９が、線４
５１により示されている如く、閾値４０６を超える数の
エントリを有していれば、ステップ４５２において、Ｄ
ＡＳＤ１６への書込が行われる。０でない閾値４０６を
与えることにより、キャッシュ４０からＤＡＳＤ］６ヘ
データをより効率的に転送するために、種々のレコード
をグループ化することができる。ＷＲＱｌ９が何らエン
トリを有していない場合（閾値４０６は０にされ得る）
には、作業要求側のメモリ制御装置１７Ａは経路４５３
をとって、行われるべき他の作業を探索して走査を行う
。そうでない場合には、ステップ４５２から、ホスト処
理動作のための割当作業機能４００への経路がとられる
。先に、第１５図に関して述べた如く、共用の書込待ち
行列Ｗ○Ｑ　１．９を用いた場合には、書込が局所動作
として処理されて、ＷＲＱｌ９及び記録装置４３におけ
る共用データ・ベースが、同期化及びデータの完−１０
・１− 全性のために２つのメモリ制御装置１７間で通信を行う
。この代理的実施例における読取待ち行列の代理動作は
、第１５図において示された手順に従って行われる。

第１７図は、第２図の流れ図に対応する機械動作を詳細
に示す流れ図である。アイドル走査ルーチンの一部とし
て、メモリ制御装置１７は、ステップ４６０において、
Ｌ　ＲＵリス１へを調べて、キャッシュ４０において使
用され得る割当て可能なスペースを量を決定する。Ｌ　
ＲＵリストは、一般に、キャッシュ４０における割振り
可能な対応するデータ記憶スペースが割振りのために使
用可能が否かを示す標識を有している。一般に、データ
記憶スペースは、ＬＲＵリストが所与の閾値よりも少な
い場合、及びデータ記憶領域におけるキャッシュの内容
がＤＡＳＤ１６におけるデータのコピーと同一である場
合に、割振り可能である。いずれにしても、ステップ４
６０において、キャッシュ４０における割振り可能なデ
ータ記憶スペースの２が低ければ、即ち所与の閾値以下
であれば、ステップ４６】において、メモリ制御装置１
７は待ち行列６９のＷＱ部分を調べる。これは、割振り
可能なデータ記憶スペースの量を増すためにＤＡＳＤ１
６へのデステージング又は書込動作を行うことができる
様に、最初に行われる。従って、メモリ制御装置１７は
、後に詳述するデータ転送ステップ４６３への論理経路
４６２をとって、待ぢ行列６９のＷＱにおけるエントリ
により識別されたキャッシュ４０に記憶されているデー
タのコピーをＤＡＳＤへ転送する。データ転送ステップ
４６３の後、メモリ制御装置１７は、第１８図に示され
ている如き、ステップ４６４における後処理に進む。

待ち行列６９のＷＱが何らエントリを有していないとき
、メモリ制御装置１７は、ステップ４６５において、待
ち行列６９のＲＱ部分を調べる。

この第２優先順位の非同期的データ転送動作は、ＤＡＳ
Ｄ１６からキャッシュ４０へのデータを転送する。メモ
リ制御装置１７は、データ転送ステップ４６３への論理
経路４６６をとる。待ち行列６９のＲＱ及びＷＱ部の両
方が空の場合には、ステップ４７０において、前述の代
理動作が開始される。それと同時に前述の如く、矢印４
７１により示されている如く、応答側のメモリ制御装置
１７Ｂに、作業状況の照合が行われる。タイマ４１０は
、例えば２又は３秒後のタイム・アラ１−において、論
理経路４７５を介してエラーが示される様にセットされ
る。ステップ４７０において、作業状況の照合が成され
た後、作業要求側のメモリ制御装置１７Ａは、そのアイ
ドル・ループに行き、そこでホスト１１から他の指令を
受取り又は任意のＤＡＳＤ１６からアテンション信号を
受取る。

その様なアテンション信号は周知であり、詳述しない。

ステップ４７２においては、応答側のメモリ制御装置１
．７　Ｂが代理作業要求メツセージに応答する前であっ
ても、他の割当て作業が行われてもよい。応答側のメモ
リ制御装置１７Ｂは線４７４により示されているその代
理応答メツセージを供給し、その代理応答メツセージは
、参照番号３３２により示されている如く、肯定応答ス
テップ１０７− ４７３を次のステップ４８０へ進ませる。応答側のメモ
リ制御袋［］７Ｂから代理応答メツセージが受取られる
迄、作業要求側のメモリ制御装置１７Ａは、アイドル・
ループ４７２によりタイマ４ＩＯを活動状態に保って、
行われるべき作業を探索し続ける。

作業要求側のメモリ制御袋［１７Ａが代理応答メツセー
ジを受取ったとき、ステップ４８０において、メモリ制
御装置１．７Ａは、読取データの転送が行われるべきか
又は書込データの転送が行われるべきかを選択する。ス
テップ４７３において、メモリ制御袋［１７Ａは、メツ
セージ（図示せず）により代理応答メツセージが実際に
受取られたことを肯定応答する。この肯定応答は、メツ
セージＲＡＭ１８を介して応答側のメモリ制御装置１７
Ｂへ延びているタグ線３４２の中の１本のタグ線を活動
化することによって、簡単に行われることができる。ス
テップ４８０は、第１５図において参照番号４１１によ
り示されている、代理要求メツセージを送るステップに
対応する。次に、作業１０１３− 要求側のメモリ制御装置１７Ａは、そのアイドル・ルー
プ４８１に戻って、サービスを必要とするＤＡＳＤを探
索し、そしてホスト１１から指令を受取る。それから、
ステップ４８２において、代理応答メツセージが受取ら
れ、このステップは第１５図のステップ４２７に対応す
る。次に、ステップ４８３において、作業要求側のメモ
リ制御装置１７Ａは、アドレスされるべきＤＡＳＤ１６
の状況を調べる。ＤＡＳＤが使用中であれば、代理要求
されたデータ転送が、第５図に示されている如く、ＲＱ
又はＷＱのいずれかにおいて、代理ビットと共に、装置
の待ち行列に入れられる。代理待ち行列８４の内容は変
更されないことに注目されたい。アドレスされたＤＡＳ
Ｄが解放されてアクセス可能になるとすぐに、作業要求
側のメモリ制御装置１．７Ａは、待ち行列を調べ、ステ
ップ４６３において、既知のデータ処理技術を用いて、
データ転送を開始する。ステップ４８３において、アド
レスされたＤＡＳＤ１６が使用中でないならば、ステッ
プ４８５において、その装置の待ち行列がＷＱ８５又は
Ｒ，Ｑ８６から除かれる。ステップ４８６において、作
業要求側のメモリ制御装置１．７Ａは、ピッ１〜３５０
及び３５１を調べることにより、代理作業が読取動作又
は書込動作のいずれであるかを調べる。代理読取（ＰＲ
）の場合には、ステップ４６３において、読取データの
転送が開示され、代理書込（ｐｗ）の場合には、ステッ
プ４６３において、書込データの転送動作が開始される
。

第１８図において、第１７図のステップ４６３における
データ転送に続く、作業要求側のメモリ制御装置１７Ａ
による後処理は、ステップ５００において、完了したば
かりのデータ転送が代理データ転送であるか否かを調べ
ることにより行われる。代理データ転送でない場合には
、ステップ５０１において、通常の後処理動作が行われ
、作業要求側の記憶ディレクタ１７Ａはステップ５０１
からアイドル走査へ進む。ステップ４６３において、代
理データ転送が行われた場合には、ステップ５０２にお
いて、作業要求側のメモリ制御装置１．７Ａは、記録装
置４３を更新する。記録装置４３は作業要求側および応
答側の両方のメモリ制御装置Ｉ７に共通であるので、作
業要求側のより暇なメモリ制御装置が、応答側のより多
忙なメモリ制御装置に代って、ハウスキーピングを行っ
ている。次に、ステップ５０３において、作業要求側の
メモリ制御装置１７Ａが、読取又は書込のいずれの動作
が生じたかを調べる。これは、応答側のメモリ制御装置
１７Ｂに供給される情報の型に影響を与える。ホスト１
１から完全に独立している書込動作の場合には、ステッ
プ５０４において、状況が設定される。この様な状況は
、第１５図に示されている代理状況メツセージを介して
、応答側のメモリ制御装置１．７　Ｂに供給される。読
取動作の場合には、ステップ５０５において、作業要求
側のメモリ制御装置１．７Ａは、応答側のメモリ制御装
置１７Ｂのための終了状況を設定し、代理状況メツセー
ジの一部としてその状況を送る。ステップ５０４又は５
０５に続いて、ステップ５０６は、実際においてメツセ
ージＲＡＭ１８を介し−１１，１− て状況メツセージを送る。代理待ち行列８４は、ゼロに
リセットされて、新して代理動作の実行を可能にする。

次に、ステップ５０７において、アイドル走査に戻され
る。

第１９図は、応答側のメモリ制御装置１７Ｂの動作を示
している。応答側のメモリ制御装置１７・　　Ｂは、そ
の動作のアイドル走査部分に達する迄、即ち代理要求に
対する応答が他のデータ処理動作との間でインターリー
ブされる迄、代理状況メツセージに応答しない。ステッ
プ５１０において、要求を受取った後、応答側のメモリ
制御装置１７Ｂは、ステップ５１１において、ＬＲＵス
ペースを調べ、即ちキャッシュ４０が多くの割振り可能
なスペースを有しているか否かを調べる。キャッシュ４
０における割振り可能なデータ記憶スペースの量が少な
い場合には、応答側のメモリ制御装置１．７　Ｂは、ス
テップ５１２において、初めに書込待ち行列（ＷＱ）８
５を調べる。その待ち行列がゼロに等しい、即ち何らエ
ントリを有しない場合には、読取待ち行列（ＲＱ）８６
がステップ５Ｆ２− １３において調べられる。ＲＱ８６又はＷＱ８５のいず
れかがエントりを有していれば（全てがゼロでないなら
ば）、ステップ５１４において、作業が作業要求側のメ
モリ制御装置１７Ａに移転される。ステップ５１４は、
第１５図におけるステップ４２２の作業状況分析に続く
応答ステップ４２７に対応するが、それらは第１９図に
おいては説明を簡潔にするために示されていない。それ
から、ステップ５１５において、アイドル走査に戻され
て、より忙しいメモリ制御装置１７内で割当てられた作
業が実行される。ステップ５１１において、ＬＲＵスペ
ースが充分であると思われる場合には、データ記憶階層
１０の性能を改善するために、データをＤＡＳＤ１６か
らキャッシュ４０中に転送することが望ましい。従って
、ステップ５１６において、ＲＱ８６が初めに調べられ
、ＲＱ８６が幾つかのエントリを有していれば、ステッ
プ５１４において、待ち行列中の読取が作業要求側のメ
モリ制御装［１７Ａに代理作業として供給される。ステ
ップ５１６において、ＲＱ８６が空であれば、ステップ
５１２において、ＷＱ８５が前述の順序のステップに従
って調べられる。この例においては、ＲＱ８５は２回調
べられる場合がある。ＲＱ８６及びＷＱ８５の両方が空
である場合には、ステップ５１７において、応答側のメ
モリ制御装置１．７　Ｂは、ＰＳＶ３７６中に任意に４
３として選択されたコードを示すことにより、第１５図
の代理応答メツセージ中に、代理のために転送されるべ
き作業がないという表示を供給する。

第１５図の代理要求メツセージに示されている如く、作
業要求側のメモリ制御装置１７Ａは読取又は書込動作の
いずれかを要求することができる。

その場合には、書込代理要求に対しては、応答側のメモ
リ制御装置］、　７　Ｂが、ステップ５１０から直接ス
テップ５１２へと論理経路５２０をとり、ＬＲＵスペー
ス分析ステップ５１１が省かれる。

他方、読取代理要求に対しては、応答側のメモリ制御装
置ｔ　７　Ｂが、直接ステップ５１６へと論理経路５２
１をとって、初めにＲＱ８６を調べ、ステップ５１１が
省かれる。従って、作業要求側のメモリ制御装置１７Ａ
は読取又は要込代理動作に対する優先性を示すことがで
きるにも拘らず、応答側のメモリ制御装置１．７　Ｂは
要求された動作の代りにもう］つのデータ処理動作を行
うことができる。その状態がこの場合に最も適している
とき、２つのメモリ制御装置］７の間の共同作用は、最
小限の制御で、改善された動作を与える。

【図面の簡単な説明】

第１図は本発明を用いた複数装置のシステムを示す図、
第２図は本発明を実施するための第１図に示されている
システムの機械動作を簡単に示す流れ図、第３図は本発
明の原理を使用した階層ページング及びスワツピング記
憶システムの論理図、第４図は第３図に示されているシ
ステムの代替的実施図、第５図は第１図乃至第４図に示
されているシステムと共に使用可能な制御レジスタを示
す図、第６図は第３図のアドレス及び指令評価器を示す
論理及びフローの結合図、第７図は第３図の直接アクセ
ス制御部を示す論理フロー図、第８図−１１，５− は第３図のシステムで使用可能なキャッシュ・アクセス
制御部を示す図、第９図は第３図のシステムで実行され
るページング・パラメータ設定指令の論理フローを示す
図、第１０図は第３図のアドレス及び指令評価器で指令
が受取られた時に実行される動作の論理フローを示す図
、第１】図は第８図に示されているキャッシュ・アクセ
ス制御部の記録装置探索に関連した動作の論理フローを
示す図、第１２図は第８図に示さねているキャッシュ・
アクセス制御部の読取指令又は書込指令に関連した動作
を示す図、第１３図はキャッシュへのアクセスがミスを
生じたときの第８図に示されているキャッシュ・アクセ
ス制御部の動作に関連する論理フロー図、第１４図は要
求されたデータがキャッシュ中になく読取要求をバッキ
ング記憶装置で待機させる場合の第８図に示されている
キャッシュ・アクセス制御部の動作に関連した論理フロ
ー図、第１５図及び第１６図は各々別個の及び共用の書
込待ち行列を用いている第１図乃至第４図に示されてい
るシステムの動作を示す流れ図、１ｊ６− 第１７図乃至第１９図は第１図乃至第１４図に示されて
いるシステムにおいて本発明を実施するための機械動作
を詳細に示す流れ図である。 １０・・・・周辺（記憶）システム、１１・・・・ホス
１へ、１６・・・・直接アクセス記憶装置（ＤＡＳＤ）
、１７・・・・メモリ制御装置、１８・・・・メツセー
ジＲＡＭ、】９・・・・書込待ち行列、３０・・・・シ
ステム記憶装置、３１・・・・制御機構、３２・・・・
チャネル・アダプタ、４０・・・・キャッシュ、４３・
・・・記録装置、４５・・・・スキャッタ・インデック
ス・テーブル、５０・・・・アドレス及び指令評価器、
５６・・・・直接アクセスｌｉ！Ｉ　４部、６１・・・
・キャッシュ・アクセス制御部、６２・・・・論理装置
制御ブロック・レジスタ、６９・・・・待ち行列レジス
タ、７３・・・・制御記憶装置、８４・・・・代理待ち
行列、９７・・・・代理ビット。 第１頁の続き ０発　明　者　ジエラルド・エルスヮース・ティラー アメリカ合衆国アリシナ用ツー ソン・チュツクワゴン・サーク ル１１３７３番地 ３６１−

Claims (3)

【特許請求の範囲】
1. （１）複数の第１装置と第２装置との間のデータ転送を
   複数の制御装置で行なうことのできる装置において、上
   記制御装置は、 上記データ転送に関連し実行すべき作業の待ち行列を維
   持する手段と、 上記待ち行列に応答し自己の実行すべき作業が少量であ
   るとき他の制御装置に作業の移転を要求するメツセージ
   を送る手段と、 上記要求メツセージの受信に応答して要求先の制御装置
   に作業を移転する応答手段とを備えることを特徴とする
   データ転送制御装置。
2. （２）上記制御装置はホスト・データ処理装置と上記第
   １又は第２装置との間のデータ転送を制御する装置であ
   り、上記第１装置と第２装置との間のデータ転送は上記
   ホスト・データ処理装置との間のデータ転送とは非同期
   で行なう特許請求の範囲第（１）項の装置。
3. （３）上記第１装置は支援記憶装置であり、上記第２装
   置は前置記憶装置である特許請求の範囲第（２）項の装
   置。