JPH11312123A - キャッシュ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 ライトアクセスにおけるキャッシュミス時に
主記憶領域からのアロケートを行なうか否かを選択可能
にすることにより、主記憶領域およびキャッシュメモリ
へのアクセスの最適化を可能とする。 【解決手段】 アロケート制御部１１を含むキャッシュ
メモリ制御装置３は、ライトでのキャッシュアクセスに
おいてキャッシュミスであった場合、キャッシュ制御レ
ジスタ６からのアロケートを行なうか否かの情報１２を
もとにアロケート制御を行なう。キャッシュ制御レジス
タの設定変更をユーザは自由に行なうことが可能であ
り、キャッシュミス時のアロケートを行なうか否かは自
由に設定可能である。このことにより、主記憶領域４お
よびキャッシュメモリ５へのアクセスをシステムおよび
アプリケーション実行に対して最適化することが可能と
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、キャッシュメモリ
を有する情報処理システムのキャッシュ制御装置に関す
るものである。

【０００２】

【従来の技術】従来のライトアクセスに対するキャッシ
ュ制御装置としては例えば、ヘネシー、パターソン著、
「コンピュータアーキテクチャ」日経BP社刊、412〜415
ページに記載されているものがある。

【０００３】キャッシュのライトアクセスはリードアク
セスとは若干異なり、２つのプロトコルが存在する。主
記憶領域とのデータの整合性(コヒーレンス)を保つこと
を優先としたライトスループロトコルとキャッシュヒッ
トアクセスのスループットを優先としたライトバックプ
ロトコルである。

【０００４】ライトスループロトコルにおいては、ライ
トアクセスがキャッシュヒットである場合、キャッシュ
メモリ内部と主記憶領域の両記憶領域にデータがライト
される。このプロトコルは、主記憶領域とキャッシュメ
モリ内部のデータの整合性(コヒーレンス)を常に保つこ
とができる特徴がある。しかしながら、必ず主記憶領域
へのメモリアクセスが発生するのでライトアクセスサイ
クルは主記憶領域へのアクセスサイクルに律速される。

【０００５】ライトバックプロトコルではキャッシュヒ
ットの際、キャッシュメモリ内部のみにデータがライト
される。ライトアクセスがキャッシュヒットでキャッシ
ュメモリ内部にデータがライトされた場合、キャッシュ
メモリ内部は主記憶領域内のデータとコヒーレンスは保
たれていない状態、ダーティーな状態とされる。

【０００６】次に別のキャッシュアクセスが発生しキャ
ッシュミスである場合、キャッシュメモリ内部に主記憶
領域からのデータ転送、リフィルが行なわれる。この時
リフィルの対象となるエントリのキャッシュデータがダ
ーティーな状態である場合は主記憶領域へのデータの書
きもどし、ライトバック(コピーバック)が行なわれる。
また、ライトバックプロトコルで動作している場合、あ
る時点でキャッシュメモリ内部と主記憶領域のデータの
コヒーレンスを取る必要がある場合、キャッシュメモリ
内部のデータを主記憶領域に書き戻す動作をさせる。こ
れをパージ、あるいはキャッシュフラッシュという。

【０００７】従来キャッシュメモリ制御装置において、
前述したライトスルーとライトバックプロトコルとを選
択可能としているキャッシュ制御装置は存在するが、そ
れぞれのプロトコルにおいて、ライトミス発生時にデー
タを主記憶領域からキャッシュメモリ内部にデータをア
ロケートするかしないかは固定(アロケートするかしな
いかが選択不可能)とされている。一般的にライトスル
ープロトコルではキャッシュミス時には主記憶領域から
データをアロケートせず、ライトバックプロトコルでは
アロケートを行なうように設定される。ライトスループ
ロトコルではリードアクセスにおいてキャッシュメモリ
を主体とすることで実効的なメモリアクセスを高速化す
ることを目的とし、ライトアクセスに関しては速度より
も主記憶領域とキャッシュメモリ内部のコヒーレンスを
保つことが優先される為である。一方、ライトバックプ
ロトコルでは主記憶領域とキャッシュメモリ内部とのコ
ヒーレンスは重要視せず、ライトアクセスをキャッシュ
メモリに任せることにより実効的なライトアクセスを高
速化することを重要視する為である。

【０００８】ライトバックプロトコルにおいて、キャッ
シュミス時にアロケートを行なわないように固定されて
いる場合を説明する。 図５はキャッシュメモリ制御装
置３を有するシステムの構成図である。図５に示すよう
に、１エントリに４ワードを格納する、すなわち４つの
オフセット値を持つキャッシュメモリ５について、ライ
トアクセスでキャッシュミスした場合を説明する。キャ
ッシュメモリ５はタグメモリ部７、データメモリ部８か
ら構成され、１エントリに４ワードのデータを保持す
る。

【０００９】ＣＰＵ１からライトアクセスが発生する
と、アドレスバス９を介してキャッシュメモリ５へアド
レスが送られる。今アクセスするアドレスは、キャッシ
ュメモリ５内部のエントリＡ４６内のオフセット値２の
データ４３に相当するアドレスとする。アドレスはエン
トリＡ４６内のタグデータ４０と比較される。比較結果
が一致した場合、キャッシュヒットとなり、キャッシュ
メモリ制御装置３へヒット信号１３が送られる。また、
同時にキャッシュメモリ５内部のオフセット値２のメモ
リブロック４３にデータが書き込まれる。この時点で主
記憶領域４とキャッシュメモリ５の内容とのデータのコ
ヒーレンスが保たれていない状態、すなわちダーティー
な状態となる。図５に示すようにエントリ内容がダーテ
ィーであることを示すビットＤビット４１には、この時
点で１がセットされる。

【００１０】一方、アドレス比較が一致しない場合はキ
ャッシュミスである。図５のシステムではライトでキャ
ッシュミスの場合、主記憶領域４からのアロケートを行
なうように固定されている。キャッシュメモリ制御装置
３はバス制御部２へアロケート要求信号１４を送り、オ
フセット値２のデータを含む１エントリ分のデータ転
送、リフィル起動がされる。このリフィルによって、主
記憶領域４へ４回のワードアクセス、あるいは４ワード
のバースト転送アクセスが行なわれる。

【００１１】オフセット値が２のデータ４３がデータメ
モリ部８に転送されてきた後、あるいは、エントリＡ４
６の１エントリのアロケートが完了した後に、ライトア
クセスでライトされるデータが、データメモリ部８のオ
フセット値２のデータメモリ部４３にライトされる。こ
の時点で主記憶領域とキャッシュメモリ内部のコヒーレ
ンスは保たれていないダーティーな状態となり、Ｄビッ
ト４１には１がセットされる。

【００１２】

【発明が解決しようとする課題】しかしながら、前述の
ように、アロケートを行なうことが固定である場合、ラ
イトミス時には必ずアロケートのサイクルが発生する。
アプリケーションの実行ルーチンによっては、必ずしも
キャッシュメモリへのアロケートを行なった方がシステ
ムとして有効であるとは限らず、アロケートを必要とし
ない場合、キャッシュメモリへのアロケートを行なうメ
モリアクセスサイクル分のキャッシュミスペナルティー
が発生することになる。

【００１３】図５のシステムにおいて前述したキャッシ
ュライトミスのシーケンスが終了しＣＰＵ１は動作再開
したとする。その後、図５のエントリＡ４６内のデータ
のどれにもアクセスすることなく、主記憶領域４とのコ
ヒーレンスを保つためにエントリＡ４６をパージした場
合、データメモリ部８内のオフセット値が１、３、４の
データ４２、４４、４５の主記憶領域への書き戻し動作
は単に無駄なサイクルとなってしまう。なぜならば前述
のアクセスにおいて、コヒーレンスが保たれていないデ
ータは オフセット値が２のデータ４３のみであるから
である。結果としてオフセット値が１、３、４のデータ
４２、４４、４５のキャッシュメモリ内部へのアロケー
トに費したサイクルも無駄となる。

【００１４】アプリケーションによってはあるルーチン
の実行時にはキャッシュライトミスでも主記憶領域から
アロケートした方が良く、またあるルーチンにおいては
アロケートしない方が良い場合も発生し得る。この場
合、ユーザーはアプリケーションに対してキャッシュア
クセスおよびバスアクセスを最適化することが出来な
い。

【００１５】本発明は上記問題を解決する為に、キャッ
シュメモリへのライトスルーおよびライトバックプロト
コルの選択とは独立に、ライトミス時に主記憶領域から
のライトアクセスアドレスを含む１エントリ分のデータ
をアロケートをするかしないかの選択を可能とすること
により、キャッシュメモリ、および主記憶領域へのアク
セスをシステム全体で最適化することを可能とするキャ
ッシュ制御装置を提供することを目的とする。

【００１６】

【課題を解決するための手段】この課題を解決する為
に、請求項１記載の本発明のキャッシュ制御装置は、主
記憶領域のデータを一時的に格納するキャッシュメモリ
の制御を行なうキャッシュ制御装置であり、前記キャッ
シュメモリへのライトアクセスがキャッシュミスである
場合、前記主記憶領域からデータを前記キャッシュメモ
リ内部に転送するか否かを選択可能なキャッシュ制御装
置である。

【００１７】また、請求項２記載のキャッシュ制御装置
は、キャッシュ制御レジスタを有し、前記キャッシュ制
御レジスタの内容によって前記キャッシュメモリへのラ
イトミス時の前記データの転送を行なうか否かを選択可
能なキャッシュ制御装置である。

【００１８】また、請求項３記載のキャッシュ制御装置
は、前記キャッシュメモリ制御装置は外部からの信号に
よって、前記キャッシュメモリへのライトミス時の前記
データの転送を行なうか否かを選択可能な請求項１のキ
ャッシュ制御装置である。

【００１９】また、請求項４記載のキャッシュ制御装置
は、前記主記憶領域内のメモリ空間毎に、前記キャッシ
ュメモリへのライトミス時の前記データの転送を行なう
か否かを予め定められ、アクセスが発生した際、前記ア
クセスのアクセス空間によって前記データの転送の有無
を選択する請求項１のキャッシュ制御装置である。

【００２０】

【発明の実施の形態】図１は、本発明の実施の形態にお
けるキャッシュ制御装置を含むシステムの構成図であ
る。本実施形態は、キャッシュ制御用レジスタ６の内容
によってライトミス時のアロケート制御を行なう。

【００２１】５はタグメモリ部７及びデータメモリ部８
を含むキャッシュメモリ、３はキャッシュメモリ制御装
置、６はキャッシュ制御用の制御レジスタ、９はＣＰＵ
１およびバス制御部２へと接続されるアドレスバス、１
０はＣＰＵ１、バス制御部２、およびキャッシュ制御レ
ジスタ６に接続されるデータバスである。図中キャッシ
ュメモリ５は図５同様に、１エントリで４ワードのデー
タを保持するキャッシュメモリである。

【００２２】ライトでのキャッシュアクセスが発生し、
キャッシュミスである場合、主記憶領域４からのアロケ
ートを行なうどうかは、キャッシュ制御レジスタ６の内
容によりアロケート制御情報１２としてキャッシュメモ
リ制御装置３に送られ、その内容に従ってアロケート制
御部１１はアロケートの制御を決定する。キャッシュ制
御レジスタ６はＣＰＵ１からデータアクセスによって書
き込みが可能であり、ユーザーはキャッシュ制御用レジ
スタ６の内容をＣＰＵ１からのデータライトアクセスに
より書換え、ライトミス時のアロケート実行を自由に選
択可能である。

【００２３】キャッシュミスの場合には一般的にはライ
トスループロトコルでは主記憶領域４のみに書き込みが
行なわれ、ライトバックプロトコルではキャッシュメモ
リ５内部に主記憶領域４からデータをアロケートした
後、キャッシュメモリ５内部に書き込みが行なわれる。
しかしながら必ずしもこの方法がキャッシュメモリを有
するシステムの性能向上に有効であるとは限らない。

【００２４】例えば、システムがライトバックプロトコ
ルで動作する場合、連続するライトを行なった場合、全
てのデータがキャッシュヒットであればキャッシュメモ
リ５内部への書き込みのみが発生するが、キャッシュミ
スが発生するライトアクセスがある場合、主記憶領域４
からのアロケートが行なわれ、その後キャッシュメモリ
５内部へのライトが行なわれる。データのライトアクセ
スがすべて完了し、その後先のライトされたデータの参
照(リード)が発生せずに主記憶領域４とキャッシュメモ
リ５内部とのコヒーレンスを保つ為に主記憶領域４への
パージを行なう場合、結果として、前述したライトアロ
ケートのサイクルの一部は単に不必要なメモリアクセス
となってしまう。

【００２５】本発明のようにアロケートするかしないか
を選択可能にした場合、予め前述のようなアクセスが予
想される時点でアロケートを行なわないように選択して
おく。キャッシュヒットの場合はキャッシュメモリ５内
部への書き込みが行なわれ、ミスの場合は一回の主記憶
領域４へのメモリアクセスのみが発生する。その後パー
ジを行なう場合、前述のミスしたアドレスに相当するエ
ントリにはデータはライトされていなく、ダーティーな
状態ではない為パージを行なう必要はない。総メモリア
クセスサイクルはアロケートするように固定されている
場合よりも短くなる。

【００２６】図２は時系列で、ライトバックプロトコル
において、アロケートを行なう場合と、行なわない場
合、およびアロケートを行なう、行なわないを実行途中
で切り替えた場合でのアクセスの違いを図示したタイム
チャートである。いま説明の為に４つのアドレスへのラ
イトアクセス、ライトＡ、ライトＢ、ライトＣ、ライト
Ｄを行なうとする。ライトＡ、ライトＢ、ライトＣ、ラ
イトＤはそれぞれキャッシュの異なるエントリへのアク
セスであり、ライトＡ、ライトＤはキャッシュミス、ラ
イトＢ、ライトＣはキャッシュヒットとなるアクセスで
あるとする。また、前述の４つのライトアクセスの後、
ライトＡとオフセット値のみが異なるアドレスへのリー
ド、リードＡ、および、ライトＡとオフセット値のみ異
なるアドレスへのライト、ライトＥが行なわれるとす
る。図２においては、主記憶領域４からのリフィルサイ
クルは４サイクル、主記憶領域４へのライトアクセスサ
イクルは２サイクルとした場合である。

【００２７】それぞれ図２に示す１７、１８、１９、２
０の時点でライトＡ、ライトＢ、ライトＣ、ライトＤの
アクセスが発生するとする。システムがライトバックモ
ードで且つライトミス時には主記憶領域４からデータを
アロケートする場合、ライトＡ１７はキャッシュミスで
ある為、主記憶領域４からの１エントリ分のデータのア
ロケートのサイクル２８が発生する。アロケートが終了
した時点でライトＡ１７によるデータのライトがキャッ
シュメモリ５に対して行なわれ、ライトＡ１７のライト
アドレスに対応するエントリは主記憶領域４とのコヒー
レンスが保たれていないダーティーな状態となる。次に
ライトＢ１８、ライトＣ１９はキャッシュヒットである
のでキャッシュメモリ５内部のみにデータはライトされ
る。さらにライトＤ２０はライトＡ１７同様にキャッシ
ュミスによるアロケートサイクルが発生する。ライトＡ
１７、ライトＢ１８、ライトＣ１９、ライトＤ２０のア
クセス完了時にはキャッシュメモリ５内部のデータは主
記憶領域４とのコヒーレンスは保たれていない状態、す
なわちダーティーな状態である。

【００２８】次にライトＡ１７とオフセットアドレスの
み異なるリードＡ、ライトＥのアクセスが２１、２２で
発生する。これらは既にライトＡ１７のアクセスにより
キャッシュヒットである。リードＡ２１はキャッシュメ
モリ５からデータを読みだし、また、ライトＥ２２はキ
ャッシュメモリ５内部にのみデータが書き込まれる。

【００２９】次にプログラムによりキャッシュメモリ５
内部と主記憶領域４とのコヒーレンスを保つためにキャ
ッシュデータをパージする場合を考える。

【００３０】ライトＡ１７、ライトＢ1８、ライトＣ１
９、ライトＤ２０に対応するエントリはすべてダーティ
ーである為それぞれ４つのエントリに対してパージを行
なう必要がある。ライトＡ１７のライトからパージが完
了するまでのサイクルを考えた場合、ライトＤ２０のラ
イトアクセスのキャッシュミスによってキャッシュメモ
リ５内部に転送されたデータの一部は、ＣＰＵ１から参
照されることなく、再び主記憶領域４へとパージされる
ことになり、結果として、無駄なメモリアクセスサイク
ルとなる。

【００３１】上記と同じアクセスをライトバックプロト
コルでキャッシュミス時にアローケートを行なわないよ
うにした場合、図２に示すように、ライトＡ１７、及
び、ライトＤ２０においては主記憶領域４のみにライト
が行なわれ、キャッシュメモリ５内部にはリフィルは行
なわれない。リードＡ２１においては、ライトＡ１７と
オフセットアドレスのみ異なるアドレスへのアクセスで
はあるが、ライトＡ１７においてキャッシュメモリ５内
部にリフィルが行なわれていない為キャッシュミスであ
り、主記憶領域４からのリフィルが行なわれる。次にラ
イトＥ２２においてはライトＡ１７とオフセットのみ異
なるアドレスへのライトアクセスであり、リードＡ２１
のアクセスによりすでにキャッシュメモリ５内部にリフ
ィルされている為、キャッシュヒットであり、キャッシ
ュメモリ５内部にのみ書き込まれる。この時点でライト
Ａ１７のアドレスに対するエントリは主記憶領域４との
コヒーレンスが保たれていないダーティーな状態とな
る。

【００３２】次に主記憶領域４とキャッシュメモリ５と
のコヒーレンスを保つためにパージを行なう場合、ダー
ティな状態であるのはライトＡ１７、ライトＢ１８、ラ
イトＣ１９、それぞれ対応するエントリであり、パージ
による主記憶領域４へのアクセス３０が発生する。

【００３３】ライトＡ１７からパージ実行終了までのア
クセスと考えた場合、結果としてライトＡ１７において
の主記憶領域４へのアクセスは無駄なアクセスサイクル
となる。また、ライトＡ１７とオフセットアドレスのみ
異なるアドレスへのアクセスであるのに、リードＡ２１
はキャッシュミスとなり、効率のよい主記憶領域４、お
よびキャッシュメモリ５へのアクセスが行なわれている
とは言えない。

【００３４】本発明のようにアロケートするかしないか
を選択可能にした場合、前記のようなアクセスにおい
て、ライトＡ１７はアロケートを行ない、ライトＡ１７
の後、キャッシュ制御レジスタ６へのアクセスによりア
ロケートしないように設定した場合、前述のアクセスに
おいて主記憶領域４およびキャッシュメモリ５へのアク
セスを効率よく行なうように改善可能となる。

【００３５】図２に示す様に、ライトＡ１７のアクセス
においては主記憶領域４からのアロケートが実行され
る。しかしライトＤ２０においてはアロケートは実行さ
れず、主記憶領域４のみにライトが行なわれる。

【００３６】ライトＡ１７からパージ終了までのアクセ
スにおいて、すべてアロケートする場合に比べ、３１の
サイクル分、主記憶領域４へのアクセスが最適化可能で
ある。また、すべてアロケートしない場合と比べ、３２
に示すサイクルが最適化可能となる。

【００３７】ライトアクセス時にアロケートするしない
の方法の決定方法は、図１に示す様に、キャッシュ制御
レジスタ６の設定による方法の他の方法でもよい。外部
からの信号による方法、また、アクセスするアドレス空
間によって判定し決定する方法でも可能である。

【００３８】図３にはアドレス空間毎にキャッシュミス
時に主記憶領域４からのアロケートを行なうか、行なわ
ないかを設定した場合のアドレス空間割り当ての一例を
示す。主記憶領域４のアドレス空間は一般的にキャッシ
ュメモリへのキャッシングを行なうキャッシャブル空間
と行なわないアンキャッシャブル空間に分けられる。今
主記憶領域３３内にライトミス時にアロケートを行なう
空間３４と、アロケートを行なわない空間３５、および
キャッシングを行なわないアンキャッシャブル空間３６
を設定する。

【００３９】図４にはアクセスするアドレス空間によっ
てライトミス時にアロケートを行なうか、行なわないか
を決定するキャッシュメモリ制御装置３７を含むシステ
ム構成を示す。キャッシュメモリ制御装置３７にはアド
レスバス９からＣＰＵ１のアクセスアドレスが入力さ
れ、アドレス判定回路３８によって、アドレス空間の判
定が行なわれる。判定結果４０はアロケート制御部３９
に送られ、ライトアクセスがキャッシュミスの場合のア
ロケート要求１４の生成に用いられる。図３のアロケー
トを行なう空間３４内のアドレスにアクセスが行なわ
れ、かつライトミスである場合は、アドレス判定回路３
８によってアロケートを行なうことがアロケート制御部
３９に知らされ、アロケート要求１４がバス制御部２に
送られる。アロケートを行なわない空間３５内のアドレ
スに対してアクセスが行なわれ、かつライトミスである
場合、アドレス判定回路３８はアロケートを行なわない
ことをアロケート制御部３９におくり、アロケート制御
部３９はアロケート要求１４をバス制御部２には送らな
い。

【００４０】このようにアドレス空間毎にアロケート制
御方法を選択する方式では、ＣＰＵ１からのアクセス空
間を切り替えるのみで主記憶領域４およびキャッシュメ
モリ５へのアクセスを最適化することが可能となる。

【００４１】

【発明の効果】前述したように本発明によれば、キャッ
シュライト時に特にキャッシュミスにおいてキャッシュ
メモリへ主記憶領域からデータをアロケートするかしな
いかを選択可能にすることにより、アプリケーションの
実行状況、システムの状態等に応じてキャッシュメモリ
を含むシステム全体の最適化をより向上させる事が可能
となる。

【図面の簡単な説明】

【図１】キャッシュ制御レジスタの設定によりアロケー
ト制御を切り替えるキャッシュ制御装置を含むシステム
構成図

【図２】アロケートを切り替え可能とした場合のキャッ
シュアクセスタイミングチャート

【図３】アロケート制御方法をアドレス空間毎に設定す
るアドレス空間分割の一例を示す図

【図４】アドレス空間ごとにアロケート制御方法を切り
替えるキャッシュ制御装置を含むシステム構成例を示す
図

【図５】キャッシュ制御装置を含むシステム構成の従来
例を示す図

【符号の説明】

１ ＣＰＵ(中央処理装置) ２ バス制御部 ３ キャッシュメモリ制御装置 ４ 主記憶領域 ５ キャッシュメモリ ６ キャッシュ制御レジスタ ７ タグメモリ部 ８ データメモリ部 ９ アドレスバス １０ データバス １１ アロケート制御部 １２ アロケート制御情報 １３ ヒット信号 １４ アロケート要求 １５ 主記憶領域へのアドレスバス １６ 主記憶領域へのデータバス １７ ライトアクセス。キャッシュミス １８ ライトアクセス。キャッシュヒット １９ ライトアクセス。キャッシュヒット ２０ ライトアクセス。キャッシュミス ２７ アロケート設定変更 ３１ アロケートする場合からの最適化分 ３２ アロケートしない場合と比べての最適化可能分 ３８ アドレス判定回路 ３９ アロケート制御部 ４０ アドレス判定結果

Claims (4)

【特許請求の範囲】
1. 【請求項１】 主記憶領域のデータを一時的に格納する
   キャッシュメモリの制御を行うキャッシュ制御装置にお
   いて、前記キャッシュメモリへのライトアクセスがキャ
   ッシュミスである場合、前記主記憶領域からデータを前
   記キャッシュメモリ内部に転送するか否かを選択可能な
   キャッシュ制御装置。
2. 【請求項２】 前記キャッシュメモリ制御装置はキャッ
   シュ制御レジスタを有し、前記キャッシュ制御レジスタ
   の内容によって前記キャッシュメモリへのライトミス時
   の前記データの転送ロケートを行なうか否かを選択可能
   な請求項１のキャッシュ制御装置。
3. 【請求項３】 前記キャッシュメモリ制御装置は外部か
   らの信号によって、前記キャッシュメモリへのライトミ
   ス時の前記データの転送を行なうか否かを選択可能な請
   求項１のキャッシュ制御装置。
4. 【請求項４】 前記主記憶領域内のメモリ空間毎に、前
   記キャッシュメモリへのライトミス時の前記データの転
   送を行なうか否かが予め定められ、アクセスが発生した
   際、前記アクセスのアクセス空間によって前記データの
   転送の有無を選択する請求項１のキャッシュ制御装置。